DE60023213T2 - RAM Speicher - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf Schreib-Lese-Speicher des Typs, der im Allgemeinen mit dem englischsprachigen Kürzel SRAM (für Static Random Access Memory oder statischer Direktzugriffsspeicher) bezeichnet wird.
• Ein derartiger Speicher umfasst eine Matrix, die aus Spalten und Zeilen von Speicherzellen gebildet wird. Die Zellenreihen können von einem Adressendecodierer adressiert werden, während die Lese-/Schreiboperationen in den Spalten mit Hilfe zweier Bitreihen pro Spalte erfolgen, wobei die eine der Bitreihen als „direkte Bitreihe" und die andere als „inverse Bitreihe" bezeichnet wird.
• Zum Durchführen eines Lesezyklus' in einem derartigen RAM-Speicher müssen die Bitreihen auf ein vorbestimmtes Logikniveau gebracht werden, das heißt, dass sie, je nachdem, geladen oder entladen werden müssen. Da sie über eine erhebliche Eigenkapazität verfügen, erfordert dieser Lade- oder Entladevorgang Zeit, sodass ein Lesezyklus viel Zeit beansprucht. Im Übrigen ist der Stromverbrauch des Speichers recht hoch.
• Um diese Nachteile abzuschwächen, ist es beispielsweise aus US 5 729 501 bekannt, mindestens eine der Bitreihen in eine Vielzahl von Abschnitten aufzuteilen, die jeweils mit den Eingängen eines logischen Ausgangsgatters verbunden sind.
• Auf diese Weise ist es möglich, die Kapazität der Bitreihen zu reduzieren und so bei jeder Schreib- oder Leseoperation Strom zu sparen.
• Aufgabe der Erfindung ist, die Speicheranordnung des bisherigen Standes der Technik dadurch weiter zu entwickeln, dass ein Speicher vorgeschlagen wird, dessen Verbrauch noch weiter verringert ist und bei dem die Auslegung der Transistoren günstiger ausfallen kann.
• Gegenstand der Erfindung ist also ein RAM-Speicher mit den Merkmalen aus Anspruch 1.
• Vorteilhafte Besonderheiten des Gegenstands der Erfindung sind in den Unteransprüchen definiert.
• Andere Merkmale und Vorteile der Erfindung werden im Verlauf der nachfolgenden Beschreibung deutlich, die nur beispielhaft gegeben wird und sich auf die beigefügten Zeichnungen bezieht, wobei:
• 1 eine schematische Darstellung einer Zelle eines erfindungsgemäßen RAM-Speichers ist;
• 2 eine teilweise schematische Darstellung der bevorzugten Ausführungsform eines erfindungsgemäßen RAM-Speichers ist.
• 1 stellt ein Beispiel einer Zelle C für einen RAM-Speicher dar. Sie besteht aus zwei Invertern, die in Form einer Parallelschaltung zweier in Reihe geschalteter Transistoren der Typen p und n ausgeführt sind. Die Versorgungspotenziale V_dd und V_ss sind an die Klemmen dieser Parallelschaltung angelegt.
• Genauer gesagt umfassen die Zweige der Zelle einen Transistor p, beziehungsweise P1 und P2, der in Reihe geschaltet ist mit einem Transistor n, beziehungsweise N1 und N2, wobei die Gates der Transistoren untereinander durch Kreuzleiter verbunden sind, wie in 1 dargestellt.
• Die Zelle C umfasst ebenfalls die Selektionstransistoren S1 und S2, die dazu bestimmt sind, jeweils die Verbindung der Zweige der Zelle mit Bitreihen sicherzustellen, die entsprechend den Spalten der Matrix des Speichers ausgerichtet sind und von denen die eine (bl1) „direkte Bitreihe" und die andere (bl2) „inverse Bitreihe" genannt wird. Die Steuerung der Transistoren S1 und S2 wird gemeinsam für alle Zellen einer Zeile des Speichers auf an sich bekannte Art und Weise durch die Adressierung sichergestellt, die die Selektionssignale Sel1 und Sel2 erzeugt.
• Das Lesen und Schreiben der Daten in den Zellen erfolgt durch die Bitreihen bl1 und bl2 mit Mitteln zum Lesebefehl R und zum Schreibbefehl W, die in 1 durch Rechtecke sinnbildlich dargestellt sind, wobei es sich versteht, dass gemäß der Erfindung die Bitreihe bl1 Befehle zum Lesen und Schreiben und die Bitreihe bl2 nur Befehle zum Schreiben erhält.
• 2 stellt die bevorzugte Ausführungsform des erfindungsgemäßen Speichers ausführlicher dar, insbesondere den Aufbau einer einzigen Spalte dieses RAM-Speichers, wobei die Spalte aus einer großen Anzahl Zellen C zusammengesetzt ist. Zur Vereinfachung der Figur werden die Zellen C durch zwei entgegengesetzte Inverter versinnbildlicht und es ist nur eine begrenzte Anzahl dargestellt. Der Speicher kann einen Nebeneinanderbau einer großen Anzahl derartiger Spalten umfassen.
• Man sieht, dass die Zellen C mit direkten und inversen Bitreihen bl1 und bl2 verbunden sind. In der vorliegenden Ausführungsform ist die Bitreihe bl1 in eine Vielzahl Abschnitte der Reihe 1 aufgeteilt. Mit jedem Abschnitt der Reihe 1 ist eine Gruppe von Zellen C verbunden, die im Übrigen alle mit der anderen Bitreihe bl2 verbunden sind, die ihrerseits nicht aufgeteilt ist. Auch wenn dies nicht in der Figur zu sehen ist, erfolgt die Aufteilung in Abschnitte in gleichwertige Gruppen von Zellen, die in den gleichen Zeilen der Matrix des Speichers liegen.
• Nach einem grundlegenden Merkmal der Erfindung wird auf die Symmetrie der Zellen des Speichers verzichtet. Die Steuerung jeder adressierten Zelle erfolgt nämlich derart, dass die Schreiboperation in einer Zelle durch die zwei Selektionstransistoren S1 und S2 durchgeführt wird, dass aber die Leseoperation in einer Zelle nur durch einen der Transistoren S1 oder S2 alleine erfolgt, je nach der für den Speicher verwendeten Logik.
• Dieses Merkmal der Erfindung wird dem Prinzip nach in 1 dargestellt, in der man bei einem Beispiel der gewählten Logik sieht, dass der Selektionstransistor S1 zum Schreiben und Lesen aktiviert ist, der Transistor S2 aber nur zum Schreiben aktiviert ist.
• Diese Art, eine Zelle zu steuern, stellt mehrere Vorteile bereit. Da zum einen das Schreiben auf beiden Seiten jeder Zelle erfolgt, kann es bei niedriger Spannung V_DD durchgeführt werden. Da das Lesen im Übrigen nur auf einer einzigen Seite erfolgt, ist der Stromverbrauch dadurch geringer, dass die betroffene Kapazität schwächer ist. Schließlich ist eine Symmetrie der Zelle nicht mehr erforderlich, da die Transistoren minimale Abmessungen aufweisen können und der Transistor S1 unabhängig von den anderen Transistoren der Zelle je nach erforderlicher Geschwindigkeit ausgelegt werden kann. Da der Transistor S2 klein ist, ist die Kapazität der inversen Bitreihe während des Schreibens klein, wodurch der Verbrauch noch weiter verringert wird. Man kann auch die Größe des Transistors S1 für eine vorgegebene Größe des Transistors N1 vergrößern. Dadurch kann die Lesegeschwindigkeit erhöht werden, wobei das optimale Größenverhältnis nahe 1 liegen oder sogar gleich 1 sein kann.
• Nach einem Ausführungsbeispiel der Erfindung kann man so eine Zelle herstellen, bei der T_N2 = T_N1/3,2, T_S1 = T_N1 und T_S2 = T_N2 = T_N1/3,2.
• Die Abschnitte 1 der Bitreihe bl1 sind mit den Eingängen eines Ausgangsgatters 2 verbunden, das die Darstellung der Lesesignale an seinem Ausgang 3 sicherstellt. Die Logikfunktion dieses Gatters ist vorteilhafterweise NICHT-UND bei der für diesen Speicher gewählten Logik, aber es kann natürlich auch eine andere Funktion gewählt werden, wenn die verwendete Logik eine andere ist.
• Jeder der Abschnitte 1 der aufgeteilten Bitreihe bl1 ist außerdem mit einem Transistor 4 des Typs p verbunden, der das Vorladen sicherstellt, und mit einem anderen Befehlstransistor 5 des Typs n.
• Die Gates der Transistoren 4 sind zusammen mit einer ersten Logiksteuerung LC1 verbunden, die, je nachdem, ob es sich um eine Schreib- oder eine Leseoperation handelt, die Funktion Sel.W.D. oder Sel.W sicherstellt, wobei „Sel" das Selektionssignal ist, „W" das Schreibsignal, W das Lesesignal und „D" das Datensatzsignal und das Symbol „." die Logikfunktion „UND" darstellt.
• Die Gates der Transistoren 5 sind zusammen mit einer zweiten Logiksteuerung LC2 verbunden, die die Logikfunktion Sel.W.D. sicherstellt, ganz gleich, ob es sich um eine Schreib- oder eine Leseoperation handelt.
• In diesem Speicher sind die Abschnitte 1 der Bitreihe bl1 immer auf V_DD vorgeladen, wenn keine Zelle der Spalte adressiert wird, wobei der Transistor p 4 mit seinem auf V_SS gebrachten Gate leitend ist. Für jede Spalte des Speichers liegt also eine Wartesituation vor.
• Wenn eine Zelle einer Spalte gewählt wird, geht das Signal Sel auf hohen Pegel über. Handelt es sich um einen Schreibvorgang, geht das Signal W auf hohen Pegel über, wobei der Transistor 4 des von der adressierten Zelle betroffenen Abschnitts 1 den Pegel des Potenzials V_DD auf diesem Abschnitt 1 herstellt, wenn das gegebene Datensatzsignal D niedrig ist. Wenn hingegen das gegebene Datensatzsignal D hoch ist, lässt der Transistor 5 den Abschnitt 1 auf das Potenzial V_SS übergehen. Die entsprechende Bitreihe empfängt den zusätzlichen Wert des Datensatzsignals D.
• Die Bedingung für den Wartezustand der Bitreihe bl2 ist der niedrige Pegel. Sie wird erst dann auf hohen Pegel gebracht, wenn ein Datensatzsignal während des Schreibens in einer Zelle der betrachteten Spalte hoch ist. Diese Reihe wird nämlich erst während des Schreibens mit einer vom Selektionstransistor S2 adressierten Zelle verbunden. Während des Lesevorgangs hingegen ist dieser Transistor nicht aktiviert, was den Verbrauch senkt.
• Es ist zu beachten, dass der Schreib- und Lesebefehl, wie zuvor beschrieben, auch auf RAM-Speicher anwendbar ist, bei denen in jeder Spalte weder die eine noch die andere Bitreihe aufgeteilt ist, wobei ein derartiger Speicher asymmetrische Zellen mit Größenverhältnissen umfassen kann, wie sie zuvor beschrieben worden sind.
• Ganz allgemein ist die Erfindung nicht auf die beschriebenen Logiktypen beschränkt.

Claims (5)

1. RAM-Speicher, umfassend eine Matrix, die aus Zellen besteht, die in Zeilen und Spalten angeordnet sind und in der die Zellen zeilenweise adressierbar sind, wobei jede Zelle einer Zeile mit einer ersten und zweiten Bitreihe verbunden ist, von denen mindestens die erste Reihe (b11) aufgeteilt ist, wobei die erste Zeile aufgeteilter Bits eine Vielzahl von Abschnitten (1) umfasst, die jeweils mit den Eingängen eines logischen Ausgangsgatters (2, 3) verbunden sind, wobei der Speicher auch Mittel zum Lese-/Schreibbefehl umfasst, wobei dieser Speicher dadurch gekennzeichnet ist, dass die Mittel zum Lese-/Schreibbefehl (LC1, LC2) so angeordnet sind, dass sie unmittelbar oder mittelbar, je nachdem, ob es sich um eine Schreib- oder Leseoperation handelt, an jede der ersten und zweiten Bitreihen (b11, b12) die folgenden Logikfunktionen anlegen: Sel.((W.D) oder W)) auf die erste Bitreihe (b11), während Sel.W.D an die erste und zweite Bitreihe (b11, b12) angelegt wird, wobei „Sel" ein Signal zur Zellenselektion ist, das die Adressierung repräsentiert, „W" der Schreibbefehl, „W" der Lesebefehl, „D" der in die adressierte Zelle hineinzuschreibende Datensatz und „." das Symbol der Funktion UND.
2. RAM-Speicher nach Anspruch 1, dadurch gekennzeichnet, dass jeder der Abschnitte (1) mit zwei Transistoren (4, 5) von entgegengesetztem Leitfähigkeitstyp verbunden ist, und dadurch, dass die Logikfunktionen selektiv an die Gates der Transistoren angelegt werden.
3. RAM-Speicher nach einem der Ansprüche 1 und 2, bei dem jede der Zellen zwei Zweige umfasst, die jeweils aus zwei in Reihe geschalteten Transistoren von entgegengesetztem Leitfähigkeitstyp (P1, N1, P2, N2) bestehen, deren Gates zu sammen geschaltet sind, jeweils durch Kreuzleiter, wobei jede Zelle auch Selektionstransistoren (S1, S2) umfasst, die jeweils an die Zweige und die Bitreihen angeschlossen sind, um die Selektion der Zelle je nach Adressierung des Speichers zu ermöglichen, dadurch gekennzeichnet, dass die Transistoren (P1, N1) des Zweigs, der dafür geeignet ist, an den Abschnitt (1) der entsprechenden Bitreihe angeschlossen zu werden, eine größere Größe aufweisen als die Transistoren (P2, N2) des anderen Zweigs.
4. RAM-Speicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass jeder der Abschnitte (1) mit Mitteln zum Vorladen (4) verbunden ist.
5. RAM-Speicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das Ausgangsgatter (2, 3) ein NICHT-UND-Gatter ist.