DE69909202T2 - Anordnung und Verfahren für statischen RAMspeicher - Google Patents

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Description

  • TECHNISCHES GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich im Allgemeinen auf Speichersysteme und insbesondere auf eine statische Speichermatrix mit wahlfreiem Zugriff.
  • HINTERGRUND DER ERFINDUNG
  • Speichersysteme sind im Stand der Technik bekannt und werden in nahezu allen Mikroprozessor-Anwendungen und Anwendungen digitaler Anlagen verwendet. Die Speichersysteme verwenden im Allgemeinen für verschiedene Anwendungen verschiedene Speichertypen. Ein solcher Speichertyp ist der statische Schreib-Lese-Speicher ("SRAM"). SRAM-Systeme besitzen im Vergleich zu einigen anderen Typen von Speichersystemen den Vorteil hoher Geschwindigkeit und der leichten Verwendung. Außerdem zeigen SRAM-Systeme, die die MOS-Technologie verwenden, im Bereitschaftszustand einen äußerst geringen Leistungsverbrauch, wobei sie keinen Auffrischzyklus erfordern, um die im SRAM-System gespeicherten Informationen aufrechtzuerhalten. Diese Merkmale machen SRAM-Systeme für tragbare Ausrüstung, wie z. B. Laptop-Computer, besonders erwünscht.
  • In einer integrierten Schaltung sind die SRAM-Systeme oft in einer Matrix aus Speicherzellen organisiert, die in Zeilen und Spalten angeordnet sind. Im Allgemeinen sind die Speicherzellen in einen von zwei Datenzuständen gesetzt, wenn sie ein Bit der Informationen speichern. Auf jede Speicherzelle kann durch eine eindeutige Speicheradresse, die eine Zeilenadresse und eine Spaltenadresse enthält, Bezug genommen werden. Der Begriff "Wortleitung" bezieht sich im Allgemeinen auf eine Zeile der Speicherzellen, wohingegen sich der Begriff "Bitleitungen" im Allgemeinen auf eine Menge von Leitern bezieht, die einer Spalte der Speicherzellen entsprechen. Eine Speicherzelle enthält typischerweise ein Paar komplementärer Anschlüsse, wobei jeder Anschluss mit einer der zwei für diese Spalte reservierten Bitleitungen verbunden ist. Die Speichervorrichtungen arbeiten gewöhnlich in einer Lesebetriebsart und einer Schreibbetriebsart. Wenn in eine Speicherzelle geschrieben wird, wird die Wortleitung aktiviert, wobei dadurch die ganze Zeile in der Matrix der Speicherzellen aktiviert wird. An die Bitleitungen zwischen den zwei komplementären Eingabe/Ausgabe-Anschlüssen der Speicherzelle wird ein differenzieller Strom angelegt. Die Speicherzelle wird in einem spezifischen Logikzustand verriegelt, wobei ein logisches Hoch an einem Anschluss und ein logisches Tief am anderen Anschluss angezeigt wird. Wenn aus einer Speicherzelle gelesen wird, wird die Wortleitung aktiviert, wobei die Logikzustände an den der Speicherzelle zugeordneten Bitleitungen unter Verwendung eines Leseverstärkers differenziell abgetastet werden. Der Leseverstärker gibt ein verstärktes Signal aus, das dem in die Speicherzelle geschriebenen Logikzustand entspricht.
  • Eine typische SRAM-Speicherzelle mit sechs Transistoren besteht aus zwei p-Kanal-Pull-Up-Transistoren, zwei n-Kanal-Pull-Down-Transistoren und zwei Zugriffstransistoren, die typischerweise n-Kanal-Transistoren sind.
  • Ein hoher Lesestrom, eine hohe Schreibauslösespannung und eine hohe statische Rauschschwelle sowie ein niedriger Bereitschaftsstrom sind erwünschte Zelleneigenschaften einer SRAM-Zelle. Der hohe Lesestrom und die hohen Schreibauslösespannungen sind notwendig, um die Geschwindigkeit zu verbessern, mit der auf die Daten zugegriffen werden kann bzw. die Daten geschrieben werden können. Die hohe statische Rauschschwelle ist für die Schaltungsstabilität notwendig. Der niedrige Bereitschaftsstrom ist notwendig, um die Leistungsaufnahme zu verringern, wenn sich die Zelle in der Bereitschafts-Betriebsart befindet. Der niedrige Bereitschaftsstrom wird erreicht, indem die Schwellenspannungen der verschiedenen Transistoren so hoch gehalten werden, daß der unterhalb der Schwelle liegende Leskstrom minimiert werden kann. Das Vergrößern der n-Kanal-Schwellenspannungen verringert jedoch den Ansteuerstrom und folglich den Lesestrom während einer Leseoperation. Es verringert außerdem die Schreibspannung, was zu einer langsameren Schreiboperation führt. Außerdem verringert das Vergrößern der p-Kanal-Schwellenspannung die statische Rauschschwelle, was die Zellenstabilität stört. Folglich gibt es einen Kompromiss zwischen dem niedrigen Bereitschaftsstrom und der Geschwindigkeit und der Stabilität der Zelle. Das Problem wird für niedrige Versorgungsspannungen schärfer, wenn die Schwellenspannung ein großer Bruchteil der Versorgungsspannung ist, z. B. der Fall, wenn die Versorgungsspannung etwa ein Volt beträgt.
  • Eine herkömmliche Lösung für dieses Problem bestand darin, die interne Versorgungsspannung für die SRAM-Matrix auf eine maximale Grenze zu vergrößern, die durch die Dicke des Gate-Oxids und die Zuverlässigkeit der Vorrichtung bestimmt ist. Das Problem bei diesem Typ des Vorspannungsschemas ist, daß der hohe Spannungspegel vom Standpunkt der Leistungsaufnahme sehr ineffizient sein kann. Weil diese verstärkte Spannung außerdem an die Bitleitungen angelegt werden würde, ist ein großer Betrag des Versorgungsstroms notwendig, um die SRAM-Matrix zu betreiben, wobei er Schwierigkeiten beim Erzeugen der verstärkten Leistung aufwirft.
  • Eine weitere herkömmliche Lösung, um die Lese- und Schreiboperation zu beschleunigen, bestand darin, die Wortleitungsspannung über die Bitleitungs- und Matrix-Versorgung zu verstärken. Dieser Zugang besitzt jedoch den Nachteil der Verringerung der statische Rauschschwelle und folglich der Stabilität der Zelle.
  • Eine weitere herkömmliche Lösung ist gewesen, die Bitleitungsspannung zu verringern, damit sie niedriger als die Versorgungsspannung ist. Dieses Verfahren kann abermals Leistung sparen oder nicht, abhängig vom Bitleitungs-Spannungspegel und wie er verringert wird.
  • US 5 668 770 , auf dem der Oberbegriff des Anspruchs 1 basiert, offenbart eine statische RAM-Matrix, die eine Leistungsversorgung besitzt, die die Vorladungsspannung bereitstellt, die an die Bitleitungen angelegt wird. Diese Leistungsversorgung wird verstärkt, um die Spannung bereitzustellen, die die Zellen der Matrix speist. Es sind außerdem verstärkte Wortleitungsspannungen offenbart.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Aus dem Vorangehenden wird deutlich, daß sich ein Bedarf an einer Matrix aus Speicherzellen mit einer vergrößerten statischen Rauschschwelle ohne verringerte Lese- und Schreibfähigkeiten, wobei gleichzeitig eine niedrige Leistungsaufnahme aufrechterhalten wird, ergeben hat. Die vorliegende Anmeldung offenbart eine Vorrichtung und ein Verfahren für eine statische Speichermatrix mit wahlfreiem Zugriff die im Wesentlichen die Nachteile und die Probleme beseitigen oder verringern, die den herkömmlichen Konstruktionen und Operationen von SRAM-Matrizen eigentümlich sind.
  • Die vorliegende Erfindung schafft eine statische Speichermatrix mit wahlfreiem Zugriff, wie sie in Anspruch 1 angegeben ist.
  • Die vorliegende Erfindung schafft außerdem ein Verfahren zum Betreiben einer statischen Speichermatrix mit wahlfreiem Zugriff, wie es im Anspruch 4 angegeben ist.
  • Die Vorrichtung und das Verfahren der vorliegenden Anmeldung vergrößern die Geschwindigkeit und die Stabilität von Speicherzellen in einer Matrix, ohne die Leistung signifikant zu vergrößern, die erforderlich ist, um die Zellen zu betreiben.
  • KURZBESCHREIBUNG DER ZEICHNUNG
  • Für ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgende Beschreibung, die in Verbindung mit der beigefügten Zeichnung, in der gleiche Bezugszeichen gleiche Teile repräsentieren, gegeben wird, Bezug genommen, worin:
  • 1 eine schematische graphische Darstellung einer statischen Speicherzelle mit wahlfreiem Zugriff mit sechs Transistoren veranschaulicht; und
  • 2 ein Blockschaltplan ist, der eine statische Speichermatrix mit wahlfreiem Zugriff veranschaulicht.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Die bevorzugte Ausführungsform der vorliegenden Erfindungen und ihre Vorteile werden am besten verstanden, indem nun ausführlicher auf die 1 und 2 der Zeichnung Bezug genommen wird, in der gleiche Bezugszeichen gleiche Teile bezeichnen. Die 1 und 2 veranschaulichen eine statische Speichermatrix mit wahlfreiem Zugriff gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 1 eine vereinfachte schematische graphische Darstellung einer SRAM-Speicherzelle 10 mit niedriger Leistung und niedriger Spannung mit sechs Transistoren. Die SRAM-Speicherzelle 10 mit niedriger Leistung und niedriger Spannung enthält einen ersten Inverter 12, der einen ersten Pull-Up-Transistor 22 zwischen einem hohen Ende der Matrixspannung VDD, Knoten 50, und einem ersten Inverter-Ausgangsknoten 16 besitzt. Der erste Inverter 12 besitzt außerdem einen ersten Pull-Down-Transistor 20, der zwischen den Ausgangsknoten 16 und eine Massespannung VSS, Knoten 52, geschaltet ist. Die SRAM-Zelle 10 enthält außerdem einen zweiten Inverter 14, der einen zweiten Pull-Up-Transistor 26 und einen zweiten Pull-Down-Transistor 24 besitzt. Der zweite Pull-Up-Transistor 26 ist zwischen den VDD-Knoten 50 und den Ausgangsknoten 18 des zweiten Inverters 14 geschaltet. Ein zweiter Pull-Down-Transistor 24 ist zwischen den Ausgangsknoten 18 und den VSS-Knoten 52 geschaltet. Die Inverter 12 und 14 sind kreuzgekoppelt, d. h., der Ausgangsknoten 16 des ersten Inverters 12 ist mit einem Eingangsknoten 19 des zweiten Inverters 14 verbunden, während der Ausgangsknoten 18 des zweiten Inverters 14 mit einem Eingangsknoten 17 des ersten Inverters 12 verbunden ist. Ein erster Zugriffstransistor 32 ist zwischen den Ausgangsknoten 16 des ersten Inverters 12 und einem ersten Bitleitungsbus ("Bitleitungs"-Bus) 40 geschaltet. Die Zelle enthält außerdem einen zweiten Zugriffstransistor 30, der zwischen den Ausgangsknoten 18 des zweiten Inverters 14 und einen zweiten Bitleitungsbus ("Bitleitungsschienen"-Bus) 42 gekoppelt ist. Die Gates des ersten Zugriffstransistors 32 und des zweiten Zugriffstransistors 30 sind mit dem Wortleitungsbus 43 verbunden.
  • Typischerweise wird das Signal für den Wortleitungsbus 43 von der X-Adresse oder der Zeilenauswahl abgeleitet, während das Signal für die Bitleitungsbusse 40 und 42 von der Y-Adresse oder der Spaltenauswahl abgeleitet wird. Die Bitleitungsbusse verlaufen senkrecht zum Wortleitungsbus 43. Das heißt, wenn der Wortleitungsbus 43 in der X-Richtung verläuft, verlaufen die Bitleitungsbusse 40 und 42 in der Y-Richtung.
  • In 2 ist eine statische Speichermatrix mit wahlfreiem Zugriff 200 mit Leistungsversorgungen und einem Vorspannungsschema offenbart. Die SRAM-Matrix 200 besitzt eine Stromversorgung 202, die eine externe Stromquelle sein kann oder On-Chip abgeleitet werden kann. Die Stromversorgung 202 erzeugt eine Versorgungsspannung Vnom die an die Matrix-Spannungsverstärkungsschaltung 204 angelegt ist. Die Matrix-Spannungsverstärkungsschaltung 204 verstärkt die Matrixspannung VDD, die an die Speicherzellen angelegt ist, wie in 1 offenbart ist.
  • Die Stromversorgung 202 liefert außerdem die Versorgungsspannung Vnom an den Spaltendecodierer und die Bitleitungstreiber 210. Der Spaltendecodierer 210 empfängt während der Lese- und Schreiboperationen eine Spaltenadresse, die mit dem Y-Wert in einer 2-dimensionalen Adressierungsmatrix korreliert ist, die in der bevorzugten Ausführungsform verwendet wird.
  • Die Stromversorgung 202 ist außerdem mit der Wortleitungs-Spannungsverstärkungsschaltung 212 verbunden. Die Wortleitungs-Versorgungsspannung VWL ist das Ergebnis der verstärkten Vnom Die Wortleitungs-Spannungsverstärkungsschaltung 212 liefert die VWL-Spannungsquelle an den Zeilendecodierer und die Wortleitungs-Treiberschaltung 216. Der Zeilendecodierer 216 kann mit anderen Spannungsquellen versorgt werden, z. B. Vnom um seine Leistung und seine Leistungsaufnahme zu optimieren. Der Zeilendecodierer 216 empfängt während der Lese- und Schreiboperationen die Zeilenadressenbefehle. Diese Operationen dienen dazu, den X-Wert in einer 2-dimensionalen Adressierungsmatrix in der bevorzugten Ausführungsform anzugeben. Wenn die Wortleitung 43 aktiviert ist, kann die Wortleitungsspannung VWL folglich größer als die Versorgungsspannung Vnom sein. Der Spaltendecodierer 210 und der Zeilendecodierer 216 können ein Steuersignal empfangen.
  • In einer Ausführungsform wird eine externe Leistungsversorgungsspannung Vnom als die Leistungsversorgung für die Bitleitungs-Vorspannungsschaltungsanordnung verwendet. Folglich liegt der Spannungsbereich der Bitleitungen zwischen Vss und Vnom Die Matrix-Versorgungsspannung VDD wird abgeleitet, indem die externe Versorgungsspannung unter Verwendung bekannter Techniken verstärkt wird. Ähnlich wird die Wortleitungsspannung Vw1 außerdem abgeleitet, indem die externe Versorgungsspannung verstärkt wird, so daß die Wortleitungen zwischen Vss, wenn sie nicht aktiv sind, und Vw1, wenn sie aktiv sind, umgeschaltet werden. In vielen Anwendungen kann es vorteilhaft sein, nur eine Spannungsverstärkungsschaltung zu besitzen, so daß Vw1 und VDD gleich sind.
  • Abhängig von den in einer Zelle gespeicherten Daten (1 bis 0) kann sich, wenn die Wortleitung 43 nicht aktiv ist, irgendein Inverter-Ausgangsknoten 16 und 18 auf einer tiefen Spannung (nahe bei Vss) befinden, während sich der andere auf einer hohen Spannung (nahe bei VDD) befindet. Der Strom, der von der Matrix-Versorgungsspannung VDD fließt, ist durch die Aus-Leckströme von einem der Pull-Up-Transistoren 22 und 28 und einem der Pull-Down-Transistoren 20 oder 24 bestimmt, abhängig vom gespeicherten Zustand (1 oder 0). In Hochleistungs-SRAMs ist dieser Leckverlust im Aus-Zustand typischerweise durch den unterhalb der Schwelle liegenden Leckstrom der Transistoren bestimmt. Der Beitrag von den Übergangs-Leckverlusten ist viel kleiner und wird ignoriert. Die Transistoren 20, 22, 24 und 26 tragen außerdem zum Matrix-Versorgungsstrom bei, weil die Bitleitungsspannung kleiner als die Ausgangspannung von einem der Inverter ist, die sich auf VDD befindet. Diese unterhalb der Schwelle liegenden Leckströme im Aus-Zustand für die Zugriffstransistoren 30 und 32, die Pull-Down-Transistoren 20 und 24 und die Pull-Up-Transistoren 22 und 26 tragen zum Matrix-Bereitschaftsstrom bei.
  • Während einer Leseoperation werden die Bitleitung 40 und die Bitleitung 42 auf Vnom vorgeladen, bevor die Wortleitung 43 aktiviert wird. Die Wortleitung 43 wird aktiviert, indem die Spannung Vw1 an die Wortleitung 43 angelegt wird. Diese Aktivierung führt zu einem großen Strom, der durch einen ersten Zugriffstransistor, entweder 30 oder 32, fließt, der die Spannung der angeschlossenen Bitleitung herunterzieht. Der Strom durch den zweiten Zugriffstransistor ist durch seine Eigenschaften bestimmt, wie z. B. die Schwellenspannung, den Ansteuerstrom, die unterhalb der Schwelle liegenden Leckverlust-Eigenschaften, die Vorspannungsbedingungen usw. Der Drain für den zweiten Zugriffstransistor befindet sich auf VDD, wobei sich die Source auf Vnom und das Gate auf Vw1 befindet. Der Nettostrom durch den zweiten Zugriffstransistor wird durch die verstärkte Matrixversorgung VDD durch die p-Kanal-Pull-Up-Transistoren 22 oder 26 geliefert, wobei er minimiert wird, um die Leistungsaufnahme zu verringern. Und diese Leistung zu minimieren, wird die Differenz zwischen Vw1 und Vnom unter der Schwellenspannung der Zugriffstransistoren 30 und 32 gehalten. Da die Source (die Bitleitung) auf der Spannung Vnom liegt, kann die Schwellenspannung ihre Sperrvorspannungs-Körperwirkung enthalten.
  • Typischerweise sind während einer Schreiboperation entweder die Bitleitung 40 oder die Bitleitungsschiene 42 auf VSS verringert, wobei sich die andere auf Vnom befindet. Die Wortleitung 43 wird durch das Anlegen der Spannung Vw1 aktiviert. Die Wortleitung 43 kippt den gespeicherten Zustand der Zelle um, wenn sie von den Zustand verschieden ist, der in sie geschrieben wird. Während der Periode, die die Zelle zum Umkippen benötigt, kann ein signifikanter Strom von der Matrix-Versorgungsspannung VDD zur Bitleitung 40 oder zur Bitleitungsschiene 42 fließen, die tief gezogen worden ist. Je größer die Spannungen Vw1 und VDD sind, desto größer ist der Spitzenstrom. Weil der Umkippprozess innerhalb weniger Zehntel einer Pikosekunde vorbei ist, kann der mittlere Strom durch die Matrixversorgung minimal sein. Nachdem die Zelle das Umkippen abgeschlossen hat, so daß sich ein Inverter-Ausgangsknoten auf VSS befindet, während sich der andere Inverter-Ausgangsknoten auf VDD befindet, ist der Strom durch einen ersten Zugriffstransistor, entweder 30 oder 32, der an die tief gezogene Bitleitung angeschlossen ist, vernachlässigbar. Der Strom durch den zweiten Zugriffstransistor ist ähnlich, wie oben beim Lesezyklus erörtert worden ist, mit dem Vorspannungszustand der Source auf Vnom, dem Drain auf VDD und dem Gate auf Vw1. Dieser Strom kann minimiert werden, indem die Differenz zwischen Vw1 und Vnom unter der Schwellenspannung des zweiten Zugriffstransistors gehalten wird.
  • Weil die Schwellenspannung für eine SRAM-Zelle etwa 0,4 bis 0,5 V für einen Knoten in der 1,8-V-0,25-μm-Technologie beträgt, kann eine signifikante Leistungsverbesserung erhalten werden, in dem die Wortleitungsspannung und die Matrix-Versorgungsspannung vergrößert werden, wie in der folgenden Tabelle veranschaulicht ist.
  • Die folgende Tabelle stellt die simulierten Ergebnisse unter Verwendung von SPICE (Simulationsprogramm mit der Betonung integrierter Schaltungen) dar. Der Strom Idd der Matrix-Versorgungsspannung fließt, wenn während der Lese- und Schreibzyklen die Wortleitung 43 aktiviert ist. Der Strom, der fließt, wenn die Zelle während des Schreibzyklus umkippt, wird ignoriert. Die Tabelle zeigt außerdem den Zellenlesestrom (Iread), die Schreibauslösespannung (Vtrip) und die statische Rauschschwelle (SNM) für den Fall Vnom – VDD = Vw1 = 1,0 V und für Vnom = 1,0 V, VDD = 1,8 V und Vw1 = 1,5 V. Die Transistorbreiten und -längen betrugen 0,40/0,27, 0,55/0,24, 0,36/0,24 (μm/μm) für die Zugriffs-, Pull-Downbzw. Pull-Up-Transistoren.
  • Tabelle
    Figure 00100001
  • Die Ergebnisse zeigen eine signifikante Verbesserung in den Zelleneigenschaften an, während Idd auf einem niedrigen Wert gehalten wird. Der Zellenlesestrom Iread hat sich von 27,5 μA auf 94 μA vergrößert. Die Schreibauslösespannung Vtrip hat sich außerdem von 0,26 V auf 0,38 V vergrößert, während sich die SNM von 220 mV auf 380 mV vergrößert hat. Der Idd pro Zelle durch die Matrixversorgung hat sich bei höheren Vw1- und VDD-Werten während eines Lesezyklus von 206 pA auf 15 nA und während eines Schreibzyklus von 311 pA auf 15 nA vergrößert. Für eine Matrix mit 256 Zellen an jeder Wortleitung führt bei einer 50%-Aktivierung ein Strom von 15 nA pro Zelle zu einem Matrix-Versorgungsstrom von etwa 2 μA, der von einer typischen Spannungsverstärkungsschaltung leicht gehandhabt wird. Außerdem verringert die Vergrößerung der Matrix-Versorgungsspannung die Raten der vorübergehenden Fehler der Zellen.
  • Es können verschiedenen Spannungsverstärkungstechniken verwendet werden, um die Spannung zu verstärken. Eine ist eine Ladungspumpenschaltung. Die Spannungsverstärkungsschaltungen können sich auf dem gleichen Chip wie der SRAM befinden oder sie können sich außerhalb des Chips befinden.
  • In einer weiteren Ausführungsform kann die Matrix-Versorgungsspannung VDD gleich der Wortleitungsspannung VWL sein. Diese Ausführungsform kann die Anzahl der verstärkten Versorgungen verringern, die notwendig sind, um die Matrix 200 zu betreiben. Ferner können in einer Bereitschaftsbetriebsart, wenn die Daten weder aus der Matrix 200 gelesen werden noch in die Matrix 200 geschrieben werden, die Matrix-Versorgungsspannung VDD und die Wortleitungsspannung VWL die gleiche wie die Versorgungsspannung Vnom sein, indem die Spannungsverstärkungs-Schaltungsanordnung ausgeschaltet wird, z. B. die Matrix-Spannungsverstärkungsschaltung 204 und die Wortleitungs-Spannungsverstärkungsschaltung 212.
  • Folglich ist es offensichtlich, daß gemäß der vorliegenden Erfindung eine statische Speicherzellenmatrix mit wahlfreiem Zugriff mit niedriger Spannung und niedriger Leistung geschaffen worden ist, die die oben dargelegten Vorteile erfüllt. Obwohl die vorliegende Erfindung ausführlich beschrieben worden ist, sollte es selbst verständlich sein, das verschiedenen Änderungen, Ersetzungen und Umgestaltungen an ihr vorgenommen werden können. Obwohl z. B. alle direkten Verbindungen zwischen Übergängen gezeigt sind, können diese Transistoren durch eines oder mehrere dazwischenliegende Bauelemente, wie z. B. Widerstände, Kondensatoren und/oder Induktoren aneinander gekoppelt sein, während trotzdem eine im Wesentlichen ähnliche Betriebsfähigkeit geschaffen wird. Andere Beispiele sind für einen Fachmann auf dem Gebiet leicht feststellbar.

Claims (4)

  1. Statische Speichermatrix mit wahlfreiem Zugriff, mit: mehreren Bitleitungen (40, 42), die mit mehreren Speicherzellen (10) verbunden sind, die Zugriffstransistoren (30, 32) zum Lesen und Schreiben in die Speicherzelle enthalten, wobei jeder Zugriffstransistor eine Zugriffsschwellenspannung hat; einer Stromversorgung (202) mit einer Ausgangsspannung (VNOM), die an die Bitleitungen angelegt wird, wobei die Ausgangsspannung die Bitleitungen vorlädt, um aus den Speicherzellen zu lesen; und einer Matrix-Stromversorgung (204) mit einer Matrixspannung, die an die Speicherzellen angelegt wird und höher als die Ausgangsspannung ist, wobei die Matrix-Stromversorgung durch Verstärken der Ausgangsspannung der Stromversorgung angesteuert wird; dadurch gekennzeichnet, daß die statische Speichermatrix mit wahlfreiem Zugriff ferner umfaßt: einen Wortleitungsbus (43), der mit den Zugriffstransistoren verbunden ist, wobei der Wortleitungsbus eine Wortleitungsspannung (VWL) besitzt, die größer als die Ausgangsspannung (VNOM) und kleiner als die Summe aus der Ausgangsspannung (VNOM) und der Zugriffsschwellenspannung ist.
  2. Matrix nach einem der Ansprüche 1, bei der die Stromversorgung (202) eine externe Stromquelle umfaßt.
  3. Matrix nach einem der Ansprüche 1 oder 2, bei der die Stromversorgung (202) eine On-Chip-Stromquelle umfaßt.
  4. Verfahren zum Betreiben einer statischen Speichermatrix mit wahlfreiem Zugriff, die mehrere Bitleitungen (40, 42) besitzt, die mit mehreren Speicherzellen (12, 14) verbunden sind, mit den folgenden Schritten: Vorladen der Bitleitungen mit einer Versorgungsspannung; Verstärken der Versorgungsspannung, um eine Matrixspannung abzuleiten; und Anlegen der Matrixspannung an die Speicherzellen mit einem verstärkten Pegel, der höher als die Versorgungsspannung ist; und Lesen und Schreiben in die bzw. aus den Speicherzellen über Zugriffstransistoren (30, 32), die eine Schwellenspannung besitzen; dadurch gekennzeichnet, daß das Verfahren ferner umfaßt: Anlegen einer Wortleitungsspannung an die Zugriffstransistoren, die größer als die Ausgangsspannung und kleiner als die Summe aus der Versorgungsspannung und der Schwellenspannung der Zugriffstransistoren ist.
DE69909202T 1998-09-17 1999-09-17 Anordnung und Verfahren für statischen RAMspeicher Expired - Lifetime DE69909202T2 (de)

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