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Diese Erfindung bezieht sich allgemein
auf integrierte Speicherschaltungen und insbesondere auf eine Schaltung
und auf ein Verfahren zum Begrenzen des Stroms, der während einer
Blockschreiboperation in Speicherschaltungen gezogen wird.
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Für
bestimmte Anwendungen schaffen Speicherschaltungen die Fähigkeit,
große
Datenblöcke gleichzeitig
zu schreiben. Ein Beispiel sind Schreib-Lese-Speicherschaltungen
(RAM-Schaltungen), die in Graphikanwendungen verwendet werden. Ein
Videographiksystem verwendet typischerweise einen RAM zum Speichern
von Daten, die für jede
Bildzelle (jedes Pixel) auf dem Videobildschirm die Farbe oder Intensität des Lichts
darstellen. Häufig zeigen
benachbarte Abschnitte der Bildschirmanzeige genau die gleichen
Informationen an. Um die Anzahl der Schreibzyklen zu verringern,
die erforderlich sind, um den Speicher mit diesen Daten zu füllen, ermöglicht der
Video-RAM, die gleichen Daten in mehrere benachbarte Spaltenadressen
gleichzeitig zu schreiben. Die Konstruktion bestehender Video-RAMs
beruht typischerweise auf herkömmlichen RAM-Schaltungen,
die an die Ausführung
von Blockschreibvorgängen
angepaßt
sind. Allerdings verursacht diese Konstruktion große Stromspitzen
während
der Schreibvorgänge.
Die großen
Stromspitzen tragen zum Rauschen und zum Leistungsverbrauch der
Schaltung bei, welche die Gesamtfunktion des Speicherchips verschlechtern.
Das Problem wird im folgenden in Verbindung mit der in 1 gezeigten Schaltung und
gemäß dem Oberbegriff
von Anspruch 1 ausführlicher
erläutert.
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Eine RAM-Schaltung ist typischerweise
in mehreren gleichen Speicheranordnungen angeordnet, wobei jede
Anordnung eine Matrix von Speicherzellen enthält, die sich an den Schnittpunkten
einer Anzahl von Spalten (oder Bitleitungen BLs) und Zeilen (oder
Wortleitungen WLs) befinden. Beispielsweise kann ein 16 Meg-RAM
in 64 getrennte Anordnurgen unterteilt sein, wobei jede Anordnung
256 k Speicherzellen enthält,
wobei sich jede Speicherzelle an jedem Schnittpunkt von 1024 Bitleitungspaaren
und 256 Wortleitungen befindet. Die 64 Anordnungen können in
einer oder in mehreren Zeilen nebeneinander angeordneter Anordnungen
angeordnet sein.
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1 zeigt
einen Teil der Schaltungsanordnung für zwei benachbarte Speicherzellen
für den beispielhaften
16 Meg-RAM. Eine Speicheranordnung 100 enthält eine
Matrix von 1024 Paaren komplementärer Bitleitungen 102 und
von 256 Wortleitungen 104. Die Anordnungsauswahltransistoren 106 verbinden
die Bitleitungspaare 102 mit den Abtastknoten der Leseverstärker 108.
Für 1024
Bitleitungspaare 102 gibt es 1024 Leseverstärker 108,
wobei auf jeder Seite einer Anordnung 100 die Hälfte von
ihnen angeordnet sind. Somit gibt es zwischen einem Paar von Anordnungen 100 512
Leseverstärker 108, die
in abwechselnder Weise mit 512 Bitleitungspaaren 102 verbunden
sind. Jeden Leseverstärker 108 enthält ein Paar
kreuzgekoppelter PMOS-Transistoren 1
10, die mit
einem Paar kreuzgekoppelter NMOS-Transistoren 112 verbunden
sind, die die Spannung an dem zugeordneten Paar von Bitleitungen 102 abtasten
und verstärken.
Die kreuzgekoppelten PMOS-Transistoren 110 sind mit einer
Vorspannungsleitung Pbias 114 verbunden, während die kreuzgekoppelten
NMOS-Transistoren 112 mit einer Vorspannungsleitung Nbias 116 verbunden
sind. Ein Leseverstärkerfreigabe
PMOS-Transistor 118 verbindet den Knoten Pbias mit der
positiven Stromversorgungsspannung Vcc, während ein Leseverstärker freigabe-NMOS-Transistor 120 den
Knoten Nbias mit der Masse (oder mit einer negativen Stromversorgung)
verbindet. Die Leseverstärker-Freigabesignale SAEP
und SAEN steuern die Gate-Anschlüsse
der Freigabetransistoren 118 bzw. 120 an. Wenn
die Freigabesignale SAEP und SAEN aktiviert sind, sind die kreuzgekoppelten
Transistoren in jedem Leseverstärker 108 mit
den Stromversorgungsleitungen verbunden, wodurch der Leseverstärker aktiviert
wird. Die Vorspannungsknoten Pbias und Nbias und die Freigabetransistoren 118 und 120 werden
typischerweise von allen 512 Leseverstärkern 108, die in
dem Gebiet zwischen einem Paar von Anordnungen 100 liegen,
gemeinsam genutzt. Somit steuert jeder der Freigabetransistoren 118 uns 120 nicht
nur die große kapazitive
Belastung an einen Vorspannungsknoten (Pbias oder Nbias), sondern
auch die 512 Bitleitungen an. Somit neigen diese Transistoren dazu,
sehr große
Vorrichtungen mit beispielsweise 512 μ breitem Kanal für den NMOS 120 und
mit 1536 μ breitem Kanal
für den
PMOS 118 zu sein.
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Angesichts der 32 Eingabe/Ausgabe-Ports (E/A-Ports)
für die
beispielhafte Speicherschaltung enthält jedes Gebiet zwischen einem
Paar von Speicheranordnungen zwei Paare von E/A-Leitungen 122 und 124.
Jedes Paar von E/A-Leitungen ist auf abwechselnde Weise über ein
Paar von Spaltendecodierungstransistoren 126 mit den Abtastknoten
der Hälfte
der 512 Leseverstärker 108 verbunden.
Die Gate-Anschlüsse
der Spaltendecodierungstransistoren 126 werden durch die
Spaltendecodierungsleitungen CD angesteuert. Eine CD-Leitung verbindet getrennt
zwei E/A-Leitungen 122 und 124 mit zwei Leseverstärkern 108:
In dem beispielhaften 16 Meg-RAM gibt es insgesamt 256 getrennte
CD-Leitungen, die je weils normal auf eine getrennte Spaltenadresse
reagieren.
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In einer Schreiboperation für einen
normalen (Nicht-Graphik-)RAM werden in jede ausgewählte Anordnung
des Speichers über
vier E/A-Leitungen, zwei (122 und 124) auf jeder
Seite einer ausgewählten
Anordnung 100, vier Bits geschrieben. Es werden acht nicht
benachbarte Anordnungen 100 der 32 Gesamtanordnungen ausgewählt. Somit
werden pro Zyklus für
den beispielhaften (X32-)Teil insgesamt 32 Bits geschrieben. Dies
erfordert, daß eine
CD-Leitung jedes der vier E/A-Leitungspaare mit einem getrennten
Leseverstärker 108 verbindet,
der über
die Anordnungsauswahltransistoren 106 mit einer Speicherzelle
verbunden ist, auf die zugegriffen wird. Falls in die Zellen Daten
mit entgegengesetzter Polarität
zu der, welche bereits in den vier Speicherzellen, auf die zugegriffen
wird, gespeichert ist, geschrieben werden sollen, muß der zwischengespeicherte
Zustand der Leseverstärker
umgeschaltet werden. Sehr große
Freigabetransistoren 118 und 120 erhalten den
Pbias-Knoten 114 sehr nahe Vcc bzw. den Nbias-Knoten 116 sehr
nahe der Masse aufrecht. Die kreuzgekoppelten Leseverstärkertransistoren 110 und 112 sind
groß genug
(z. B. 12 μ breit),
so daß ein Eingangskurzschlußstrom von
beispielsweise 1 mA über
jedes der E/A-Leitungspaare (122, 124) und über die
Spaltendecodierungstransistoren 126 (z. B. 6 μ breit) erforderlich
ist, um einen Leseverstärker 108 zu übersteuern
und ihn in den entgegengesetzten Zustand zu kippen. Der Eingangskurzschlußstrom bezieht
sich auf den Gleichstrom, der während des
Umschaltens der Transistoren beispielsweise' in einem Inverter gezogen
wird, wenn momentan sowohl die PMOS- als auch die NMOS-Vorrichtungen eingeschaltet
sind. Mit vier Bits pro Speicheranordnung und acht ausgewählten Anordnungen
kann der gesamte Eingangskurzschlußstrom somit so hoch wie etwa
32 mA sein. Dieser Teil des Gesamtschreibstroms ist; obgleich bedeutend,
akzeptabel.
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Beim Ausführen eines Blockschreibvorgangs in
einen Video-RAM kann der Eingangskurzschlußanteil des Gesamtschreibstroms
aber so viel wie ein Viertel Ampere erreichen. Das liegt daran,
daß ein
Video-RAM über
jeden E/A-Anschluß das gleichzeitige Schreiben
der gleichen Daten in so viel wie beispielsweise acht Speicherzellen
(ein Byte) ermöglicht.
Unter der Annahme, daß der
oben diskutierte beispielhafte RAM ein Video-RAM ist, sind die Bitleitungspaare 102 in
jeder Anordnung 100 in Gruppen zu acht unterteilt. Mehrere
(z. B. fünf)
der höchstwertigen
Bits (MSBs) der Spaltenadresseninformationen werden dann zum Auswählen einer
Gruppe von acht Bitleitungspaaren 102 verwendet. Die Daten
auf den E/A-Leitungen besitzen in blockbeschreibbaren RAMs eine
sehe spezielle Funktion. Anstatt die zu schreibenden Informationen
zu übertragen, übertragen
sie die Informationen, die das Bitleitungspaar in der ausgewählten Achtergruppe,
in die geschrieben wird, auswählen.
Die tatsächlich
zu schreibenden Daten werden typischerweise getrennt in einem "Farb"-Register
vorgespeichert. Jedes der acht Bits eines Bytes repräsentiert
die Freigabe oder Sperrung eines der acht ausgewählten Bitleitungspaare. Während jedes
Zyklus kann irgendeine Kombination der acht Bitleitungspaare (keines,
einige oder alle) freigegeben werden.
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Somit ermöglicht ein Blockschreibvorgang das
gleichzeitige Aktivieren von bis zu acht CD-Leitungen. Somit kann
ein Blockschreibvorgang erfordern, daß der Zustand von so viel wie
256 (8 Bits × 32
E/As) Leseverstärkern
umgeschaltet wird, die jeweils einen Eingangskurzschlußstrom von
1 mA ziehen. Obgleich dies der ungünstigste Fall ist, können Blockschreibvorgänge in einen
Video-RAM häufig
zu Stromspitzen mit mehreren einhundert Milliampere führen, die
sich zu einem sehr wesentlichen und ungünstigen Rauschen summieren
sowie den Leistungsverbrauch der Schaltung erhöhen.
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Eine Möglichkeit, den Betrag des Schreibstroms
zu verringern, besteht darin, die Größe der kreuzgekoppelten Leseverstärkertransistoren zu
verringern. Dies erfordert aber, die Größe der Spaltendecodierungstransistoren
zu verringern, um das geforderte Gleichgewicht zwischen den Transistorgrößen für den nicht
zerstörenden
Lesebetrieb aufrechtzuerhalten. Im Ergebnis gibt es weniger Lesestrom,
was seinerseits die Lesezugriffszeit erhöht. Somit ist das Verringern
der Transistorgrößen keine praktikable
Lösung.
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Somit besteht ein Bedarf an einer
verbesserten Schaltungsanordnung in Speicherschaltungen wie etwa
in Video-RAMs mit verringerten Stromanforderungen während Blockschreibvorgängen.
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US-A-5333121 offenbart einen dynamischen Halbleiterspeicher
mit lokalen Leseverstärkertreibern,
die zu den jeweiligen Bitleitungsblöcken gehören. Diese Konstruktion ermöglicht,
störende
Spannungsabfälle
auf langen Treiberleitungen zu vermeiden und ermöglicht eine optimierte Ansteuerfunktion.
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Die vorliegende Erfindung schafft
eine Schaltung und ein Verfahren zum Begrenzen des Schreibstroms
während
Blockschreibvorgängen
in Speicherschaltungen wie etwa Video-RAMs. Anstatt die Pbias- und
Nbias-Knoten aller Leseverstärker,
die sich zwischen zwei Speicherunteranordnungen befinden, gemeinsam
zu nutzen, unterteilt die Schaltung der vorliegenden Erfindung diese Knoten
in mehrere getrennte Segmente. Jedes Segment bedient eine Untermenge
der Gesamtzahl der Leseverstärker
und ist mit einem getrennten Paar der Leseverstärker-Freigabetransistoren verbunden.
Dies verringert wesentlich die kapazitive Belastung jedes einzelnen
Pbias- und Nbias-Knotens und ermöglicht kleinere
Leseverstärker-Freigabetransistoren:
Die kleineren Freigabetransistoren können Nbias und Pbias während eines
Blockschreibvorgangs nicht auf ihren jeweiligen Stromversorgungsspannungen
aufrechterhalten. Dies führt
zu niedrigeren Gate-Source-Spannungen
für die
kreuzgekoppelten Leseverstärkertransistoren
während
der Blockschreiboperation. Dies verringert seinerseits wesentlich
den Strombetrag, der zum Übersteuerndes
Leseverstärkers und
zu dessen Kippen in den entgegengesetzten Zustand erforderlich ist.
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Dementsprechend schafft die vorliegende Erfindung
in einer Ausführungsform
in einer Speicherschaltung, in der während einer Blockschreiboperation über einen
Eingabe/Ausgabe-Anschluß (E/A-Anschluß) in mehrere
Ablageelemente gleichzeitig geschrieben werden kann, während während einer
Leseoperation über
einen E/A-Anschluß nur
ein Ablageelement gelesen werden kann, eine Block- schreibstrom-Begrenzungsschaltung,
die enthält: eine
E/A-Leitung und eine Gruppe von Leseverstärkern, die über eine entsprechende Gruppe
von Spaltendecodierungstransistoren mit der E/A-Leitung gekoppelt
sind, wobei jeder der Leseverstärker
einen ersten Vorspannungsknoten, der mit einer ersten Vorspannungsleitung
gekoppelt ist, und einen zweiten Vorspannungsknoten der mit einer
zweiten Vorspannungsleitung gekoppelt ist, besitzt. Die erste oder
die zweite Vorspannungsleitung ist in eine Anzahl von Segmenten
unterteilt, wobei jedes Segment mit einer Untermenge der Leseverstärker gekoppelt ist.
Ferner enthält
die Schaltung eine Gruppe von Freigabetransistoren, die jeweils
ein Segment der segmentierten Vorspannungsleitung mit einer ersten Vorspannung
koppeln, und einen Freigabetransistor, der eine nicht segmentierte
Vorspannungsleitung mit einer zweiten Vorspannung koppelt.
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In einer weiteren Ausführungsform
schafft die vorliegende Erfindung in einer Speicherschaltung, in
der während
einer Blockschreiboperation über
einen E/A-Anschluß in
mehrere Ablageelemente gleichzeitig geschrieben werden kann, während während einer
Leseoperation über
einen E/A-Anschluß ein
Ablageelement gelesen werden kann, ein Verfahren zum Begrenzen des
Schreibstroms während
Blockschreibvorgängen,
das die folgenden Schritte umfaßt:
(a) Koppeln einer Gruppe von Leseverstärkern mit einer E/A-Leitung über eine
entsprechende Gruppe von Decodiertransistoren, wobei jeder Leseverstärker einen
ersten Vorspannungsknoten, der mit einer ersten Vorspannungsleitung
gekoppelt ist, und einen zweiten Vorspannungsknoten, der mit einer
zweiten Vorspannungsleitung gekoppelt ist, aufweist, (b) Unterteilen
der ersten und/oder der zweiten Vorspannungsleitung in mehrere Segmente, wobei
jedes Segment mit einer Untermenge der Gruppe der Leseverstärker gekoppelt
ist, und (c) getrenntes Vorspannen jeder Untermenge der Leseverstärker durch
getrenntes Koppeln jedes Segments einer segmentierten Vorspannungsleitung
mit einem ersten Vorspannungsknoten.
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Ein besseres Verständnis des
Wesens und der Vorteile der Strombegrenzungsschaltung der vorliegenden
Erfindung kann mit Bezug auf die folgende ausführliche Beschreibung und auf
die beigefügte Zeichnung
erhalten werden.
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1 ist
eine Teilschaltung, die schematisch zwei benachbarte Speicheranordnungen
in einer integrierten Mehranordnungs-Speicherschaltung und die Schaltungsanordnung
dazwischen zeigt;
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2 ist
ein Stromlaufplan, der eine Ausführungsform
der Strombegrenzungsschaltung während des
Blockschreibvorgangs gemäß der vorliegenden Erfindung
zeigt; und
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3 zeigt
ausführlicher
ein Beispiel des Datenwegs für
eine einzelne E/A-Leitung in einem RAM.
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2 ist
ein Teilstromlaufplan, der zwei benachbarte Speicheranordnungen
in einer beispielhaften integrierten Mehranordnungs-Speicherschaltung gemäß einer
Ausführungsform
der vorliegenden Erfindung zeigt. Die Schaltung aus 2 nimmt
die gleiche Speicherorganisation wie der in 1 gezeigte und obenbeschriebene beispielhafte
16 Meg-RAM an. In dem Gebiet zwischen zwei 256 k-Speicheranordnungen 200 sind
zwei E/A-Leitungen 222 und 224 und 512 Leseverstärker 208 gezeigt.
Anstelle einer einzelnen Pbias-Leitung 214, die mit allen
512 Leseverstärkern 208 verbunden
ist, unterteilt die in 2 gezeigte
Blockschreibstrom-Begrenzungsschaltung, die Pbias-Leitung in 32
elektrisch getrennte Segmente. Jedes Segment enthält acht
vorzugsweise benachbarte CD-Leitungen,
die 2 Paare von E/A-Leitungen 222 und 224 mit
16 benachbarten Leseverstärkern 208 auf
einer Seite jeder Anordnung 200 verbinden. Jedes Segment
enthält einen
getrennten PMOS-Leseverstärker-Freigabetransistor 218,
der das zugeordnete Segment der Pbias-Leitung mit Vcc verbindet.
Somit gibt es in diesem Beispiel 32 PMOS-Freigabetransistoren 218.
Da die Segmentierung der Pbias-Leitung die effektive Last um einen
faktor 32 verringert, kann die Größe des PMOS-Freigabetransistors 218 1/32
von der des PMOS-Freigabetransistors 118 sein. Unter Verwendung
der beispielhaften Transistorgrößen aus 1 ist der PMOS-Freigabetransistor 218 48 μ anstelle 1536 μ breit. In
der spezifischen in 2 gezeigten Ausführungsform
ist die Nbias-Leitung 216 nicht segmentiert und wird somit
von allen 512 Leseverstärkern
gemeinsam genutzt, wobei sie ein einziger NMOS-Freigabetransistor 220 mit.
der Masse verbindet. Der NMOS-Freigabetransistor 220 steuert
die gleiche effektive Last wie sein Gegenstück in 1 an und besitzt somit einen 512 μ breiten
Kanal.
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Beim Ausführen einer Blockschreiboperation kann
der kleinere (d. h. schwächere)
PMOS-Freigabetransistor 218 der Schaltung der vorliegenden
Erfin dung die Spannung auf ihren jeweiligen Pbias-Elementen nicht
mehr in der Nähe
von Vcc aufrechterhalten. Beim Schreiben entgegengesetzter Daten
beginnt die Spannung an dem Pbias-Knoten sich zur Masse abwärts zu bewegen,
was den Betrag des Eingangskurzschlußstroms auf den begrenzt, der durch
den einzelnen kleineren PMOS-Freigabetransistor 218 zugeführt werden
kann. Dieser Strom kann beispielsweise auf 4 mA (d. h. auf das Vierfache
des Betrags des Stroms für
einen 12 μ-PMOS-Transistor) begrenzt
werden. Jeder PMOS-Freigabetransistor 218 ist mit 16 Leseverstärkern 208,
acht pro jedem Paar von E/A-Leitungen 222 und 224 verbunden.
Bei insgesamt 32 E/A-Leitungen zieht die Schaltung in der ungünstigsten
Situation, in, der alle 256 Bits mit entgegengesetzten Daten beschrieben
werden, 4 mA, multipliziert mit 16, insgesamt nur 64 mA Eingangskurzschlußstroms.
Im Vergleich zu der in 1 gezeigten
Schaltung ist dies eine 75%-ige Verringerung des ungünstigsten
Eingangskurzschlußstroms. Allerdings
wird diese Verringerung des Schreibstroms auf Kosten einer kleinen
Verrin- gerung des Lesestroms und somit einer Erhöhung der Lesezykluszeit
erhalten:
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Um diese drastischen Leistungseinsparungen
während
der Blockschreibvorgänge
sowie den Einfluß auf
den Lesezyklus besser zu erläutern,
wird der. Betrieb der Schaltung in Verbindung mit 3 ausführlicher beschrieben. 3 zeigt lediglich für Erläuterungszwecke
den E/A-Weg für
einen Leseverstärker
mit beispielhaften Transistorgrößen. Die Spaltendecodierungstransistoren 326 sind
6 μ breite NMOS-Transistoren,
die kreuzgekoppelten Transistoren 310 und 312 in
dem Leseverstärker
sind 12 μ breite
Transistoren und der NMOS-Freigabetransistor 320 ist wie
in der in 1 gezeigten
Schaltung 512 μ breit.
Allerdings ist die Größe des PMOS-Freigabetransistors 318 um
einen Faktor 32 auf 48 μ verringert.
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Beim Schreiben von Daten mit der
entgegengesetzten Polarität
müssen
die Daten auf dem komplementären
Paar von E/A-Leitungen den Zustand des Leseverstärkers (oder die Spannungen
an den Abtastknoten S/A und S/A ) über die 6 μ breiten NMOS-Spaltendecodierungstransistoren 326 kippen.
Die 6 μ breiten
Spaltendecodierungstransistoren 326 sind eindeutig nicht
stark genug, um die 12 μ breiten
kreuzgekoppelten NMOS-Transistoren 312 zu übersteuern.
Allerdings sind sie stark genug, um die 12 μ breiten kreuzgekoppelten PMOS-Transistoren 310 zu übersteuern.
Somit ist es ausgehend von den beispielhaften-Vorrichtungsgrößen aus 3 während einer Schreiboperation
allgemein die PMOS-Hälfte
des Leseverstärkers,
die den Spannungsabfall aufrechterhält und den Eingangskurzschlußstroni
zieht. Im Fall der in 1 gezeigten Schaltung,
in der der PMOS-Freigabetransistor 118 sehr
groß (z.
B. 1536 μ)
ist, bleibt der Knoten Pbias ganz in der Nähe von Vcc, so daß fast die
gesamte Spannungsdifferenz über
die kreuzgekoppelten PMOS-Transistoren erscheint. Es sind die 12 μ breiten
kreuzgekoppelten Transistoren, die den Eingangskurzschlußstrom zuführen. Wie
in 3 gezeigt ist, können allerdings
die NMOS-Spaltendecodierertransistoren 326 bei einem viel
kleineren PMOS-Freigabetransistor 318i (48 μ breit) die
Spannung am Knoten Pbias i zur Masse
herabziehen. Dementsprechend ist es der PMOS-Freigabetransistor 318i , der die Spannungsdifferenz aufrechterhält und somit
die Zufuhr des Eingangskurzschlußstroms begrenzt. Da es lediglich
16 PMOS-Frei- gabetransistoren 318 (einen für je 2 E/As) gibt, die während jedes
Blockschreibvorgangs aktiv sind, ist der gesamte Eingangskurzschußstrom für den beispielhaften x32-RAM
auf 16 × 4
= 64 mA begrenzt.
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Eine weitere Ausführungsform der vorliegenden
Erfindung unterteilt auch den Nbias-Knoten in mehrere unabhängige Segmente,
wobei jedes Nbias-Segment einen getrennten entsprechenden NMOS-Freigabetransistor
besitzt, der im Vergleich zu dem einzelnen großen in 1 gezeigten NMOS-Freigabetransistor wesentlich
kleiner ist. Wie oben erwähnt
wurde, ist es beim Schreiben von Daten mit entgegengesetzter Polarität die PMOS-Hälfte des
Leseverstärkers,
die das Umschalten beginnt und somit den meisten Eingangskurzschlußstrom zieht.
Aller- dings ermöglicht
das Segmentieren des Nbias-Knotens die Verwendung kleinerer und
schwächerer
NMOS-Freigabetransistoren. Somit wird der Knoten Nbias durch den
NMOS-Freigabetransistor nicht so stark zur Masse gezogen. Dies hilft
seinereits dadurch, daß die
Spannung am Knoten Nbias nach oben zu Vcc verschoben wird und die Gate-Source-Spannung über das
kreuzgekoppelte NMOS-Paar 312 verringert wird, den Eingangskurzschlußstrom etwas
zu verringern. Obgleich die meiste Strombegrenzung durch den kleineren PMOS-Freigabetransistor
erreicht wird, trägt
somit ein kleinerer und schwächerer
NMOS-Freigabetransistor ebenfalls zu den Stromeinsparungen bei.
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Der Nachteil in bezog auf die Verringerung des
Lesestroms wird am besten dadurch verständlich, daß der Gesamtwiderstand des
E/A-Wegs bewertet wird. Für
eine Leseoperation werden die beiden komplementären E/A-Leitungen durch die
Widerstandselemente 330 auf Vcc geladen. Wenn
auf eine Speicherzelle zugegriffen wird, wird einer der Abtastknoten
des Leseverstärkers
auf Masse gezogen, wobei der Strom über ein entsprechendes Widerstandselement 330,
den Spaltendecodierungstransistor 326, den kreuzgekoppelten
NMOS-Transistor 312 und den NMOS-Freigabetransistor 320 fließt. Somit
ist es für
eine Leseoperation im wesentlichen die NMOS-Hälfte des Leseverstärkers, die
den Strom und die Geschwindigkeit einstellt. Somit wird der Lesestrom
in der in 3 gezeigten
Ausführungsform,
in der Nbias nicht segmentiert und der NMOS-Freigabetransistor 320 wie
in der in 1 gezeigten
Schaltung 512 μ breit
ist, nicht nachteilig beeinflußt.
Wenn der Gesamtwiderstand in diesem Weg betrachtet wird und zum
Erleichtern der Analyse 24 μ gleich einer Einheit des Widerstands
R gesetzt wird, zeigt der Weg für
die in 3 gezeigte Ausführungsform
etwa 6 Einheiten des Widerstands R: (den 6 μ breiten NMOS-Transistor 326 =
4R) + (den 12 μ breiten
kreuzgekoppelten NMOS-Transistor 312 = 2R) + (den 512 μ breiten
NMOS-Freigabetransistor 320 ≈ 0R).
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Die zweite Ausführungsform, in der der Nbias-Knoten
ebenfalls mit einem kleineren NMOS-Freigabetransistor 320 segmentiert
ist, zeigt einen höheren
Widerstand. Ausgehend beispielsweise von einem 16 μ breiten
(512 μ geteilt
durch 32) NMOS-Freigabetransistor beträgt der effektive Widerstand
des Freigabetransistors für
einen einzelnen E/A-Weg etwa 3 Einheiten des Widerstands R. Da jeder
16 μ breite
NMOS 320 von zwei Paaren von E/A-Leitungen gemeinsam genutzt
wird, wird die Breite pro E/A-Leitung durch zwei (z. B. 8 μ) geteilt, was
zu einem effektiven Widerstand von 3R führt. Somit beträgt der Gesamtwiderstand
für die
zweite Ausführungsform
9R. Somit gibt es in der zweiten Ausführungsform 6/9 oder 2/3 soviel
Lesestrom. Dies führt
zu einem Lesezyklus.
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Abschließend schafft die wie durch
die beigefügten
Ansprüche
definierte vorliegende Erfindung eine Schaltung und ein Verfahren
zum Begrenzen des Blockschreibstroms in integrierten Speicherschaltungen.
Die Schaltung schafft eine Strombegrenzung, indem sie die normalerweise
gemeinsam genutzten Leseverstärker-Vorspannungsknoten
in mehrere unabhängige
Segmente unterteilt. Jedes Segment wird daraufhin unter Verwendung
eines getrennten Leseverstär-
ker-Freigabetransistors vorgespannt. Die Segmentierung führt zu einer
kleineren kapazitiven Belastung, die die Verwendung kleinerer und
schwächerer
Freigabetransistoren ermöglicht. Dies
begrenzt seinerseits den Betrag des Eingangskurzschlußstroms über die
Leseverstärker
beim Schreiben von Daten mit entgegengesetzter Polarität. Während das
obige eine vollständige
Beschreibung spezifischer Ausführungsformen
der vorliegenden Erfindung ist, können im Umfang der beigefügten Ansprüche verschiedene
Abwandlungen, Änderungen
und Alternativen verwendet werden: Beispielsweise können die
Leseverstärker-Vorspannungsleitungen
in einer Vielzahl von Kombinationen segmentiert und die entsprechenden
Leseverstärker
in einer entsprechenden Vielzahl von Kombinationen miteinander gruppiert
sein. Die spezifischen beschriebenen Ausführungsformen haben jene Leseverstärker gruppiert,
in die gemeinsam geschrieben wird und die nebeneinander angeordnet
sind. Andere Ausführungsformen
mit größeren Segmenten
und/oder Gruppierungen nicht benachbarter Leseverstärker sind
ebenfalls möglich.