CN1131523C - 存储电路和在存储电路中的块写入期间限定写电流的方法 - Google Patents
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Abstract
在诸如图形或视频RAM之类的存储集成电路中进行块写操作期间限定写电流的电路和方法。将位于两个存储子阵列之间的所有读出放大器的偏置线分成连到读出放大器组的独立段。每段由分离的读出放大器启动晶体管偏置。通过大量降低负载，可明显地减小连到分段偏置线的每个启动晶体管的尺寸。因此，当将相反极性的数据块写入存储单元块中时可明显降低读出放大器保安或开关电流。
Description
技术领域
本发明涉及存储集成电路，特别是限定存储电路中块写入操作期间流出的电流的电路和方法。
背景技术
为了某些应用，存储电路提供同时写入大数据块的能力。一个例子是图形应用中采用的随机存取存储(RAM)电路。视频图形系统通常用RAM存储表示视频屏幕上每个图象单元(象素)色彩和亮度的数据。屏幕的相邻部分时常显示完全相同的信息。为减少用该数据填充存储器所需的写入周期数，视频RAM允许在多个相邻列地址中同时写入相同数据。现存的视频RAM通常是根据适用于执行块写入的常规RAM电路设计的。然而，这种设计造成块写入期间出现大电流尖峰。该大电流尖峰增加电路噪声和能耗，降低存储芯片的整体性能。下面结合图1所示电路更详细地说明该问题。
一个RAM电路通常排列成数个相同的存储阵列，每个阵列包括一个位于若干列(或位线，BL)和行(或字线，WL)的交叉点的存储单元矩阵。例如，一个16Meg的RAM可分成64个分开的阵列，每个阵列包括256K个存储单元，每个单元位于1024条位线对和256条字线的每个交叉点。这64个阵列可排成一行或多行相邻排列的阵列。
图1示出作为示例的16MegRAM两个相邻存储阵列的部分电路图。存储阵列100由一个1024对互补位线102和256条字线104的矩阵组成。阵列选择晶体管106将位线对102连到读出放大器108的读出节点。1024个读出放大器108对应于1024条位线对102，一半读出放大器108设置在阵列100的任何一侧。因此，在一对阵列100之间有512个读出放大器108以交错方式连接到512条位线对102。每个读出放大器108包括连接到一对交叉耦合的NMOS晶体管112的一对交叉耦合的PMOS晶体管110，用于读出和放大相关位线对102上的电压。交叉耦合的PMOS晶体管110连接到一偏置线P偏置114，交叉耦合的NMOS晶体管112连接到一偏置线N偏置116。读出放大器起动PMOS晶体管118将节点P偏置连到正电源电压(即正偏置电压)Vcc，读出放大器起动NMOS晶体管120将节点N偏置连到地电位或负电源电压(即负偏置电压)。读出放大器起动信号SAEP和SAEN分别驱动启动晶体管118和120的栅极端子。当认定起动信号SAEP和SAEN时，每个读出放大器108中交叉耦合的晶体管连到电源线，从而驱动该读出放大器。偏置节点P偏置和N偏置以及启动晶体管118和120通常由位于一对阵列100之间的区域中的所有512个读出放大器共用。因此，启动晶体管118和120之一的每一个不仅要驱动一个偏置节点(P偏置或N偏置)上的大电容负载，而且要驱动512条位线。因此这些晶体管往往会是很大的器件，例如，对于NMOS120其沟道为512μ宽，对于PMOS118其沟道为1536μ宽。
对作为示例的存储电路给出32个输入/输出(I/O)端口，一对存储阵列之间的每个区域包括两对I/O线122和124。每对I/O线经一对列解码晶体管126以交错方式连到512个读出放大器108的一半读出节点。列解码晶体管126的栅极端子由列解码线CD驱动。一条CD线分别将两条I/O线122和124连到两个读出放大器108。在作为示例的16MegRAM中，总共有256条分离的CD线，每条CD线通常对应于一个独立的列地址。
在常规(非图形)RAM的写操作中，经四条I/O线将四位写入存储器的每个选定阵列中，所选定阵列100的每侧各两条(122和124)。选择总共32个阵列的八个非相邻阵列100。因此，对于该示例(X32)部分每个周期总共写入32位。这需要一条CD线将四条I/O线对的每一条连到一个独离的读出放大器108，即经阵列选择晶体管106连到选取存储单元。如果将与四个所存取的存储单元中已经存储的数据极性相反的数据写入该单元，必须切换到该读出放大器的闩锁状态。超大启动晶体管118和120分别保持P偏置节点114非常接近Vcc和N偏置节点116非常接近地电位。交叉耦合的读出放大器晶体管110和112足够大(例如12μ宽)，以使其将例如1mA的保安电流通过每条I/O线对(122、124)和通过列解码晶体管126(例如6μ宽)以便供给一个读出放大器108并将其触发成相反状态。当PMOS和NMOS器件二者瞬时导通时，保安电流是指例如一个倒相器中的晶体管的切换期间流出的直流(DC)电流。对于每个存储阵列四位以及八个所选阵列，总保安电流可高达约32mA。总写入电流的该部分虽然大，但是可接受的。
然而，当在视频RAM中进行块写入时，总写入电流的保安部分可高达1/4安培。这是由于一个视频RAM允许通过每个I/O端子将相同的数据同时写入例如多达八个存储单元(一字节)。假设上面讨论的示例RAM是一个视频RAM，每个阵列100中的位线对102将再细分成八条位线对的组。然后利用列地址信息的数个(例如五个)最有意义的位(MSB)选择一组八条位线对102。I/O线上的数据在可块写入的RAM中具有很专用的功能。它携带在所选的八条位线对被写入的组内选择位线对的信息，而不是携带被写入的信息。实际被写入的数据通常预先分开地存储在一个“彩色”寄存器中。一个字节的八位之一的每一个表示八条所选位线对之一的起动或截止。每个周期期间，可起动八条位线对的任何组合(无、一些或全部)。
因此，一个块写入允许同时认定多达八条CD线。因此，一个块写入可能需要多达256(8位X32I/O)个读出放大器以转换状态，每个流出1mA保安电流。最坏的情况是块写入视频RAM中时常产生数百毫安的电流尖峰，加起来成为很明显和讨厌的噪声并且增加该电路的能耗。
一种减小写电流量的方法是降低读出放大器交叉耦合晶体管的尺寸。然而，这需要降低列解码晶体管的尺寸以保持晶体管尺寸之间所要求的平衡而不破坏读操作。其结果是将降低读电流而又增加读存取时间。故此，减小晶体管尺寸不是可行的解决方案。
因此需要改善诸如视频RAM之类的存储电路中的电路布置以减少块写入期间的电流需求。
发明内容
本发明提供在诸如视频RAM之类的存储电路中进行块写入期间限定写电流的电路和方法。不是共用位于两个存储子阵列之间的所有读出放大器的P偏置和N偏置节点，本发明的电路将这些节点分成数个不连接的段。每段适用于读出放大器总数的一个子集并连到一对分离的读出放大器启动晶体管。这样明显地降低了每个独立的P偏置和N偏置节点上的电容负载并允许读出放大器启动晶体管的尺寸更小。这些更小的启动晶体管不能在块写入期间将N偏置和P偏置保持在其相应的电源电压。这将导致块写入操作期间降低读出放大器交叉耦合晶体管的栅极到源极的电压。这又明显地降低供给读出放大器并将其触发成相反状态所需的电流量。
因此，在一个实施例中，本发明提供一种存储电路，其中块写入操作期间经一个输入/输出(I/O)端子可同时写入多个存储元件，而在读操作期间经一个I/O端子仅可读一个存储元件，一个块写入电流限定电路包括：一条I/O线和一组经一组相应的列解码晶体管耦合到该I/O线的读出放大器，每个读出放大器具有耦合到第一偏置线的第一偏置节点和耦合到第二偏置线的第二偏置节点。将第一和第二偏置线之一分成多段，每段耦合到该读出放大器的一个子集。该电路还包括一组启动晶体管，每个启动晶体管将分段偏置线的一段耦合到第一偏压，一个启动晶体管将一条未分段的偏置线耦合到第二偏压。
在另一个实施例中，本发明提供一种存储电路，其中块写入操作期间经一个输入/输出端子可同时写入多个存储元件，而在读操作期间经一个I/O端子可读一个存储元件，一种块写入期间限定写电流的方法包括步骤：(a)将一组读出放大器经一组相应的解码晶体管耦合到一条I/O线，每个读出放大器具有耦合到第一偏置线的第一偏置节点和耦合到第二偏置线的第二偏置节点，(b)至少将第一和第二偏置线之一分成多段，每段耦合到该组读出放大器的一个子集，和(c)通过分别地将分段偏置线的每段耦合到第一偏置节点来分别地偏置读出放大器的每个子集。
根据本发明的一个方面，提供了一种存储电路包括：
一条I/O线；
多个读出放大器经多个相应的选择器件有选择地耦合到所述I/O线，所述多个读出放大器的每一个耦合到多个存储单元，并具有耦合到第一偏置线的第一偏置节点和耦合到第二偏置线的第二偏置节点，至少所述第一和第二偏置线之一分成多段，所述多段的每一段耦合到所述多个读出放大器的一个子集；
多个第一启动晶体管，每个启动晶体管将所述多段中与该启动晶体管相关的一段耦合到一个第一偏压源，
其中，所述多个读出放大器的每一个包括耦合到所述第一偏置节点的一对PMOS交叉耦合的晶体管，和耦合到所述第二偏置节点的一对NMOS交叉耦合的晶体管；并且所述第一偏置线被分成段并且所述多个第一启动晶体管是PMOS晶体管，每个PMOS启动晶体管将所述第一偏置线的一段耦合到一正偏置电压。
根据本发明的另一个方面，还提供了一种在存储电路中的块写入期间限定写电流的方法包括步骤：
(a)将多个读出放大器经多个相应的选择器件有选择地耦合到一条I/O线，每个读出放大器具有一个耦合到一个第一偏置线的第一偏置节点和一个耦合到一个第二偏置线的第二偏置节点；
(b)至少将所述第一和第二偏置线之一分成多段，每段耦合到所述多个读出放大器的一个子集，并将所述多个读出放大器分成多个子集，其中在块写入操作期间耦合到每个子集的存储单元可被同时写入；和
(c)通过将所述多段的每一段分别地耦合到一个偏置节点来分别地偏置所述多个读出放大器的每个子集，
其中，所述多个读出放大器的每一个包括耦合到所述第一偏置节点的一对PMOS交叉耦合的晶体管，和耦合到所述第二偏置节点的一对NMOS交叉耦合的晶体管；所述第一偏置线被分成多段并且所述多个第一启动晶体管是PMOS晶体管，每个PMOS启动晶体管将所述第一偏置线的一段耦合到一正偏置电压。
附图说明
参考下面的详细描述和附图可更好地理解本发明的电流限定电路的特性和优点。
图1是多阵列存储集成电路中两个相邻存储阵列的局部电路示意图和其之间的电路图；
图2是根据本发明的电流限定电路的一个实施例在块写入期间的电路示意图；和
图3示出一个RAM中单I/O线的数据路径实例的更详细示意图。
具体实施方式
图2是根据本发明一个实施例在作为示例的多阵列存储集成电路中两个相邻存储阵列的局部电路示意图。图2的电路呈现出与图1所示并在上面描述作为示例的16MegRAM相同的存储结构。两条I/O线222和224以及512个读出放大器208示出在两个256K存储阵列200之间的区域中。不是将单条P偏置线214连到全部512个读出放大器208，图2中示出的块写入电流限定电路将P偏置线分成32个电路上不连接的段。每段最好包括八条相邻的CD线，该CD线将2对I/O线222和224连到每个阵列200任何一侧上的16个相邻读出放大器208。每段包括将P偏置线的相关段连到偏压源(Vcc)的分离PMOS读出放大器启动晶体管218。因此，在该实例中有32个PMOS启动晶体管218。由于P偏置线的分段将有效负载减少到1/32，PMOS启动晶体管218的尺寸可以是PMOS启动晶体管118的1/32。使用图1作为示例的晶体管尺寸，PMOS启动晶体管218将是48μ宽而不是1536μ宽。在图2所示具体实施例中，不将N偏置线216分段并因此而由全部512个读出放大器共用，通过单个NMOS启动晶体管220将其接地。NMOS启动晶体管220与图1中其对应部分驱动相同的有效负载，因此具有512μ宽的沟道。
在执行块写入操作中，本发明电路的更小(即更弱)的PMOS启动晶体管218将不再能够使其相应P偏置段的电压保持接近Vcc。当写入相反数据时，P偏置节点的电压开始向地电位偏移，以便将保安电流量限定到可由单个更小的PMOS启动晶体管218提供的电流。该电流可限定到，例如4mA(即一个12μPMOS晶体管电流量的4倍)。每个启动晶体管218连到16个读出放大器208，每对I/O线222和224八个。对于总共32条I/O线，该电路在全部256位被写入相反数据的最坏情况下流出电流为4mA乘16，总共仅有64mA的保安电流。与图1所示电路相比，在最坏情况下总的保安电流降低75％。然而，写电流的降低是以略微降低读电流为代价获得的，从而增加了读周期的时间。
为更好说明块写入操作期间有力的电能节省以及对读周期的影响，将结合图3更详细地描述该电路的操作。图3示出仅为说明而带有作为示例的晶体管尺寸的一个读出放大器的I/O路径。列解码晶体管326是6μ宽的NMOS晶体管，该读出放大器内部的交叉耦合晶体管310和312是12μ宽的晶体管，NMOS启动晶体管320如图1中所示电路为512μ宽。然而，PMOS启动晶体管318减少到32分之一为48μ。
当写入相反极性的数据时，互补I/O线对上的数据必须经6μ宽的NMOS列解码晶体管326触发该读出放大器的状态(或读节点S/A和S/A上的电压)。显然，6μ宽的列解码晶体管326不足以供给12μ宽的NMOS交叉耦合晶体管312。但它们足以供给12μ宽的PMOS交叉耦合晶体管310。因此，对于图3给出的示例器件尺寸，写操作期间，通常读出放大器的PMOS一半保持电压下降和流出保安电流。在图1所示的电路情况下，PMOS启动晶体管118很大(例如1536μ)，节点P偏置仍然非常接近Vcc，因此几乎全部电压差出现在交叉耦合的PMOS晶体管两端。正是该12μ宽的交叉耦合晶体管提供该保安电流。然而，通过如图3所示的一个非常小的PMOS启动晶体管318i(48μ宽)，NMOS列解码晶体管326可使节点P偏置i上的电压向地电位偏移。因此，正是PMOS启动晶体管318i保持该电压差从而限定保安电流的提供。由于每个块写入期间仅有16个PMOS启动晶体管318有效(每两个I/O对应一个)，作为示例的x32RAM的总保安电流被限定为16×4＝64mA。
本发明的另一个实施例将N偏置节点划分成数个独立段，每个N偏置段有一个分离的对应NMOS启动晶体管，该分离的对应NMOS启动晶体管的尺寸比图1所示的单个大NMOS启动晶体管要小得多。如上所述，当写入相反极性的数据时，正是读出放大器的PMOS一半启动转换从而流出大部分保安电流。然而，分段的N偏置节点允许使用更小和更弱的NMOS启动晶体管。因此，NMOS启动晶体管不足以将节点N偏置拉到地电位。这样通过使节点N偏置的电压向Vcc偏移并降低跨越NMOS交叉耦合对312栅极到源极的电压又有助于略微降低保安电压。因此，在通过更小的PMOS启动晶体管达到限定大部分电流的同时，更小和更弱的NMOS启动晶体管也有助于节省电流。
通过估算I/O路径的总电阻可最好地理解减小读电流在方面的缺点。对于读操作，由电阻元件330将两条互补I/O线充电到Vcc。存取存储单元时，将读出放大器读节点之一拉到地电位并且电流流经对应的电阻元件330、列解码晶体管326、NMOS交叉耦合晶体管312和NMOS启动晶体管320。因此，对于读操作，实质上是读出放大器的NMOS一半设定电流和速度。因此，在图3所示实施例中，N偏置未分段并且NMOS启动晶体管320为512μ宽，如图1中所示电路，对读电流无不利影响。考虑该路径中的总电阻并设24μ等于一个电阻R单元以便于分析，图3所示实施例的路径表现出近似6个单元的电阻R：(6μ宽NMOS晶体管326＝4R)+(12μ宽NMOS交叉耦合晶体管312＝2R)+(512μ宽NMOS启动晶体管320≈0R)。
在N偏置节点也被分段成一个更小NMOS启动晶体管320的第二实施例中表现出更高的电阻。例如，给定一个16μ宽(512μ除32)的NMOS启动晶体管，单条I/O路径的启动晶体管的有效电阻约为3个单元的电阻R。由于每16μ宽NMOS320由两对I/O线共用，每条I/O线的为该宽度除2(例如，8μ)，得出有效电阻抗3R。第二实施例的总电阻为9R。因此，第二实施例中的读电流为原读电流的6/9或2/3。这将导致更长的读周期。
总之，本发明提供在存储集成电路中限定块写入电流的电路和方法。该电路通过将通常共用的读出放大器偏置节点分成数个独立段实现电流限定。然后用分离的读出放大器启动晶体管偏置每段。分段导致更小的电容负载，允许使用更小和更弱启动晶体管的。这样在写入相反极性的数据时又限定流经读出放大器的保安电流量。上面全面描述了本发明的具体实施例，可采用各种改进、变化和替换。例如，在各种组合中，可将读出放大器偏置分段，和将对应的读出放大器分在一起。所描述的具体实施例将这些分组的读出放大器一起写入并相邻设置。在其它实施例中也可能是更长的段和/或将非相邻的读出放大器分为一组。因此，本发明的范围不限于所描述的实施例，而应由下面的权利要求书覆盖。
Claims (7)
1.一种存储电路包括：
一条I/O线；
多个读出放大器经多个相应的选择器件有选择地耦合到所述I/O线，所述多个读出放大器的每一个耦合到多个存储单元，并具有耦合到第一偏置线的第一偏置节点和耦合到第二偏置线的第二偏置节点，至少所述第一和第二偏置线之一分成多段，所述多段的每一段耦合到所述多个读出放大器的一个子集；
多个第一启动晶体管，每个启动晶体管将所述多段中与该启动晶体管相关的一段耦合到一个第一偏压源，
其中，所述多个读出放大器的每一个包括耦合到所述第一偏置节点的一对PMOS交叉耦合的晶体管，和耦合到所述第二偏置节点的一对NMOS交叉耦合的晶体管；所述第一偏置线被分成多段并且所述多个第一启动晶体管是PMOS晶体管，每个PMOS启动晶体管将所述第一偏置线的一段耦合到一正偏置电压。
2.根据权利要求1所述的存储电路，其中在所述存储电路的块写入操作期间，耦合到所述多个读出放大器的所述子集的存储单元被同时写入。
3.根据权利要求2所述的存储电路，其中所述子集的所述多个读出放大器被相邻配置。
4.根据权利要求1所述的存储电路，其中所述第二偏置线耦合到所述多个读出放大器的每一个，并且还包括一个将所述第二偏置线耦合到一负偏置电压的NMOS启动晶体管。
5.根据权利要求1所述的存储电路，其中所述第二偏置线被分成多段，每段耦合到所述多个读出放大器的一个子集，并且还包括将所述第二偏置线的每一段耦合到一负偏置电压的多个第二NMOS启动晶体管。
6.一种在存储电路中的块写入期间限定写电流的方法，包括步骤：
(a)将多个读出放大器经多个相应的选择器件有选择地耦合到一条I/O线，每个读出放大器具有一个耦合到一个第一偏置线的第一偏置节点和一个耦合到一个第二偏置线的第二偏置节点；
(b)至少将所述第一和第二偏置线之一分成多段，每段耦合到所述多个读出放大器的一个子集，并将所述多个读出放大器分成多个子集，其中在块写入操作期间耦合到每个子集的存储单元可被同时写入；和
(c)通过将所述多段的每一段分别地耦合到一个偏置节点来分别地偏置所述多个读出放大器的每个子集，
其中，所述多个读出放大器的每一个包括耦合到所述第一偏置节点的一对PMOS交叉耦合的晶体管，和耦合到所述第二偏置节点的一对NMOS交叉耦合的晶体管；所述第一偏置线被分成多段并且所述多个第一启动晶体管是PMOS晶体管，每个PMOS启动晶体管将所述第一偏置线的一段耦合到一正偏置电压。
7.根据权利要求6所述方法，其中所述多个子集的每一个包括相邻配置的读出放大器。
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| JPH10162577A (ja) * | 1996-12-02 | 1998-06-19 | Toshiba Corp | 半導体記憶装置及びデータ書き込み方法 |
| US6075737A (en) | 1998-12-02 | 2000-06-13 | Micron Technology, Inc. | Row decoded biasing of sense amplifier for improved one's margin |
| US6515926B1 (en) * | 2002-01-04 | 2003-02-04 | United Memories, Inc. | Shared sense amplifier driver technique for dynamic random access memories exhibiting improved write recovery time |
| US7391638B2 (en) * | 2006-10-24 | 2008-06-24 | Sandisk 3D Llc | Memory device for protecting memory cells during programming |
| TWI518666B (zh) * | 2013-03-05 | 2016-01-21 | 友達光電股份有限公司 | 顯示裝置及其共同電壓產生電路 |
| US9224453B2 (en) * | 2013-03-13 | 2015-12-29 | Qualcomm Incorporated | Write-assisted memory with enhanced speed |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4823302A (en) * | 1987-01-30 | 1989-04-18 | Rca Licensing Corporation | Block oriented random access memory able to perform a data read, a data write and a data refresh operation in one block-access time |
| JPH07109703B2 (ja) * | 1989-11-15 | 1995-11-22 | 株式会社東芝 | 半導体メモリ装置 |
| US5321658A (en) * | 1990-05-31 | 1994-06-14 | Oki Electric Industry Co., Ltd. | Semiconductor memory device being coupled by auxiliary power lines to a main power line |
| JPH04125891A (ja) * | 1990-09-17 | 1992-04-27 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| DE59103725D1 (de) * | 1990-09-20 | 1995-01-12 | Siemens Ag | Dynamischer halbleiterspeicher mit lokalen und hinsichtlich ihrer ansteuerfunktion optimierten leseverstärker-treiberschaltungen. |
| JPH04216392A (ja) * | 1990-12-18 | 1992-08-06 | Mitsubishi Electric Corp | ブロックライト機能を備える半導体記憶装置 |
| JP3096314B2 (ja) * | 1991-04-10 | 2000-10-10 | 沖電気工業株式会社 | 半導体記憶装置 |
| US5305263A (en) * | 1991-06-12 | 1994-04-19 | Micron Technology, Inc. | Simplified low power flash write operation |
| JP2939027B2 (ja) * | 1991-10-31 | 1999-08-25 | 三菱電機株式会社 | 半導体記憶装置 |
| US5282177A (en) * | 1992-04-08 | 1994-01-25 | Micron Technology, Inc. | Multiple register block write method and circuit for video DRAMs |
| US5319606A (en) * | 1992-12-14 | 1994-06-07 | International Business Machines Corporation | Blocked flash write in dynamic RAM devices |
-
1995
- 1995-12-22 US US08/578,885 patent/US5740116A/en not_active Expired - Lifetime
-
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