JP3066330B2 - メモリ回路のブロック書込みの間の電流制限 - Google Patents
メモリ回路のブロック書込みの間の電流制限Info
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Description
【０００１】
【発明の属する技術分野】本発明は、メモリ集積回路に
係わり、特に、メモリ回路におけるブロック書込み操作
中に引き出される電流を制限するための回路及び方法に
関する。
係わり、特に、メモリ回路におけるブロック書込み操作
中に引き出される電流を制限するための回路及び方法に
関する。
【０００２】
【従来の技術】ある分野では、メモリ回路は、大きなデ
ータブロックを同時に書込む機能を有する。一つの例
は、グラフィックの分野で使用されるランダムアクセス
メモリ（ＲＡＭ）回路である。ビデオグラフィックシス
テムは、一般に、ＲＡＭを使用して、ビデオスクリーン
上の各画素セル（ピクセル）に対する色、若しくは、光
度を表示するデータを記憶している。しばしば、スクリ
ーンの隣接部分が、全く同じ情報を表示することがあ
る。このようなデータをメモリに満たすために要求され
る書込みサイクルの回数を減少させるため、ビデオＲＡ
Ｍは、同時に同じデータを多数の隣接する行アドレスに
書き込むことを許す。ビデオＲＡＭを設ける設計は、一
般に、ブロック書込みを実行するようにされた従来のＲ
ＡＭ回路に基づいている。この設計は、しかしながら、
ブロック書込み中に大電流スパイクを上昇させる。大電
流スパイクは、ノイズや、回路の消費電力を増大させ、
メモリチップ全体の性能を低下させる。この問題は、図
１に示された回路と関連して後により詳細に説明する。
ータブロックを同時に書込む機能を有する。一つの例
は、グラフィックの分野で使用されるランダムアクセス
メモリ（ＲＡＭ）回路である。ビデオグラフィックシス
テムは、一般に、ＲＡＭを使用して、ビデオスクリーン
上の各画素セル（ピクセル）に対する色、若しくは、光
度を表示するデータを記憶している。しばしば、スクリ
ーンの隣接部分が、全く同じ情報を表示することがあ
る。このようなデータをメモリに満たすために要求され
る書込みサイクルの回数を減少させるため、ビデオＲＡ
Ｍは、同時に同じデータを多数の隣接する行アドレスに
書き込むことを許す。ビデオＲＡＭを設ける設計は、一
般に、ブロック書込みを実行するようにされた従来のＲ
ＡＭ回路に基づいている。この設計は、しかしながら、
ブロック書込み中に大電流スパイクを上昇させる。大電
流スパイクは、ノイズや、回路の消費電力を増大させ、
メモリチップ全体の性能を低下させる。この問題は、図
１に示された回路と関連して後により詳細に説明する。
【０００３】ＲＡＭ回路は、一般に、幾つかの同一のメ
モリアレイに配列されており、各アレイは、多数の行
（若しくは、ビットライン、ＰＬ）と列（若しくは、ワ
ードライン、ＷＬ）の交差点に配置されたメモリセルの
マトリックスを含む。１６メガＲＡＭは、例えば、６４
個の別々のアレイに分割することができ、各アレイは、
２５６Ｋのメモリセルを有し、また、各セルは、１０２
４個のビットライン対と２５６個のワードラインの各交
差点に配置される。６４個のアレイを、アレイを隣接し
て配置した１つ若しくは２つ以上の列に配列することも
できる。図１は、好例の１６メガＲＡＭに対する２つの
隣接メモリアレイについての回路の一部を示す。メモリ
アレイ１００は、１０２４個の相補ビットライン対１０
２と２５６個のワードライン１０４のマトリックで形成
される。アレイ選択トランジスタ１０６は、ビットライ
ン対１０２と接続されて、検出増幅器１０８のノードを
検出する。１０２４個のビットライン対１０２に対して
１０２４個の検出増幅器が存在し、その中の半分は、ア
レイ１００のいずれかの側に配置される。従って、一対
のアレイ１００の間に５１２個の検出増幅器１０８が存
在し、５１２個のビットライン対１０２に対して代替的
に接続される。各検出増幅器１０８は、一対のクロス結
合ＰＭＯＳトランジスタ１１０を有しており、これらの
ＰＭＯＳトランジスタは、ビットライン１０２の関連対
の上の電圧を検出し増幅するような一対のクロス結合Ｎ
ＭＯＳトランジスタ１１２に接続されている。クロス結
合ＰＭＯＳトランジスタ１１０は、バイアスラインであ
るＰバイアス１１４に接続され、クロス結合ＮＭＯＳト
ランジスタ１１２は、バイアスラインであるＮバイアス
１１６に接続される。検出増幅器イネーブルＰＭＯＳト
ランジスタ１１８は、ノードＰバイアスを、正電源電圧
Ｖｃｃに接続し、また、検出増幅器イネーブルＮＭＯＳ
トランジスタ１２０は、ノードＮバイアスをグラウンド
（即ち、負の電源）に接続する。検出増幅器イネーブル
信号ＳＡＥＰ、ＳＡＥＮは、イネーブルトランジスタ１
１８と１２０のそれぞれのゲート端子を駆動する。イネ
ーブル信号ＳＡＥＰ、ＳＡＥＮが主張されたときに、各
検出増幅器１０８のクロス結合トランジスタが電源ライ
ンに接続され、これにより、検出増幅器を付勢する。バ
イアスノード、Ｐバイアス、Ｎバイアスと、イネーブル
トランジスタ１１８、１２０は、一般に、一対のアレイ
１００間の領域に存在する５１２個全ての検出増幅器１
０８によって共有される。従って、各イネーブルトラン
ジスタ１１８、１２０は、バイアスノード（Ｐバイア
ス、若しくは、Ｎバイアス）上の大きな容量負荷だけで
なく、５１２個のビットラインも駆動する。それ故、こ
れらのトランジスタは、非常に大きなデバイスとなりが
ちであり、例えば、ＮＭＯＳ１２０については５１２μ
幅チャンネル、ＰＭＯＳ１１８に対しては１５３６μ幅
チャンネルとなる。
モリアレイに配列されており、各アレイは、多数の行
（若しくは、ビットライン、ＰＬ）と列（若しくは、ワ
ードライン、ＷＬ）の交差点に配置されたメモリセルの
マトリックスを含む。１６メガＲＡＭは、例えば、６４
個の別々のアレイに分割することができ、各アレイは、
２５６Ｋのメモリセルを有し、また、各セルは、１０２
４個のビットライン対と２５６個のワードラインの各交
差点に配置される。６４個のアレイを、アレイを隣接し
て配置した１つ若しくは２つ以上の列に配列することも
できる。図１は、好例の１６メガＲＡＭに対する２つの
隣接メモリアレイについての回路の一部を示す。メモリ
アレイ１００は、１０２４個の相補ビットライン対１０
２と２５６個のワードライン１０４のマトリックで形成
される。アレイ選択トランジスタ１０６は、ビットライ
ン対１０２と接続されて、検出増幅器１０８のノードを
検出する。１０２４個のビットライン対１０２に対して
１０２４個の検出増幅器が存在し、その中の半分は、ア
レイ１００のいずれかの側に配置される。従って、一対
のアレイ１００の間に５１２個の検出増幅器１０８が存
在し、５１２個のビットライン対１０２に対して代替的
に接続される。各検出増幅器１０８は、一対のクロス結
合ＰＭＯＳトランジスタ１１０を有しており、これらの
ＰＭＯＳトランジスタは、ビットライン１０２の関連対
の上の電圧を検出し増幅するような一対のクロス結合Ｎ
ＭＯＳトランジスタ１１２に接続されている。クロス結
合ＰＭＯＳトランジスタ１１０は、バイアスラインであ
るＰバイアス１１４に接続され、クロス結合ＮＭＯＳト
ランジスタ１１２は、バイアスラインであるＮバイアス
１１６に接続される。検出増幅器イネーブルＰＭＯＳト
ランジスタ１１８は、ノードＰバイアスを、正電源電圧
Ｖｃｃに接続し、また、検出増幅器イネーブルＮＭＯＳ
トランジスタ１２０は、ノードＮバイアスをグラウンド
（即ち、負の電源）に接続する。検出増幅器イネーブル
信号ＳＡＥＰ、ＳＡＥＮは、イネーブルトランジスタ１
１８と１２０のそれぞれのゲート端子を駆動する。イネ
ーブル信号ＳＡＥＰ、ＳＡＥＮが主張されたときに、各
検出増幅器１０８のクロス結合トランジスタが電源ライ
ンに接続され、これにより、検出増幅器を付勢する。バ
イアスノード、Ｐバイアス、Ｎバイアスと、イネーブル
トランジスタ１１８、１２０は、一般に、一対のアレイ
１００間の領域に存在する５１２個全ての検出増幅器１
０８によって共有される。従って、各イネーブルトラン
ジスタ１１８、１２０は、バイアスノード（Ｐバイア
ス、若しくは、Ｎバイアス）上の大きな容量負荷だけで
なく、５１２個のビットラインも駆動する。それ故、こ
れらのトランジスタは、非常に大きなデバイスとなりが
ちであり、例えば、ＮＭＯＳ１２０については５１２μ
幅チャンネル、ＰＭＯＳ１１８に対しては１５３６μ幅
チャンネルとなる。
【０００４】好適のメモリ回路に対する３２個の入力／
出力（Ｉ／Ｏ）ポートの場合、一対のメモリアレイの間
の各領域は、２対のＩ／Ｏライン１２２と１２４を有す
る。各一対のＩ／Ｏラインは、一対の行デコードトラン
ジスタ１２６を介して、５１２個の検出増幅器１０８の
半分の検出ノードに代替的に接続される。行デコードト
ランジスタ１２６のゲート端子は、行デコードラインＣ
Ｄによって駆動される。１つのＣＤラインが、２つのＩ
／Ｏライン１２２、１２４を、２つの検出増幅器１０８
に別々に接続する。好例の１６メガＲＡＭには、総計２
５６個の別々のＣＤラインが存在し、通常は、それぞれ
が別々の行アドレスに応答する。通常の（グラフィック
ではない）ＲＡＭに対する書込み操作では、４つのビッ
トが、メモリの各所定のアレイ中に、４つのＩ／Ｏライ
ンを介して書き込まれ、ここでは、２つ（１２２、１２
４）が所定のアレイ１００の各側に存在する。総計３２
個のアレイの中の８つの隣接しないアレイ１００が選択
される。それ故、総計３２個のビットが、サイクル毎
に、好例の（Ｘ３２）の部分に対して書き込まれる。こ
のことは、ＣＤラインが４つのＩ／Ｏライン対の各々を
アレイ選択トランジスタ１０６を介してアクセスメモリ
セルに接続された別々の検出増幅器１０８へ接続するこ
とを要求するものである。４つのアクセスメモリセルに
既に記憶されたものとは反対の極性を有したデータがセ
ルに書き込まれるべき場合には、検出増幅器のラッチ状
態を切り換えなければならない。非常に大きなイネーブ
ルトランジスタ１１８、１２０は、Ｖｃｃに非常に近い
Ｐバイアスノード１１４と、グラウンドに非常に近いＮ
バイアスノード１１６をそれぞれ維持する。クロス結合
検出増幅器トランジスタ１１０、１１２は、例えば、１
ｍＡのクローバー電流を各Ｉ／Ｏライン対（１２２、１
２４）を通じて、また、行デコードトランジスタ１２６
を通じて取り出して、ある１つの検出増幅器１０８を圧
倒し、それを反対状態にフリップするに十分大きなもの
である（例えば、１２μ幅）。クローバー電流とは、Ｐ
ＭＯＳとＮＭＯＳデバイスの両方が瞬間的にＯＮ状態に
あるときに、トランジスタ・イン、例えば、インバー
タ、の切換えの間に引き出される直流電流を意味する。
メモリアレイ毎の４つのビットと８つの選択アレイを有
する場合、総クローバー電流は、それ故、約３２ｍＡほ
どになり得る。総書込み電流のこの部分は重大な問題で
はあるが許容され得る。
出力（Ｉ／Ｏ）ポートの場合、一対のメモリアレイの間
の各領域は、２対のＩ／Ｏライン１２２と１２４を有す
る。各一対のＩ／Ｏラインは、一対の行デコードトラン
ジスタ１２６を介して、５１２個の検出増幅器１０８の
半分の検出ノードに代替的に接続される。行デコードト
ランジスタ１２６のゲート端子は、行デコードラインＣ
Ｄによって駆動される。１つのＣＤラインが、２つのＩ
／Ｏライン１２２、１２４を、２つの検出増幅器１０８
に別々に接続する。好例の１６メガＲＡＭには、総計２
５６個の別々のＣＤラインが存在し、通常は、それぞれ
が別々の行アドレスに応答する。通常の（グラフィック
ではない）ＲＡＭに対する書込み操作では、４つのビッ
トが、メモリの各所定のアレイ中に、４つのＩ／Ｏライ
ンを介して書き込まれ、ここでは、２つ（１２２、１２
４）が所定のアレイ１００の各側に存在する。総計３２
個のアレイの中の８つの隣接しないアレイ１００が選択
される。それ故、総計３２個のビットが、サイクル毎
に、好例の（Ｘ３２）の部分に対して書き込まれる。こ
のことは、ＣＤラインが４つのＩ／Ｏライン対の各々を
アレイ選択トランジスタ１０６を介してアクセスメモリ
セルに接続された別々の検出増幅器１０８へ接続するこ
とを要求するものである。４つのアクセスメモリセルに
既に記憶されたものとは反対の極性を有したデータがセ
ルに書き込まれるべき場合には、検出増幅器のラッチ状
態を切り換えなければならない。非常に大きなイネーブ
ルトランジスタ１１８、１２０は、Ｖｃｃに非常に近い
Ｐバイアスノード１１４と、グラウンドに非常に近いＮ
バイアスノード１１６をそれぞれ維持する。クロス結合
検出増幅器トランジスタ１１０、１１２は、例えば、１
ｍＡのクローバー電流を各Ｉ／Ｏライン対（１２２、１
２４）を通じて、また、行デコードトランジスタ１２６
を通じて取り出して、ある１つの検出増幅器１０８を圧
倒し、それを反対状態にフリップするに十分大きなもの
である（例えば、１２μ幅）。クローバー電流とは、Ｐ
ＭＯＳとＮＭＯＳデバイスの両方が瞬間的にＯＮ状態に
あるときに、トランジスタ・イン、例えば、インバー
タ、の切換えの間に引き出される直流電流を意味する。
メモリアレイ毎の４つのビットと８つの選択アレイを有
する場合、総クローバー電流は、それ故、約３２ｍＡほ
どになり得る。総書込み電流のこの部分は重大な問題で
はあるが許容され得る。
【０００５】しかしながら、ビデオＲＡＭでブロック書
込みを実行する際は、総書込み電流のクローバー部分
は、１／４アンペアと同じ位高いものに到達し得る。な
ぜなら、ビデオＲＡＭは、同じデータを同時に多くの、
例えば、８つのメモリセル（１バイト）に、各Ｉ／Ｏ端
子を通じて書き込むことを許容するからである。上述し
た好例のＲＡＭがビデオＲＡＭであると仮定すると、各
アレイ１００のビットライン対１０２は８つのグループ
にサブ分割される。行アドレス情報の幾つか（例えば５
つ）の最上位ビット（ＭＢＳ）が、その後、８ビットラ
イン対１０２の１つのグループを選択するために使用さ
れる。Ｉ／Ｏライン上のデータは、ブロック書込み可能
なＲＡＭで、非常に特殊な機能を有する。書き込むべき
情報を運ぶ代わりに、それは、書き込まれる８つの所定
グループ内部のビットライン対を選択するような情報を
運ぶ。書き込むべき実際のデータは、一般に、別々に
「カラー」レジスタに予め記憶される。１バイトの８つ
の各ビットは、８個の所定ビットライン対の１つのイネ
ーブル若しくはディスエーブルを表示する。各サイクル
中は、８ビットライン対のいずれの組合せ（全く無い
か、幾つか、若しくは、全て）でもイネーブルされ得
る。
込みを実行する際は、総書込み電流のクローバー部分
は、１／４アンペアと同じ位高いものに到達し得る。な
ぜなら、ビデオＲＡＭは、同じデータを同時に多くの、
例えば、８つのメモリセル（１バイト）に、各Ｉ／Ｏ端
子を通じて書き込むことを許容するからである。上述し
た好例のＲＡＭがビデオＲＡＭであると仮定すると、各
アレイ１００のビットライン対１０２は８つのグループ
にサブ分割される。行アドレス情報の幾つか（例えば５
つ）の最上位ビット（ＭＢＳ）が、その後、８ビットラ
イン対１０２の１つのグループを選択するために使用さ
れる。Ｉ／Ｏライン上のデータは、ブロック書込み可能
なＲＡＭで、非常に特殊な機能を有する。書き込むべき
情報を運ぶ代わりに、それは、書き込まれる８つの所定
グループ内部のビットライン対を選択するような情報を
運ぶ。書き込むべき実際のデータは、一般に、別々に
「カラー」レジスタに予め記憶される。１バイトの８つ
の各ビットは、８個の所定ビットライン対の１つのイネ
ーブル若しくはディスエーブルを表示する。各サイクル
中は、８ビットライン対のいずれの組合せ（全く無い
か、幾つか、若しくは、全て）でもイネーブルされ得
る。
【０００６】それ故、ブロック書込みによって、８個の
ＣＤラインまでを同時に主張することができる。従っ
て、ブロック書込みは、状態を切り換えるために、２５
６個（８ビット×３２個のＩ／Ｏ）ほどの検出増幅器を
必要とすることもあり、その各々が、１ｍＡのクローバ
ー電流を引き出す。これは最悪の状態であるが、ビデオ
ＲＡＭへのブロック書込みは、しばしば、数百ミリアン
プの電流スパイクを引き起こし、非常に重大で厄介なノ
イズを付加するとともに、回路の消費電力を増大させ
る。書込み電流の量を減少させる１つの方法は、検出増
幅器クロス結合トランジスタのサイズを減少させること
による。これは、しかしながら、行デコードトランジス
タのサイズを減少させて、非破壊読出し動作のために、
トランジスタサイズ同士の間に必要なバランスを維持す
ることを必要とする。この結果、読み出し電流はより小
さくなり、読出しのアクセス回数が増大される。トラン
ジスタのサイズを減少させることは、それ故、適当な解
決策ではない。
ＣＤラインまでを同時に主張することができる。従っ
て、ブロック書込みは、状態を切り換えるために、２５
６個（８ビット×３２個のＩ／Ｏ）ほどの検出増幅器を
必要とすることもあり、その各々が、１ｍＡのクローバ
ー電流を引き出す。これは最悪の状態であるが、ビデオ
ＲＡＭへのブロック書込みは、しばしば、数百ミリアン
プの電流スパイクを引き起こし、非常に重大で厄介なノ
イズを付加するとともに、回路の消費電力を増大させ
る。書込み電流の量を減少させる１つの方法は、検出増
幅器クロス結合トランジスタのサイズを減少させること
による。これは、しかしながら、行デコードトランジス
タのサイズを減少させて、非破壊読出し動作のために、
トランジスタサイズ同士の間に必要なバランスを維持す
ることを必要とする。この結果、読み出し電流はより小
さくなり、読出しのアクセス回数が増大される。トラン
ジスタのサイズを減少させることは、それ故、適当な解
決策ではない。
【０００７】それ故、ビデオＲＡＭのようなメモリ回路
には、ブロック書込み中に必要とされる電流を減少させ
るような改良された回路構成が必要である。
には、ブロック書込み中に必要とされる電流を減少させ
るような改良された回路構成が必要である。
【０００８】
【発明の概要】本発明は、ビデオＲＡＭのようなメモリ
回路におけるブロック書込み中の書込み電流を制限する
回路と方法を提供する。２つのメモリサブアレイの間に
配置された全ての検出増幅器のＰバイアスとＮバイアス
ノードを共有する代わりに、本発明の回路は、これらの
ノードを幾つかの非接続の区分に分割する。各区分は、
検出増幅器の総数のサブセットのために機能し、検出増
幅器イネーブルトランジスタの別々の対に接続される。
これは、個々のＰバイアス、Ｎバイアスノード上の容量
負荷を非常に減少させるものとなり、また、より小さな
サイズとされた検出増幅器イネーブルトランジスタとす
ることを許す。より小さなイネーブルトランジスタは、
ブロック書込み中、それら個々の電源電圧においてＮバ
イアスとＰバイアスを維持することはできない。これに
より、ブロック書込み操作中に、検出増幅器クロス結合
トランジスタに関して、より低いゲート対ソース電圧が
生ずる。これは、検出増幅器を圧倒するのに必要な電流
量を非常に減少させ、それを反対の状態にフリップさせ
る。
回路におけるブロック書込み中の書込み電流を制限する
回路と方法を提供する。２つのメモリサブアレイの間に
配置された全ての検出増幅器のＰバイアスとＮバイアス
ノードを共有する代わりに、本発明の回路は、これらの
ノードを幾つかの非接続の区分に分割する。各区分は、
検出増幅器の総数のサブセットのために機能し、検出増
幅器イネーブルトランジスタの別々の対に接続される。
これは、個々のＰバイアス、Ｎバイアスノード上の容量
負荷を非常に減少させるものとなり、また、より小さな
サイズとされた検出増幅器イネーブルトランジスタとす
ることを許す。より小さなイネーブルトランジスタは、
ブロック書込み中、それら個々の電源電圧においてＮバ
イアスとＰバイアスを維持することはできない。これに
より、ブロック書込み操作中に、検出増幅器クロス結合
トランジスタに関して、より低いゲート対ソース電圧が
生ずる。これは、検出増幅器を圧倒するのに必要な電流
量を非常に減少させ、それを反対の状態にフリップさせ
る。
【０００９】故に、一実施形態において、本発明は、ブ
ロック書込み操作中に１つの入力／出力（Ｉ／Ｏ）端子
を介して多数の記憶素子に同時に書き込むことができ、
また、１つの記憶素子のみが１つのＩ／Ｏ端子を介して
読出し操作中に読み出され得るメモリ回路を提供するも
のであり、ブロック書込み電流制限回路は、１つのＩ／
Ｏラインと、このＩ／Ｏラインに複数の行デコードトラ
ンジスタの対応する１つのグループを介して接続された
複数の検出増幅器の１つのグループを有しており、複数
の検出増幅器の各々は、第１のバイアスラインに接続さ
れた第１のバイアスノードと第２のバイアスラインに接
続された第２のバイアスノードとを有している。第１お
よび第２のバイアスラインの中の１つは、複数の区分に
分割されており、各区分は複数の検出増幅器のサブセッ
トに結合されている。回路は、更に、区分化されたバイ
アスラインの１つの区分を第１のバイアス電圧に各々が
接続するような複数のイネーブルトランジスタの１つの
グループと、区分化されていないバイアスラインを第２
のバイアス電圧に接続する１つのイネーブルトランジス
タとを有している。
ロック書込み操作中に１つの入力／出力（Ｉ／Ｏ）端子
を介して多数の記憶素子に同時に書き込むことができ、
また、１つの記憶素子のみが１つのＩ／Ｏ端子を介して
読出し操作中に読み出され得るメモリ回路を提供するも
のであり、ブロック書込み電流制限回路は、１つのＩ／
Ｏラインと、このＩ／Ｏラインに複数の行デコードトラ
ンジスタの対応する１つのグループを介して接続された
複数の検出増幅器の１つのグループを有しており、複数
の検出増幅器の各々は、第１のバイアスラインに接続さ
れた第１のバイアスノードと第２のバイアスラインに接
続された第２のバイアスノードとを有している。第１お
よび第２のバイアスラインの中の１つは、複数の区分に
分割されており、各区分は複数の検出増幅器のサブセッ
トに結合されている。回路は、更に、区分化されたバイ
アスラインの１つの区分を第１のバイアス電圧に各々が
接続するような複数のイネーブルトランジスタの１つの
グループと、区分化されていないバイアスラインを第２
のバイアス電圧に接続する１つのイネーブルトランジス
タとを有している。
【００１０】他の実施例では、本発明は、ブロック書込
み操作中にＩ／Ｏ端子を介して多数の記憶素子に同時に
書き込むことができ、また、１つの記憶素子が１つのＩ
／Ｏ端子を介して読出し操作中に読み出され得るメモリ
回路を提供するものであり、ブロック書込み中に書込み
電流を制限する方法は、（ａ）複数の検出増幅器の１つ
のグループを複数のデコードトランジスタの対応する１
つのグループを介して１つのＩ／Ｏラインに接続する段
階であって、各検出増幅器が、第１のバイアスラインに
接続された第１のバイアスノードと第２のバイアスライ
ンに接続された第２のバイアスノードを有している、段
階と、（ｂ）第１および第２のバイアスラインの中の少
なくとも１つを複数の区分に分割する段階であって、各
区分は複数の検出増幅器の１つのグループの１つのサブ
セットに結合されている、段階と、（ｃ）１つの区分化
されたバイアスラインの各区分を第１のバイアスノード
に別々に接続することによって、検出増幅器の各サブセ
ットを別々にバイアスする段階と、を有している。
み操作中にＩ／Ｏ端子を介して多数の記憶素子に同時に
書き込むことができ、また、１つの記憶素子が１つのＩ
／Ｏ端子を介して読出し操作中に読み出され得るメモリ
回路を提供するものであり、ブロック書込み中に書込み
電流を制限する方法は、（ａ）複数の検出増幅器の１つ
のグループを複数のデコードトランジスタの対応する１
つのグループを介して１つのＩ／Ｏラインに接続する段
階であって、各検出増幅器が、第１のバイアスラインに
接続された第１のバイアスノードと第２のバイアスライ
ンに接続された第２のバイアスノードを有している、段
階と、（ｂ）第１および第２のバイアスラインの中の少
なくとも１つを複数の区分に分割する段階であって、各
区分は複数の検出増幅器の１つのグループの１つのサブ
セットに結合されている、段階と、（ｃ）１つの区分化
されたバイアスラインの各区分を第１のバイアスノード
に別々に接続することによって、検出増幅器の各サブセ
ットを別々にバイアスする段階と、を有している。
【００１１】以下の詳細な記述と添付図面を参照すれ
ば、本発明の電流制限回路の特性および利点をよりよく
理解することができるだろう。
ば、本発明の電流制限回路の特性および利点をよりよく
理解することができるだろう。
【００１２】
【発明の実施の形態】図２は、本発明の一実施形態によ
る好例のマルチアレイメモリ集積回路における、２つの
隣接メモリアレイを示す部分回路である。図２の回路
は、図１に示し、且つ、上に記述した好例の１６メガＲ
ＡＭと同一のメモリ構成を仮定する。２つのＩ／Ｏライ
ン２２２、２２４と、５１２個の検出増幅器２０８が、
２つの２５６Ｋメモリアレイ２００の間に示されてい
る。５１２個全ての検出増幅器２０８に接続している単
一のＰバイアスライン２１４の代わりに、図２に示され
たブロック書込み電流制限回路は、Ｐバイアスラインを
３２個の電気的に接続されていない複数の区分に分割す
る。各区分は、８つの好ましくは隣接したＣＤラインを
含んでおり、これらのＣＤラインは、２対のＩ／Ｏライ
ン２２２、２２４を、各アレイ２００のいずれかの側に
ある１６個の隣接する検出増幅器２０８に接続する。各
区分は、Ｐバイアスラインの関連区分をＶｃｃに接続す
るような、別個のＰＭＯＳ検出増幅器イネーブルトラン
ジスタ２１８を有する。従って、この例では、３２個の
ＰＭＯＳイネーブルトランジスタ２１８が存在する。Ｐ
ＭＯＳイネーブルトランジスタのサイズは、ＰＭＯＳイ
ネーブルトランジスタ１１８の１／３２とすることがで
きる。なぜなら、Ｐバイアスラインを区分化したことに
より、３２個のファクタによって実効負荷が減少するか
らである。図１の好適のトランジスタサイズを使用した
場合、ＰＭＯＳイネーブルトランジスタ２１８は、１５
３６μではなく４８μ幅である。図２に示した特別の実
施形態では、Ｎバイアスライン２１６は、区分化されて
おらず、それ故、５１２個全ての検出増幅器によって共
有され、単一のＮＭＯＳイネーブルトランジスタ２２０
がそれをグラウンドに接続する。ＮＭＯＳイネーブルト
ランジスタ２２０は、図１のその相対者と同じ実効負荷
を駆動するため、５１２μ幅のチャンネルを有する。
る好例のマルチアレイメモリ集積回路における、２つの
隣接メモリアレイを示す部分回路である。図２の回路
は、図１に示し、且つ、上に記述した好例の１６メガＲ
ＡＭと同一のメモリ構成を仮定する。２つのＩ／Ｏライ
ン２２２、２２４と、５１２個の検出増幅器２０８が、
２つの２５６Ｋメモリアレイ２００の間に示されてい
る。５１２個全ての検出増幅器２０８に接続している単
一のＰバイアスライン２１４の代わりに、図２に示され
たブロック書込み電流制限回路は、Ｐバイアスラインを
３２個の電気的に接続されていない複数の区分に分割す
る。各区分は、８つの好ましくは隣接したＣＤラインを
含んでおり、これらのＣＤラインは、２対のＩ／Ｏライ
ン２２２、２２４を、各アレイ２００のいずれかの側に
ある１６個の隣接する検出増幅器２０８に接続する。各
区分は、Ｐバイアスラインの関連区分をＶｃｃに接続す
るような、別個のＰＭＯＳ検出増幅器イネーブルトラン
ジスタ２１８を有する。従って、この例では、３２個の
ＰＭＯＳイネーブルトランジスタ２１８が存在する。Ｐ
ＭＯＳイネーブルトランジスタのサイズは、ＰＭＯＳイ
ネーブルトランジスタ１１８の１／３２とすることがで
きる。なぜなら、Ｐバイアスラインを区分化したことに
より、３２個のファクタによって実効負荷が減少するか
らである。図１の好適のトランジスタサイズを使用した
場合、ＰＭＯＳイネーブルトランジスタ２１８は、１５
３６μではなく４８μ幅である。図２に示した特別の実
施形態では、Ｎバイアスライン２１６は、区分化されて
おらず、それ故、５１２個全ての検出増幅器によって共
有され、単一のＮＭＯＳイネーブルトランジスタ２２０
がそれをグラウンドに接続する。ＮＭＯＳイネーブルト
ランジスタ２２０は、図１のその相対者と同じ実効負荷
を駆動するため、５１２μ幅のチャンネルを有する。
【００１３】ブロック書込み操作を実行する際、本発明
の回路のより小さな（つまり、より弱い）ＰＭＯＳイネ
ーブルトランジスタ２１８は、Ｖｃｃ付近のそれら各Ｐ
バイアス区分における電圧をもはや維持することはでき
ない。反対データを書き込むときは、Ｐバイアスノード
上の電圧は、グラウンドに向かって下方に移動し初め、
クローバー電流の量を、単一のより小さなＰＭＯＳイネ
ーブルトランジスタ２１８によって供給され得るような
ものに制限する。この電流は、例えば、４ｍＡ（つま
り、１２μＰＭＯＳトランジスタに対する電流の量の４
倍）に制限され得る。各ＰＭＯＳイネーブルトランジス
タ２１８は、１６個の検出増幅器２０８、つまり、Ｉ／
Ｏライン２２２、２２４の各対毎に８つ、接続される。
総計３２個のＩ／Ｏラインを用いた場合、２５６ビット
の全てが反対データを用いて書き込まれているような最
悪の状態にある回路でも、４ｍＡの１６倍、つまり、総
計でもたったの６４ＭＡのクローバー電流を引き出すだ
けである。これは、図１に示された回路と比べると、最
悪のクローバー電流の総計において、７５％の減少であ
る。この書込み電流における減少は、しかしながら、読
出し電流におけるわずかな減少、従って、読出しサイク
ル時間における増加のコストで得られる。
の回路のより小さな（つまり、より弱い）ＰＭＯＳイネ
ーブルトランジスタ２１８は、Ｖｃｃ付近のそれら各Ｐ
バイアス区分における電圧をもはや維持することはでき
ない。反対データを書き込むときは、Ｐバイアスノード
上の電圧は、グラウンドに向かって下方に移動し初め、
クローバー電流の量を、単一のより小さなＰＭＯＳイネ
ーブルトランジスタ２１８によって供給され得るような
ものに制限する。この電流は、例えば、４ｍＡ（つま
り、１２μＰＭＯＳトランジスタに対する電流の量の４
倍）に制限され得る。各ＰＭＯＳイネーブルトランジス
タ２１８は、１６個の検出増幅器２０８、つまり、Ｉ／
Ｏライン２２２、２２４の各対毎に８つ、接続される。
総計３２個のＩ／Ｏラインを用いた場合、２５６ビット
の全てが反対データを用いて書き込まれているような最
悪の状態にある回路でも、４ｍＡの１６倍、つまり、総
計でもたったの６４ＭＡのクローバー電流を引き出すだ
けである。これは、図１に示された回路と比べると、最
悪のクローバー電流の総計において、７５％の減少であ
る。この書込み電流における減少は、しかしながら、読
出し電流におけるわずかな減少、従って、読出しサイク
ル時間における増加のコストで得られる。
【００１４】ブロック書込み中におけるこの劇的な電力
節約を、読出しサイクルにおける影響とともに更に説明
するため、回路の動作を、図３と関連付けてより詳細に
記述する。図３は、好適のトランジスタサイズを有する
１つの検出増幅器のためのＩ／Ｏ経路を、説明のみを目
的として示している。行デコードトランジスタ３２６は
６μ幅ＮＭＯＳトランジスタであり、検出増幅器内部の
クロス結合トランジスタ３１０、３１２は１２μ幅トラ
ンジスタであり、ＮＭＯＳイネーブルトランジスタ３２
０は図１に示された回路におけるものと同じ５１２μ幅
である。ＰＭＯＳイネーブルトランジスタ３１８のサイ
ズは、しかしながら、３２のファクタによって４８μま
で減少される。反対極性のデータを書込む際、Ｉ／Ｏラ
インの相補対上のデータは、検出増幅
節約を、読出しサイクルにおける影響とともに更に説明
するため、回路の動作を、図３と関連付けてより詳細に
記述する。図３は、好適のトランジスタサイズを有する
１つの検出増幅器のためのＩ／Ｏ経路を、説明のみを目
的として示している。行デコードトランジスタ３２６は
６μ幅ＮＭＯＳトランジスタであり、検出増幅器内部の
クロス結合トランジスタ３１０、３１２は１２μ幅トラ
ンジスタであり、ＮＭＯＳイネーブルトランジスタ３２
０は図１に示された回路におけるものと同じ５１２μ幅
である。ＰＭＯＳイネーブルトランジスタ３１８のサイ
ズは、しかしながら、３２のファクタによって４８μま
で減少される。反対極性のデータを書込む際、Ｉ／Ｏラ
インの相補対上のデータは、検出増幅
【００１５】
【００１６】デコードトランジスタ３２６を通じてフリ
ップしなければならない。６μ幅行デコードトランジス
タ３２６は、明らかに、１２μ幅ＮＭＯＳクロス結合ト
ランジスタ３１２を圧倒するのに十分なほどは強くな
い。しかしながら、それらは、１２μ幅ＰＭＯＳクロス
結合トランジスタ３１０を圧倒するのには十分強い。従
って、図３の好適のデバイスサイズの場合には、書込み
操作の間中、それは、検出増幅器の半分のＰＭＯＳであ
り、電圧降下を維持し、クローバー電流を引き出す。Ｐ
ＭＯＳイネーブルトランジスタ１１８が非常に大きい
（例えば、１５３６μ）図１に示した回路の場合、ノー
ド、Ｐバイアスは、Ｖｃｃに非常に接近したままであ
り、従って、ほとんど全ての電圧差は、クロス結合ＰＭ
ＯＳトランジスタの両端に発生する。それはクローバー
電流を与える１２μ幅のクロス結合トランジスタであ
る。しかしながら、図３に示された、非常に小さくされ
たＰＭＯＳイネーブルトランジスタ３１８ｉ（４８μ
幅）を用いた場合、ＮＭＯＳ行デコードトランジスタ３
２６は、ノード、Ｐバイアスｉ上の電圧をグラウンドに
向かって下方に移動させることができる。故に、それは
電圧差を維持し、従って、クローバー電流の供給を制限
するＰＭＯＳイネーブルトランジスタ３１８ｉである。
各ブロック書込み（１つが各２つのＩ／Ｏに対する）中
に動作するＰＭＯＳイネーブルトランジスタ３１８は１
６個しか存在しないため、好例のＸ３２ＲＡＭに関し
て、総クローバー電流は１６×４＝６４ｍＡに制限され
る。
ップしなければならない。６μ幅行デコードトランジス
タ３２６は、明らかに、１２μ幅ＮＭＯＳクロス結合ト
ランジスタ３１２を圧倒するのに十分なほどは強くな
い。しかしながら、それらは、１２μ幅ＰＭＯＳクロス
結合トランジスタ３１０を圧倒するのには十分強い。従
って、図３の好適のデバイスサイズの場合には、書込み
操作の間中、それは、検出増幅器の半分のＰＭＯＳであ
り、電圧降下を維持し、クローバー電流を引き出す。Ｐ
ＭＯＳイネーブルトランジスタ１１８が非常に大きい
（例えば、１５３６μ）図１に示した回路の場合、ノー
ド、Ｐバイアスは、Ｖｃｃに非常に接近したままであ
り、従って、ほとんど全ての電圧差は、クロス結合ＰＭ
ＯＳトランジスタの両端に発生する。それはクローバー
電流を与える１２μ幅のクロス結合トランジスタであ
る。しかしながら、図３に示された、非常に小さくされ
たＰＭＯＳイネーブルトランジスタ３１８ｉ（４８μ
幅）を用いた場合、ＮＭＯＳ行デコードトランジスタ３
２６は、ノード、Ｐバイアスｉ上の電圧をグラウンドに
向かって下方に移動させることができる。故に、それは
電圧差を維持し、従って、クローバー電流の供給を制限
するＰＭＯＳイネーブルトランジスタ３１８ｉである。
各ブロック書込み（１つが各２つのＩ／Ｏに対する）中
に動作するＰＭＯＳイネーブルトランジスタ３１８は１
６個しか存在しないため、好例のＸ３２ＲＡＭに関し
て、総クローバー電流は１６×４＝６４ｍＡに制限され
る。
【００１７】本発明の他の実施例は、Ｎバイアスノード
を幾つかの独立の区分に同様に分割するものであり、各
Ｎバイアス区分は、図１に示された単一の大きなＮＭＯ
Ｓイネーブルトランジスタに比べてサイズを非常に小さ
くした、個別の対応するＮＭＯＳイネーブルトランジス
タを有している。上述したように、反対極性のデータを
書込む際、それは検出増幅器の半分のＰＭＯＳであり、
切換えを初期化し、従って、ほとんどのクローバー電流
を引き出す。しかしながら、Ｎバイアスノードを区分化
することによって、より小さく且つより弱いＮＭＯＳイ
ネーブルトランジスタの使用が可能とされる。ノード、
Ｎバイアスは、それ故、ＮＭＯＳイネーブルトランジス
タによって、グラウンドに向かうように強くは引っ張ら
れない。これは、ノードＮバイアス上の電圧をＶｃｃに
向かって上昇させるように移動させ、ゲートをＮＭＯＳ
クロス結合対３１２の両端の電源電圧に減少させること
によってクローバー電流を幾分減少させる働きをする。
それ故、ほとんどの電流制限は、より小さなＰＭＯＳイ
ネーブルトランジスタによって達成されるが、より小さ
く、より弱いＮＭＯＳイネーブルトランジスタもまた、
電流の節約に貢献する。
を幾つかの独立の区分に同様に分割するものであり、各
Ｎバイアス区分は、図１に示された単一の大きなＮＭＯ
Ｓイネーブルトランジスタに比べてサイズを非常に小さ
くした、個別の対応するＮＭＯＳイネーブルトランジス
タを有している。上述したように、反対極性のデータを
書込む際、それは検出増幅器の半分のＰＭＯＳであり、
切換えを初期化し、従って、ほとんどのクローバー電流
を引き出す。しかしながら、Ｎバイアスノードを区分化
することによって、より小さく且つより弱いＮＭＯＳイ
ネーブルトランジスタの使用が可能とされる。ノード、
Ｎバイアスは、それ故、ＮＭＯＳイネーブルトランジス
タによって、グラウンドに向かうように強くは引っ張ら
れない。これは、ノードＮバイアス上の電圧をＶｃｃに
向かって上昇させるように移動させ、ゲートをＮＭＯＳ
クロス結合対３１２の両端の電源電圧に減少させること
によってクローバー電流を幾分減少させる働きをする。
それ故、ほとんどの電流制限は、より小さなＰＭＯＳイ
ネーブルトランジスタによって達成されるが、より小さ
く、より弱いＮＭＯＳイネーブルトランジスタもまた、
電流の節約に貢献する。
【００１８】読出し電流の減少による欠点は、Ｉ／Ｏ経
路の総抵抗を評価することによって最もよく理解され
る。読出し操作のために、相補Ｉ／Ｏラインの両方が抵
抗素子３３０によってＶｃｃまで帯電される。メモリセ
ルがアクセスされたとき、検出増幅器の検出ノードの中
の１つがグラウンドに引っ張られ、電流は、対応する抵
抗素子３３０、行デコードトランジスタ３２６、ＮＭＯ
Ｓクロス結合トランジスタ３１２、およびＮＭＯＳイネ
ーブルトランジスタ３２０を通じて流れる。読出し操作
に関しては、それ故、それは、実質的に電流と速度を設
定する検出増幅器の半分のＮＭＯＳである。従って、Ｎ
バイアスが区分化されておらず、また、ＮＭＯＳイネー
ブルトランジスタ３２０が図１に示された回路における
ものと同じ５１２μ幅であるような、図３に示された実
施例では、読出し電流は逆には影響されない。この経路
における総抵抗を考察し、２４μを１の抵抗単位Ｒに等
しいものとして分析をすると、図３に示された実施例に
対する経路は、６の抵抗単位Ｒ、つまり、（６μ幅ＮＭ
ＯＳトランジスタ３２６＝４Ｒ）＋（１２μ幅ＮＭＯＳ
クロス結合トランジスタ３１２＝２Ｒ）＋（５１２μ幅
ＮＭＯＳイネーブルトランジスタ３２０≒０Ｒ）を禁止
する。
路の総抵抗を評価することによって最もよく理解され
る。読出し操作のために、相補Ｉ／Ｏラインの両方が抵
抗素子３３０によってＶｃｃまで帯電される。メモリセ
ルがアクセスされたとき、検出増幅器の検出ノードの中
の１つがグラウンドに引っ張られ、電流は、対応する抵
抗素子３３０、行デコードトランジスタ３２６、ＮＭＯ
Ｓクロス結合トランジスタ３１２、およびＮＭＯＳイネ
ーブルトランジスタ３２０を通じて流れる。読出し操作
に関しては、それ故、それは、実質的に電流と速度を設
定する検出増幅器の半分のＮＭＯＳである。従って、Ｎ
バイアスが区分化されておらず、また、ＮＭＯＳイネー
ブルトランジスタ３２０が図１に示された回路における
ものと同じ５１２μ幅であるような、図３に示された実
施例では、読出し電流は逆には影響されない。この経路
における総抵抗を考察し、２４μを１の抵抗単位Ｒに等
しいものとして分析をすると、図３に示された実施例に
対する経路は、６の抵抗単位Ｒ、つまり、（６μ幅ＮＭ
ＯＳトランジスタ３２６＝４Ｒ）＋（１２μ幅ＮＭＯＳ
クロス結合トランジスタ３１２＝２Ｒ）＋（５１２μ幅
ＮＭＯＳイネーブルトランジスタ３２０≒０Ｒ）を禁止
する。
【００１９】第２の実施例、即ち、Ｎバイアスノードも
より小さなＮＭＯＳイネーブルトランジスタ３２０を用
いて区分化されている実施例は、より高い抵抗を禁止す
る。例えば、１６μ幅（５１２μを３２で分割した）Ｎ
ＭＯＳイネーブルトランジスタの場合、単一のＩ／Ｏ経
路に対するイネーブルトランジスタの実効的な抵抗は、
ほぼ３抵抗単位Ｒである。各１６μ幅ＮＭＯＳ３２０
は、２対のＩ／Ｏラインによって共有されているため、
その幅はＩ／Ｏライン毎に２つに分割され（例えば、８
μ）、この結果、３Ｒの実効的な抵抗が生ずる。総抵抗
は、この結果、第２の実施例に関しては９Ｒである。そ
れ故、第２の実施例では、６／９、従って、２／３ほど
の読出し電流が存在する。これにより、より長い読出し
サイクルが生ずる。
より小さなＮＭＯＳイネーブルトランジスタ３２０を用
いて区分化されている実施例は、より高い抵抗を禁止す
る。例えば、１６μ幅（５１２μを３２で分割した）Ｎ
ＭＯＳイネーブルトランジスタの場合、単一のＩ／Ｏ経
路に対するイネーブルトランジスタの実効的な抵抗は、
ほぼ３抵抗単位Ｒである。各１６μ幅ＮＭＯＳ３２０
は、２対のＩ／Ｏラインによって共有されているため、
その幅はＩ／Ｏライン毎に２つに分割され（例えば、８
μ）、この結果、３Ｒの実効的な抵抗が生ずる。総抵抗
は、この結果、第２の実施例に関しては９Ｒである。そ
れ故、第２の実施例では、６／９、従って、２／３ほど
の読出し電流が存在する。これにより、より長い読出し
サイクルが生ずる。
【００２０】最後にまとめれば、本発明は、メモリ集積
回路におけるブロック書込み電流を制限するための回路
と方法を提供するものである。この回路は、通常は共有
されている検出増幅器バイアスノードを幾つかの独立の
区分に分割することによって電流制限を達成する。各区
分はその後、別々の検出増幅器イネーブルトランジスタ
を用いてバイアスされる。この区分化の結果、より小さ
く、より弱いイネーブルトランジスタの使用を許容する
より小さな容量負荷が生ずる。これは、反対極性のデー
タを書込む際に、クローバー電流の量を検出増幅器を通
じて制限する。上の記述は本発明の特別の実施例を完全
に記述したものではあるが、様々な変更や変形、代替者
を使用することも可能である。例えば、検出増幅器バイ
アスラインを区分化することもできるし、対応する検出
増幅器を様々な組合せで互いにグループ化することもで
きる。記述した特別の実施例は、これらの検出増幅器を
グループ化したものであり、グループ化されたこれらの
検出回路は、共に書き込まれ、隣接して配置される。区
分をより長くしたもの、及び／又は、隣接しない検出増
幅器をグループ化したような他の実施例もまた可能であ
る。それ故、本発明の範囲は、記述された実施例に限定
されるものでなく、特許請求の範囲によって限定される
べきである。
回路におけるブロック書込み電流を制限するための回路
と方法を提供するものである。この回路は、通常は共有
されている検出増幅器バイアスノードを幾つかの独立の
区分に分割することによって電流制限を達成する。各区
分はその後、別々の検出増幅器イネーブルトランジスタ
を用いてバイアスされる。この区分化の結果、より小さ
く、より弱いイネーブルトランジスタの使用を許容する
より小さな容量負荷が生ずる。これは、反対極性のデー
タを書込む際に、クローバー電流の量を検出増幅器を通
じて制限する。上の記述は本発明の特別の実施例を完全
に記述したものではあるが、様々な変更や変形、代替者
を使用することも可能である。例えば、検出増幅器バイ
アスラインを区分化することもできるし、対応する検出
増幅器を様々な組合せで互いにグループ化することもで
きる。記述した特別の実施例は、これらの検出増幅器を
グループ化したものであり、グループ化されたこれらの
検出回路は、共に書き込まれ、隣接して配置される。区
分をより長くしたもの、及び／又は、隣接しない検出増
幅器をグループ化したような他の実施例もまた可能であ
る。それ故、本発明の範囲は、記述された実施例に限定
されるものでなく、特許請求の範囲によって限定される
べきである。
【図１】マルチアレイメモリ集積回路とその間の電気回
路構成の２つの隣接メモリアレイを示した部分回路であ
る。
路構成の２つの隣接メモリアレイを示した部分回路であ
る。
【図２】本発明によるブロック書込みの間の電流制限回
路の一実施例を示す回路。
路の一実施例を示す回路。
【図３】ＲＡＭ内の単一のＩ／Ｏラインのためのデータ
経路のより詳細な一例を示す。
経路のより詳細な一例を示す。
１１８ ＰＭＯＳイネーブルトランジスタ ２０８ 検出増幅器 ２１６ Ｎバイアスライン ２１８ ＰＭＯＳイネーブルトランジスタ ２２０ ＮＭＯＳイネーブルトランジスタ ２２２ Ｉ／Ｏライン ２２４ Ｉ／Ｏライン ３１０ クロス結合トランジスタ ３１２ クロス結合トランジスタ ３１８ ＰＭＯＳイネーブルトランジスタ ３２０ ＮＭＯＳイネーブルトランジスタ ３２６ 行デコードトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−98193（ＪＰ，Ａ) 特開 平７−201171（ＪＰ，Ａ) 特開 平８−31176（ＪＰ，Ａ) 特開 平７−201176（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4091
Claims (4)
- 【請求項１】 メモリ回路において、 各々が複数のメモリセルに接続され、各々が第１のバイ
アスノードと第２のバイアスノードを有する、複数の検
出増幅器と、 複数の区分に分割された第１のバイアスラインであっ
て、各区分はそれぞれ前記複数の検出増幅器のサブグル
ープの前記第１のバイアスノードに接続される、前記第
１のバイアスラインと、 前記複数の検出増幅器に接続される区分化されていない
第２のバイアスラインと、 第１のタイプの複数のイネーブルトランジスタであっ
て、それら各々がそれぞれ、前記第１のバイアスライン
の前記複数の区分のうちの１つの区分を第１のバイアス
ソースへ接続する、前記複数のイネーブルトランジスタ
と、 前記第２のバイアスラインを第２のバイアスソースへ接
続する第２のタイプのイネーブルトランジスタと、 を備えることを特徴とするメモリ回路。 - 【請求項２】 前記複数の検出増幅器の各々は、前記第
１のバイアスノードへ接続された一対のＰチャンネルク
ロス結合トランジスタと、前記第２のバイアスノードへ
接続された一対のＮチャンネルクロス結合トランジスタ
を含む請求項１記載のメモリ回路。 - 【請求項３】 前記第１のタイプの複数のイネーブルト
ランジスタはＰチャンネルトランジスタを備え、各Ｐチ
ャンネルイネーブルトランジスタは、前記第１のバイア
スラインの１つの区分を高バイアス電圧へ接続する請求
項２記載のメモリ回路。 - 【請求項４】 前記第２のタイプのイネーブルトランジ
スタは、前記第２のバイアスラインを低バイアス電圧へ
接続するＮチャンネルトランジスタを備える請求項２記
載のメモリ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/578885 | 1995-12-22 | ||
| US08/578,885 US5740116A (en) | 1995-12-22 | 1995-12-22 | Current limiting during block writes of memory circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10188559A JPH10188559A (ja) | 1998-07-21 |
| JP3066330B2 true JP3066330B2 (ja) | 2000-07-17 |
Family
ID=24314710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8338825A Expired - Fee Related JP3066330B2 (ja) | 1995-12-22 | 1996-12-19 | メモリ回路のブロック書込みの間の電流制限 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5740116A (ja) |
| EP (1) | EP0790619B1 (ja) |
| JP (1) | JP3066330B2 (ja) |
| KR (1) | KR100275588B1 (ja) |
| CN (1) | CN1131523C (ja) |
| DE (1) | DE69626623T2 (ja) |
| TW (1) | TW344073B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10162577A (ja) * | 1996-12-02 | 1998-06-19 | Toshiba Corp | 半導体記憶装置及びデータ書き込み方法 |
| US6075737A (en) | 1998-12-02 | 2000-06-13 | Micron Technology, Inc. | Row decoded biasing of sense amplifier for improved one's margin |
| US6515926B1 (en) * | 2002-01-04 | 2003-02-04 | United Memories, Inc. | Shared sense amplifier driver technique for dynamic random access memories exhibiting improved write recovery time |
| US7391638B2 (en) * | 2006-10-24 | 2008-06-24 | Sandisk 3D Llc | Memory device for protecting memory cells during programming |
| TWI518666B (zh) * | 2013-03-05 | 2016-01-21 | 友達光電股份有限公司 | 顯示裝置及其共同電壓產生電路 |
| US9224453B2 (en) * | 2013-03-13 | 2015-12-29 | Qualcomm Incorporated | Write-assisted memory with enhanced speed |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4823302A (en) * | 1987-01-30 | 1989-04-18 | Rca Licensing Corporation | Block oriented random access memory able to perform a data read, a data write and a data refresh operation in one block-access time |
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- 1995-12-22 US US08/578,885 patent/US5740116A/en not_active Expired - Lifetime
-
1996
- 1996-09-24 TW TW085111664A patent/TW344073B/zh not_active IP Right Cessation
- 1996-10-23 CN CN96120371A patent/CN1131523C/zh not_active Expired - Fee Related
- 1996-12-17 EP EP96120216A patent/EP0790619B1/en not_active Expired - Lifetime
- 1996-12-17 DE DE69626623T patent/DE69626623T2/de not_active Expired - Lifetime
- 1996-12-19 JP JP8338825A patent/JP3066330B2/ja not_active Expired - Fee Related
- 1996-12-20 KR KR1019960068896A patent/KR100275588B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5740116A (en) | 1998-04-14 |
| DE69626623T2 (de) | 2004-02-19 |
| EP0790619A2 (en) | 1997-08-20 |
| CN1174380A (zh) | 1998-02-25 |
| EP0790619B1 (en) | 2003-03-12 |
| DE69626623D1 (de) | 2003-04-17 |
| KR970051123A (ko) | 1997-07-29 |
| EP0790619A3 (en) | 1999-05-26 |
| TW344073B (en) | 1998-11-01 |
| KR100275588B1 (ko) | 2000-12-15 |
| CN1131523C (zh) | 2003-12-17 |
| JPH10188559A (ja) | 1998-07-21 |
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