TWI518666B - 顯示裝置及其共同電壓產生電路 - Google Patents

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TWI518666B TW102107688A TW102107688A TWI518666B TW I518666 B TWI518666 B TW I518666B TW 102107688 A TW102107688 A TW 102107688A TW 102107688 A TW102107688 A TW 102107688A TW I518666 B TWI518666 B TW I518666B
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Description

顯示裝置及其共同電壓產生電路
本發明是有關於一種顯示器的架構，且特別是有關於一種顯示器中提供共同電壓之電路的架構。
圖1繪示為一種習知液晶顯示裝置之畫素驅動電路。請參照圖1，在畫素100中，包括電晶體102，其具有耦接至資料線112的第一端，耦接至掃描線114的閘極端。另外，畫素100還包括儲存電容104和液晶電容106。儲存電容104的一端耦接電晶體102的第二端且儲存電容的另一端耦接共同電壓Cst_com，而液晶電容106的一端耦接電晶體102的第二端而液晶電容106的另一端耦接至液晶共同電壓Clc_com。其中，液晶共同電壓Clc_com為固定的直流電壓訊號。
當掃描訊號從掃描線114施加到電晶體102時，電晶體102會被開啟。此時，若是資料訊號從資料線112送至電晶體102的第一端時，就會被導通至電晶體102的第二端，而對儲存電容104充電。當儲存電容104被充電完成後，儲存電容共同電壓Cst_com的電位會被調整而提升或拉低，使得電晶體102之第二端的電位到達一預設電位，並且進而使液晶電容106的電壓達到預設的電位。
然而現今共同電壓產生電路的電路架構因過於龐大並且佔據顯示裝置之邊框，使得顯示裝置無法有效降低邊框面積而達到窄邊框的需求。
本發明提供一種顯示裝置，包括顯示區、多個掃描線、多個共同電壓線和多個共同電壓產生電路，並且每一掃描線和每一共同電壓線分別對應於畫素列其中之一。顯示區具有多個畫素列依序排 列，並且每一畫素依序排列有多個畫素驅動電路。另外，各掃描線和各共電壓線分別對應畫素列其中之一，以耦接對應之畫素列中的畫素單元。類似地，每一共同電壓產生電路分別對應畫素列至少其中之一，並且耦接對應之畫素列的共同電壓線，以產生各共同電壓線的儲存電容共同電壓訊號。其中，每一共同電壓電路包括閂鎖器和電壓調整電路。閂鎖器具有一閂鎖輸入端和一觸發端，分別接收一輸入訊號，以及掃描線其中之一的掃描訊號當作觸發訊號。另外，閂鎖器還具有一正相閂鎖輸出端和一反相閂鎖輸出端。當觸發訊號被致能時，閂鎖器會依據輸入訊號的狀態，而從正相閂鎖輸出端輸出具有與輸入訊號同相位的一第一閂鎖輸出訊號，並且從反相閂鎖輸出端輸出與輸入訊號反相的一第二閂鎖輸出訊號。另外，電壓調整電路則是耦接閂鎖電路，用以調整第一閂鎖輸出訊號及第二閂鎖輸出訊號其中之一電壓位準，而產生儲存電容共同電壓訊號。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
100‧‧‧畫素單元
102、312、314、802‧‧‧開關單元
104、604、804‧‧‧儲存電容
106、606、806‧‧‧液晶電容
112、312、512、612、812、912、1112、1212、1312‧‧‧資料線
114、314、514、614、532、632、814、832、914、932、1114、1132、1214、1232、1314、1332‧‧‧掃描線
202、204、304、306、402、504、506、702、902、904、1000、1002、1102、1202、1204、1302‧‧‧共同電壓產生電路
210‧‧‧閂鎖器
212、214‧‧‧開關單元
216‧‧‧閂鎖輸入端
218‧‧‧觸發端
222、224、232、1020、1032、1042、1044、1242、1244、1246‧‧‧反相器
226、228‧‧‧閂鎖輸出端
230、1030‧‧‧電壓調整電路
300、400、500、700、800、900、1100、1200、1300‧‧‧顯示裝置
302、502、602、902‧‧‧閘極驅動模組
310、510、610、810、910、1110、1210、1310‧‧‧顯示區
316、516、616、816、834、916、1116、1216、1316‧‧‧共同電壓線
318、518、818、1118、1218、1318‧‧‧畫素
1010‧‧‧多工器(MUX)
1012、1014‧‧‧多工輸入端
1016‧‧‧選擇端
1018‧‧‧多工輸出端
1040‧‧‧緩衝電路
1206、1208‧‧‧閂鎖電路
3t0、3t1、4t0、4t1、4t2、4t3、5t0、5t1、8t0、8t1、8t2、11t0、11t1、12t0、12t1‧‧‧時間點
Clc_com、Cst_com、Cst_com[0]~Cst_com[K]、Cst_com[K-1]、Cst_com[M]、Cst_com[M+1]‧‧‧共同電壓
cp、cn‧‧‧控制端
DA‧‧‧資料訊號
FR‧‧‧輸入訊號
Frame[N]、Frame[N+1]
GND‧‧‧接地電位
IN‧‧‧輸入端
LS、LS’‧‧‧閂鎖輸出訊號
OUT‧‧‧輸出端
SC、SC[0]-SC[K]、SC[K-1]、SC[K-2]、SC[K-3]、SC[M]、SC[M+1]、SC[D0]、SC[Dn]‧‧‧掃描訊號
VDD‧‧‧電壓源
VGH、VGL‧‧‧電壓訊號
圖1繪示為一種液晶顯示裝置之畫素驅動電路。
圖2A和圖2B分別繪示為依照本發明之一實施例的共同電壓產生電路的架構圖。
圖3A繪示為依照本發明第一實施例的一種顯示裝置的架構圖。
圖3B繪示為依照本發明第一實施例的一種儲存電容共同電壓訊號的訊號時序圖。
圖4A繪示為依照本發明第二實施例的一種顯示裝置的架構圖。
圖4B繪示為依照本發明第二實施例的一種儲存電容共同電壓訊號的訊號時序圖。
圖5A繪示為依照本發明第三實施例的一種顯示裝置的架構圖。
圖5B繪示為依照本發明第三實施例的一種儲存電容共同電壓訊號的訊號時序圖。
圖6繪示為依照本發明第三實施例的一種畫素驅動電路。
圖7繪示為依照本發明第四實施例的一種顯示裝置的架構圖。
圖8A繪示為依照本發明第五實施例的一種顯示裝置的架構圖。
圖8B繪示為依照本發明第五實施例的一種儲存電容共同電壓訊號的訊號時序圖。
圖9繪示為依照本發明第六實施例的一種顯示裝置的架構圖。
圖10A和圖10B繪示為依照本發明另一實施例的共同電壓產生電路的架構圖。
圖11A繪示為依照本發明第七實施例的一種顯示裝置的架構圖。
圖11B繪示為依照本發明第七實施例的一種儲存電容共同電壓訊號的時序圖。
圖12A繪示為依照本發明第八實施例的一種顯示裝置的架構圖。
圖12B和圖12C分別繪示為依照本發明之一實施例的一種圖12A中之閂鎖電路之架構圖。
圖12D繪示為依照本發明第八實施例的一種儲存電容共同電壓訊號的時序圖。
圖13繪示為依照本發明第九實施例的一種顯示裝置的架構圖。
圖2A和圖2B分別繪示為依照本發明之一實施例的共同電壓產生電路的架構圖。請先參照圖2A，共同電壓產生電路202包括閂鎖器210和電壓調整電路230。閂鎖器210具有閂鎖輸入端216和觸發端218，分別接收外部所提供的輸入訊號FR(例如是由時序控制器所提供)以及接收掃描訊號SC當作觸發訊號，並具有反相閂鎖輸出端226以及正相閂鎖輸出端228。
閂鎖器210包括開關單元212和214。在本實施例中，開關單元212的第一端耦接輸入端216，其控制端則耦接觸發端218。另外，開關單元214的第一端和控制端分別耦接開關單元212的第二端和控制端。在本實施例中，開關單元212會在觸發訊號(即掃描訊號SC)的電位為第一電位時，將第一端和第二端導通。相對地，開關單元214則是在觸發訊號的電位為第二電位時將第一端和第二端導通。其中，第一電位為正電位(或為高電位)，而第二電位則為負電位(或為低電位)。
在本實施例中，開關單元212和214可以利用電晶體來實現。其中，電晶體212與電晶體214二者具有相反的電氣特性。在本實施例中，實現開關單元212的電晶體為N型薄膜電晶體，而實現 開關單元214的電晶體則是P型薄膜電晶體，然而本發明並不以此為限。
另外，閂鎖器210還包括反相器222和224。反相器222的輸入端耦接開關單元212的第二端，而其輸出端則耦接閂鎖器210的反相閂鎖輸出端226。另外，反相器224的輸入端耦接至反相器222的輸出端，而反相器224的輸出端耦接至開關單元214的第二端以及正相閂鎖輸出端228。在本實施例中，電壓調整電路230耦接至反相閂鎖輸出端226，藉此，電壓調整電路230就可以依據反相閂鎖輸出端226的電位而產生儲存電容共同電壓訊號Cst_com。
請接著參照圖2B，共同電壓產生電路204的架構與第一共同電壓產生電路202大致上相同。不同之處，在於共同電壓產生電路204中，電壓調整電路230是耦接至正相閂鎖輸出端228，以產生儲存電容共同電壓訊號Cst_com。在一些實施例中，電壓調整電路230可以利用反相器232來實現，其輸入端可以選擇性地耦接至閂鎖輸出端226或228，並且分別耦接至電壓源VDD以及接地電位GND，以輸出儲存電容共同電壓Cst_com。以下各段將會就共同電壓產生電路202和204的運作原理進行詳細說明。
第一實施例
圖3A繪示為依照本發明第一實施例的一種顯示裝置的架構圖。請參照圖3A，本實施例所提供的顯示裝置300，包括閘極驅動模組302、多個第一共同電壓產生電路304、多個第二共同電壓產生電路306、以及顯示區310。在顯示區310中，配置了多條掃描線314和多條共同電壓線316。其中，每一掃描線314和每一共同電壓線316分別對應於顯示區的多個畫素列其中之一，且第一共同電壓產生電路304與第二共同電壓產生電路306係為交錯排列設置。如圖所示，第一共同電壓產生電路304係耦接至對應之奇畫素列，並且第二共同電壓產生電路306耦接至對應之偶畫素列。另外，在顯示區310還配置了多條資料線312，並且資料線312的延伸方向與掃描線314的延伸方向大致上為垂直。此外，在每一資料線312、每一掃描線314和每一共同電壓線316所圍的區域內，分別提供一畫素318。於本實施例中，畫素318係利用圖1所揭露的架構來完成，然而本發明並不以此為限。
另外，閘極驅動模組302，用以輸出多個掃描訊號SC，並且每一掃描訊號SC分別對應耦接掃描線314其中之一。另外，每一 共同電壓產生電路304和306分別耦接至對應之奇畫素列以及偶畫素列。其中，位於第M畫素列之共同電壓產生電路(304或306)的輸入端可以耦接第M畫素列所對應的掃描線314，以依據第M畫素列的掃描訊號SC[M]和輸入訊號FR而產生儲存電容共同電壓訊號Cst_com，並且施加在第M畫素列所對應的共同電壓線316。其中，M為自然數。在本實施例中，第一共同電壓產生電路304是配置在奇數列或偶數列其中之一，而第二共同電壓產生電路306則是相對第一共同電壓產生電路304而配置於奇數列或偶數列其中另一。此外，在本實施例中，第一共同電壓產生電路304和第二共同電壓產生電路306分別採用共同電壓產生電路202以及共同電壓產生電路204之架構。
圖3B繪示為依照本發明第一實施例的儲存電容共同電壓訊號Cst_com的訊號時序圖。請合併參照圖2A-2B以及圖3A-3B，在本實施例中，第一共同電壓產生電路304是採用共同電壓產生電路202的架構，並且被配置於偶數列，也就是第0、2、4…列。相對地，第二共同電壓產生電路306則是採用共同電壓產生電路204的架構，並且被配置於奇數列，也就是第1、3、5…列。其中，當第0列的掃描訊號SC[0]被致能，則代表顯示面板300顯示一個新的圖框週期(Frame)的影像。
例如在3t0，第0列的掃描訊號SC[0]被致能，代表顯示面板300準備要顯示一個新的圖框週期的影像，此時輸入訊號FR會從第一電位切換至第二電位。在本實施例中，輸入訊號FR在3t0時是從高電位切換至低電位。此時，位於第0列的第一共同電壓產生電路304，亦即圖2A的開關單元214會關閉(Turn off)，而開關單元212則會導通(Turn on)。因此，反相器222之輸入端的電位就是低電位。也就是說，從反相閂鎖輸出端226所輸出之閂鎖輸出訊號LS’的電位與輸入訊號FR為反相(高電位)，而從正相閂鎖輸出端228所輸出之閂鎖輸出訊號LS的電位則與輸入訊號FR同相(低電位)。因此，電壓調整電路230在3t0時，就會調整閂鎖輸出訊號LS’的電位，而產生具有接地電位GND的儲存電容共同電壓訊號Cst_com[0]。
接著，當3t1時，掃描訊號SC[0]被禁能，則共同電壓產生電路202中的開關單元212被關閉，而開關單元214則轉而導通。因此，反相器222輸入端的電位會等於反相器224輸出端的電位，而維持閂鎖輸出端226和228的電位不改變，直至掃描訊號SC[0]下一次 被致能。
同時，在3t1時，掃描訊號SC[1]會被致能，使得位於第1列的第二共同電壓產生電路306亦即圖2B的開關單元212被導通，而開關單元214則被關閉。此時，共同電壓產生電路204就會從正相閂鎖輸出端228輸出低電位的閂鎖輸出訊號LS。如此一來，電壓調整電路230在3t1時，就可以調整閂鎖輸出訊號LS的電位，而產生具有電源電位VDD的儲存電容共同電壓訊號Cst_com[1]。同樣地，其餘共同電壓產生電路的動作原理，本領域具有通常知識者當可參照以上的敘述自行推得，在此不再贅述。
在較佳的實施例中，第一電位和第二電位之間的電位差為5伏特，並且電壓源電位VDD以及接電電位GND之間的電位差亦為5伏特。
雖然上述第一共同電壓產生電路304是採用共同電壓產生電路202的架構，而第二共同電壓產生電路306是採用共同電壓產生電路204的架構，然而本發明並不以此為限。在其它的實施例中，若是將共同電壓產生電路202應用於第二共同電壓產生電路306，而將共同電壓產生電路204應用於第一共同電壓產生電路304，並不影響本發明主要的精神。而此一原則也應用於以下的實施例，因此以下各段中不再贅述。
第二實施例
圖4A繪示為依照本發明第二實施例的一種顯示裝置的架構圖。請參照圖4A，本實施例所提供的顯示裝置400的架構與上述顯示裝置300的架構大致上相同。不同的是，在顯示裝置400中，皆是採用相同架構的共同電壓產生電路402來產生儲存電容共同電壓Cst_com。共同電壓產生電路402可以採用上述共同電壓產生電路202或204的架構，本實施例是以共同電壓產生電路202為例，然不以此為限。
圖4B繪示為依照本發明第二實施例的一種儲存電容共同電壓訊號的訊號時序圖。請合併參照圖2A以及圖4A-4B，在本實施例中，較特別地，輸入訊號FR會在一個圖框週期內，在第一電位和第二電位間來回振盪，而產生多個脈衝。此外，本實施例會藉由調整輸入訊號FR的相位，以使相鄰掃描線314所傳送的掃描訊號SC[M]和SC[M+1]在同一圖框之畫面顯示期間所對應到的輸入訊號FR之電位都 不相同。
更詳細地說，在本實施例中，若欲輸出具有高電位的儲存電容共同電壓訊號Cst_com，則需要控制對應之掃描訊號SC的致能時間偏移一個預設相位，使得輸入訊號FR每一脈衝的上升緣，會與最近之掃描訊號SC的上升緣相距一個預設相位。相對地，若欲輸出具有低電位的儲存電容共同電壓訊號Cst_com，就需要控制對應之掃描訊號SC的致能時間偏移一個預設相位，使得輸入訊號FR每一脈衝的下降緣，會與最近之掃描訊號SC的上升緣相距一個預設相位。
例如，在4t0時，掃描訊號SC[0]被致能(具有一上升緣)，然而輸入訊號FR為第二電位，而到4t1時才會從第二電位切換至第一電位。因此，在4t0時，當掃描訊號SC[0]被致能，會使得位於第0列的共同電壓產生電路202中之開關單元212被導通，而開關單元214則會被關閉。此時，由於輸入訊號FR位於第二電位，例如是低電位，因此第0列共同電壓產生電路會從反相閂鎖輸出端226輸出具有高電位的閂鎖輸出訊號LS’。因此，電壓調整電路230就可以依據閂鎖輸出訊號LS’的電位，而在4t0時產生具有低電位的儲存電容共同電壓訊號Cst_com[0]。
接著，在4t2時，掃描訊號SC[1]被致能，使得位於第1列的共同電壓產生電路202中之開關單元212被導通，而開關單元214則是被關閉。此時，輸入訊號FR切換到第一電位，因此位於第1列的共同電壓產生電路202就會從反相閂鎖輸出端226輸出低電位的閂鎖輸出訊號LS’。此時，電壓調整電路230就可以依據閂鎖輸出訊號LS’的電位，而在4t2時產生高電位的儲存電容共同電壓訊號Cst_com[1]。
同樣地，在4t3時，掃描訊號SC[2]被致能，輸入訊號FR切換到第二電位。因此，位於第2列的共同電壓產生電路202就會產生低電位的儲存電容共同電壓訊號Cst_com[2]。其餘畫素列的儲存電容共同電壓Cst_com產生方式如同上述，本領域具有通常知識者當可自行推之，在此不再贅述。
第三實施例
圖5A繪示為依照本發明第三實施例的一種顯示裝置的架構圖。請參照圖5A，本實施例提供的顯示裝置500，同樣具有閘極驅動模組502、多個第一共同電壓產生電路504、多個第二共同電壓產生電路506以及顯示區510。另外，顯示區510如同圖3A之顯示區310， 具有多條資料線512、多條掃描線514和多條共同電壓線516。而在每一資料線512、掃描線514和共同電壓線516所圍的區域中，分別配置一畫素518。
較特別的是，在本實施例中，位於第M列的共同電壓產生電路504或506會耦接第M-n條掃描線，以依據第M-n條掃描線514所傳輸的掃描訊號SC[M-n]而產生第M條共同電壓線的儲存電容共同電壓訊號Cst_com[M]，其中n為正整數，例如是1或2，係依據啞掃描線的配置數目而定。為了配合每一共同電壓產生電路504和506耦接第M-n條掃描線，因此在顯示面板500中第0列掃描線514之前，配置了n條啞掃描線532。另外，閘極驅動模組502除了提供給掃描線514多個掃描訊號SC之外，也提供啞掃描訊號SC[Dn]給啞掃描線532。
在本實施例中，以n等於1為例，第一共同電壓產生電路504是耦接到偶數列共同電壓線，可以採用共同電壓產生電路204的架構，相對地，第二共同電壓產生電路506是耦接到奇數列共同電壓線，則可以採用共同電壓產生電路202的架構。圖5B繪示為依照本發明第三實施例的一種產生儲存電容共同電壓訊號的訊號時序圖。請合併參照圖2A-2B以及圖5A-5B，在本實施例中，位於第M列之共同電壓產生電路504和506(以下分別以共同電壓產生電路204和202來表示)中的開關單元212和214的控制端是耦接至掃描訊號SC[M-n]，以依據掃描訊號SC[M-n]的狀態而決定是否導通。另外，在本實施例中，當5t0時啞掃描線532上的啞掃描訊號SC[Dn]被致能，則顯示面板500開始一個新的圖框週期。此時，在本實施例中，輸入訊號FR會從第二電位切換至第一電位，例如從低電位切換至高電位。
在5t0時，由於啞掃描訊號SC[Dn]被致能，因此共同電壓產生電路204會按照上述圖2B的敘述，而產生低電位的儲存電容共同電壓訊號Cst_com[0]。同樣地，在5t1時，由於掃描訊號SC[0]被致能，則共同電壓產生電路202會按照上述圖2A的敘述而產生高電位的儲存電容共同電壓訊號Cst_com[1]。
上述第三實施例之共同電壓產生電路，可以適用於廣視角畫素設計的顯示面板，特別是有關於一種水平電場切換(in-plane switch,IPS)驅動畫素，然不以此為限。圖6繪示為依照本發明第三實施例的一種畫素之驅動電路。請參照圖6，在廣視角平面顯示面板中，畫素518包括電晶體602、儲存電容604和液晶電容606。電晶體602的 第一端耦接對應的資料線512，而閘極端則耦接對應的掃描線514，儲存電容604與液晶電容606的兩端則是分別耦接至電晶體602的第二端以及共同電壓線516。
當掃描訊號SC[M]被致能時，電晶體602就會被導通。此時，由資料線512所傳送的資料訊號就會通過電晶體602而傳送到儲存電容604，以對儲存電容604進行充電，並且驅動液晶電容606。
第四實施例
圖7繪示為依照本發明第四實施例的一種顯示裝置的架構圖。請參照圖7，本實施例所提供的顯示裝置700的架構與上述顯示裝置500的架構大致上相同。不同的是，在顯示裝置700中，無論是奇數列或是偶數列都是採用相同架構的共同電壓產生電路702來產生儲存電容共同電壓Cst_com。其中，共同電壓產生電路702的架構可以採用上述共同電壓產生電路202或204的架構。
為了因應上述的架構，本實施例之訊號時序圖如圖5B所示，不同在於輸入訊號FR需要如圖4B所示，在一圖框週期內持續振盪，並且會被偏移一個預設相位，以使相鄰畫素列的儲存電容共同電壓Cst_com具有不同的極性。
第五實施例
圖8A繪示為依照本發明第五實施例的一種顯示裝置的架構圖。請參照圖8A，本實施例提供的顯示裝置800，同樣具有閘極驅動模組802、多個第一共同電壓產生電路804、多個第二共同電壓產生電路806以及顯示區810。另外，顯示區810也同樣具有多條資料線812、多條掃描線814和和多條共同電壓線816。同樣地，閘極驅動模組802也會輸出掃描訊號SC[M]到對應的掃描線814上。
不同的是，在本實施例中，位於第M列的共同電壓產生電路804或806會耦接第M+n條掃描線，以依據第M+n條掃描線814所傳輸的掃描訊號SC[M+n]而產生第M條共同電壓線的儲存電容共同電壓訊號Cst_com[M]。為了配合每一共同電壓產生電路804和806耦接第M+n條掃描線，因此在顯示裝置800最後一列掃描線814之後，也配置了n條啞掃描線832，一般而言，n等於1或2，但是本發明並不以此為限。相對應地，閘極驅動模組802也會提供啞掃描訊號SC[Dn]給啞掃描線832。
除此之外，在顯示區810中，還配置有共同電壓線834， 以對每一畫素818提供固定的直流液晶共同電壓訊號Clc_com。其中，畫素818的架構可以如同圖1所揭露畫素100的架構。
在本實施例中，n為1。另外，第一共同電壓產生電路804可以採用圖2B之共同電壓產生電路204的架構，而第二共同電壓產生電路806的架構則可以採用圖2A之共同電壓產生電路202的架構。不同的是，在這些實施例中，位於第M列之共同電壓產生電路804和806(以下分別以共同電壓產生電路204和202來表示)中之開關單元212和214的控制端是耦接至第M+n列的掃描訊號SC[M+n]，以依據掃描訊號SC[M+n]的訊號而決定是否導通。圖8B繪示為依照本發明第五實施例的一種儲存電容共同電壓訊號的訊號時序圖。請合併參照圖2A-2B以及圖8A-8B，在本實施例中，在8t0時，第0列掃描訊號SC[0]被致能，代表顯示面板800開始一個新的圖框週期。由於共同電壓產生電路204和202是依據掃描訊號SC[M+n]來產生儲存電容共同電壓訊號Cst_com[M]，因此即便在8t0時，掃描訊號SC[0]被致能，儲存電容共同電壓Cst_com[0]仍舊維持前一個狀態的電位，直到掃描訊號SC[0+n]被致能。
在8t1時，掃描訊號SC[1]被致能，因此位於第0列的共同電壓產生電路204會產生低電位的儲存電容共同電壓訊號Cst_com[0]。同樣地，在8t2時，掃描訊號SC[2]被致能，使得位於第1列的共同電壓產生電路202會產生高電位的儲存電容共同電壓訊號Cst_com[1]，並且本領域具有通常知識者可按照以上的敘述，自行推得其餘儲存電容共同電壓訊號Cst_com[M]的產生方式，在此不再贅述。
第六實施例
圖9繪示為依照本發明第六實施例的一種顯示裝置的架構圖。請繼續參照圖9，本實施例所提供的顯示裝置900的架構與上述顯示裝置800的架構大致上相同。不同的是，顯示裝置800皆採用具有相同架構的共同電壓產生電路902來產生儲存電容共同電壓訊號Cst_com。其中，共同電壓產生電路902可以採用上述共同電壓產生電路202和204其中之一來實現。
同樣地，為了因應此架構，本實施例之訊號時序圖如圖8B所示，不同在於輸入訊號FR就需要如圖4B所示，在一圖框週期內持續振盪，並且會被偏移一個預設相位，以使相鄰畫素列的儲存電容共同電壓Cst_com具有不同的極性。
綜上所述，本發明之實施例提供了利用選擇共同電壓產生電路的輸出訊號搭配輸入訊號FR的頻率在每次圖框週期僅需要切換一次電位，就可以達到每一列畫素的共電壓極性相反，以降低功率消耗。由於每個反相器僅需要兩個電晶體即可完成，若是採用本發明所提供的共同電壓產生電路，僅僅需要8個電晶體即可實現，因此可以降低硬體成本以及負擔，並且達到窄邊框。此外，本發明揭露之實施例，可以適用於不同畫素驅動電路的顯示面板，應用於不同顯示技術。
上述之實施例是每一掃描訊號SC分別用來驅動對應之共同電壓產生電路，以產生對應列之儲存電容共同電壓Cst_com。然而，本發明更可包含利用第M列掃描訊號SC[M]驅動對應之共同電壓產生電路以產生第M列之儲存電容共同電壓Cst_com[M]以及第M+1列之儲存電容共同電壓Cst_com[M+1]，以下各舉實施例說明之：圖10A和圖10B繪示為依照本發明另一實施例的共同電壓產生電路的架構圖。請先參照圖10A，本實施例所提供的共同電壓產生電路1000包括上述的閂鎖器210、緩衝電路1040、電壓調整電路230和1030、以及多工器(MUX)1010。
在本實施例中，緩衝電路1040具有反相器1042，其輸入端耦接閂鎖器210的正相閂鎖輸出端228，而反相器1042的輸出端則耦接反相器232的輸入端。另外，多工器1010具有第一多工輸入端1012以及第二多工輸入端1014，分別耦接正相閂鎖輸出端228和反相閂鎖輸出端226。此外，多工器1010還具有選擇端1016和多工輸出端1018。其中，選擇端1016可以接收掃描訊號SC。藉此，多工器1010可以依據掃描訊號SC的狀態，而決定從多工輸出端1018輸出正相閂鎖輸出訊號LS或是反相閂鎖輸出訊號LS’到電壓調整電路1030。在本實施例中，電壓調整電路1030具有反相器1032。藉此，電壓調整電路1030就可以調整從多工輸出端1018所輸出之訊號的電位，而從反相器1032的輸出端輸出儲存電容共同電壓訊號Cst_com[M+1]。
請接著參照10B，本實施例所提供的共同電壓產生電路1002，大致上與上述電壓產生電路1000相同。不同的是，在共同電壓產生電路1002中，緩衝電路1040還具有反相器1044，其設置於反相器1042到電壓調整電路230之間的路徑上。另外，共同電壓產生電路1002還具有一反相器1020，其配置於多工器1010到電壓調整電路1030 之間的路徑上。在以下各段中，將會詳細敘述共同電壓產生電路1000和1002的工作原理。
第七實施例
圖11A繪示為依照本發明第七實施例的一種顯示裝置的架構圖。請參照圖11A，本實施例所提供的顯示裝置1100，包括多個共同電壓產生電路1102以及顯示區1110。然而，特別的是，共同電壓產生電路1102其中的第一部份配置在顯示區1110的第一側，而共同電壓產生電路1102的第二部份則配置在顯示區1110相對於第一側的第二側。在本實施例中，每一共同電壓產生電路1102都會接收對應於第M-1畫素列所對應的掃描訊號SC，提供對應之第M畫素列和第M+1畫素列所需的儲存電容共同電壓訊號，亦即，每一共同電壓產生電路可以提供對應之兩列相鄰畫素列所需的儲存電容共同電壓訊號。此外，在每一共同電壓線1116的兩邊皆設置有共同電壓產生電路1102，藉由雙邊同時驅動共同電壓產生電路1102避免因線阻造成的壓降影響。
另外，在顯示區1110上，同樣配置有資料線1112、掃描線1114以及共同電壓線1116。此外，在第一條資料線1114之前，還配置有n條啞掃描線1132。而在每一資料線1112、掃描線1114和共同電壓線1116所圍的區域中，分別配置有畫素1118。
共同電壓產生電路1102可以採用上述共同電壓產生電路1000的架構。圖11B繪示為依照本發明第七實施例的一種儲存電容共同電壓訊號的時序圖。請合併參照圖10A以及11A-11B，在本實施例中，當啞掃描訊號SC[D0]被致能時(11t0)，則開始一個新的圖框週期。在11t0時，前一個偶數列的掃描訊號(也就是啞掃描訊號SC[D0])被致能，因此位於第1列之共同電壓產生電路1102(以下稱為共同電壓產生電路1000)之閂鎖器210會被觸發，而從正相閂鎖輸出端228輸出正相的閂鎖輸出訊號LS。接著，閂鎖輸出訊號LS經過反相器1042後會被送至第一電壓調整電路232。此時，電壓調整電路232會調整正相閂鎖輸出訊號LS的電位，而產生具有接地電位GND的儲存電容共同電壓訊號Cst_com[1]。
另一方面，在11t0時，共同電壓產生電路1000中的多工器1010會依據啞掃描訊號SC[D0]的電位，而選擇將反相閂鎖輸出訊號LS’從多工輸出端1018輸出至第二電壓調整電路1030。此時，第 二電壓調整電路1030會調整反相閂鎖輸出訊號LS’所輸出的訊號，而產生具有接地電位GND的儲存電容共同電壓訊號Cst_com[2]到第2列的共同電壓線1116。
接著，在11t1時，啞掃描訊號SC[D0]被關閉。由於位於第1列之共同電壓產生電路1000中的正相閂鎖輸出訊號LS和反相閂鎖輸出訊號LS’的電位不會改變(請參照以上的敘述)，因此儲存電容共同電壓訊號Cst_com[1]的電位會維持不變。然而，由於啞掃描線SC[D0]變為低電位，因此位於第1列之共同電壓產生電路1000中的多工器1010會選擇正相閂鎖輸出訊號LS輸出至第二電壓調整電路1030。如此一來，第二電壓調整電路1030就會調整正相閂鎖輸出訊號LS的電位，而從反相器1032的輸出端輸出具有電源電位VDD的儲存電容共同電壓訊號Cst_com[2]到第2列的共同電壓線1116。其它列之共同電壓產生電路1102的工作原理本領域具有通常知識者當可自行推知，因此不再贅述。
由於在本發明中，每一個共同電壓產生電路可以產生對應之第M列和第M+1列的儲存電容共同電壓訊號，因此本實施例中的顯示裝置可以節省邊界面積。此外，利用雙邊驅動儲存電容共同電壓訊號Cst_com的方式亦可以降低共同電壓線1116的壓降，更能提升畫面均勻度。
第八實施例
圖12A繪示為依照本發明第八實施例的一種顯示裝置的架構圖。請參照圖12A，為了使奇數列和偶數列的負載能夠一致，本實施例所提供的顯示裝置1200則包括顯示區1210、多個第一共同電壓產生電路1202配置於顯示區1210的第一側、以及多個第二共同電壓產生電路1204配置於顯示區1210的第二側。然而，特別的是，每一共同電壓產生電路1202和1204都可以提供對應之畫素列以及下一個畫素列所需的儲存電容共同電壓訊號。
特別的是，在顯示區1210的第二側還配置有閂鎖電路1206和1208。閂鎖電路1206配置在第一個第二共同電壓產生電路1204之前，並與第一個第一共同電壓產生電路1202共同產生儲存電容共同電壓訊號Cst_com[1]。相對地，閂鎖電路1208則配置於最後一個第二共同電壓產生電路1204之後，並與排序為最後一個第一共同電壓產生電路1202一起生成最後一列畫素列所需的儲存電容共同電壓訊號 Cst_com[K]。
另外，在顯示區1210上，同樣配置有資料線1212、掃描線1214以及共同電壓線1216。此外，在第一條資料線1214之前，同樣配置有n條啞掃描線1232。而在每一資料線1212、掃描線1214和共同電壓線1216所圍的區域中，分別配置有畫素1218，其架構可以採用上述圖6所揭示的架構，惟本發明並不以此為限。此外，在本實施例中，第一共同電壓產生電路1202係可提供第i及i+1畫素列的儲存電容共同電壓訊號，而第二共同電壓產生電路1204則可提供第i+1及i+2畫素列的儲存電容共同電壓訊號，i為正整數。其中，第一共同電壓產生電路1202可以採用上述共同電壓產生電路1000的架構。相對地，第二共同電壓產生電路1204則可以採用上述共同電壓產生電路1002的架構，然而本發明並不以此為限。應用本發明第八實施例之佈局方式相較於第七實施例而言亦可達到雙邊驅動用以降低壓降效應，此外，第八實施例的奇數級掃描線SC[1],SC[3]…均電連接至第二共同電壓產生電路1204；偶數級掃描線SC[0],SC[2]…均電連接至第一共同電壓產生電路1202，使得每一級掃描線1214的負載均為相同。
圖12B和圖12C分別繪示為依照本發明之一實施例的一種圖12A中之閂鎖電路1206和1208的架構圖。請先參照圖12B，閂鎖電路1206包括閂鎖器210、反相器1242、以及電壓調整電路230。反相器210的正相閂鎖輸出端228耦接至反相器1242的輸入端，而反相器1242的輸出端則耦接至電壓調整電路230的輸入端。如此一來，電壓調整電路230就可以調整反相器1242所輸出之訊號的電位，而產生儲存電容共同電壓訊號Cst_com[1]。
請接著參照圖12C，閂鎖電路1208與閂鎖電路1206大致上相同。不同之處在於，閂鎖電路1208增加了反相器1244，其配置在反相器1242和電壓調整電路230之間的路徑上。因此，在閂鎖電路1208中，電壓調整電路230則是依據反相器1244所輸出的訊號而產生儲存電容共同電壓訊號Cst_com[K]。
在另外一些實施例中，上述的閂鎖電路1206可以利用第一共同電壓產生電路1202來取代，而閂鎖電路1208則可以用第二共同電壓產生電路1204來取代。
圖12D繪示為依照本發明第八實施例的一種儲存電容共同電壓訊號的時序圖。請合併參照圖10A-10B以及12A-12D，在本 實施例中，當啞掃描訊號SC[D0]被致能時(12t0)，則開始一個新的圖框週期。在12t0時，閂鎖電路1206的閂鎖器210會被觸發，而從正相閂鎖輸出端228輸出正相閂鎖輸出訊號LS。另一方面，在12t0時，位於第2畫素列的第一共同電壓產生電路1202(以下稱為共同電壓產生電路1000)之閂鎖器210同樣也會被觸發，而從其正相閂鎖輸出端228輸出正相閂鎖輸出訊號LS。
在閂鎖電路1206中，正相閂鎖輸出訊號LS會送至反相器1242。此時，電壓調整電路230會調整反相器1242之輸出的電位，而產生具有接地電位GND的儲存電容共同電壓訊號Cst_com[1]。同樣地，在第2畫素列旁的共同電壓產生電路1000中，電壓調整電路230也會調整反相器1042之輸出的電位，而產生具有接地電位GND的儲存電容共同電壓訊號Cst_com[1]到第1列的共同電壓線1216。
另一方面，在12t0時，位於第2畫素列旁的共同電壓產生電路1000中的多工器1010會依據啞掃描訊號SC[D0]的電位，而選擇將反相閂鎖輸出訊號LS’從多工輸出端1018輸出至電壓調整電路1030。此時，電壓調整電路1030會調整反相閂鎖輸出訊號LS’的電位，而輸出具有接地電位GND的儲存電容共同電壓訊號Cst_com[2]到第2列的共同電壓線1216。
接著，在12t1時，啞掃描訊號SC[D0]被關閉。此時，如上所述，儲存電容共同電壓訊號Cst_com[1]的電位會維持不變。然而，位於第2列之共同電壓產生電路1000的多工器1010卻會因為啞掃描線SC[D0]被切換至低電位，而選擇將正相閂鎖輸出訊號LS從多工輸出端1018輸出至電壓調整電路1030。此時，電壓調整電路1030會調整正相閂鎖輸出訊號LS的電位，而輸出端輸出具有電源電位VDD的儲存電容共同電壓訊號Cst_com[2]到第2列的共同電壓線1216。
同樣地，在12t1時，位於第3畫素列旁之共同電壓產生電路1204(以下稱為共同電壓產生電路1002)中的閂鎖器210會被掃描訊號SC[1]觸發，而從正相閂鎖輸出端228輸出正相閂鎖輸出訊號LS到緩衝電路1040，並且通過緩衝電路1040送至電壓調整電路230。此時，電壓調整電路230會調整緩衝電路1040的輸出，而產生具有電壓源電位VDD的儲存電容共同電壓訊號Cst_com[2]到第2列的共同電壓線1216。
另一方面，在12t1時，在位於第3畫素列旁的共同電壓 產生電路1002中的多工器1010會依據掃描訊號SC[1]的電位，而選擇將閂鎖器210所輸出的反相閂鎖輸出訊號LS’輸出至反相器1020。此時，電壓調整電路1030會調整反相器1020之輸出的電位，而輸出具有電壓源電位VDD的儲存電容共同電壓訊號Cst_com[3]到第3列的共同電壓線1216，直到掃描訊號SC[1]被切換回低電位。以此類推，其餘共同電壓產生電路1202、1204以及閂鎖電路1206、1208的工作原理本領域具有通常知識者當可依據以上的敘述而推得，因此不再贅述。
第九實施例
圖13繪示為依照本發明第九實施例的一種顯示裝置的架構圖。請參照圖13，本實施例所提供的顯示裝置1300則包括多個共同電壓產生電路1302以及顯示區1310。同樣地，每一共同電壓產生電路1302都可以提供對應第M列以及第M+1列所需的儲存電容共同電壓訊號。特別的是，為了降低佈局面積，在本實施例中，亦可單側驅動共同電壓線1316。舉例來說，提供第M列和第M+1列儲存電容共同電壓訊號的共同電壓產生電路1302是配置在顯示區1210的第一側，而提供第M+2列和第M+3列儲存電容共同電壓訊號的共同電壓產生電路1302則配置在顯示區1210相對於第一側的第二側。簡單地說，就是每個共同電壓產生電路1302與下一個共同電壓產生電路1302分別配置於顯示區1310的不同側。
另外，在顯示區1310上，同樣也配置了資料線1312和掃描線1314。而在每一資料線1312、掃描線1314和共同電壓線1316所圍的區域中，分別配置有畫素1318，其中畫素1318的架構可以參照上述圖6所揭示的架構，惟本發明並不以此為限。另外，在第一條掃描線1314之前，還配置有n條啞掃描線1332，而n可以等於1或2，惟本發明並不以此為限。在本實施例中，每一共同電壓產生電路1302會接收前一條偶數列掃描線所傳輸的掃描訊號SC當作觸發訊號。
本實施例中每一共同電壓產生電路1302的工作原理，都與上一個實施例中的共同電壓產生電路1204相同，本領域具有通常知識者當可自行推得，因此不再贅述。由於在本實施例中，每一共同電壓產生電路1302與下一個共同電壓產生電路1302分別位於顯示區1310的不同側，如此錯位設置佈局，因此在電路的布局上可以更有彈性更能夠降低邊框的邊界。
由於在以上的幾個實施例中，共同電壓產生電路可以提供第M列和第M+1列的儲存電容共同電壓訊號，因此可以進一步減少 電晶體的數量，而降低硬體的成本。另外，前述的實施例也可以縮減顯示裝置之邊框的尺寸，而達到輕薄的目的。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
202‧‧‧共同電壓產生電路
210‧‧‧閂鎖器
212、214‧‧‧開關單元
216‧‧‧閂鎖輸入端
218‧‧‧觸發端
222、224‧‧‧反相器
226、228‧‧‧閂鎖輸出端
230‧‧‧電壓調整電路
232‧‧‧反相器
Cst_com‧‧‧儲存電容共同電壓訊號
FR‧‧‧輸入訊號
GND‧‧‧接地電位
LS’‧‧‧閂鎖輸出訊號
SC‧‧‧掃描訊號
VDD‧‧‧電壓源

Claims (26)

  1. 一種電壓產生電路，包括：一閂鎖器，具有一閂鎖輸入端和一觸發端，分別接收一輸入訊號和一觸發訊號，且該閂鎖器更具有一正相閂鎖輸出端和一反相閂鎖輸出端，其中該正相閂鎖輸出端用以輸出具有與該輸入訊號同相位的一第一閂鎖輸出訊號，該反相閂鎖輸出端用以輸出與該輸入訊號反相的一第二閂鎖輸出訊號；一第一電壓調整電路，耦接該閂鎖器，並用以輸出一第一共同電壓訊號；一多工器，具有一第一輸入端、一第二輸入端、一選擇端以及一輸出端，該第一輸入端與該第二輸入端分別耦接該正相閂鎖輸出端和該反相閂鎖輸出端，該選擇端耦接該觸發訊號，其中該多工器依據該觸發訊號而決定輸出該第一閂鎖輸出訊號或該第二閂鎖輸出訊號；以及一第二電壓調整電路，耦接該多工器之該輸出端，用以輸出一第二共同電壓訊號。
  2. 如申請專利範圍第1項所述之電壓產生電路，其中該閂鎖器包括：一第一開關單元，具有耦接至該閂鎖輸入端的一第一端、耦接至該觸發端的一控制端、以及一第二端，其中當該觸發訊號的電位為一第一電位時，該第一端和該第二端會彼此導通；一第二開關單元，具有耦接至該第一開關單元之第二端的一第一端、耦接至該觸發端的一控制端、以及耦接至該正相閂鎖輸出端的一第二端，其中當該觸發訊號的電位為一第二電位時，該第一端和該第二端會彼此導通，該第二電位的極性不同於該第一電位的極性；一第一反相器，具有一輸入端耦接該第一開關單元的第二端，以及一輸出端耦接至該反相閂鎖輸出端；以及 一第二反相器，具有一輸入端耦接至該第一反相器的該輸出端，而其輸出端則耦接至該正相閂鎖輸出端。
  3. 如申請專利範圍第2項所述之電壓產生電路，其中該第一電壓調整電路耦接該正相閂鎖輸出端用以接收該第一閂鎖輸出訊號。
  4. 如申請專利範圍第2項所述之電壓產生電路，其中該第一電壓調整電路耦接該反相閂鎖輸出端用以接收該第二閂鎖輸出訊號。
  5. 如申請專利範圍第1項所述之電壓產生電路，更包括：一緩衝電路，具有一緩衝輸入端和一緩衝輸出端，分別耦接該正相閂鎖輸出端和該第一電壓調整電路的輸入端。
  6. 一種顯示裝置，包括：一顯示區，具有多個畫素列、多條掃描線以及多條第一共同電壓線，每一掃描線和每一第一共同電壓線分別對應該些畫素列其中之一；以及多個共同電壓產生電路，分別耦接該些第一共同電壓線，每一第一共同電壓產生電路分別對應該些畫素列至少其中之一，而每一該些共同電壓產生電路包括：一閂鎖器，具有一閂鎖輸入端和一觸發端，分別接收一輸入訊號和一觸發訊號，且該閂鎖器更具有一正相閂鎖輸出端和一反相閂鎖輸出端，其中該正相閂鎖輸出端用以輸出具有與該輸入訊號同相位的一第一閂鎖輸出訊號，該反相閂鎖輸出端用以輸出與該輸入訊號反相的一第二閂鎖輸出訊號；以及一電壓調整電路，耦接該閂鎖器，用以輸出一共同電壓訊號至所對應之第一共同電壓線；其中對應於第M畫素列的該共同電壓產生電路係耦接第M-n條掃描線，用以接收第M-n畫素列對應之掃描訊號為該觸發訊號，其中M 為大於等於0的整數，且n為自然數，該顯示裝置更包括至少n+1條啞掃描線，配置於該些掃描線之前。
  7. 如申請專利範圍第6項所述之顯示裝置，其中在奇數和偶數畫素列二者其中之一所對應的該些共同電壓產生電路中，該電壓調整電路耦接該正相閂鎖輸出端用以接收該第一閂鎖輸出訊號，在奇數和偶數畫素列二者其中另一所對應的該些共同電壓產生電路中，該電壓調整電路耦接該反相閂鎖輸出端用以接收該第二閂鎖輸出訊號。
  8. 如申請專利範圍第6項所述之顯示裝置，其中每一共同電壓產生電路的該電壓調整電路係耦接該正相閂鎖輸出端，用以接收從該第一閂鎖輸出訊號而產生該共同電壓訊號。
  9. 如申請專利範圍第6項所述之顯示裝置，其中每一共同電壓產生電路的該電壓調整電路係耦接該反相閂鎖輸出端，用以接收從該第二閂鎖輸出訊號而產生該共同電壓訊號。
  10. 如申請專利範圍第6項所述之顯示裝置，其中對應於第M畫素列的該共同電壓產生電路係耦接第M條掃描線，用以接收第M畫素列對應之掃描訊號為該觸發訊號，其中M為大於等於0的整數。
  11. 如申請專利範圍第6項所述之顯示裝置，更包括多個資料線，其中每一該些畫素單元包括：一薄膜電晶體，具有耦接至該些資料線其中之一的第一端、以及耦接至該些掃描線其中之一的閘極端；一液晶電容，其第一端耦接至該薄膜電晶體的第二端，其第二端則耦接至該些第一共同電壓線其中之一；以及一儲存電容，其第一端和第二端分別與該液晶電容的第一端和第二端相耦接。
  12. 如申請專利範圍第6項所述之顯示裝置，其中對應於第M畫素列的該共同電壓產生電路係耦接第M+n條掃描線，用以接收第M+n畫素列所對應之掃描線所傳送的掃描訊號當作該觸發訊號，其中M為包含0的整數，而n為自然數。
  13. 如申請專利範圍第12項所述之顯示裝置，更包括至少n條啞掃描線，配置在最後一條掃描線之後。
  14. 如申請專利範圍第6項所述之顯示裝置，其中該閂鎖器包括：一第一開關單元，具有耦接至該閂鎖輸入端的一第一端、耦接至該觸發端的一控制端、以及一第二端，其中當該觸發訊號的電位為一第一電位時，該第一端和該第二端會彼此導通；一第二開關單元，具有耦接至該第一開關單元之第二端的一第一端、耦接至該觸發端的一控制端、以及耦接至該正相閂鎖輸出端的一第二端，其中當該觸發訊號的電位為一第二電位時，該第一端和該第二端會彼此導通，該第二狀態的電位的極性不同於該第一電位的極性；一第一反相器，具有一輸入端耦接該第一開關單元的第二端，以及一輸出端耦接至該反相閂鎖輸出端；以及一第二反相器，具有一輸入端耦接至該第一反相器的該輸出端，而其輸出端則耦接至該正相閂鎖輸出端。
  15. 如申請專利範圍第6項所述之顯示裝置，更包括多個資料線及至少一第二共同電壓線，其中每一第二共同電壓線分別對應該些畫素列其中之一，而每一該些畫素單元包括：一薄膜電晶體，具有耦接至該些資料線其中之一的第一端、以及耦接至該些掃描線其中之一的閘極端；一液晶電容，其第一端耦接至該薄膜電晶體的第二端，其第二端則耦接至該些第二共同電壓線其中之一，其中該第二共同電壓線係用 以傳送一液晶共同電壓訊號；以及一儲存電容，其第一端耦接至該薄膜電晶體的第二端，其第二端則耦接至該些第一共同電壓線其中之一，用以接收該共同電壓訊號。
  16. 如申請專利範圍第6項所述之顯示裝置，更包括一圖框畫面的期間，該輸入訊號在一第一電位和一第二電位之間震盪，且該輸入訊號的上升緣以及下降緣與該些掃描訊號的上升緣具有一延遲相位，以使該閂鎖器根據該輸入訊號與該觸發訊號選擇地產生該第一閂鎖輸出訊號以及該第二閂鎖輸出訊號。
  17. 如申請專利範圍第6項所述之顯示裝置，更包括一圖框畫面的期間，該輸入訊號維持同一電壓位準，以使該閂鎖器根據該輸入訊號與該觸發訊號選擇地產生該第一閂鎖輸出訊號以及該第二閂鎖輸出訊號。
  18. 如申請專利範圍第6或12項所述之顯示裝置，更包括一圖框畫面的期間，該輸入訊號維持同一電壓位準且該圖框期間包含該些啞掃描線的致能時間。
  19. 一種顯示裝置，包括：一顯示區，具有多個畫素列、多條掃描線以及多條共同電壓線，每一掃描線和每一共同電壓線分別對應該些畫素列其中之一；多個第一共同電壓產生電路，設置於該顯示區之第一側，用以提供對應於該些畫素列中相鄰二者的共同電壓訊號；以及多個第二共同電壓產生電路，相應於該些第一共同電壓產生電路設置於該顯示區之第二側，用以提供該些畫素列中相鄰二者的共同電壓訊號，其中每一第一共同電壓產生電路與每一第二共同電壓產生電路包括：一閂鎖器，具有一閂鎖輸入端和一觸發端，分別接收一輸入訊號 以及一掃描訊號，且該閂鎖器具有一正相閂鎖輸出端和一反相閂鎖輸出端，分別用以輸出具有與該輸入訊號同相位的一正相閂鎖輸出訊號，以及輸出與該輸入訊號反相的一反相閂鎖輸出訊號；以及一緩衝電路，其輸入端耦接該閂鎖器的正相閂鎖輸出端；一第一電壓調整電路，用以依據該緩衝電路之輸出端的電位而輸出對應之兩相鄰畫素列中第一者的一共同電壓訊號；一多工器，具有一多工輸入端、一多工輸入端、一選擇端以及一多工輸出端，其中該多工輸入端與該多工輸入端分別耦接該閂鎖器的正相閂鎖輸出端和反相閂鎖輸出端，且該選擇端耦接該閂鎖器所接收的該掃描訊號，以依據對應之該掃描訊號而決定輸出該正相閂鎖輸出訊號或該反相閂鎖輸出訊號；以及一第二電壓調整電路，耦接該多工器，以依據該多工輸出端的電位，而輸出對應之兩相鄰畫素列中第二者的一共同電壓訊號。
  20. 如申請專利範圍第19項所述之顯示裝置，其中每一該些第二共同電壓產生電路更包括：一反相器，耦接於該多工器與該第二電壓調整電路之間。
  21. 如申請專利範圍第19項所述之顯示裝置，其中該閂鎖器包括：一第一開關單元，具有耦接至該閂鎖輸入端的一第一端、耦接至該觸發端的一控制端、以及一第二端，其中當該掃描訊號的電位為一第一電位時，該第一端和該第二端會彼此導通；一第二開關單元，具有耦接至該第一開關單元之第二端的一第一端、耦接至該觸發端的一控制端、以及耦接至該正相閂鎖輸出端的一第二端，其中當該掃描訊號的電位為一第二電位時，該第一端和該第二端會彼此導通，該第二狀態的電位的極性不同於該第一電位的極性；一第一反相器，具有一輸入端耦接該第一開關單元的第二端，以及一輸出端耦接至該反相閂鎖輸出端；以及一第二反相器，具有一輸入端耦接至該第一反相器的該輸出端， 而其輸出端則耦接至該正相閂鎖輸出端。
  22. 如申請專利範圍第19項所述之顯示裝置，其中每一該些第一共同電壓產生電路對應於一第二共同電壓產生電路，且兩者分別耦接於所對應之兩相鄰畫素列的相對兩側。
  23. 如申請專利範圍第19項所述之顯示裝置，其中每一該些第一共同電壓產生電路用以產生對應於第4M-3畫素列和第4M-2畫素列的共同電壓訊號，而每一該些第二共同電壓產生電路用以產生對應於第4M-1和第4M畫素列的共同電壓訊號，其中M為正整數。
  24. 如申請專利範圍第20項所述之顯示裝置，其中各該第一共同電壓產生電路用以產生對應於第2M-1畫素列和第2M畫素列的共同電壓訊號，而各該第二共同電壓產生電路用以產生對應於第2M畫素列和第2M+1畫素列的共同電壓訊號，其中M為正整數。
  25. 如申請專利範圍第24項所述之顯示裝置，更包含：一第一閂鎖電路，電連接於第一畫素列，用以輸出一共同電壓訊號至該第一畫素列所對應之一共同電壓線；以及一第二閂鎖電路，電連接於最後一列畫素列，用以輸出一共同電壓訊號至該最後一列畫素列之一共同電壓線。
  26. 如申請專利範圍第25項所述之顯示裝置，其中該第一閂鎖電路包括：一第一閂鎖器，具有一閂鎖輸入端和一觸發端，分別用以接收一輸入訊號以及對應於一啞掃描線的掃描訊號，以依據所接收之觸發訊號輸出具有與所接收到之輸入訊號同相位的一正相閂鎖輸出訊號，其中該啞掃描線配置於排序在最前之掃描線之前；以及一第三反相器，用以接收該第一閂鎖器所輸出的正相閂鎖輸出訊 號；一第三電壓調整電路，用以依據該第三反相器之一輸出端的電位而輸出對應於該第一畫素列的共同電壓訊號；以及該第二閂鎖電路包括：一第二閂鎖器，具有一閂鎖輸入端和一觸發端，分別接收一輸入訊號以及對應於排序為倒數第二之掃描線的掃描訊號，以依據所接收之該掃描訊號而輸出與所接收到之輸入訊號同相位的一正相閂鎖輸出訊號；以及一第四反相器，用以接收該第二閂鎖器所輸出之該正相閂鎖輸出訊號；一第五反相器，耦接該第四反相器的輸出端；以及一第四電壓調整電路，用以依據該第五反相器之輸出端的電位而輸出對應於該最後一列畫素列的共同電壓訊號。
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