CN103440849A - 显示装置及其共同电压产生电路 - Google Patents

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CN103440849A CN2013102445575A CN201310244557A CN103440849A CN 103440849 A CN103440849 A CN 103440849A CN 2013102445575 A CN2013102445575 A CN 2013102445575A CN 201310244557 A CN201310244557 A CN 201310244557A CN 103440849 A CN103440849 A CN 103440849A
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Abstract

一种适用于一显示装置的共同电压产生电路及显示装置，包括锁存器和电压调整电路。锁存器是依据一输入信号，而分别从一正相锁存输出端和一反相锁存输出端输出一第一锁存输出信号和一第二锁存输出信号。其中，第二锁存输出信号与输入信号和第一锁存输出信号反相。电压调整电路用以调整第一锁存输出信号或第二锁存输出信号的电压电位。

Description

显示装置及其共同电压产生电路
技术领域
本发明涉及一种显示器的架构，且特别是有关于一种显示器中提供共同电压的电路的架构。
背景技术
图1绘示为一种公知液晶显示装置的像素驱动电路。请参照图1，在像素100中，包括晶体管102，其具有耦接至数据线112的第一端，耦接至扫描线114的栅极端。另外，像素100还包括储存电容104和液晶电容106。储存电容104的一端耦接晶体管102的第二端且储存电容的另一端耦接共同电压Cst_com，而液晶电容106的一端耦接晶体管102的第二端而液晶电容106的另一端耦接至液晶共同电压Clc_com。其中，液晶共同电压Clc_com为固定的直流电压信号。
当扫描信号从扫描线114施加到晶体管102时，晶体管102会被开启。此时，若是数据信号从数据线112送至晶体管102的第一端时，就会被导通至晶体管102的第二端，而对储存电容104充电。当储存电容104被充电完成后，储存电容共同电压Cst_com的电位会被调整而提升或拉低，使得晶体管102的第二端的电位到达一预设电位，并且进而使液晶电容106的电压达到预设的电位。
然而现今共同电压产生电路的电路架构因过于庞大并且占据显示装置的边框，使得显示装置无法有效降低边框面积而达到窄边框的需求。
发明内容
本发明提供一种显示装置，包括显示区、多个扫描线、多个共同电压线和多个共同电压产生电路，并且每一扫描线和每一共同电压线分别对应于像素列其中之一。显示区具有多个像素列依序排列，并且每一像素依序排列有多个像素驱动电路。另外，各扫描线和各共电压线分别对应像素列其中之一，以耦接对应的像素列中的像素单元。类似地，每一共同电压产生电路分别对应像素列至少其中之一，并且耦接对应的像素列的共同电压线，以产生各共同电压线的储存电容共同电压信号。其中，每一共同电压电路包括锁存器和电压调整电路。锁存器具有一锁存输入端和一触发端，分别接收一输入信号，以及扫描线其中之一的扫描信号当作触发信号。另外，锁存器还具有一正相锁存输出端和一反相锁存输出端。当触发信号被致能时，锁存器会依据输入信号的状态，而从正相锁存输出端输出具有与输入信号同相位的一第一锁存输出信号，并且从反相锁存输出端输出与输入信号反相的一第二锁存输出信号。另外，电压调整电路则是耦接锁存电路，用以调整第一锁存输出信号及第二锁存输出信号其中之一电压电位，而产生储存电容共同电压信号。
本发明公开一种显示装置，其包括一显示区，具有多个像素列、多条扫描线以及多条共同电压线，每一扫描线和每一共同电压线分别对应这些像素列其中之一；以及多个共同电压产生电路，分别耦接这些共同电压线，每一共同电压产生电路分别对应这些像素列至少其中之一，而每一这些共同电压产生电路包括：一锁存器，具有一锁存输入端和一触发端，分别接收一输入信号和一触发信号，且该锁存器更具有一正相锁存输出端和一反相锁存输出端，其中该正相锁存输出端用以输出具有与该输入信号同相位的一第一锁存输出信号，该反相锁存输出端用以输出与该输入信号反相的一第二锁存输出信号；以及一电压调整电路，耦接该锁存器，用以输出一共同电压信号至所对应的共同电压线。
本发明另公开一种显示装置，包括一显示区，具有多个像素列、多条扫描线以及多条共同电压线，每一扫描线和每一共同电压线分别对应这些像素列其中之一；多个第一共同电压产生电路，设置于该显示区的第一侧，用以提供对应于这些像素列中相邻二者的共同电压信号；以及多个第二共同电压产生电路，相应于这些第一共同电压产生电路设置于该显示区的第二侧，用以提供这些像素列中相邻二者的共同电压信号，其中每一第一共同电压产生电路与每一第二共同电压产生电路包括：一锁存器，具有一锁存输入端和一触发端，分别接收一输入信号以及一扫描信号，且该锁存器具有一正相锁存输出端和一反相锁存输出端，分别用以输出具有与该输入信号同相位的一正相锁存输出信号，以及输出与该输入信号反相的一反相锁存输出信号；以及一缓冲电路，其输入端耦接该锁存器的正相锁存输出端；一第一电压调整电路，用以依据该缓冲电路的输出端的电位而输出对应的两相邻像素列中第一者的一共同电压信号；一多路复用器，具有一多路复用输入端、一多路复用输入端、一选择端以及一多路复用输出端，其中该多路复用输入端与该多路复用输入端分别耦接该锁存器的正相锁存输出端和反相锁存输出端，且该选择端耦接该锁存器所接收的该扫描信号，以依据对应的该扫描信号而决定输出该正相锁存输出信号或该反相锁存输出信号；以及一第二电压调整电路，耦接该多路复用器，以依据该多路复用输出端的电位，而输出对应的两相邻像素列中第二者的一共同电压信号。
本发明还公开一种电压产生电路，包括一锁存器，具有一锁存输入端和一触发端，分别接收一输入信号和一触发信号，且该锁存器更具有一正相锁存输出端和一反相锁存输出端，其中该正相锁存输出端用以输出具有与该输入信号同相位的一第一锁存输出信号，该反相锁存输出端用以输出与该输入信号反相的一第二锁存输出信号；以及一第一电压调整电路，耦接该锁存器，并用以输出一第一共同电压信号。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
图1绘示为一种液晶显示装置的像素驱动电路；
图2A和图2B分别绘示为依照本发明的一实施例的共同电压产生电路的架构图；
图3A绘示为依照本发明第一实施例的一种显示装置的架构图；
图3B绘示为依照本发明第一实施例的一种储存电容共同电压信号的信号时序图；
图4A绘示为依照本发明第二实施例的一种显示装置的架构图；
图4B绘示为依照本发明第二实施例的一种储存电容共同电压信号的信号时序图；
图5A绘示为依照本发明第三实施例的一种显示装置的架构图；
图5B绘示为依照本发明第三实施例的一种储存电容共同电压信号的信号时序图；
图6绘示为依照本发明第三实施例的一种像素驱动电路；
图7绘示为依照本发明第四实施例的一种显示装置的架构图；
图8A绘示为依照本发明第五实施例的一种显示装置的架构图；
图8B绘示为依照本发明第五实施例的一种储存电容共同电压信号的信号时序图；
图9绘示为依照本发明第六实施例的一种显示装置的架构图；
图10A和图10B绘示为依照本发明另一实施例的共同电压产生电路的架构图；
图11A绘示为依照本发明第七实施例的一种显示装置的架构图；
图11B绘示为依照本发明第七实施例的一种储存电容共同电压信号的时序图；
图12A绘示为依照本发明第八实施例的一种显示装置的架构图；
图12B和图12C分别绘示为依照本发明的一实施例的一种图12A中的锁存电路的架构图；
图12D绘示为依照本发明第八实施例的一种储存电容共同电压信号的时序图；
图13绘示为依照本发明第九实施例的一种显示装置的架构图。
其中，附图标记
100：像素单元              102、312、314、802：开关单元
104、604、804：储存电容    106、606、806：液晶电容
112、312、512、612、812、912、1112、1212、1312：数据线
114、314、514、614、532、632、814、832、914、932、1114、1132、1214、1232、1314、1332：扫描线
202、204、304、306、402、504、506、702、902、904、1000、1002、1102、1202、1204、1302：共同电压产生电路
210：锁存器        212、214：开关单元
216：锁存输入端    218：触发端
222、224、232、1020、1032、1042、1044、1242、1244、1246：反相器
226、228：锁存输出端    230、1030：电压调整电路
300、400、500、700、800、900、1100、1200、1300：显示装置
302、502、602、902：栅极驱动模块
310、510、610、810、910、1110、1210、1310：显示区
316、516、616、816、834、916、1116、1216、1316：共同电压线
318、518、818、1118、1218、1318：像素
1010：多路复用器(MUX)    1012、1014：多路复用输入端
1016：选择端             1018：多路复用输出端
1040：缓冲电路           1206、1208：锁存电路
3t0、3t1、4t0、4t1、4t2、4t3、5t0、5t1、8t0、8t1、8t2、11t0、11t1、12t0、12t1：时间点
Clc_com、Cst_com、Cst_com[0]～Cst_com[K]、Cst_com[K-1]、Cst_com[M]、Cst_com[M+1]：共同电压
cp、cn：控制端           DA：数据信号
FR：输入信号             Frame[N]、Frame[N+1]
GND：接地电位            IN：输入端
LS、LS’：锁存输出信号   OUT：输出端
SC、SC[0]-SC[K]、SC[K-1]、SC[K-2]、SC[K-3]、SC[M]、SC[M+1]、SC[D0]、SC[Dn]：扫描信号
VDD：电压源    VGH、VGL：电压信号
具体实施方式
图2A和图2B分别绘示为依照本发明的一实施例的共同电压产生电路的架构图。请先参照图2A，共同电压产生电路202包括锁存器210和电压调整电路230。锁存器210具有锁存输入端216和触发端218，分别接收外部所提供的输入信号FR(例如是由时序控制器所提供)以及接收扫描信号SC当作触发信号，并具有反相锁存输出端226以及正相锁存输出端228。
锁存器210包括开关单元212和214。在本实施例中，开关单元212的第一端耦接输入端216，其控制端则耦接触发端218。另外，开关单元214的第一端和控制端分别耦接开关单元212的第二端和控制端。在本实施例中，开关单元212会在触发信号(即扫描信号SC)的电位为第一电位时，将第一端和第二端导通。相对地，开关单元214则是在触发信号的电位为第二电位时将第一端和第二端导通。其中，第一电位为正电位(或为高电位)，而第二电位则为负电位(或为低电位)。
在本实施例中，开关单元212和214可以利用晶体管来实现。其中，晶体管212与晶体管214二者具有相反的电气特性。在本实施例中，实现开关单元212的晶体管为N型薄膜晶体管，而实现开关单元214的晶体管则是P型薄膜晶体管，然而本发明并不以此为限。
另外，锁存器210还包括反相器222和224。反相器222的输入端耦接开关单元212的第二端，而其输出端则耦接锁存器210的反相锁存输出端226。另外，反相器224的输入端耦接至反相器222的输出端，而反相器224的输出端耦接至开关单元214的第二端以及正相锁存输出端228。在本实施例中，电压调整电路230耦接至反相锁存输出端226，借此，电压调整电路230就可以依据反相锁存输出端226的电位而产生储存电容共同电压信号Cst_com。
请接着参照图2B，共同电压产生电路204的架构与第一共同电压产生电路202大致上相同。不同之处，在于共同电压产生电路204中，电压调整电路230是耦接至正相锁存输出端228，以产生储存电容共同电压信号Cst_com。在一些实施例中，电压调整电路230可以利用反相器232来实现，其输入端可以选择性地耦接至锁存输出端226或228，并且分别耦接至电压源VDD以及接地电位GND，以输出储存电容共同电压Cst_com。以下各段将会就共同电压产生电路202和204的运作原理进行详细说明。
第一实施例
图3A绘示为依照本发明第一实施例的一种显示装置的架构图。请参照图3A，本实施例所提供的显示装置300，包括栅极驱动模块302、多个第一共同电压产生电路304、多个第二共同电压产生电路306、以及显示区310。在显示区310中，配置了多条扫描线314和多条共同电压线316。其中，每一扫描线314和每一共同电压线316分别对应于显示区的多个像素列其中之一，且第一共同电压产生电路304与第二共同电压产生电路306为交错排列设置。如图所示，第一共同电压产生电路304耦接至对应的奇像素列，并且第二共同电压产生电路306耦接至对应的偶像素列。另外，在显示区310还配置了多条数据线312，并且数据线312的延伸方向与扫描线314的延伸方向大致上为垂直。此外，在每一数据线312、每一扫描线314和每一共同电压线316所围的区域内，分别提供一像素318。于本实施例中，像素318利用图1所公开的架构来完成，然而本发明并不以此为限。
另外，栅极驱动模块302，用以输出多个扫描信号SC，并且每一扫描信号SC分别对应耦接扫描线314其中之一。另外，每一共同电压产生电路304和306分别耦接至对应的奇像素列以及偶像素列。其中，位于第M像素列的共同电压产生电路(304或306)的输入端可以耦接第M像素列所对应的扫描线314，以依据第M像素列的扫描信号SC[M]和输入信号FR而产生储存电容共同电压信号Cst_com，并且施加在第M像素列所对应的共同电压线316。其中，M为自然数。在本实施例中，第一共同电压产生电路304是配置在奇数列或偶数列其中之一，而第二共同电压产生电路306则是相对第一共同电压产生电路304而配置于奇数列或偶数列其中另一。此外，在本实施例中，第一共同电压产生电路304和第二共同电压产生电路306分别采用共同电压产生电路202以及共同电压产生电路204的架构。
图3B绘示为依照本发明第一实施例的储存电容共同电压信号Cst_com的信号时序图。请合并参照图2A-2B以及图3A-3B，在本实施例中，第一共同电压产生电路304是采用共同电压产生电路202的架构，并且被配置于偶数列，也就是第0、2、4…列。相对地，第二共同电压产生电路306则是采用共同电压产生电路204的架构，并且被配置于奇数列，也就是第1、3、5…列。其中，当第0列的扫描信号SC[0]被致能，则代表显示面板300显示一个新的图框周期(Frame)的影像。
例如在3t0，第0列的扫描信号SC[0]被致能，代表显示面板300准备要显示一个新的图框周期的影像，此时输入信号FR会从第一电位切换至第二电位。在本实施例中，输入信号FR在3t0时是从高电位切换至低电位。此时，位于第0列的第一共同电压产生电路304，亦即图2A的开关单元214会关闭(Turn off)，而开关单元212则会导通(Turn on)。因此，反相器222的输入端的电位就是低电位。也就是说，从反相锁存输出端226所输出的锁存输出信号LS’的电位与输入信号FR为反相(高电位)，而从正相锁存输出端228所输出的锁存输出信号LS的电位则与输入信号FR同相(低电位)。因此，电压调整电路230在3t0时，就会调整锁存输出信号LS’的电位，而产生具有接地电位GND的储存电容共同电压信号Cst_com[0]。
接着，当3t1时，扫描信号SC[0]被禁能，则共同电压产生电路202中的开关单元212被关闭，而开关单元214则转而导通。因此，反相器222输入端的电位会等于反相器224输出端的电位，而维持锁存输出端226和228的电位不改变，直至扫描信号SC[0]下一次被致能。
同时，在3t1时，扫描信号SC[1]会被致能，使得位于第1列的第二共同电压产生电路306亦即图2B的开关单元212被导通，而开关单元214则被关闭。此时，共同电压产生电路204就会从正相锁存输出端228输出低电位的锁存输出信号LS。如此一来，电压调整电路230在3t1时，就可以调整锁存输出信号LS的电位，而产生具有电源电位VDD的储存电容共同电压信号Cst_com[1]。同样地，其余共同电压产生电路的动作原理，本领域具有通常知识者当可参照以上的叙述自行推得，在此不再赘述。
在较佳的实施例中，第一电位和第二电位之间的电位差为5伏特，并且电压源电位VDD以及接电电位GND之间的电位差亦为5伏特。
虽然上述第一共同电压产生电路304是采用共同电压产生电路202的架构，而第二共同电压产生电路306是采用共同电压产生电路204的架构，然而本发明并不以此为限。在其它的实施例中，若是将共同电压产生电路202应用于第二共同电压产生电路306，而将共同电压产生电路204应用于第一共同电压产生电路304，并不影响本发明主要的精神。而此一原则也应用于以下的实施例，因此以下各段中不再赘述。
第二实施例
图4A绘示为依照本发明第二实施例的一种显示装置的架构图。请参照图4A，本实施例所提供的显示装置400的架构与上述显示装置300的架构大致上相同。不同的是，在显示装置400中，皆是采用相同架构的共同电压产生电路402来产生储存电容共同电压Cst_com。共同电压产生电路402可以采用上述共同电压产生电路202或204的架构，本实施例是以共同电压产生电路202为例，但不以此为限。
图4B绘示为依照本发明第二实施例的一种储存电容共同电压信号的信号时序图。请合并参照图2A以及图4A-4B，在本实施例中，较特别地，输入信号FR会在一个图框周期内，在第一电位和第二电位间来回振荡，而产生多个脉冲。此外，本实施例会通过调整输入信号FR的相位，以使相邻扫描线314所传送的扫描信号SC[M]和SC[M+1]在同一图框的画面显示期间所对应到的输入信号FR的电位都不相同。
更详细地说，在本实施例中，若欲输出具有高电位的储存电容共同电压信号Cst_com，则需要控制对应的扫描信号SC的致能时间偏移一个预设相位，使得输入信号FR每一脉冲的上升沿，会与最近的扫描信号SC的上升沿相距一个预设相位。相对地，若欲输出具有低电位的储存电容共同电压信号Cst_com，就需要控制对应的扫描信号SC的致能时间偏移一个预设相位，使得输入信号FR每一脉冲的下降沿，会与最近的扫描信号SC的上升沿相距一个预设相位。
例如，在4t0时，扫描信号SC[0]被致能(具有一上升沿)，然而输入信号FR为第二电位，而到4t1时才会从第二电位切换至第一电位。因此，在4t0时，当扫描信号SC[0]被致能，会使得位于第0列的共同电压产生电路202中的开关单元212被导通，而开关单元214则会被关闭。此时，由于输入信号FR位于第二电位，例如是低电位，因此第0列共同电压产生电路会从反相锁存输出端226输出具有高电位的锁存输出信号LS’。因此，电压调整电路230就可以依据锁存输出信号LS’的电位，而在4t0时产生具有低电位的储存电容共同电压信号Cst_com[0]。
接着，在4t2时，扫描信号SC[1]被致能，使得位于第1列的共同电压产生电路202中的开关单元212被导通，而开关单元214则是被关闭。此时，输入信号FR切换到第一电位，因此位于第1列的共同电压产生电路202就会从反相锁存输出端226输出低电位的锁存输出信号LS’。此时，电压调整电路230就可以依据锁存输出信号LS’的电位，而在4t2时产生高电位的储存电容共同电压信号Cst_com[1]。
同样地，在4t3时，扫描信号SC[2]被致能，输入信号FR切换到第二电位。因此，位于第2列的共同电压产生电路202就会产生低电位的储存电容共同电压信号Cst_com[2]。其余像素列的储存电容共同电压Cst_com产生方式如同上述，本领域普通技术人员当可自行推之，在此不再赘述。
第三实施例
图5A绘示为依照本发明第三实施例的一种显示装置的架构图。请参照图5A，本实施例提供的显示装置500，同样具有栅极驱动模块502、多个第一共同电压产生电路504、多个第二共同电压产生电路506以及显示区510。另外，显示区510如同图3A的显示区310，具有多条数据线512、多条扫描线514和多条共同电压线516。而在每一数据线512、扫描线514和共同电压线516所围的区域中，分别配置一像素518。
较特别的是，在本实施例中，位于第M列的共同电压产生电路504或506会耦接第M-n条扫描线，以依据第M-n条扫描线514所传输的扫描信号SC[M-n]而产生第M条共同电压线的储存电容共同电压信号Cst_com[M]，其中n为正整数，例如是1或2，依据哑扫描线的配置数目而定。为了配合每一共同电压产生电路504和506耦接第M-n条扫描线，因此在显示面板500中第0列扫描线514之前，配置了n条哑扫描线532。另外，栅极驱动模块502除了提供给扫描线514多个扫描信号SC之外，也提供哑扫描信号SC[Dn]给哑扫描线532。
在本实施例中，以n等于1为例，第一共同电压产生电路504是耦接到偶数列共同电压线，可以采用共同电压产生电路204的架构，相对地，第二共同电压产生电路506是耦接到奇数列共同电压线，则可以采用共同电压产生电路202的架构。图5B绘示为依照本发明第三实施例的一种产生储存电容共同电压信号的信号时序图。请合并参照图2A-2B以及图5A-5B，在本实施例中，位于第M列的共同电压产生电路504和506(以下分别以共同电压产生电路204和202来表示)中的开关单元212和214的控制端是耦接至扫描信号SC[M-n]，以依据扫描信号SC[M-n]的状态而决定是否导通。另外，在本实施例中，当5t0时哑扫描线532上的哑扫描信号SC[Dn]被致能，则显示面板500开始一个新的图框周期。此时，在本实施例中，输入信号FR会从第二电位切换至第一电位，例如从低电位切换至高电位。
在5t0时，由于哑扫描信号SC[Dn]被致能，因此共同电压产生电路204会按照上述图2B的叙述，而产生低电位的储存电容共同电压信号Cst_com[0]。同样地，在5t1时，由于扫描信号SC[0]被致能，则共同电压产生电路202会按照上述图2A的叙述而产生高电位的储存电容共同电压信号Cst_com[1]。
上述第三实施例的共同电压产生电路，可以适用于广视角像素设计的显示面板，特别是有关于一种水平电场切换(in-plane switch,IPS)驱动像素，但不以此为限。图6绘示为依照本发明第三实施例的一种像素的驱动电路。请参照图6，在广视角平面显示面板中，像素518包括晶体管602、储存电容604和液晶电容606。晶体管602的第一端耦接对应的数据线512，而栅极端则耦接对应的扫描线514，储存电容604与液晶电容606的两端则是分别耦接至晶体管602的第二端以及共同电压线516。
当扫描信号SC[M]被致能时，晶体管602就会被导通。此时，由数据线512所传送的数据信号就会通过晶体管602而传送到储存电容604，以对储存电容604进行充电，并且驱动液晶电容606。
第四实施例
图7绘示为依照本发明第四实施例的一种显示装置的架构图。请参照图7，本实施例所提供的显示装置700的架构与上述显示装置500的架构大致上相同。不同的是，在显示装置700中，无论是奇数列或是偶数列都是采用相同架构的共同电压产生电路702来产生储存电容共同电压Cst_com。其中，共同电压产生电路702的架构可以采用上述共同电压产生电路202或204的架构。
为了因应上述的架构，本实施例的信号时序图如图5B所示，不同在于输入信号FR需要如图4B所示，在一图框周期内持续振荡，并且会被偏移一个预设相位，以使相邻像素列的储存电容共同电压Cst_com具有不同的极性。
第五实施例
图8A绘示为依照本发明第五实施例的一种显示装置的架构图。请参照图8A，本实施例提供的显示装置800，同样具有栅极驱动模块802、多个第一共同电压产生电路804、多个第二共同电压产生电路806以及显示区810。另外，显示区810也同样具有多条数据线812、多条扫描线814和和多条共同电压线816。同样地，栅极驱动模块802也会输出扫描信号SC[M]到对应的扫描线814上。
不同的是，在本实施例中，位于第M列的共同电压产生电路804或806会耦接第M+n条扫描线，以依据第M+n条扫描线814所传输的扫描信号SC[M+n]而产生第M条共同电压线的储存电容共同电压信号Cst_com[M]。为了配合每一共同电压产生电路804和806耦接第M+n条扫描线，因此在显示装置800最后一列扫描线814之后，也配置了n条哑扫描线832，一般而言，n等于1或2，但是本发明并不以此为限。相对应地，栅极驱动模块802也会提供哑扫描信号SC[Dn]给哑扫描线832。
除此之外，在显示区810中，还配置有共同电压线834，以对每一像素818提供固定的直流液晶共同电压信号Clc_com。其中，像素818的架构可以如同图1所公开的像素100的架构。
在本实施例中，n为1。另外，第一共同电压产生电路804可以采用图2B的共同电压产生电路204的架构，而第二共同电压产生电路806的架构则可以采用图2A的共同电压产生电路202的架构。不同的是，在这些实施例中，位于第M列的共同电压产生电路804和806(以下分别以共同电压产生电路204和202来表示)中的开关单元212和214的控制端是耦接至第M+n列的扫描信号SC[M+n]，以依据扫描信号SC[M+n]的信号而决定是否导通。图8B绘示为依照本发明第五实施例的一种储存电容共同电压信号的信号时序图。请合并参照图2A-2B以及图8A-8B，在本实施例中，在8t0时，第0列扫描信号SC[0]被致能，代表显示面板800开始一个新的图框周期。由于共同电压产生电路204和202是依据扫描信号SC[M+n]来产生储存电容共同电压信号Cst_com[M]，因此即便在8t0时，扫描信号SC[0]被致能，储存电容共同电压Cst_com[0]仍旧维持前一个状态的电位，直到扫描信号SC[0+n]被致能。
在8t1时，扫描信号SC[1]被致能，因此位于第0列的共同电压产生电路204会产生低电位的储存电容共同电压信号Cst_com[0]。同样地，在8t2时，扫描信号SC[2]被致能，使得位于第1列的共同电压产生电路202会产生高电位的储存电容共同电压信号Cst_com[1]，并且本领域具有通常知识者可按照以上的叙述，自行推得其余储存电容共同电压信号Cst_com[M]的产生方式，在此不再赘述。
第六实施例
图9绘示为依照本发明第六实施例的一种显示装置的架构图。请继续参照图9，本实施例所提供的显示装置900的架构与上述显示装置800的架构大致上相同。不同的是，显示装置800皆采用具有相同架构的共同电压产生电路902来产生储存电容共同电压信号Cst_com。其中，共同电压产生电路902可以采用上述共同电压产生电路202和204其中之一来实现。
同样地，为了因应此架构，本实施例的信号时序图如图8B所示，不同在于输入信号FR就需要如图4B所示，在一图框周期内持续振荡，并且会被偏移一个预设相位，以使相邻像素列的储存电容共同电压Cst_com具有不同的极性。
综上所述，本发明的实施例提供了利用选择共同电压产生电路的输出信号搭配输入信号FR的频率在每次图框周期仅需要切换一次电位，就可以达到每一列像素的共电压极性相反，以降低功率消耗。由于每个反相器仅需要两个晶体管即可完成，若是采用本发明所提供的共同电压产生电路，仅仅需要8个晶体管即可实现，因此可以降低硬件成本以及负担，并且达到窄边框。此外，本发明公开的实施例，可以适用于不同像素驱动电路的显示面板，应用于不同显示技术。
上述的实施例是每一扫描信号SC分别用来驱动对应的共同电压产生电路，以产生对应列的储存电容共同电压Cst_com。然而，本发明更可包含利用第M列扫描信号SC[M]驱动对应的共同电压产生电路以产生第M列的储存电容共同电压Cst_com[M]以及第M+1列的储存电容共同电压Cst_com[M+1]，以下各举实施例说明之：
图10A和图10B绘示为依照本发明另一实施例的共同电压产生电路的架构图。请先参照图10A，本实施例所提供的共同电压产生电路1000包括上述的锁存器210、缓冲电路1040、电压调整电路230和1030、以及多路复用器(MUX)1010。
在本实施例中，缓冲电路1040具有反相器1042，其输入端耦接锁存器210的正相锁存输出端228，而反相器1042的输出端则耦接反相器232的输入端。另外，多路复用器1010具有第一多路复用输入端1012以及第二多路复用输入端1014，分别耦接正相锁存输出端228和反相锁存输出端226。此外，多路复用器1010还具有选择端1016和多路复用输出端1018。其中，选择端1016可以接收扫描信号SC。借此，多路复用器1010可以依据扫描信号SC的状态，而决定从多路复用输出端1018输出正相锁存输出信号LS或是反相锁存输出信号LS’到电压调整电路1030。在本实施例中，电压调整电路1030具有反相器1032。借此，电压调整电路1030就可以调整从多路复用输出端1018所输出之信号的电位，而从反相器1032的输出端输出储存电容共同电压信号Cst_com[M+1]。
请接着参照10B，本实施例所提供的共同电压产生电路1002，大致上与上述电压产生电路1000相同。不同的是，在共同电压产生电路1002中，缓冲电路1040还具有反相器1044，其设置于反相器1042到电压调整电路230之间的路径上。另外，共同电压产生电路1002还具有一反相器1020，其配置于多路复用器1010到电压调整电路1030之间的路径上。在以下各段中，将会详细叙述共同电压产生电路1000和1002的工作原理。
第七实施例
图11A绘示为依照本发明第七实施例的一种显示装置的架构图。请参照图11A，本实施例所提供的显示装置1100，包括多个共同电压产生电路1102以及显示区1110。然而，特别的是，共同电压产生电路1102其中的第一部份配置在显示区1110的第一侧，而共同电压产生电路1102的第二部份则配置在显示区1110相对于第一侧的第二侧。在本实施例中，每一共同电压产生电路1102都会接收对应于第M-1像素列所对应的扫描信号SC，提供对应的第M像素列和第M+1像素列所需的储存电容共同电压信号，亦即，每一共同电压产生电路可以提供对应的两列相邻像素列所需的储存电容共同电压信号。此外，在每一共同电压线1116的两边皆设置有共同电压产生电路1102，通过双边同时驱动共同电压产生电路1102避免因线阻造成的压降影响。
另外，在显示区1110上，同样配置有数据线1112、扫描线1114以及共同电压线1116。此外，在第一条数据线1114之前，还配置有n条哑扫描线1132。而在每一数据线1112、扫描线1114和共同电压线1116所围的区域中，分别配置有像素1118。
共同电压产生电路1102可以采用上述共同电压产生电路1000的架构。图11B绘示为依照本发明第七实施例的一种储存电容共同电压信号的时序图。请合并参照图10A以及11A-11B，在本实施例中，当哑扫描信号SC[D0]被致能时(11t0)，则开始一个新的图框周期。在11t0时，前一个偶数列的扫描信号(也就是哑扫描信号SC[D0])被致能，因此位于第1列的共同电压产生电路1102(以下称为共同电压产生电路1000)的锁存器210会被触发，而从正相锁存输出端228输出正相的锁存输出信号LS。接着，锁存输出信号LS经过反相器1042后会被送至第一电压调整电路232。此时，电压调整电路232会调整正相锁存输出信号LS的电位，而产生具有接地电位GND的储存电容共同电压信号Cst_com[1]。
另一方面，在11t0时，共同电压产生电路1000中的多路复用器1010会依据哑扫描信号SC[D0]的电位，而选择将反相锁存输出信号LS’从多路复用输出端1018输出至第二电压调整电路1030。此时，第二电压调整电路1030会调整反相锁存输出信号LS’所输出的信号，而产生具有接地电位GND的储存电容共同电压信号Cst_com[2]到第2列的共同电压线1116。
接着，在11t1时，哑扫描信号SC[D0]被关闭。由于位于第1列的共同电压产生电路1000中的正相锁存输出信号LS和反相锁存输出信号LS’的电位不会改变(请参照以上的叙述)，因此储存电容共同电压信号Cst_com[1]的电位会维持不变。然而，由于哑扫描线SC[D0]变为低电位，因此位于第1列的共同电压产生电路1000中的多路复用器1010会选择正相锁存输出信号LS输出至第二电压调整电路1030。如此一来，第二电压调整电路1030就会调整正相锁存输出信号LS的电位，而从反相器1032的输出端输出具有电源电位VDD的储存电容共同电压信号Cst_com[2]到第2列的共同电压线1116。其它列的共同电压产生电路1102的工作原理本领域普通技术人员当可自行推知，因此不再赘述。
由于在本发明中，每一个共同电压产生电路可以产生对应的第M列和第M+1列的储存电容共同电压信号，因此本实施例中的显示装置可以节省边界面积。此外，利用双边驱动储存电容共同电压信号Cst_com的方式亦可以降低共同电压线1116的压降，更能提升画面均匀度。
第八实施例
图12A绘示为依照本发明第八实施例的一种显示装置的架构图。请参照图12A，为了使奇数列和偶数列的负载能够一致，本实施例所提供的显示装置1200则包括显示区1210、多个第一共同电压产生电路1202配置于显示区1210的第一侧、以及多个第二共同电压产生电路1204配置于显示区1210的第二侧。然而，特别的是，每一共同电压产生电路1202和1204都可以提供对应的像素列以及下一个像素列所需的储存电容共同电压信号。
特别的是，在显示区1210的第二侧还配置有锁存电路1206和1208。锁存电路1206配置在第一个第二共同电压产生电路1204之前，并与第一个第一共同电压产生电路1202共同产生储存电容共同电压信号Cst_com[1]。相对地，锁存电路1208则配置于最后一个第二共同电压产生电路1204之后，并与排序为最后一个第一共同电压产生电路1202一起生成最后一列像素列所需的储存电容共同电压信号Cst_com[K]。
另外，在显示区1210上，同样配置有数据线1212、扫描线1214以及共同电压线1216。此外，在第一条数据线1214之前，同样配置有n条哑扫描线1232。而在每一数据线1212、扫描线1214和共同电压线1216所围的区域中，分别配置有像素1218，其架构可以采用上述图6所公开的架构，但本发明并不以此为限。此外，在本实施例中，第一共同电压产生电路1202可提供第i及i+1像素列的储存电容共同电压信号，而第二共同电压产生电路1204则可提供第i+1及i+2像素列的储存电容共同电压信号，i为正整数。其中，第一共同电压产生电路1202可以采用上述共同电压产生电路1000的架构。相对地，第二共同电压产生电路1204则可以采用上述共同电压产生电路1002的架构，然而本发明并不以此为限。应用本发明第八实施例的布局方式相较于第七实施例而言亦可达到双边驱动用以降低压降效应，此外，第八实施例的奇数级扫描线SC[1],SC[3]…均电连接至第二共同电压产生电路1204；偶数级扫描线SC[0],SC[2]…均电连接至第一共同电压产生电路1202，使得每一级扫描线1214的负载均为相同。
图12B和图12C分别绘示为依照本发明的一实施例的一种图12A中的锁存电路1206和1208的架构图。请先参照图12B，锁存电路1206包括锁存器210、反相器1242、以及电压调整电路230。反相器210的正相锁存输出端228耦接至反相器1242的输入端，而反相器1242的输出端则耦接至电压调整电路230的输入端。如此一来，电压调整电路230就可以调整反相器1242所输出的信号的电位，而产生储存电容共同电压信号Cst_com[1]。
请接着参照图12C，锁存电路1208与锁存电路1206大致上相同。不同之处在于，锁存电路1208增加了反相器1244，其配置在反相器1242和电压调整电路230之间的路径上。因此，在锁存电路1208中，电压调整电路230则是依据反相器1244所输出的信号而产生储存电容共同电压信号Cst_com[K]。
在另外一些实施例中，上述的锁存电路1206可以利用第一共同电压产生电路1202来取代，而锁存电路1208则可以用第二共同电压产生电路1204来取代。
图12D绘示为依照本发明第八实施例的一种储存电容共同电压信号的时序图。请合并参照图10A-10B以及12A-12D，在本实施例中，当哑扫描信号SC[D0]被致能时(12t0)，则开始一个新的图框周期。在12t0时，锁存电路1206的锁存器210会被触发，而从正相锁存输出端228输出正相锁存输出信号LS。另一方面，在12t0时，位于第2像素列的第一共同电压产生电路1202(以下称为共同电压产生电路1000)的锁存器210同样也会被触发，而从其正相锁存输出端228输出正相锁存输出信号LS。
在锁存电路1206中，正相锁存输出信号LS会送至反相器1242。此时，电压调整电路230会调整反相器1242的输出的电位，而产生具有接地电位GND的储存电容共同电压信号Cst_com[1]。同样地，在第2像素列旁的共同电压产生电路1000中，电压调整电路230也会调整反相器1042的输出的电位，而产生具有接地电位GND的储存电容共同电压信号Cst_com[1]到第1列的共同电压线1216。
另一方面，在12t0时，位于第2像素列旁的共同电压产生电路1000中的多路复用器1010会依据哑扫描信号SC[D0]的电位，而选择将反相锁存输出信号LS’从多路复用输出端1018输出至电压调整电路1030。此时，电压调整电路1030会调整反相锁存输出信号LS’的电位，而输出具有接地电位GND的储存电容共同电压信号Cst_com[2]到第2列的共同电压线1216。
接着，在12t1时，哑扫描信号SC[D0]被关闭。此时，如上所述，储存电容共同电压信号Cst_com[1]的电位会维持不变。然而，位于第2列的共同电压产生电路1000的多路复用器1010却会因为哑扫描线SC[D0]被切换至低电位，而选择将正相锁存输出信号LS从多路复用输出端1018输出至电压调整电路1030。此时，电压调整电路1030会调整正相锁存输出信号LS的电位，而输出端输出具有电源电位VDD的储存电容共同电压信号Cst_com[2]到第2列的共同电压线1216。
同样地，在12t1时，位于第3像素列旁的共同电压产生电路1204(以下称为共同电压产生电路1002)中的锁存器210会被扫描信号SC[1]触发，而从正相锁存输出端228输出正相锁存输出信号LS到缓冲电路1040，并且通过缓冲电路1040送至电压调整电路230。此时，电压调整电路230会调整缓冲电路1040的输出，而产生具有电压源电位VDD的储存电容共同电压信号Cst_com[2]到第2列的共同电压线1216。
另一方面，在12t1时，在位于第3像素列旁的共同电压产生电路1002中的多路复用器1010会依据扫描信号SC[1]的电位，而选择将锁存器210所输出的反相锁存输出信号LS’输出至反相器1020。此时，电压调整电路1030会调整反相器1020的输出的电位，而输出具有电压源电位VDD的储存电容共同电压信号Cst_com[3]到第3列的共同电压线1216，直到扫描信号SC[1]被切换回低电位。以此类推，其余共同电压产生电路1202、1204以及锁存电路1206、1208的工作原理本领域具有通常知识者当可依据以上的叙述而推得，因此不再赘述。
第九实施例
图13绘示为依照本发明第九实施例的一种显示装置的架构图。请参照图13，本实施例所提供的显示装置1300则包括多个共同电压产生电路1302以及显示区1310。同样地，每一共同电压产生电路1302都可以提供对应第M列以及第M+1列所需的储存电容共同电压信号。特别的是，为了降低布局面积，在本实施例中，亦可单侧驱动共同电压线1316。举例来说，提供第M列和第M+1列储存电容共同电压信号的共同电压产生电路1302是配置在显示区1210的第一侧，而提供第M+2列和第M+3列储存电容共同电压信号的共同电压产生电路1302则配置在显示区1210相对于第一侧的第二侧。简单地说，就是每个共同电压产生电路1302与下一个共同电压产生电路1302分别配置于显示区1310的不同侧。
另外，在显示区1310上，同样也配置了数据线1312和扫描线1314。而在每一数据线1312、扫描线1314和共同电压线1316所围的区域中，分别配置有像素1318，其中像素1318的架构可以参照上述图6所公开的架构，但本发明并不以此为限。另外，在第一条扫描线1314之前，还配置有n条哑扫描线1332，而n可以等于1或2，但本发明并不以此为限。在本实施例中，每一共同电压产生电路1302会接收前一条偶数列扫描线所传输的扫描信号SC当作触发信号。
本实施例中每一共同电压产生电路1302的工作原理，都与上一个实施例中的共同电压产生电路1204相同，本领域具有通常知识者当可自行推得，因此不再赘述。由于在本实施例中，每一共同电压产生电路1302与下一个共同电压产生电路1302分别位于显示区1310的不同侧，如此错位设置布局，因此在电路的布局上可以更有弹性更能够降低边框的边界。
由于在以上的几个实施例中，共同电压产生电路可以提供第M列和第M+1列的储存电容共同电压信号，因此可以进一步减少晶体管的数量，而降低硬件的成本。另外，前述的实施例也可以缩减显示装置的边框的尺寸，而达到轻薄的目的。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (29)

1.一种电压产生电路，其特征在于，包括：
一锁存器，具有一锁存输入端和一触发端，分别接收一输入信号和一触发信号，且该锁存器更具有一正相锁存输出端和一反相锁存输出端，其中该正相锁存输出端用以输出具有与该输入信号同相位的一第一锁存输出信号，该反相锁存输出端用以输出与该输入信号反相的一第二锁存输出信号；以及
一第一电压调整电路，耦接该锁存器，并用以输出一第一共同电压信号。
2.根据权利要求1所述的电压产生电路，其特征在于，其中该锁存器包括：
一第一开关单元，具有耦接至该锁存输入端的一第一端、耦接至该触发端的一控制端、以及一第二端，其中当该触发信号的电位为一第一电位时，该第一端和该第二端会彼此导通；
一第二开关单元，具有耦接至该第一开关单元的第二端的一第一端、耦接至该触发端的一控制端、以及耦接至该正相锁存输出端的一第二端，其中当该触发信号的电位为一第二电位时，该第一端和该第二端会彼此导通，该第二电位的极性不同于该第一电位的极性；
一第一反相器，具有一输入端耦接该第一开关单元的第二端，以及一输出端耦接至该反相锁存输出端；以及
一第二反相器，具有一输入端耦接至该第一反相器的该输出端，而其输出端则耦接至该正相锁存输出端。
3.根据权利要求2所述的电压产生电路，其特征在于，其中该第一电压调整电路耦接该正相锁存输出端用以接收该第一锁存输出信号。
4.根据权利要求2所述的电压产生电路，其特征在于，其中该第一电压调整电路耦接该反相锁存输出端用以接收该第二锁存输出信号。
5.根据权利要求1所述的电压产生电路，其特征在于，还包括：
一多路复用器，具有一第一输入端、一第二输入端、一选择端以及一输出端，该第一输入端与该第二输入端分别耦接该正相锁存输出端和该反相锁存输出端，该选择端耦接该触发信号，其中该多路复用器依据该触发信号而决定输出该第一锁存输出信号或该第二锁存输出信号；以及
一第二电压调整电路，耦接该多路复用器的该输出端，用以输出一第二共同电压信号。
6.根据权利要求5所述的电压产生电路，其特征在于，还包括：
一缓冲电路，具有一缓冲输入端和一缓冲输出端，分别耦接该正相锁存输出端和该第一电压调整电路的输入端。
7.一种显示装置，其特征在于，包括：
一显示区，具有多个像素列、多条扫描线以及多条共同电压线，每一扫描线和每一共同电压线分别对应这些像素列其中之一；以及
多个共同电压产生电路，分别耦接这些共同电压线，每一共同电压产生电路分别对应这些像素列至少其中之一，而每一这些共同电压产生电路包括：
一锁存器，具有一锁存输入端和一触发端，分别接收一输入信号和一触发信号，且该锁存器更具有一正相锁存输出端和一反相锁存输出端，其中该正相锁存输出端用以输出具有与该输入信号同相位的一第一锁存输出信号，该反相锁存输出端用以输出与该输入信号反相的一第二锁存输出信号；以及
一电压调整电路，耦接该锁存器，用以输出一共同电压信号至所对应的共同电压线。
8.根据权利要求7所述的显示装置，其特征在于，其中在奇数和偶数像素列二者其中之一所对应的这些共同电压产生电路中，该电压调整电路耦接该正相锁存输出端用以接收该第一锁存输出信号，在奇数和偶数像素列二者其中另一所对应的这些共同电压产生电路中，该电压调整电路耦接该反相锁存输出端用以接收该第二锁存输出信号。
9.根据权利要求7所述的显示装置，其特征在于，其中每一共同电压产生电路的该电压调整电路耦接该正相锁存输出端，用以接收从该第一锁存输出信号而产生该共同电压信号。
10.根据权利要求7所述的显示装置，其特征在于，其中每一共同电压产生电路的该电压调整电路耦接该反相锁存输出端，用以接收从该第二锁存输出信号而产生该共同电压信号。
11.根据权利要求7所述的显示装置，其特征在于，其中对应于第M像素列的该共同电压产生电路耦接第M条扫描线，用以接收第M像素列对应的扫描信号为该触发信号，其中M为大于等于0的整数。
12.根据权利要求7所述的显示装置，其特征在于，其中对应于第M像素列的该共同电压产生电路耦接第M-n条扫描线，用以接收第M-n像素列对应的扫描信号为该触发信号，其中M为大于等于0的整数，且n为自然数。
13.根据权利要求12所述的显示装置，其特征在于，还包括至少n+1条哑扫描线，配置于这些扫描线之前。
14.根据权利要求13所述的显示装置，其特征在于，还包括多个数据线，其中每一这些像素单元包括：
一薄膜晶体管，具有耦接至这些数据线其中之一的第一端、以及耦接至这些扫描线其中之一的栅极端；
一液晶电容，其第一端耦接至该薄膜晶体管的第二端，其第二端则耦接至这些第一共同电压线其中之一；以及
一储存电容，其第一端和第二端分别与该液晶电容的第一端和第二端相耦接。
15.根据权利要求7所述的显示装置，其特征在于，其中对应于第M像素列的该共同电压产生电路耦接第M+n条扫描线，用以接收第M+n像素列所对应的扫描线所传送的扫描信号当作该触发信号，其中M为包含0的整数，而n为自然数。
16.根据权利要求15所述的显示装置，其特征在于，还包括至少n条哑扫描线，配置在最后一条扫描线之后。
17.根据权利要求7所述的显示装置，其特征在于，其中该锁存器包括：
一第一开关单元，具有耦接至该锁存输入端的一第一端、耦接至该触发端的一控制端、以及一第二端，其中当该触发信号的电位为一第一电位时，该第一端和该第二端会彼此导通；
一第二开关单元，具有耦接至该第一开关单元的第二端的一第一端、耦接至该触发端的一控制端、以及耦接至该正相锁存输出端的一第二端，其中当该触发信号的电位为一第二电位时，该第一端和该第二端会彼此导通，该第二状态的电位的极性不同于该第一电位的极性；
一第一反相器，具有一输入端耦接该第一开关单元的第二端，以及一输出端耦接至该反相锁存输出端；以及
一第二反相器，具有一输入端耦接至该第一反相器的该输出端，而其输出端则耦接至该正相锁存输出端。
18.根据权利要求7所述的显示装置，其特征在于，还包括多个数据线及至少一第二共同电压线，其中每一共同电压线分别对应这些像素列其中之一，而每一这些像素单元包括：
一薄膜晶体管，具有耦接至这些数据线其中之一的第一端、以及耦接至这些扫描线其中之一的栅极端；
一液晶电容，其第一端耦接至该薄膜晶体管的第二端，其第二端则耦接至这些第二共同电压线其中之一，其中该第二共同电压线用以传送一液晶共同电压信号；以及
一储存电容，其第一端耦接至该薄膜晶体管的第二端，其第二端则耦接至这些第一共同电压线其中之一，用以接收该共同电压信号。
19.根据权利要求7所述的显示装置，其特征在于，还包括一图框画面的期间，该输入信号在一第一电位和一第二电位之间震荡，且该输入信号的上升沿以及下降沿与这些扫描信号的上升沿具有一延迟相位，以使该锁存器根据该输入信号与该触发信号选择地产生该第一锁存输出信号以及该第二锁存输出信号。
20.根据权利要求7所述的显示装置，其特征在于，还包括一图框画面的期间，该输入信号维持同一电压电位，以使该锁存器根据该输入信号与该触发信号选择地产生该第一锁存输出信号以及该第二锁存输出信号。
21.根据权利要求12或15所述的显示装置，其特征在于，还包括一图框画面的期间，该输入信号维持同一电压电位且该图框期间包含这些哑扫描线的致能时间。
22.一种显示装置，其特征在于，包括:
一显示区，具有多个像素列、多条扫描线以及多条共同电压线，每一扫描线和每一共同电压线分别对应这些像素列其中之一；
多个第一共同电压产生电路，设置于该显示区的第一侧，用以提供对应于这些像素列中相邻二者的共同电压信号；以及
多个第二共同电压产生电路，相应于这些第一共同电压产生电路设置于该显示区的第二侧，用以提供这些像素列中相邻二者的共同电压信号，其中每一第一共同电压产生电路与每一第二共同电压产生电路包括：
一锁存器，具有一锁存输入端和一触发端，分别接收一输入信号以及一扫描信号，且该锁存器具有一正相锁存输出端和一反相锁存输出端，分别用以输出具有与该输入信号同相位的一正相锁存输出信号，以及输出与该输入信号反相的一反相锁存输出信号；以及
一缓冲电路，其输入端耦接该锁存器的正相锁存输出端；
一第一电压调整电路，用以依据该缓冲电路的输出端的电位而输出对应的两相邻像素列中第一者的一共同电压信号；
一多路复用器，具有一多路复用输入端、一多路复用输入端、一选择端以及一多路复用输出端，其中该多路复用输入端与该多路复用输入端分别耦接该锁存器的正相锁存输出端和反相锁存输出端，且该选择端耦接该锁存器所接收的该扫描信号，以依据对应的该扫描信号而决定输出该正相锁存输出信号或该反相锁存输出信号；以及
一第二电压调整电路，耦接该多路复用器，以依据该多路复用输出端的电位，而输出对应的两相邻像素列中第二者的一共同电压信号。
23.根据权利要求22所述的显示装置，其特征在于，其中每一这些第二共同电压产生电路还包括：
一反相器，耦接于该多路复用器与该第二电压调整电路之间。
24.根据权利要求22所述的显示装置，其特征在于，其中该锁存器包括：
一第一开关单元，具有耦接至该锁存输入端的一第一端、耦接至该触发端的一控制端、以及一第二端，其中当该扫描信号的电位为一第一电位时，该第一端和该第二端会彼此导通；
一第二开关单元，具有耦接至该第一开关单元的第二端的一第一端、耦接至该触发端的一控制端、以及耦接至该正相锁存输出端的一第二端，其中当该扫描信号的电位为一第二电位时，该第一端和该第二端会彼此导通，该第二状态的电位的极性不同于该第一电位的极性；
一第一反相器，具有一输入端耦接该第一开关单元的第二端，以及一输出端耦接至该反相锁存输出端；以及
一第二反相器，具有一输入端耦接至该第一反相器的该输出端，而其输出端则耦接至该正相锁存输出端。
25.根据权利要求22所述的显示装置，其特征在于，其中每一这些第一共同电压产生电路对应于一第二共同电压产生电路，且两者分别耦接于所对应的两相邻像素列的相对两侧。
26.根据权利要求22所述的显示装置，其特征在于，其中每一这些第一共同电压产生电路用以产生对应于第4M-3像素列和第4M-2像素列的共同电压信号，而每一这些第二共同电压产生电路用以产生对应于第4M-1和第4M像素列的共同电压信号，其中M为正整数。
27.根据权利要求23所述的显示装置，其特征在于，其中各该第一共同电压产生电路用以产生对应于第2M-1像素列和第2M像素列的共同电压信号，而各该第二共同电压产生电路用以产生对应于第2M像素列和第2M+1像素列的共同电压信号，其中M为正整数。
28.根据权利要求27所述的显示装置，其特征在于，还包含:
一第一锁存电路，电连接于第一像素列，用以输出一共同电压信号至该第一像素列所对应的一共同电压线；以及
一第二锁存电路，电连接于最后一列像素列，用以输出一共同电压信号至该最后一列像素列的一共同电压线。
29.根据权利要求28所述的显示装置，其特征在于，其中该第一锁存电路包括：
一第一锁存器，具有一锁存输入端和一触发端，分别用以接收一输入信号以及对应于一哑扫描线的扫描信号，以依据所接收的触发信号输出具有与所接收到的输入信号同相位的一正相锁存输出信号，其中该哑扫描线配置于排序在最前的扫描线之前；以及
一第三反相器，用以接收该第一锁存器所输出的正相锁存输出信号；
一第三电压调整电路，用以依据该第三反相器的一输出端的电位而输出对应于该第一像素列的共同电压信号；以及
该第二锁存电路包括：
一第二锁存器，具有一锁存输入端和一触发端，分别接收一输入信号以及对应于排序为倒数第二的扫描线的扫描信号，以依据所接收的该扫描信号而输出与所接收到的输入信号同相位的一正相锁存输出信号；以及
一第四反相器，用以接收该第二锁存器所输出的该正相锁存输出信号；
一第五反相器，耦接该第四反相器的输出端；以及
一第四电压调整电路，用以依据该第五反相器的输出端的电位而输出对应于该最后一列像素列的共同电压信号。
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