CN103985366B - 栅极驱动电路、阵列基板及显示装置 - Google Patents

栅极驱动电路、阵列基板及显示装置 Download PDF

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Abstract

本发明涉及显示技术领域，具体提供一种栅极驱动电路、阵列基板及显示装置。本发明在现有技术的基础上，在每一级的移位寄存器的输入端和输出端之间增加一个由第二时钟信号控制的输出端开关元件，并把原有的下一级输出端与上一级复位端相连的复位连接模式改为第N+2级输出端与第N级复位端相连的复位连接模式。在这样的设计下，本发明可以将栅极驱动电路中每一级移位寄存器的栅线输出信号提前输出，并将其持续输出时间增加一倍，从而大大增加数据信号的写入时间，减小显示故障出现的可能性。

Description

栅极驱动电路、阵列基板及显示装置
技术领域
本发明涉及显示技术领域，具体涉及一种栅极驱动电路、阵列基板及显示装置。
背景技术
薄膜晶体管液晶显示屏(Thinfilmtransistorliquidcrystaldisplay，简称TFT-LCD)是多数液晶显示屏的一种，其采用薄膜晶体管技术，可以显著改善影像质量。
作为TFT-LCD驱动器的重要组成部分，栅极驱动电路的主要功能是将输入的时钟信号通过移位寄存器转换后加在液晶显示面板的栅线上。栅极驱动电路所具有的多级移位寄存器中，每级均连接到相应的栅极线以输出栅线驱动信号。栅极驱动电路中，各级移位寄存器彼此相连，起始信号输入至各级中的第一级，并按顺序将栅线驱动信号输出至各级栅极线，其中前级的输入端连接到上一级的输出端，并且下一级的输出端连接到前级的控制端。
在现有技术中，通常会将下一级移位寄存器的输出端接回至上一级的复位端，也就是使下一级的栅线驱动信号输出的同时把上一级的栅线驱动信号复位，以准备好下一次的信号传递。
但是，由于目前液晶显示器的分辨率越来越高，栅线信号输出时所进行的数据信号写入时间越来越短。如果还采用现有技术中的栅线驱动电路，则很容易由于数据信号写入时间的不足而导致画面显示的异常，使得高分辨率的液晶显示器容易出现显示故障，不能满足用户对显示效果的要求。
发明内容
(一)解决的技术问题
针对现有技术的不足，本发明提供一种栅极驱动电路、阵列基板及显示装置，可以将栅极驱动电路中每一级移位寄存器的栅线输出信号提前输出，并将其持续输出时间增加一倍，从而大大增加数据信号的写入时间，减小显示故障出现的可能性。
(二)技术方案
为实现以上目的，本发明通过以下技术方案予以实现：
一种栅极驱动电路，包括多级移位寄存器，每一级移位寄存器都与第一时钟信号线和第二时钟信号线相连，其特征在于，对于任一个不小于2的整数N，第N级移位寄存器的输入端与第N-1级移位寄存器的输出端相连；所述第N级移位寄存器的输出端与第N+1级移位寄存器的输入端相连，所述第N级移位寄存器的复位端与第N+2级移位寄存器的输出端相连；
所述第N级移位寄存器的输出端还与一个输出端开关元件的第二端相连；所述输出端开关元件的第一端与第N-1级移位寄存器的输入端相连；所述输出端开关元件的控制端与第二时钟信号线相连。
优选地，所述移位寄存器包括十个开关元件和存储电容，其中：
第一开关元件的控制端与第一端相连；
第一开关元件的第二端与第二开关元件的第一端、第三开关元件的控制端、第六开关元件的控制端、第八开关元件的控制端、第十开关元件的第一端、存储电容的第一端相连；
存储电容的第二端与第三开关元件的第二端、第四开关元件的第一端相连；
第四开关元件的控制端与第五开关元件的第一端、第九开关元件的第一端及控制端相连；
第五开关元件的第二端与第六开关元件的第一端、第十开关元件的第一端相连；
第九开关元件的第二端与第五开关元件的控制端、第八开关元件的第一端相连。
优选地，所述第一开关元件的第一端与该移位寄存器的输入端的接口相连；所述存储元件的第二端与该移位寄存器的输出端的接口相连。
优选地，所述第二开关元件的控制端与该移位寄存器的复位端的接口相连。
优选地，所述每一级移位寄存器都与第一时钟信号线和第二时钟信号线相连包括：
所述第三开关元件的第一端与所述第一时钟信号线相连；
所述第五开关元件的第一端与所述第二时钟信号线相连。
优选地，第二、第四、第六、第八和第十开关元件的第二端与该移位寄存器的工作低电平接口相连。
优选地，所述十个开关元件以及输出端开关元件具体为薄膜晶体管。
优选地，所述输出端开关元件集成于所述移位寄存器中。
一种阵列基板，其特征在于，所述阵列基板上形成有上述任意一种栅极驱动电路。
一种显示装置，其特征在于，包括上述任意一种阵列基板。
(三)有益效果
本发明至少具有如下的有益效果：
本发明在现有的移位寄存器的基础之上，在每一级的移位寄存器的输入端和输出端之间增加一个由第二时钟信号控制的输出端开关元件，并把原有的下一级输出端与上一级复位端相连的复位连接模式改为第N+2级输出端与第N级复位端相连的复位连接模式。由此，相比较现有技术而言，就可以将栅极驱动电路中每一级移位寄存器的栅线输出信号提前输出，并将其持续输出时间增加一倍，从而大大增加数据信号的写入时间，减小显示故障出现的可能性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单的介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一个实施例中栅极驱动电路的结构框图；
图2是现有技术中一种移位寄存器的电路结构图；
图3是对应于现有技术中移位寄存器的电路结构的逻辑时序图；
图4是本发明一个实施例中优选的栅极驱动电路中移位寄存器的电路结构图；
图5是本发明一个实施例中对应于优选的栅极驱动电路中移位寄存器的电路结构的逻辑时序图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提出了一种栅极驱动电路，参见图1，该栅极驱动电路包括多级移位寄存器，每一级所述移位寄存器都与第一时钟信号线和第二时钟信号线相连。
其中，对于任一个不小于2的整数N，第N级移位寄存器的输入端与第N-1级移位寄存器的输出端相连；所述第N级移位寄存器的输出端与第N+1级移位寄存器的输入端相连，所述第N级移位寄存器的复位端与第N+2级移位寄存器的输出端相连；
所述第N级移位寄存器的输出端还与一个输出端开关元件的第二端相连；所述输出端开关元件的第一端与第N-1级移位寄存器的输入端相连；所述输出端开关元件的控制端与第二时钟信号线相连。
其中，CLK为移位寄存器的第一时钟信号接口，CLKB为第二时钟信号接口。两个时钟信号都会以固定频率在高低电平之间来回波动，且第二时钟信号与第一时钟信号反相，所以两个时钟信号也可以称为时钟信号和反时钟信号。
可见，当栅线驱动信号从第一级移位寄存器的输入端输入后，随着时钟信号的驱动，栅线驱动信号就会一级一级地向后传递。然而与现有技术不同的是，本发明实施例将第N+2级的输出端(代替第N+1级的输出端)与第N级的复位端相连。也就是说，在信号传递到第N+2级的移位寄存器后，第N级的输出端才会由高电平回到低电平。此外，在每一级输入端与输出端之间，添加一个由反时钟信号(即第二时钟信号)控制打开或关闭的输出端开关元件。也就是说，信号传递到第N-1级的同时使添加的开关元件打开，并将第N-1级的输出信号通过该开关元件传输到第N级的输出端，即将第N级的输出信号提前一行输出。
综合这两方面的设计，最终就可以将栅极驱动电路中每一级移位寄存器的栅线输出信号提前输出，并将其持续输出时间增加一倍，从而大大增加数据信号的写入时间，减小显示故障出现的可能性。
为了更详细地叙述本发明实施例的技术方案，下面在一种具体的现有技术中的移位寄存器电路结构基础之上，详细介绍本发明实施例的一种优选的栅极驱动电路。
参见图2，图2展示了现有技术中的一种移位寄存器的电路结构(第N级)，其包括十个开关元件M1至M10和存储电容C1，具体连接关系如下：
第一开关元件M1的控制端与第一端相连；
第一开关元件M1的第二端与第二开关元件M2的第一端、第三开关元件M3的控制端、第六开关元件M6的控制端、第八开关元件M8的控制端、第十开关元件M10的第一端、存储电容C1的第一端相连于P1；
存储电容C1的第二端与第三开关元件M3的第二端、第四开关元件M4的第一端相连；
第四开关元件M4的控制端与第五开关元件M5的第一端、第九开关元件M9的第一端及控制端相连；
第五开关元件M5的第二端与第六开关元件M6的第一端、第十开关元件M10的第一端相连于P3；
第九开关元件M9的第二端与第五开关元件M5的控制端、第八开关元件M8的第一端相连于P2。
其中，所述第一开关元件M1的第一端与该移位寄存器的输入端的接口G(N-1)相连；所述存储元件C1的第二端与该移位寄存器的输出端的接口G(N)相连。所述第二开关元件M2的控制端与该移位寄存器的复位端的接口G(N+1)相连。
而所述每一级所述移位寄存器都与第一时钟信号线和第二时钟信号线相连也就代表了下列连接关系：所述第三开关元件M3的第一端与所述第一时钟信号线CLK相连；所述第五开关元件M5的第一端与所述第二时钟信号线CLKB相连。
在工作电压的偏置上，M2、M4、M6、M8和M10的第二端与该移位寄存器的工作低电平接口VSS相连。
优选地，所述输出端开关元件和第一至第10开关元件M1至M10均为薄膜晶体管，其第一端为薄膜晶体管的漏极、第二端为薄膜晶体管的源极、控制端为薄膜晶体管的栅极。当然，其也可以是其他具有相同功能的电器元件。
参见图3，图3是描述栅线驱动信号是如何在时钟信号的驱动下经过第N级移位寄存器的逻辑时序图。其中，DATA代表上文所说的数据信号。该电路的详细工作原理均属于现有技术，在此不再赘述。
对应于该电路，这里优选地将输出端开关元件集成于移位寄存器中，作为移位寄存器的M11连入电路中，连入后的第N级移位寄存器电路如图4所示。作为输出端开关元件的晶体管M11的第一端与输入端的接口G(N-1)相连，第二端与输出端的接口G(N)相连。当然，输出端开关元件也可以不作为移位寄存器的一部分，只要其与每级移位寄存器按照同样的连接关系相连即可。
参见图5，该移位寄存器的工作原理如下：
第一阶段T1：时钟信号CLK为低电平，反时钟信号CLKB为高电平，作为输入信号的前级输出信号G(N-1)为高电平，作为复位信号的下级输出信号G(N+2)为低电平，VSS为低电平信号。高电平的输入信号G(N-1)使得晶体管M1导通并对电容C1充电，使P1点升为高电平，此时晶体管M3栅极开关打开，但由于此时反时钟信号CLKB为高电平，晶体管M11导通，输出端G(N)输出高电平；
在此阶段中，晶体管M5、M6、M8和M9导通，P3点为低电位，晶体管M10和M2截止，保证了输出端G(N)正常的输出。
第二阶段T2：时钟信号CLK为高电平，反时钟信号CLKB为低电平，输入信号G(N-1)为低电平，复位信号G(N+2)为低电平。此时晶体管M1处于截止状态，晶体管M3导通，输出端G(N)输出高电平，同时，输出端G(N)作为下一级栅极驱动电路的输入信号，在下一级栅极驱动电路中晶体管M11导通，输出端G(N+1)为高电平；
在此阶段中，晶体管M5和M9截止，晶体管M6和M8栅极打开，P3点为低电位，晶体管M10和M2截止，保证了输出端G(N)正常的输出。
第三阶段T3：时钟信号CLK为低电平，反时钟信号CLKB为高电平，输入信号G(N-1)为低电平，复位信号G(N+2)为低电平。此时晶体管M11截止，晶体管M3栅极处于打开状态，但由于时钟信号CLK为低电平，输出端G(N)为低电平。
在此阶段中，晶体管M5和M9导通，晶体管M6和M8截止，P3点为高电位，晶体管M10导通，对P1点进行放噪。由于复位信号G(N+2)为低电平，晶体管M2截止。
第四阶段T4：时钟信号CLK为高电平，反时钟信号CLKB为低电平，输入信号G(N-1)为低电平，复位信号G(N+2)为高电平。此时晶体管M1和M4处于截止状态，晶体管M2导通，对电容C1和输出端放电，使P1点电位为低电平。这时晶体管M3截止，输出端G(N)输出低电平；
在此阶段中，晶体管M5、M6、M8、M9、M10和M11截止，P3点为低电位。
可见，在第二阶段T2中，输出端G(N)和G(N+1)都为高电平，数据信号同时写入第N级和第N+1级。由于在第三阶段T3中，输出端G(N)为低电平，故第N级的像素在输出端G(N)为低电平时保存的是T2时间里写入的数据信号电压。第N+1级输出端G(N+1)在T3时间持续为高电平，故在T2时间里写入的数据信号电压并没有在第N+1级像素中得以保存，而是保存了T3时间里写入的数据信号电压。此外，在T2时间里虽然第N级和第N+1级像素显示同样的颜色，但与显示一帧图像的时间相比，这样的显示时间非常短暂，人眼并不能分辨出来，故在T2时间里第N级和第N+1级栅极信号线同时输出并不影响显示效果。
如此一来，设时钟的周期为2T，则本发明实施例可以将每一级栅线驱动信号的持续输出时间由原来的T增加到2T(受Δt1和Δt2的影响)，即将其持续输出时间增加一倍。同时，本发明实施例把每一级栅线驱动信号的到达时刻提前了T。所以，在栅线驱动信号持续输出的时间内，用来给数据信号写入的时间就大大增加了，从而也就减小显示故障出现的可能性。
另一方面，在现有技术中，由于栅极线自身电阻及其上负载电容所产生的信号延迟，使得Δt1和Δt2时间里数据信号写入能力下降。对于高分辨率的液晶显示器而言，每一行(对应每一级移位寄存器)的扫描时间只有十几微秒，而栅极信号延迟的时间在2微秒左右，数据信号实际写入时间的减少很有可能造成像素充电不足。
采用本发明实施例的栅极驱动电路，由于每一行的栅极信号都提前一行输出，这样就消除了栅极线自身电阻及其上负载电容所产生的信号延迟，很大程度上提升了数据信号的写入能力，弥补了现有技术在高分辨率液晶显示器上像素充电不足的缺点。
基于同样的发明构思，本发明实施例提出了一种阵列基板，所述阵列基板上形成有上述任意一种的栅极驱动电路。
由于本发明实施例提供的阵列基板与实施例1所提供的栅极驱动电路具有相同的技术特征，所以也能解决同样的技术问题，产生相同的技术效果。
基于相同的发明构思，本发明实施例提出了一种显示装置，该显示装置包括实施例3所述的阵列基板，该显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
由于本发明实施例提供的显示装置与实施例2所提供的阵列基板具有相同的技术特征，所以也能解决同样的技术问题，产生相同的技术效果。
综上所述，本发明在现有技术的基础上，在每一级的移位寄存器的输入端和输出端之间增加一个由第二时钟信号控制的输出端开关元件，并把原有的下一级输出端与上一级复位端相连的复位连接模式改为第N+2级输出端与第N级复位端相连的复位连接模式。
由此，相比较现有技术而言，就可以将栅极驱动电路中每一级移位寄存器的栅线输出信号提前输出，并将其持续输出时间增加一倍，从而大大增加数据信号的写入时间，减小显示故障出现的可能性。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种栅极驱动电路，包括多级移位寄存器，每一级移位寄存器都与第一时钟信号线和第二时钟信号线相连，其特征在于：
对于任一个不小于2的整数N，第N级移位寄存器的输入端与第N-1级移位寄存器的输出端相连；所述第N级移位寄存器的输出端与第N+1级移位寄存器的输入端相连，所述第N级移位寄存器的复位端与第N+2级移位寄存器的输出端相连；
所述第N级移位寄存器的输出端还与一个输出端开关元件的第二端相连；所述输出端开关元件的第一端与第N-1级移位寄存器的输入端相连；所述输出端开关元件的控制端与第二时钟信号线相连。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述移位寄存器包括十个开关元件和存储电容，其中：
第一开关元件的控制端与第一端相连；
第一开关元件的第二端与第二开关元件的第一端、第三开关元件的控制端、第六开关元件的控制端、第八开关元件的控制端、第十开关元件的第一端、存储电容的第一端相连；
存储电容的第二端与第三开关元件的第二端、第四开关元件的第一端相连；
第四开关元件的控制端与第五开关元件的第一端、第九开关元件的第一端及控制端相连；
第五开关元件的第二端与第六开关元件的第一端、第十开关元件的第一端相连；
第九开关元件的第二端与第五开关元件的控制端、第八开关元件的第一端相连。
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一开关元件的第一端与该移位寄存器的输入端的接口相连；所述存储元件的第二端与该移位寄存器的输出端的接口相连。
4.根据权利要求2所述的栅极驱动电路，其特征在于，所述第二开关元件的控制端与该移位寄存器的复位端的接口相连。
5.根据权利要求2所述的栅极驱动电路，其特征在于，所述每一级移位寄存器都与第一时钟信号线和第二时钟信号线相连包括：
所述第三开关元件的第一端与所述第一时钟信号线相连；
所述第五开关元件的第一端与所述第二时钟信号线相连。
6.根据权利要求2所述的栅极驱动电路，其特征在于，第二、第四、第六、第八和第十开关元件的第二端与该移位寄存器的工作低电平接口相连。
7.根据权利要求2至6中任意一项所述的栅极驱动电路，其特征在于，所述十个开关元件以及输出端开关元件具体为薄膜晶体管。
8.根据权利要求1至6中任意一项所述的栅极驱动电路，其特征在于，所述输出端开关元件集成于所述移位寄存器中。
9.一种阵列基板，其特征在于，所述阵列基板上形成有如权利要求1至8中的任意一项所述的栅极驱动电路。
10.一种显示装置，其特征在于，包括如权利要求9所述的阵列基板。
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