KR20190053989A - 게이트 구동회로 및 그것을 포함하는 표시 장치 - Google Patents

게이트 구동회로 및 그것을 포함하는 표시 장치 Download PDF

Info

Publication number
KR20190053989A
KR20190053989A KR1020170149860A KR20170149860A KR20190053989A KR 20190053989 A KR20190053989 A KR 20190053989A KR 1020170149860 A KR1020170149860 A KR 1020170149860A KR 20170149860 A KR20170149860 A KR 20170149860A KR 20190053989 A KR20190053989 A KR 20190053989A
Authority
KR
South Korea
Prior art keywords
node
signal
voltage
circuit
clock signal
Prior art date
Application number
KR1020170149860A
Other languages
English (en)
Inventor
이현욱
박재현
성재민
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020170149860A priority Critical patent/KR20190053989A/ko
Priority to US16/132,619 priority patent/US20190147824A1/en
Priority to CN201811294016.2A priority patent/CN109767734A/zh
Publication of KR20190053989A publication Critical patent/KR20190053989A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G11C19/287—Organisation of a multiplicity of shift registers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2230/00—Details of flat display driving waveforms
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing

Abstract

게이트 구동회로는 표시 패널의 복수의 게이트 라인들로 게이트 신호들을 제공하는 복수의 구동 스테이지들 및 상기 복수의 게이트 라인들의 리플 전압을 디스차지하는 리플 디스차지 회로들을 포함한다. 상기 복수의 구동 스테이지들 중 k(단, k는 1보다 큰 자연수)번째 구동 스테이지는 제1 클럭 신호에 동기해서 상기 복수의 게이트 라인들 중 k번째 게이트 라인으로 k번째 게이트 신호를 출력하고, 상기 k번째 구동 스테이지에 대응하는 k번째 리플 디스차지 회로는 상기 제1 클럭 신호와 상보적인 제2 클럭 신호에 동기해서 상기 k번째 게이트 라인의 리플 전압을 제1 전압으로 디스차지한다.

Description

게이트 구동회로 및 그것을 포함하는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THEM}
본 발명은 표시 패널의 게이트 라인들을 구동하는 게이트 구동회로 및 그것을 포함하는 표시 장치에 관한 것이다.
표시장치는 복수의 게이트 라인들, 복수의 데이터 라인들, 상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들에 연결된 복수 개의 화소들을 포함한다. 표시장치는 복수의 게이트 라인들에 게이트 신호들을 제공하는 게이트 구동회로 및 복수의 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로를 포함한다.
게이트 구동회로는 복수의 구동 스테이지 회로들(이하, 구동 스테이지들)을 포함하는 쉬프트 레지스터를 포함한다. 복수의 구동 스테이지들은 복수의 게이트 라인들에 대응하는 게이트 신호를 각각 출력한다. 복수의 구동 스테이지들 각각은 유기적으로 연결된 복수의 트랜지스터들을 포함한다.
본 발명의 목적은 신뢰성이 향상된 게이트 구동회로를 제공하는데 있다.
본 발명의 목적은 신뢰성이 향상된 게이트 구동회로를 포함하는 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 게이트 구동회로는, 표시 패널의 복수의 게이트 라인들로 게이트 신호들을 제공하는 복수의 구동 스테이지들 및 상기 복수의 게이트 라인들의 리플 전압을 디스차지하는 리플 디스차지 회로들을 포함한다. 상기 복수의 구동 스테이지들 중 k(단, k는 1보다 큰 자연수)번째 구동 스테이지는 제1 클럭 신호에 동기해서 상기 복수의 게이트 라인들 중 k번째 게이트 라인으로 k번째 게이트 신호를 출력한다. 상기 k번째 구동 스테이지에 대응하는 k번째 리플 디스차지 회로는 상기 제1 클럭 신호와 상보적인 제2 클럭 신호에 동기해서 상기 k번째 게이트 라인의 리플 전압을 제1 전압으로 디스차지한다.
이 실시예에 있어서, 상기 복수의 리플 디스차지 회로들 중 상기 k번째 리플 디스차지 회로는, 상기 제2 클럭 신호가 제1 레벨일 때 상기 k번째 게이트 라인의 상기 k번째 게이트 신호가 상기 제1 전압보다 높은 레벨이면 상기 k번째 게이트 신호를 상기 제1 전압으로 디스차지한다.
이 실시예에 있어서, 상기 복수의 리플 디스차지 회로들 중 상기 k번째 리플 디스차지 회로는, 상기 제2 클럭 신호에 응답해서 상기 k번째 게이트 라인을 제1 노드와 전기적으로 연결하는 제1 스위칭 유닛, 상기 제1 노드의 신호에 응답해서 상기 제1 노드와 제2 노드를 전기적으로 연결하는 제2 스위칭 유닛 및 상기 제2 노드와 상기 제1 전압이 제공되는 노드 사이에 연결된 커패시터를 포함한다.
이 실시예에 있어서, 상기 복수의 리플 디스차지 회로들 중 상기 k번째 리플 디스차지 회로는, 상기 k번째 게이트 라인과 제1 노드 사이에 연결되고, 상기 제2 클럭 신호를 수신하는 제어 전극을 포함하는 제1 트랜지스터, 상기 제1 노드와 제2 노드 사이에 연결되고, 상기 제1 노드와 연결된 제어 전극을 포함하는 제2 트랜지스터, 및 상기 제2 노드와 상기 제1 전압이 제공되는 노드 사이에 연결된 커패시터를 포함한다.
이 실시예에 있어서, 상기 복수의 리플 디스차지 회로들 중 상기 k번째 리플 디스차지 회로는, 상기 제2 클럭 신호에 응답해서 상기 k번째 게이트 라인을 제1 노드와 전기적으로 연결하는 제1 스위칭 유닛 및 상기 제1 노드의 신호에 응답해서 상기 제1 노드를 상기 제1 전압으로 디스차지하는 제2 스위칭 유닛을 포함한다.
이 실시예에 있어서, 상기 복수의 구동 스테이지들 중 k번째 구동 스테이지는, k-1번째 구동 스테이지로부터의 k-1번째 캐리 신호, k+1번째 구동 스테이지로부터의 k+1번째 캐리 신호, k+2번째 구동 스테이지로부터의 k+2번째 캐리 신호 및 제2 전압을 더 수신하고, k번째 캐리 신호를 더 출력한다.
이 실시예에 있어서, 상기 복수의 구동 스테이지들 중 k번째 구동 스테이지는, 상기 제1 클럭 신호의 k번째 클럭 주기 동안, 제1 노드의 신호에 응답해서 상기 제1 클럭 신호의 하이 전압을 상기 k번째 게이트 신호로 출력하는 제1 출력 회로, 및 상기 제1 클럭 신호의 k번째 클럭 주기 동안, 상기 제1 노드의 신호에 응답해서 상기 제1 클럭 신호의 하이 전압을 상기 k번째 캐리 신호로 출력하는 제2 출력 회로를 포함한다.
이 실시예에 있어서, 상기 k번째 구동 스테이지는, 상기 k-1번째 캐리 신호에 응답해서 상기 k-1번째 캐리 신호를 상기 제1 노드로 전달하고, 상기 k+2번째 캐리 신호에 응답해서 상기 제1 노드를 상기 제2 전압으로 디스차지하는 제어 회로, 상기 제1 클럭 신호 및 상기 k번째 캐리 신호에 응답해서 상기 제1 클럭 신호를 제2 노드로 제공하는 디스차지 홀드 회로, 상기 k-1번째 캐리 신호에 응답해서 제1 노드 및 상기 제2 노드를 상기 제2 전압으로 디스차지하는 제1 디스차지 회로, 상기 제2 노드의 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 전압으로 디스차지하는 제2 디스차지 회로, 상기 제2 노드의 신호에 응답해서 상기 k번째 게이트 신호를 상기 제1 전압으로 디스차지하는 제3 디스차지 회로 및 상기 k+1번째 캐리 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 전압으로 디스차지하는 제2 풀다운 회로를 더 포함한다.
이 실시예에 있어서, 상기 k번째 구동 스테이지는, 상기 k-1번째 캐리 신호에 응답해서 상기 k-1번째 캐리 신호를 상기 제1 노드로 전달하고, 상기 k+2번째 캐리 신호에 응답해서 상기 제1 노드를 상기 제2 전압으로 디스차지하는 제어 회로, 상기 제1 클럭 신호 및 상기 k번째 게이트 신호에 응답해서 상기 제1 클럭 신호를 제2 노드로 제공하는 디스차지 홀드 회로, 상기 k-1번째 캐리 신호에 응답해서 제1 노드 및 상기 제2 노드를 상기 제2 전압으로 디스차지하는 제1 디스차지 회로, 상기 제2 노드의 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 전압으로 디스차지하는 제2 디스차지 회로, 상기 제2 노드의 신호에 응답해서 상기 k번째 게이트 신호를 상기 제1 전압으로 디스차지하는 제3 디스차지 회로 및 상기 k+1번째 캐리 신호에 응답해서 상기 k번째 게이트 신호를 상기 제2 전압으로 디스차지하는 제2 풀다운 회로를 더 포함한다.
본 발명의 다른 특징에 따른 게이트 구동회로는, 표시 패널의 복수의 게이트 라인들로 게이트 신호들을 제공하는 복수의 구동 스테이지들을 포함한다. 상기 복수의 구동 스테이지들 중 k(단, k는 1보다 큰 자연수)번째 구동 스테이지는, 제1 클럭 신호에 동기해서 상기 복수의 게이트 라인들 중 k번째 게이트 라인으로 k번째 게이트 신호를 출력하는 구동회로 및 상기 제1 클럭 신호와 상보적인 제2 클럭 신호에 동기해서 상기 k번째 게이트 라인의 리플 전압을 제1 전압으로 디스차지하는 리플 디스차지 회로를 포함한다.
이 실시예에 있어서, 상기 리플 디스차지 회로는, 상기 제2 클럭 신호가 제1 레벨일 때 상기 k번째 게이트 라인의 전압이 상기 제1 전압보다 높은 레벨이면 상기 k번째 게이트 라인의 리플 전압을 상기 제1 전압으로 디스차지한다.
이 실시예에 있어서, 상기 리플 디스차지 회로는, 상기 제2 클럭 신호에 응답해서 상기 k번째 게이트 라인을 제1 노드와 전기적으로 연결하는 제1 스위칭 유닛, 상기 제1 노드의 신호에 응답해서 상기 제1 노드와 제2 노드를 전기적으로 연결하는 제2 스위칭 유닛 및 상기 제2 노드와 상기 제1 전압이 제공되는 노드 사이에 연결된 커패시터를 포함한다.
이 실시예에 있어서, 상기 리플 디스차지 회로는, 상기 k번째 게이트 라인과 제1 노드 사이에 연결되고, 상기 제2 클럭 신호를 수신하는 제어 전극을 포함하는 제1 트랜지스터, 상기 제1 노드와 제2 노드 사이에 연결되고, 상기 제1 노드와 연결된 제어 전극을 포함하는 제2 트랜지스터, 및 상기 제2 노드와 상기 제1 전압이 제공되는 노드 사이에 연결된 커패시터를 포함한다.
본 발명의 다른 특징에 따른 표시 장치는, 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널, 상기 복수의 게이트 라인들로 게이트 신호들을 출력하는 복수의 구동 스테이지들을 포함하는 게이트 구동회로 및 상기 복수의 데이터 라인들을 구동하는 데이터 구동회로를 포함한다. 상기 복수의 구동 스테이지들 중 k(k는 1보다 큰 자연수)번째 구동 스테이지는, 제1 클럭 신호에 동기해서 상기 복수의 게이트 라인들 중 k번째 게이트 라인으로 k번째 게이트 신호를 출력하는 구동회로 및 상기 제1 클럭 신호와 상보적인 제2 클럭 신호에 동기해서 상기 k번째 게이트 라인의 리플 전압을 제1 전압으로 디스차지하는 리플 디스차지 회로를 포함한다.
이 실시예에 있어서, 상기 리플 디스차지 회로는, 상기 제2 클럭 신호가 제1 레벨일 때 상기 k번째 게이트 라인의 전압이 상기 제1 전압보다 높은 레벨이면 상기 k번째 게이트 라인의 리플 전압을 상기 제1 전압으로 디스차지한다.
이 실시예에 있어서, 상기 리플 디스차지 회로는, 상기 제2 클럭 신호에 응답해서 상기 k번째 게이트 라인을 제1 노드와 전기적으로 연결하는 제1 스위칭 유닛, 상기 제1 노드의 신호에 응답해서 상기 제1 노드와 제2 노드를 전기적으로 연결하는 제2 스위칭 유닛 및 상기 제2 노드와 상기 제1 전압이 제공되는 노드 사이에 연결된 커패시터를 포함한다.
이 실시예에 있어서, 상기 리플 디스차지 회로는, 상기 k번째 게이트 라인과 제1 노드 사이에 연결되고, 상기 제2 클럭 신호를 수신하는 제어 전극을 포함하는 제1 트랜지스터, 상기 제1 노드와 제2 노드 사이에 연결되고, 상기 제1 노드와 연결된 제어 전극을 포함하는 제2 트랜지스터 및 상기 제2 노드와 상기 제1 전압이 제공되는 노드 사이에 연결된 커패시터를 포함한다.
이와 같은 구성을 갖는 게이트 구동회로는 게이트 신호가 접지 전압 레벨로 유지되어야 하는 구간에서 발생하는 리플 전압을 주기적으로 제거할 수 있다. 따라서 게이트 구동회로의 신뢰성이 향상된다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치에서 발생되는 신호들의 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 4는 본 발명의 일 실시예에 따른 구동 스테이지의 회로도이다.
도 5는 본 발명의 일 실시예에 따른 리플 디스차지 회로의 회로도이다.
도 6은 도 4에 도시된 k번째 구동 스테이지의 동작을 설명하기 위한 타이밍도 이다.
도 7은 본 발명의 다른 실시예에 따른 구동 스테이지의 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 게이트 구동회로의 블럭도이다.
도 9은 본 발명의 다른 실시예에 따른 리플 디스차지 회로의 회로도이다.
도 10은 본 발명의 다른 실시예에 따른 게이트 구동회로의 블럭도이다.
도 11은 본 발명의 다른 실시예에 따른 구동 스테이지의 회로도이다.
도 12는 본 발명의 다른 실시예에 따른 구동 스테이지의 회로도이다.
도 13은 본 발명의 다른 실시예에 따른 게이트 구동회로의 블럭도이다.
도 14는 본 발명의 다른 실시예에 따른 구동 스테이지의 회로도이다.
도 15는 본 발명의 다른 실시예에 따른 구동 스테이지의 회로도이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치에서 발생되는 신호들의 타이밍도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 표시장치는 표시 패널(DP), 게이트 구동회로(100), 데이터 구동회로(200) 및 구동 컨트롤러(300)를 포함한다.
표시 패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 액정 표시 패널(liquid crystal display panel), 유기발광 표시 패널(organic light emitting display panel), 전기영동 표시 패널(electrophoretic display panel), 및 일렉트로웨팅 표시 패널(electrowetting display panel)등의 다양한 표시 패널을 포함할 수 있다. 본 실시예에서 표시 패널(DP)은 액정 표시 패널로 설명된다. 한편, 액정 표시 패널을 포함하는 액정 표시장치는 미 도시된 편광자, 백라이트 유닛 등을 더 포함할 수 있다.
표시 패널(DP)은 제1 기판(DS1) 및 제1 기판(DS1)과 이격된 제2 기판(DS2)을 포함한다. 표시 패널(DP)이 액정 표시 패널인 경우, 표시 패널(DP)은 제1 기판(DS1)과 제2 기판(DS2) 사이에 배치된 액정층을 더 포함할 수 있다. 평면 상에서, 표시 패널(DP)은 복수 개의 화소들(PX11-PXnm)이 배치된 표시 영역(DA) 및 표시 영역(DA)을 둘러싸는 비표시 영역(NDA)을 포함한다.
표시 패널(DP)은 제1 기판(DS1) 상에 배치된 복수 개의 게이트 라인들(GL1-GLn) 및 게이트 라인들(GL1-GLn)과 교차하는 복수 개의 데이터 라인들(DL1-DLm)을 포함한다. 복수 개의 게이트 라인들(GL1-GLn)은 게이트 구동회로(100)에 연결된다. 복수 개의 데이터 라인들(DL1-DLm)은 데이터 구동회로(200)에 연결된다. 도 1에는 복수 개의 게이트 라인들(GL1-GLn) 중 일부와 복수 개의 데이터 라인들(DL1-DLm) 중 일부만이 도시되었다.
도 1에는 복수 개의 화소들(PX11-PXnm) 중 일부만이 도시되었다. 복수 개의 화소들(PX11-PXnm)은 복수 개의 게이트 라인들(GL1-GLn) 중 대응하는 게이트 라인 및 복수 개의 데이터 라인들(DL1-DLm) 중 대응하는 데이터 라인에 각각 연결된다.
복수 개의 화소들(PX11-PXnm)은 표시하는 컬러에 따라 복수 개의 그룹들로 구분될 수 있다. 복수 개의 화소들(PX11-PXnm)은 주요색(primary color) 중 하나를 표시할 수 있다. 주요색은 레드, 그린, 블루 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 주요색은 옐로우, 시안 및 마젠타 등 다양한 색상을 더 포함할 수 있다.
게이트 구동회로(100) 및 데이터 구동회로(200)는 구동 컨트롤러(300)로부터 제어 신호를 수신한다. 구동 컨트롤러(300)는 메인 회로기판(MCB)에 실장될 수 있다. 구동 컨트롤러(300)는 외부의 그래픽 제어 회로(미 도시)로부터 영상 데이터 및 제어 신호를 수신한다. 제어 신호는 프레임 구간들(Ft-1, Ft, Ft+1)을 구별하는 신호인 수직 동기 신호(Vsync), 수평 구간들(HP)을 구별하는 신호, 즉 행 구별 신호인 수평 동기 신호(Hsync), 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이 레벨인 데이터 인에이블 신호 및 클럭 신호들을 포함할 수 있다.
게이트 구동회로(100)는 프레임 구간들(Ft-1, Ft, Ft+1) 동안에 구동 컨트롤러(300)로부터 신호 라인(GSL)을 통해 수신한 제어 신호(이하, 게이트 제어 신호)에 기초하여 게이트 신호들(G1-Gn)을 생성하고, 게이트 신호들(G1-Gn)을 복수 개의 게이트 라인들(GL1-GLn)에 출력한다. 게이트 신호들(G1-Gn)은 수평 구간들(HP)에 대응하게 순차적으로 출력될 수 있다. 게이트 구동회로(100)는 박막공정을 통해 화소들(PX11-PXnm)과 동시에 형성될 수 있다. 예컨대, 게이트 구동회로(100)는 비표시 영역(NDA)에 OSG(Oxide Semiconductor TFT Gate driver circuit)로 실장될 수 있다.
도 1은 복수 개의 게이트 라인들(GL1-GLn)의 좌측 말단들에 연결된 하나의 게이트 구동회로(100)를 예시적으로 도시하였다. 본 발명의 일 실시예에서, 표시장치는 2개의 게이트 구동회로들을 포함할 수 있다. 2개의 게이트 구동회로들 중 하나는 복수 개의 게이트 라인들(GL1-GLn)의 좌측 말단들에 연결되고, 다른 하나는 복수 개의 게이트 라인들(GL1-GLn)의 우측 말단들에 연결될 수 있다. 또한, 2개의 게이트 구동회로들 중 하나는 홀수 번째 게이트 라인들에 연결되고, 다른 하나는 짝수 번째 게이트 라인들에 연결될 수 있다.
데이터 구동회로(200)는 구동 컨트롤러(300)로부터 수신한 제어 신호(이하, 데이터 제어 신호)에 기초하여 구동 컨트롤러(300)로부터 제공된 영상 데이터에 따른 계조 전압들을 생성한다. 데이터 구동회로(200)는 계조 전압들을 데이터 전압들(DS)로써 복수 개의 데이터 라인들(DL1-DLm)에 출력한다.
데이터 전압들(DS)은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압들 및/또는 음의 값을 갖는 부극성 데이터 전압들을 포함할 수 있다. 각각의 수평 구간들(HP) 동안에 데이터 라인들(DL1-DLm)에 인가되는 데이터 전압들 중 일부는 정극성을 갖고, 다른 일부는 부극성을 가질 수 있다. 데이터 전압들(DS)의 극성은 액정의 열화를 방지하기 위하여 프레임 구간들(Ft-1, Ft, Ft+1)에 따라 반전될 수 있다. 데이터 구동회로(200)는 반전 신호에 응답하여 프레임 구간 단위로 반전된 데이터 전압들을 생성할 수 있다.
데이터 구동회로(200)는 구동칩(210) 및 구동칩(210)을 실장하는 연성회로기판(220)을 포함할 수 있다. 데이터 구동회로(200)는 복수 개의 구동칩(210)과 연성회로기판(220)을 포함할 수 있다. 연성회로기판(220)은 메인 회로기판(MCB)과 제1 기판(DS1)을 전기적으로 연결한다. 복수 개의 구동칩들(210)은 복수 개의 데이터 라인들(DL1-DLm) 중 대응하는 데이터 라인들에 대응하는 데이터 신호들을 제공한다.
도 1은 칩 온 필름(COF: Chip on Film) 타입의 데이터 구동회로(200)를 예시적으로 도시하였다. 본 발명의 다른 실시예에서, 데이터 구동회로(200)는 칩 온 글래스(COG: Chip on Glass) 방식으로 제1 기판(DS1)의 비표시 영역(NDA) 상에 배치될 수 있다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동회로의 블럭도이다.
도 3을 참조하면, 게이트 구동회로(100)는 복수 개의 구동 스테이지들(SRC1-SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2)을 포함한다. 복수 개의 구동 스테이지들(SRC1-SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2)은 이전 구동 스테이지로부터 출력되는 캐리 신호 및 다음 구동 스테이지로부터 출력되는 캐리 신호에 응답해서 동작하는 종속적 연결 관계를 갖는다.
복수 개의 구동 스테이지들(SRC1-SRCn) 각각은 도 1에 도시된 구동 컨트롤러(300)로부터 클럭 신호(제1 클럭 신호(CKV) 또는 제2 클럭 신호(CKVB)), 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)을 수신한다. 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2) 각각은 제1 전압 및 제2 전압으로 명명될 수도 있다. 구동 스테이지(SRC1) 및 더미 구동 스테이지들(SRCn+1, SRCn+2)은 개시신호(STV)를 더 수신한다.
본 실시예에서 복수 개의 구동 스테이지들(SRC1-SRCn)은 복수 개의 게이트 라인들(GL1-GLn)에 각각 연결된다. 복수 개의 구동 스테이지들(SRC1-SRCn)은 복수 개의 게이트 라인들(GL1-GLn)에 게이트 신호들을 각각 제공한다. 본 발명의 일 실시예에서 복수 개의 구동 스테이지들(SRC1-SRCn)에 연결된 게이트 라인들은 전체의 게이트 라인들 중 홀수 번째 게이트 라인들이거나, 짝수 번째 게이트 라인들일 수 있다.
복수 개의 구동 스테이지들(SRC1-SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2) 각각은 입력 단자들(IN1, IN2, IN3), 출력 단자(OUT), 캐리 단자(CR), 클럭 단자(CK), 제1 전압 단자(V1) 및 제2 전압 단자(V2)를 포함한다.
복수 개의 구동 스테이지들(SRC1-SRCn) 각각의 출력 단자(OUT)는 복수 개의 게이트 라인들(GL1-GLn) 중 대응하는 게이트 라인에 연결된다. 복수 개의 구동 스테이지들(SRC1-SRCn)로부터 생성된 게이트 신호들은 출력 단자(OUT)를 통해 복수 개의 게이트 라인들(GL1-GLn)에 제공된다.
복수 개의 구동 스테이지들(SRC1-SRCn) 각각의 캐리 단자(CR)는 해당 구동 스테이지 다음의 구동 스테이지의 제1 입력 단자(IN1)에 전기적으로 연결된다. 또한 복수 개의 구동 스테이지들(SRC1-SRCn) 각각의 캐리 단자(CR)는 이전 구동 스테이지들과 연결된다. 예컨대, 구동 스테이지들(SRC1-SRCn) 중 k번째 구동 스테이지(SRCk)(단, k는 2보다 큰 자연수)의 캐리 단자(CR)는 k-1번째 구동 스테이지의 제2 입력 단자(IN2) 및 k-2번째 구동 스테이지의 제3 입력 단자(IN3)와 연결된다. 복수 개의 구동 스테이지들(SRC1-SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2) 각각의 캐리 단자(CR)는 캐리 신호를 출력한다.
복수 개의 구동 스테이지들(SRC2-SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2) 각각의 제1 입력 단자(IN1)는 해당 구동 스테이지 이전의 구동 스테이지의 캐리 신호를 수신한다. 예컨대, k번째 구동 스테이지 (SRCk)의 제1 입력 단자(IN1)는 k-1번째 구동 스테이지(SRCk-1)의 캐리 신호를 수신한다. 복수 개의 구동 스테이지들(SRC1-SRCn) 중 첫 번째 구동 스테이지(SRC1)의 제1 입력 단자(IN1)는 이전 구동 스테이지의 캐리 신호 대신에 게이트 구동회로(100)의 구동을 개시하는 수직 개시 신호(STV)를 수신한다.
복수 개의 구동 스테이지들(SRC1-SRCn) 각각의 제2 입력 단자(IN2)는 해당 구동 스테이지 다음의 구동 스테이지의 캐리 단자(CR)로부터의 캐리 신호를 수신한다. 복수 개의 구동 스테이지들(SRC1-SRCn) 각각의 제3 입력 단자(IN3)는 해당 구동 스테이지 다다음의 구동 스테이지의 캐리 신호를 수신한다. 예컨대, k번째 구동 스테이지(SRCk)의 제2 입력 단자(IN2)는 k+1번째 구동 스테이지(SRCk+1)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신한다. k번째 구동 스테이지(SRCk)의 제3 입력 단자(IN3)는 k+2번째 구동 스테이지(SRCk+2)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신한다. 본 발명의 다른 실시예에서 복수 개의 구동 스테이지들(SRC1-SRCn) 각각의 제2 입력 단자(IN2)는 해당 구동 스테이지 다음의 구동 스테이지의 출력 단자(OUT)에 전기적으로 연결될 수도 있다. 또한 복수 개의 구동 스테이지들(SRC1-SRCn) 각각의 제3 입력 단자(IN3)는 해당 구동 스테이지 다다음의 구동 스테이지의 출력 단자(OUT)에 전기적으로 연결될 수도 있다.
말단에 배치된 구동 스테이지(SRCn)의 제2 입력 단자(IN2)는 더미 구동 스테이지(SRCn+1)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신한다. 구동 스테이지(SRCn)의 제3 입력 단자(IN3)는 더미 구동 스테이지(SRCn+2)의 캐리 단자(CR)로부터 출력된 캐리 신호를 수신한다.
복수 개의 구동 스테이지들(SRC1-SRCn) 각각의 클럭 단자(CK)는 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB) 중 어느 하나를 각각 수신한다. 복수 개의 구동 스테이지들(SRC1-SRCn) 중 홀수 번째 구동 스테이지들(SRC1, SRC3, ..., SRCn-1)의 클럭 단자들(CK)은 제1 클럭 신호(CKV)를 각각 수신할 수 있다. 복수 개의 구동 스테이지들(SRC1-SRCn) 중 짝수 번째 구동 스테이지들(SRC2, SRC4, ..., SRCn)의 클럭 단자들(CK)은 제2 클럭 신호(CKVB)를 각각 수신할 수 있다. 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 위상이 다른 신호일 수 있다. 이 실시예에서, 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 상보적 신호들이다.
복수 개의 구동 스테이지들(SRC1-SRCn) 각각의 제1 전압 단자(V1)는 제1 접지 전압(VSS1)을 수신한다. 복수 개의 구동 스테이지들(SRC1-SRCn) 각각의 제2 전압 단자(V2)는 제2 접지 전압(VSS2)을 수신한다. 제1 접지 전압(VSS1)과 제2 접지 전압(VSS2)은 서로 다른 전압 레벨을 갖는다. 이 실시예에서, 제2 접지 전압(VSS2)은 제1 접지 전압(VSS1)보다 낮은 레벨을 갖는다.
본 발명의 일 실시예에서 복수 개의 구동 스테이지들(SRC1-SRCn) 각각은 그 회로구성에 따라 출력 단자(OUT), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 캐리 단자(CR), 클럭 단자(CK), 제1 전압 단자(V1) 및 제2 전압 단자(V2) 중 어느 하나가 생략되거나, 다른 단자들이 더 포함될 수 있다. 예컨대, 제1 전압 단자(V1), 및 제2 전압 단자(V2) 중 어느 하나는 생략될 수 있다. 이 경우, 복수 개의 구동 스테이지들(SRC1-SRCn) 각각은 제1 접지 전압(VSS1)과 제2 접지 전압(VSS2) 중 어느 하나만을 수신한다. 또한, 복수 개의 구동 스테이지들(SRC1-SRCn)의 연결관계도 변경될 수 있다.
이 실시예에서, 게이트 구동회로(100)는 복수 개의 리플 디스차지 회로들(RDC1-RDCn)을 더 포함한다.
리플 디스차지 회로들(RDC1-RDCn)은 복수 개의 게이트 라인들(GL1-GLn)에 각각 연결된다. 리플 디스차지 회로들(RDC1-RDCn)은 게이트 라인들(GL1-GLn)의 리플 전압을 디스차지할 수 있다.
리플 디스차지 회로들(RDC1-RDCn) 각각은 도 1에 도시된 구동 컨트롤러(300)로부터의 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB) 중 어느 하나 및 제1 접지 전압(VSS1)을 수신한다.
리플 디스차지 회로들(RDC1-RDCn)은 복수 개의 구동 스테이지들(SRC1-SRCn)에 각각 대응한다. 리플 디스차지 회로들(RDC1-RDCn)은 구동 스테이지들(SRC1-SRCn) 중 대응하는 구동 스테이지로 제공되는 클럭 신호와 상보적인 클럭 신호를 수신한다. 예컨대, 1번째 구동 스테이지(SRC1)는 제1 클럭 신호(CKV)를 수신하고, 리플 디스차지 회로(RDC1)는 제2 클럭 신호(CKVB)를 수신한다. 2번째 구동 스테이지(SRC2)는 제2 클럭 신호(CKVB)를 수신하고, 리플 디스차지 회로(RDC2)는 제1 클럭 신호(CKV)를 수신한다. 리플 디스차지 회로들(RDC1-RDCn) 각각은 수신된 클럭 신호(제1 클럭 신호(CKV) 또는 제2 클럭 신호(CKVB))에 동기해서 게이트 라인들(GL1-GLn)의 리플 전압을 제1 접지 전압(VSS1)으로 디스차지한다.
도 4는 본 발명의 일 실시예에 따른 구동 스테이지의 회로도이다.
도 4에는 도 3에 도시된 복수 개의 구동 스테이지들(SRC1-SRCn) 중 k(k는 양의 정수)번째 구동 스테이지(SRCk)를 예시적으로 도시하였다. 도 3에 도시된 복수 개의 구동 스테이지들(SRC1-SRCn) 각각은 k번째 구동 스테이지(SRCk)와 동일한 회로를 가질 수 있다.
도 4를 참조하면, k번째 구동 스테이지(SRCk)는 제1 출력 회로(110), 제2 출력 회로(120), 제어 회로(130), 디스차지 홀드 회로(140), 제1 디스차지 회로(150), 제2 디스차지 회로(160), 제3 디스차지 회로(170), 제1 풀다운 회로(180), 제2 풀다운 회로(190) 및 제3 풀다운 회로(195)를 포함한다.
제1 출력 회로(110)는 k번째 게이트 신호(Gk)를 출력하고, 제2 출력 회로(120)는 k번째 캐리 신호(CRk)를 출력한다. 제1 풀다운 회로(180)는 출력 단자(OUT)를 제2 전압 단자(V2)와 연결된 제2 접지 전압(VSS2)으로 풀다운시킨다. 제2 풀다운 회로(190)는 캐리 단자(CR)를 제2 전압 단자(V2)와 연결된 제2 접지 전압(VSS2)으로 풀다운시킨다. 제어 회로(130)는 제1 출력 회로(110) 및 제2 출력 회로(120)의 동작을 제어한다.
k번째 구동 스테이지(SRCk)의 구체적인 구성은 다음과 같다.
제1 출력 회로(110)는 제1 출력 트랜지스터(TR1) 및 커패시터(C)를 포함한다. 제1 출력 트랜지스터(TR1)는 클럭 단자(CK)와 연결된 제1 전극, 제1 노드(N1)에 연결된 제어 전극, 및 k번째 게이트 신호(Gk)를 출력하는 제2 전극을 포함한다.
제2 출력 회로(120)는 제2 출력 트랜지스터(TR15)를 포함한다. 제2 출력 트랜지스터(TR15)는 클럭 단자(CK)와 연결된 제1 전극, 제1 노드(N1)에 연결된 제어 전극, k번째 캐리 신호(CRk)를 출력하는 제2 전극을 포함한다.
앞서 도 3에 도시된 바와 같이, 구동 스테이지들(SRC1-SRCn) 중 일부 구동 스테이지들(SRC1, SRC3, ..., SRCn-1) 및 더미 구동 스테이지(SRCn+1)의 클럭 단자(CK)는 제1 클럭 신호(CKV)를 수신한다. 구동 스테이지들(SRC1-SRCn) 중 다른 구동 스테이지들(SRC2, SRC4, ..., SRCn) 및 더미 구동 스테이지(SRCn+2)의 클럭 단자(CK)는 제2 클럭 신호(CKVB)를 수신한다. 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)는 상보적 신호들이다. 즉, 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)는 180°위상차를 가질 수 있다.
제어 회로(130)는 이전 구동 스테이지(SRCk-1)로부터 제1 입력 단자(IN1)로 수신된 k-1번째 캐리 신호(CRk-1)에 응답하여 제1 출력 트랜지스터(TR1) 및 제2 출력 트랜지스터(TR15)를 턴 온시킨다. 제어 회로(130)는 다다음 구동 스테이지(SRCk+2)로부터 제3 입력 단자(INT3)로 수신된 k+2번째 캐리 신호(CRk+2)에 응답하여 제1 출력 트랜지스터(TR1) 및 제2 출력 트랜지스터(TR15)를 턴 오프시킨다.
제어 회로(130)는 제4 트랜지스터(TR4) 및 제6 트랜지스터(TR6)를 포함한다. 제4 트랜지스터(TR4)는 제1 입력 단자(IN1)와 연결된 제1 전극, 제1 노드(N1)와 연결된 제2 전극 및 제1 입력 단자(IN1)와 연결된 제어 전극을 포함한다. 제6 트랜지스터(TR6)는 제1 노드(N1)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 제3 입력 단자(IN3)와 연결된 제어 전극을 포함한다.
디스차지 홀드 회로(140)는 클럭 단자(CK)로부터의 제1 클럭 신호(CKV)를 제2 노드(N2)로 전달한다. 디스차지 홀드 회로(140)는 트랜지스터들(TR7, TR8, TR12, TR13)을 포함한다. 제7 트랜지스터(T7)는 클럭 단자(CK)와 연결된 제1 전극, 제2 노드(N2)와 연결된 제2 전극 및 제3 노드(N3)와 연결된 제어 전극을 포함한다. 제12 트랜지스터(TR12)는 클럭 단자(CK)와 연결된 제1 전극, 제3 노드(N3)와 연결된 제2 전극, 클럭 단자(CK)와 연결된 제어 전극을 포함한다. 제8 트랜지스터(TR8)는 제2 노드(N2)와 연결된 제1 전극, 제1 전압 단자(V1)와 연결된 제2 전극, 캐리 단자(CR)와 연결된 제어 전극을 포함한다. 제13 트랜지스터(TR13)는 제3 노드(N3)와 연결된 제1 전극, 제1 전압 단자(V1)와 연결된 제2 전극 및 캐리 단자(CR)와 연결된 제어 전극을 포함한다.
제1 디스차지 회로(150)는 k-1번째 캐리 신호(CRk-1)에 응답해서 제2 노드(N2)를 제2 접지 전압(VSS2)으로 디스차지하고, 제2 노드(N2)의 신호에 응답해서 제1 노드(N1)를 제2 접지 전압(VSS2)으로 디스차지한다. 제1 디스차지 회로(150)는 제5 트랜지스터(TR5) 및 제10 트랜지스터(TR10)를 포함한다. 제5 트랜지스터(TR5)는 제2 노드(N2)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 제1 입력 단자(IN1)와 연결된 제어 전극을 포함한다. 제10 트랜지스터(TR10)는 제1 노드(N1)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극, 제2 노드(N2)와 연결된 제어 전극을 포함한다.
제2 디스차지 회로(160)는 제2 노드(N2)의 신호에 응답해서 캐리 단자(CR)를 제2 접지 전압(VSS2)으로 디스차지한다. 제2 디스차지 회로(160)는 캐리 단자(CR)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 제2 노드(N2)와 연결된 제어 전극을 포함하는 제11 트랜지스터(TR11)를 포함한다.
제3 디스차지 회로(170)는 제2 노드(N2)의 신호에 응답해서 출력 단자(OUT)를 제1 접지 전압(VSS1)으로 디스차지한다. 제3 디스차지 회로(170)는 출력 단자(OUT)와 연결된 제1 전극, 제1 전압 단자(V1)와 연결된 제2 전극 및 제2 노드(N2)와 연결된 제어 전극을 포함하는 제3 트랜지스터(TR3)를 포함한다.
제1 풀다운 회로(180)는 제2 입력 단자(IN2)를 통해 수신되는 k+1번째 캐리 신호(CRk+1)에 응답해서 출력 단자(OUT)를 제2 접지 전압(VSS2)으로 디스차지한다. 제1 풀다운 회로(180)는 출력 단자(OUT)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 제2 입력 단자(IN2)와 연결된 제어 전극을 포함하는 제2 트랜지스터(TR2)를 포함한다.
제2 풀다운 회로(190)는 제2 입력 단자(IN2)를 통해 수신되는 k+1번째 캐리 신호(CRk+1)에 응답해서 캐리 단자(CR)를 제2 접지 전압(VSS2)으로 디스차지한다. 제2 풀다운 회로(190)는 캐리 단자(CR)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극 및 제2 입력 단자(IN2)와 연결된 제어 전극을 포함하는 제17 트랜지스터(TR17)를 포함한다.
제3 풀다운 회로(195)는 k+1번째 캐리 신호(CRk+1)에 응답해서 제1 노드(N1)를 제2 접지 전압(VSS2)으로 디스차지한다. 제3 풀다운 회로(195)는 제9 트랜지스터(TR9) 및 제16 트랜지스터(TR16)를 포함한다. 제9 트랜지스터(TR9)는 제1 노드(N1)와 연결된 제1 전극, 제4 노드(N4)와 연결된 제2 전극, 제2 입력 단자(IN2)와 연결된 제어 전극을 포함한다. 제16 트랜지스터(TR16)는 제4 노드(N4)와 연결된 제1 전극, 제2 전압 단자(V2)와 연결된 제2 전극, 제4 노드(N4)와 연결된 제어 전극을 포함한다.
이 실시예에서, 도 3에 도시된 구동 스테이지들(SRC1-SRCn)에 포함되어 있는 트랜지스터들은 도 1 및 도 2에 도시된 표시 패널(DP)의 복수의 화소들(PX11-PXnm)에 형성되어 있는 박막 트랜지스터(미 도시됨)와 동일한 공정을 통하여 함께 형성된다. 화소들(PX11-PXnm) 내 박막 트랜지스터 및 각 구동 스테이지의 트랜지스터의 채널층을 형성하는 반도체 물질로는 비정질 실리콘이나 IGZO와 같은 산화물 반도체가 사용될 수 있다.
도 5는 본 발명의 일 실시예에 따른 리플 디스차지 회로의 회로도이다.
도 5에는 도 3에 도시된 복수 개의 리플 디스차지 회로들(RDC1-RDCn) 중 k(k는 양의 정수)번째 리플 디스차지 회로(RDCk)를 예시적으로 도시하였다. 도 3에 도시된 복수 개의 리플 디스차지 회로들(RDC1-RDCn) 각각은 k번째 리플 디스차지 회로(RDCk)와 동일한 회로를 가질 수 있다.
도 5를 참조하면, k번째 리플 디스차지 회로(RDCk)는 k번째 게이트 라인(GLk)과 연결되고, 제2 클럭 신호(CKVB) 및 제1 접지 전압(VSS1)을 수신한다. 도 4에 도시된 실시예에서, k번째 구동 스테이지(SRCk)가 제1 클럭 신호(CKV)를 수신하므로, k번째 리플 디스차지 회로(RDCk)는 제1 클럭 신호(CKV)와 상보적인 제2 클럭 신호(CKVB)를 수신한다. k번째 구동 스테이지(SRCk)가 제2 클럭 신호(CKVB)를 수신하면, k번째 리플 디스차지 회로(RDCk)는 제1 클럭 신호(CKV)를 수신할 수 있다.
k번째 리플 디스차지 회로(RDCk)는 제2 클럭 신호(CKVB)가 제1 레벨(예를 들어, 하이 레벨)일 때 k번째 게이트 라인(GLk)으로 출력되는 k번째 게이트 신호(Gk)의 전압 레벨이 제1 접지 전압(VSS1)에 대응하는 전압보다 높은 레벨이면 k번째 게이트 라인(GLk)의 전압을 제1 접지 전압(VSS1)에 대응하는 전압으로 디스차지한다.
k번째 리플 디스차지 회로(RDCk)는 제1 스위칭 유닛(TR21), 제2 스위칭 유닛(TR22) 및 커패시터(C21)를 포함한다. 제1 스위칭 유닛(TR21)은 제2 클럭 신호(CKVB)에 응답해서 k번째 게이트 라인(GLk)을 노드(N21)와 전기적으로 연결한다. 제2 스위칭 유닛(TR22)은 노드(N21)의 신호에 응답해서 노드(N21)와 노드(N22)를 전기적으로 연결한다. 커패시터(C21)는 노드(N22)와 제1 접지 전압(VSS1)이 제공되는 노드 사이에 연결된다.
이 실시예에서, 제1 스위칭 유닛(TR21)은 NMOS 트랜지스터이고, 제2 스위칭 유닛(TR22)은 다이오드 연결된 NMOS 트랜지스터이다.
제1 스위칭 유닛(TR21)는 k번째 게이트 라인(GLk)과 노드(N21) 사이에 연결된다. 제1 스위칭 유닛(TR21)은 제2 클럭 신호(CKVB)를 수신하는 제어 전극을 포함한다. 제2 스위칭 유닛(TR22)은 노드(N21)와 노드(N22) 사이에 연결된다. 제2 스위칭 유닛(TR22)은 노드(N21)와 연결된 제어 전극을 포함한다.
도 6는 도 4에 도시된 k번째 구동 스테이지 및 도 5에 도시된 k번째 리플 디스차지 회로의 동작을 설명하기 위한 타이밍도이다.
도 3 내지 도 6을 참조하면, 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)는 주파수는 같고 위상이 다른 신호이다. 이 실시예에서, 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)는 상보적인 신호이다.
k-1번째 클럭 주기(k-1)에서, k-1번째 캐리 신호(CRk-1)가 하이 레벨로 천이하면, 제4 트랜지스터(TR4)가 턴 온되어서 제1 노드(N1)의 전압 레벨이 상승한다. k번째 클럭 주기(k)에서 제1 클럭 신호(CKV)가 하이 레벨로 천이하면, 제1 출력 트랜지스터(TR1)가 턴 온되어서 제1 노드(N1)의 전압은 커패시터(C)에 의해서 부스팅된다. 이때 출력 단자(OUT)를 통해 k번째 게이트 신호(Gk)가 출력된다. 제1 노드(N1)의 부스팅된 전압에 의해서 제2 출력 트랜지스터(TR15)가 턴 온되면 캐리 단자(CR)를 통해 k번째 캐리 신호(CRk)가 출력된다.
k+1번째 클럭 주기(k+1)에서 제1 클럭 신호(CKV)가 로우 레벨로 천이하면 제1 출력 트랜지스터(TR1) 및 제2 출력 트랜지스터(TR15)가 턴 오프된다.
이후 k+1번째 캐리 신호(CRk+1)가 하이 레벨로 천이하면, 제1 풀다운 회로(180) 내 제2 트랜지스터(TR2)가 턴 온되어서 출력 단자(OUT)의 k번째 게이트 신호(Gk)는 제2 접지 전압(VSS2)으로 디스차지된다. 하이 레벨의 k+1번째 캐리 신호(CRk+1)에 응답해서 제2 풀다운 회로(190) 내 제17 트랜지스터(T17)가 턴 온되면, 출력 단자(OUT)의 의 k번째 게이트 신호(Gk)는 제2 접지 전압(VSS2)으로 디스차지된다. 하이 레벨의 k+1번째 게이트 신호(Gk+1)에 응답해서 제9 트랜지스터(TR9) 및 제16 트랜지스터(TR16)가 턴 온됨에 따라 제1 노드(N1)는 제2 접지 전압(VSS2) 레벨로 디스차지된다.
계속해서, k+2번째 클럭 주기(k+2)에서 k+2번째 게이트 신호(Gk+2)가 하이 레벨로 천이하면, 제6 트랜지스터(TR6)가 턴 온되어서 제1 노드(N1)는 제2 접지 전압(VSS2) 레벨로 유지된다.
한편, k+2번째 클럭 주기(k+2)에서 제1 클럭 신호(CKV)가 하이 레벨이면, 제2 노드(N2)는 하이 레벨로 천이한다. 제2 노드(N2)가 하이 레벨로 천이함에 따라 제3 트랜지스터(TR3)가 턴 온되어서 출력 단자(OUT)는 제1 접지 전압(VSS1)으로 유지될 수 있다. 마찬가지로, 제2 노드(N2)가 하이 레벨로 천이함에 따라 제11 트랜지스터(TR11)가 턴 온되어서 출력 단자(OUT)는 제2 접지 전압(VSS2)으로 유지될 수 있다.
게이트 신호들(G1-Gn)은 게이트 온 전압 레벨로 유지되는 구간 이외의 구간 즉, 게이트 오프 전압 레벨(이 실시예에서, 제1 접지 전압(VSS1) 레벨)로 유지되는 구간에서 소정 레벨 이하로 유지되어야 한다. 게이트 신호들(G1-Gn)이 게이트 오프 전압 레벨로 유지되어야 도 1에 도시된 화소들(PX11-PXnm)이 비정상적으로 동작하는 것을 방지할 수 있다.
도 4에 도시된 트랜지스터들(TR1-TR17)은 고온에서 장시간 동작시 드레솔드 전압이 변화할 수 있다. 트랜지스터들(TR1-TR17)의 드레솔드 전압이 변화하는 경우, 트랜지스터들(TR1-TR17)은 약하게 턴 온될 수 있으며 이는 게이트 신호들(G1-Gn)의 전압 레벨을 상승시키는 원인이 될 수 있다.
본 발명의 리플 디스차지 회로들(RDC1-RDCn)은 게이트 신호들(G1-Gn)이 게이트 오프 전압 레벨로 유지되는 구간에서 게이트 신호들(G1-Gn)의 전압 레벨이 상승하는 경우 상승된 리플 전압을 디스차지할 수 있다.
다시 도 5 및 도 6을 참조하면, 제2 클럭 신호(CKVB)가 하이 레벨인 k+3번째 클럭 주기(k+3)에서 k번째 게이트 신호(Gk)의 전압 레벨이 커패시터(C21)의 일단 즉, 노드(N22) 전압 레벨보다 높으면 k번째 게이트 라인(GLk)의 전하는 제1 및 제2 스위칭 유닛들(TR21, TR22)을 통해 커패시터(C21)에 충전함으로써 디스차지될 수 있다.
이러한 디스차지 동작은 제2 클럭 신호(CKVB)가 하이 레벨인 k+1번째, k+3번째 클럭 주기에서 반복적으로 수행된다. 그러므로 한 프레임 내 게이트 신호들(G1-Gn)이 게이트 오프 전압 레벨로 유지되는 구간에서 게이트 신호들(G1-Gn)의 전압 레벨이 비정상적으로 상승하는 것을 방지할 수 있다. 이는 게이트 구동회로(100)의 신뢰성을 향상시킨다.
도 7은 본 발명의 다른 실시예에 따른 구동 스테이지의 회로도이다.
도 7에 도시된 k(k는 양의 정수)번째 구동 스테이지(ASRCk)는 도 4에 도시된 k번째 구동 스테이지(SRCk)와 유사한 회로 구성을 가지므로, 동일한 구성 요소에 대해서는 동일한 인출부호를 병기하고, 중복되는 설명은 생략한다.
도 7에 도시된 k번째 구동 스테이지(ASRCk)의 디스차지 홀드 회로(140) 내 트랜지스터들(TR13, TR8)의 제어 전극은 출력 단자(OUT)와 연결된다. k번째 구동 스테이지(ASRCk)의 출력 단자(OUT)는 도 5에 도시된 k번째 리플 디스차지 회로(RDCk)와 연결될 수 있다.
트랜지스터들(TR13, TR8)은 k번째 리플 디스차지 회로(RDCk)에 의해서 리플 전압이 제거된 k번째 게이트 신호(Gk)에 응답해서 동작한다. 그러므로 제2 클럭 신호(CKVB)가 하이 레벨인 구간에서 트랜지스터들(TR13, TR8)이 비정상적으로 턴 온되어 제2 노드(N2)의 전압 레벨이 디스차지되는 것을 방지할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 게이트 구동회로의 블럭도이다.
도 8에 도시된 게이트 구동회로(100_1)는 도 3에 도시된 게이트 구동회로(100)와 유사한 회로 구성을 가지므로, 동일한 구성 요소에 대해서는 동일한 인출부호를 병기하고, 중복되는 설명은 생략한다.
도 8을 참조하면, 게이트 구동회로(100_1)는 복수 개의 구동 스테이지들(SRC1-SRCn), 더미 구동 스테이지들(SRCn+1, SRCn+2) 및 복수 개의 리플 디스차지 회로들(ARDC1-ARDCn)을 포함한다.
복수 개의 리플 디스차지 회로들(ARDC1-ARDCn)은 복수 개의 게이트 라인들(GL1-GLn)에 각각 연결된다. 리플 디스차지 회로들(ARDC1-ARDCn)은 게이트 라인들(GL1-GLn)의 리플 전압을 디스차지할 수 있다.
리플 디스차지 회로들(ARDC1-ARDCn) 각각은 도 1에 도시된 구동 컨트롤러(300)로부터 클럭 신호(제1 클럭 신호(CKV) 또는 제2 클럭 신호(CKVB)) 및 기준 전압(VREF)을 수신한다. 기준 전압(VREF)은 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)과 다른 전압 레벨일 수 있다.
도 9는 본 발명의 다른 실시예에 따른 리플 디스차지 회로의 회로도이다.
도 9를 참조하면, k번째 리플 디스차지 회로(ARDCk)는 제1 스위칭 유닛(TR31) 및 제2 스위칭 유닛(TR32)을 포함한다. 제1 스위칭 유닛(TR31)은 제2 클럭 신호(CKVB)에 응답해서 k번째 게이트 라인(GLk)을 노드(N31)와 전기적으로 연결한다. 제2 스위칭 유닛(TR32)은 노드(N31)의 신호에 응답해서 노드(N31)를 기준 전압(VREF) 레벨로 디스차지한다.
이 실시예에서, 제1 스위칭 유닛(TR31)은 NMOS 트랜지스터이고, 제2 스위칭 유닛(TR32)은 다이오드 연결된 NMOS 트랜지스터이다.
제1 스위칭 유닛(TR32)은 k번째 게이트 라인(GLk)과 노드(N31) 사이에 연결된다. 제1 스위칭 유닛(TR32)은 제2 클럭 신호(CKVB)를 수신하는 제어 전극을 포함한다. 제2 스위칭 유닛(TR32)은 노드(N31)와 기준 전압(VREF)이 제공되는 노드 사이에 연결된다. 제2 스위칭 유닛(TR32)은 노드(N31)와 연결된 제어 전극을 포함한다.
제2 클럭 신호(CKVB)가 하이 레벨이면 제1 스위칭 유닛(TR31)이 턴 온된다. 노드(N31)의 전압 레벨이 상승하여 제2 스위칭 유닛(TR32)이 턴 온되면, k번째 게이트 신호(Gk)의 전압 레벨은 기준 전압(VREF)으로 디스차지될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 게이트 구동회로의 블럭도이다.
도 10에 도시된 게이트 구동회로(100_2)는 도 3에 도시된 게이트 구동회로(100)와 유사한 회로 구성을 가지므로, 동일한 구성 요소에 대해서는 동일한 인출부호를 병기하고, 중복되는 설명은 생략한다.
도 10을 참조하면, 게이트 구동회로(100_2)는 복수 개의 구동 스테이지들(BSRC1-BSRCn) 및 더미 구동 스테이지들(BSRCn+1, BSRCn+2)을 포함한다.
복수 개의 구동 스테이지들(BSRC1-BSRCn) 및 더미 구동 스테이지들(BSRCn+1, BSRCn+2)은 이전 구동 스테이지로부터 출력되는 캐리 신호 및 다음 구동 스테이지로부터 출력되는 캐리 신호에 응답해서 동작하는 종속적 연결 관계를 갖는다.
복수 개의 구동 스테이지들(BSRC1-BSRCn) 각각은 도 1에 도시된 구동 컨트롤러(300)로부터 제1 클럭 신호(CKV), 제2 클럭 신호(CKVB), 제1 접지 전압(VSS1) 및 제2 접지 전압(VSS2)을 수신한다. 구동 스테이지(BSRC1) 및 더미 구동 스테이지들(BSRCn+1, BSRCn+2)은 개시신호(STV)를 더 수신한다.
복수 개의 구동 스테이지들(BSRC1-BSRCn) 및 더미 구동 스테이지들(BSRCn+1, BSRCn+2) 각각은 입력 단자들(IN1, IN2, IN3), 출력 단자(OUT), 캐리 단자(CR), 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 전압 단자(V1) 및 제2 전압 단자(V2)를 포함한다.
도 3에 도시된 구동 스테이지들(SRC1-SRCn) 및 더미 구동 스테이지들(SRCn+1, SRCn+2) 각각은 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB) 중 어느 하나를 수신하나, 도 10에 도시된 구동 스테이지들(BSRC1-BSRCn) 및 더미 구동 스테이지들(BSRCn+1, BSRCn+2) 각각은 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)를 모두 수신한다.
도 11은 본 발명의 다른 실시예에 따른 구동 스테이지의 회로도이다.
도 11에는 도 10에 도시된 복수 개의 구동 스테이지들(BSRC1-BSRCn) 중 k(k는 양의 정수)번째 구동 스테이지(BSRCk)를 예시적으로 도시하였다. 도 10에 도시된 복수 개의 구동 스테이지들(BSRC1-BSRCn) 각각은 k번째 구동 스테이지(BSRCk)와 동일한 회로를 가질 수 있다.
도 11을 참조하면, k번째 구동 스테이지(BSRCk)는 구동회로(101) 및 리플 디스차지 회로(BRDCk)를 포함한다. 구동회로는 제1 출력 회로(110), 제2 출력 회로(120), 제어 회로(130), 디스차지 홀드 회로(140), 제1 디스차지 회로(150), 제2 디스차지 회로(160), 제3 디스차지 회로(170), 제1 풀다운 회로(180), 제2 풀다운 회로(190) 및 제3 풀다운 회로(195)를 포함한다.
도 11에 도시된 구동회로 내 회로들(110-195)은 도 4에 도시된 k번째 구동 스테이지(SRCk) 내 회로들(110-195)과 동일한 구성을 갖는다.
도 11에 도시된 k번째 구동 스테이지(BSRCk) 내 리플 디스차지 회로(BRDCk)는 도 5에 도시된 리플 디스차지 회로(RDCk)와 동일한 회로 구성을 갖는다. 리플 디스차지 회로(BRDCk)는 제1 스위칭 유닛(TR41), 제2 스위칭 유닛(TR42) 및 커패시터(C41)를 포함한다. 제1 스위칭 유닛(TR41)은 제2 클럭 단자(CK2)를 통해 수신되는 제2 클럭 신호(CKVB)에 응답해서 k번째 게이트 라인(GLk)을 노드(N41)와 전기적으로 연결한다. 제2 스위칭 유닛(TR42)은 노드(N41)의 신호에 응답해서 노드(N41)와 노드(N42)를 전기적으로 연결한다. 커패시터(C41)는 노드(N42)와 제1 전압 단자(V1) 사이에 연결된다.
이 실시예에서, 제1 스위칭 유닛(TR41)은 NMOS 트랜지스터이고, 제2 스위칭 유닛(TR42)는 다이오드 연결된 NMOS 트랜지스터이다.
제1 스위칭 유닛(TR41)은 k번째 게이트 라인(GLk)과 노드(N41) 사이에 연결된다. 제1 스위칭 유닛(TR41)은 제2 클럭 단자(CK2)와 연결된 제어 전극을 포함한다. 제2 스위칭 유닛(TR42)은 노드(N41)와 노드(N42) 사이에 연결된다. 제2 스위칭 유닛(TR42)은 제1 노드(N41)와 연결된 제어 전극을 포함한다.
도 12는 본 발명의 다른 실시예에 따른 구동 스테이지의 회로도이다.
도 12에 도시된 k(k는 양의 정수)번째 구동 스테이지(CSRCk)는 구동회로(102) 및 리플 디스차지 회로(BRDCk)를 포함한다. 도 12에 도시된 k(k는 양의 정수)번째 구동 스테이지(CSRCk)는 도 11에 도시된 k번째 구동 스테이지(BSRCk)와 유사한 회로 구성을 가지므로, 동일한 구성 요소에 대해서는 동일한 인출부호를 병기하고, 중복되는 설명은 생략한다.
도 12에 도시된 k번째 구동 스테이지(BSRCk)의 디스차지 홀드 회로(140) 내 트랜지스터들(TR13, TR8)의 제어 전극은 출력 단자(OUT)와 연결된다. 트랜지스터들(TR13, TR8)은 리플 디스차지 회로(BRDCk)에 의해서 리플 전압이 제거된 k번째 게이트 신호(Gk)에 응답해서 동작하게 된다. 그러므로 제2 클럭 신호(CKVB)가 하이 레벨인 구간에서 트랜지스터들(TR13, TR8)이 비정상적으로 턴 온되어 제2 노드(N2)의 전압 레벨이 디스차지되는 것을 방지할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 게이트 구동회로의 블럭도이다.
도 13에 도시된 게이트 구동회로(100_3)는 도 10에 도시된 게이트 구동회로(100_2)와 유사한 회로 구성을 가지므로, 동일한 구성 요소에 대해서는 동일한 인출부호를 병기하고, 중복되는 설명은 생략한다.
도 13을 참조하면, 게이트 구동회로(100_3)는 복수 개의 구동 스테이지들(DSRC1-DSRCn) 및 더미 구동 스테이지들(DSRCn+1, DSRCn+2)을 포함한다.
복수 개의 구동 스테이지들(DSRC1-DSRCn) 및 더미 구동 스테이지들(DSRCn+1, DSRCn+2)는 이전 구동 스테이지로부터 출력되는 캐리 신호 및 다음 구동 스테이지로부터 출력되는 캐리 신호에 응답해서 동작하는 종속적 연결 관계를 갖는다.
복수 개의 구동 스테이지들(DSRC1-DSRCn) 각각은 도 1에 도시된 구동 컨트롤러(300)로부터 제1 클럭 신호(CKV), 제2 클럭 신호(CKVB), 제1 접지 전압(VSS1), 제2 접지 전압(VSS2) 및 기준 전압(VREF)을 수신한다. 구동 스테이지(DSRC1) 및 더미 구동 스테이지들(DSRCn+1, DSRCn+2)은 개시신호(STV)를 더 수신한다.
복수 개의 구동 스테이지들(DSRC1-DSRCn) 및 더미 구동 스테이지들(DSRCn+1, DSRCn+2) 각각은 입력 단자들(IN1, IN2, IN3), 출력 단자(OUT), 캐리 단자(CR), 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 제1 전압 단자(V1), 제2 전압 단자(V2) 및 제3 전압 단자(V3)를 포함한다.
도 13에 도시된 구동 스테이지들(DSRC1-DSRCn) 및 더미 구동 스테이지들(DSRCn+1, DSRCn+2) 각각은 도 10에 도시된 구동 스테이지들(BSRC1-BSRCn) 및 더미 구동 스테이지들(BSRCn+1, BSRCn+2)과 달리 제3 전압 단자(V3)를 통해 기준 전압(VREF)을 더 수신한다.
도 14는 본 발명의 다른 실시예에 따른 구동 스테이지의 회로도이다.
도 14에는 도 13에 도시된 복수 개의 구동 스테이지들(DSRC1-DSRCn) 중 k(k는 양의 정수)번째 구동 스테이지(DSRCk)를 예시적으로 도시하였다. 도 13에 도시된 복수 개의 구동 스테이지들(DSRC1-DSRCn) 각각은 k번째 구동 스테이지(DSRCk)와 동일한 회로를 가질 수 있다.
도 14를 참조하면, k(k는 양의 정수)번째 구동 스테이지(DSRCk)는 구동회로(103) 및 리플 디스차지 회로(DRDCk)를 포함한다. 구동회로(103)는 제1 출력 회로(110), 제2 출력 회로(120), 제어 회로(130), 디스차지 홀드 회로(140), 제1 디스차지 회로(150), 제2 디스차지 회로(160), 제3 디스차지 회로(170), 제1 풀다운 회로(180), 제2 풀다운 회로(190) 및 제3 풀다운 회로(195)를 포함한다.
도 14에 도시된 구동회로(103) 내 회로들(110-195)은 도 11에 도시된 구동회로(101) 내 회로들(110-195)과 동일한 구성을 갖는다. 도 14에 도시된 k번째 구동 스테이지(DSRCk) 내 리플 디스차지 회로(DRDCk)는 도 9에 도시된 리플 디스차지 회로(ARDCk)와 동일한 회로 구성을 갖는다.
리플 디스차지 회로(DRDCk)는 제1 스위칭 유닛(TR51) 및 제2 스위칭 유닛(TR52)를 포함한다. 제1 스위칭 유닛(TR51)은 제2 클럭 신호(CKVB)에 응답해서 k번째 게이트 라인(GLk)을 노드(N51)와 전기적으로 연결한다. 제2 스위칭 유닛(TR52)은 노드(N51)의 신호에 응답해서 노드(N51)를 기준 전압(VREF) 레벨로 디스차지한다.
이 실시예에서, 제1 스위칭 유닛(TR51)은 NMOS 트랜지스터이고, 제2 스위칭 유닛(TR52)은 다이오드 연결된 NMOS 트랜지스터이다.
제1 스위칭 유닛(TR51)은 k번째 게이트 라인(GLk)과 노드(N51) 사이에 연결된다. 제1 스위칭 유닛(TR51)은 제2 클럭 단자(CK2)와 연결된 제어 전극을 포함한다. 제2 스위칭 유닛(TR52)은 노드(N51)와 제3 전압 단자(V3) 사이에 연결된다. 제2 스위칭 유닛(TR52)은 노드(N51)와 연결된 제어 전극을 포함한다.
제2 클럭 신호(CKVB)가 하이 레벨이면 제1 스위칭 유닛(TR51)이 턴 온된다. 노드(N51)의 전압 레벨이 상승하여 제2 스위칭 유닛(TR52)이 턴 온되면, k번째 게이트 신호(Gk)의 전압 레벨은 기준 전압(VREF)으로 디스차지될 수 있다.
도 15는 본 발명의 다른 실시예에 따른 구동 스테이지의 회로도이다.
도 15에 도시된 k(k는 양의 정수)번째 구동 스테이지(ESRCk)는 구동회로(104) 및 리플 디스차지 회로(ERDCk)를 포함한다. 도 15에 도시된 k(k는 양의 정수)번째 구동 스테이지(ESRCk)는 도 14에 도시된 k번째 구동 스테이지(DSRCk)와 유사한 회로 구성을 가지므로, 동일한 구성 요소에 대해서는 동일한 인출부호를 병기하고, 중복되는 설명은 생략한다.
도 15에 도시된 구동회로(104)의 디스차지 홀드 회로(140) 내 트랜지스터들(TR13, TR8)의 제어 전극은 출력 단자(OUT)와 연결된다. 트랜지스터들(TR13, TR8)은 리플 디스차지 회로(ERDCk)에 의해서 리플 전압이 제거된 k번째 게이트 신호(Gk)에 응답해서 동작하게 된다. 그러므로 제2 클럭 신호(CKVB)가 하이 레벨인 구간에서 트랜지스터들(TR13, TR8)이 비정상적으로 턴 온되어 제2 노드(N2)의 전압 레벨이 디스차지되는 것을 방지할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DP: 표시패널 DS1: 제1 기판
DS2: 제2 기판 100: 게이트 구동회로
200: 데이터 구동회로 MCB: 메인 회로기판
SRC1-SRCn: 구동 스테이지 110: 제1 출력부
120: 제2 출력 회로 130: 제어 회로
140: 인버터 회로 150: 제1 디스차지 회로
160: 제2 디스차지 회로 170: 제3 디스차지 회로
180: 제1 풀다운 회로 190: 제2 풀다운 회로
195: 제3 풀다운 회로

Claims (20)

  1. 표시 패널의 복수의 게이트 라인들로 게이트 신호들을 제공하는 복수의 구동 스테이지들; 및
    상기 복수의 게이트 라인들의 리플 전압을 디스차지하는 리플 디스차지 회로들을 포함하되,
    상기 복수의 구동 스테이지들 중 k(단, k는 1보다 큰 자연수)번째 구동 스테이지는 제1 클럭 신호에 동기해서 상기 복수의 게이트 라인들 중 k번째 게이트 라인으로 k번째 게이트 신호를 출력하고,
    상기 k번째 구동 스테이지에 대응하는 k번째 리플 디스차지 회로는 상기 제1 클럭 신호와 상보적인 제2 클럭 신호에 동기해서 상기 k번째 게이트 라인의 리플 전압을 제1 전압으로 디스차지하는 것을 특징으로 하는 게이트 구동회로.
  2. 제 1 항에 있어서,
    상기 복수의 리플 디스차지 회로들 중 상기 k번째 리플 디스차지 회로는,
    상기 제2 클럭 신호가 제1 레벨일 때 상기 k번째 게이트 라인의 상기 k번째 게이트 신호가 상기 제1 전압보다 높은 레벨이면 상기 k번째 게이트 신호를 상기 제1 전압으로 디스차지하는 것을 특징으로 하는 게이트 구동회로.
  3. 제 1 항에 있어서,
    상기 복수의 리플 디스차지 회로들 중 상기 k번째 리플 디스차지 회로는,
    상기 제2 클럭 신호에 응답해서 상기 k번째 게이트 라인을 제1 노드와 전기적으로 연결하는 제1 스위칭 유닛;
    상기 제1 노드의 신호에 응답해서 상기 제1 노드와 제2 노드를 전기적으로 연결하는 제2 스위칭 유닛; 및
    상기 제2 노드와 상기 제1 전압이 제공되는 노드 사이에 연결된 커패시터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  4. 제 2 항에 있어서,
    상기 복수의 리플 디스차지 회로들 중 상기 k번째 리플 디스차지 회로는,
    상기 k번째 게이트 라인과 제1 노드 사이에 연결되고, 상기 제2 클럭 신호를 수신하는 제어 전극을 포함하는 제1 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 연결되고, 상기 제1 노드와 연결된 제어 전극을 포함하는 제2 트랜지스터; 및
    상기 제2 노드와 상기 제1 전압이 제공되는 노드 사이에 연결된 커패시터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  5. 제 1 항에 있어서,
    상기 복수의 리플 디스차지 회로들 중 상기 k번째 리플 디스차지 회로는,
    상기 제2 클럭 신호에 응답해서 상기 k번째 게이트 라인을 제1 노드와 전기적으로 연결하는 제1 스위칭 유닛; 및
    상기 제1 노드의 신호에 응답해서 상기 제1 노드를 상기 제1 전압으로 디스차지하는 제2 스위칭 유닛을 포함하는 것을 특징으로 하는 게이트 구동회로.
  6. 제 1 항에 있어서,
    상기 복수의 구동 스테이지들 중 k번째 구동 스테이지는,
    k-1번째 구동 스테이지로부터의 k-1번째 캐리 신호, k+1번째 구동 스테이지로부터의 k+1번째 캐리 신호, k+2번째 구동 스테이지로부터의 k+2번째 캐리 신호 및 제2 전압을 더 수신하고, k번째 캐리 신호를 더 출력하는 것을 특징으로 하는 게이트 구동회로.
  7. 제 6 항에 있어서,
    상기 복수의 구동 스테이지들 중 k번째 구동 스테이지는,
    상기 제1 클럭 신호의 k번째 클럭 주기 동안, 제1 노드의 신호에 응답해서 상기 제1 클럭 신호의 하이 전압을 상기 k번째 게이트 신호로 출력하는 제1 출력 회로, 및
    상기 제1 클럭 신호의 k번째 클럭 주기 동안, 상기 제1 노드의 신호에 응답해서 상기 제1 클럭 신호의 하이 전압을 상기 k번째 캐리 신호로 출력하는 제2 출력 회로를 포함하는 것을 특징으로 하는 게이트 구동회로.
  8. 제 7 항에 있어서,
    상기 k번째 구동 스테이지는,
    상기 k-1번째 캐리 신호에 응답해서 상기 k-1번째 캐리 신호를 상기 제1 노드로 전달하고, 상기 k+2번째 캐리 신호에 응답해서 상기 제1 노드를 상기 제2 전압으로 디스차지하는 제어 회로;
    상기 제1 클럭 신호 및 상기 k번째 캐리 신호에 응답해서 상기 제1 클럭 신호를 제2 노드로 제공하는 디스차지 홀드 회로;
    상기 k-1번째 캐리 신호에 응답해서 상기 제1 노드 및 상기 제2 노드를 상기 제2 전압으로 디스차지하는 제1 디스차지 회로;
    상기 제2 노드의 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 전압으로 디스차지하는 제2 디스차지 회로;
    상기 제2 노드의 신호에 응답해서 상기 k번째 게이트 신호를 상기 제1 전압으로 디스차지하는 제3 디스차지 회로;및
    상기 k+1번째 캐리 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 전압으로 디스차지하는 제2 풀다운 회로를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  9. 제 7 항에 있어서,
    상기 k번째 구동 스테이지는,
    상기 k-1번째 캐리 신호에 응답해서 상기 k-1번째 캐리 신호를 상기 제1 노드로 전달하고, 상기 k+2번째 캐리 신호에 응답해서 상기 제1 노드를 상기 제2 전압으로 디스차지하는 제어 회로;
    상기 제1 클럭 신호 및 상기 k번째 게이트 신호에 응답해서 상기 제1 클럭 신호를 제2 노드로 제공하는 디스차지 홀드 회로;
    상기 k-1번째 캐리 신호에 응답해서 상기 제1 노드 및 상기 제2 노드를 상기 제2 전압으로 디스차지하는 제1 디스차지 회로;
    상기 제2 노드의 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 전압으로 디스차지하는 제2 디스차지 회로;
    상기 제2 노드의 신호에 응답해서 상기 k번째 게이트 신호를 상기 제1 전압으로 디스차지하는 제3 디스차지 회로; 및
    상기 k+1번째 캐리 신호에 응답해서 상기 k번째 게이트 신호를 상기 제2 전압으로 디스차지하는 제2 풀다운 회로를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  10. 표시 패널의 복수의 게이트 라인들로 게이트 신호들을 제공하는 복수의 구동 스테이지들을 포함하되,
    상기 복수의 구동 스테이지들 중 k(단, k는 1보다 큰 자연수)번째 구동 스테이지는,
    제1 클럭 신호에 동기해서 상기 복수의 게이트 라인들 중 k번째 게이트 라인으로 k번째 게이트 신호를 출력하는 구동회로; 및
    상기 제1 클럭 신호와 상보적인 제2 클럭 신호에 동기해서 상기 k번째 게이트 라인의 리플 전압을 제1 전압으로 디스차지하는 리플 디스차지 회로를 포함하는 것을 특징으로 하는 게이트 구동회로.
  11. 제 10 항에 있어서,
    상기 리플 디스차지 회로는,
    상기 제2 클럭 신호가 제1 레벨일 때 상기 k번째 게이트 라인의 전압이 상기 제1 전압보다 높은 레벨이면 상기 k번째 게이트 라인의 리플 전압을 상기 제1 전압으로 디스차지하는 것을 특징으로 하는 게이트 구동회로.
  12. 제 10 항에 있어서,
    상기 리플 디스차지 회로는,
    상기 제2 클럭 신호에 응답해서 상기 k번째 게이트 라인을 제1 노드와 전기적으로 연결하는 제1 스위칭 유닛;
    상기 제1 노드의 신호에 응답해서 상기 제1 노드와 제2 노드를 전기적으로 연결하는 제2 스위칭 유닛; 및
    상기 제2 노드와 상기 제1 전압이 제공되는 노드 사이에 연결된 커패시터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  13. 제 10 항에 있어서,
    상기 리플 디스차지 회로는,
    상기 k번째 게이트 라인과 제1 노드 사이에 연결되고, 상기 제2 클럭 신호를 수신하는 제어 전극을 포함하는 제1 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 연결되고, 상기 제1 노드와 연결된 제어 전극을 포함하는 제2 트랜지스터; 및
    상기 제2 노드와 상기 제1 전압이 제공되는 노드 사이에 연결된 커패시터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  14. 제 13 항에 있어서,
    상기 구동회로는,
    상기 제1 클럭 신호의 k번째 클럭 주기 동안, 제1 노드의 신호에 응답해서 상기 제1 클럭 신호의 하이 전압을 상기 k번째 게이트 신호로 출력하는 제1 출력 회로, 및
    상기 제1 클럭 신호의 k번째 클럭 주기 동안, 상기 제1 노드의 신호에 응답해서 상기 제1 클럭 신호의 하이 전압을 상기 k번째 캐리 신호로 출력하는 제2 출력 회로를 포함하는 것을 특징으로 하는 게이트 구동회로.
  15. 제 14 항에 있어서,
    상기 구동회로는,
    상기 제1 클럭 신호, k-1번째 캐리 신호 및 k+2번째 캐리 신호에 응답해서 상기 제1 노드로 상기 제1 클럭 신호 및 제2 전압 중 어느 하나를 제공하는 제어 회로;
    상기 제1 클럭 신호 및 상기 k번째 캐리 신호에 응답해서 상기 제1 클럭 신호를 제2 노드로 제공하는 디스차지 홀드 회로;
    상기 k-1번째 캐리 신호에 응답해서 제1 노드 및 상기 제2 노드를 상기 제2 전압으로 디스차지하는 제1 디스차지 회로;
    상기 제2 노드의 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 전압으로 디스차지하는 제2 디스차지 회로;
    상기 제2 노드의 신호에 응답해서 상기 k번째 게이트 신호를 상기 제1 전압으로 디스차지하는 제3 디스차지 회로; 및
    k+1번째 캐리 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 전압으로 디스차지하는 제2 풀다운 회로를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  16. 제 14 항에 있어서,
    상기 구동회로는,
    상기 제1 클럭 신호, k-1번째 캐리 신호 및 k+2번째 캐리 신호에 응답해서 상기 제1 노드로 상기 제1 클럭 신호 및 제2 전압 중 어느 하나를 제공하는 제어 회로;
    상기 제1 클럭 신호 및 상기 k번째 게이트 신호에 응답해서 상기 제1 클럭 신호를 제2 노드로 제공하는 디스차지 홀드 회로;
    상기 k-1번째 캐리 신호에 응답해서 제1 노드 및 상기 제2 노드를 상기 제2 전압으로 디스차지하는 제1 디스차지 회로;
    상기 제2 노드의 신호에 응답해서 상기 k번째 캐리 신호를 상기 제2 전압으로 디스차지하는 제2 디스차지 회로;
    상기 제2 노드의 신호에 응답해서 상기 k번째 게이트 신호를 상기 제1 전압으로 디스차지하는 제3 디스차지 회로; 및
    k+1번째 캐리 신호에 응답해서 상기 k번째 게이트 신호를 상기 제2 전압으로 디스차지하는 제2 풀다운 회로를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  17. 복수의 게이트 라인들 및 복수의 데이터 라인들에 각각 연결된 복수의 화소들을 포함하는 표시 패널;
    상기 복수의 게이트 라인들로 게이트 신호들을 출력하는 복수의 구동 스테이지들을 포함하는 게이트 구동회로; 및
    상기 복수의 데이터 라인들을 구동하는 데이터 구동회로를 포함하되,
    상기 복수의 구동 스테이지들 중 k(k는 1보다 큰 자연수)번째 구동 스테이지는,
    제1 클럭 신호에 동기해서 상기 복수의 게이트 라인들 중 k번째 게이트 라인으로 k번째 게이트 신호를 출력하는 구동회로; 및
    상기 제1 클럭 신호와 상보적인 제2 클럭 신호에 동기해서 상기 k번째 게이트 라인의 리플 전압을 제1 전압으로 디스차지하는 리플 디스차지 회로를 포함하는 것을 특징으로 하는 표시 장치.
  18. 제 17 항에 있어서,
    상기 리플 디스차지 회로는,
    상기 제2 클럭 신호가 제1 레벨일 때 상기 k번째 게이트 라인의 전압이 상기 제1 전압보다 높은 레벨이면 상기 k번째 게이트 라인의 리플 전압을 상기 제1 전압으로 디스차지하는 것을 특징으로 하는 표시 장치.
  19. 제 17 항에 있어서,
    상기 리플 디스차지 회로는,
    상기 제2 클럭 신호에 응답해서 상기 k번째 게이트 라인을 제1 노드와 전기적으로 연결하는 제1 스위칭 유닛;
    상기 제1 노드의 신호에 응답해서 상기 제1 노드와 제2 노드를 전기적으로 연결하는 제2 스위칭 유닛; 및
    상기 제2 노드와 상기 제1 전압이 제공되는 노드 사이에 연결된 커패시터를 포함하는 것을 특징으로 하는 표시 장치.
  20. 제 17 항에 있어서,
    상기 리플 디스차지 회로는,
    상기 k번째 게이트 라인과 제1 노드 사이에 연결되고, 상기 제2 클럭 신호를 수신하는 제어 전극을 포함하는 제1 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 연결되고, 상기 제1 노드와 연결된 제어 전극을 포함하는 제2 트랜지스터; 및
    상기 제2 노드와 상기 제1 전압이 제공되는 노드 사이에 연결된 커패시터를 포함하는 것을 특징으로 하는 표시 장치.
KR1020170149860A 2017-11-10 2017-11-10 게이트 구동회로 및 그것을 포함하는 표시 장치 KR20190053989A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170149860A KR20190053989A (ko) 2017-11-10 2017-11-10 게이트 구동회로 및 그것을 포함하는 표시 장치
US16/132,619 US20190147824A1 (en) 2017-11-10 2018-09-17 Gate driving circuit and display device having the same
CN201811294016.2A CN109767734A (zh) 2017-11-10 2018-11-01 栅极驱动电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170149860A KR20190053989A (ko) 2017-11-10 2017-11-10 게이트 구동회로 및 그것을 포함하는 표시 장치

Publications (1)

Publication Number Publication Date
KR20190053989A true KR20190053989A (ko) 2019-05-21

Family

ID=66432330

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170149860A KR20190053989A (ko) 2017-11-10 2017-11-10 게이트 구동회로 및 그것을 포함하는 표시 장치

Country Status (3)

Country Link
US (1) US20190147824A1 (ko)
KR (1) KR20190053989A (ko)
CN (1) CN109767734A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113496681A (zh) * 2020-03-18 2021-10-12 Tcl华星光电技术有限公司 一种goa电路及显示面板
KR20220008951A (ko) * 2020-07-14 2022-01-24 삼성디스플레이 주식회사 발광 구동 회로, 스캔 구동 회로 및 그것을 포함하는 표시 장치
CN112233630B (zh) * 2020-10-15 2021-11-02 Tcl华星光电技术有限公司 栅极驱动电路和显示面板
KR20220087685A (ko) * 2020-12-18 2022-06-27 엘지디스플레이 주식회사 게이트 구동 회로 및 표시 장치

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7002542B2 (en) * 1998-09-19 2006-02-21 Lg.Philips Lcd Co., Ltd. Active matrix liquid crystal display
TWI294612B (en) * 2005-05-25 2008-03-11 Novatek Microelectronics Corp Apparatus for gate switch of amorphous lcd
KR20070080440A (ko) * 2006-02-07 2007-08-10 삼성전자주식회사 표시 기판 및 이를 구비한 표시 장치
KR101275248B1 (ko) * 2006-06-12 2013-06-14 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시장치
KR20080111233A (ko) * 2007-06-18 2008-12-23 삼성전자주식회사 액정 표시 장치의 구동 장치와 이를 포함하는 액정 표시장치
KR101448910B1 (ko) * 2008-01-25 2014-10-14 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시장치
TW201019301A (en) * 2008-11-03 2010-05-16 Chunghwa Picture Tubes Ltd Gate driving device utilized in LCD device
CN101847377B (zh) * 2009-03-27 2012-05-30 北京京东方光电科技有限公司 液晶显示器栅极驱动装置
KR101587610B1 (ko) * 2009-09-21 2016-01-25 삼성디스플레이 주식회사 구동회로
TWI409787B (zh) * 2009-10-30 2013-09-21 Au Optronics Corp 具有克服關機殘影的移位暫存器及消除關機殘影方法
TWI424401B (zh) * 2009-11-02 2014-01-21 Chunghwa Picture Tubes Ltd 顯示器與其閘極驅動電路
CN102081969B (zh) * 2009-12-01 2014-06-25 群康科技(深圳)有限公司 移位寄存电路及双向传输栅极驱动电路
US8896586B2 (en) * 2010-12-15 2014-11-25 Novatek Microelectronics Corp. Gate driving method for controlling display apparatus and gate driver using the same
KR101810517B1 (ko) * 2011-05-18 2017-12-20 삼성디스플레이 주식회사 게이트 구동회로 및 이를 구비한 표시 장치
CN202838908U (zh) * 2012-09-20 2013-03-27 北京京东方光电科技有限公司 栅极驱动电路、阵列基板和显示装置
KR102001890B1 (ko) * 2012-09-28 2019-07-22 엘지디스플레이 주식회사 액정표시장치
KR101994452B1 (ko) * 2012-10-29 2019-09-25 엘지디스플레이 주식회사 액정표시패널
KR102102902B1 (ko) * 2013-05-30 2020-04-21 엘지디스플레이 주식회사 쉬프트 레지스터
KR102108880B1 (ko) * 2013-09-17 2020-05-12 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치
CN103680387B (zh) * 2013-12-24 2016-08-31 合肥京东方光电科技有限公司 一种移位寄存器及其驱动方法、显示装置
CN103985366B (zh) * 2014-05-04 2016-03-30 合肥京东方光电科技有限公司 栅极驱动电路、阵列基板及显示装置
KR102290915B1 (ko) * 2014-12-18 2021-08-19 삼성디스플레이 주식회사 게이트 드라이버 및 그것을 포함하는 표시 장치
CN104505046B (zh) * 2014-12-29 2017-04-19 上海天马微电子有限公司 一种栅极驱动电路、阵列基板、显示面板和显示装置
CN105096902B (zh) * 2015-09-28 2018-09-11 京东方科技集团股份有限公司 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置

Also Published As

Publication number Publication date
CN109767734A (zh) 2019-05-17
US20190147824A1 (en) 2019-05-16

Similar Documents

Publication Publication Date Title
CN105845060B (zh) 具有栅极驱动电路的显示装置
US9293093B2 (en) Gate driver in which each stage thereof drives multiple gate lines and display apparatus having the same
KR101368822B1 (ko) 게이트 구동회로 및 이를 갖는 표시 장치
KR101752360B1 (ko) 게이트 구동회로 및 이를 구비한 표시 장치
KR101396942B1 (ko) 게이트 구동부 및 이를 포함하는 액정표시장치
US20080012816A1 (en) Shift register and display apparatus including the same
KR102516727B1 (ko) 게이트 구동회로 및 그것을 포함하는 표시 장치
US20080055225A1 (en) Display device capable of displaying partial picture and driving method of the same
KR102314447B1 (ko) 게이트 구동회로 및 그것을 포함하는 표시 장치
KR102020932B1 (ko) 스캔 구동부 및 이를 이용한 표시장치
KR20100083370A (ko) 게이트 구동회로 및 이를 갖는 표시장치
KR102457481B1 (ko) 게이트 구동회로 및 그것을 포함하는 표시 장치
KR20070118447A (ko) 게이트 구동회로 및 이를 갖는 표시장치
KR20080053597A (ko) 게이트 구동 회로 및 그것을 사용하는 액정 표시 장치
KR20190053989A (ko) 게이트 구동회로 및 그것을 포함하는 표시 장치
KR20170115183A (ko) 게이트 구동회로 및 그것을 포함하는 표시 장치
KR101860732B1 (ko) 게이트 구동회로 및 이를 포함하는 표시 장치
KR102555509B1 (ko) 게이트 구동회로 및 그것을 포함하는 표시 장치
KR20140147203A (ko) 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치
KR20200012054A (ko) 게이트 구동회로 및 이를 포함하는 표시장치
KR20080056781A (ko) 게이트 구동 회로 및 그것을 사용하는 액정 표시 장치
KR102465950B1 (ko) 게이트 구동회로 및 그것을 포함하는 표시 장치
KR102420545B1 (ko) 게이트 구동회로를 포함하는 표시 장치
KR20170104050A (ko) 게이트 구동회로 및 그것을 포함하는 표시 장치
US20190044503A1 (en) Voltage generator and display device having the same