KR20220087685A - 게이트 구동 회로 및 표시 장치 - Google Patents

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Abstract

본 발명의 실시예들은 게이트 구동 회로 및 표시 장치에 관한 것으로서, 제1 게이트 신호를 출력하는 제1 타입의 스테이지 회로와 제2 게이트 신호를 출력하는 제2 타입의 스테이지 회로를 포함하고, 턴-온 시, 상기 제1 타입의 스테이지 회로에 포함된 다수의 트랜지스터 중 특정 트랜지스터의 반도체 층과 중첩되도록 위치하는 쉴드 메탈로 바이어스 전압을 공급하는 바이어스 트랜지스터를 더 포함함으로써, 게이트 구동 회로 내부에서 누설전류가 발생하는 현상을 방지해줄 수 있다.

Description

게이트 구동 회로 및 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE}
본 발명의 실시예들은 게이트 구동 회로 및 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정 표시 장치, 유기 발광 표시 장치 등과 같은 여러 가지 표시 장치가 활용되고 있다.
이러한 표시 장치는 다수의 데이터 라인 및 다수의 게이트 라인이 배치된 표시 패널과, 다수의 데이터 라인을 구동하는 데이터 구동 회로와, 다수의 게이트 라인을 구동하는 게이트 구동 회로 등을 포함한다.
한편, 게이트 구동 회로는 다수의 트랜지스터를 포함하는데, 다수의 트랜지스터 중 적어도 하나에서는 원치 않는 누설전류가 발생하는 현상이 있어왔다. 이러한 게이트 구동 회로 내 누설전류는 게이트 구동의 오동작을 유발할 수 있다.
본 발명의 실시예들은 게이트 구동 회로 내부에서 누설전류가 발생하는 현상을 방지해줄 수 있는 게이트 구동 회로 및 표시 장치를 제공할 수 있다.
본 발명의 실시예들은 서로 다른 타입의 스테이지 회로를 포함하는 차등 구조로 설계된 게이트 구동 회로 및 표시 장치를 제공할 수 있다.
본 발명의 실시예들은 홀수 번째 스테이지 회로와 짝수 번째 스테이지 회로 간의 차등 구조를 통해 누설전류를 방지할 수 있는 게이트 구동 회로 및 표시 장치를 제공할 수 있다.
본 발명의 실시예들은 홀수 번째 스테이지 회로와 짝수 번째 스테이지 회로 간의 차등 구조를 통해 누설전류를 방지하면서도, 게이트 출력 편차도 방지할 수 있는 게이트 구동 회로 및 표시 장치를 제공할 수 있다.
본 발명의 실시예들은, 제1 클럭 신호 및 제1 로우 레벨 전압(-12V)을 입력 받아 제1 캐리 신호를 제1 캐리 출력 노드로 출력하는 제1 캐리 출력 회로와, 제1 클럭 신호 및 제1 로우 레벨 전압을 입력 받아 제1 게이트 신호를 제1 게이트 출력 노드로 출력하는 제1 게이트 출력 회로를 포함하는 제1 타입의 스테이지 회로와, 캐리 클럭 신호 및 제2 로우 레벨 전압(-16V)을 입력 받아 제2 캐리 신호를 제2 캐리 출력 노드로 출력하는 제2 캐리 출력 회로와, 제2 클럭 신호 및 제1 로우 레벨 전압(-12V)을 입력 받아 제2 게이트 신호를 제2 게이트 출력 노드로 출력하는 제2 게이트 출력 회로를 포함하는 제2 타입의 스테이지 회로를 포함하는 게이트 구동 회로를 제공할 수 있다.
본 발명의 실시예들에 따른 게이트 구동 회로는 턴-온 시, 제1 타입의 스테이지 회로에 포함된 다수의 트랜지스터 중 특정 트랜지스터의 반도체 층과 중첩되도록 위치하는 쉴드 메탈로 바이어스 전압을 공급하는 바이어스 트랜지스터를 더 포함할 수 있다.
제1 캐리 출력 회로는, 제1 클럭 신호가 입력되는 제1 캐리 풀-업 트랜지스터 및 제1 로우 레벨 전압이 입력되는 제1 캐리 풀-다운 트랜지스터를 포함하고, 제1 캐리 풀-업 트랜지스터와 제1 캐리 풀-다운 트랜지스터가 연결된 제1 캐리 출력 노드로 제1 캐리 신호를 출력할 수 있다.
제1 게이트 출력 회로는, 제1 클럭 신호가 입력되는 제1 게이트 풀-업 트랜지스터 및 제1 로우 레벨 전압이 입력되는 제1 게이트 풀-다운 트랜지스터를 포함하고, 제1 게이트 풀-업 트랜지스터와 제1 게이트 풀-다운 트랜지스터가 연결된 제1 게이트 출력 노드로 제1 게이트 신호를 출력할 수 있다.
제2 캐리 출력 회로는, 캐리 클럭 신호가 입력되는 제2 캐리 풀-업 트랜지스터 및 제2 로우 레벨 전압이 입력되는 제2 캐리 풀-다운 트랜지스터를 포함하고, 제2 캐리 풀-업 트랜지스터와 제2 캐리 풀-다운 트랜지스터가 연결된 제2 캐리 출력 노드로 제2 캐리 신호를 출력할 수 있다.
제2 게이트 출력 회로는, 제2 클럭 신호가 입력되는 제2 게이트 풀-업 트랜지스터 및 제1 로우 레벨 전압이 입력된 제2 게이트 풀-다운 트랜지스터를 포함하고, 제2 게이트 풀-업 트랜지스터와 제2 게이트 풀-다운 트랜지스터가 연결된 제2 게이트 출력 노드로 제2 게이트 신호를 출력할 수 있다.
바이어스 트랜지스터는, 턴-온 시, 제1 타입의 스테이지 회로에 포함된 특정 트랜지스터로서 제1 게이트 풀-업 트랜지스터의 반도체 층과 중첩되도록 위치하는 쉴드 메탈로 바이어스 전압을 공급할 수 있다.
바이어스 트랜지스터는, 턴-온 시, 제1 타입의 스테이지 회로에 포함된 특정 트랜지스터로서 제1 캐리 풀-업 트랜지스터의 반도체 층과 중첩되도록 위치하는 쉴드 메탈로 바이어스 전압을 공급할 수 있다.
제1 타입의 스테이지 회로는, 제1 게이트 풀-업 트랜지스터의 게이트 노드를 충전시키는 제1 Q 노드 충전 트랜지스터와, 제1 게이트 풀-업 트랜지스터의 게이트 노드를 방전시키는 제1 Q 노드 방전 트랜지스터와, 제1 게이트 풀-다운 트랜지스터의 게이트 노드를 충전시키는 제1 QB 노드 충전 트랜지스터와, 제1 게이트 풀-다운 트랜지스터의 게이트 노드를 방전시키는 제1 QB 노드 방전 트랜지스터를 더 포함할 수 있다.
제2 타입의 스테이지 회로는, 제2 게이트 풀-업 트랜지스터의 게이트 노드를 충전시키는 제2 Q 노드 충전 트랜지스터와, 제2 게이트 풀-업 트랜지스터의 게이트 노드를 방전시키는 제2 Q 노드 방전 트랜지스터와, 제2 게이트 풀-다운 트랜지스터의 게이트 노드를 충전시키는 제2 QB 노드 충전 트랜지스터와, 제2 게이트 풀-다운 트랜지스터의 게이트 노드를 방전시키는 제2 QB 노드 방전 트랜지스터를 더 포함할 수 있다.
바이어스 트랜지스터는, 턴-온 시, 제1 타입의 스테이지 회로에 포함된 특정 트랜지스터로서 제1 QB 노드 방전 트랜지스터의 반도체 층과 중첩되도록 위치하는 쉴드 메탈로 바이어스 전압을 공급할 수 있다.
바이어스 트랜지스터의 게이트 노드는 제2 Q 노드 충전 트랜지스터의 게이트 노드와 전기적으로 연결될 수 있다.
제1 타입의 스테이지 회로는, 제1 게이트 풀-업 트랜지스터의 게이트 노드를 충전시키는 제1 Q 노드 충전 트랜지스터와, 제1 게이트 풀-업 트랜지스터의 게이트 노드를 방전시키는 제1 Q 노드 방전 트랜지스터를 더 포함할 수 있다.
제2 타입의 스테이지 회로는, 제2 게이트 풀-업 트랜지스터의 게이트 노드를 충전시키는 제2 Q 노드 충전 트랜지스터와, 제2 게이트 풀-업 트랜지스터의 게이트 노드를 방전시키는 제2 Q 노드 방전 트랜지스터를 더 포함할 수 있다.
제1 게이트 풀-다운 트랜지스터의 게이트 노드에 클럭 신호가 입력될 수 있다. 제2 게이트 풀-다운 트랜지스터의 게이트 노드에 다른 클럭 신호가 입력될 수 있다.
제1 게이트 풀-업 트랜지스터의 게이트 노드에 인가되는 로우 레벨 전압은 바이어스 전압보다 높고, 제2 게이트 풀-업 트랜지스터이 게이트 노드에 인가되는 로우 레벨 전압은 바이어스 전압과 동일할 수 있다.
제1 타입의 스테이지 회로에 입력되는 제1 스타트 신호와 제2 타입의 스테이지 회로에 입력되는 제2 스타트 신호는 서로 다른 진폭을 가질 수 있다.
바이어스 트랜지스터는 제2 타입의 스테이지 회로에 입력되는 제2 스타트 신호 또는 제2 스타트 신호의 역할을 하는 다른 캐리 신호에 따라 온-오프가 제어될 수 있다. 제2 스타트 신호는 다른 스테이지 회로의 캐리 신호일 수도 있다.
게이트 구동 회로는 쉴드 메탈과 제1 게이트 출력 노드 사이에 연결된 바이어스 캐패시터를 더 포함할 수 있다.
바이어스 전압은 제1 로우 레벨 전압보다 낮고, 제2 로우 레벨 전압과 동일한 전압일 수 있다.
게이트 구동 회로는 표시 패널의 비 표시영역에 배치되고, 특정 트랜지스터는 코플라나 타입의 트랜지스터일 수 있다.
바이어스 전압이 쉴드 메탈에 공급될 때, 특정 트랜지스터의 소스 노드와 게이트 노드 간의 전압 차이는 0 미만일 수 있다.
쉴드 메탈은 바이어스 전압이 인가된 이후, 쉴드 메탈의 전압은 제1 게이트 출력 노드의 전압 변동에 동기화되어 상승하고, 제1 게이트 출력 노드의 전압 변동에 동기화되어 상승된 쉴드 메탈의 전압은 제1 게이트 출력 노드의 하이 레벨 전압보다 낮을 수 있다.
본 발명의 실시예들은 기판, 기판에 배치된 제1 게이트 라인 및 제2 게이트 라인, 및 제1 게이트 라인을 제1 게이트 신호를 출력하고, 제2 게이트 라인으로 제2 게이트 신호를 출력하는 게이트 구동 회로를 포함하는 표시 장치를 제공할 수 있다.
게이트 구동 회로는, 제1 클럭 신호 및 제1 로우 레벨 전압(-12V)을 입력 받아 제1 캐리 신호를 제1 캐리 출력 노드로 출력하는 제1 캐리 출력 회로와, 제1 클럭 신호 및 제1 로우 레벨 전압을 입력 받아 제1 게이트 신호를 제1 게이트 출력 노드를 통해 제1 게이트 라인으로 출력하는 제1 게이트 출력 회로를 포함하는 제1 타입의 스테이지 회로와, 캐리 클럭 신호 및 제2 로우 레벨 전압(-16V)을 입력 받아 제2 캐리 신호를 제2 캐리 출력 노드로 출력하는 제2 캐리 출력 회로와, 제2 클럭 신호 및 제1 로우 레벨 전압(-12V)을 입력 받아 제2 게이트 신호를 제2 게이트 출력 노드를 통해 제2 게이트 라인으로 출력하는 제2 게이트 출력 회로를 포함하는 제2 타입의 스테이지 회로를 포함할 수 있다.
게이트 구동 회로는 턴-온 시, 제1 타입의 스테이지 회로에 포함된 다수의 트랜지스터 중 특정 트랜지스터의 반도체 층과 중첩되도록 위치하는 쉴드 메탈로 바이어스 전압을 공급하는 바이어스 트랜지스터를 더 포함할 수 있다.
제1 게이트 라인과 제2 게이트 라인 중에서, 하나는 홀수 번째 게이트 라인이고, 나머지 하나는 짝수 번째 게이트 라인일 수 있다.
기판은 표시영역과 표시영역의 외곽인 비-표시영역을 포함하고, 비-표시영역은 표시영역의 일 측에 위치는 제1 비-표시영역과, 표시영역의 타 측에 위치하는 제2 비-표시영역을 포함할 수 있다.
게이트 신호의 공급 방식은 싱글 피딩 방식 또는 더블 피딩 방식일 수 있다.
제1 타입의 스테이지 회로와 제2 타입의 스테이지 회로 중에서, 하나는 제1 비-표시영역에 연결되거나 배치되고, 나머지 하나는 제2 비-표시영역에 연결되거나 배치될 수 있다.
제1 타입의 스테이지 회로와 제2 타입의 스테이지 회로는 제1 비-표시영역에 연결되거나 배치되고, 제1 타입의 다른 스테이지 회로와 제2 타입의 다른 스테이지 회로는 제2 비-표시영역에 연결되거나 배치될 수 있다.
본 발명의 실시예들에 의하면, 게이트 구동 회로 내부에서 누설전류가 발생하는 현상을 방지해줄 수 있는 게이트 구동 회로 및 표시 장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 서로 다른 타입의 스테이지 회로를 포함하는 차등 구조로 설계된 게이트 구동 회로 및 표시 장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 홀수 번째 스테이지 회로와 짝수 번째 스테이지 회로 간의 차등 구조를 통해 누설전류를 방지할 수 있는 게이트 구동 회로 및 표시 장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 홀수 번째 스테이지 회로와 짝수 번째 스테이지 회로 간의 차등 구조를 통해 누설전류를 방지하면서도, 게이트 출력 편차도 방지할 수 있는 게이트 구동 회로 및 표시 장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치의 시스템 구성도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 표시 장치의 등가회로를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 표시 장치의 시스템 구현 예시이다.
도 4는 본 발명의 실시예들에 따른 게이트 구동 회로를 나타낸 도면이다.
도 5은 본 발명의 실시예들에 따른 게이트 구동 회로 내 트랜지스터의 단면도이다.
도 6 및 도 7은 본 발명의 실시예들에 따른 게이트 구동 회로 내 누설전류 방지를 위한 구조 및 방법을 간략하게 설명하기 위한 도면들이다.
도 8은 본 발명의 실시예들에 따른 게이트 구동 회로 내 트랜지스터의 전압-전류 특성 그래프이다.
도 9는 본 발명의 실시예들에 따른 차등 구조를 갖는 게이트 구동 회로를 간략하게 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 차등 구조를 갖는 게이트 구동 회로의 구동 타이밍도이다.
도 11은 본 발명의 실시예들에 따른 차등 구조를 갖는 게이트 구동 회로의 예시도이다.
도 12는 본 발명의 실시예들에 따른 차등 구조를 갖는 게이트 구동 회로의 다른 예시도이다.
도 13 및 도 14는 본 발명의 실시예들에 따른 차등 구조를 갖는 게이트 구동 회로에 포함된 제1 타입의 스테이지 회로와 제2 타입의 스테이지 회로 각각에서의 주요 노드들에 대한 전압 상태를 나타낸 도면들이다.
도 15는 본 발명의 실시예들에 따른 차등 구조를 갖는 게이트 구동 회로가 싱글 피딩 구조로 설계된 경우를 나타낸 도면이다.
도 16은 본 발명의 실시예들에 따른 차등 구조를 갖는 게이트 구동 회로가 더블 피딩 구조로 설계된 경우를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치(100)의 시스템 구성도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 표시 장치(100)는 표시 패널(110)과, 표시 패널(110)을 구동하기 위한 구동 회로를 포함할 수 있다.
구동 회로는 데이터 구동 회로(120) 및 게이트 구동 회로(130) 등을 포함할 수 있으며, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하는 컨트롤러(140)를 더 포함할 수 있다.
표시 패널(110)은 기판(SUB)과, 기판(SUB) 상에 배치되는 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 등의 신호 배선들을 포함할 수 있다. 표시 패널(110)은 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)과 연결된 다수의 서브픽셀(SP)을 포함할 수 있다.
표시 패널(110)은 영상이 표시되는 표시영역(DA)과 영상이 표시되지 않는 비-표시영역(NDA)을 포함할 수 있다. 표시 패널(110)에서, 표시영역(DA)에는 이미지를 표시하기 위한 다수의 서브픽셀(SP)이 배치되고, 비-표시영역(NDA)에는 구동 회로들(120, 130, 140)이 전기적으로 연결되거나 구동 회로들(120, 130, 140)이 실장 될 수 있고, 집적회로 또는 인쇄회로 등이 연결되는 패드부가 배치될 수도 있다.
데이터 구동 회로(120)는 다수의 데이터 라인(DL)을 구동하기 위한 회로로서, 다수의 데이터 라인(DL)으로 데이터 신호들을 공급할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)을 구동하기 위한 회로서, 다수의 게이트 라인(GL)으로 게이트 신호들을 공급할 수 있다. 컨트롤러(140)는 데이터 구동 회로(120)의 동작 타이밍을 제어하기 위하여 데이터 구동 타이밍 제어 신호(DCS)를 데이터 구동 회로(120)에 공급할 수 있다. 컨트롤러(140)는 게이트 구동 회로(130)의 동작 타이밍을 제어하기 위한 게이트 구동 타이밍 제어 신호(GCS)를 게이트 구동 회로(130)에 공급할 수 있다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(Data)를 데이터 구동 회로(120)에 공급하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 제어할 수 있다.
컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템(150))로부터 수신한다.
컨트롤러(140)는, 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위하여, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE), 클럭 신호(CLK) 등의 타이밍 신호를 입력 받아, 각종 제어 신호들(DCS, GCS)을 생성하여 데이터 구동 회로(120) 및 게이트 구동 회로(130)로 출력한다.
예를 들어, 컨트롤러(140)는, 게이트 구동 회로(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 구동 타이밍 제어 신호(GCS: Gate Driving Timing Control Signal)를 출력한다.
또한, 컨트롤러(140)는, 데이터 구동 회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock) 등을 포함하는 각종 데이터 구동 타이밍 제어 신호(DCS: Data Driving Timing Control Signal)를 출력한다.
컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동 회로(120)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 구동 회로(120)는, 컨트롤러(140)로부터 영상 데이터(Data)를 입력 받아 다수의 데이터 라인(DL)로 데이터 신호를 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동 회로(120)는 소스 구동 회로라고도 한다.
이러한 데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 각 소스 드라이버 집적회로(SDIC)는, 경우에 따라서, 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
예를 들어, 각 소스 드라이버 집적회로(SDIC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG: Chip On Glass) 또는 칩 온 패널(COP: Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF: Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 컨트롤러(140)의 제어에 따라, 턴-온 레벨 전압의 게이트 신호를 출력하거나 턴-오프 레벨 전압의 게이트 신호를 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)으로 턴-온 레벨 전압의 게이트 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동할 수 있다.
게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, 칩 온 글래스(COG) 또는 칩 온 패널(COP) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩 온 필름(COF) 방식에 따라 표시 패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(130)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시 패널(110)의 비-표시영역(NDA)에 형성될 수 있다. 게이트 구동 회로(130)는 기판(SUB) 상에 배치되거나 기판(SUB)에 연결될 수 있다. 즉, 게이트 구동 회로(130)는 GIP 타입인 경우 기판(SUB)의 비-표시영역(NDA)에 배치될 수 있다. 게이트 구동 회로(130)는 칩 온 글래스(COG) 타입, 칩 온 필름(COF) 타입 등인 경우 기판(SUB)에 연결될 수 있다.
데이터 구동 회로(120)는, 게이트 구동 회로(130)에 의해 특정 게이트 라인(GL)이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(Data)를 아날로그 형태의 데이터 신호로 변환하여 다수의 데이터 라인(DL)으로 공급할 수 있다.
데이터 구동 회로(120)는 표시 패널(110)의 일 측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 데이터 구동 회로(120)는 표시 패널(110)의 양 측(예: 상측과 하측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(130)는 표시 패널(110)의 일 측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(130)는 표시 패널(110)의 양 측(예: 좌측과 우측)에 모두 연결되거나, 표시 패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있으며, 타이밍 컨트롤러와 다른 제어장치일 수도 있으며, 제어장치 내 회로일 수도 있다. 컨트롤러(140)는, IC (Integrate Circuit), FPGA (Field Programmable Gate Array), ASIC (Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다.
컨트롤러(140)는 인쇄회로기판, 가요성 인쇄회로 등에 실장되고, 인쇄회로기판, 가요성 인쇄회로 등을 통해 데이터 구동 회로(120) 및 게이트 구동 회로(130)와 전기적으로 연결될 수 있다.
컨트롤러(140)는, 미리 정해진 하나 이상의 인터페이스에 따라 데이터 구동 회로(120)와 신호를 송수신할 수 있다. 여기서, 예를 들어, 인터페이스는 LVDS (Low Voltage Differential Signaling) 인터페이스, EPI 인터페이스, SPI (Serial Peripheral Interface) 등을 포함할 수 있다.
컨트롤러(140)는 하나 이상의 레지스터 등의 기억매체를 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치(100)는, 액정표시 장치 등의 백 라이트 유닛을 포함하는 디스플레이일 수도 있고, OLED(Organic Light Emitting Diode) 디스플레이, 퀀텀닷(Quantum Dot) 디스플레이, 마이크로 LED (Micro Light Emitting Diode) 디스플레이 등의 자발광 디스플레이일 수 있다.
본 발명의 실시예들에 따른 표시 장치(100)가 OLED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 유기발광다이오드(OLED)를 발광소자로서 포함할 수 있다. 본 발명의 실시예들에 따른 표시 장치(100)가 퀀텀닷 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum Dot)으로 만들어진 발광소자를 포함할 수 있다. 본 발명의 실시예들에 따른 표시 장치(100)가 마이크로 LED 디스플레이인 경우, 각 서브픽셀(SP)은 스스로 빛을 내고 무기물을 기반으로 만들어진 마이크로 LED (Micro Light Emitting Diode)를 발광소자로서 포함할 수 있다.
도 2a는 본 발명의 실시예들에 따른 표시 장치(100)의 등가회로를 나타낸 도면이다.
도 2a를 참조하면, 표시 장치(100)가 액정표시 장치로 구현된 경우, 각 서브픽셀(SP)은 구동 트랜지스터(DRT) 및 픽셀전극(PE)을 포함할 수 있다.
구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드는 데이터 라인(DL)과 전기적으로 연결되고, 구동 트랜지스터(DRT)의 게이트 노드는 게이트 라인(GL)과 전기적으로 연결되고, 구동 트랜지스터(DRT)의 드레인 노드 또는 소스 노드는 픽셀전극(PE)과 전기적으로 연결될 수 있다.
구동 트랜지스터(DRT)는 게이트 노드와 전기적으로 연결된 게이트 라인(GL)에서 공급된 스캔신호(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)을 픽셀전극(PE)으로 전달할 수 있다. 픽셀전극(PE)에 인가된 데이터 전압(Vdata)은 공통전극에 인가된 공통전압과 스토리지 캐패시터를 형성할 수 있다.
도 2b는 본 발명의 실시예들에 따른 표시 장치(100)의 등가회로를 나타낸 도면이다.
도 2b를 참조하면, 본 발명의 실시예들에 따른 표시 장치(100)가 유기발광표시 장치 등의 자발광 디스플레이인 경우, 표시 장치(100)의 표시 패널(110)에 배치된 다수의 서브픽셀(SP) 각각은 발광소자(ED), 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 스토리지 캐패시터(Cst)를 포함할 수 있다.
도 2b를 참조하면, 발광소자(ED)는 픽셀전극(PE)과 공통전극(CE)을 포함하고, 픽셀전극(PE)과 공통전극(CE) 사이에 위치하는 발광층(EL)을 포함할 수 있다.
발광소자(ED)의 픽셀전극(PE)은 각 서브픽셀(SP)마다 배치되는 전극이고, 공통전극(CE)은 모든 서브픽셀(SP)에 공통으로 배치되는 전극일 수 있다. 여기서, 픽셀전극(PE)은 애노드 전극이고 공통전극(CE)은 캐소드 전극일 수 있다. 반대로, 픽셀전극(PE)은 캐소드 전극이고 공통전극(CE)은 애노드 전극일 수더 있다.
예를 들어, 발광소자(ED)는 유기발광다이오드(OLED), 발광다이오드(LED) 또는 퀀텀닷 발광소자 등일 수 있다.
구동 트랜지스터(DRT)는 발광소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 구동 트랜지스터(DRT)의 게이트 노드일 수 있으며, 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 구동 트랜지스터(DRT)의 소스 노드 또는 드레인 노드일 수 있으며, 센싱 트랜지스터(SENT)의 소스 노드 또는 드레인 노드와 전기적으로 연결되고, 발광소자(ED)의 픽셀전극(PE)과도 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 구동전압(EVDD)을 공급하는 구동전압 라인(DVL)과 전기적으로 연결될 수 있다.
스캔 트랜지스터(SCT)는 게이트 신호의 일종인 스캔펄스(SCAN)에 의해 제어되며 구동 트랜지스터(DRT)의 제1 노드(N1)와 데이터 라인(DL) 사이에 연결될 수 있다. 다시 말해, 스캔 트랜지스터(SCT)는, 게이트 라인(GL)의 한 종류인 스캔 라인(SCL)에서 공급되는 스캔펄스(SCAN)에 따라 턴-온 또는 턴-오프 되어, 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 간의 연결을 제어할 수 있다.
스캔 트랜지스터(SCT)는, 턴-온 레벨 전압을 갖는 스캔펄스(SCAN)에 의해 턴-온 되어, 데이터 라인(DL)에서 공급된 데이터 신호(Vdata)를 구동 트랜지스터(DRT)의 제1 노드(N1)에 전달해줄 수 있다.
여기서, 스캔 트랜지스터(SCT)가 n 타입 트랜지스터인 경우, 스캔펄스(SCAN)의 턴-온 레벨 전압은 하이 레벨 전압일 수 있다. 스캔 트랜지스터(SCT)가 p 타입 트랜지스터인 경우, 스캔펄스(SCAN)의 턴-온 레벨 전압은 로우 레벨 전압일 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 스토리지 캐패시터(Cst)는 양 단의 전압 차이에 해당하는 전하량이 충전되고, 정해진 프레임 시간 동안, 양 단의 전압 차이를 유지하는 역할을 해준다. 이에 따라, 정해진 프레임 시간 동안, 해당 서브픽셀(SP)은 발광할 수 있다.
도 3은 본 발명의 실시예들에 따른 표시 장치(100)의 시스템 구현 예시이다.
도 3을 참조하면, 표시 패널(110)은 영상이 표시되는 표시영역(DA)과 영상이 표시되지 않는 비-표시영역(NDA)을 포함할 수 있다.
도 3을 참조하면, 데이터 구동 회로(120)가 하나 이상의 소스 드라이버 집적회로(SDIC)를 포함하고 칩 온 필름(COF) 방식으로 구현된 경우, 각 소스 드라이버 집적회로(SDIC)는 표시 패널(110)의 비-표시영역(NDA)에 연결된 회로필름(SF) 상에 실장 될 수 있다.
도 3을 참조하면, 게이트 구동 회로(130)는 게이트 인 패널(GIP) 타입으로 구현될 수 있다. 이 경우, 게이트 구동 회로(130)는 표시 패널(110)의 비-표시영역(NDA)에 형성될 수 있다. 게이트 구동 회로(130)는 도 3과 다르게, COF (Chip On Film) 타입으로 구현될 수도 있다.
게이트 구동 회로(130)가는 게이트 인 패널(GIP) 타입으로 구현되는 경우, 표시 패널(110)의 베젤 사이즈(즉, 비-표시영역(NDA)의 사이즈)를 줄일 수 있다.
표시 장치(100)는, 하나 이상의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 적어도 하나의 소스 인쇄회로기판(SPCB: Source Printed Circuit Board)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB: Control Printed Circuit Board)을 포함할 수 있다.
적어도 하나의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 회로필름(SF)이 연결될 수 있다. 즉, 소스 드라이버 집적회로(SDIC)가 실장 된 회로필름(SF)은 일 측이 표시 패널(110)과 전기적으로 연결되고 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는 컨트롤러(140) 및 파워 관리 집적회로(PMIC: Power Management IC, 300) 등이 실장 될 수 있다. 컨트롤러(140)는 표시 패널(110)의 구동과 관련한 전반적인 제어 기능을 수행할 수 있으며, 데이터 구동 회로(120) 및 게이트 구동 회로(130)의 동작을 제어할 수 있다. 파워 관리 집적회로(300)는 데이터 구동 회로(120) 및 게이트 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어할 수 있다.
적어도 하나의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 케이블(CBL)을 통해 회로적으로 연결될 수 있다. 여기서, 연결 케이블(CBL)은, 일 예로, 연성 인쇄 회로(FPC: Flexible Printed Circuit), 연성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
적어도 하나의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
본 발명의 실시예들에 따른 표시 장치(100)는 전압 레벨을 조정하기 위한 레벨 쉬프터(Level Shifter)를 더 포함할 수 있다. 예를 들어, 레벨 쉬프터는 컨트롤 인쇄회로기판(CPCB) 또는 소스 인쇄회로기판(SPCB)에 배치될 수 있다. 본 발명의 실시예들에 따른 표시 장치(100)에서, 레벨 쉬프터는 게이트 구동에 필요한 신호들을 게이트 구동 회로(130)로 공급할 수 있다. 예를 들어, 레벨 쉬프터는 복수의 클럭 신호를 게이트 구동 회로(130)로 공급할 수 있다. 이에 따라, 게이트 구동 회로(130)는 레벨 쉬프터로부터 입력된 복수의 클럭 신호에 근거하여 다수의 게이트 신호를 다수의 게이트 라인(GL)으로 출력할 수 있다. 여기서, 다수의 게이트 라인(GL)은 기판(SUB)의 표시영역(DA)에 배치된 서브픽셀들(SP)로 다수의 게이트 신호를 전달할 수 있다.
도 4는 본 발명의 실시예들에 따른 게이트 구동 회로(130)를 나타낸 도면이다.
도 4를 참조하면, 본 발명의 실시예들에 따른 게이트 구동 회로(130)는 캐리 출력 회로(C-BUF), 게이트 출력 회로(G-BUF) 및 제어 회로(400)를 포함할 수 있다.
캐리 출력 회로(C-BUF)는 클럭 신호(CLK(n)) 및 제2 로우 레벨 전압(VSS)을 입력 받아 캐리 신호(CRY(n))를 캐리 출력 노드(Ncry)로 출력할 수 있다.
게이트 출력 회로(G-BUF)는 클럭 신호(CLK(n)) 및 제1 로우 레벨 전압(VGL)을 입력 받아 게이트 신호(Gout(n))를 게이트 출력 노드(Ngout)로 출력할 수 있다.
제어 회로(400)는 캐리 출력 회로(C-BUF)와 게이트 출력 회로(G-BUF)를 제어할 수 있다.
캐리 출력 회로(C-BUF)는, 클럭 신호(CLK(n))가 입력되는 캐리 풀-업 트랜지스터(Tuc) 및 제2 로우 레벨 전압(VSS)이 입력되는 캐리 풀-다운 트랜지스터(Tdc)를 포함하고, 캐리 풀-업 트랜지스터(Tuc)와 캐리 풀-다운 트랜지스터(Tdc)가 연결된 캐리 출력 노드(Ncry1)로 캐리 신호(CRY(n))를 출력할 수 있다.
캐리 출력 회로(C-BUF)에서, 캐리 풀-업 트랜지스터(Tuc)는 클럭 신호(CLK(n))가 입력되는 공통 클럭 노드(Nclk)와 캐리 출력 노드(Ncry) 간의 연결을 제어할 수 있다. 캐리 풀-다운 트랜지스터(Tdc)는 제2 로우 레벨 전압(VSS)이 인가되는 제2 로우 레벨 노드(Nvl2)와 캐리 출력 노드(Ncry) 간의 연결을 제어할 수 있다.
게이트 출력 회로(G-BUF1)는, 클럭 신호(CLK(n))가 입력되는 게이트 풀-업 트랜지스터(Tu) 및 제1 로우 레벨 전압(VGL)이 입력되는 게이트 풀-다운 트랜지스터(Td)를 포함하고, 게이트 풀-업 트랜지스터(Tu)와 게이트 풀-다운 트랜지스터(Td)가 연결된 게이트 출력 노드(Ngout)로 게이트 신호(Gout(n))를 출력할 수 있다.
게이트 출력 회로(G-BUF)에서, 게이트 풀-업 트랜지스터(Tu)는 공통 클럭 노드(Nclk)와 게이트 출력 노드(Ngout) 간의 연결을 제어하고, 게이트 풀-다운 트랜지스터(Td)는 제1 로우 레벨 노드(Nvl1)와 게이트 출력 노드(Ngout) 간의 연결을 제어할 수 있다.
게이트 풀-업 트랜지스터(Tu)에서, 게이트 노드인 Q 노드와 게이트 출력 노드(Ngout) 사이에 캐패시터(Cb)가 전기적으로 연결될 수 있다. 이 캐패시터(Cb)는 게이트 출력 노드(Ngout)의 전압 변동에 따라 Q 노드의 전압을 부스팅 시켜주는 역할을 할 수 있다.
제어 회로(400)는 캐리 풀-업 트랜지스터(Tuc)와 게이트 풀-업 트랜지스터(Tu) 각각의 게이트 노드의 전압을 제어하고, 캐리 풀-다운 트랜지스터(Tdc)와 게이트 풀-다운 트랜지스터(Td) 각각의 게이트 노드의 전압을 제어할 수 있다.
캐리 풀-업 트랜지스터(Tuc)와 게이트 풀-업 트랜지스터(Tu) 각각의 게이트 노드는 전기적으로 연결되고, Q 노드라고 한다. 캐리 풀-다운 트랜지스터(Tdc)와 게이트 풀-다운 트랜지스터(Td) 각각의 게이트 노드는 전기적으로 연결되고 QB 노드라고 한다. 여기서, QB 노드는 트랜지스터를 통해 DC 전압을 인가 받을 수도 있고, AC 신호를 인가 받을 수도 있다. 제어 회로(400)는 Q 노드의 전압을 제어하기 위하여, 다수의 트랜지스터들을 포함할 수 있다. 또한, 제어 회로(400)는 QB 노드의 전압을 제어하기 위하여, 다수의 트랜지스터들을 더 포함할 수 있다.
예를 들어, 제어 회로(400)는 Q 노드의 충전을 위한 하나 이상의 트랜지스터, Q 노드의 방전을 위한 하나 이상의 트랜지스터, QB 노드의 충전을 위한 하나 이상의 트랜지스터, QB 노드의 방전을 위한 하나 이상의 트랜지스터를 포함할 수 있다.
전술한 게이트 구동 회로(130)에 포함된 각 트랜지스터는, 게이트 전극과 소스-드레인 전극이 반도체 층을 사이에 두고 위치하되, 소스-드레인 전극이 반도체 층과 기판 사이에 위치하며, 탑-게이트 전극 구조를 갖는 스태거드 타입(Staggered Type), 게이트 전극과 소스-드레인 전극이 반도체 층을 사이에 두고 위치하되, 게이트 전극이 반도체 층과 기판 사이에 위치하며, 바텀-게이트 전극 구조를 갖는 인버티드 스태거드 타입(Inverted Staggered Type), 게이트 전극과 소스-드레인 전극이 반도체 층의 한쪽 면에 같이 위치하되, 반도체 층이 형성된 이후 게이트 전극과 소스-드레인 전극이 형성되는 코플라나 타입(Coplanar Type), 게이트 전극과 소스-드레인 전극이 반도체 층의 한쪽 면에 같이 위치하되, 게이트 전극과 소스-드레인 전극이 형성된 이후 반도체 층이 형성되는 인버티드 코플라나 타입(Inverted Coplanar Type) 등 중 하나일 수 있다.
도 5는 본 발명의 실시예들에 따른 게이트 구동 회로(130) 내 특정 트랜지스터(TR)의 단면도와 등가회로이다.
도 5를 참조하면, 게이트 구동 회로(130)에 포함된 다수의 트랜지스터의 전체 또는 일부가 코플라나 타입(Coplanar type)일 수 있다. 이 경우, 코플라나 타입의 트랜지스터(TR)는, 기판(SUB) 상의 반도체 층(540) 상에 소스 전극(S, 510), 드레인 전극(D, 520) 및 게이트 전극(G, 530)이 모두 배치될 수 있다. 이하, 소스 전극(510), 드레인 전극(520) 및 게이트 전극(530)은 소스 노드, 드레인 노드 및 게이트 노드라고도 한다.
반도층 층(540)은 제1 도체화 부(541) 제2 도체화 부(542) 및 채널 부(543)을 포함할 수 있다. 제1 도체화 부(541)와 제2 도체화 부(542)는 채널 부(543)을 기준으로 양 측에 위치할 수 있다. 채널 부(543)는 도체화 되지 않고 반도체 성질을 그대로 갖고 있는 부분이고, 제1 도체화 부(541)와 제2 도체화 부(542)는 도체화 된 부분이다.
반도체 층(540) 상에 게이트 절연막(GI)이 배치되고, 게이트 절연막(GI) 상에 게이트 전극(530)이 배치된다. 즉, 반도체 층(540)의 채널 부(543)와 게이트 전극(530) 사이에 게이트 절연막(GI)이 배치될 수 있다.
게이트 전극(530)을 덮으면서 층간 절연막(ILD)이 배치될 수 있다.
층간 절연막(ILD) 상에 소스 전극(510) 및 드레인 전극(520)이 배치될 수 있다.
소스 전극(510)은 층간 절연막(ILD)의 컨택홀을 통해 반도체 층(540)의 제1 도체화 부(541)와 전기적으로 컨택될 수 있다.
드레인 전극(520)은 층간 절연막(ILD)의 컨택홀을 통해 반도체 층(540)의 제2 도체화 부(542)와 전기적으로 컨택될 수 있다.
코플라나 타입의 트랜지스터는 게이트 절연막(GI)의 두께가 다른 타입에 비해 얇다. 이로 인해, 코플라나 타입의 트랜지스터(TR)는 온-전류(On-current)가 크다. 또한, 코플라나 타입의 트랜지스터(TR)는 게이트 전압 변화에 따라 드레인 전류가 크게 변할 수 있는 특성을 가진다.
즉, 코플라나 타입의 트랜지스터(TR)는 작은 에스-팩터(S-factor)를 가질 수 있다. 트랜지스터의 게이트 전극(530)에 인가되는 게이트 전압이 변함에 따라 트랜지스터에 흐르는 드레인 전류가 변할 때, 작은 에스-팩터(S-factor)는 게이트 전압의 변화량에 대한 드레인 전류의 변화량의 역수일 수 있다. 게이트 전압의 변화량에 대한 드레인 전류의 변화량은 게이트 전압 변화에 따른 드레인 전류 변화 곡선 그래프의 기울기에 해당하고, 에스-팩터(S-factor)는 기울기의 역수가 된다. 여기서, 에스-팩터(S-factor)는 서브 임계 스윙 값(SS: Subthreshold Swing)이라고도 한다.
코플라나 타입의 트랜지스터(TR)는 초기 문턱전압이 0(zero) 보다 작은 경우가 많아 누설전류가 발생할 가능성이 높다. 즉, 코플라나 타입의 트랜지스터(TR)는 초기 문턱전압이 0(zero) 보다 작은 경우가 많아서, 게이트 전극(530)과 소스 전극(510) 간의 전압 차이(Vgs)가 0(zero)가 되더라도, 누설전류(Leakage current)가 발생할 수 있다.
게이트 구동 회로(130) 내 코플라나 타입의 트랜지스터(TR)가 턴-오프 되어야 하는 상황에서 누설전류가 발생하게 되면, 전력 소모가 증가할 수 있다.
게이트 구동 회로(130) 내 다수의 트랜지스터 중에서, 캐리 풀-업 트랜지스터(Tuc) 및 게이트 풀-업 트랜지스터(Tu)는 누설전류 발생 가능성이 높을 수 있다. 또한, 게이트 구동 회로(130) 내 다수의 트랜지스터 중에서, QB 노드 방전용 트랜지스터도 누설전류 발생 가능성이 높을 수 있다.
아래에서는, 누설전류를 방지할 수 있는 게이트 구동 회로(130)에 대하여 설명한다.
도 6 및 도 7은 본 발명의 실시예들에 따른 게이트 구동 회로(130) 내 누설전류 방지를 위한 구조 및 방법을 간략하게 설명하기 위한 도면들이다. 도 8은 본 발명의 실시예들에 따른 게이트 구동 회로(130) 내 트랜지스터의 전압-전류 특성 그래프이다.
도 6 및 도 7을 참조하면, 게이트 구동 회로(130) 내 특정 트랜지스터(TR)에 포함되는 소스 전극(S, 510), 드레인 전극(D, 520) 및 게이트 전극(G, 530) 모두는 반도체 층(540) 상에 위치한다.
반도층 층(540)은 제1 도체화 부(541) 제2 도체화 부(542) 및 채널 부(543)을 포함할 수 있다. 제1 도체화 부(541)와 제2 도체화 부(542)는 채널 부(543)을 기준으로 양 측에 위치할 수 있다. 채널 부(543)는 도체화 되지 않고 반도체 성질을 그대로 갖고 있는 부분이고, 제1 도체화 부(541)와 제2 도체화 부(542)는 도체화 된 부분이다.
반도체 층(540) 상에 게이트 절연막(GI)이 배치되고, 게이트 절연막(GI) 상에 게이트 전극(530)이 배치된다. 즉, 반도체 층(540)의 채널 부(543)와 게이트 전극(530) 사이에 게이트 절연막(GI)이 배치될 수 있다.
게이트 전극(530)을 덮으면서 층간 절연막(ILD)이 배치될 수 있다. 층간 절연막(ILD) 상에 소스 전극(510) 및 드레인 전극(520)이 배치될 수 있다. 소스 전극(510)은 층간 절연막(ILD)의 컨택홀을 통해 반도체 층(540)의 제1 도체화 부(541)와 전기적으로 컨택될 수 있다. 드레인 전극(520)은 층간 절연막(ILD)의 컨택홀을 통해 반도체 층(540)의 제2 도체화 부(542)와 전기적으로 컨택될 수 있다.
도 6 및 도 7을 참조하면, 게이트 구동 회로(130)는 특정 트랜지스터(TR)의 반도체 층(540)과 중첩되도록 위치하는 쉴드 메탈(SM)을 더 포함할 수 있다. 여기서, 쉴드 메탈(SM)은 반도체 층(540)이 빛에 의해 노출되는 것을 방지하는 라이트 쉴드 메탈의 역할을 할 수도 있다.
도 6을 참조하면, 게이트 구동 회로(130)는 턴-온 시, 쉴드 메탈(SM)로 바이어스 전압(VBB)을 공급하는 바이어스 트랜지스터(TBB)를 더 포함할 수 있다.
도 7을 참조하면, 바이어스 트랜지스터(TBB)가 특정 트랜지스터(TR)과 동일한 코플라나 트랜지스터로 형성된 경우, 바이어스 트랜지스터(TBB)는 제1 전극(710), 제2 전극(720) 및 게이트 전극(G, 730)을 포함하고, 제1 전극(710), 제2 전극(720) 및 게이트 전극(730)은 반도체 층(740) 상에 위치한다. 제1 전극(710)과 제2 전극(720)은 서로 바뀔 수 있다.
반도층 층(740)은 제1 도체화 부(741) 제2 도체화 부(742) 및 채널 부(743)을 포함할 수 있다. 제1 도체화 부(741)와 제2 도체화 부(742)는 채널 부(743)을 기준으로 양 측에 위치할 수 있다. 채널 부(743)는 도체화 되지 않고 반도체 성질을 그대로 갖고 있는 부분이고, 제1 도체화 부(741)와 제2 도체화 부(742)는 도체화 된 부분이다.
반도체 층(740) 상에 게이트 절연막(GI)이 배치되고, 게이트 절연막(GI) 상에 게이트 전극(730)이 배치된다. 즉, 반도체 층(740)의 채널 부(743)와 게이트 전극(730) 사이에 게이트 절연막(GI)이 배치될 수 있다.
게이트 전극(730)을 덮으면서 층간 절연막(ILD)이 배치될 수 있다. 층간 절연막(ILD) 상에 제1 전극(710) 및 제2 전극(720)이 배치될 수 있다. 제1 전극(710)은 층간 절연막(ILD)의 컨택홀을 통해 반도체 층(740)의 제1 도체화 부(741)와 전기적으로 컨택될 수 있다. 제2 전극(720)은 층간 절연막(ILD)의 컨택홀을 통해 반도체 층(540)의 제2 도체화 부(742)와 전기적으로 컨택될 수 있다.
도 7을 참조하면, 바이어스 트랜지스터(TBB)는 게이트 전극(730)으로 제어 신호를 인가 받아 온-오프가 제어 될 수 있다.
바이어스 트랜지스터(TBB)의 제1 전극(710)은 쉴드 메탈(SM)과 전기적으로 연결되며, 쉴드 메탈(SM)과 동일한 전기적 상태를 갖는다. 바이어스 트랜지스터(TBB)의 제1 전극(710)은 바이어스 노드(NBB)라고도 한다. 또한, 바이어스 트랜지스터(TBB)의 제1 전극(710)과 전기적으로 연결된 쉴드 메탈(SM)을 바이어스 노드(NBB)라고도 한다.
도 6 및 도 7을 참조하면, 바이어스 트랜지스터(TBB)의 턴-온 시, 바이어스 전압(VBB)이 턴-온 된 바이어스 트랜지스터(TBB)를 통해 특정 트랜지스터(TR)의 반도체 층(710)의 하부에 위치하는 쉴드 메탈(SM)에 인가될 수 있다.
쉴드 메탈(SM)은 게이트 구동 회로(130) 내 특정 트랜지스터(TR)의 백 게이트 전극에 해당할 수 있다. 이러한 의미에서, 바이어스 전압(VBB)은 백 게이트 전압이라고 할 수 있다. 또한, 특정 트랜지스터(TR)는 반도체 층(710) 상부에 위치하는 게이트 전극(730)과 반도체 층(710) 하부에 위치하는 백 게이트 전극인 쉴드 메탈(SM)을 포함하는 이중 게이트 전극 구조를 갖는다고 할 수 있다.
도 6 및 도 7을 참조하면, 턴-온 된 바이어스 트랜지스터(TBB)를 통해, 바이어스 전압(VBB)이 특정 트랜지스터(TR)의 반도체 층(710)의 하부에 위치하는 쉴드 메탈(SM)에 공급될 때, 특정 트랜지스터(TR)의 소스 전극(510) 및 게이트 전극(520) 간의 전압 차이(Vgs)는 0(zero) 미만일 수 있다(Vgs<0).
이러한 상황이 될 수 있도록, 게이트 구동 회로(130)는 게이트 구동 회로(130)에서 사용되는 로우 레벨 전압들(VGL, VSS) 중 가장 낮은 전압이 바이어스 전압(VBB)으로 사용될 수 있다.
전술한 바와 같이, 바이어스 전압(VBB)은 특정 트랜지스터(TR)의 Vgs가 0미만이 되게 하는 로우 레벨 전압으로 설정된다. 그리고, 바이어스 전압(VBB)은 특정 트랜지스터(TR)의 소스 전압(Vs)보다 낮은 전압으로 설정된다.
전술한 바와 같이, 바이어스 전압(VBB)이 쉴드 메탈(SM)에 공급될 때, 특정 트랜지스터(TR)의 Vgs가 0미만이 됨으로써, 특정 트랜지스터(TR)가 턴-오프 되어야 하는 상황에서 특정 트랜지스터(TR)에서 누설전류가 방지될 수 있다. '
한편, 도 8을 참조하면, 특정 트랜지스터(TR)의 게이트 전극(530)과 소스 전극(510) 간의 전압 차이(Vgs)가 0인 경우, 특정 트랜지스터(TR)의 문턱전압(Vth)이 네거티브 방향으로 쉬프트(Vth Negative Shift) 하게 되면, 특정 트랜지스터(TR)에서 누설전류가 발생할 수 있다.
하지만, 도 6 및 도 7과 같이, 바이어스 트랜지스터(TBB)를 통해, 충분히 낮은 바이어스 전압(VBB)이 특정 트랜지스터(TR)의 반도체 층(710)의 하부에 위치하는 백 게이트 전극에 해당하는 쉴드 메탈(SM)에 공급되기 때문에, 특정 트랜지스터(TR)의 소스 전극(510) 및 게이트 전극(520) 간의 전압 차이(Vgs)는 0(zero) 미만이 될 수 있다(Vgs<0).
따라서, 특정 트랜지스터(TR)의 문턱전압이 0(zero) 보다 작은 방향으로 네거티브 쉬프트 하는 현상이 생기더라도, 쉴드 메탈(SM)에 인가된 바이어스 전압(VBB)에 의해서 특정 트랜지스터(TR)의 Vgs가 충분히 작아지게 되어, 특정 트랜지스터(TR)에서 원치 않는 누설전류가 발생하는 현상이 방지될 수 있다.
도 9는 본 발명의 실시예들에 따른 차등 구조를 갖는 게이트 구동 회로(130)를 간략하게 나타낸 도면이다. 도 10은 본 발명의 실시예들에 따른 차등 구조를 갖는 게이트 구동 회로(130)의 구동 타이밍도이다.
도 9를 참조하면, 게이트 구동 회로(130)는 제1 타입의 스테이지 회로(STG-TYPE1) 및 제2 타입의 스테이지 회로(STG-TYPE2) 등을 포함하고, 턴-온 시, 제1 타입의 스테이지 회로(STG-TYPE1)에 포함된 다수의 트랜지스터 중 특정 트랜지스터(TR)의 반도체 층과 중첩되도록 위치하는 쉴드 메탈(SM)로 바이어스 전압(VBB)을 공급하는 바이어스 트랜지스터(TBB)를 더 포함할 수 있다.
제1 타입의 스테이지 회로(STG-TYPE1)는 제1 스타트 신호(VST1)를 입력 받고, 1가지의 로우 레벨 전압(VGL)과 1가지의 클럭 신호(CLK(n))를 이용하여 제1 게이트 신호(Gout1)를 제1 게이트 출력 노드(Ngout1)로 출력하는 회로이다. 여기서, 제1 스타트 신호(VST1)는 다른 스테이지 회로에서 출력되는 캐리 신호일수도 있다.
제2 타입의 스테이지 회로(STG-TYPE2)는 제2 스타트 신호(VST2)를 입력 받고, 서로 분리된 2개의 클럭 신호(CLK(m), CCLK(m))와 2가지의 로우 레벨 전압(VGL, VSS)을 이용하여, 제2 게이트 신호(Gout2)를 제2 게이트 출력 노드(Ngout2)로 출력하는 회로이다. 여기서, 제2 스타트 신호(VST2)는 다른 스테이지 회로에서 출력되는 캐리 신호일수도 있다.
제1 타입의 스테이지 회로(STG-TYPE1)는 홀수 번째 스테이지 회로이고, 제2 타입의 스테이지 회로(STG-TYPE2)는 짝수 번째 스테이지 회로일 수 있다. 또는 제1 타입의 스테이지 회로(STG-TYPE1)는 짝수 번째 스테이지 회로이고, 제2 타입의 스테이지 회로(STG-TYPE2)는 홀수 번째 스테이지 회로일 수 있다. 이에 따라, 예를 들어, m은 n+1 또는 n-1일 수 있다.
이에 따라, 제1 게이트 출력 노드(Ngout1)와 전기적으로 연결된 제1 게이트 라인(GL1)과 제2 게이트 출력 노드(Ngout2)와 전기적으로 연결된 제2 게이트 라인(GL2) 중에서, 하나는 홀수 번째 게이트 라인이고, 나머지 하나는 짝수 번째 게이트 라인일 수 있다. 즉, 제1 게이트 라인(GL1)이 홀수 번째 게이트 라인이고, 제2 게이트 라인(GL2)이 짝수 번째 게이트 라인일 수 있다. 반대로, 제1 게이트 라인(GL1)이 짝수 번째 게이트 라인이고, 제2 게이트 라인(GL2)이 홀수 번째 게이트 라인일 수 있다.
바이어스 트랜지스터(TBB)는, 턴-온 시, 제1 타입의 스테이지 회로(STG-TYPE1)에 포함된 다수의 트랜지스터 중 특정 트랜지스터(TR)의 반도체 층(740)과 중첩되도록 위치하는 쉴드 메탈(SM)로 바이어스 전압(VBB)을 공급할 수 있다.
바이어스 트랜지스터(TBB)의 소스 전극과 드레인 전극 중에서 쉴드 메탈(SM)과 전기적으로 연결되는 전극(710)은 바이어스 노드(NBB)이다. 바이어스 노드(NBB)는 쉴드 메탈(SM)일 수도 있다.
바이어스 전압(VBB)이 쉴드 메탈(SM)에 공급될 때, 제1 타입의 스테이지 회로(STG-TYPE1)에 포함된 다수의 트랜지스터 중 특정 트랜지스터(TR)의 소스 노드와 게이트 노드 간의 전압 차이(Vgs)는 0 미만일 수 있다.
바이어스 트랜지스터(TBB)의 게이트 전극(730)에 인가되는 제어 신호는 제2 타입의 스테이지 회로(STG-TYPE2)에 인가되는 제2 스타트 신호(VST2)일 수 있다.
게이트 구동 회로(130)는 바이어스 노드(NBB)인 쉴드 메탈(SM)과 제1 게이트 출력 노드(Ngout1) 사이에 연결된 바이어스 캐패시터(CBB)를 더 포함할 수 있다.
도 10을 참조하면, 바이어스 트랜지스터(TB)의 구동 기간은 초기화 기간(Ta), 커플링 기간(Tb) 및 유지 기간(Tc)을 포함할 수 있다.
도 10을 참조하면, 초기화 기간(Ta) 동안, 제2 스타트 신호(VST2)는 제2 타입의 스테이지 회로(STG-TYPE2)에서 사용되는 제2 로우 레벨 전압(예: -16V)에서 하이 레벨 전압(예: 16V)으로 변경된다. 이에 따라, 바이어스 트랜지스터(TBB)의 게이트 전극(730)에 인가되는 제2 스타트 신호(VST2)에 의해서, 바이어스 트랜지스터(TBB)가 턴-온 된다. 따라서, 바이어스 전압(VBB)이 턴-온 된 바이어스 트랜지스터(TBB)를 통해 바이어스 노드(NBB)에 인가된다. 바이어스 노드(NB)는 쉴드 메탈(SM)과 동일한 전기적 노드이다.
바이어스 전압(VBB)은 제2 타입의 스테이지 회로(STG-TYPE2)에 입력되는 2가지의 로우 레벨 전압(VGL, VSS) 중 제2 로우 레벨 전압(VSS)일 수 있다. 예를 들어, 바이어스 전압(VBB)은 -16V일 수 있다.
초기화 기간(Ta) 동안, 제1 타입의 스테이지 회로(STG-TYPE1)에서 Q 노드의 전압은 제1 타입의 스테이지 회로(STG-TYPE1)에서의 제1 로우 레벨 전압(VGL)에 해당할 수 있다. 또한, 제1 타입의 스테이지 회로(STG-TYPE1)에서 출력되는 제1 게이트 신호(Gout1)는 제1 타입의 스테이지 회로(STG-TYPE1)에서의 제1 로우 레벨 전압(VGL)을 가질 수 있다. 예를 들어, 제1 타입의 스테이지 회로(STG-TYPE1)에서의 제1 로우 레벨 전압(VGL)은 -12V일 수 있다.
도 10을 참조하면, 초기화 기간(Ta) 동안 또는 초기화 기간(Ta) 이후, 제2 스타트 신호(VST2)가 제2 로우 레벨 전압(예: -16V)으로 다시 변경된다. 이에 따라, 바이어스 트랜지스터(TBB)는 턴-오프 된다. 따라서, 바이어스 노드(NB) 및 쉴드 메탈(SM)은 전기적으로 플로팅 상태가 된다.
도 10을 참조하면, 커플링 기간(Tb) 동안, 제1 타입의 스테이지 회로(STG-TYPE1)에서 Q 노드의 전압은 제1 로우 레벨 전압(예: -12V)에서 1차 라이징 하고 난 뒤 2차 라이징을 하고, 이후, 1차 폴링 후 2차 폴링을 하여 제1 로우 레벨 전압(예: -12V)이 된다.
도 10을 참조하면, 커플링 기간(Tb) 동안, Q 노드의 전압이 2차 라이징 이후 1차 폴링 할 때까지, 제1 타입의 스테이지 회로(STG-TYPE1)에서 하이 레벨 전압(예: 16V)을 갖는 제1 게이트 신호(Gout1)가 출력될 수 있다.
이에 따라, 제1 게이트 출력 노드(Ngout1)와 바이어스 캐패시터(CBB)에 의해 용량 방식으로 커플링 된 바이어스 노드(NBB)는, 제2 로우 레벨 전압(예: -16V)에서 제1 게이트 출력 노드(Ngout1)의 전압 변동량(-12V에서 16V로 상승한 변동량(28V))만큼 상승한 전압 값(12V=-16V+28V)이 될 수 있다.
즉, 바이어스 노드(NBB)가 플로팅 상태일 때, 바이어스 캐패시터(CBB)에 의해서, 바이어스 노드(NBB)의 전압 변동이 제1 게이트 출력 노드(Ngout1)의 전압 변동과 동기화 될 수 있다.
도 10을 참조하면, 쉴드 메탈(SM)은 바이어스 전압(VBB)이 인가된 이후, 쉴드 메탈(SM)의 전압은 제1 게이트 출력 노드(Ngout1)의 전압 변동에 동기화되어 상승할 수 있다. 여기서, 제1 게이트 출력 노드(Ngout1)의 전압 변동에 동기화되어 상승된 쉴드 메탈(SM)의 전압(예: 12V)은 제1 게이트 출력 노드(Ngout1)의 하이 레벨 전압(16V)보다 낮을 수 있다.
도 10을 참조하면, 유지 기간(Tc) 동안, 제1 타입의 스테이지 회로(STG-TYPE1)에서 Q 노드의 전압은 제1 로우 레벨 전압(예: -12V)으로 완전히 폴링 되고, 제1 타입의 스테이지 회로(STG-TYPE1)에서 제1 로우 레벨 전압(예: -12V)을 갖는 제1 게이트 신호(Gout1)가 출력된다.
이에 따라, 제1 게이트 출력 노드(Ngout1)와 바이어스 캐패시터(CBB)에 의해 용량 방식으로 커플링 된 바이어스 노드(NBB)는, 제1 게이트 출력 노드(Ngout1)의 전압 변동량(16V에서 -12V로 상승한 변동량(-28V))만큼 하강한 전압 값(-16V=12V-28V)이 될 수 있다.
전술한 바와 같이, 본 발명의 실시예들에 따른 게이트 구동 회로(130) 내 홀수 번째 스테이지 회로와 짝수 번째 스테이지 회로는 서로 다른 타입(제1 타입, 제2 타입)을 갖는다. 여기서, 제1 타입의 스테이지 회로(STG-TYPE1)는 1가지의 로우 레벨 전압(VGL)과 1가지의 클럭 신호(CLK(n))를 이용하여 제1 게이트 신호(Gout1)를 출력하고, 제2 타입의 스테이지 회로(STG-TYPE2)는 서로 분리된 2개의 클럭 신호(CLK(m), CCLK(m))와 2가지의 로우 레벨 전압(VGL, VSS)을 이용하여, 제2 게이트 신호(Gout2)를 출력한다.
본 발명의 실시예들에서, 제1 타입은 1가지의 로우 레벨 전압(VGL)을 이용하는 스테이지 회로의 타입이고, 제2 타입은 서로 분리된 2개의 클럭 신호(CLK(m), CCLK(m))를 이용하는 스테이지 회로의 타입이다.
이와 같이, 홀수 번째 스테이지 회로와 짝수 번째 스테이지 회로가 서로 다른 타입(제1 타입, 제2 타입)을 갖도록, 홀수 번째 스테이지 회로와 짝수 번째 스테이지 회로가 차등 구조를 갖는 게이트 구동 회로(130)의 구현 예를 도 11 및 도 12를 참조하여 구체적으로 살펴본다.
도 11은 본 발명의 실시예들에 따른 차등 구조를 갖는 게이트 구동 회로(130)의 예시도이다.
도 11을 참조하면, 본 발명의 실시예들에 따른 차등 구조를 갖는 게이트 구동 회로(130)는 제1 타입과 제2 타입 중 제1 타입의 스테이지 회로(STG-TYPE1)와 제1 타입과 제2 타입 중 제2 타입의 스테이지 회로(STG-TYPE2)를 포함한다.
제1 타입의 스테이지 회로(STG-TYPE1)는 제1 클럭 신호(CLK(n)) 및 제1 로우 레벨 전압(VGL)을 입력 받아 제1 캐리 신호(CRY(n))를 제1 캐리 출력 노드(Ncry1)로 출력하는 제1 캐리 출력 회로(C-BUF1)와, 제1 클럭 신호(CLK(n)) 및 제1 로우 레벨 전압(VGL)을 입력 받아 제1 게이트 신호(Gout(n))를 제1 게이트 출력 노드(Ngout1)로 출력하는 제1 게이트 출력 회로(G-BUF1)를 포함할 수 있다.
제2 타입의 스테이지 회로(STG-TYPE2)는 캐리 클럭 신호(CCLK(m)) 및 제2 로우 레벨 전압(VSS)을 입력 받아 제2 캐리 신호(CRY(m))를 제2 캐리 출력 노드(Ncry2)로 출력하는 제2 캐리 출력 회로(C-BUF2)와, 제2 클럭 신호(CLK(m)) 및 제1 로우 레벨 전압(VGL)을 입력 받아 제2 게이트 신호(Gout(m))를 제2 게이트 출력 노드(Ngout2)로 출력하는 제2 게이트 출력 회로(G-BUF2)를 포함할 수 있다.
바이어스 트랜지스터(TBB)는 턴-온 시, 제1 타입의 스테이지 회로(STG-TYPE1)에 포함된 다수의 트랜지스터 중 특정 트랜지스터(TR)의 반도체 층과 중첩되도록 위치하는 쉴드 메탈(SM)로 바이어스 전압(VBB)을 공급할 수 있다. 쉴드 메탈(SM)은 바이어스 노드(NBB)에 해당한다.
아래에서, 제1 타입의 스테이지 회로(STG-TYPE1)와 제2 타입의 스테이지 회로(STG-TYPE2)의 구조를 더욱 상세하게 설명한다.
제1 타입의 스테이지 회로(STG-TYPE1)에서, 제1 캐리 출력 회로(C-BUF1)는, 제1 클럭 신호(CLK(n))가 입력되는 제1 캐리 풀-업 트랜지스터(Tuc) 및 제1 로우 레벨 전압(VGL)이 입력되는 제1 캐리 풀-다운 트랜지스터(Tdc)를 포함하고, 제1 캐리 풀-업 트랜지스터(Tuc)와 제1 캐리 풀-다운 트랜지스터(Tdc)가 연결된 제1 캐리 출력 노드(Ncry1)로 제1 캐리 신호(CRY(n))를 출력할 수 있다.
제1 타입의 스테이지 회로(STG-TYPE1)에서, 제1 게이트 출력 회로(G-BUF1)는, 제1 클럭 신호(CLK(n))가 입력되는 제1 게이트 풀-업 트랜지스터(Tu) 및 제1 로우 레벨 전압(VGL)이 입력되는 제1 게이트 풀-다운 트랜지스터(Td)를 포함하고, 제1 게이트 풀-업 트랜지스터(Tu)와 제1 게이트 풀-다운 트랜지스터(Td)가 연결된 제1 게이트 출력 노드(Ngout1)로 제1 게이트 신호(Gout(n))를 출력할 수 있다.
제1 타입의 스테이지 회로(STG-TYPE1)의 제1 캐리 출력 회로(C-BUF1)에서, 제1 캐리 풀-업 트랜지스터(Tuc)는 제1 클럭 신호(CLK(n))가 입력되는 공통 클럭 노드(Nclk1)와 제1 캐리 출력 노드(Ncry1) 간의 연결을 제어하고, 제1 캐리 풀-다운 트랜지스터(Tdc)는 제1 로우 레벨 전압(VGL)이 인가되는 제1 로우 레벨 노드(Nvl1)와 제1 캐리 출력 노드(Ncry1) 간의 연결을 제어할 수 있다.
제1 타입의 스테이지 회로(STG-TYPE1)의 제1 게이트 출력 회로(G-BUF1)에서, 제1 게이트 풀-업 트랜지스터(Tu)는 공통 클럭 노드(Nclk1)와 제1 게이트 출력 노드(Ngout1) 간의 연결을 제어하고, 제1 게이트 풀-다운 트랜지스터(Td)는 제1 로우 레벨 노드(Nvl1)와 제1 게이트 출력 노드(Ngout1) 간의 연결을 제어할 수 있다.
제2 타입의 스테이지 회로(STG-TYPE2)에서, 제2 캐리 출력 회로(C-BUF2)는, 캐리 클럭 신호(CCLK(m))가 입력되는 제2 캐리 풀-업 트랜지스터(Tuc) 및 제2 로우 레벨 전압(VSS)이 입력되는 제2 캐리 풀-다운 트랜지스터(Tdc)를 포함하고, 제2 캐리 풀-업 트랜지스터(Tuc)와 제2 캐리 풀-다운 트랜지스터(Tdc)가 연결된 제2 캐리 출력 노드(Ncry2)로 제2 캐리 신호(CRY(m))를 출력할 수 있다.
제2 타입의 스테이지 회로(STG-TYPE2)에서, 제2 게이트 출력 회로(G-BUF2)는, 제2 클럭 신호(CLK(m))가 입력되는 제2 게이트 풀-업 트랜지스터(Tu) 및 제1 로우 레벨 전압(VGL)이 입력된 제2 게이트 풀-다운 트랜지스터(Td)를 포함하고, 제2 게이트 풀-업 트랜지스터(Tu)와 제2 게이트 풀-다운 트랜지스터(Td)가 연결된 제2 게이트 출력 노드(Ngout2)로 제2 게이트 신호(Gout(m))를 출력할 수 있다.
제2 타입의 스테이지 회로(STG-TYPE2)의 제2 캐리 출력 회로(C-BUF2)에서, 제2 캐리 풀-업 트랜지스터(Tuc)는 캐리 클럭 신호(CCLK(m))가 입력되는 캐리 클럭 노드(Ncclk)와 제2 캐리 출력 노드(Ncry2) 간의 연결을 제어하고, 제2 캐리 풀-다운 트랜지스터(Tdc)는 제2 로우 레벨 전압(VSS)이 인가되는 제2 로우 레벨 노드(Nvl2)와 제2 캐리 출력 노드(Ncry2) 간의 연결을 제어할 수 있다.
제2 타입의 스테이지 회로(STG-TYPE2)의 제2 게이트 출력 회로(G-BUF2)에서, 제2 게이트 풀-업 트랜지스터(Tu)는 제2 클럭 신호(CLK(m))가 입력되는 게이트 클럭 노드(Nclk2)와 제2 게이트 출력 노드(Ngout2) 간의 연결을 제어하고, 제2 게이트 풀-다운 트랜지스터(Td)는 제1 로우 레벨 전압(VGL)이 인가되는 제1 로우 레벨 노드(Nvl1)와 제2 게이트 출력 노드(Ngout2) 간의 연결을 제어할 수 있다.
도 11을 참조하면, 바이어스 트랜지스터(TBB)는, 턴-온 시, 제1 타입의 스테이지 회로(STG-TYPE1)에 포함된 제1 게이트 풀-업 트랜지스터(Tu)의 반도체 층(540)과 중첩되도록 위치하는 쉴드 메탈(SM)로 바이어스 전압(VBB)을 공급할 수 있다.
도 11을 참조하면, 바이어스 트랜지스터(TBB)는, 턴-온 시, 제1 타입의 스테이지 회로(STG-TYPE1)에 포함된 특정 트랜지스터(TR)로서 제1 캐리 풀-업 트랜지스터(Tuc)의 반도체 층과 중첩되도록 위치하는 쉴드 메탈(SM)로 바이어스 전압(VBB)을 공급할 수 있다.
도 11을 참조하면, 제1 타입의 스테이지 회로(STG-TYPE1)는, 제1 게이트 풀-업 트랜지스터(Tu)의 게이트 노드를 충전시키는 제1 Q 노드 충전 트랜지스터(TQC)와, 제1 게이트 풀-업 트랜지스터(Tu)의 게이트 노드를 방전시키는 제1 Q 노드 방전 트랜지스터(TQD)와, 제1 게이트 풀-다운 트랜지스터(Td)의 게이트 노드를 충전시키는 제1 QB 노드 충전 트랜지스터(TQBC)와, 제1 게이트 풀-다운 트랜지스터(Td)의 게이트 노드를 방전시키는 제1 QB 노드 방전 트랜지스터(TQBDq)를 더 포할 수 있다.
제1 Q 노드 충전 트랜지스터(TQC)는 제1 스타트 신호(VST1)의 하이 레벨 전압(예: 16V)에 의해 턴-온 되어 제1 스타트 신호(VST1)의 하이 레벨 전압(예: 16V)을 Q 노드로 인가해줄 수 있다. 이에 따라, Q 노드가 충전 되고, 제1 캐리 풀-업 트랜지스터(Tuc) 및 제1 게이트 풀-업 트랜지스터(Tu)가 턴-온 될 수 있다.
제1 스타트 신호(VST1)는 소정의 진폭(예: 28V=16V-(-12V))을 갖는 신호이며, 제1 타입의 스테이지 회로(STG-TYPE1)의 위치에 따라 다른 스테이지 회로에서 출력된 캐리 신호(CRY(n-a))일 수도 있다.
제1 Q 노드 방전 트랜지스터(TQD)는 턴-온 시, 제1 로우 레벨 전압(VGL, 예: -12V) 을 Q 노드로 인가해줄 수 있다. 이에 따라, Q 노드가 방전 되고, 제1 캐리 풀-업 트랜지스터(Tuc) 및 제1 게이트 풀-업 트랜지스터(Tu)가 턴-오프 될 수 있다.
구동 전압(Vdd)이 턴-온 된 제1 QB 노드 충전 트랜지스터(TQBC)에 의해 QB 노드에 인가됨으로써, 제1 Q 노드 방전 트랜지스터(TQD)가 턴-온 될 수 있다. 구동 전압(Vdd)이 QB 노드에 인가되어, 제1 Q 노드 방전 트랜지스터(TQD)가 턴-온 됨에 따라 제1 로우 레벨 전압(VGL, 예: -12V)이 Q 노드에 인가된다. 이에 따라, Q 노드가 방전되고, 제1 캐리 풀-업 트랜지스터(Tuc) 및 제1 게이트 풀-업 트랜지스터(Tu)가 턴-오프 될 수 있다. 여기서, 예를 들어, 구동 전압(Vdd)은 16V를 가질 수 있다.
제1 QB 노드 충전 트랜지스터(TQBC)는 구동 전압(Vdd)에 의해 턴-온 되어, 구동 전압(Vdd)을 QB 노드에 인가해줄 수 있다. 이에 따라, QB 노드가 충전 되고, 제1 캐리 풀-다운 트랜지스터(Tdc) 및 제1 게이트 풀-다운 트랜지스터(Td)가 턴-온 될 수 있다.
제1 QB 노드 방전 트랜지스터(TQBDq)는 Q 노드의 전압에 의해 턴-온 되어 제1 로우 레벨 전압(VGL, 예: -12V)를 QB 노드에 인가해줄 수 있다. 이에 따라, QB 노드가 방전되고, 제1 캐리 풀-다운 트랜지스터(Tdc) 및 제1 게이트 풀-다운 트랜지스터(Td)가 턴-오프 될 수 있다.
도 11을 참조하면, 제2 타입의 스테이지 회로(STG-TYPE2)는, 제2 게이트 풀-업 트랜지스터(Tu)의 게이트 노드를 충전시키는 제2 Q 노드 충전 트랜지스터(TQC)와, 제2 게이트 풀-업 트랜지스터(Tu)의 게이트 노드를 방전시키는 제2 Q 노드 방전 트랜지스터(TQD)와, 제2 게이트 풀-다운 트랜지스터(Td)의 게이트 노드를 충전시키는 제2 QB 노드 충전 트랜지스터(TQBC)와, 제2 게이트 풀-다운 트랜지스터(Td)의 게이트 노드를 방전시키는 제2 QB 노드 방전 트랜지스터(TQBDq)를 더 포함할 수 있다.
제2 Q 노드 충전 트랜지스터(TQC)는 제2 스타트 신호(VST2)의 하이 레벨 전압(예: 16V)에 의해 턴-온 되어 제2 스타트 신호(VST2)의 하이 레벨 전압(예: 16V)을 Q 노드로 인가해줄 수 있다. 이에 따라, Q 노드가 충전 되고, 제2 캐리 풀-업 트랜지스터(Tuc) 및 제2 게이트 풀-업 트랜지스터(Tu)가 턴-온 될 수 있다.
제2 스타트 신호(VST2)는 소정의 진폭(예: 32V=16V-(-16V))을 갖는 신호이며, 제2 타입의 스테이지 회로(STG-TYPE2)의 위치에 따라 다른 스테이지 회로에서 출력된 캐리 신호(CRY(m-a))일 수도 있다.
제2 Q 노드 방전 트랜지스터(TQD)는 턴-온 시, 제2 로우 레벨 전압(VSS, 예: -16V)을 Q 노드로 인가해줄 수 있다. 이에 따라, Q 노드가 방전 되고, 제2 캐리 풀-업 트랜지스터(Tuc) 및 제2 게이트 풀-업 트랜지스터(Tu)가 턴-오프 될 수 있다.
구동 전압(Vdd)이 턴-온 된 제2 QB 노드 충전 트랜지스터(TQBC)에 의해 QB 노드에 인가됨으로써, 제2 Q 노드 방전 트랜지스터(TQD)가 턴-온 될 수 있다. 구동 전압(Vdd)이 QB 노드에 인가되어, 제2 Q 노드 방전 트랜지스터(TQD)가 턴-온 됨에 따라 제2 로우 레벨 전압(VSS, 예: -16V)이 Q 노드에 인가된다. 이에 따라, Q 노드가 방전되고, 제2 캐리 풀-업 트랜지스터(Tuc) 및 제2 게이트 풀-업 트랜지스터(Tu)가 턴-오프 될 수 있다. 여기서, 예를 들어, 구동 전압(Vdd)은 16V를 가질 수 있다.
제2 QB 노드 충전 트랜지스터(TQBC)는 구동 전압(Vdd)에 의해 턴-온 되어, 구동 전압(Vdd)을 QB 노드에 인가해줄 수 있다. 이에 따라, QB 노드가 충전 되고, 제2 캐리 풀-다운 트랜지스터(Tdc) 및 제2 게이트 풀-다운 트랜지스터(Td)가 턴-온 될 수 있다.
제2 QB 노드 방전 트랜지스터(TQBDq)는 Q 노드의 전압에 의해 턴-온 되어 제2 로우 레벨 전압(VSS, 예: -16V)를 QB 노드에 인가해줄 수 있다. 이에 따라, QB 노드가 방전되고, 제2 캐리 풀-다운 트랜지스터(Tdc) 및 제2 게이트 풀-다운 트랜지스터(Td)가 턴-오프 될 수 있다.
도 11을 참조하면, 바이어스 트랜지스터(TBB)는, 턴-온 시, 제1 타입의 스테이지 회로(STG-TYPE1)에 포함된 특정 트랜지스터(TR)로서 제1 QB 노드 방전 트랜지스터(TQBDq)의 반도체 층(540)과 중첩되도록 위치하는 쉴드 메탈(SM)로 바이어스 전압(VBB)을 공급할 수 있다.
도 11을 참조하면, 바이어스 트랜지스터(TBB)의 게이트 노드는 제2 타입의 스테이지 회로(STG-TYPE2)에 포함된 제2 Q 노드 충전 트랜지스터(TQC)의 게이트 노드와 전기적으로 연결될 수 있다.
도 12는 본 발명의 실시예들에 따른 차등 구조를 갖는 게이트 구동 회로(130)의 다른 예시도이다.
도 12에 예시된 본 발명의 실시예들에 따른 차등 구조를 갖는 게이트 구동 회로(130)는, 도 11에 예시된 본 발명의 실시예들에 따른 차등 구조를 갖는 게이트 구동 회로(130)에 비해서, 제1 타입의 스테이지 회로(STG-TYPE1)의 QB 노드에 대한 충전과 방전을 위한 트랜지스터들(TQBC, TQBDq)과, 제2 타입의 스테이지 회로(STG-TYPE2)의 QB 노드에 대한 충전과 방전을 위한 트랜지스터들(TQBC, TQBDq)을 포함하지 않고, AC 신호 형태의 다른 캐리 신호(CRY(n+4), CRY(m+4))를 이용하여, 제1 타입의 스테이지 회로(STG-TYPE1)의 QB 노드와 제2 타입의 스테이지 회로(STG-TYPE2)의 QB 노드를 제어한다는 점에서만 차이점이 있다.
이러한 차이점에 따르면, 제1 타입의 스테이지 회로(STG-TYPE1)의 제1 게이트 풀-다운 트랜지스터(Td)의 게이트 노드에 다른 클럭 신호(CLK(n+4))가 입력 되고, 제2 타입의 스테이지 회로(STG-TYPE2)의 제2 게이트 풀-다운 트랜지스터(Td)의 게이트 노드에 또 다른 클럭 신호(CLK(m+4))가 입력 될 수 있다.
여기서, 제1 타입의 스테이지 회로(STG-TYPE1)의 QB 노드는 제1 캐리 풀-다운 트랜지스터(Tdc) 및 제1 게이트 풀-다운 트랜지스터(Td)의 게이트 노드이다. 제2 타입의 스테이지 회로(STG-TYPE2)의 QB 노드는 제2 캐리 풀-다운 트랜지스터(Tdc) 및 제2 게이트 풀-다운 트랜지스터(Td)의 게이트 노드이다.
도 12를 참조하면, 제1 타입의 스테이지 회로(STG-TYPE1)는, 제1 게이트 풀-업 트랜지스터(Tu)의 게이트 노드를 충전시키는 제1 Q 노드 충전 트랜지스터(TQC)와, 제1 게이트 풀-업 트랜지스터(Tu)의 게이트 노드를 방전시키는 제1 Q 노드 방전 트랜지스터(TQD, TQDn)를 더 포함할 수 있다.
제1 Q 노드 충전 트랜지스터(TQC)는 제1 스타트 신호(VST1)의 하이 레벨 전압(예: 16V)에 의해 턴-온 되어 제1 스타트 신호(VST1)의 하이 레벨 전압(예: 16V)을 Q 노드로 인가해줄 수 있다. 이에 따라, Q 노드가 충전 되고, 제1 캐리 풀-업 트랜지스터(Tuc) 및 제1 게이트 풀-업 트랜지스터(Tu)가 턴-온 될 수 있다.
제1 스타트 신호(VST1)는 소정의 진폭(예: 28V=16V-(-12V))을 갖는 신호이며, 제1 타입의 스테이지 회로(STG-TYPE1)의 위치에 따라 다른 스테이지 회로에서 출력된 캐리 신호(CRY(n-a))일 수도 있다.
제1 Q 노드 방전 트랜지스터(TQD)는 다른 캐리 신호(CLK(n-2))에 의해 온-오프가 제어되며, 턴-온 시, 다른 게이트 신호(Gout(n-2))를 Q 노드로 인가해줄 수 있다. 이때, 다른 게이트 신호(Gout(n-2))의 전압은 로우 레벨 전압일 수 있다.
다른 제1 Q 노드 방전 트랜지스터(TQDn)는 다른 게이트 신호(Gout(n+4))에 의해 온-오프가 제어되며, 턴-온 시, 제1 로우 레벨 전압(VGL, 예: -12V)를 Q 노드로 인가해줄 수 있다.
제1 Q 노드 방전 트랜지스터(TQD) 및 다른 제1 Q 노드 방전 트랜지스터(TQDn)에 의해, Q 노드가 방전되어, Q 노드의 전압이 제1 로우 레벨 전압(VGL, 예: -12V)로 낮아질 수 있다. 따라서, 제1 캐리 풀-업 트랜지스터(Tuc) 및 제1 게이트 풀-업 트랜지스터(Tu)가 턴-오프 될 수 있다.
이때, Q 노드의 방전 시, 제1 캐리 풀-다운 트랜지스터(Tdc) 및 제1 게이트 풀-다운 트랜지스터(Td)의 게이트 노드에 인가되는 다른 캐리 신호(CRY(n+4))의 전압은 하이 레벨 전압을 가질 수 있다. 따라서, Q 노드의 방전 시, 제1 캐리 풀-다운 트랜지스터(Tdc) 및 제1 게이트 풀-다운 트랜지스터(Td)가 턴-온 된다.
이후, 제1 캐리 풀-다운 트랜지스터(Tdc) 및 제1 게이트 풀-다운 트랜지스터(Td)의 게이트 노드에 인가되는 다른 캐리 신호(CRY(n+4))가 제1 로우 레벨 전압(VGL, 예: -12V)으로 변할 수 있다. 이에 따라, 제1 캐리 풀-다운 트랜지스터(Tdc) 및 제1 게이트 풀-다운 트랜지스터(Td)가 턴-오프 될 수 있다.
도 12를 참조하면, 제2 타입의 스테이지 회로(STG-TYPE2)는, 제2 게이트 풀-업 트랜지스터(Tu)의 게이트 노드를 충전시키는 제2 Q 노드 충전 트랜지스터(TQC)와, 제2 게이트 풀-업 트랜지스터(Tu)의 게이트 노드를 방전시키는 제2 Q 노드 방전 트랜지스터(TQD, TQDn)를 더 포함할 수 있다.
제2 Q 노드 충전 트랜지스터(TQC)는 제2 스타트 신호(VST2)의 하이 레벨 전압(예: 16V)에 의해 턴-온 되어 제2 스타트 신호(VST2)의 하이 레벨 전압(예: 16V)을 Q 노드로 인가해줄 수 있다. 이에 따라, Q 노드가 충전 되고, 제2 캐리 풀-업 트랜지스터(Tuc) 및 제2 게이트 풀-업 트랜지스터(Tu)가 턴-온 될 수 있다.
제2 스타트 신호(VST2)는 소정의 진폭(예: 28V=16V-(-12V))을 갖는 신호이며, 제2 타입의 스테이지 회로(STG-TYPE1)의 위치에 따라 다른 스테이지 회로에서 출력된 캐리 신호(CRY(m-a))일 수도 있다. 여기서, m은 n+1 또는 n-1일 수 있다.
제2 Q 노드 방전 트랜지스터(TQD)는 다른 캐리 신호(CLK(m-2))에 의해 온-오프가 제어되며, 턴-온 시, 다른 게이트 신호(Gout(m-2))를 Q 노드로 인가해줄 수 있다. 이때, 다른 게이트 신호(Gout(m-2))의 전압은 로우 레벨 전압일 수 있다.
다른 제2 Q 노드 방전 트랜지스터(TQDn)는 다른 게이트 신호(Gout(m+4))에 의해 온-오프가 제어되며, 턴-온 시, 제2 로우 레벨 전압(VSS, 예: -16V)를 Q 노드로 인가해줄 수 있다.
제2 Q 노드 방전 트랜지스터(TQD) 및 다른 제2 Q 노드 방전 트랜지스터(TQDn)에 의해, Q 노드가 방전되어, Q 노드의 전압이 제2 로우 레벨 전압(VSS, 예: -16V)로 낮아질 수 있다. 따라서, 제2 캐리 풀-업 트랜지스터(Tuc) 및 제2 게이트 풀-업 트랜지스터(Tu)가 턴-오프 될 수 있다.
이때, Q 노드의 방전 시, 제2 캐리 풀-다운 트랜지스터(Tdc) 및 제2 게이트 풀-다운 트랜지스터(Td)의 게이트 노드에 인가되는 다른 캐리 신호(CRY(m+4))의 전압은 하이 레벨 전압을 가질 수 있다. 따라서, Q 노드의 방전 시, 제2 캐리 풀-다운 트랜지스터(Tdc) 및 제2 게이트 풀-다운 트랜지스터(Td)가 턴-온 된다.
이후, 제2 캐리 풀-다운 트랜지스터(Tdc) 및 제2 게이트 풀-다운 트랜지스터(Td)의 게이트 노드에 인가되는 다른 캐리 신호(CRY(m+4))가 제2 로우 레벨 전압(VSS, 예: -16V)으로 변할 수 있다. 이에 따라, 제2 캐리 풀-다운 트랜지스터(Tdc) 및 제2 게이트 풀-다운 트랜지스터(Td)가 턴-오프 될 수 있다.
도 11 및 도 12를 참조하면, 제1 타입의 스테이지 회로(STG-TYPE1)의 제1 Q 노드 충전 트랜지스터(TQC)는 제1 스타트 신호(VST1)에 따라 온-오프가 제어될 수 있다.
도 11 및 도 12를 참조하면, 제2 타입의 스테이지 회로(STG-TYPE2)의 제2 Q 노드 충전 트랜지스터(TQC) 및 바이어스 트랜지스터(TBB)는 제2 스타트 신호(VST2)에 따라 함께 온-오프가 제어될 수 있다.
도 11 및 도 12를 참조하면, 제1 타입의 스테이지 회로(STG-TYPE1)에 입력되는 제1 스타트 신호(VST1)의 진폭과 제2 타입의 스테이지 회로(STG-TYPE2)에 입력되는 제2 스타트 신호(VST2)의 진폭은 서로 다를 수 있다. 예를 들어, 제1 스타트 신호(VST1)의 진폭은 28V이고, 제2 스타트 신호(VST2)의 진폭은 32V일 수 있다.
예를 들어, 제1 스타트 신호(VST1)의 하이 레벨 전압과 제2 스타트 신호(VST2)의 하이 레벨 전압은 16V로 동일하지만, 제1 스타트 신호(VST1)의 로우 레벨 전압은 -12V이고, 제2 스타트 신호(VST2)의 로우 레벨 전압은 -16V로서 서로 다를 수 있다. 여기서, 제1 스타트 신호(VST1)의 로우 레벨 전압은 제1 로우 레벨 전압(VGL)이고, 제2 스타트 신호(VST2)의 로우 레벨 전압은 제2 로우 레벨 전압(VSS)일 수 있다.
도 11 및 도 12를 참조하면, 바이어스 트랜지스터는 제2 스타트 신호(VST2)에 따라 온-오프가 제어될 수 있다.
도 13 및 도 14는 본 발명의 실시예들에 따른 차등 구조를 갖는 게이트 구동 회로(130)에 포함된 제1 타입의 스테이지 회로(STG-TYPE1)와 제2 타입의 스테이지 회로(STG-TYPE2) 각각에서의 주요 노드들(Q 노드, VBB, 게이트 출력 노드)에 대한 전압 상태를 나타낸 도면들이다.
도 13을 참조하면, 제1 타입의 스테이지 회로(STG-TYPE1)에서, 제1 게이트 풀-업 트랜지스터(Tu)의 게이트 노드(Q 노드)의 로우 레벨 전압은 바이어스 전압(VBB)보다 높을 수 있다. 즉, 제1 타입의 스테이지 회로(STG-TYPE1)에서, 제1 게이트 풀-업 트랜지스터(Tu)의 게이트 노드(Q 노드)의 로우 레벨 전압(예: -12V)은 바이어스 노드(NBB)의 로우 레벨 전압(예: -16V)보다 높을 수 있다.
도 13을 참조하면, 제1 타입의 스테이지 회로(STG-TYPE1)에서, 제1 게이트 풀-업 트랜지스터(Tu)의 게이트 노드(Q 노드)는 바이어스 노드(NBB)의 전압에 의한 오프셋 전압(Voffset, 예: 4V)만큼 높아진 전압을 갖는다. 오프셋 전압(Voffset)은 제2 로우 레벨 전압(VSS, 예: -16V)와 제1 로우 레벨 전압(VGL, 예: -12V)의 전압 차이에 해당할 수 있다.
여기서, 바이어스 전압(VBB)은 제1 로우 레벨 전압(VGL, 예: -12V)보다 낮은 전압일 수 있다. 제2 로우 레벨 전압(VSS, 예: -16V)와 동일 전압일 수 있다.
도 13을 참조하면, 제1 타입의 스테이지 회로(STG-TYPE1)에서 출력되는 제1 게이트 신호(Gout(n))의 전압은 바이어스 노드(NBB)의 전압이 오프셋 전압(4V)만큼 높아진 상태이다. 이는 바이어스 노드(NBB)와 제1 게이트 출력 노드(Ngout1) 사이에 연결된 바이어스 캐패시터(CBB)에 의한 것이다.
도 14를 참조하면, 제2 타입의 스테이지 회로(STG-TYPE2)에서, 제2 게이트 풀-업 트랜지스터(Tu)이 게이트 노드(Q 노드)의 로우 레벨 전압은 바이어스 전압(VBB)과 동일할 수 있다. 즉, 제2 타입의 스테이지 회로(STG-TYPE2)에서, 제2 게이트 풀-업 트랜지스터(Tu)의 게이트 노드(Q 노드)의 로우 레벨 전압(예: -16V)은 바이어스 노드(NBB)의 로우 레벨 전압(예: -16V)과 동일할 수 있다.
도 14를 참조하면, 제2 타입의 스테이지 회로(STG-TYPE2)에서 출력되는 제2 게이트 신호(Gout(m), m=n-1 또는 m=n+1)의 로우 레벨 전압(VGL, 예: -12V)은 제2 게이트 풀-업 트랜지스터(Tu)이 게이트 노드(Q 노드)의 로우 레벨 전압(예: -16V)보다 높을 수 있다.
도 15는 본 발명의 실시예들에 따른 차등 구조를 갖는 게이트 구동 회로(130)가 싱글 피딩(Single Feeding) 구조로 설계된 경우를 나타낸 도면이다.
도 15를 참조하면, 표시 패널(110)의 표시영역(DA)에 배치된 다수의 게이트 라인(GL)은 제1 내지 제4 게이트 라인(GL1~GL4)을 포함할 수 있다.
도 15를 참조하면, 게이트 구동 회로(130)에서, 제1 타입으로 된 스테이지 회로들(STG-TYPE1)은 해당 게이트 라인들(GL1, GL3)로 게이트 신호들을 출력할 수 있다. 제2 타입으로 된 스테이지 회로들(STG-TYPE2)은 해당 게이트 라인들(GL2, GL4) 로 게이트 신호들을 출력할 수 있다.
도 15를 참조하면, 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2) 중에서, 하나는 홀수 번째 게이트 라인이고, 나머지 하나는 짝수 번째 게이트 라인일 수 있다. 예를 들어, 제1 게이트 라인(GL1)은 홀수 번째 게이트 라인이고, 제2 게이트 라인(GL2)은 짝수 번째 게이트 라인일 수 있다. 반대로, 제1 게이트 라인(GL1)은 짝수 번째 게이트 라인이고, 제2 게이트 라인(GL2)은 홀수 번째 게이트 라인일 수 있다. 도 15에서는, 설명의 편의를 위하여, 1 게이트 라인(GL1)은 홀수 번째 게이트 라인이고, 제2 게이트 라인(GL2)은 짝수 번째 게이트 라인인 것으로 가정한다.
이에 따르면, 제1 타입으로 된 홀수 번째 스테이지(예: 1단, 3단)의 스테이지 회로들(STG-TYPE1)은 해당 게이트 라인들(GL1, GL3)로 게이트 신호들을 출력할 수 있다. 제2 타입으로 된 짝수 번째 스테이지(예: 2단, 4단)의 스테이지 회로들(STG-TYPE2)은 해당 게이트 라인들(GL2, GL4) 로 게이트 신호들을 출력할 수 있다.
제1 타입으로 된 홀수 번째 스테이지(예: 1단, 3단)의 스테이지 회로들(STG-TYPE1)의 경우, 바이어스 트랜지스터(TBB)로부터 바이어스 전압(VBB)을 공급받을 수 있다.
게이트 신호 공급 구조가 싱글 피딩 구조인 경우, 제1 타입으로 된 홀수 번째 스테이지(예: 1단, 3단)의 스테이지 회로(STG-TYPE1)와 제2 타입으로 된 짝수 번째 스테이지(예: 2단, 4단)의 스테이지 회로(STG-TYPE2)는 서로 다른 게이트 라인들로 게이트 신호를 출력한다.
즉, 제1 타입으로 된 1단의 스테이지 회로는 제1 게이트 라인(GL1)으로 게이트 신호를 출력하고, 제2 타입으로 된 2단의 스테이지 회로는 제2 게이트 라인(GL2)으로 게이트 신호를 출력하고, 제1 타입으로 된 3단의 스테이지 회로는 제3 게이트 라인(GL3)으로 게이트 신호를 출력하고, 제2 타입으로 된 4단의 스테이지 회로는 제4 게이트 라인(GL4)으로 게이트 신호를 출력한다.
도 15를 참조하면, 표시영역(DA)의 외곽인 비-표시영역(NDA)은 표시영역(DA)의 일 측에 위치는 제1 비-표시영역(NDA1)과 표시영역(DA)의 타 측에 위치하는 제2 비-표시영역(NDA2)을 포함할 수 있다.
제1 타입의 스테이지 회로들(STG-TYPE1)과 제2 타입의 스테이지 회로들(STG-TYPE2) 중에서, 하나는 제1 비-표시영역(NDA1)에 연결되거나 배치되고, 나머지 하나는 제2 비-표시영역(NDA2)에 연결되거나 배치될 수 있다.
예를 들어, 제1 타입의 스테이지 회로들(STG-TYPE1)은 제1 비-표시영역(NDA1)에 연결되거나 배치되고, 제2 타입의 스테이지 회로들(STG-TYPE2)은 제2 비-표시영역(NDA2)에 연결되거나 배치될 수 있다. 반대로, 제1 타입의 스테이지 회로들(STG-TYPE1)은 제2 비-표시영역(NDA2)에 연결되거나 배치되고, 제2 타입의 스테이지 회로들(STG-TYPE2)은 제1 비-표시영역(NDA1)에 연결되거나 배치될 수 있다.
한편, 제1 타입의 스테이지 회로들(STG-TYPE1)과 제2 타입의 스테이지 회로들(STG-TYPE2)이 제1 비-표시영역(NDA1)에 모두 배치될 수도 있다. 또는, 제1 타입의 스테이지 회로들(STG-TYPE1)과 제2 타입의 스테이지 회로들(STG-TYPE2)이 제2 비-표시영역(NDA2)에 모두 배치될 수도 있다.
도 16은 본 발명의 실시예들에 따른 차등 구조를 갖는 게이트 구동 회로(130)가 더블 피딩(Double Feeding) 구조로 설계된 경우를 나타낸 도면이다.
도 16을 참조하면, 게이트 신호 공급 구조가 더블 피딩 구조인 경우, 제1 타입의 스테이지 회로(STG-TYPE1)와 제2 타입의 스테이지 회로(STG-TYPE2)는 제1 비-표시영역(NDA1)에 연결되거나 배치되고, 제1 타입의 다른 스테이지 회로(STG-TYPE1)와 제2 타입의 다른 스테이지 회로(STG-TYPE2)는 제2 비-표시영역(NDA2)에 연결되거나 배치될 수 있다.
예를 들어, 더블 피딩 구조에 따르면, 제1 타입으로 된 홀수 번째 스테이지(예: 1단, 3단)의 스테이지 회로들(STG-TYPE1)과 제2 타입으로 된 짝수 번째 스테이즈(예: 2단, 4단)의 스테이지 회로들(STG-TYPE2)은 제1 비-표시영역(NDA1)에 연결되거나 배치될 수 있다.
제1 타입으로 된 짝수 번째 스테이지(예: 2단, 4단)의 스테이지 회로들(STG-TYPE1)과 제2 타입으로 된 홀수 번째 스테이즈(예: 1단, 1단)의 스테이지 회로들(STG-TYPE2)은 제2 비-표시영역(NDA2)에 연결되거나 배치될 수 있다.
제1 타입으로 된 홀수 번째 스테이지(예: 1단, 3단)의 스테이지 회로들(STG-TYPE1)은 바이어스 트랜지스터(TBB)로부터 바이어스 전압(VBB)을 공급받을 수 있다. 제1 타입으로 된 짝수 번째 스테이지(예: 2단, 4단)의 스테이지 회로들(STG-TYPE1)은 바이어스 트랜지스터(TBB)로부터 바이어스 전압(VBB)을 공급받을 수 있다.
전술한 더블 피딩 구조에 따르면, 제1 타입의 스테이지 회로(STG-TYPE1)가 제1 비-표시영역(NDA1)과 제2 비-표시영역(NDA2)에 번갈아 가면서 연결되거나 배치되기 때문에, 차등 구조에 따른 예기치 않는 신호 출력 편차가 방지될 수 있다.
이상에서 설명한 본 발명의 실시예들에 의하면, 게이트 구동 회로 내부에서 누설전류가 발생하는 현상을 방지해줄 수 있는 게이트 구동 회로(130) 및 표시 장치(100)를 제공할 수 있다.
본 발명의 실시예들에 의하면, 서로 다른 타입(제1 타입, 제2 타입)의 스테이지 회로를 포함하는 차등 구조로 설계된 게이트 구동 회로(130) 및 표시 장치(100)를 제공할 수 있다.
본 발명의 실시예들에 의하면, 홀수 번째 스테이지 회로(제1 타입 또는 제2 타입의 스테이지 회로)와 짝수 번째 스테이지 회로(제2 타입 또는 제1 타입의 스테이지 회로) 간의 차등 구조를 통해 누설전류를 방지할 수 있는 게이트 구동 회로(130) 및 표시 장치(100)를 제공할 수 있다.
본 발명의 실시예들에 의하면, 홀수 번째 스테이지 회로와 짝수 번째 스테이지 회로 간의 차등 구조를 통해 누설전류를 방지하면서도, 서로 다른 타입(제1 타입, 제2 타입)의 스테이지 회로들을 패널 양쪽에 번갈아 가면서 배치함으로써, 게이트 출력 편차도 방지할 수 있는 게이트 구동 회로(130) 및 표시 장치(100)를 제공할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 클럭 신호 및 제1 로우 레벨 전압을 입력 받아 제1 캐리 신호를 상기 제1 캐리 출력 노드로 출력하는 제1 캐리 출력 회로와, 상기 제1 클럭 신호 및 상기 제1 로우 레벨 전압을 입력 받아 제1 게이트 신호를 제1 게이트 출력 노드로 출력하는 제1 게이트 출력 회로를 포함하는 제1 타입의 스테이지 회로;
    캐리 클럭 신호 및 제2 로우 레벨 전압을 입력 받아 제2 캐리 신호를 제2 캐리 출력 노드로 출력하는 제2 캐리 출력 회로와, 제2 클럭 신호 및 상기 제1 로우 레벨 전압을 입력 받아 제2 게이트 신호를 제2 게이트 출력 노드로 출력하는 제2 게이트 출력 회로를 포함하는 제2 타입의 스테이지 회로; 및
    턴-온 시, 상기 제1 타입의 스테이지 회로에 포함된 다수의 트랜지스터 중 특정 트랜지스터의 반도체 층과 중첩되도록 위치하는 쉴드 메탈로 바이어스 전압을 공급하는 바이어스 트랜지스터를 포함하는 게이트 구동 회로.
  2. 제1항에 있어서,
    상기 제1 캐리 출력 회로는, 상기 제1 클럭 신호가 입력되는 제1 캐리 풀-업 트랜지스터 및 상기 제1 로우 레벨 전압이 입력되는 제1 캐리 풀-다운 트랜지스터를 포함하고, 상기 제1 캐리 풀-업 트랜지스터와 상기 제1 캐리 풀-다운 트랜지스터가 연결된 상기 제1 캐리 출력 노드로 제1 캐리 신호를 출력하고,
    상기 제1 게이트 출력 회로는, 상기 제1 클럭 신호가 입력되는 제1 게이트 풀-업 트랜지스터 및 상기 제1 로우 레벨 전압이 입력되는 제1 게이트 풀-다운 트랜지스터를 포함하고, 상기 제1 게이트 풀-업 트랜지스터와 상기 제1 게이트 풀-다운 트랜지스터가 연결된 상기 제1 게이트 출력 노드로 제1 게이트 신호를 출력하고,
    상기 제2 캐리 출력 회로는, 캐리 클럭 신호가 입력되는 제2 캐리 풀-업 트랜지스터 및 제2 로우 레벨 전압이 입력되는 제2 캐리 풀-다운 트랜지스터를 포함하고, 상기 제2 캐리 풀-업 트랜지스터와 상기 제2 캐리 풀-다운 트랜지스터가 연결된 상기 제2 캐리 출력 노드로 제2 캐리 신호를 출력하고,
    상기 제2 게이트 출력 회로는, 제2 클럭 신호가 입력되는 제2 게이트 풀-업 트랜지스터 및 상기 제1 로우 레벨 전압이 입력된 제2 게이트 풀-다운 트랜지스터를 포함하고, 상기 제2 게이트 풀-업 트랜지스터와 상기 제2 게이트 풀-다운 트랜지스터가 연결된 상기 제2 게이트 출력 노드로 제2 게이트 신호를 출력하는 게이트 구동 회로.
  3. 제2항에 있어서,
    상기 바이어스 트랜지스터는, 턴-온 시, 상기 제1 타입의 스테이지 회로에 포함된 상기 특정 트랜지스터로서 상기 제1 게이트 풀-업 트랜지스터의 반도체 층과 중첩되도록 위치하는 상기 쉴드 메탈로 상기 바이어스 전압을 공급하는 게이트 구동 회로.
  4. 제2항에 있어서,
    상기 바이어스 트랜지스터는, 턴-온 시, 상기 제1 타입의 스테이지 회로에 포함된 상기 특정 트랜지스터로서 상기 제1 캐리 풀-업 트랜지스터의 반도체 층과 중첩되도록 위치하는 상기 쉴드 메탈로 상기 바이어스 전압을 공급하는 게이트 구동 회로.
  5. 제2항에 있어서,
    상기 제1 타입의 스테이지 회로는, 상기 제1 게이트 풀-업 트랜지스터의 게이트 노드를 충전시키는 제1 Q 노드 충전 트랜지스터와, 상기 제1 게이트 풀-업 트랜지스터의 게이트 노드를 방전시키는 제1 Q 노드 방전 트랜지스터와, 상기 제1 게이트 풀-다운 트랜지스터의 게이트 노드를 충전시키는 제1 QB 노드 충전 트랜지스터와, 상기 제1 게이트 풀-다운 트랜지스터의 게이트 노드를 방전시키는 제1 QB 노드 방전 트랜지스터를 더 포함하고,
    상기 제2 타입의 스테이지 회로는, 상기 제2 게이트 풀-업 트랜지스터의 게이트 노드를 충전시키는 제2 Q 노드 충전 트랜지스터와, 상기 제2 게이트 풀-업 트랜지스터의 게이트 노드를 방전시키는 제2 Q 노드 방전 트랜지스터와, 상기 제2 게이트 풀-다운 트랜지스터의 게이트 노드를 충전시키는 제2 QB 노드 충전 트랜지스터와, 상기 제2 게이트 풀-다운 트랜지스터의 게이트 노드를 방전시키는 제2 QB 노드 방전 트랜지스터를 더 포함하는 게이트 구동 회로.
  6. 제5항에 있어서,
    상기 바이어스 트랜지스터는, 턴-온 시, 상기 제1 타입의 스테이지 회로에 포함된 상기 특정 트랜지스터로서 상기 제1 QB 노드 방전 트랜지스터의 반도체 층과 중첩되도록 위치하는 상기 쉴드 메탈로 상기 바이어스 전압을 공급하는 게이트 구동 회로.
  7. 제5항에 있어서,
    상기 바이어스 트랜지스터의 게이트 노드는 상기 제2 타입의 스테이지 회로 내 상기 제2 Q 노드 충전 트랜지스터의 게이트 노드와 전기적으로 연결되는 게이트 구동 회로.
  8. 제2항에 있어서,
    상기 제1 타입의 스테이지 회로는, 상기 제1 게이트 풀-업 트랜지스터의 게이트 노드를 충전시키는 제1 Q 노드 충전 트랜지스터와, 상기 제1 게이트 풀-업 트랜지스터의 게이트 노드를 방전시키는 제1 Q 노드 방전 트랜지스터를 더 포함하고,
    상기 제2 타입의 스테이지 회로는, 상기 제2 게이트 풀-업 트랜지스터의 게이트 노드를 충전시키는 제2 Q 노드 충전 트랜지스터와, 상기 제2 게이트 풀-업 트랜지스터의 게이트 노드를 방전시키는 제2 Q 노드 방전 트랜지스터를 더 포함하고,
    상기 제1 게이트 풀-다운 트랜지스터의 게이트 노드에 클럭 신호가 입력 되고, 상기 제2 게이트 풀-다운 트랜지스터의 게이트 노드에 다른 클럭 신호가 입력 되는 게이트 구동 회로.
  9. 제2항에 있어서,
    상기 제1 게이트 풀-업 트랜지스터의 게이트 노드에 인가되는 로우 레벨 전압은 상기 바이어스 전압보다 높고,
    상기 제2 게이트 풀-업 트랜지스터이 게이트 노드에 인가되는 로우 레벨 전압은 상기 바이어스 전압과 동일한 게이트 구동 회로.
  10. 제1항에 있어서,
    상기 제1 타입의 스테이지 회로에 입력되는 제1 스타트 신호와 상기 제2 타입의 스테이지 회로에 입력되는 제2 스타트 신호는 서로 다른 진폭을 갖는 게이트 구동 회로.
  11. 제1항에 있어서,
    상기 바이어스 트랜지스터는 상기 제2 타입의 스테이지 회로에 입력되는 스타트 신호 또는 다른 캐리 신호에 따라 온-오프가 제어되는 게이트 구동 회로.
  12. 제1항에 있어서,
    상기 쉴드 메탈과 상기 제1 게이트 출력 노드 사이에 연결된 바이어스 캐패시터를 더 포함하는 게이트 구동 회로.
  13. 제1항에 있어서,
    상기 바이어스 전압은 상기 제1 로우 레벨 전압보다 낮고, 상기 제2 로우 레벨 전압과 동일한 전압인 게이트 구동 회로.
  14. 제1항에 있어서,
    상기 특정 트랜지스터는 코플라나 타입인 게이트 구동 회로.
  15. 제1항에 있어서,
    상기 바이어스 전압이 상기 쉴드 메탈에 공급될 때, 상기 특정 트랜지스터의 소스 노드와 게이트 노드 간의 전압 차이는 0 미만인 게이트 구동 회로.
  16. 제1항에 있어서,
    상기 쉴드 메탈은 상기 바이어스 전압이 인가된 이후, 상기 쉴드 메탈의 전압은 상기 제1 게이트 출력 노드의 전압 변동에 동기화되어 상승하고,
    상기 제1 게이트 출력 노드의 전압 변동에 동기화되어 상승된 상기 쉴드 메탈의 전압은 상기 제1 게이트 출력 노드의 하이 레벨 전압보다 낮은 게이트 구동 회로.
  17. 기판;
    상기 기판에 배치된 제1 게이트 라인 및 제2 게이트 라인; 및
    상기 제1 게이트 라인을 상기 제1 게이트 신호를 출력하고, 상기 제2 게이트 라인으로 상기 제2 게이트 신호를 출력하는 게이트 구동 회로를 포함하고,
    상기 게이트 구동 회로는,
    제1 클럭 신호 및 제1 로우 레벨 전압을 입력 받아 제1 캐리 신호를 상기 제1 캐리 출력 노드로 출력하는 제1 캐리 출력 회로와, 상기 제1 클럭 신호 및 상기 제1 로우 레벨 전압을 입력 받아 상기 제1 게이트 신호를 제1 게이트 출력 노드를 통해 상기 제1 게이트 라인으로 출력하는 제1 게이트 출력 회로를 포함하는 제1 타입의 스테이지 회로;
    캐리 클럭 신호 및 제2 로우 레벨 전압을 입력 받아 제2 캐리 신호를 제2 캐리 출력 노드로 출력하는 제2 캐리 출력 회로와, 제2 클럭 신호 및 상기 제1 로우 레벨 전압을 입력 받아 상기 제2 게이트 신호를 제2 게이트 출력 노드를 통해 상기 제2 게이트 라인으로 출력하는 제2 게이트 출력 회로를 포함하는 제2 타입의 스테이지 회로; 및
    턴-온 시, 상기 제1 타입의 스테이지 회로에 포함된 다수의 트랜지스터 중 특정 트랜지스터의 반도체 층과 중첩되도록 위치하는 쉴드 메탈로 바이어스 전압을 공급하는 바이어스 트랜지스터를 포함하는 표시 장치.
  18. 제17항에 있어서,
    상기 제1 게이트 라인과 상기 제2 게이트 라인 중에서, 하나는 홀수 번째 게이트 라인이고, 나머지 하나는 짝수 번째 게이트 라인인 표시 장치.
  19. 제17항에 있어서,
    상기 기판은 표시영역과 상기 표시영역의 외곽인 비-표시영역을 포함하고,
    상기 비-표시영역은 상기 표시영역의 일 측에 위치는 제1 비-표시영역과, 상기 표시영역의 타 측에 위치하는 제2 비-표시영역을 포함하고,
    상기 제1 타입의 스테이지 회로와 상기 제2 타입의 스테이지 회로 중에서, 하나는 상기 제1 비-표시영역에 연결되거나 배치되고, 나머지 하나는 상기 제2 비-표시영역에 연결되거나 배치되는 표시 장치.
  20. 제17항에 있어서,
    상기 기판은 표시영역과 상기 표시영역의 외곽인 비-표시영역을 포함하고,
    상기 비-표시영역은 상기 표시영역의 일 측에 위치는 제1 비-표시영역과, 상기 표시영역의 타 측에 위치하는 제2 비-표시영역을 포함하고,
    상기 제1 타입의 스테이지 회로와 상기 제2 타입의 스테이지 회로는 상기 제1 비-표시영역에 연결되거나 배치되고,
    상기 제1 타입의 다른 스테이지 회로와 상기 제2 타입의 다른 스테이지 회로는 상기 제2 비-표시영역에 연결되거나 배치되는 표시 장치.
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