CN116390579A - 显示面板和显示装置 - Google Patents

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Abstract

公开了一种能够解决设置在边框区域中的移位时钟线之间的输出偏差并且容易实现窄边框的GIP显示面板和显示装置。一种显示面板，包括：有效区域；和设置在有效区域周围的边框区域，在边框区域中设置有接地区域、时钟线区域、面板内栅极(GIP)电路区域和低电压线区域，并且其中时钟线区域设置为最靠近有效区域。

Description

显示面板和显示装置
本申请要求于2021年12月31日提交的韩国专利申请第10-2021-0194602号的权益，通过引用将其并入本文，如同在此完全阐述一样。
技术领域
本发明涉及一种显示面板和显示装置。
背景技术
在信息社会中，已经在用于将视觉信息显示为图像或视频的显示装置的领域中开发了许多技术。在显示装置中，电致发光显示装置受到关注。
根据发光层的材料，电致发光显示装置大致分为无机发光显示装置和有机发光显示装置。有源矩阵型有机发光显示装置包括自发光的发光元件，具有响应速度快以及发光效率高、亮度高和视角大的优点。发光元件可以是有机发光二极管(以下称为“OLED”)。有机发光显示装置可以将黑色灰度表示为全黑色，因而可在对比度和色域方面以优异的水平再现图像。
有机发光显示装置包括设置有像素阵列的电路元件的有机发光显示面板、以及用于驱动有机发光显示面板的驱动电路。
有机发光显示面板的像素阵列包括在彼此垂直的方向上布置的多条栅极线和多条数据线、以及限定在各个栅极线和数据线的交叉区域中的像素。
每个像素包括OLED、以及用于通过根据栅极-源极电压向OLED提供电流来驱动OLED的像素驱动电路。OLED包括阳极和阴极、以及形成在这些电极之间的有机化合物层。有机化合物层包括空穴注入层HIL、空穴传输层HTL、发光层EML、电子传输层ETL和电子注入层EIL。当电流流过OLED时，穿过空穴传输层HTL的空穴和穿过电子传输层ETL的电子移动到发光层EML形成激子，结果，发光层EML产生可见光。
驱动电路通过将输入图像的像素数据写入像素来在像素阵列上再现输入图像。驱动电路包括用于向每条数据线提供像素数据信号的数据驱动电路、用于向每条栅极线顺序地提供栅极信号的栅极驱动电路、用于控制数据驱动电路和栅极驱动电路的操作时序的时序控制器等。时序控制器可控制数据驱动电路和栅极驱动电路的操作时序。
栅极驱动电路可与屏幕中包括的像素阵列的电路元件一起直接形成在有机发光显示面板上。
像素阵列的电路元件和栅极驱动电路的每一个包括多个晶体管。下文中，将与像素阵列的电路元件一起直接形成在显示面板的基板上的栅极驱动电路称为“面板内栅极(GIP)电路”。
发明内容
因此，本发明旨在提供一种显示面板和显示装置，其大致消除了由于相关技术的限制和缺点而导致的一个或多个问题。
本发明的目的是提供一种能够解决设置在边框区域中的移位时钟线之间的输出偏差并且容易实现窄边框的GIP显示面板和显示装置。
本发明的其他优点、目的和特征将部分地在以下描述中被阐述并且将部分地对本领域普通技术人员来说在检查以下内容后变得显而易见，或者可从本发明的实践中获知。本发明的目的和其他优点可通过书面的说明书及其权利要求书以及附图中具体指出的结构来实现和获得。
为了实现这些目的和其他优点并且根据本发明的目的，如在此所体现和宽泛描述的，一种显示面板，包括：有效区域；和设置在所述有效区域周围的边框区域，其中在所述边框区域中设置有接地区域、时钟线区域、面板内栅极(GIP)电路区域和低电压线区域，并且其中所述时钟线区域设置为最靠近所述有效区域。
所述接地区域、所述面板内栅极电路区域、所述低电压线区域和所述时钟线区域可在从所述显示面板的边缘到所述有效区域的方向上顺序地设置。
所述有效区域可包括：设置在基板上以阻挡光的第一金属图案；设置在所述基板上以覆盖所述第一金属图案的缓冲层；设置在所述缓冲层上的薄膜晶体管(TFT)和电容器；设置在所述基板上以覆盖所述薄膜晶体管和所述电容器的保护层和平坦化层；和设置在所述平坦化层上的发光元件，所述发光元件包括阳极、有机化合物层和阴极，所述阴极可延伸到所述边框区域的预定区域，并且设置在所述时钟线区域中的所有移位时钟信号线可与所述阴极重叠。
设置在所述接地区域中的接地线、所述移位时钟信号线和设置在所述低电压线区域中的低电压电源线可设置在与所述第一金属图案的层相同的层上。
设置在所述接地区域中的所述接地线、所述移位时钟信号线和设置在所述低电压线区域中的所述低电压电源线可形成为其中所述第一金属图案和所述薄膜晶体管的栅极电极的材料堆叠的双金属结构。
所述面板内栅极电路区域可设置在与所述薄膜晶体管和所述电容器的层相同的层上。
一种显示装置，包括：所述显示面板；和用于驱动所述显示面板的显示面板驱动电路。
应当理解，本发明的前述一般描述和下面的详细描述都是示例性和解释性的，并且旨在提供对所要求保护的发明的进一步解释。
附图说明
为提供对本发明的进一步理解而被包括在本申请中并构成本申请的一部分的附图图解了本发明的实施方式并且与说明书一起用于解释本发明的原理。在附图中：
图1是根据本发明实施方式的显示装置的构造图；
图2是显示面板100的一个子像素的电路构造图；
图3是根据本发明实施方式的显示面板的一个子像素的剖面图；
图4是根据本发明实施方式的栅极驱动电路中的移位寄存器的框构造图；
图5是根据本发明实施方式的第n级ST(n)的框构造图；
图6是根据本发明实施方式的第n级ST(n)的示例的详细电路图；
图7是根据本发明比较例的显示面板的边框区域的示意性结构剖面图；以及
图8是根据本发明实施方式的显示面板的边框区域的示意性结构剖面图。
具体实施方式
本发明的优点和特征、以及实现这些优点和特征的方法将通过下面结合附图详细描述的实施方式而变得清楚。然而，本发明不限于以下公开的实施方式，并且可以以各种不同的形式实施，这些实施方式使本发明的公开内容是完整的并且仅提供以充分告知本发明所属领域的普通技术人员。此外，本发明仅由权利要求的范围限定。
附图中公开的用于描述本发明实施方式的形状、尺寸、比例、角度、数量等是示例性的，因而本发明不限于图示的元件。相同的附图标记在整个申请中表示相同的元件。此外，在描述本发明时，当确定相关已知技术的详细描述可能会不必要地混淆本发明的主题时，将省略这样的详细描述。
当在本说明书中使用“配备有”、“包括”、“具有”、“构成”等时，除非使用“仅”，否则也可存在其他部分。当元件以单数形式表达时，除非另有明确说明，否则该元件可被解释为复数。
在解释元件时，即使没有单独的明确描述，也将解释为包括误差范围。
在描述位置关系的情况下，例如，当使用“上”、“上方”、“下方”、“下一个”等描述两个部分之间的位置关系时，除非使用“立即”或“直接”，否则可在所述两个部分之间设置一个或多个其他部分。
尽管可使用“第一”、“第二”等来区分元件，但这些元件的功能或结构不受元件前面的序号或元件名称的限制。由于权利要求是根据基本元件进行描述的，所以权利要求中的元件名称前面的序号可能与实施方式中的元件名称前面的序号不匹配。
下面的实施方式可部分地或全部彼此结合或组合，并且可在技术上进行各种类型的互相关联和驱动。各个实施方式可彼此独立地实现，也可彼此关联地一起实现。
在本发明中，栅极驱动电路的GIP电路和像素电路各自包括多个晶体管。晶体管可实现为金属-氧化物-半导体FET(MOSFET)结构的薄膜晶体管(TFT)，并且可以是包括氧化物半导体的氧化物TFT或包括低温多晶硅(LTPS)的LTPS TFT。氧化物TFT可实现为n型TFT(NMOS)，LTPS TFT可实现为p型TFT(PMOS)。在栅极驱动电路的GIP电路和像素电路的每一个中，可形成n型TFT(NMOS)和p型TFT(PMOS)二者。
MOSFET是包括栅极、源极和漏极的三电极器件。源极是向晶体管提供载流子的电极。在MOSFET中，载流子开始从源极流出。漏极是载流子通过其离开MOSFET的电极。在MOSFET中，载流子从源极流向漏极。在n型TFT(NMOS)的情况下，由于载流子是电子，所以源极电压低于漏极电压以使得电子可从源极流向漏极。在n型TFT(NMOS)中，电流在从漏极到源极的方向上流动。在p型TFT(PMOS)的情况下，由于载流子是空穴，所以源极电压高于漏极电压以使得空穴可从源极流向漏极。在p型TFT(PMOS)中，由于空穴从源极流向漏极，所以电流从源极流向漏极。应当注意，TFT的源极和漏极不是固定的。例如，源极和漏极可根据施加的电压而改变。因此，本发明不受TFT的源极和漏极限制。在以下描述中，TFT的源极和漏极将被分别称为第一电极和第二电极。
从栅极驱动电路的GIP电路输出的扫描信号(栅极信号)在栅极导通电压和栅极截止电压之间摆动。栅极导通电压是被设为比TFT的阈值电压高的电压，栅极截止电压是被设为比TFT的阈值电压低的电压。TFT响应于栅极导通电压而导通，而响应于栅极截止电压而截止。
下文中，将参照附图详细描述本说明书的各种实施方式。在下面的实施方式中，将主要针对包括有机发光材料的有机发光二极管显示器来描述电致发光显示器。应当注意，本申请的技术构思不限于有机发光二极管显示器。例如，在没有显著变化的情况下，本发明适用于需要栅极驱动电路的数字平板显示器的栅极驱动电路，例如液晶显示器(LCD)或量子点显示器(QD)。
图1是根据本发明实施方式的显示装置的构造图。
根据本申请实施方式的显示装置包括显示面板100和显示面板驱动电路。
显示面板100包括显示输入图像的数据的有效区域AA。有效区域AA是显示输入图像的视频数据的屏幕。有效区域AA的像素阵列包括多条数据线DL、与数据线DL交叉的多条栅极线GL、以及布置为矩阵的像素。除了矩阵之外，像素可以以各种形式布置，诸如发射相同颜色的像素共享的形式、条带形式和菱形形式。
每个像素可分为红色子像素、绿色子像素和蓝色子像素以实现颜色。每个像素还可包括白色子像素。每个子像素101包括像素电路。在电致发光显示器的情况下，像素电路包括发光元件、多个TFT和电容器。像素电路连接到数据线DL和栅极线GL。在图1中，圆圈中表示出的“D1至D3”是数据线，圆圈中表示出的“Gn-2至Gn”是栅极线。
可在显示面板100上设置触摸传感器。可使用单独的触摸传感器来感测触摸输入，或者可通过像素来感测触摸输入。触摸传感器可设置在显示面板的屏幕上作为盒上型或附加型触摸传感器，或者可实现为内置在像素阵列中的盒内型触摸传感器。
用于驱动显示面板100的显示面板驱动电路包括数据驱动电路110和栅极驱动电路120。显示面板驱动电路在时序控制器(TCON)130的控制下将输入图像的数据写入显示面板100的像素。
数据驱动电路110将作为在每一帧从时序控制器130接收的输入图像的像素数据的数字数据V-DATA转换为伽马补偿电压，并且输出数据信号。数据驱动电路110将数据信号的电压(以下称为“数据电压”)提供给数据线DL。数据驱动电路110使用将数字数据VDATA转换成伽马补偿电压的数模转换器(以下称为“DAC”)来输出数据电压。
栅极驱动电路120可实现为与设置在显示面板100的有效区域AA中的像素阵列一起直接形成在显示面板100的基板上的GIP电路。GIP电路可设置在显示面板100的有效区域AA外侧的边框区域中。
栅极驱动电路120可形成在其中在显示面板100上不显示图像的边框区域BZ中。
栅极驱动电路120在时序控制器130的控制下输出栅极信号(扫描脉冲)以通过栅极线GL选择充有数据电压的像素。栅极驱动电路120使用一个或多个移位寄存器输出栅极信号(扫描脉冲)并且将该栅极信号移位。栅极驱动电路120在垂直有效时段内将提供给栅极线的第一栅极信号以一定的移位时序移位到预定的特定栅极线，然后响应于线控制信号临时保持特定栅极线的电压。随后，栅极驱动电路120将第二栅极信号提供给特定栅极线，然后将提供给其余栅极线的第一栅极信号以一定的移位时序移位。因此，在垂直有效时段内，第一栅极信号和第二栅极信号仅在它们之间插入有预定的保持时间的情况下被施加到特定栅极线，并且一个栅极信号被施加到其他栅极线的每一条。
时序控制器130从主机系统接收输入图像的像素数据和与像素数据同步的时序信号。由时序控制器130接收的输入图像的像素数据是数字数据。时序信号包括垂直同步信号Vsync、水平同步信号Hsync、时钟信号DCLK、数据使能信号DE等。由于通过对数据使能信号DE计数可知道垂直时段和水平时段，所以可省略垂直同步信号Vsync和水平同步信号Hsync。
主机系统可以是电视机(TV)、机顶盒、导航系统、个人计算机(PC)、家庭影院、移动装置和可穿戴装置。在移动装置和可穿戴装置中，数据驱动电路110、时序控制器130、电平转换器140等可集成到一个驱动IC中。
时序控制器130可将输入帧频率乘以i，从而用输入帧频率×i(i是大于0的正整数)Hz的帧频率来控制显示面板驱动电路110和120的操作时序。输入帧频率在美国国家电视标准委员会(NTSC)方案中为60Hz，在相位交替线(PAL)方案中为50Hz。
时序控制器130可在低速驱动模式下降低显示面板驱动电路110和120的驱动频率。例如，时序控制器130可将显示面板驱动电路的驱动频率降低到1Hz的水平，以使得数据被每秒写入像素一次。低速驱动模式的频率不限于1Hz。因此，显示面板100的像素可在低速驱动模式下的大部分时间保持像素先前被充入的数据电压，而不会被新的数据电压充电。
时序控制器130基于从主机系统接收的时序信号来产生用于控制数据驱动电路110的操作时序的数据时序控制信号DDC和用于控制栅极驱动电路120的操作时序的栅极时序控制信号GDC。
电平转换器140将从时序控制器130输出的栅极时序控制信号GDC的高电平电压转换为栅极导通电压，将栅极时序控制信号GDC的低电平电压转换为栅极截止电压，并且将这些电压提供给栅极驱动电路120。在n沟道TFT(NMOS)的情况下，栅极导通电压可以是栅极高电压VGH，并且栅极截止电压可以是栅极低电压VGL。在p沟道TFT(PMOS)的情况下，栅极导通电压可以是栅极低电压VGL，并且栅极截止电压可以是栅极高电压VGH。下文中，高电位电源电压Vdd可解释为栅极导通电压。低电位电源电压Vss可设为比高电位电源电压Vdd低的电压。低电位电源电压Vss可解释为栅极截止电压。
栅极时序控制信号GDC包括栅极起始脉冲VST、线选择脉冲LSP、进位时钟信号CRCLK、扫描时钟信号SCCLK等。栅极起始脉冲VST在每个帧周期中的帧周期开始时被产生一次，并且被输入到栅极驱动电路120。
栅极起始脉冲VST在每个帧周期中控制栅极驱动电路120的起始时序。进位时钟信号CRCLK和扫描时钟信号SCCLK控制从栅极驱动电路120输出的进位脉冲和扫描脉冲的移位时序。
图2是显示面板100的一个子像素的电路构造图。
如在图2的示例中，子像素包括发光元件OLED、连接到发光元件OLED的驱动元件DT、多个开关元件M1和M2、以及电容器Cst。驱动元件DT和开关元件M1和M2可实现为n沟道晶体管NMOS。然而，本发明不限于此。
发光元件OLED用根据驱动元件DT的栅极-源极电压Vgs产生的电流发光，栅极-源极电压Vgs根据数据电压Vdata变化。发光元件OLED包括形成在阳极和阴极之间的有机化合物层。有机化合物层可包括但不限于空穴注入层HIL、空穴传输层HTL、发光层EML、电子传输层ETL、电子注入层EIL等。然而，本发明不限于此。发光元件OLED的阳极通过第二节点n2与驱动元件DT连接，发光元件OLED的阴极与被施加低电位电源电压ELVSS的ELVSS电极连接。
第一开关元件M1根据扫描信号SCAN的栅极导通电压导通，以将数据线102连接到第一节点n1，从而将数据电压Vdata提供给第一节点n1。第一开关元件M1包括连接到被施加扫描信号SCAN的栅极线104的栅极电极、连接到数据线102的第一电极、以及连接到第一节点n1的第二电极。驱动元件DT的栅极电极、电容器Cst的第一电极、和第一开关元件M1的第二电极连接到第一节点n1。
第二开关元件M2根据扫描信号SCAN的栅极导通电压导通，以向第二节点n2提供基准电压Vref。第二开关元件M2包括连接到被施加扫描信号SCAN的栅极线104的栅极电极、连接到第二节点n2的第一电极、以及连接到被施加基准电压Vref的感测线103的第二电极。驱动元件DT的第二电极、电容器Cst的第二电极和第二开关元件M2的第一电极连接到第二节点n2。
驱动元件DT通过根据栅极-源极电压Vgs向发光元件OLED提供电流来驱动发光元件OLED。驱动元件DT包括连接到第一节点n1的栅极电极、连接到被提供像素驱动电压ELVDD的ELVDD线的第一电极、以及连接到第二节点n2的第二电极。在图2中，驱动元件DT的栅极电压是第一节点n1的电压，驱动元件DT的源极电压是第二节点n2的电压。
电容器Cst连接在第一节点n1和第二节点n2之间，以将驱动装置DT的栅极-源极电压Vgs保持一帧。
图3是根据本发明实施方式的显示面板100的一个子像素的剖面图。
在图3中，仅图解了图2的发光元件OLED、驱动元件DT、和电容器Cst的构造。图3的像素结构是顶部发光像素结构的示例，在顶部发光像素结构中，光从基板GLS发射到相反侧，即向上发射。因此，本发明的子像素结构不限于图3。图3被分为TFT部分和电容器Cst部分。
如图3中所示，在基板GLS上形成第一金属图案LS。第一金属图案LS设置在TFT下方以阻挡发射到TFT的光。在此，TFT表示图2中所示的驱动元件DT。
缓冲层BUF由例如SiO2或SiNx的无机绝缘材料形成，并且覆盖第一金属图案LS。
TFT的有源图案ACT包括TFT的半导体沟道层。有源图案ACT的一部分可用作电容器Cst的下电极。当TFT被实现为氧化物TFT时，有源图案ACT可包括铟镓锌氧化物(IGZO)。
电容器Cst部分中的有源图案ACT包括电容器Cst的下电极。
在TFT部分中的有源图案ACT上形成栅极绝缘层GI。栅极绝缘层GI可由无机绝缘材料形成。
在第三金属图案GATE和第四金属图案SD之间设置第一层间绝缘层ILD1和第二层间绝缘层IDD2以在这些金属图案之间绝缘。
在电容器Cst部分中的第一层间绝缘层ILD1上形成第二金属图案GATE2。第二金属图案GATE2包括电容器Cst的上电极。
设置在TFT部分中的第三金属图案GATE包括TFT的栅极电极。
第四金属图案SD包括TFT的源极电极和漏极电极。
TFT的源极电极和漏极电极通过穿透第一层间绝缘层ILD1和第二层间绝缘层ILD2的接触孔电连接到有源图案ACT。在电容器Cst部分中，第四金属图案SD通过穿透第二层间绝缘层ILD2的接触孔电连接到第二金属图案GATE2。
保护层PAS覆盖TFT部分和电容器Cst部分。保护层PAS可由无机绝缘材料形成。
平坦化层OC覆盖保护层PAS以平坦化表面。平坦化层OC可由有机绝缘材料形成。
发光元件OLED的阳极ANO设置在平坦化层OC上，以通过穿透保护层PAS和平坦化层OC的接触孔与TFT的第四金属图案接触。阳极ANO可包括金属材料。
堤部图案BANK由有机绝缘材料形成并且设置在阳极ANO和平坦化层OC的一部分上以限定发光区域。
发光元件OLED的有机化合物层EL设置在由堤部图案BANK限定的阳极的暴露区域中，并且设置在堤部图案BANK上。
发光元件OLED的阴极CAT设置在有机化合物层EL上。阴极可包括诸如氧化铟锌(IZO)之类的透明金属电极材料。
另外，图4是示意性地示出栅极驱动电路中的移位寄存器的电路结构的图。
栅极驱动电路120的移位寄存器包括通过布线从属连接的多个级SR(N-1)至SR(N+2)。移位寄存器接收栅极起始脉冲VST或从前一级输出的进位信号作为起始脉冲，并且与移位时钟GCLK1至GCLK4的上升沿同步，以输出扫描信号SCAN(n-1)至SCAN(n+2)和进位信号CAR(n-1)至CAR(n+2)。移位时钟GCLK1至GCLK4通过时钟线51被输入到级ST(n-1)至ST(n+2)。
级ST(n-1)至ST(n+2)的每一个包括用于控制上拉晶体管的第一控制节点Q和用于控制下拉晶体管的第二控制节点QB。第一控制节点Q根据栅极起始脉冲VST或来自前一级的进位信号CAR(n-1)至CAR(n+2)而浮置在充电状态。当在第一控制节点浮置的同时移位时钟GCLK1至GCLK4被施加到上拉晶体管时，第一控制节点的电压通过自举升压到比栅极导通电压VGH高的电压VGH+α以导通上拉晶体管Tup。在这种情况下，扫描信号SCAN(n-1)至SCAN(n+2)的电压上升到栅极导通电压VGH。当第二控制节点QB被充电时下拉晶体管导通，并且下拉晶体管将扫描信号SCAN(n-1)至SCAN(n+2)的电压降低至栅极截止电压VGL。可从后续级施加复位信号。
图5是示意性地图解第n级ST(n)的构造的框图。
如图5中所示，第n级ST(n)可被分为第一电路单元72至第四电路单元78。
第一电路单元72利用输入信号INPUT的电压将第一控制节点Q充电，并且利用复位信号RST的电压将第一控制节点Q放电。输入信号INPUT可以是栅极起始脉冲或来自前一级的进位信号CAR(n-1)。复位信号RST可以是从后级输出的进位信号CAR(n+1)。
当使用反相器电路将第一控制节点Q充入电压时，第二电路单元74将第二控制节点QB放电。
第三电路单元76使用上拉晶体管和下拉晶体管输出进位信号CAR(n)和扫描信号SCAN(n)。
第四电路单元78将第一控制节点Q连接到节点GVSS2以执行控制操作，使得第一控制节点Q不浮置，并且根据输入信号INPUT将第二控制节点QB连接到节点GVSS2。
图6是具体图解根据本发明实施方式的第n级ST(n)的示例的详细电路图。由于图6图解级的示例，所以级的构造不限于图6中所示的电路。
参照图6，向第n级ST(n)提供诸如GVDD和GVSS0至GVSS2之类的DC电源电压。输入信号INPUT、复位信号RST、进位信号的移位时钟CRCLK(n)和扫描信号的移位时钟SCCLK(n)被输入到第n级ST(n)。
GVDD是比GVSS0至GVSS2高的高电位电源电压。GVSS0至GVSSS2的电压可设为GVSS2<GVSS0以使得第十晶体管T10可在负偏压条件下截止，并且GVSS0至GVSSS2的电压可设为GVSS2<GVSS1以使得第四C晶体管T4C可在第二控制节点QB被充入高电压时完全截止。GVSS1和GVSS0的电压可设为GVSS1＝GVSS0。
进位信号的移位时钟CRCLK(n)和扫描信号的移位时钟SCCLK(n)在栅极导通电压VGH和栅极截止电压VGL之间摆动，并且产生为相同相位的时钟。
当输入信号INPUT具有等于或大于栅极导通电压VGH的电压时，第一电路单元72通过向第一控制节点Q提供输入信号INPUT的电压来给第一控制节点Q充电(预充电)。第一电路单元72包括第一A晶体管T1A和第一B晶体管T1B以及第二A晶体管T2A和第二B晶体管T2B。输入信号可以是来自前一级的进位信号CAR(n-1)，如图6中所示。
当输入信号INPUT具有等于或大于栅极导通电压VGH的高电压时，第一A晶体管T1A导通，并且将输入信号INPUT的电压提供到第一节点81。第一A晶体管T1A包括被施加输入信号INPUT的栅极电极和第一电极、以及连接到第一节点81的第二电极。
当输入信号INPUT具有大于或等于栅极导通电压VGH的电压时，第一B晶体管T1B导通，并且将第一节点81的电压提供给第一控制节点Q以将第一控制节点Q充电。第一B晶体管T1B包括被施加输入信号INPUT的栅极电极、连接到第一节点81的第一电极、以及连接到第一控制节点Q的第二电极。
当进位信号C(n-1)的电压在第一控制节点Q被充入电压的状态下是栅极低电压VGL时，在第一A晶体管T1A和第一B晶体管T1B之间的第一节点81的电压是GVDD。
当复位信号RST是等于或高于栅极导通电压VGH的高电压时，第二A晶体管T2A和第二B晶体管T2B导通，并且将第一控制节点Q连接到节点GVSS2，并将第一控制节点Q放电至GVSS2。第二A晶体管T2A包括被施加复位信号RST的栅极电极、连接到第一控制节点Q的第一电极、以及连接到第一节点81的第二电极。第二B晶体管T2B包括被施加复位信号RST的栅极电极、连接至第一节点81的第一电极、以及连接至节点GVSS2的第二电极。
第一电路单元72还可包括第三晶体管T3。
当第一控制节点Q被充入大于或等于栅极导通电压VGH的电压时，第三晶体管T3导通，将节点GVDD连接到第一节点81，并将第一节点81充入GVDD以补偿第一节点81的电流泄漏。第三晶体管T3包括连接到第一控制节点Q的栅极电极、连接到节点GVDD的第一电极、以及连接到第一节点81的第二电极。
第二电路单元74包括反相器电路，反相器电路在第一控制节点Q的电压被升压至等于或大于栅极导通电压VGH的电压的充电时段期间将第二控制节点QB放电至电压GVSS2。第二电路单元72包括第四A至第四C晶体管T4A、T4B和T4C以及第五晶体管T5。
当第二节点82的电压为栅极导通电压VGH时，第四A晶体管T4A导通，并且将节点GVDD连接到第二控制节点QB，从而将第二控制节点QB充入GVDD。第四A晶体管T4A包括连接到第二节点82的栅极电极、连接到节点GVDD的第一电极、以及连接到第二控制节点QB的第二电极。第一电容器C1连接在第四A晶体管T4A的栅极电极和第二电极之间。当第四A晶体管T4A被第一电容器C1导通时，可提升第二节点82的电压。
第四B晶体管T4B作为由GVDD导通的二极管进行操作。第四B晶体管T4B向第二节点82提供GVDD以将第二节点82充电。第四B晶体管T4B包括连接到节点GVDD的栅极电极和第一电极、以及连接到第二节点82的第二电极。
当第一控制节点Q被充入等于或高于栅极导通电压VGH的电压时，第四C晶体管T4C导通，将第二节点82连接到节点GVSS1，并且将第二节点82放电到GVSS1。在这种情况下，第二控制节点QB的电压通过第五晶体管T5保持在GVSS2。第四C晶体管T4C包括连接到第一控制节点Q的栅极电极、连接到第二节点82的第一电极、以及连接到节点GVSS1的第二电极。
当第一控制节点Q的电压为大于或等于栅极导通电压的高电压时，第五晶体管T5导通，将第二控制节点QB连接到节点GVSS2，并且将第二控制节点QB放电至电压GVSS2。第五晶体管T5包括连接到第一控制节点Q的栅极电极、连接到第二控制节点QB的第一电极、以及连接到节点GVSS2的第二电极。
第三电路单元76包括第一上拉晶体管T8和第二上拉晶体管T10、以及第一下拉晶体管T9和第二下拉晶体管T11。
当第一控制节点Q的电压等于或大于栅极导通电压VGH时，第一上拉晶体管T8导通，并且将被施加移位时钟CRCLK(n)的第一时钟线连接至第一输出节点83。在这种情况下，第一输出节点83被充入移位时钟CRCLK(n)的栅极导通电压VGH，使得进位信号CAR(n)的脉冲上升。第一上拉晶体管T8包括连接到第一控制节点Q的栅极电极、连接到第一时钟线的第一电极、以及连接到第一输出节点83的第二电极。
当第二控制节点QB的电压为等于或高于栅极导通电压VGH的高电压时，第一下拉晶体管T9导通，将第一输出节点83连接到节点GVSS2，并且将第一输出节点83放电至GVSS2。当第一下拉晶体管T9导通时，进位信号CAR(n)的电压降低至栅极截止电压VGL。第一下拉晶体管T9包括连接到第二控制节点QB的栅极电极、连接到第一输出节点83的第一电极、以及连接到节点GVSS2的第二电极。
当第一控制节点Q的电压等于或大于栅极导通电压VGH时，第二上拉晶体管T10导通，将被施加移位时钟SCCLK(n)的第二时钟线连接至输出节点84，并且将第二输出节点75充电。当第二上拉晶体管T10导通时，扫描信号SCAN(n)的电压增加到栅极导通电压VGH。第二上拉晶体管T10包括连接到第一控制节点Q的栅极电极、连接到第二时钟线的第一电极、以及连接到第二输出节点84的第二电极。
第三电路单元76还可包括第二电容器C2。第二电容C2可连接在第一控制节点Q和第二输出节点84之间。当第八晶体管T8导通时，第二输出节点84的电压升高，并且耦合至电容器C2和第二输出节点83的第一控制节点Q的电压可被提升。
当第二控制节点QB的电压等于或高于栅极导通电压VGH时，第二下拉晶体管T11导通，将第二输出节点84连接到节点GVSS0，并且将第二输出节点84放电至GVSS0的电压。当第二下拉晶体管T11导通时，SCAN(n)的电压在扫描信号SCAN(n)的下降沿下降至GVSS0。第二下拉晶体管T11包括连接到第二控制节点QB的栅极电极、连接到第二输出节点84的第一电极、以及连接到节点GVSS0的第二电极。
第四电路单元78包括第六A晶体管T6A和第六B晶体管T6B以及第七晶体管T7。
当第二控制节点QB的电压大于或等于栅极导通电压VGH时，第六A晶体管T6A和第六B晶体管T6B导通，将第一控制节点Q连接到节点GVSS2，并且将第一控制节点Q放电至GVSS2。第六A晶体管T6A包括连接到第二控制节点QB的栅极电极、连接到第一控制节点Q的第一电极、以及连接到第一节点81的第二电极。第六B晶体管T6B包括连接到第二控制节点QB的栅极电极、连接到第一节点81的第一电极、以及连接到节点GVSS2的第二电极。
当输入信号INPUT的电压为栅极导通电压VGH时，第七晶体管T7导通，将第二控制节点QB连接到节点GVSS2，并且将第二控制节点QB放电至电压GVSS2。第七晶体管T7包括施加有输入信号INPUT的栅极电极、连接到第二控制节点QB的第一电极、以及连接到节点GVSS2的第二电极。
如上所述，栅极驱动电路120可与设置在显示面板100的有效区域AA中的像素阵列一起直接形成在显示面板100的边框区域中。下文中，直接形成在显示面板100的基板上的栅极驱动电路120将被称为“GIP电路”。
如参照图4至图6所描述的，为了驱动GIP电路，需要低电位电源电压GVSS0、GVSS1和GVSS2；高电位电源电压GVDD；和移位时钟(CRCLK(n)和SCCLK(n))信号。
因此，当GIP电路直接设置在边框区域中时，用于提供低电位电源电压GVSS0、GVSS1和GVSS2；高电位电源电压GVDD；和移位时钟(CRCLK(n)和SCCLK(n))信号的低电位电源电压(GVSS0、GVSS1和GVSS2)供给线、高电位电源电压(GVDD)供给线和移位时钟(CRCLK(n)和SCCLK(n))信号供给线等需要设置在边框区域中。
图7是根据本发明比较例的显示面板的边框区域的示意性结构剖面图。
如图7中所示，显示面板的边框区域包括：设置有接地线的接地区域GND；设置有移位时钟(CRCLK(n)和SCCLK(n))线的时钟线区域CLKS；设置有栅极驱动电路120的GIP电路区域GIP；设置有低电压电源线的低电压线区域GVSS等。
接地线、移位时钟(CRCLK(n)和SCCLK(n))线、低电压电源线等由与图3中所示的第一金属图案LS的材料相同的材料形成，因而接地区域GND、时钟线区域CLKS和低电压线区域GVSS设置在基板GLS上。
缓冲层BUF覆盖边框区域BZ中的接地区域GND、时钟线区域CLKS和低电压线区域GVSS。缓冲层BUF是与图3的缓冲层BUF相同的层。
由于当在子像素区域中形成TFT和电容器Cst时，同时形成栅极驱动电路120，所以GIP电路区域GIP设置在边框区域中的缓冲层BUF上。
图3中所示的子像素区域中的保护层PAS和平坦化层OC覆盖边框区域中的GIP电路区域GIP。
形成在图3中所示的子像素区域中的阴极CAT从平坦化层OC延伸到边框区域的预定部分。
在此，如图7中所示，在本发明比较例的显示面板中，在边框区域中，在从显示面板的边缘到有效区域AA的方向上，接地区域GND、时钟线区域CLKS、GIP电路区域GIP和低电压线区域GVSS以该次序设置。
此外，当减小边框区域以实现窄边框时，阴极CAT掩模区域的比例增加，并且阴极CAT与时钟线区域CLKS的一部分重叠。
就是说，在本发明比较例的显示面板中，如图7中所示，设置在时钟线区域CLKS中的移位时钟(CRCLK(n)和SCCLK(n))线之中的一些移位时钟(CRCLK(n)和SCCLK(n))线与阴极CAT重叠，并且在阴极CAT和与阴极CAT重叠的一些移位时钟(CRCLK(n)和SCCLK(n))线之间产生了寄生电容。
因此，由于寄生电容，在与阴极CAT重叠的一些移位时钟(CRCLK(n)和SCCLK(n))线和不与阴极CAT重叠的一些移位时钟(CRCLK(n)和SCCLK(n))线之间出现了输出偏差。
根据本发明实施方式的显示面板可通过改变设置在边框区域中的接地区域GND、时钟线区域CLKS、GIP电路区域GIP和低电压线区域GVSS的布置次序来解决移位时钟(CRCLK(n)和SCCLK(n))线之间的输出偏差。
图8是根据本发明实施方式的显示面板的边框区域的示意性结构剖面图。
如图8中所示，显示面板的边框区域包括：设置有接地线的接地区域GND；设置有移位时钟(CRCLK(n)和SCCLK(n))线的时钟线区域CLKS；设置有栅极驱动电路120的GIP电路区域GIP；设置有低电压电源线的低电压线区域GVSS等。
接地线、移位时钟(CRCLK(n)和SCCLK(n))线、低电压电源线等可由与图3中所示的第一金属图案LS的材料相同的材料形成。接地区域GND、时钟线区域CLKS和低电压线区域GVSS设置在基板GLS上。
缓冲层BUF覆盖边框区域BZ中的接地区域GND、时钟线区域CLKS和低电压线区域GVSS。缓冲层BUF是与图3的缓冲层BUF相同的层。
由于当在子像素区域中形成TFT和电容器Cst时，同时形成栅极驱动电路120，所以GIP电路区域GIP设置在边框区域中的缓冲层BUF上。
图3中所示的子像素区域中的保护层PAS和平坦化层OC覆盖边框区域中的GIP电路区域GIP。
形成在图3中所示的子像素区域中的阴极CAT从平坦化层OC延伸到边框区域的预定部分。
如图8中所示，在本发明实施方式的显示面板中，在边框区域中，在从显示面板的边缘到有效区域AA的方向上，接地区域GND、GIP电路区域GIP、低电压线区域GVSS和时钟线区域CLKS以该次序布置。
边框区域被减小以实现窄边框，并且即使当阴极CAT掩模区域的比例增加时，设置在时钟线区域CLKS中的所有移位时钟(CRCLK(n)和SCCLK(n))线与阴极CAT重叠。
因此，设置在时钟线区域CLKS中的所有移位时钟(CRCLK(n)和SCCLK(n))线的每一条与阴极CAT之间产生相同的寄生电容，因而在移位时钟(CRCLK(n)和SCCLK(n))线之间没有出现输出偏差。
此外，由于靠近有效区域设置时钟线区域CLKS，移位时钟(CRCLK(n)和SCCLK(n))线和GIP电路的布置自由度增加，因此可容易实现窄边框。
另外，在本发明实施方式的描述中，接地线、移位时钟(CRCLK(n)和SCCLK(n))线以及低电压电源线由与图3中所示的第一金属图案LS相同的材料制成。然而，本发明不限于此。
接地线、移位时钟(CRCLK(n)和SCCLK(n))线以及低电压电源线由与图3中所示的第一金属图案LS相同的材料制成，在栅极电极(栅极线)与接地线、移位时钟(CRCLK(n)和SCCLK(n))线以及低电压电源线之间形成的绝缘膜中形成多个接触孔以使得这些线被暴露，以降低接地线、移位时钟(CRCLK(n)和SCCLK(n))线以及低电压电源线的线电阻，并且接触孔被填充与栅极电极(栅极线)相同的金属材料。以这种方式，可形成其中第一金属图案LS和用于栅极电极(栅极线)的金属材料堆叠并且彼此电连接的双金属结构。
具有上述特征的根据本发明的显示面板具有以下效果。
根据本发明，由于时钟线区域靠近有效区域设置，使得设置在时钟线区域中的所有移位时钟线都与阴极重叠，所以可消除设置在边框区域中的移位时钟线之间的输出偏差。
此外，由于移位时钟线和GIP电路的布置自由度增加，所以可容易实现窄边框。
对本领域技术人员来说将显而易见的是，在不背离本发明的精神或范围的情况下，可对本发明进行各种修改和变化。因而，本发明旨在覆盖对落入所附权利要求及其等同的范围内的本发明的修改和变化。

Claims (7)

1.一种显示面板，包括：
有效区域；和
设置在所述有效区域周围的边框区域，
其中在所述边框区域中设置有接地区域、时钟线区域、面板内栅极(GIP)电路区域和低电压线区域，并且
其中所述时钟线区域设置为最靠近所述有效区域。
2.根据权利要求1所述的显示面板，其中所述接地区域、所述面板内栅极电路区域、所述低电压线区域和所述时钟线区域在从所述显示面板的边缘到所述有效区域的方向上顺序地设置。
3.根据权利要求1所述的显示面板，其中：
所述有效区域包括：
设置在基板上以阻挡光的第一金属图案；
设置在所述基板上以覆盖所述第一金属图案的缓冲层；
设置在所述缓冲层上的薄膜晶体管(TFT)和电容器；
设置在所述基板上以覆盖所述薄膜晶体管和所述电容器的保护层和平坦化层；和
设置在所述平坦化层上的发光元件，所述发光元件包括阳极、有机化合物层和阴极，其中：
所述阴极延伸到所述边框区域的预定区域，并且
设置在所述时钟线区域中的所有移位时钟信号线与所述阴极重叠。
4.根据权利要求3所述的显示面板，其中设置在所述接地区域中的接地线、所述移位时钟信号线和设置在所述低电压线区域中的低电压电源线设置在与所述第一金属图案的层相同的层上。
5.根据权利要求4所述的显示面板，其中设置在所述接地区域中的所述接地线、所述移位时钟信号线和设置在所述低电压线区域中的所述低电压电源线形成为其中所述第一金属图案和所述薄膜晶体管的栅极电极的材料堆叠的双金属结构。
6.根据权利要求3所述的显示面板，其中所述面板内栅极电路区域设置在与所述薄膜晶体管和所述电容器的层相同的层上。
7.一种显示装置，包括：
根据权利要求1至6中任一项所述的显示面板；和
用于驱动所述显示面板的显示面板驱动电路。
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