KR20230046918A - 게이트 구동 회로와 이를 포함한 표시장치 - Google Patents

Abstract

게이트 구동 회로와 이를 포함한 표시장치가 개시된다. 게이트 구동 회로의 신호 전달부는 제1 제어 노드; 제2 제어 노드; 상기 백 바이어스 클럭이 입력되는 적어도 하나의 트랜지스터를 이용하여 상기 제1 제어 노드의 충방전을 제어하는 제1 제어부; 상기 제2 제어 노드의 충방전을 제어하는 제2 제어부; 상기 제1 및 제2 제어 노드들의 전압에 응답하여 캐리 펄스를 출력하는 제1 출력 버퍼; 및 상기 게이트 펄스를 출력하는 제2 출력 버퍼를 포함한다.

Description

게이트 구동 회로와 이를 포함한 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE INCLUDING THE SAME}

본 발명은 게이트 구동 회로와 이를 포함한 표시장치에 관한 것이다.

전계 발광 표시장치(Electroluminescence Display)는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 나뉘어질 수 있다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 OLED(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.

전계 방출 표시장치의 픽셀 회로는 발광 소자와, 발광 소자를 구동하기 위한 구동 소자, 그리고 하나 이상의 스위치 소자를 포함한다. 스위치 소자들은 게이트 전압에 따라 온/오프(On/Off)되어 픽셀 회로의 주요 노드들을 연결하거나 차단한다. 구동 소자와 스위치 소자들은 트랜지스터로 구현될 수 있다.

게이트 구동 회로는 픽셀 회로를 구성하는 스위치 소자들의 게이트 전극에 인가되는 게이트 펄스를 발생한다. 게이트 구동 회로는 많은 트랜지스터들로 구성되고 트랜지스터의 크기가 커지기 때문에 표시패널의 기판 상에 배치되는 경우에 표시패널의 베젤 영역(Bezel area)이 커질 수 있다. 예를 들어, 게이트 구동 회로에서 Q 노드가 하이 전압을 유지할 때 Q 노드에 연결된 오프(Off) 상태의 트랜지스터의 누설 전류를 상쇄하기 위하여 채널 폭이 큰 온(On) 상태의 트랜지스터가 적용될 수 있다. 이로 인하여, 표시패널에서 게이트 구동 회로가 차지하는 베젤 영역의 크기를 줄이기가 어렵다.

본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.

본 발명은 표시패널의 베젤 영역을 줄일 수 있고 누설 전류를 방지할 수 있는 게이트 구동 회로와 이를 포함한 표시장치를 제공한다.

본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 실시예에 따른 게이트 구동 회로는 스타트 펄스, 시프트 클럭, 충방전 클럭, 및 백 바이어스 클럭, 고전위 구동 전압, 및 저전위 기준 전압을 입력 받고 케스케이드 구조로 연결된 신호 전달부들을 포함한다.

제N(N은 양의 정수) 신호 전달부는 제1 제어 노드; 제2 제어 노드; 상기 백 바이어스 클럭이 입력되는 적어도 하나의 트랜지스터를 이용하여 상기 제1 제어 노드의 충방전을 제어하는 제1 제어부; 상기 제2 제어 노드의 충방전을 제어하는 제2 제어부; 상기 제1 및 제2 제어 노드들의 전압에 응답하여 캐리 펄스를 출력하는 제1 출력 버퍼; 및 상기 게이트 펄스를 출력하는 제2 출력 버퍼를 포함한다.

본 발명의 다른 실시예에 따른 게이트 구동 회로의 신호 전달부는 제1 제어 노드; 제2 제어 노드; 상기 백 바이어스 클럭이 입력되는 적어도 하나의 4 단자 트랜지스터를 이용하여 상기 제1 제어 노드의 충방전을 제어하는 제1 제어부; 상기 백 바이어스 클럭이 입력되는 적어도 하나의 4 단자 트랜지스터를 이용하여 상기 제2 제어 노드의 충방전을 제어하는 제2 제어부; 상기 제1 및 제2 제어 노드들의 전압에 응답하여 캐리 펄스를 출력하는 제1 출력 버퍼; 및 상기 게이트 펄스를 출력하는 제2 출력 버퍼를 포함한다.

본 발명의 표시장치는 상기 게이트 구동 회로를 포함한다.

본 발명은 백 바이어스 클럭이 입력되는 하나 이상의 4 단자 트랜지스터를 이용하여 누설 전류를 최소화하고, 하이 전압을 전달할 때 온 전류를 증가시킬 숭 수 있다.

본 발명의 게이트 구동 회로는 트랜지스터의 누설 전류를 최소화하여 제어부를 구성하는 트랜지스터의 크기를 최소화하여 표시패널의 베젤 영역을 줄일 수 있음은 물론, 표시장치의 소비 전력을 줄일 수 있다. 시뮬레이션 결과, 게이트 구동 회로를 구성하는 4 단자 트랜지스터의 누설 전류는 나노 암페어 이하로 억제되는 것이 확인되었다.

본 발명은 게이트 구동 회로의 트랜지스터 크기가 감소되기 때문에 클럭 배선의 전류를 감소시킬 수 있고, 대부분의 전류가 제어 노드들의 충방전에 사용되므로 무효 전력이 감소될 수 있다.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 게이트 구동 회로의 시프트 레지스터를 개략적으로 보여 주는 도면이다.
도 2 및 도 3은 표시패널에 배치되는 시프트 레지스터를 보여 주는 도면들이다.
도 4는 3 단자 트랜지스터의 전달 특성을 보여 주는 도면이다.
도 5는 4 단자 트랜지스터에 네가티브 백 바이어스가 인가될 때 그 트랜지스터의 전달 특성을 보여 주는 도면이다.
도 6은 4 단자 트랜지스터의 제2 게이트 전극에 백 바이어스 클럭이 인가될 때 그 트랜지스터의 전달 특성을 보여 주는 도면이다.
도 7은 신호 전달부를 상세히 보여 주는 회로도이다.
도 8은 클럭들과 제어 노드 전압 및 게이트 펄스를 보여 주는 파형도이다.
도 9는 클럭들의 전압을 보여 주는 파형도이다.
도 10은 도 8에 도시된 제1 구간에서 게이트 구동 회로의 동작을 보여 주는 회로도이다.
도 11은 도 8에 도시된 제2 구간에서 게이트 구동 회로의 동작을 보여 주는 회로도이다.
도 12는 도 8에 도시된 제3 구간에서 게이트 구동 회로의 동작을 보여 주는 회로도이다.
도 13은 도 8에 도시된 제4 구간에서 게이트 구동 회로의 동작을 보여 주는 회로도이다.
도 14는 본 발명의 일 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 15는 도 14에 도시된 표시패널의 단면 구조를 보여 주는 단면도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 명세서 상에서 언급된 “구비한다”, “포함한다”, “갖는다”, “이루어진다” 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

본 발명의 게이트 구동 회로는 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터는 TFT(Thin Film Transistor)로 구현될 수 있으며, 산화물 반도체를 포함한 Oxide TFT 또는 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT일 수 있다. 이하에서, 본 발명의 게이트 구동 회로를 구성하는 트랜지스터들은 n 채널 Oxide TFT로 구현될 수 있다.

트랜지스터는 기본적으로, 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 단자 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 표시장치는 유기발광 표시장치를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.

도 1 내지 도 3을 참조하면, 본 발명의 게이트 구동 회로는 시프트 클럭(CLK1~CLK4)에 동기하여 게이트 신호의 펄스(이하, “게이트 펄스”라 함)[Gout(N-1)~Gout(N+2)]를 순차적으로 출력하는 시프트 레지스터(Shift register)를 포함한다. 여기서, 'N'은 양의 정수이다.

시프트 레지스터는 케스케이드(cascade) 구조로 연결된 신호 전달부들[ST(N-1)~ST(N+2)]을 포함하여 출력 즉, 게이트 펄스[Gout(N-1)~Gout(N+2)]를 순차적으로 발생한다. 신호 전달부들[ST(N-1)~ST(N+2)] 각각은 스타트 신호(VST) 또는 이전 신호 전달부로부터의 캐리 펄스[CAR(N-1)~CAR(N+2)]가 입력되는 VST 노드, 클럭(CLK1~CLK4, CLK1_CAR, CLK2_CAR, CLK1_BB, CLK2_ BB)이 입력되는 CLK 노드들, 고전위 구동 전압(VGH)이 인가되는 VDD 노드, 저전위 기준 전압(VGL, VGL2)이 인가되는 VSS 노드, 버퍼 트랜지스터들을 구동하기 위한 제1 및 제2 제어 노드(Q, QB) 등을 포함한다.

스타트 신호(VST)는 제1 신호 전달부에 입력된다. 도 1에서 제N-1 신호 전달부[ST(N-1)]이 제1 신호 전달부일 수 있다. 시프트 클럭(CLK1~CL4)은 도면에서 4 상(phase) 클럭을 예시되었으나, 이에 한정되지 않는다. 예를 들어, 시프트 클럭(CLK1~CL4)은 2 상 클럭, 4 상 클럭, 6 상 클럭 또는 8 상 클럭일 수 있다.

시프트 레지스터(GIP)에는 보상 클럭들(CLK1_CAR, CLK2_CAR, CLK1_BB, CLK2_BB)이 더 입력된다. 보상 클럭들(CLK1_CAR, CLK2_CAR, CLK1_BB, CLK2_BB)은 제어 노드들(Q, QB)을 충방전하는 트랜지스터들이 턴-온될 때 발생하는 온 전류(Ion)를 증가시키기 위한 충방전 클럭(CLK1_CAR, CLK2_CAR)과, 트랜지스터들의 오프 상태에서 발생되는 누설 전류(Static Leakage Current, Ioff)를 방지하기 위한 백 바이어스 클럭(CLK1_BB, CLK2_BB)을 포함한다.

충방전 클럭(CLK1_CAR, CLK2_CAR)의 하이 전압(High voltage)과 로우 전압(Low voltage)은 백 바이어스 클럭(CLK1_BB, CLK2_BB)의 그것과는 다른 전압 레벨로 설정된다. 제1 충방전 클럭(CLK1_CAR)은 제1 백 바이어스 클럭(CLK1_BB)과 동위상의 펄스로 발생된다. 제2 충방전 클럭(CLK2_CAR)은 제2 백 바이어스 클럭(CLK2_BB)과 동위상의 펄스로 발생된다. 충방전 클럭(CLK1_CAR, CLK2_CAR)과 백 바이어스 클럭(CLK1~BB, CLK2_BB)은 도면에서 2 상 클럭으로 예시되었으나 이에 한정되지 않는다.

제N-1 신호 전달부[ST(N-1)]에 종속적으로 연결된 신호 전달부들[ST(N)~ST(N+2)]은 이전 신호 전달부로부터의 캐리 펄스(CAR)를 스타트 신호로서 입력 받아 구동되기 시작한다. 신호 전달부들[ST(N-1)~ST(N+2)] 각각은 제1 출력 노드를 통해 캐리 펄스(CAR)를 출력함과 동시에, 제2 출력 노드를 통해 게이트 펄스[Gout(N-1)~Gout(N+2)]를 출력한다.

게이트 구동부는 도 2 및 도 3에 도시된 바와 같이 입력 영상이 재현되는 표시패널(100)에 배치될 수 있다. 도 2 및 도 3에서, 게이트 구동부의 시프트 레지스터는 입력 영상이 재현되는 픽셀 어레이(AA)의 일측 밖의 베젤 영역에 배치된 제1 시프트 레지스터(STL1~STLn)과, 픽셀 어레이(AA)의 타측 밖의 베젤 영역에 배치된 제2 시프트 레지스터(STR1~STRn)을 포함할 수 있다. 도 3에서, COF(Chip-on-film)이 표시패널(100)에 접착될 수 있다. COF 상에 실정된 드라이브 IC(D-IC)에는 데이터 구동부 또는, 데이터 구동부와 터치 센서 구동부가 집적될 수 있다. 도 3에서 'GL'은 신호 전달부로부터 출력되는 게이트 펄스가 인가되는 게이트 라인이다. 'CL'은 클럭(CLK1~CLK4, CLK1_CAR, CLK2_CAR, CLK1_BB, CLK2_ BB)이 입력되는 클럭 배선과, 정전압(VGH, VGL)이 인가되는 전원 배선을 나타낸다.

도 4는 3 단자 트랜지스터의 전달 특성을 보여 주는 도면이다. 도 5는 4 단자 트랜지스터에 네가티브 백 바이어스가 인가될 때 그 트랜지스터의 전달 특성을 보여 주는 도면이다. 도 6은 4 단자 트랜지스터의 제2 게이트 전극(또는 백 게이트 전극)에 백 바이어스 클럭(CLK_BB)이 인가될 때 그 트랜지스터의 전달 특성을 보여 주는 도면이다. 도 4 내지 도 6에서 횡축은 트랜지스터의 게이트-소스간 전압(Vgs)이고, 종축은 트랜지스터의 드레인-소스간 전류(Ids)이다. 'Ioff'는 트랜지스터가 턴-오프(Turn-off)될 때 발생되는 누설 전류이고, 'Ion'은 트랜지스터가 턴-온(Turn-on)될 때 발생되는 온 전류이다.

도 4를 참조하면, 3 단자 트랜지스터는 게이트 전극, 제1 전극, 및 제2 전극을 포함한다. 이 트랜지스터의 게이트 전극에 시프트 클럭(CLK)이 인가되는 게이트 전극이 인가되고, 제1 전극에 고전위 구동 전압(VGH)이 인가될 수 있다. 도 5에서, 시프트 클럭(CLK)은 고전위 기준 전압(VGH)과 저전위 기준 전압(VGL) 사이에서 스윙한다. 트랜지스터가 턴-온/오프될 때 제2 전극의 전압은 VGL과 VGH 사이에서 변할 수 있다. 3 단자 트랜지스터가 n 채널 Oxide TFT로 구현될 때 그 트랜지스터의 문턱 전압(Vth)이 0V 근처일 수 있다. 이 경우, 누설 전류(Ioff)가 커질 수 있다.

도 5를 참조하면, 4 단자 트랜지스터는 제1 게이트 전극, 제2 게이트 전극, 제1 전극, 및 제2 전극을 포함한다. 4 단자 트랜지스터의 게이트-소스간 전압(Vgs)은 제1 게이트 전극과 제2 전극 간의 전압이고, 백 바이어스 전압(Vbs)은 제2 게이트 전극과 제2 전극 간의 전압이다. 이 트랜지스터의 제1 게이트 전극에 시프트 클럭(CLK)이 인가되고, 제2 게이트 전극에 낮은 정전압 예를 들어, 제3 저전위 기준 전압(VGL3)이 인가될 수 있다. 제1 전극에 고전위 구동 전압(VGH)이 인가될 수 있다. 도 6에서, 시프트 클럭(CLK)은 고전위 기준 전압(VGH)과 제1 저전위 기준 전압(VGL1) 사이에서 스윙한다. 트랜지스터가 턴-온/오프될 때 제2 전극의 전압은 VGL과 VGH-Vth 변할 수 있다. 트랜지스터에 네가티브 백 바이어스(Vbs)가 인가되면 트랜지스터의 문턱 전압(Vth)이 0V 보다 큰 포지티브 전압으로 시프트될 수 있다. 그 결과, 누설 전류(Ioff)가 감소되어 소비 전력이 낮아진다.

도 6을 참조하면, 4 단자 트랜지스터의 제1 게이트 전극에 시프트 클럭(CLK)이 인가되고, 제2 게이트 전극에 백 바이어스 클럭(CLK_OFF)이 인가될 수 있다. 제1 전극에 고전위 구동 전압(VGH1)이 인가될 수 있다. 도 6에서, 시프트 클럭(CLK)은 제2 고전위 구동 전압(VGH2)과 제1 저전위 기준 전압(VGL1) 사이에서 스윙한다. 백 바이어스 클럭(CLK_BB)은 제1 고전위 구동 전압(VGH1)과 제3 저전위 기준 전압(VGL3) 사이에서 스윙할 수 있다. 트랜지스터가 턴-온/오프될 때 제2 전극의 전압은 VGL1과 VGH2 사이에서 변할 수 있다. 백 바이어스 클럭(CLK_BB)이 제3 저전위 기준 전압(VGL3)일 때 트랜지스터에 네가티브 백 바이어스(Vbs<0)가 인가되어 누설 전류(Ioff)가 감소된다. 백 바이어스 클럭(CLK_BB)이 제1 고전위 구동 전압(VGH1)일 때 트랜지스터에 포지티브 백 바이어스(Vbs>0)이 인가되어 온 전류(Ion)가 증가한다. 따라서, 백 바이어스 클럭(CLK_BB)은 트랜지스터의 온/오프 특성을 동시에 개선할 수 있다. 백 바이어스 클럭(CLK_BB)의 하이 전압은 PBTS를 고려하여 그리고, 로우 전압은 누설 전류(Ioff)를 고려하여 적절히 설정될 수 있다.

도 5에서, 하이 전압 즉, 고전위 구동 전압(VGH)이 제2 전극에 인가되면 소스 전압(Vs)의 증가로 제2 게이트 전극에 네가티브 백 바이어스가 인가되어 트랜지스터가 턴-오프된다. 도 5와 같은 4 단자 트랜지스터의 구동 방법은 고전위 구동 전압(VGH)이 구동 전압이 제2 전극으로 전달되지 않는다. 도 6과 같은 4 단자 트랜지스터 구동 방법은 제2 게이트 전극에 고전위 구동 전압(VGH2)이 인가될 때 제2 전극에 고전위 구동 전압(VGH2)이 전달될 수 있다.

도 7은 본 발명의 일 실시예에 따른 제N 신호 전달부[ST(N)]를 상세히 보여 주는 회로도이다. 제N 신호 전달부[ST(N)] 이외의 다른 신호 전달부들은 제N 신호 전달부[ST(N)]와 실질적으로 동일한 회로로 구현될 수 있다. 도 8은 게이트 구동부에 입력되는 클럭들과 제어 노드 전압 및 게이트 펄스를 보여 주는 파형도이다. 도 9는 클럭들의 전압을 보여 주는 파형도이다.

도 7 내지 도 9를 참조하면, 제N 신호 전달부[ST(N)]는 제1 제어 노드(Q), 제2 제어 노드(QB), 백 바이어스 클럭(CLK1_BB, CLK2_BB)이 인가되는 적어도 하나의 트랜지스터를 이용하여 제1 제어 노드(Q)의 충방전을 제어하는 제1 제어부(10), 백 바이어스 클럭(CLK2_BB)이 인가되는 적어도 하나의 트랜지스터를 이용하여 제2 제어 노드(QB)의 충방전을 제어하는 제2 제어부(20), 제1 및 제2 제어 노드들(Q, QB)의 전압에 응답하여 캐리 펄스[CAR(N)]를 출력하는 제1 출력 버퍼(30), 및 제1 및 제2 제어 노드들(Q, QB)의 전압에 응답하여 게이트 펄스[Gout(N)]를 출력하는 제2 출력 버퍼(40)를 구비한다. 제N 신호 전달부[ST(N)]를 구성하는 모든 트랜지스터들(T1~T10)은 n 채널 Oxide TFT로 구현될 수 있다.

제N 신호 전달부[ST(N)]에는 스타트 펄스 또는 캐리 펄스[CAR(N-1)], 시프트 클럭(CLK1), 보상 클럭(CLK1_CAR, CLK1_BB, CLK2_CAR, CLK2_BB) 등의 클럭이 입력된다. 제N 신호 전달부[ST(N)]에는 고전위 구동 전압(VGH2)과 저전위 기준 전압(VGL1, VGL2, VGL3) 등의 정전압이 인가된다.

도 8 및 도 9에 도시된 바와 같이, 제1 보상 클럭 쌍(CLK1_CAR, CLK1~BB)은 동위상으로 발생되는 제1 충방전 클럭(CLK1_CAR)과 제1 백 바이어스 클럭(CLK1_BB)을 포함한다. 제1 충방전 클럭(CLK1_CAR)과 제1 백 바이어스 클럭(CLK1_BB)의 하이 전압(High voltage)과 로우 전압(Low voltage)이 서로 다르다.

제2 보상 클럭 쌍(CLK2_CAR, CLK2~BB)은 동위상으로 발생되는 제2 충방전 클럭(CLK2_CAR)과 제2 백 바이어스 클럭(CLK2_BB)을 포함한다. 제2 충방전 클럭(CLK2_CAR)과 제2 백 바이어스 클럭(CLK2_BB)의 하이 전압(High voltage)과 로우 전압(Low voltage)이 서로 다르다. 제1 보상 클럭 쌍(CLK1_CAR, CLK1~BB)과 제2 보상 클럭 쌍(CLK2_CAR, CLK2~BB)의 위상은 서로 역위상이다. 즉, 제2 보상 클럭 쌍(CLK2_CAR, CLK2~BB)은 제1 보상 클럭 쌍(CLK1_CAR, CLK1~BB)에 대하여 180도 위상 차이를 갖는다.

제1 및 제2 충방전 클럭(CLK1_CAR, CLK2_CAR)의 하이 전압(VGH2)은 제1 및 제2 백 바이어스 클럭(CLK1_BB, CLK2_BB)의 하이 전압 보다 높은 전압으로 설정된다. 제1 및 제2 충방전 클럭(CLK1_CAR, CLK2_CAR)의 하이 전압(VGH2)은 시프트 클럭(CLK1)의 하이 전압(VGH2) 이상의 전압으로 설정될 수 있다. 도 9에서, 제1 및 제2 충방전 클럭(CLK1_CAR, CLK2_CAR)의 하이 전압(VGH2)이 시프트 클럭(CLK1)의 하이 전압(VGH2)과 같은 전압으로 예시되었으나 이에 한정되지 않는다.

제1 및 제2 충방전 클럭(CLK1_CAR, CLK2_CAR)의 로우 전압(VGL2)은 제1 및 제2 백 바이어스 클럭(CLK1_BB, CLK2_BB)의 로우 전압(VGL3) 보다 높은 전압으로 설정된다. 제1 및 제2 충방전 클럭(CLK1_CAR, CLK2_CAR)의 로우 전압(VGL2)은 시프트 클럭(CLK1)의 로우 전압(VGL1) 보다 낮은 전압으로 설정될 수 있다.

제N 신호 전달부[ST(N)]는 스타트 펄스(VST) 또는 이전 신호 전달부[SN(N-1)]로부터의 캐리 펄스[CAR(N-1)]가 입력되는 VST 노드, 고전위 구동 전압(VGH2)이 인가되는 VDD 노드, 저전위 기준 전압(VGL1, VGL2, VGL3)이 인가되는 VSS 노드, 및 클럭이 입력되는 CLK 노드를 포함한다. VST 노드와 CLK 노드는 표시패널(100) 상의 클럭 배선들에 연결된다.

제N 신호 전달부[ST(N)]는 제1 출력 노드(31)를 통해 캐리 펄스[Cout(N)]를 출력하고, 제2 출력 노드(41)를 통해 게이트 펄스[Vgout(N)]를 출력한다.

제1 제어부(10)는 스타트 펄스(VST) 또는 이전 신호 전달부[ST(N-1)]로부터의 제N-1 캐리 펄스[CAR(N-1)]과, 제1 및 제2 충방전 클럭(CLK1_CAR, CLK2_CAR)를 입력 받아 제1 및 제2 제어 노드들(Q, QB)을 충방전한다.

제1 제어부(10)는 적어도 제1 내지 제3 트랜지스터들(T1, T2, T3)를 포함한다.

제1 트랜지스터(T1)는 제2 충방전 클럭(CLK2_CAR)에 응답하여 스타트 펄스(VST) 또는 제N-1 캐리 펄스[CAR(N-1)]이 인가되는 VST 노드를 제1 제어 노드(Q)에 연결한다. 제1 트랜지스터(T1)는 4 단자 트랜지스터로 구현된다. 제1 트랜지스터(T1)는 제2 충방전 클럭(CLK2_CAR)이 입력되는 제2-1 CLK 노드에 연결된 제1 게이트 전극, 제2 백 바이어스 클럭(CLK2_BB)이 입력되는 제2-2 CLK 노드에 연결된 제2 게이트 전극, 스타트 펄스(VST) 또는 제N-1 캐리 펄스[CAR(N-1)]이 입력되는 VST 노드에 연결된 제1 전극, 및 제1 제어 노드(Q)에 연결된 제2 전극을 포함한다.

제2 트랜지스터(T2)는 제1 충방전 클럭(CLK1_CAR)에 응답하여 제1 제어 노드(Q)를 제3 노드(n3)에 연결한다. 제2 트랜지스터(T2)는 4 단자 트랜지스터로 구현된다. 제2 트랜지스터(T2)는 제1 충방전 클럭(CLK1_CAR)이 입력되는 제1-1 CLK 노드에 연결된 제1 게이트 전극, 제1 백 바이어스 클럭(CLK1_BB)이 입력되는 제1-2 CLK 노드에 연결된 제2 게이트 전극, 제1 제어 노드(Q)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.

제3 트랜지스터(T3)는 제2 제어 노드(QB)의 하이 전압에 응답하여 제3 노드(n3)를 제2 저전위 기준 전압(VGL2)이 인가되는 제2 VSS 노드에 연결한다. 제2 저전위 기준 전압(VGL2)은 제1 저전위 기준 전압(VGL1) 보다 낮은 정전압이다. 제3 트랜지스터(T3)는 4 단자 트랜지스터로 구현된다. 제3 트랜지스터(T3)는 제2 제어 노드(QB)에 연결된 제1 게이트 전극, 제3 저전위 기준 전압(VGL3)이 인가되는 제3 VSS 노드에 연결된 제2 게이트 전극, 제3 노드(n3)에 연결된 제1 전극, 및 제2 VSS 노드에 연결된 제2 전극을 포함한다. 제3 저전위 기준 전압(VGL3)은 제2 저전위 기준 전압(VGL2) 보다 낮은 정전압이다.

제2 제어부(20)는 적어도 제4 및 제5 트랜지스터들(T4, T5)을 포함한다.

제4 트랜지스터(T4)는 제2 충방전 클럭(CLK2_CAR)에 응답하여 제2 고전위 구동 전압(VGH2)이 인가되는 VDD 노드를 제2 제어 노드(QB)에 연결한다. 제4 트랜지스터(T4)는 4 단자 트랜지스터로 구현된다. 제4 트랜지스터(T4)는 제2 충방전 클럭(CLK2_CAR)이 입력되는 제2-1 CLK 노드에 연결된 제1 게이트 전극, 제2 백 바이어스 클럭(CLK2_BB)이 입력되는 제2-2 CLK 노드에 연결된 제2 게이트 전극, 제2 고전위 구동 전압(VGH2)이 인가되는 VDD 노드에 연결된 제1 전극, 및 제2 제어 노드(QB)에 연결된 제2 전극을 포함한다.

제5 트랜지스터(T5)는 제1 제어 노드(Q)의 하이 전압에 응답하여 제2 충방전 클럭(CLK2_CAR)이 입력되는 제2-1 클럭 노드를 제2 제어 노드(QB)에 연결한다. 제5 트랜지스터(T5)는 4 단자 트랜지스터로 구현된다. 제5 트랜지스터(T5)는 제1 제어 노드(Q)에 연결된 제1 게이트 전극, 제2 백 바이어스 클럭(CLK2_BB)이 입력되는 제2-2 CLK 노드에 연결된 제2 게이트 전극, 제2 충방전 클럭(CLK2_CAR)이 입력되는 제2-1 CLK 노드에 연결된 제1 전극, 및 제2 제어 노드(QB)에 연결된 제2 전극을 포함한다.

제1 출력 버퍼(30)는 적어도 제6 내지 제8 트랜지스터들(T6, T7, T8)을 포함한다.

제6 트랜지스터(T6)는 제1 제어 노드(Q)의 부스트 전압(Boosted voltage, VGH2+α)에 응답하여 제1 출력 노드(31)를 충전하는 풀업(Pull-up) 트랜지스터이다. 제6 트랜지스터(T6)가 턴-온될 때 제2 커패시터(C2)를 통한 부트 스트랩핑(Boot strapping)으로 인하여 제2 게이트 전극의 전압이 부스팅되어 온 전류(Ion)가 상승하고 제6 트랜지스터(T6)가 턴-오프될 때 네가티브 백 바이어스가 인가되어 누설 전류가 최소화된다. 제6 트랜지스터(T6)가 턴-온될 때 캐리 펄스[CAR(N)]가 제1 충방전 클럭(CLK1_CAR)의 하이 전압(VGH2)까지 라이징(Rising)된다. 제6 트랜지스터(T6)는 부트 스트랩트 백 바이어스(Boot strapped back bias) 구조의 4 단자 트랜지스터로 구현된다. 제6 트랜지스터(T6)는 제1 제어 노드(Q)에 연결된 제1 게이트 전극, 제4 노드(n4)에 연결된 제2 게이트 전극, 제1 충방전 클럭(CLK1_CAR)이 입력되는 제1-1 CLK 노드에 연결된 제1 전극, 및 제1 출력 노드(31)에 연결된 제2 전극을 포함한다. 제2 커패시터(C2)는 제4 노드(n4)와 제1 출력 노드(31) 사이에 연결된다.

제7 트랜지스터(T7)는 제2 제어 노드(QB)의 하이 전압(VGH2)에 응답하여 제1 출력 노드(31)를 방전시키는 풀다운(Pull-down) 트랜지스터이다. 제7 트랜지스터(T7)가 턴-온될 때 캐리 펄스[CAR(N)]가 제2 저전위 기준 전압(VGL2)까지 방전된다. 제7 트랜지스터(T7)는 4 단자 트랜지스터로 구현된다. 제7 트랜지스터(T7)는 제2 제어 노드(QB)에 연결된 제1 게이트 전극, 제3 저전위 기준 전압(VGL3)이 인가되는 제3 VSS 노드에 연결된 제2 게이트 전극, 제1 출력 노드(31)에 연결된 제1 전극, 및 제2 저전위 기준 전압(VGL2)이 인가되는 제2 VSS 노드에 연결된 제2 전극을 포함한다. 제3 커패시터(C3)는 제2 제어 노드(QB)와 제2 VSS 노드 사이에 형성되어 제2 제어 노드(QB)의 리플(ripple)을 억제한다.

제8 트랜지스터(T8)는 제2 백 바이어스 클럭(CLK2_BB)의 하이 전압에 응답하여 제3 저전위 기준 전압(VGL3)이 인가되는 제3 VSS 노드를 제4 노드(n4)에 연결한다. 제8 트랜지스터(T8)는 3 단자 트랜지스터로 구현된다. 제8 트랜지스터(T8)는 제2 백 바이어스 클럭(CLK2_BB)이 입력되는 제2-2 CLK 노드에 연결된 게이트 전극, 제3 VSS 노드에 연결된 제1 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다.

제2 출력 버퍼(40)는 적어도 제9 및 제10 트랜지스터들(T9, T10)을 포함한다. 제9 및 제10 트랜지스터들(T9, T10)는 다른 트랜지스터들(T1~T8)에 비하여 채널비가 큰 대용량 3 단자 트랜지스터로 구현될 수 있다. 제9 및 제10 트랜지스터들(T9, T10)의 게이트 전압 즉, 제어 노드들(Q, QB)의 로우 전압이 그 트랜지스터들(T9, T10)의 소스 전압이 로우 전압일 때 보다 항상 낮다. 따라서, 오프 상태에서 제9 및 제10 트랜지스터들(T9, T10)의 게이트-소스간 전압(Vgs)이 항상 Vgs < 0이므로 그 트랜지스터들(T9, T10)의 문턱 전압(Vth)이 0 부근이더라도 게이트-소스간 전압(Vgs)이 0 또는 그와 가까운 전압일 때 발생되는 누설 전류(Ioff)가 없다. 따라서, 제9 및 제10 트랜지스터들(T9, T10)는 3 단자 트랜지스터로 구현되더라도 누설 전류가 발생되지 않는다.

제9 트랜지스터(T9)는 제1 제어 노드(Q)의 부스트 전압(VGH2+α)에 응답하여 제2 출력 노드(41)를 충전하는 풀업 트랜지스터이다. 제9 트랜지스터(T9)가 턴-온될 때 제1 커패시터(C1)를 통한 부트 스트랩핑(Boot strapping)으로 인하여 제1 제어 노드(Q)의 전압이 부스팅되고, 게이트 펄스[Gout(N)]가 제1 시프트 클럭(CLK1)의 하이 전압(VGH2)까지 라이징(Rising)된다. 제9 트랜지스터(T9)는 3 단자 트랜지스터로 구현된다. 제9 트랜지스터(T9)는 제1 제어 노드(Q)에 연결된 게이트 전극, 시프트 클럭(CLK1)이 입력되는 제3 CLK 노드에 연결된 제1 전극, 및 제2 출력 노드(41)에 연결된 제2 전극을 포함한다. 제1 커패시터(C1)는 제1 제어 노드(Q)와 제2 출력 노드(41) 사이에 연결된다.

제10 트랜지스터(T10)는 제2 제어 노드(QB)의 하이 전압(VGH2)에 응답하여 제1 출력 노드(31)를 방전시키는 풀다운 트랜지스터이다. 제10 트랜지스터(T10)가 턴-온될 때 게이트 펄스[Gout(N)]가 제1 저전위 기준 전압(VGL1)까지 방전된다. 제10 트랜지스터(T10)는 3 단자 트랜지스터로 구현된다. 제10 트랜지스터(T10)는 제2 제어 노드(QB)에 게이트 전극, 제2 출력 노드(41)에 연결된 제1 전극, 및 제1 저전위 기준 전압(VGL1)이 인가되는 제1 VSS 노드에 연결된 제2 전극을 포함한다.

도 9를 참조하면, 시프트 클럭(CLK)은 제1 고전위 구동 전압(VGH1)과 제1 저전위 기준 전압(VGL1) 사이에서 스윙한다.

충방전 클럭(CLK_CAR)은 트랜지스터의 온 전류를 높이기 위하여 제2 고전위 구동 전압(VGH2)과 제2 저전위 기준 전압(VGL2) 사이에서 스윙한다. 제2 저전위 기준 전압(VGL2)은 제1 저전위 기준 전압(VGL1) 보다 낮은 전압으로 설정된다.

백 바이어스 클럭(CLK_BB)은 트랜지스터에 네가티브 백 바이어스(Negative back bias)가 인가되도록 그 로우 전압이 낮게 설정되고 PBTS(positive bias temperature stress)를 줄이기 위하여 하이 전압이 낮게 설정된다. 백 바이어스 클럭(CLK_BB)은 제1 고전위 구동 전압(VGH1)과 제3 저전위 기준 전압(VGL3) 사이에서 스윙할 수 있다. 제1 고전위 구동 전압(VGH1)은 제2 고전위 구동 전압(VGH2) 보다 낮은 전압으로 설정된다. 제3 저전위 기준 전압(VGL3)은 제2 저전위 기준 전압(VGL2) 보다 낮은 전압으로 설정된다.

클럭들(CLK, CLK_CAR, CLK_BB)의 전압은 일 예로, VGH2=18V, VGH1=8V, VGL1=-6V, VGL2=-10V, VGL3=-13V로 설정될 수 있다. 이 경우, 충방전 클럭(CLK_CAR)의 스윙폭은 시프트 클럭(CLK)과 백 바이어스 클럭(CLK_BB)의 그 것 보다 크다. 시프트 클럭(CLK)의 스윙폭은 백 바이어스 클럭(CLK_BB)의 그 것 보다 크다. 클럭들(CLK, CLK_CAR, CLK_BB)의 전압은 위의 예로 한정되지 않는다는 것에 주의하여야 한다.

제N 신호 전달부[ST(N)]의 구동 기간은 제1 구간(P1), 제2 구간(P2), 제3 구간(P3), 및 제4 구간(P4)을 포함할 수 있다. 이하에서, 제N 신호 전달부[ST(N)]의 구간별 동작을 도 10 내지 도 13을 결부하여 설명하기로 한다.

도 10을 참조하면, 제1 구간(P1) 동안 제2 트랜지스터(T2)는 제1 충방전 클럭(CLK1_CAR)의 하이 전압(VGH2)에 따라 턴-온되고, 제3, 제7 및 제10 트랜지스터들(T3, T7, T10)은 제2 제어 노드(QB)의 하이 전압(VGH2)에 따라 충전된다. 제1 구간(P1) 동안, 제2 충방전 클럭(CLK1_CAR)과 제2 백 바이어스 클럭(CLK2_BB)은 로우 전압(VGL2, VGL3)이고, 제1 제어 노드(Q)의 전압은 로우 전압(VGL2)이다. 그 결과, 제1, 제4, 제5, 제6, 제8, 및 제10 트랜지스터들(T1, T4, T5, T6, T8, T10)은 제1 구간(P1)에 턴-오프된다. 오프 상태(Off state)의 4 단자 트랜지스터들(T1, T4, T5, T6)은 네가티브 백 바이어스 전압(Vbs<0)이 인가되므로 Vgs=0에서 오프 전류(Ioff)가 최소화된다.

제1 구간(P1) 동안, 온 상태(On state)의 4 단자 트랜지스터들(T2, T3, T7)은 포지티브 백 바이어스 전압(Vbs>0)이 인가되므로 온 전류(Ion)가 증가한다. 제1 구간(P1) 동안, 제1 및 제2 출력 노드들(31, 41)은 풀다운 트랜지스터들(T7, T10)을 통해 제1 및 제2 VGL 노드들로 방전된다. 제1 구간(P1) 동안, 제1 및 제2 출력 노드들(31, 41)의 전압은 로우 전압(VGL1, VGL2)이다.

도 11을 참조하면, 제2 구간(P2)에 이전 스테이지[ST(N-1)]로부터 캐리 펄스[CAR(N-1)]가 출력되고, 제2 충방전 클럭(CLK2_CAR)과 제2 백 바이어스 클럭(CLK2_BB)이 하이 전압(VGH1, VGH2)으로 반전된다. 제2 구간(P2) 동안, 제1 및 제4 트랜지스터들(T1, T4)은 제2 충방전 클럭(CLK2_CAR)의 하이 전압(VGH2)에 따라 턴-온된다. 이 때, 제1 제어 노드(Q)가 하이 전압(VGH2)로 충전되고, 제2 제2 제어 노드(QB)는 하이 전압(VGH2)을 유지한다. 제1 충방전 클럭(CLK1_CAR)과 제1 백 바이어스 클럭(CLK1_BB)은 제2 구간(P2) 동안 로우 전압(VGL2, VGL3)으로 반전된다. 그 결과, 제2 트랜지스터(T2)를 제외한 트랜지스터들(T1, T3 내지 T10)은 제2 구간(P2) 동안 턴-온된다.

제2 구간(P2) 동안, 오프 상태의 4 단자 트랜지스터(T2)는 네가티브 백 바이어스 전압(Vbs<0)이 인가되므로 Vgs=0에서 오프 전류(Ioff)가 최소화된다. 온 상태의 4 단자 트랜지스터들(T1, T3 내지 T7)은 포지티브 백 바이어스 전압(Vbs>0)이 인가되므로 온 전류(Ion)가 증가한다. 제2 구간(P2) 동안, 제1 및 제2 출력 노드들(31, 41)은 풀다운 트랜지스터들(T7, T10)을 통해 제1 및 제2 VGL 노드들로 방전된다. 따라서, 제2 구간(P2) 동안 제1 및 제2 출력 노드들(31, 41)의 전압은 로우 전압(VGL1, VGL2)을 유지한다.

도 12를 참조하면, 제3 구간(P3)에 제1 충방전 클럭(CLK1_CAR)과 제1 백 바이어스 클럭(CLK1_BB)이 하이 전압(VGH1, VGH2)으로 반전되고, 제2 충방전 클럭(CLK2_CAR)과 제2 백 바이어스 클럭(CLK2_BB)이 로우 전압(VGL2, VGL3)으로 반전된다. 이와 동시에, 시프트 클럭(CLK1)이 하이 전압(VGH2)으로 발생된다.

시프트 클럭(CLK1)의 하이 전압(VGH2)이 제10 트랜지스터(T10)의 제1 전극에 입력될 때, 제1 커패시터(C1)를 통해 부트 스트래핑이 발생되어 제1 제어 노드(Q)의 전압이 제3 구간(P3)에 부스트 전압(VGH2+α)으로 더 상승한다. 제2 제어 노드(QB)는 제2-1 CLK 노드를 통해 방전되어 그 전압이 로우 전압(VGL2)으로 낮아진다. 따라서, 제3 구간(P3) 동안 제2, 제5, 제6, 및 제9 트랜지스터들(T2, T5, T6, T9)이 턴-온되는 반면, 다른 트랜지스터들(T1, T3, T4, T7, T8, 및 T10)은 턴-오프된다.

제3 구간(P3) 동안, 오프 상태의 4 단자 트랜지스터들(T1, T3, T4, T7)은 네가티브 백 바이어스 전압(Vbs<0)이 인가되므로 Vgs=0에서 오프 전류(Ioff)가 최소화된다. 온 상태의 4 단자 트랜지스터들(T2, T5, T6)은 포지티브 백 바이어스 전압(Vbs>0)이 인가되므로 온 전류(Ion)가 증가한다. 제3 구간(P3) 동안, 제1 및 제2 출력 노드들(31, 41)은 풀업 트랜지스터들(T6, T9)을 통해 공급되는 전압으로 충전된다. 따라서, 제3 구간(P3)에 게이트 펄스[Gout(N)]가 하이 전압(VGH2)으로 발생됨과 동시에, 캐리 펄스[CAR(N)]가 하이 전압(VGH2)으로 발생된다. 게이트 펄스[Gout(N)]는 표시패널(100)의 게이트 라인(GL)에 인가된다. 캐리 펄스[CAR(N)]는 다음 신호 전달부[ST(N+1)]의 VST 노드에 인가된다.

도 13을 참조하면, 제4 구간(P4)에 제2 충방전 클럭(CLK2_CAR)과 제2 백 바이어스 클럭(CLK2_BB)이 하이 전압(VGH1, VGH2)으로 반전되고, 제1 충방전 클럭(CLK1_CAR)과 제1 백 바이어스 클럭(CLK1_BB)이 로우 전압(VGL2, VGL3)으로 반전된다. 이와 동시에, 시프트 클럭(CLK1)이 로우 전압(VGL1)으로 반전된다. 따라서, 제4 구간(P4) 동안 제1, 제3, 제4, 제7, 제8 및 제10 트랜지스터들(T1, T3, T4, T7, T8, T10)이 턴-온되는 반면, 다른 트랜지스터들(T2, T5, T6, T9)은 턴-오프된다. 따라서, 제4 구간(P4) 동안 제1 제어 노드(Q)는 제1 트랜지스터(T1)를 통해 VST 노드로 방전되어 그 전압이 로우 전압(VGL2)으로 낮아진다. 이 때, 제2 제어 노드(QB)는 제4 트랜지스터(T4)를 통해 인가되는 고전위 구동 전압(VGH2)으로 충전되어 그 전압이 하이 전압(VGH2)으로 상승되어 제3, 제7, 및 제10 트랜지스터들(T3, T7 및 T10)을 턴-온시킨다.

제4 구간(P4) 동안, 오프 상태의 4 단자 트랜지스터들(T2, T5, T6)은 네가티브 백 바이어스 전압(Vbs<0)이 인가되므로 Vgs=0에서 오프 전류(Ioff)가 최소화된다. 온 상태의 4 단자 트랜지스터들(T2, T5, T6)은 포지티브 백 바이어스 전압(Vbs>0)이 인가되므로 온 전류(Ion)가 증가한다. 제4 구간(P4) 동안, 제1 및 제2 출력 노드들(31, 41)은 풀다운 트랜지스터들(T7, T10)을 통해 VSS 노드들로 방전되므로 그 전압이 로우 전압(VGL1, VGL2)으로 낮아진다. 따라서, 제4 구간(P4)에 게이트 펄스[Gout(N)]가 로우 전압(VGL1)으로 반전됨과 동시에, 캐리 펄스[CAR(N)]가 로우 전압(VGL2)으로 반전된다.

제3 및 제7 트랜지스터들(T3, T7)의 제2 게이트 전극에 정전압(DC)이 인가된다. 이러한 DC 백 바이어스는 게이트 전압(Vg)이 소스 전압(Vs) 이상인(Vg≥Vs) 조건이 성립되는 트랜지스터들(T3, T7)에 적용될 수 있다. 게이트 전압(Vg)은 트랜지스터들(T3, T7)의 제1 게이트 전극에 인가되는 전압이다. 소스 전압(Vs)은 트랜지스터들(T3, T7)의 제2 전극에 인가되는 전압이다. 이 트랜지스터들(T3, T7)의 제2 게이트 전극에 인가되는 백 게이트 전압(Vb)은 그 트랜지스터들(T3, T7)의 문턱 전압(Vth)이 0 보다 높은 전압으로 포지티브 시프트할 수 있도록 소스 전압(Vs) 보다 낮도록 설정된다.

제1, 제2, 제4 및 제5 트랜지스터들(T1, T2, T4, T5)의 제2 게이트 전극에 백 바이어스 클럭(CLK1_BB, CLK2_BB)이 인가된다. 이러한 클럭 백 바이어스는 소스 전압(Vs)이 고정되지 않고 조건에 따라 로우 전압 또는 하이 전압을 전달하는 트랜지스터들(T1, T2, T4, T5)에 적용될 수 있다. 이 트랜지스터들(T1, T2, T4, T5)이 턴-온될 때 백 게이트 전압(Vb)은 Vg>Vb>Vs 조건으로 설정된다. 따라서, 트랜지스터들(T1, T2, T4, T5)은 양 게이트 전압(Vg, Vb)에 의해 턴-온되어 온 전류(Ion)가 증가한다.

트랜지스터들(T1, T2, T4, T5)이 턴-오프될 때 Vb<Vs가 된다. 이 때, 트랜지스터들(T1, T2, T4, T5)에 네가티브 백 바이어스(Vbs<0)가 인가되기 때문에 트랜지스터들(T1, T2, T4, T5)의 문턱 전압(Vth)이 포지티브 시프트(Vth>0)되어 누설 전류(Ioff)가 최소화될 수 있다.

부트 스트랩트 백 바이어스는 소스 전압(Vs)이 고정되어 있지 않고 조건에 따라 로우 전압 또는 하이 전압을 전달하는 소자 즉, 제6 트랜지스터(T6)에 적용될 수 있다. 제6 트랜지스터(T6)가 하이 전압을 제1 출력 노드에 전달할 때 백 게이트 전압(Vb)이 고정되면 소스 전압(Vs)이 상승할 때 과도한 네가티브 백 바이어스(Vbs<<0)가 인가된다. 이 경우, 제6 트랜지스터(T6)의 문턱 전압(Vth)이 지나치게 포지티브 시프트(Vth>>0)되어 하이 전압 전달율이 낮아질 수 있다. 따라서, 부트 스트랩트 구조는 제6 트랜지스터(T6)의 소스 전압(Vs) 상승시 커패시터(C2)를 통해 백 게이트 전압(Vb)도 함께 상승하게 하는 것이 바람직하다.

도 14는 본 발명의 일 실시예에 따른 표시장치를 보여 주는 블록도이다. 도 15는 도 14에 도시된 표시패널의 단면 구조를 보여 주는 단면도이다.

도 14 및 도 15를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100), 표시패널(100)의 픽셀들에 픽셀 데이터를 기입(write)하기 위한 표시패널 구동부, 및 픽셀들과 표시패널 구동부의 구동에 필요한 전원을 발생하는 전원부(140)를 포함한다.

표시패널(100)은 X축 방향의 길이, Y축 방향의 폭 및 Z축 방향의 두께를 가지는 장방형 구조의 패널일 수 있다. 표시패널(100)은 화면 상에서 입력 영상을 표시하는 픽셀 어레이를 포함한다. 픽셀 어레이는 복수의 데이터 라인들(102), 데이터 라인들(102)과 교차되는 복수의 게이트 라인들(103), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 표시패널(100)은 픽셀들에 공통으로 연결된 전원 라인들을 더 포함할 수 있다. 전원 라인들은 픽셀들(101)의 구동에 필요한 정전압을 픽셀들(101)에 공급한다. 예를 들어, 표시패널(100)에는 픽셀들과 게이트 구동부(120)에 연결되는 전원 배선들들과, 클럭 배선들이 형성된다.

표시패널(100)의 단면 구조는 도 15에 도시된 바와 같이 기판(150) 상에 적층된 회로층(152), 발광 소자층(154), 및 봉지층(encapsulation layer)(156)을 포함할 수 있다.

회로층(152)은 데이터 라인, 게이트 라인, 전원 라인 등의 배선들에 연결된 픽셀 회로를 포함한 TFT 어레이, 디멀티플렉서 어레이(112), 게이트 구동부(120) 등을 포함할 수 있다. 회로층(152)의 배선들과 회로 소자들은 복수의 절연층들과, 절연층을 사이에 두고 분리된 둘 이상의 금속층, 그리고 반도체 물질을 포함한 액티브층을 포함할 수 있다. 회로층(152)에 형성된 모든 트랜지스터들은 n 채널 Oxide TFT로 구현될 수 있다.

회로층(152)에 형성되는 회로 소자들은 4 단자 트랜지스터들을 포함할 수 있다. 4 단자 트랜지스터의 제1 게이트 전극(또는 탑 게이트 전극)과 제2 게이트 전극(또는 보텀 게이트 전극)은 반도체 액티브 패턴을 사이에 두고 중첩된다. 제2 게이트 전극과 반도체 액티브 패턴 사이에 제1 절연막이 배치되고, 반도체 액티브 패턴과 제1 게이트 전극 사이에 제2 절연막이 배치된다.

발광 소자층(154)은 픽셀 회로에 의해 구동되는 발광 소자(EL)를 포함할 수 있다. 발광 소자(EL)는 적색(R) 발광 소자, 녹색(G) 발광 소자, 및 청색(B) 발광 소자를 포함할 수 있다. 다른 실시예에서, 발광 소자층(154)은 백색 발광 소자와 컬러 필터를 포함할 수 있다. 발광 소자층(154)의 발광 소자들(EL)은 유기막 및 보호막을 포함한 보호층에 의해 덮여질 수 있다.

발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 애노드 전극과 캐소드 전극 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드 전극과 캐소드 전극에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동하여 여기자가 형성된다. 이 때, 발광층(EML)에서 가시광이 방출된다.

봉지층(156)은 회로층(152)과 발광 소자층(154)을 밀봉하도록 발광 소자층(154)을 덮는다. 봉지층(156)은 유기막과 무기막이 교대로 적층된 멀티 절연막 구조일 수도 있다. 무기막은 수분이나 산소의 침투를 차단한다. 유기막은 무기막의 표면을 평탄화한다. 유기막과 무기막이 여러 층들로 적층되면, 단일 층에 비해 수분이나 산소의 이동 경로가 길어져 발광 소자층(154)에 영향을 주는 수분과 산소의 침투가 효과적으로 차단될 수 있다.

봉지층(156) 상에 도면에서 생략된 터치 센서층이 형성되고 그 위에 편광판이나 컬러필터층이 배치될 수 있다. 터치 센서층은 터치 입력 전후에 용량(capacitance)의 변화를 바탕으로 터치 입력을 센싱하는 정전 용량 방식의 터치 센서들을 포함할 수 있다. 터치 센서층은 터치 센서들의 용량을 형성하는 금속 배선 패턴들과 절연막들을 포함할 수 있다. 절연막들은 금속 배선 패턴들에서 교차되는 부분을 절연하고 터치 센서층의 표면을 평탄화할 수 있다. 편광판은 터치 센서층과 회로층의 금속에 의해 반사된 외부 광의 편광을 변환하여 시인성과 명암비를 향상시킬 수 있다. 편광판은 선편광판과 위상지연필름이 접합된 편광판 또는 원편광판으로 구현될 수 있다. 편광판 상에 커버 글래스가 접착될 수 있다. 컬러 필터층은 적색, 녹색, 및 청색 컬러 필터를 포함할 수 있다. 컬러 필터층은 블랙 매트릭스 패턴을 더 포함할 수 있다. 컬러 필터층은 회로층과 터치 센서층으로부터 반사된 빛의 파장 일부를 흡수하여 편광판의 역할을 대신하고 픽셀 어레이에서 재현되는 영상의 색순도를 높일 수 있다.

픽셀 어레이는 복수의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 라인들(L1~Ln) 각각은 표시패널(100)의 픽셀 어레이에서 라인 방향(X축 방향)을 따라 배치된 1 라인의 픽셀들을 포함한다. 1 픽셀 라인에 배치된 픽셀들은 게이트 라인들(103)을 공유한다. 데이터 라인 방향을 따라 컬럼 방향(Y)으로 배치된 서브 픽셀들은 동일한 데이터 라인(102)을 공유한다. 1 수평 기간은 1 프레임 기간을 픽셀 라인들(L1~Ln)의 총 개수로 나눈 시간이다.

표시패널(100)은 비투과형 표시패널 또는 투과형 표시패널로 구현될 수 있다. 투과형 표시패널은 화면 상에 영상이 표시되고 배경의 실물이 보이는 투명 표시장치에 적용될 수 있다. 표시패널(100)은 플렉시블 표시패널로 제작될 수 있다.

픽셀들(101) 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들 각각은 픽셀 회로를 포함할 수 있다. 이하에서 픽셀은 서브 픽셀과 같은 의미로 해석될 수 있다. 픽셀 회로 각각은 데이터 라인과 게이트 라인들 그리고 전원 라인들에 연결된다.

픽셀 회로는 발광 소자(EL)와, 발광 소자(EL)를 구동하기 위한 구동 소자, 그리고 하나 이상의 스위치 소자를 포함한다. 스위치 소자들은 게이트 펄스의 게이트 온 전압에 따라 온/오프되어 픽셀 회로의 주요 노드들을 연결하거나 차단한다. 스위치 소자들은 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 Oxide TFT의 경우에, 게이트 온 전압은 게이트 구동부(120)로부터 출력되는 게이트 펄스[Gout(N)]의 하이 전압이고, 게이트 오프 전압은 게이트 펄스[Gout(N)]의 로우 전압일 수 있다.

표시패널의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자의 전기특성에서 차이가 있을 수 있고 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 픽셀 회로에 내부 보상 회로가 내장되거나 회로가 연결될 수 있다. 내부 보상 회로는 픽셀 회로에 내장되어 구동 소자의 문턱 전압 변화량을 센싱하여 그 문턱 전압 변화량 만큼 구동 소자의 게이트-소스간 전압을 보상할 수 있다. 외부 보상 회로는 픽셀 회로에 연결된 외부 보상 회로를 이용하여 구동 소자의 전기적 특성을 센싱한 결과를 바탕으로 보상값을 생성하여 그 구동 소자의 전기적 특정 변화를 보상할 수 있다. 서브 픽셀들 각각의 픽셀 회로는 내부 보상 회로를 포함하거나, 외부 보상 회로에 연결될 수 있다.

픽셀들은 리얼(real) 컬러 픽셀과, 펜타일(pentile) 픽셀로 배치될 수 있다. 펜타일 픽셀은 미리 설정된 픽셀 렌더링 알고리즘(pixel rendering algorithm)을 이용하여 컬러가 다른 두 개의 서브 픽셀들을 하나의 픽셀(101)로 구동하여 리얼 컬러 픽셀 보다 높은 해상도를 구현할 수 있다. 픽셀 렌더링 알고리즘은 픽셀들 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상할 수 있다.

전원부(140)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이와 표시패널 구동부의 구동에 필요한 직류(DC) 전압(또는 정전압)을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(140)는 도시하지 않은 호스트 시스템으로부터 인가되는 직류 입력 전압의 레벨을 조정하여 감마 기준 전압(VGMA), 게이트 전압(VGH1, VGH2, VGL1~VGL3), 픽셀 구동 전압(ELVDD), 저전위 픽셀 기준 전압(ELVSS) 등의 정전압을 발생할 수 있다. 감마 기준 전압(VGMA)은 데이터 구동부(110)에 공급된다. 게이트 전압(VGH1, VGH2, VGL1~VGL3)은 게이트 구동부(120)에 공급된다. 픽셀 구동 전압(ELVDD)과 저전위 픽셀 기준 전압(ELVSS)는 픽셀 회로를 구동하기 위한 정전압이다. 픽셀 구동 전압(ELVDD)과 저전위 픽셀 기준 전압(ELVSS)은 픽셀들(101)에 공통으로 연결된 전원 배선들을 통해 픽셀들(101)에 공급된다.

표시패널 구동부는 타이밍 콘트롤러(Timing controller)(130)의 제어 하에 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터를 기입한다.

표시패널 구동부는 데이터 구동부(110)와 게이트 구동부(120)를 포함한다. 표시패널 구동부는 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치된 디멀티플렉서 어레이(112)를 더 포함할 수 있다.

디멀티플렉서 어레이(112)는 복수의 디멀티플렉서(De-multiplexer, DEMUX)를 이용하여 데이터 구동부(110)의 채널들을 출력된 데이터 전압을 데이터 라인들(102)에 순차적으로 공급한다. 디멀티플렉서는 표시패널(100) 상에 배치된 다수의 스위치 소자들을 포함할 수 있다. 디멀티플렉서가 데이터 구동부(110)의 출력 단자들과 데이터 라인들(102) 사이에 배치되면, 데이터 구동부(110)의 채널 개수가 감소될 수 있다. 디멀티플렉서 어레이(112)는 생략될 수 있다.

표시패널 구동부는 터치 센서들을 구동하기 위한 터치 센서 구동부를 더 포함할 수 있다. 터치 센서 구동부는 도 6에서 생략되어 있다. 데이터 구동부(110)와 터치 센서 구동부는 하나의 드라이브 IC(Integrated Circuit)에 집적될 수 있다. 모바일 기기나 웨어러블 기기에서 타이밍 콘트롤러(130), 전원부(140), 데이터 구동부(110) 등은 하나의 드라이브 IC에 집적될 수 있다.

표시패널 구동부는 타이밍 콘트롤러(130)의 제어 하에 저속 구동 모드(Low speed driving mode)로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 프레임 개수만큼 변화가 없을 때 표시장치의 소비 전력을 줄이기 위하여 설정될 수 있다. 저속 구동 모드는 정지 영상이 일정 시간 이상 입력될 때 픽셀들의 리프레쉬 레이트(Refresh rate)를 낮춤으로써 표시패널 구동부와 표시패널(100)의 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나, 사용자 명령 또는 입력 영상이 소정 시간 이상 표시패널 구동 회로에 입력되지 않을 때 표시패널 구동 회로는 저속 구동 모드로 동작할 수 있다.

데이터 구동부(110)는 타이밍 콘트롤러(130)로부터 디지털 신호로 수신되는 입력 영상의 픽셀 데이터를 입력 받아 데이터 전압을 출력한다. 데이터 구동부(110)는 DAC(Digital to Analog Converter)를 이용하여 매 프레임 기간마다 입력 영상의 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다. 감마 기준 전압(VGMA)은 분압회로를 통해 계조별 감마 보상 전압으로 분압된다. 계조별 감마 보상 전압은 데이터 구동부(110)의 DAC에 제공된다. 데이터 전압(Vdata)은 데이터 구동부(110)의 채널들 각각에서 출력 버퍼를 통해 출력된다.

게이트 구동부(120)는 픽셀 어레이의 TFT 어레이 및 배선들과 함께 표시패널(100) 상의 회로층(152)에 형성되는 하나 이상의 시프트 레지스터를 포함할 수 있다. 게이트 구동부(120)는 표시패널(100)의 비표시 영역인 베젤 영역(Bezel, BZ) 상에 배치되거나 입력 영상이 재현되는 픽셀 어레이 내에 분산 배치될 수 있다.

게이트 구동부(120)는 도 14에 도시된 바와 같이 표시패널(100)의 일측 베젤 영역(BZ)에 배치되어 게이트 라인들(103)에 싱글 피딩(Single feeding) 방식으로 게이트 펄스[Gout(N)]를 공급할 수 있다. 또한, 게이트 구동부(120)는 화면의 픽셀 어레이를 사이에 두고 표시패널(100)의 양측 베젤 영역(BZ)에 배치되어 게이트 라인들(103)에 더블 피딩(Double feeding) 방식으로 게이트 펄스[Gout(N)]를 공급할 수 있다.

게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 펄스[Gout(N)]를 게이트 라인들(103)로 순차적으로 출력한다. 게이트 구동부(120)는 전술한 시프트 레지스터(Shift register)를 이용하여 게이트 펄스[Gout(N)]를 시프트시킴으로써 그 게이트 펄스[Gout(N)]를 게이트 라인들(103)에 순차적으로 공급할 수 있다. 시프트 레지스터의 신호 전달부 회로는 전술한 실시예의 회로로 구현될 수 있다.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭(CLK) 및 데이터 인에이블신호(DE) 등을 포함할 수 있다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 데이터 인에이블신호(DE)는 1 수평 기간(1H)의 주기를 갖는다.

호스트 시스템은 TV(Television) 시스템, 태블릿 컴퓨터, 노트북 컴퓨터, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기, 웨어러블 기기, 차량 시스템 중 어느 하나일 수 있다. 호스트 시스템은 비디오 소스로부터의 영상 신호를 표시패널(100)의 해상도에 맞게 스케일링하여 타이밍 신호와 함께 타이밍 콘트롤러(130)에 전송할 수 있다.

타이밍 콘트롤러(130)는 노말 구동 모드(Normal driving mode)에서 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 자연수) Hz의 프레임 주파수로 표시패널 구동부의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.

타이밍 콘트롤러(130)는 저속 구동 모드에서 노말 구동 모드에 비하여 픽셀 데이터가 픽셀들에 기입되는 프레임 레이트를 주파수를 낮춘다. 예를 들어, 노말 구동 모드에서 픽셀 데이터가 픽셀들에 기입되는 데이터 리프레쉬 프레임 주파수는 60Hz 이상의 주파수 예를 들어, 60Hz, 120Hz, 144Hz 중 어느 하나의 리프레쉬 레이트로 발생할 수 있으며, 저속 구동 모드의 데이터 리프레쉬 프레임(DRF)은 저속 구동 모드의 그 것 보다 낮은 주파수의 리프레쉬 레이트로 발생 수 있다. 타이밍 콘트롤러(130)는 저속 구동 모드에서 픽셀들의 리프레쉬 레이트를 낮추기 위하여 프레임 주파수를 1Hz ~ 30Hz 사이의 주파수로 낮추어 표시패널 구동부의 구동 주파수를 낮출 수 있다.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호, 디멀티플렉서 어레이(112)의 동작 타이밍을 제어하기 위한 제어 신호, 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(130)는 표시패널 구동부의 동작 타이밍을 제어하여 데이터 구동부(110), 디멀티플렉서 어레이(112), 터치 센서 구동부, 및 게이트 구동부(120)를 동기시킨다.

타이밍 콘트롤러(130)로부터 발생된 게이트 타이밍 제어신호는 도시하지 않은 레벨 시프터(Level shifter)를 통해 게이트 구동부(120)의 시프트 레지스터에 입력될 수 있다. 레벨 시프터는 게이트 타이밍 제어 신호를 입력 받아 스타트 펄스와 시프트 클럭을 발생하여 게이트 구동부(120)의 시프트 레지스터들에 제공할 수 있다.

이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

10: 제1 제어부 20: 제2 제어부
30: 제1 출력 버퍼 40: 제2 출력 버퍼
100: 표시패널 110: 데이터 구동부
120: 게이트 구동부 130: 타이밍 콘트롤러
140: 전원부 ST(N-1)~ST(N+2): 신호 전달부
Gout(N-1)~Gout(N+2): 게이트 펄스 Cout(N-1)~Cout(N+2): 캐리 펄스
VST: 스타트 펄스 CLK1~CLK4: 시프트 클럭
CLK1_CAR, CLK2_CAR: 충방전 클럭 CLK1_BB, CLK2_BB: 백 바이어스 클럭
VGH1, VGH2: 고전위 구동 전압 VGL1, VGL2, VGL3: 저전위 기준 전압
Q: 제1 제어 노드 QB: 제2 제어 노드
T1~T10: 트랜지스터 C1~C3: 커패시터

Claims (18)

1. 스타트 펄스, 시프트 클럭, 충방전 클럭, 및 백 바이어스 클럭, 고전위 구동 전압, 및 저전위 기준 전압을 입력 받고 케스케이드 구조로 연결된 신호 전달부들을 포함하고,
   제N(N은 양의 정수) 신호 전달부는,
   제1 제어 노드;
   제2 제어 노드;
   상기 백 바이어스 클럭이 입력되는 적어도 하나의 트랜지스터를 이용하여 상기 제1 제어 노드의 충방전을 제어하는 제1 제어부;
   상기 제2 제어 노드의 충방전을 제어하는 제2 제어부;
   상기 제1 및 제2 제어 노드들의 전압에 응답하여 캐리 펄스를 출력하는 제1 출력 버퍼; 및
   상기 게이트 펄스를 출력하는 제2 출력 버퍼를 포함하는 게이트 구동 회로.
2. 제 1 항에 있어서,
   상기 충방전 클럭은,
   제1-1 CLK 노드에 입력되는 제1 충방전 클럭; 및
   상기 제1 충방전 클럭의 역위상으로 발생되어 제2-1 CLK 노드에 입력되는 제2 충방전 클럭을 포함하고,
   상기 백 바이어스 클럭은,
   제1-2 CLK 노드에 입력되는 제1 백 바이어스 클럭; 및
   상기 제1 백 바이어스 클럭의 역위상으로 발생되어 제2-2 CLK 노드에 입력되는 제2 백 바이어스 클럭을 포함하고,
   상기 시프트 클럭은 제3 CLK 노드에 입력되고,
   상기 제1 충방전 클럭과 상기 제1 백 바이어스 클럭은 동위상 클럭이며,
   상기 제2 충방전 클럭과 상기 제2 백 바이어스 클럭은 동위상 클럭인 게이트 구동 회로.
3. 제 2 항에 있어서,
   상기 제1 및 제2 충방전 클럭의 하이 전압은 상기 제1 및 제2 백 바이어스 클럭의 하이 전압 보다 높은 전압이고,
   상기 제1 및 제2 충방전 클럭의 로우 전압은 상기 제1 및 제2 백 바이어스 클럭의 로우 전압 보다 높은 전압이고,
   상기 제1 및 제2 충방전 클럭의 하이 전압은 상기 시프트 클럭의 하이 전압 이상의 전압이고,
   상기 제1 및 제2 충방전 클럭의 로우 전압은 상기 시프트 클럭의 로우 전압 보다 낮은 전압인 게이트 구동 회로.
4. 제 3 항에 있어서,
   상기 시프트 클럭의 로우 전압은 제1 저전위 기준 전압이고, 상기 시프트 클럭의 하이 전압은 제2 고전위 구동 전압이고,
   상기 제1 및 제2 충방전 클럭의 로우 전압은 상기 제1 저전위 기준 전압 보다 낮은 제2 저전위 기준 전압이고, 상기 제1 및 제2 충방전 클럭의 하이 전압은 상기 제2 고전위 구동 전압이고,
   상기 제1 및 제2 백 바이어스 클럭의 로우 전압은 상기 제2 저전위 기준 전압 보다 낮은 제3 저전위 기준 전압이고, 상기 제1 및 제2 백 바이어스 클럭의 하이 전압이 상기 제2 고전위 구동 전압보다 낮은 제1 고전위 구동 전압인 게이트 구동 회로.
5. 제 2 항에 있어서,
   상기 제1 제어부는, 적어도 제1 내지 제3 트랜지스터들을 포함하고,
   상기 제1 트랜지스터는 상기 제2-1 CLK 노드에 연결된 제1 게이트 전극, 상기 제2-2 CLK 노드에 연결된 제2 게이트 전극, 상기 스타트 펄스 또는 이전 신호 전달부로부터의 제N-1 캐리 펄스가 입력되는 VST 노드에 연결된 제1 전극, 및 상기 제1 제어 노드에 연결된 제2 전극을 포함하고,
   상기 제2 트랜지스터는 상기 제1-1 CLK 노드에 연결된 제1 게이트 전극, 상기 제1-2 CLK 노드에 연결된 제2 게이트 전극, 상기 제1 제어 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하고,
   상기 제3 트랜지스터는 상기 제2 제어 노드에 연결된 제1 게이트 전극, 제3 저전위 기준 전압이 인가되는 제3 VSS 노드에 연결된 제2 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 제2 저전위 기준 전압이 인가되는 제2 VSS 노드에 연결된 제2 전극을 포함하고,
   상기 제3 저전위 기준 전압이 상기 제2 저전위 기준 전압 보다 낮은 게이트 구동 회로.
6. 제 5 항에 있어서,
   상기 제2 제어부는,
   상기 제2 백 바이어스 클럭이 입력되는 적어도 제4 및 제5 트랜지스터들을 포함하는 게이트 구동 회로.
7. 제 6 항에 있어서,
   상기 제4 트랜지스터는 상기 제2-1 CLK 노드에 연결된 제1 게이트 전극, 상기 제2-2 CLK 노드에 연결된 제2 게이트 전극, 상기 고전위 구동 전압이 인가되는 VDD 노드에 연결된 제1 전극, 및 상기 제2 제어 노드에 연결된 제2 전극을 포함하고,
   상기 제5 트랜지스터가 상기 제1 제어 노드에 연결된 제1 게이트 전극, 상기 제2-2 CLK 노드에 연결된 제2 게이트 전극, 상기 제2-1 CLK 노드에 연결된 제1 전극, 및 상기 제2 제어 노드에 연결된 제2 전극을 포함한 게이트 구동 회로.
8. 제 7 항에 있어서,
   상기 제1 출력 버퍼는,
   적어도 제6 내지 제8 트랜지스터들과, 제2 및 제3 커패시터들을 포함하고,
   상기 제6 트랜지스터는 상기 제1 제어 노드에 연결된 제1 게이트 전극, 제4 노드에 연결된 제2 게이트 전극, 상기 제1-1 CLK 노드에 연결된 제1 전극, 및 상기 캐리 펄스가 출력되는 제1 출력 노드에 연결된 제2 전극을 포함하고,
   상기 제2 커패시터는 상기 제4 노드와 상기 제1 출력 노드 사이에 연결되고,
   상기 제7 트랜지스터는 상기 제2 제어 노드에 연결된 제1 게이트 전극, 상기 제3 VSS 노드에 연결된 제2 게이트 전극, 상기 제1 출력 노드에 연결된 제1 전극, 및 상기 제2 VSS 노드에 연결된 제2 전극을 포함하고,
   상기 제3 커패시터는 상기 제2 제어 노드와 상기 제2 VSS 노드 사이에 연결되고,
   상기 제8 트랜지스터가 상기 제2-2 CLK 노드에 연결된 게이트 전극, 제3 VSS 노드에 연결된 제1 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함하는 게이트 구동 회로.
9. 제 8 항에 있어서,
   상기 제2 출력 버퍼는 적어도 제9 및 제10 트랜지스터들과 제1 커패시터를 포함하고,
   상기 제9 트랜지스터는 상기 제1 제어 노드에 연결된 게이트 전극, 상기 제3 CLK 노드에 연결된 제1 전극, 및 상기 게이트 펄스가 출력되는 제2 출력 노드에 연결된 제2 전극을 포함하고,
   상기 제1 커패시터는 상기 제1 제어 노드와 상기 제2 출력 노드 사이에 연결되고,
   상기 제10 트랜지스터는 상기 제2 제어 노드에 게이트 전극, 상기 제2 출력 노드에 연결된 제1 전극, 및 제1 저전위 기준 전압이 인가되는 제1 VSS 노드에 연결된 제2 전극을 포함하고,
   상기 제1 저전위 기준 전압이 상기 제2 저전위 기준 전압 보다 높은 게이트 구동 회로.
10. 스타트 펄스, 시프트 클럭, 충방전 클럭, 및 백 바이어스 클럭, 고전위 구동 전압, 및 저전위 기준 전압을 입력 받고 케스케이드 구조로 연결된 신호 전달부들을 포함하고,
    제N(N은 양의 정수) 신호 전달부는,
    제1 제어 노드;
    제2 제어 노드;
    상기 백 바이어스 클럭이 입력되는 적어도 하나의 4 단자 트랜지스터를 이용하여 상기 제1 제어 노드의 충방전을 제어하는 제1 제어부;
    상기 백 바이어스 클럭이 입력되는 적어도 하나의 4 단자 트랜지스터를 이용하여 상기 제2 제어 노드의 충방전을 제어하는 제2 제어부;
    상기 제1 및 제2 제어 노드들의 전압에 응답하여 캐리 펄스를 출력하는 제1 출력 버퍼; 및
    상기 게이트 펄스를 출력하는 제2 출력 버퍼를 포함하는 게이트 구동 회로.
11. 제 10 항에 있어서,
    상기 제1 출력 버퍼는,
    정전압이 인가되는 제2 게이트 전극을 포함한 적어도 하나의 4 단자 트랜지스터를 포함하는 게이트 구동 회로.
12. 데이터 전압이 인가되는 복수의 데이터 라인들, 게이트 펄스가 인가되는 복수의 게이트 라인들, 복수의 클럭 배선들, 복수의 전원 배선들, 복수의 픽셀들, 및 상기 게이트 펄스를 발생하는 게이트 구동부를 포함한 표시패널;
    상기 게이트 구동 회로는,
    스타트 펄스, 시프트 클럭, 충방전 클럭, 및 백 바이어스 클럭, 고전위 구동 전압, 및 저전위 기준 전압을 입력 받고 케스케이드 구조로 연결된 신호 전달부들을 포함하고,
    제N(N은 양의 정수) 신호 전달부는,
    제1 제어 노드;
    제2 제어 노드;
    상기 백 바이어스 클럭이 입력되는 적어도 하나의 트랜지스터를 이용하여 상기 제1 제어 노드의 충방전을 제어하는 제1 제어부;
    상기 제2 제어 노드의 충방전을 제어하는 제2 제어부;
    상기 제1 및 제2 제어 노드들의 전압에 응답하여 캐리 펄스를 출력하는 제1 출력 버퍼; 및
    상기 게이트 펄스를 출력하는 제2 출력 버퍼를 포함하는 표시장치.
13. 제 12 항에 있어서,
    상기 충방전 클럭은,
    제1-1 CLK 노드에 입력되는 제1 충방전 클럭; 및
    상기 제1 충방전 클럭의 역위상으로 발생되어 제2-1 CLK 노드에 입력되는 제2 충방전 클럭을 포함하고,
    상기 백 바이어스 클럭은,
    제1-2 CLK 노드에 입력되는 제1 백 바이어스 클럭; 및
    상기 제1 백 바이어스 클럭의 역위상으로 발생되어 제2-2 CLK 노드에 입력되는 제2 백 바이어스 클럭을 포함하고,
    상기 시프트 클럭은 제3 CLK 노드에 입력되고,
    상기 제1 충방전 클럭과 상기 제1 백 바이어스 클럭은 동위상 클럭이며,
    상기 제2 충방전 클럭과 상기 제2 백 바이어스 클럭은 동위상 클럭인 표시장치.
14. 제 13 항에 있어서,
    상기 제1 및 제2 충방전 클럭의 하이 전압은 상기 제1 및 제2 백 바이어스 클럭의 하이 전압 보다 높은 전압이고,
    상기 제1 및 제2 충방전 클럭의 로우 전압은 상기 제1 및 제2 백 바이어스 클럭의 로우 전압 보다 높은 전압이고,
    상기 제1 및 제2 충방전 클럭의 하이 전압은 상기 시프트 클럭의 하이 전압 이상의 전압이고,
    상기 제1 및 제2 충방전 클럭의 로우 전압은 상기 시프트 클럭의 로우 전압 보다 낮은 전압인 표시장치.
15. 제 13 항에 있어서,
    상기 시프트 클럭의 로우 전압은 제1 저전위 기준 전압이고, 상기 시프트 클럭의 하이 전압은 제2 고전위 구동 전압이고,
    상기 제1 및 제2 충방전 클럭의 로우 전압은 상기 제1 저전위 기준 전압 보다 낮은 제2 저전위 기준 전압이고, 상기 제1 및 제2 충방전 클럭의 하이 전압은 상기 제2 고전위 구동 전압이고,
    상기 제1 및 제2 백 바이어스 클럭의 로우 전압은 상기 제2 저전위 기준 전압 보다 낮은 제3 저전위 기준 전압이고, 상기 제1 및 제2 백 바이어스 클럭의 하이 전압이 상기 제2 고전위 구동 전압보다 낮은 제1 고전위 구동 전압인 표시장치.
16. 제 12 항에 있어서,
    상기 제2 제어부는,
    상기 백 바이어스 클럭이 입력되는 적어도 하나의 4 단자 트랜지스터를 포함하는 표시장치.
17. 제 16 항에 있어서,
    상기 제1 출력 버퍼는,
    정전압이 인가되는 제2 게이트 전극을 포함한 적어도 하나의 4 단자 트랜지스터를 포함하는 표시장치.
18. 제 12 항에 있어서,
    상기 표시패널의 회로층은,
    상기 게이트 구동부를 포함하고,
    상기 표시패널의 회로층에 배치된 모든 트랜지스터들은 n 채널 Oxide TFT(Thin Film Transistor)인 표시장치.

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