KR20230102125A

KR20230102125A - 표시장치와 그 구동 방법

Info

Publication number: KR20230102125A
Application number: KR1020210192010A
Authority: KR
Inventors: 진승태; 박대호
Original assignee: 엘지디스플레이 주식회사
Priority date: 2021-12-30
Filing date: 2021-12-30
Publication date: 2023-07-07

Abstract

표시장치와 그 구동 방법이 개시된다. 이 표시장치는 데이터 전압이 인가되는 복수의 데이터 라인들, 게이트 펄스가 인가되는 복수의 게이트 라인들, 복수의 픽셀 라인들, 및 상기 게이트 펄스를 발생하는 게이트 구동부를 포함한 표시패널; 및 상기 데이터 전압을 발생하는 데이터 구동부를 포함한다. 상기 픽셀 라인들 중에서 데이터 전압의 트랜지션 폭이 다른 픽셀 라인들 보다 큰 픽셀 라인의 스캔 타이밍에서 스캔 홀드 구간이 설정된다. 상기 스캔 홀드 구간 동안, 상기 데이터 전압의 트랜지션 폭이 큰 픽셀 라인의 픽셀들에 연결된 게이트 라인의 전압이 게이트 오프 전압으로 고정되고, 상기 데이터 라인들에 상기 데이터 전압이 공급된다. 상기 스캔 홀드 구간 후에 상기 게이트 펄스가 순차적으로 발생하여 상기 트랜지션 폭이 큰 픽셀 라인부터 스캐닝이 재개된다.

Description

표시장치와 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}

본 발명은 표시장치와 그 구동 방법에 관한 것이다.

전계 발광 표시장치(Electroluminescence Display)는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 나뉘어질 수 있다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 OLED(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.

유기 발광 표시장치의 픽셀들은 데이터 전압이 인가되는 데이터 라인, 게이트 펄스가 인가되는 게이트 라인, 그리고 픽셀 구동 전압이 인가되는 전원 라인에 연결될 수 있다. 입력 영상의 픽셀 데이터에 따라 데이터 전압이 변경된다. 픽셀 데이터의 계조값이 변할 때 데이터 전압이 변한다. 전원 라인들과 데이터 라인들은 표시패널의 기생 용량을 통해 커플링(Coupling)되어 있다. 데이터 라인에 인가되는 데이터 전압이 변할 때 기생 용량을 통한 커플링으로 인하여 데이터 전압의 변화가 없어야 하는 데이터 라인의 전압이 변하여 픽셀들의 휘도가 변할 수 있다. 데이터 라인에 인가되는 데이터 전압이 변할 때 기생 용량을 통한 커플링으로 인하여 전원 라인의 전압이 변하여 픽셀들의 휘도가 변할 수 있다. 이는 화면에서 픽셀 데이터의 트랜지션(Transition)이 없는 영역에서 휘선 또는 암선 형태로 보이는 크로스토크(crosstalk) 불량을 초래할 수 있다.

본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.

본 발명은 픽셀 데이터의 트랜지션 발생시 크로스토크를 방지할 수 있는 표시장치와 그 구동 방법을 제공한다.

본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 실시예에 따른 표시장치는 데이터 전압이 인가되는 복수의 데이터 라인들, 게이트 펄스가 인가되는 복수의 게이트 라인들, 복수의 픽셀 라인들, 및 상기 게이트 펄스를 발생하는 게이트 구동부를 포함한 표시패널; 및 상기 데이터 전압을 발생하는 데이터 구동부를 포함한다. 상기 픽셀 라인들 중에서 데이터 전압의 트랜지션 폭이 다른 픽셀 라인들 보다 큰 픽셀 라인의 스캔 타이밍에서 스캔 홀드 구간이 설정된다. 상기 스캔 홀드 구간 동안, 상기 데이터 전압의 트랜지션 폭이 큰 픽셀 라인의 픽셀들에 연결된 게이트 라인의 전압이 게이트 오프 전압으로 고정되고, 상기 데이터 라인들에 상기 데이터 전압이 공급된다. 상기 스캔 홀드 구간 후에 상기 게이트 펄스가 순차적으로 발생하여 상기 트랜지션 폭이 큰 픽셀 라인부터 스캐닝이 재개된다.

본 발명의 다른 실시예에 따른 표시장치는 데이터 전압이 인가되는 복수의 데이터 라인들, 게이트 펄스가 인가되는 복수의 게이트 라인들, 복수의 픽셀 라인들, 및 상기 게이트 펄스를 발생하는 게이트 구동부(120)를 포함한 표시패널; 상기 데이터 전압을 발생하는 데이터 구동부; 및 입력 영상의 픽셀 데이터의 트랜지션 폭을 바탕으로 상기 픽셀 라인들 중에서 크로스토크 예측 라인을 선정하고, 상기 데이터 구동부에 상기 픽셀 데이터를 전송하고 상기 데이터 구동부와 상기 게이트 구동부를 제어하는 타이밍 콘트롤러를 포함한다.

상기 게이트 라인들에 상기 게이트 펄스가 인가되어 상기 픽셀 라인들이 순차적으로 스캐닝된다. 상기 크로스토크 예측 라인에서, 상기 크로스토크 예측 라인의 픽셀들에 연결된 게이트 라인의 전압이 게이트 오프 전압으로 고정되고, 상기 데이터 라인들에 상기 데이터 전압이 공급된 후에 상기 게이트 펄스가 순차적으로 발생하여 상기 크로스토크 예측 라인부터 스캐닝이 재개된다.

본 발명의 일 실시예에 따른 표시장치의 구동 방법은 입력 영상의 픽셀 데이터를 수신하는 단계; 상기 픽셀 데이터의 트랜지션 폭을 바탕으로 표시패널의 픽셀 라인들 중에서 크로스토크 예측 라인을 선정하는 단계; 상기 게이트 라인들에 상기 게이트 펄스를 인가하여 상기 픽셀 라인들을 순차적으로 스캐닝하는 단계; 및 상기 크로스토크 예측 라인에서, 상기 크로스토크 예측 라인의 픽셀들에 연결된 게이트 라인의 전압이 게이트 오프 전압으로 고정되고, 상기 데이터 라인들에 상기 데이터 전압이 공급된 후에 상기 게이트 펄스가 순차적으로 발생하여 상기 크로스토크 예측 라인부터 스캐닝이 재개되는 단계를 포함한다.

본 발명의 표시장치에서 입력 영상의 픽셀 데이터 트랜지션 분석 결과를 바탕으로 화면 상에서 크로스토크가 발생 가능한 크로스토크 예측 라인을 선정하고, 그 크로스토크 예측 라인의 스캔 타이밍에 스캔 진행을 멈추고 데이터 라인들의 트랜지션을 먼저 진행한 후에 크로스토크 예측 라인부터 스캐닝을 재개(restart)한다. 그 결과, 본 발명의 표시장치는 픽셀 데이터의 트랜지션 발생시 휘선 또는 암선과 형태로 시인되는 크로스토크를 방지할 수 있으므로 화질을 개선할 수 있다.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시에에 따른 표시장치를 보여 주는 블록도이다.
도 2는 도 1에 도시된 표시패널의 단면 구조를 보여 주는 단면도이다.
도 3은 모바일 기기의 표시장치 구성을 개략적으로 보여 주는 도면이다.
도 4는 1 프레임 기간의 액티브 기간과 버티컬 블랭크 기간을 상세히 보여 주는 도면이다.
도 5는 본 발명에 적용 가능한 픽셀 회로의 일 예를 보여 주는 회로도이다.
도 6은 도 5에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 7은 본 발명의 일 실시예에 따른 표시장치의 구동 방법의 제어 수순을 보여 주는 흐름도이다.
도 8은 도 7에 도시된 데이터 트랜지션 판정 방법을 상세히 보여 주는 흐름도이다.
도 9a 내지 도 9f는 크로스토크 예측 라인이 선정되는 데이터 패턴의 일 예 를 보여 주는 도면들이다.
도 10은 게이트 구동부의 시프트 레지스터를 개략적으로 보여 주는 도면이다.
도 11은 도 10에 도시된 제N 신호 전달부의 일 예를 보여 주는 회로도이다.
도 12는 제N 신호 전달부의 입출력 신호를 보여 주는 파형도이다.
도 13은 크로스토크 예측 라인의 스캔 홀드를 보여 주는 파형도이다.
도 14는 크로스토크 예측 라인의 스캔 타이밍에 더미 스캔 펄스가 발생되는 예를 보여 주는 파형도이다.
도 15는 데이터 라인들과 전원 라인들 사이에 연결된 기생 용량을 보여 주는 회로도이다.
도 16은 본 발명의 제1 실시예에 따른 스캔 홀드 제어 회로를 보여 주는 회로도이다.
도 17은 도 16에 도시된 스위치 소자들을 제어하기 위한 스위치 제어 신호를 보여 주는 파형도이다.
도 18은 본 발명의 제2 실시예에 따른 스캔 홀드 제어 회로를 보여 주는 회로도이다.
도 19는 크로스토크 예측 라인의 스캔 홀드 구간 동안 도 18에 도시된 지연부의 입출력 신호를 보여 주는 파형도이다.
도 20은 도 18에 도시된 지연부를 상세히 보여 주는 도면이다.
도 21은 시프트 클럭의 변조 방법으로 스캔 홀드 구간이 설정되는 일 예를 보여 주는 파형도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 명세서 상에서 언급된 “구비한다”, “포함한다”, “갖는다”, “이루어진다” 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

픽셀들 각각은 컬러 구현을 위하여 컬러가 서로 다른 복수의 서브 픽셀들로 나뉘어지고, 서브 픽셀들 각각은 스위치 소자 또는 구동 소자로 이용되는 트랜지스터를 포함한다. 이러한 트랜지스터는 TFT(Thin Film Transistor)로 구현될 수 있다.

표시장치의 구동 회로는 입력 영상의 픽셀 데이터를 픽셀들에 기입한다. 평판 표시장치의 구동 회로는 데이터 신호를 데이터 라인들에 공급하는 데이터 구동 회로와, 게이트 신호를 게이트 라인들에 공급하는 게이트 구동 회로 등을 포함한다.

본 발명의 표시장치에서 픽셀 회로와 게이트 구동 회로는 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터는 MOSFET(Metal-Oxide-Semiconductor FET) 구조의 TFT로 구현될 수 있으며, 산화물 반도체를 포함한 Oxide TFT 또는 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT일 수 있다.

트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.

게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)할 수 있다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압이고, 게이트 오프 전압은 게이트 하이 전압일 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 표시장치는 유기발광 표시장치를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다. 또한, 이하의 실시예와 청구범위에서 구성 요소나 신호의 명칭으로 발명이 제한되지 않는다.

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100), 표시패널(100)의 픽셀들에 픽셀 데이터를 기입(write)하기 위한 표시패널 구동부, 및 픽셀들과 표시패널 구동부의 구동에 필요한 전원을 발생하는 전원부(140)를 포함한다.

표시패널(100)은 X축 방향의 길이, Y축 방향의 폭 및 Z축 방향의 두께를 가지는 장방형 구조의 패널일 수 있다. 표시패널(100)은 화면 상에서 입력 영상을 표시하는 픽셀 어레이를 포함한다. 픽셀 어레이는 복수의 데이터 라인들(102), 데이터 라인들(102)과 교차되는 복수의 게이트 라인들(103), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 표시패널(100)은 픽셀들에 공통으로 연결된 전원 라인들을 더 포함할 수 있다. 전원 라인들은 픽셀들(101)의 구동에 필요한 정전압을 픽셀들(101)에 공급한다. 예를 들어, 표시패널(100)에는 픽셀 구동 전압(ELVDD)이 인가되는 VDD 라인, 저전위 전원 전압(ELVSS)이 인가되는 VSS 라인을 포함할 수 있다. 또한, 전원 라인들은 초기화 전압(Vinit)이 인가되는 INIT 라인 등을 더 포함할 수 있다.

표시패널(100)의 단면 구조는 도 2에 도시된 바와 같이 기판(10) 상에 적층된 회로층(12), 발광 소자층(14), 및 봉지층(encapsulation layer)(16)을 포함할 수 있다.

회로층(12)은 데이터 라인, 게이트 라인, 전원 라인 등의 배선들에 연결된 픽셀 회로를 포함한 TFT 어레이, 디멀티플렉서 어레이(112), 게이트 구동부(120) 등을 포함할 수 있다. 회로층(12)의 배선과 회로 소자들은 복수의 절연층들과, 절연층을 사이에 두고 분리된 둘 이상의 금속층, 그리고 반도체 물질을 포함한 액티브층을 포함할 수 있다.

발광 소자층(14)은 픽셀 회로에 의해 구동되는 발광 소자(EL)를 포함할 수 있다. 발광 소자(EL)는 적색(Red, R) 발광 소자, 녹색(Green, G) 발광 소자, 및 청색(Blue, B) 발광 소자를 포함할 수 있다. 다른 실시예에서, 발광 소자층(14)은 백색 발광 소자와 컬러 필터를 포함할 수 있다. 발광 소자층(14)의 발광 소자들(EL)은 유기막 및 보호막을 포함한 보호층에 의해 덮여질 수 있다.

발광 소자(EL)는 애노드 전극, 캐소드 전극, 및 그 전극들 사이에 연결된 유기 화합물층을 포함한 OLED로 구현될 수 있다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. 애노드 전극과 캐소드 전극에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자가 형성된다. 이 때, 발광층(EML)으로부터 가시광이 방출될 수 있다.

봉지층(16)은 회로층(12)과 발광 소자층(14)을 밀봉하도록 발광 소자층(14)을 덮는다. 봉지층(16)은 유기막과 무기막이 교대로 적층된 멀티 절연막 구조일 수도 있다. 무기막은 수분이나 산소의 침투를 차단한다. 유기막은 무기막의 표면을 평탄화한다. 유기막과 무기막이 여러 층들로 적층되면, 단일 층에 비해 수분이나 산소의 이동 경로가 길어져 발광 소자층(14)에 영향을 주는 수분과 산소의 침투가 효과적으로 차단될 수 있다.

봉지층(16) 상에 도면에서 생략된 터치 센서층이 형성되고 그 위에 편광판이나 컬러필터층이 배치될 수 있다. 터치 센서층은 터치 입력 전후에 용량(capacitance)의 변화를 바탕으로 터치 입력을 센싱하는 정전 용량 방식의 터치 센서들을 포함할 수 있다. 터치 센서층은 터치 센서들의 용량을 형성하는 금속 배선 패턴들과 절연막들을 포함할 수 있다. 절연막들은 금속 배선 패턴들에서 교차되는 부분을 절연하고 터치 센서층의 표면을 평탄화할 수 있다. 편광판은 터치 센서층과 회로층의 금속에 의해 반사된 외부 광의 편광을 변환하여 시인성과 명암비를 향상시킬 수 있다. 편광판은 선편광판과 위상지연필름이 접합된 편광판 또는 원편광판으로 구현될 수 있다. 편광판 상에 커버 글래스가 접착될 수 있다. 컬러 필터층은 적색, 녹색, 및 청색 컬러 필터를 포함할 수 있다. 컬러 필터층은 블랙 매트릭스 패턴을 더 포함할 수 있다. 컬러 필터층은 회로층(120)과 터치 센서층으로부터 반사된 빛의 파장 일부를 흡수하여 편광판의 역할을 대신하고 픽셀 어레이에서 재현되는 영상의 색순도를 높일 수 있다.

픽셀 어레이는 복수의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 라인들(L1~Ln) 각각은 표시패널(100)의 픽셀 어레이에서 라인 방향(X축 방향)을 따라 배치된 1 라인의 픽셀들을 포함한다. 1 픽셀 라인에 배치된 픽셀들은 게이트 라인들(103)을 공유한다. 데이터 라인 방향을 따라 컬럼 방향(Y)으로 배치된 서브 픽셀들은 동일한 데이터 라인(102)을 공유한다. 1 수평 기간은 1 프레임 기간을 픽셀 라인들(L1~Ln)의 총 개수로 나눈 시간이다.

표시패널(100)은 비투과형 표시패널 또는 투과형 표시패널로 구현될 수 있다. 투과형 표시패널은 화면 상에 영상이 표시되고 배경의 실물이 보이는 투명 표시장치에 적용될 수 있다. 표시패널(100)은 플렉시블 표시패널로 제작될 수 있다.

픽셀들(101) 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들 각각은 픽셀 회로를 포함한다. 이하에서 '픽셀'은 서브 픽셀과 같은 의미로 해석될 수 있다. 픽셀 회로 각각은 데이터 라인과 게이트 라인들 그리고 전원 라인들에 연결된다.

픽셀들은 리얼(real) 컬러 픽셀과, 펜타일(pentile) 픽셀로 배치될 수 있다. 펜타일 픽셀은 미리 설정된 픽셀 렌더링 알고리즘(pixel rendering algorithm)을 이용하여 컬러가 다른 두 개의 서브 픽셀들을 하나의 픽셀(101)로 구동하여 리얼 컬러 픽셀 보다 높은 해상도를 구현할 수 있다. 픽셀 렌더링 알고리즘은 픽셀들 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상할 수 있다.

전원부(140)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이와 표시패널 구동부의 구동에 필요한 직류(DC) 전압(또는 정전압)을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(140)는 도시하지 않은 호스트 시스템으로부터 인가되는 직류 입력 전압의 레벨을 조정하여 감마 기준 전압(VGMA), 게이트 오프 전압(VGH), 게이트 온 전압(VGL), 픽셀 구동 전압(ELVDD), 픽셀 기준 전압(ELVSS), 초기화 전압(Vinit) 등의 정전압을 발생할 수 있다. 감마 기준 전압(VGMA)은 데이터 구동부(110)에 공급된다. 게이트 온 전압VGL)과 게이트 오프 전압(VGH)은 게이트 구동부(120)에 공급된다. 픽셀 구동 전압(ELVDD), 픽셀 기준 전압(ELVSS) 및 초기화 전압(Vinit) 등의 정전압은 픽셀들(101)에 공통으로 연결된 전원 라인들을 통해 픽셀들(101)에 공급된다. 픽셀 회로에 인가되는 정전압들은 전압 레벨이 서로 다를 수 있다.

픽셀 라인들 중에서 데이터 전압의 트랜지션 폭이 다른 픽셀 라인들 보다 큰 픽셀 라인의 스캔 타이밍에서 스캔 홀드 구간이 설정될 수 있다. 데이터 전압의 트랜지션 폭이 큰 픽셀 라인은 휘선 또는 암선 형태로 시인되는 크로스토크가 발생되는 픽셀 라인일 수 있다. 스캔 홀드 구간 동안, 데이터 전압의 트랜지션 폭이 큰 픽셀 라인에 연결된 게이트 라인의 전압이 게이트 오프 전압으로 고정되고, 데이터 라인들에 상기 데이터 전압이 공급된다. 스캔 홀드 구간 후에 게이트 펄스가 순차적으로 발생하여 트랜지션 폭이 큰 픽셀 라인부터 스캐닝이 재개(Restart)된다.

표시패널 구동부는 타이밍 콘트롤러(Timing controller)(130)의 제어 하에 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터를 기입한다.

표시패널 구동부는 데이터 구동부(110)와 게이트 구동부(120)를 포함한다. 표시패널 구동부는 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치된 디멀티플렉서 어레이(112)를 더 포함할 수 있다.

디멀티플렉서 어레이(112)는 복수의 디멀티플렉서(De-multiplexer, DEMUX)를 이용하여 데이터 구동부(110)의 채널들을 출력된 데이터 전압을 데이터 라인들(102)에 순차적으로 공급한다. 디멀티플렉서는 표시패널(100) 상에 배치된 다수의 스위치 소자들을 포함할 수 있다. 디멀티플렉서가 데이터 구동부(110)의 채널들 각각의 출력 단자들과 데이터 라인들(102) 사이에 배치되면, 데이터 구동부(110)의 채널 개수가 감소될 수 있다. 디멀티플렉서 어레이(112)는 생략될 수 있다.

표시패널 구동부는 터치 센서들을 구동하기 위한 터치 센서 구동부를 더 포함할 수 있다. 터치 센서 구동부는 도 1에서 생략되어 있다. 데이터 구동부(110)와 터치 센서 구동부는 하나의 드라이브 IC(Integrated Circuit)에 집적될 수 있다. 모바일 기기나 웨어러블 기기에서 타이밍 콘트롤러(130), 전원부(140), 데이터 구동부(110) 등은 도 3에 도시된 바와 같이 하나의 드라이브 IC(DIC)에 집적될 수 있다.

표시패널 구동부는 타이밍 콘트롤러(130)의 제어 하에 저속 구동 모드(Low speed driving mode)로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 프레임 개수 만큼 변화가 없을 때 표시장치의 소비 전력을 줄이기 위하여 설정될 수 있다. 저속 구동 모드는 정지 영상이 일정 시간 이상 입력될 때 픽셀들의 리프레쉬 레이트(Refresh rate)를 낮춤으로써 표시패널 구동부와 표시패널(100)의 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나, 사용자 명령 또는 입력 영상이 소정 시간 이상 표시패널 구동 회로에 입력되지 않을 때 표시패널 구동 회로는 저속 구동 모드로 동작할 수 있다.

데이터 구동부(110)는 타이밍 콘트롤러(130)로부터 디지털 신호로 수신되는 입력 영상의 픽셀 데이터를 입력 받아 데이터 전압을 출력한다. 데이터 구동부(110)의 채널들은 DAC(Digital to Analog Converter)를 포함한다. DAC는 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다. DAC에 입력되는 감마 기준 전압(VGMA)은 분압회로를 통해 계조별 감마 보상 전압으로 분압된다. 계조별 감마 보상 전압은 데이터 구동부(110)의 DAC에 제공된다. 데이터 전압(Vdata)은 데이터 구동부(110)의 데이터 채널들 각각에서 출력 버퍼를 통해 출력된다.

게이트 구동부(120)는 픽셀 어레이의 TFT 어레이 및 배선들과 함께 표시패널(100) 상의 회로층(12)에 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. 게이트 구동부(120)는 표시패널(100)의 비표시 영역인 베젤 영역(Bezel, BZ) 상에 배치되거나 입력 영상이 재현되는 픽셀 어레이 내에 분산 배치될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 펄스를 게이트 라인들(103)로 순차적으로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 펄스를 시프트시킴으로써 그 게이트 펄스를 게이트 라인들(103)에 순차적으로 공급할 수 있다. 게이트 펄스는 스캔 펄스, 발광 제어 펄스(이하, “펄스”라 함)를 포함할 수 있다.

게이트 구동부(120)는 표시패널(100)의 일측 베젤 영역(BZ)에 배치되어 게이트 라인들(103)에 싱글 피딩(Single feeding) 방식으로 게이트 펄스를 공급할 수 있다. 또한, 게이트 구동부(120)는 도 3과 같이 픽셀 어레이를 사이에 두고 표시패널(100)의 양측 베젤 영역(BZ)에 배치되어 게이트 라인들(103)에 더블 피딩(Double feeding) 방식으로 게이트 펄스[Gout(N)]를 공급할 수 있다.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭(CLK) 및 데이터 인에이블신호(DE) 등을 포함할 수 있다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 데이터 인에이블신호(DE)는 1 수평 기간(1H)의 주기를 갖는다.

호스트 시스템은 TV(Television) 시스템, 태블릿 컴퓨터, 노트북 컴퓨터, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기, 웨어러블 기기, 차량 시스템 중 어느 하나일 수 있다. 호스트 시스템은 비디오 소스로부터의 영상 신호를 표시패널(100)의 해상도에 맞게 스케일링하여 타이밍 신호와 함께 타이밍 콘트롤러(130)에 전송할 수 있다. 모바일 기기의 경우, 도 3에 도시된 바와 같이 호스트 시스템(200)은 AP(Application Processor)로 구현될 수 있다. 이 호스트 시스템(200)은 FPC(Flexible Printed Circuit)(310)를 통해 드라이브 IC(DIC)에 연결될 수 있다.

타이밍 콘트롤러(130)는 노말 구동 모드(Normal driving mode)에서 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 양의 정수) Hz의 프레임 주파수로 표시패널 구동부의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.

타이밍 콘트롤러(130)는 저속 구동 모드에서 노말 구동 모드에 비하여 픽셀 데이터가 픽셀들에 기입되는 프레임 주파수를 낮춘다. 예를 들어, 표시패널 구동부는 타이밍 콘트롤러(130)의 제어 하에 노말 구동 모드에서 60Hz 이상의 프레임 주파수 예를 들어, 60Hz, 120Hz, 144Hz 중 어느 하나의 프레임 주파수로 픽셀 데이터를 픽셀들에 기입할 수 있고, 저속 구동 모드에서 1Hz ~ 30Hz 정도의 낮은 프레임 주파수로 픽셀 데이터를 픽셀들에 기입할 수 있다.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호, 디멀티플렉서 어레이(112)의 동작 타이밍을 제어하기 위한 제어 신호, 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(130)는 표시패널 구동부의 동작 타이밍을 제어하여 데이터 구동부(110), 디멀티플렉서 어레이(112), 터치 센서 구동부, 및 게이트 구동부(120)를 동기시킨다.

타이밍 콘트롤러(130)로부터 발생된 게이트 타이밍 제어신호는 도시하지 않은 레벨 시프터(Level shifter)를 통해 게이트 구동부(120)의 시프트 레지스터에 입력될 수 있다. 레벨 시프터는 게이트 타이밍 제어 신호를 입력 받아 스타트 펄스와 시프트 클럭을 발생하여 게이트 구동부(120)의 시프트 레지스터에 제공할 수 있다.

타이밍 콘트롤러(130)는 입력 영상의 픽셀 데이터를 분석하여 영상이 재현되는 화면 상에서 크로스토크가 발생할 픽셀 라인을 예측할 수 있다. 타이밍 콘트롤러(130)는 픽셀 데이터의 계조 변화량을 바탕으로 픽셀 데이터의 트랜지션 폭을 판단할 수 있다. 타이밍 콘트롤러(130)는 미리 설정된 계조-전압 값이 설정된 테이블(table)을 이용하여 픽셀 데이터에 대응하는 데이터 전압의 변화량을 바탕으로 픽셀 데이터의 트랜지션 폭을 판단할 수 있다.

타이밍 콘트롤러(130)는 픽셀 데이터의 트랜지션 폭이 미리 설정된 기준값 이상이고, 이러한 픽셀 데이터가 많은 픽셀 라인(이하 “크로스토크 예측 라인”이라 함)에 스캔 펄스를 공급하지 않고 데이터 라인(102)의 트랜지션만 먼저 수행한다. 타이밍 콘트롤러(130)는 크로스토크 예측 라인에서 일시적으로 멈춘 스캐닝을 데이터 라인(102)의 트랜지션 후에 크로스토크 예측 라인에 스캔 펄스를 공급하여 스캐닝 진행을 재개(Restart)한다. 게이트 펄스(또는 스캔 펄스)를 스킵(skip)하거나 게이트 펄스의 전압을 홀드(hold)하는 방법, 또는 더미 신호 전달부로 캐리 신호를 전달함으로써 크로스토크 예측 라인의 스캔 홀드 구간 동안 스캔 진행이 일시적으로 멈추어질 수 있다.

데이터 구동부(110)는 타이밍 콘트롤러(130)의 제어 하에 크로스토크 예측 라인에서 스캐닝 진행이 멈춘 동안, 그 크로스토크 예측 라인의 픽셀들에 기입될 픽셀 데이터의 데이터 전압을 출력하여 데이터 라인(102)의 트랜지션을 수행할 수 있다.

본 발명은 크로스토크 예측 라인의 스캔이 멈춘 스캔 홀드 구간에서 데이터 라인(102)에 데이터 전압을 인가하여 데이터 라인(102)의 트랜지션을 수행한다. 이로 인하여, 픽셀 데이터의 트랜지션시에 표시패널의 배선들 간 커플링(Coupling) 또는 배선 전압에 리플(Ripple)이 발생하여도 픽셀들이 데이터 전압의 트랜지션 영향을 받지 않는다. 그 결과, 본 발명은 데이터 라인의 트랜지션이 발생할 때 크로스토크 예측 라인의 픽셀들에서 초기화, 샘플링, 및 스캔 동작이 없기 때문에 크로스토크 예측 라인으로 판정된 픽셀 라인에서 크로스토크를 방지할 수 있다.

도 4는 1 프레임 기간의 액티브 기간과 버티컬 블랭크 기간을 상세히 보여 주는 도면이다.

도 4를 참조하면, 표시장치는 1 프레임 기간 동안 픽셀 데이터를 화면 내의 모든 픽셀들에 기입한다. 1 프레임 기간(1 Frame)은 입력 영상의 픽셀 데이터가 입력되는 액티브 기간(Active interval, AT)과, 픽셀 데이터가 없는 버티컬 블랭크 기간(VB)으로 나뉘어진다.

액티브 기간(AT) 동안 화면의 픽셀 라인들(L1~Ln)이 순차적으로 발생되는 게이트 펄스에 의해 순차적으로 스캐닝되어 픽셀들에 기입될 1 프레임 분량의 픽셀 데이터가 픽셀들(P)에 기입된다. 버티컬 블랭크 기간(VB)은 제N-1(N은 자연수) 프레임 기간의 액티브 기간(AT)과 제N 프레임 기간의 액티브 기간(AT) 사이에서 픽셀 데이터가 픽셀들에 픽셀 데이터가 기입되지 않는 블랭크 기간이다. 버티컬 블랭크 기간(VB)은 버티컬 싱크 시간(Vertical sync time, VS), 버티컬 프론트 포치(Vertical Front Porch, FP), 및 버티컬 백 포치(Vertical Back Porch, BP)를 포함할 수 있다.

버티컬 블랭크 기간(VB)은 제N-1 프레임 기간에 수신되는 데이터 인에이블 신호(DE)에서 마지막 펄스의 폴링 에지(falling edge)부터 제N 프레임 기간에 수신되는 데이터 인에이블 신호(DE)에서 제1 펄스의 라이징 에지(rising edge) 사이의 시간이다. 제N 프레임 기간의 시작 시점은 데이터 인에이블 신호(DE)의 제1 펄스의 라이징 타이밍이다.

수직 동기신호(Vsync)는 1 프레임 기간과 프레임 주파수를 정의한다. 수평 동기신호(Hsync)는 1 수평 기간(Horizontal time)을 정의한다. 데이터 인에이블 신호(DE)는 화면에 표시될 픽셀 데이터를 포함한 유효 데이터 구간을 정의한다.

데이터 인에이블 신호(DE)의 펄스는 표시패널의 픽셀들에 기입될 픽셀 데이터와 동기된다. 데이터 인에이블 신호(DE)의 1 펄스 주기는 1 수평 기간(1H)이다.

표시패널(100)의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자의 전기특성에서 차이가 있을 수 있고 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 픽셀 회로에 내부 보상 회로가 내장되거나 외부 보상 회로가 연결될 수 있다. 내부 보상 회로는 픽셀 회로 각각에 구현된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 전기적 특성을 샘플링하여 그 전기적 특성만큼 구동 소자의 게이트-소스간 전압(Vgs)을 보상한다. 외부 보상 회로는 픽셀 회로에 연결된 외부 보상 회로를 이용하여 구동 소자의 전기적 특성을 센싱한 결과를 바탕으로 보상값을 생성하여 그 구동 소자의 전기적 특정 변화를 보상한다.

외부 보상 회로는 픽셀 회로에 연결된 REF 라인(또는 센싱 라인, RL)과, REF 라인(RL)에 저장된 센싱 전압을 디지털 데이터로 변환하는 ADC(Analog to Digital Converter)를 포함한다. 센싱 전압은 구동 소자의 전기적 특성 예를 들어, 문턱 전압 및/또는 이동도를 포함할 수 있다. ADC의 입력단에 적분기가 연결될 수 있다. 외부 보상 회로가 적용된 타이밍 콘트롤러(130)는 ADC로부터 입력된 센싱 데이터에 따라 구동 소자의 전기적 특성 변화를 보상하기 위한 보상값을 생성하고, 이 보상값을 입력 영상의 픽셀 데이터에 더하거나 곱하여 구동 소자의 전기적 특성 변화를 보상할 수 있다. ADC는 데이터 구동부(110)에 내장될 수 있다.

본 발명의 픽셀 회로는 내부 보상 회로를 포함하거나 외부 보상 회로에 연결될 수 있다.

도 5는 본 발명에 적용 가능한 픽셀 회로의 일 예를 보여 주는 회로도이다. 이 픽셀 회로는 내부 보상 회로를 포함하고 있다. 도 6은 도 5에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다. 본 발명의 픽셀 회로는 도 5에 한정되지 않는다는 것에 주의하여야 한다.

도 5 및 도 6을 참조하면, 픽셀 회로는 발광 소자(EL), 발광 소자(EL)에 전류를 공급하는 구동 소자(DT), 커패시터(Cst), 및 복수의 스위치 소자들(M01~M06)을 포함한다. 구동 소자(DT)와 스위치 소자들(M01~M06) 각각은 p 채널 TFT로 구현될 수 있다.

픽셀들은 정전압(ELVDD, ELVSS, Vinit)이 인가되는 전원 라인들을 공유한다. 하나의 픽셀 라인에 배치된 픽셀들은 게이트 펄스[SCAN(N-1), SCAN(N), EM(N)]이 인가되는 게이트 라인들을 공유한다. 픽셀 라인 방향의 픽셀들은 서로 다른 데이터 라인들에 연결된다.

픽셀 구동 전압(ELVDD)은 데이터 전압(Vdata)의 최대 전압 보다 높은 전압이다. 픽셀 기준 전압(ELVSS)과 초기화 전압(Vinit)은 데이터 전압(Vdata)의 최소 전압 보다 낮은 전압이다. 픽셀 기준 전압(EVSS)과 초기화 전압(Vinit)은 동일 전압으로 설정되거나 서로 다른 전압으로 설정될 수 있다. 데이터 전압(Vdata)의 최대 전압은 픽셀 데이터의 블랙 계조(또는 최소 계조)의 전압이고, 데이터 전압(Vdata)의 최소 전압은 픽셀 데이터의 화이트 계조(또는 최대 계조)의 전압일 수 있다.

게이트 펄스[SCAN(N-1), SCAN(N), EM(N)]는 게이트 오프 전압(VGH, VEH)과 게이트 온 전압(VGL, VEL) 사이에서 스윙(Swing)한다. 게이트 오프 전압(VGH, VEH)은 픽셀 구동 전압(ELVDD) 보다 높은 전압으로 설정될 수 있다. 게이트 온 전압(VGL, VEL)은 픽셀 기준 전압(EVSS) 보다 낮은 전압으로 설정될 수 있다. 스위치 소자들(M01~M06)은 게이트 온 전압(VGL, VEL)에 응답하여 턴-온되는 반면, 게이트 오프 전압(VGH, VGL)에 응답하여 턴-오프된다.

게이트 펄스[SCAN(N-1), SCAN(N), EM(N)]는 제1 게이트 라인(1031)에 인가되는 제N-1(N은 양의 정수) 스캔 펄스[SCAN(N-1)], 제2 게이트 라인(1032)에 인가되는 제N 스캔 펄스[SCAN(N)], 및 제3 게이트 라인(1033)에 인가되는 EM 펄스[EM(N)]을 포함한다. 게이트 구동부(120)는 스캔 펄스[SCAN(N-1), SCAN(N)] 를 발생하는 제1 시프트 레지스터와, EM 펄스[EM(N)]를 발생하는 제2 시프트 레지스터를 포함할 수 있다.

픽셀 회로의 구동 기간은 도 6에 도시된 바와 같이 초기화 단계(Tini), 샘플링 단계(Tsam), 및 발광 단계(Tem)로 나뉘어질 수 있다. 데이터 기입 단계(Pw)와 부스팅 단계(Pb) 사이에 홀드 단계(Ph)가 설정될 수 있다.

제N-1 스캔 펄스[SCAN(N-1)]는 초기화 단계(Tini)에서 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 펄스[SCAN(N)]는 샘플링 단계(Tsam)에서 게이트 온 전압(VGL)으로 발생된다.

초기화 단계(Tini)에서, 제N-1 스캔 펄스[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 제5 및 제6 스위치 소자들(M05, M06)이 턴-온되어 픽셀 회로가 초기화된다. 샘플링 단계(Tsam)에서, 픽셀 데이터가 픽셀에 기입되고, 픽셀 데이터의 데이터 전압(Vdata)이 구동 소자(DT)의 게이트 전극에 인가될 때 센싱된 구동 소자(DT)의 문턱 전압(Vth)이 샘플링된다. 샘플링 단계(Tsam)에서, 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 따라 제1 및 제2 스위치 소자들(M01, M02)이 턴-온되어 픽셀 데이터의 데이터 전압(Vdata)이 구동 소자(DT)의 게이트 전극에 인가되고, 구동 소자(DT)의 문턱 전압이 샘플링되어 커패시터(Cst)에 저장된다. EM 펄스[EM(N)]는 초기화 단계(Tini)와 샘플링 단계(Tsam)에서 게이트 오프 전압(VEH)으로 발생되어 발광 소자(EL)의 발광을 방지한다.

발광 단계(Tem)에서, 제3 및 제4 스위치 소자들(M03, M03)이 턴-온된다. 발광 단계(Tem)에서, 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 발생되는 전류에 의해 발광 소자(EL)가 발광될 수 있다.

발광 단계(Tem)에서, 저계조의 휘도가 정밀하게 표현하기 위하여 EM 펄스[EM(N)]가 미리 설정된 듀티비(duty ration)로 스윙될 수 있다. 따라서, 발광 단계(Tem)에서 제3 및 제4 스위치 소자들(M03, M04)이 EM 펄스[EM(N)]의 듀티비에 따라 온/오프를 반복할 수 있다.

발광 소자(EL)는 발광 소자(EL)의 캐소드 전극은 픽셀 기준 전압(ELVSS)이 인가되는 VSS 라인에 연결된다. 발광 소자(EM)의 애노드 전극은 제4 스위치 소자(M04)가 턴-온될 때 제3 노드(n3)에 연결된다. 발광 소자(EL)는 애노드 전극과 캐소드 전극 사이에 연결된 커패시터를 포함한다. 발광 소자(EL)의 커패시터는 도 5에서 생략되어 있다.

구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)에 흐르는 전류(Ids)를 조절하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. 커패시터(Cst)는 픽셀 구동 전압(ELVDD)이 인가되는 VDD 라인과, 제1 노드(n1) 사이에 연결되어 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 유지한다.

제1 스위치 소자(M01)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제2 노드(n2)와 제3 노드(n3)를 연결한다. 제1 스위치 소자(M01)는 제N 스캔 펄스[SCAN(N)]가 인가되는 제2 게이트 라인(1032)에 연결된 게이트 전극, 제2 노드(n2)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.

제2 스위치 소자(M02)는 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 데이터 전압(Vdata)을 제1 노드(n1)에 공급한다. 제2 스위치 소자(M02)는 제1 게이트 라인(1032)에 연결된 게이트 전극, 제1 노드(n1)에 연결된 제1 전극, 및 데이터 전압(Vdata)이 인가되는 데이터 라인(102)에 연결된 제2 전극을 포함한다.

제3 스위치 소자(M03)는 EM 펄스[EM(N)]의 게이트 온 전압(VEL)에 응답하여 턴-온되어 픽셀 구동 전압(ELVDD)이 인가되는 VDD 라인을 제1 노드(n1)에 연결한다. 제3 스위치 소자(M03)는 EM 펄스[EM(N)]가 인가되는 제3 게이트 라인(1033)에 연결된 게이트 전극, VDD 라인에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다.

제4 스위치 소자(M04)는 EM 펄스[EM(N)]의 게이트 온 전압(VEL)에 응답하여 턴-온되어 제3 노드(n3)를 발광 소자(EL)의 애노드 전극에 연결한다. 제4 스위치 소자(M04)는 제3 게이트 라인(1033)에 연결된 게이트 전극, 제3 노드(n3)에 연결된 제1 전극, 및 발광 소자(EL)의 애노드 전극에 연결된 제2 전극을 포함한다.

제5 스위치 소자(M05)는 제N-1 스캔 펄스[SCAN(N-1)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제2 노드(n2)에 초기화 전압(Vinit)을 공급한다. 제5 스위치 소자(M05)는 제N-1 스캔 펄스[SCAN(N-1)]가 인가되는 제1 게이트 라인(1031)에 연결된 게이트 전극, 제2 노드(n2)에 연결된 제1 전극, 및 초기화 전압(Vinit)이 인가되는 INIT 라인에 연결된 제2 전극을 포함한다.

제6 스위치 소자(M06)는 제N-1 스캔 펄스[SCAN(N-1)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 초기화 전압(Vinit)을 발광 소자(EL)의 애노드 전극에 공급한다. 제6 스위치 소자(M06)는 제1 게이트 라인(1031)에 연결된 게이트 전극, INIT 라인에 연결된 제1 전극, 및 발광 소자(EL)의 애노드 전극에 연결된 제2 전극을 포함한다.

초기화 단계(Tini)에서, 제N-1 스캔 펄스[SCAN(N-1)]가 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 펄스[SCAN(N)]와 EM 신호[EM(N)]는 초기화 단계(Tini)에서 게이트 오프 전압(VGH, VEH)이다. 따라서, 초기화 기간(Tini) 동안 제5 및 제6 스위치 소자들(M05, M06)이 턴-온되어 제2 노드(n2)에 연결된 커패시터(Cst)와, 발광 소자(EL)가 초기화 전압(Vinit)으로 초기화된다.

샘플링 단계(Tsam)에서, 제N 스캔 펄스[SCAN(N)]가 게이트 온 전압(VGL)으로 발생되어 제1 및 제2 스위치 소자들(M01, M01)이 턴-온된다. 제N 스캔 펄스[SCAN(N)]는 제N 픽셀 라인의 픽셀들에 기입될 픽셀 데이터의 데이터 전압(Vdata)에 동기된다. 제N-1 스캔 펄스[SCAN(N-1)]와 EM 신호[EM(N)]는 샘플링 단계(Tsam) 동안 게이트 오프 전압(VGH, VEH)이다.

발광 단계(Tem)에서, EM 펄스[EM(N)]가 게이트 온 전압(VEL)으로 발생되어 제3 및 제4 스위치 소자들(M03, M04)이 턴-온된다. 이 때, 구동 소자(DT)로부터의 전류에 의해 발광 소자(EL)가 발광될 수 있다.

도 7은 본 발명의 일 실시예에 따른 표시장치의 구동 방법의 제어 수순을 보여 주는 흐름도이다.

도 7을 참조하면, 타이밍 콘트롤러(130)는 입력 영상의 픽셀 데이터를 메모리에 저장하고, 픽셀 데이터 각각에 대하여 트랜지션 여부를 판정한다(S01). 타이밍 콘트롤러(130)는 픽셀 데이터의 트랜지션 판정 결과를 바탕으로 트랜지션 폭이 큰 픽셀 데이터가 많은 픽셀 라인을 크로스토크 예측 라인으로 선정한다(S02).

타이밍 콘트롤러(130)는 데이터 구동부(110)와 게이트 구동부(120)를 제어하여 크로스토크 예측 라인의 스캔 순서에 스캔을 일시적으로 멈추게 하는 스캔 홀드 구간을 설정하고(S04), 스캔 홀드 구간에 크로스토크 예측 라인의 픽셀들에 기입될 픽셀 데이터의 데이터 전압(Vdata)을 데이터 라인들(102)에 공급한다. 크로스토크 예측 라인의 픽셀들에서 스캔 진행이 멈춘 상태에서, 데이터 라인들(102)에 데이터 전압(Vdata)이 인가되어 데이터 라인들(102)의 전압에서 트랜지션이 크로스토크 예측 라인의 스캔에 앞서 먼저 발생된다(S05).

스캔 홀드 구간 동안 데이터 라인들의 트랜지션이 발생된 후, 타이밍 콘트롤러(130는 데이터 구동부(110)와 게이트 구동부(120)를 제어하여 스캔 진행을 재개한다(S06). 이 때, 크로스토크 예측 라인의 픽셀들에 스캔 펄스[SCAN(N-1), SCAN(N)]가 인가되어 그 크로스토크 예측 라인의 픽셀들이 도 6과 같은 방법으로 구동된다.

도 8은 도 7에 도시된 데이터 트랜지션 판정 방법을 상세히 보여 주는 흐름도이다.

도 8을 참조하면, 타이밍 콘트롤러(130)는 픽셀 데이터의 계조의 변화량(ΔG) 또는 전압의 변화량(ΔV)을 미리 설정된 제1 기준값(REF1)과 비교한다(S21). 제1 기준값(REF1)은 화질 평가 실험 결과에 따라 설정될 수 있다. 제1 기준값(REF1)은 중간 계조 혹은, 데이터 전압 범위 내에서 중간 계조 전압으로 설정될 수 있다. 제1 기준값(REF1)은 127로 설정될 수 있으나 이에 한정되지 않는다.

타이밍 콘트롤러(130)는 계조 또는 전압의 변화량(ΔG, ΔV)이 제1 기준값(REF1) 보다 큰 픽셀 데이터가 검출될 때마다 카운트값(CNT)을 누적한다(S22 및 S23). 카운트값은 1 픽셀 라인의 픽셀들에 기입될 픽셀 데이터에서 계조 또는 전압의 변화량(ΔG, ΔV)이 큰 픽셀 데이터의 개수이다. 카운트값(CNT)은 1 픽셀 라인 단위로 리셋될 수 있다.

타이밍 콘트롤러(130)는 카운트값(CNT)을 미리 설정된 제2 기준값(REF2)과 비교한다(S24). 제2 기준값(REF2)은 크로스토크가 시인될 수 있는 픽셀 라인에서 픽셀 데이터의 계조 또는 전압의 변화량이 큰 픽셀들의 최소 개수로 설정될 수 있다. 제2 기준값(REF2)은 제2 기준값(REF2)은 화질 평가 실험 결과에 따라 도출되며, 1 픽셀 라인의 총 픽셀 수 대비 40%~80% 범위에서 선택된 픽셀 수로 설정될 수 있으나 이에 한정되지 않는다.

타이밍 콘트롤러(130)는 카운트값(CNT)이 제2 기준값(REF2) 보다 큰 픽셀 라인을 크로스토크 예측 라인으로 선정한다(S24 및 S03). 타이밍 콘트롤러(130)는 S22 단계에서 픽셀 데이터의 계조 또는 전압 변화량(ΔG, ΔV)이 제1 기준값(REF1) 이하이면 다음 데이터에 대하여 S21 단계를 반복하고, S24 단계에서 카운트값(CNT)이 제2 기준값(REF2) 이하이면 다음 데이터에 대하여 S21 내지 S24 단계를 재수행한다(S25).

입력 영상은 도 9a와 같은 데이터 패턴을 포함할 수 있다. 도 9a에 도시된 데이터 패턴은 화면의 중앙부에 위치하는 검은 사각 패턴과, 검은 사각 패턴 밖의 중간 계조의 배경 패턴을 포함한다. 검은 사각 패턴 데이터는 블랙 계조값(0)을 갖는 픽셀 데이터이다. 중간 계조의 배경 패턴 데이터는 중간 계조값(127)을 갖는 픽셀 데이터이다.

화면의 상단부터 하단 쪽으로 화면의 스캐닝이 진행될 때, 도 9b와 같이 검은 사각 패턴의 최상단에 위치하는 픽셀 라인(이하, “제i(i는 양의 정수) 픽셀 라인”이라 함)의 픽셀들에 기입될 픽셀 데이터의 계조 변화량(ΔG)은 ΔG=-127이다. 검은 사각 패턴의 최하단 아래에 인접한 중간 계조의 픽셀 라인(이하, “제i+j(i, j 각각은 양의 정수) 픽셀 라인”이라 함)의 픽셀들에 기입될 픽셀 데이터의 계조 변화량(ΔG)은 ΔG=+127이다. 검은 사각 패턴이 재현되는 픽셀들에서, 제i 픽셀 라인을 제외한 픽셀 라인들의 픽셀들에 기입될 픽셀 데이터의 계조 변화량(ΔG)은 ΔG=0이다. 중간 계조의 배경 패턴이 재현되는 픽셀들에서, 제i+j 픽셀 라인을 제외한 픽셀 라인들의 픽셀들에 기입될 픽셀 데이터의 계조 변화량(ΔG)은 ΔG=0이다.

타이밍 콘트롤러(130)은 입력 영상의 데이터가 수신되면, 계조 변화량이나 전압 변화량(ΔG, ΔV)이 큰 픽셀 데이터가 많은 픽셀 라인을 크로스토크 예측 라인으로 선정한다(도 9c). 제i 및 제i+j 픽셀 라인들이 크로스토크 예측 라인으로 선정된다. 타이밍 콘트롤러(130)의 제어 하에, 제i 및 제i+j 픽셀 라인들 각각에서 스캐닝이 멈추고(도 9d), 데이터 라인들(102)의 트랜지션이 먼저 진행된 한 후(도 9e), 그 크로스토크 예측 라인의 픽셀들에 스캔 펄스가 인가되어 스캐닝이 재개된다(도 9f).

도 10은 게이트 구동부의 시프트 레지스터를 개략적으로 보여 주는 도면이다. 도 11은 도 10에 도시된 제N 신호 전달부의 일 예를 보여 주는 회로도이다. 제N 신호 전달부[ST(N)] 이외의 다른 신호 전달부들은 제N 신호 전달부[ST(N)]와 실질적으로 동일한 회로로 구현될 수 있다. 도 11은 게이트 구동부의 신호 전달부 구성을 보여 주고 있으나, 본 발명의 게이트 구동부는 도 11에 도시된 회로에 한정되지 않는다는 것에 주의하여야 한다. 도 12는 제N 신호 전달부의 입출력 신호를 보여 주는 파형도이다.

도 10 내지 도 12를 참조하면, 게이트 구동부(120)는 시프트 클럭(CLK1, CLK2)에 동기하여 게이트 펄스[SRO(N-1)~SRO(N+2)]를 순차적으로 출력하는 시프트 레지스터(Shift register)를 포함한다. 여기서, 'N'은 양의 정수이다. 게이트 펄스[SRO(N-1)~SRO(N+2)]는 스캔 펄스로 해석될 수 있다.

게이트 구동부(120)는 스타트 펄스(VST) 또는 이전 신호 전달부로부터의 캐리 신호나 게이트 펄스에 응답하여 구동되는 더미 신호 전달부(DST)를 더 포함할 수 있다. 더미 신호 전달부(DST)는 표시패널의 베젤 영역 내의 더미 게이트 라인에 더미 게이트 펄스(DSRO)를 출력할 수 있다. 더미 게이트 라인은 더미 픽셀들에 연결될 수 있다. 더미 픽셀들은 입력 영상의 픽셀 데이터가 기입되지 않는다.

시프트 레지스터는 케스케이드(cascade) 구조로 연결된 신호 전달부들[ST(N-1)~ST(N+2)]을 포함하여 게이트 펄스[SRO(N-1)~SRO(N+2)]를 순차적으로 발생한다. 신호 전달부들[ST(N-1)~ST(N+2)] 각각은 스타트 펄스(VST) 또는 이전 신호 전달부로부터의 게이트 펄스가 캐리 신호(CAR)로서 입력되는 VST 노드, 시프트 클럭(CLK1, CLK2)이 입력되는 CLK 노드, 게이트 오프 전압(VGH)이 인가되는 VDD 노드, 게이트 온 전압(VGL)이 인가되는 VSS 노드, 버퍼 트랜지스터들을 구동하기 위한 제1 및 제2 제어 노드(Q, Q1, QB), 및 게이트 펄스[SRO(N-1)~SRO(N+2)]가 출력되는 출력 노드를 포함한다.

스타트 펄스(VST)는 제1 신호 전달부에 입력된다. 도 10에서, 제N-1 신호 전달부[ST(N-1)]는 제1 신호 전달부일 수 있다. 시프트 클럭(CLK1, CLK2)은 실시예에서 2 상(phase) 클럭일 수 있으나 이에 한정되지 않는다. 예를 들어, 시프트 클럭(CLK1, CLK2)은 위상이 순차적으로 지연되는 4 상 클럭, 6 상 클럭, 또는 8상 클럭일 수 있다.

제N-1 신호 전달부[ST(N-1)]에 종속적으로 연결된 신호 전달부들[ST(N)~ST(N+2)]은 이전 신호 전달부로부터의 캐리 신호(CAR)를 스타트 펄스로서 입력 받아 구동되기 시작한다. 신호 전달부들[ST(N-1)~ST(N+2)] 각각은 게이트 펄스[SRO(N-1)~SRO(N+2)]를 출력함과 동시에 다음 신호 전달부에 캐리 신호(CAR)를 출력할 수 있다. 도 10 및 도 11의 예에서 게이트 펄스는 표시패널(100)의 게이트 라인(103)에 인가됨과 동시에 다음 신호 전달부의 VST 노드에 인가된다. 게이트 펄스[SRO(N-1)~SRO(N+2)]와 캐리 신호(CAR)는 별도의 출력 노드를 통해 출력될 수 있다.

제N 신호 전달부[ST(N)]는 제1 제어 노드(Q, Q1), 제2 제어 노드(QB), 복수의 트랜지스터들(T1~T7), 및 복수의 커패시터들(CB, CQB)를 포함한다. 트랜지스터들(T1~T7)은 p 채널 TFT로 구현될 수 있다.

제N 신호 전달부[ST(N)]의 VST 노드에 스타트 펄스(VST) 또는 이전 신호 전달부로부터의 캐리 신호(CAR) 또는 이전 게이트 펄스[SRO(N-1)]가 입력된다.

제1-1 및 제1-2 트랜지스터들(T1a, T1b)는 제2 클럭(CLK2)의 게이트 온 전압(VGL)에 따라 턴-온되어 VST 노드를 제1-1 제어 노드(Q1)에 연결한다. VST 노드의 전압이 게이트 온 전압(VGL)이고 제1-1 및 제1-2 트랜지스터들(T1a, T1b)이 턴-온될 때, 제1-1 및 제1-2 제어 노드(Q1, Q)의 전압은 게이트 온 전압(VGL)이다. 제1-1 트랜지스터(T1a)는 제2 클럭(CLK2)이 입력되는 제2 CLK 노드에 연결된 게이트 전극, VST 노드에 연결된 제1 전극, 및 제1-2 트랜지스터(T1b)의 제1 전극에 연결된 제2 전극을 포함한다. 제1-2 트랜지스터(T1b)에 연결된 게이트 전극, 제1-1 트랜지스터의 제2 전극에 연결된 제1 전극, 및 제1-1 제어 노드(Q1)에 연결된 제2 전극을 포함한다.

제2 트랜지스터(T2)는 제1 클럭(CLK1)의 게이트 온 전압(VGL)에 따라 턴-온되어 제1-1 제어 노드(Q1)를 제3 트랜지스터(T3)의 제1 전극에 연결한다. 제2 트랜지스터(T2)는 제1 클럭(CLK1)이 입력되는 제1 CLK 노드에 연결된 게이트 전극, 제1-1 제어 노드(Q1)에 연결된 제1 전극, 및 제3 트랜지스터(T3)의 제1 전극에 연결된 제2 전극을 포함한다.

제3 트랜지스터(T3)는 제2 제어 노드(QB)의 전압이 게이트 온 전압(VGL)일 때 턴-온되어 제2 트랜지스터(T2)의 제2 전극을 게이트 오프 전압(VGH)이 인가되는 VGH 노드에 연결한다. 제2 및 제3 트랜지스터들(T2, T3)이 모두 턴-온될 때 제1-1 및 제1-2 제어 노드들(Q1, Q)의 전압은 게이트 오프 전압(VGH)이다. 제3 트랜지스터(T3)는 제2 제어 노드(QB)에 연결된 게이트 전극, 제2 트랜지스터(T2)의 제2 전극에 연결된 제1 전극, 및 VGH 노드에 연결된 제2 전극을 포함한다.

제4 트랜지스터(T4)는 제2 클럭(CLK2)의 게이트 온 전압(VGL)에 따라 턴-온되어 게이트 온 전압(VGL)을 제2 제어 노드(QB)에 공급한다. 제4 트랜지스터(T4)는 제2 CLK 노드에 연결된 게이트 전극, 게이트 온 전압(VGL)이 인가되는 VGL 노드에 연결된 제1 전극, 및 제2 제어 노드(QB)에 연결된 제2 전극을 포함한다.

제5 트랜지스터(T5)는 제1-1 제어 노드(Q1)의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 CLK 노드를 제2 제어 노드(QB)에 연결한다. 제5 트랜지스터(T5)는 제1-1 제어 노드(Q1)에 연결된 게이트 전극, 제2 CLK 노드에 연결된 제1 전극, 및 제2 제어 노드(QB)에 연결된 제2 전극을 포함한다.

제8 트랜지스터(T8)는 VGL 노드의 전압이 게이트 온 전압(VGL)일 때 턴-온되어 제1-1 제어 노드(Q1)를 제1-2 제어 노드(Q)에 연결한다. 제8 트랜지스터(T8)는 VGL 노드에 연결된 게이트 전극, 제1-1 제어 노드(Q1)에 연결된 제1 전극, 및 제1-2 제어 노드(Q)에 연결된 제2 전극을 포함한다.

제6 트랜지스터(T6)는 제1 클럭(CLK1)의 게이트 온 전압(VGL)으로 발생될 때 발생되는 부트스트랩핑(Bootstrapping)에 의해 제1-2 제어 노드(Q)의 전압이 부스트된 전압(VGL-α)으로 변할 때 턴-온되어 출력 노드를 게이트 온 전압(VGL)으로 변하게 하는 풀-업 트랜지스터(Pull-up transistor)이다. 제1 클럭(CLK)의 게이트 온 전압(VGL)으로 변할 때 그 전압이 제1 커패시터(CB)를 통해 게이트 온 전압(VGL)으로 충전된 제1-2 제어 노드(Q)의 전압이 부스트될 수 있다. 제6 트랜지스터(T6)는 제1-2 제어 노드(Q)에 연결된 게이트 전극, 제1 클럭(CLK1)이 입력되는 제1 CLK 노드에 연결된 제1 전극, 및 출력 노드에 연결된 제2 전극을 포함한다. 제1 커패시터(CB)는 제1-2 제어 노드(Q)와 출력 노드 사이에 연결된다.

제7 트랜지스터(T7)는 제2 제어 노드(QB)의 게이트 온 전압(VGL)에 응답하여 턴-온되어 출력 노드의 전압을 게이트 오프 전압(VGH)으로 변하게 하는 풀-다운 트랜지스터(Pull-down transistor)이다. 제7 트랜지스터(T7)는 제2 제어 노드(QB)에 연결된 게이트 전극, 출력 노드에 연결된 제1 전극, 및 VGH 노드에 연결된 제2 전극을 포함한다. 제2 커패시터(CQB)는 2 제어 노드(QB)와 VGH 노드 사이에 연결되어 제2 제어 노드(QB) 전압의 리플(ripple)을 억제한다.

도 13 및 도 14는 크로스토크 예측 라인에서 스캔 진행이 일시적으로 멈추고 데이터 라인 전압의 트랜지션이 선진행한 후에 크로스토크 예측 라인에 스캔 펄스가 인가되어 스캐닝이 재개되는 예를 보여 주는 도면들이다.

도 13은 크로스토크 예측 라인의 스캔 홀드를 보여 주는 파형도이다.

도 13을 참조하면, 게이트 구동부(120)는 픽셀 데이터의 데이터 전압(Vdata)에 동기되는 스캔 펄스[SCAN(N-2)~SCAN(N+2)]를 제N-2 스캔 펄스[SCAN(N-2)]로부터 제N 스캔 펄스[SCAN(N)]의 순서로 게이트 라인들(103)에 순차적으로 공급할 수 있다. 도 13에서, 데이터 전압(Vdata)에 병기된 'N-2'는 제N-2 픽셀 라인의 픽셀들에 기입될 픽셀 데이터의 데이터 전압이고, 'N-1'은 제N-1 픽셀 라인의 픽셀들에 기입될 픽셀 데이터의 데이터 전압이다. 'N'은 제N 픽셀 라인의 픽셀들에 기입될 픽셀 데이터의 데이터 전압이다. 이하에서, 제N 스캔 펄스[SCAN(N)]가 인가되는 제N 픽셀 라인이 크로스토크 예측 라인으로 선정된 것을 가정한다.

게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 크로스토크 예측 라인으로 선정된 제N 픽셀 라인의 스캔 타이밍에 제N 스캔 펄스[SCAN(N)]의 전압을 게이트 오프 전압(VGH)으로 홀드(Hold)시키거나 스캔 펄스를 스킵(Skip)하는 방법으로 스캔 펄스를 지연(delay)시켜 제N 픽셀 라인의 픽셀들에 스캔 펄스를 공급하지 않는다. 이렇게 제N 픽셀 라인의 스캔이 멈춘 스캔 홀드 구간 동안, 데이터 구동부(110)는 타이밍 콘트롤러(130)의 제어 하에 제N 픽셀 라인의 픽셀들에 기입될 픽셀 데이터의 제N 데이터 전압[Vdata(N)]을 출력한다. 따라서, 크로스토크 예측 라인에 스캔 펄스가 인가되지 않을 때 그 크로스토크 예측 라인의 픽셀들에 연결된 데이터 라인들의 전압이 트랜지션된다.

데이터 라인들의 전압이 트랜지션된 후, 데이터 구동부(110)는 동일한 제N 데이터 전압[Vdata(N)]을 다시 출력하고, 게이트 구동부(120)는 제N 데이터 전압[Vdata(N)]에 동기되는 제N 스캔 펄스[SCAN(N)]를 제N 픽셀 라인의 픽셀들에 연결된 게이트 라인에 공급한다. 게이트 구동부(120)는 크로스토크 예측 라인으로 선정된 픽셀 라인 이후의 픽셀 라인들에 스캔 펄스를 순차적으로 공급한다. 크로스토크 예측 라인이 추가로 선정되면, 게이트 구동부(120)는 추가 선정된 크로스토크 예측 라인 전까지 데이터 전압에 동기되는 스캔 펄스를 순차적으로 시프트하고, 추가 선정된 크로스토크 예측 라인의 스캔 타이밍에서 스캔 펄스의 전압을 게이트 오프 전압(VGH)으로 홀드 또는 스캔 펄스를 스킵한다.

데이터 구동부는 스캔 펄스가 출력되지 않는 스캔 홀드 구간과, 그 이후 크로스토크 예측 라인에 스캔 펄스가 인가될 때 동일한 데이터 전압[Vdata(N)]을 반복하여 출력한다. 따라서, 스캔 홀드 구간과 크로스토크 예측 라인의 스캐닝 기간을 포함한 2 수평 기간 동안 동일한 데이터 전압[DATA(N)]이 2회 반복하여 데이터 라인들에 공급된다.

도 14는 크로스토크 예측 라인의 스캔 타이밍에 더미 스캔 펄스가 발생되는 예를 보여 주는 파형도이다.

도 14를 참조하면, 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 크로스토크 예측 라인으로 선정된 제N 픽셀 라인의 스캔 타이밍에 더미 신호 전달부(DST)를 구동시켜 더미 스캔 펄스[SCAN(Dummy)]를 출력하고, 제N 스캔 펄스[SCAN(N)]의 전압을 게이트 오프 전압(VGH)으로 홀드(Hold)시키거나 스캔 펄스를 스킵(Skip)하는 방법으로 스캔 펄스를 지연시킨다. 이렇게 제N 픽셀 라인의 스캔이 멈춘 동안, 데이터 구동부(110)는 타이밍 콘트롤러(130)의 제어 하에 제N 픽셀 라인의 픽셀들에 기입될 픽셀 데이터의 제N 데이터 전압[Vdata(N)]을 출력한다. 따라서, 크로스토크 예측 라인에 스캔 펄스가 인가되지 않을 때 그 크로스토크 예측 라인의 픽셀들에 연결된 데이터 라인들의 전압이 트랜지션된다.

스캔이 일시적으로 멈춘 기간 동안, 크로스토크 예측 라인의 초기화 조건이 다른 픽셀 라인들의 초기화 조건과 달라질 수 있다. 더미 스캔 펄스[SCAN(Dummy)]는 크로스토크 예측 라인의 초기화 조건을 다른 픽셀 라인과 동일하게 할 수 있다.

데이터 라인들의 전압이 트랜지션된 후, 데이터 구동부(110)는 제N 데이터 전압[Vdata(N)]을 다시 출력하고, 게이트 구동부(120)는 제N 데이터 전압[Vdata(N)]에 동기되는 제N 스캔 펄스[SCAN(N)]를 제N 픽셀 라인의 픽셀들에 연결된 게이트 라인에 공급한다.

본 발명의 표시장치는 도 13 및 도 14와 같이 크로스토크 예측 라인의 스캔 홀드 구간에서 스캔 진행을 일시적으로 멈추고 데이터 라인의 트랜지션을 먼저 선행한 후에 크로스토크 예측 라인을 스캔한다. 그 결과, 데이터 라인이나 VDD 라인과 같은 전원 라인에서 데이터 전압(Vdata)의 트랜지션으로 인하여 리플(r)이 발생되더라도 크로스토크 예측 라인에 스캔 펄스가 인가되지 않기 때문에 리플(r)이 크로스토크 예측 라인의 픽셀들에 영향을 주지 않는다. 따라서, 본 발명의 표시장치는 픽셀 데이터의 계조 변화량이 클 때 초래되는 데이터 전압(Vdata)의 큰 변화량이 발생하더라도 화면 상에서 크로스토크로 인한 휘선 또는 암선을 방지할 수 있다.

크로스토크 예측 라인이 선정되면, 그 개수만큼 전체 픽셀 라인들의 스캔 시간이 지연된다. 스캔 시간의 지연 시간은 도 4에서 액티브 기간(AT) 후의 버티컬 블랭크 기간(VB) 내에서 허용된다. 크로스토크 예측 라인의 스캔 지연으로 인하여, 도 13 및 도 14에 도시된 바와 같이 액티브 기간(AT)이 길어지고 그 만큼 버티컬 블랭크 기간(VB)이 작아질 수 있다. 버티컬 블랭크 기간(VB)은 크로스토크 예측 라인이 선정될 때, 스캔 홀드 구간 만큼 버티컬 블랭크 기간(VB)이 작아질 수 있다. 따라서, 본 발명의 표시장치에서 버티컬 블랭크 기간(VB)이 가변될 수 있다.

도 15를 참조하면, 디멀티플렉서 어레이(112)는 스위치 소자(SW)를 이용하여 데이터 구동부(110)의 출력 단자들과 데이터 라인들(1021, 1022)를 연결할 수 있다. 디멀티플렉서 어레이(112)의 스위칭 동작에 의해 인접한 데이터 라인들 중에서 어느 하나(1021)에 데이터 전압(Vdata)이 인가될 때 다른 데이터 라인은 데이터 구동부(110)의 출력 단자로부터 분리되어 플로팅(Floating)될 수 있다.

플로팅된 데이터 라인(1022)이나 픽셀 구동 전압(ELVDD)이 인가되는 VDD 라인(104)에 리플(r)이 발생될 수 있다. 이는 기생 용량(Cp)과 VDD 라인(104)을 통해 데이터 라인들(1021, 1022)이 커플링되어 있기 때문에 플로팅된 데이터 라인(1022)이 데이터 전압(Vdata)의 트랜지션에 영향을 받기 때문이다. 크로스토크 예측 라인에 스캔 펄스가 인가되지 않기 때문에 데이터 라인 또는 전원 라인의 리플(r)은 크로스토크 예측 라인의 픽셀들에 영향을 주지 않는다.

도 16은 본 발명의 제1 실시예에 따른 스캔 홀드 제어 회로를 보여 주는 회로도이다. 도 17은 도 16에 도시된 스위치 소자들을 제어하기 위한 스위치 제어 신호를 보여 주는 파형도이다.

도 16 및 도 17을 참조하면, 스캔 홀드 제어 회로는 디멀티플렉서(demultiplexer)(300), 복수의 스위치 소자들(S1, S2, S3)을 포함할 수 있다. 스위치 소자들(S1, S2, S3)는 표시패널(100) 상에 형성되는 p 채널 TFT로 구현될 수 있다.

제1 스위치 소자들(S1)은 제1 제어신호(SW1)의 전압 레벨에 따라 온/오프된다. 제2 스위치 소자들(S2)는 제2 제어신호(SW2)의 전압 레벨에 따라 온/오프된다. 제3 스위치 소자들(S3)은 제3 제어신호(SW3)의 전압 레벨에 따라 온/오프된다. 타이밍 콘트롤러(130)는 제어 신호들(SW1, SW2, SW3)을 발생하여 스위치 소자들(S1, S2, S3)의 온/오프 타이밍을 제어할 수 있다.

신호 전달부들[ST(N-1)~ST(N+2), DST] 각각의 VST 노드에 제1 내지 제3 스위치 소자들(SW1, SW2, SW3)이 하나씩 연결될 수 있다.

제1 스위치 소자들(S1) 각각은 제1 제어신호(SW1)의 게이트 온 전압(VGL)에 따라 턴-온되어 이전 신호 전달부로부터의 캐리 신호(CAR)를 대응하는 신호 전달부[ST(N-1)~ST(N+2), DST]의 VST 노드에 전달한다. 제1 신호 전달부 앞에 신호 전달부가 없기 때문에 제1 신호 전달부의 VST 노드에 연결된 제1 스위치 소자(S1)에는 스타트 펄스(VST)가 입력된다. 도 16에서, 제N-1 신호 전달부[ST(N-1)]가 제1 신호 전달부일 수 있다. 제1 스위치 소자(S1)가 턴-오프될 때, 게이트 펄스[SRO(N-1)~SRO(N+2)]가 다음 픽셀 라인으로 시프트되지 않는다. 제1 스위치 소자들(S1) 각각은 제1 제어신호(SW1)가 입력되는 게이트 전극, 스타트 펄스(VST) 또는 캐리 신호(CAR)가 입력되는 제1 전극, 및 대응하는 신호 전달부[ST(N-1)~ST(N+2), DST]의 VST 노드에 연결된 제2 전극을 포함한다.

제2 스위치 소자들(S2) 각각은 제2 제어신호(SW2)의 게이트 온 전압(VGL)에 따라 턴-온되어 게이트 오프 전압(VGH)을 대응하는 신호 전달부들[ST(N-1)~ST(N+2), DST]의 VST 노드에 전달한다. 제2 스위치 소자(S2)가 턴-온될 때 신호 전달부[ST(N-1)~ST(N+2), DST]의 제1 제어 노드(Q1, Q)가 게이트 온 전압(VGH)으로 충전되지 않기 때문에 해당 신호 전달부로부터 게이트 펄스가 출력되지 않는다. 제2 스위치 소자(S2)가 턴-오프될 때 스타트 펄스(VST) 또는 캐리 신호(CAR)가 해당 신호 전달부의 VST 노드에 입력되어 게이트 펄스가 출력될 수 있다. 제2 스위치 소자들(S2) 각각은 제2 제어신호(SW2)가 입력되는 게이트 전극, 게이트 오프 전압(VGH)이 입력되는 제1 전극, 및 대응하는 하나의 신호 전달부[ST(N-1)~ST(N+2), DST]의 VST 노드에 연결된 제2 전극을 포함한다.

제3 제어신호들(SW3) 각각은 제3 제어신호(SW3)의 게이트 온 전압(VGL)에 따라 턴-온되어 대응하는 신호 전달부[ST(N-1)~ST(N+2), DST]의 VST 노드에 스타트 펄스(VST)를 전달한다. 제3 제어신호들(SW3)은 스캔 홀드 구간 후 스캔 진행이 재개(Restart)될 때 턴-온될 수 있다. 또한, 더미 신호 전달부(DST)에 연결된 제3 스위치 소자(S3)는 크로스토크 예측 라인에서 스캔이 일시 멈춘 스캔 홀드 구간에 턴-온되어 디멀티플렉서(300)를 통해 입력되는 스타트 펄스(VST)를 더미 신호 전달부(DST)의 VST 노드에 전달한다.

디멀티플렉서(300)는 스타트 펄스(VST)가 입력되는 입력 노드, 및 복수의 출력 노드들을 포함한다. 디멀티플렉서(300)는 선택 신호(SEL)가 지시하는 출력 노드를 통해 스타트 펄스(VST)를 출력한다.

디멀티플렉서(300)의 선택 신호(SEL)와 제3 스위치 소자(S3)가 동기된다. 이 때문에 디멀티플렉서(300)로부터 스타트 펄스(VST)가 출력됨과 동시에 제3 스위치 소자(S3)가 턴온되어 원하는 위치의 신호 전달부의 VST 노드에 스타트 펄스(VST)가 입력될 수 있다. 제3 스위치 소자들(S3) 각각은 제3 제어신호(SW3)가 입력되는 게이트 전극, 디멀티플렉서(300)의 대응하는 출력 단자에 연결된 제1 전극, 및 대응하는 신호 전달부[ST(N-1)~ST(N+2)]의 VST 노드에 연결된 제2 전극을 포함한다.

크로스토크 예측 라인의 스캔 타이밍에 설정된 스캔 홀드 구간에 도 17의 S04 및 S05 구간에서 알 수 있는 바와 같이 제1 및 제3 스위치 소자들(S1, S3)이 턴-오프되고, 제2 스위치 소자(S2)가 턴-온된다.

타이밍 콘트롤러(130)는 선택 신호(SEL)를 발생하여 디멀티플렉서(300)를 제어할 수 있다. 디멀티플렉서(300)는 스타트 펄스(VST)를 입력 받고, 선택 신호(SEL)의 논리값이 지시하는 출력 노드를 통해 스타트 펄스(VST)를 출력한다.

타이밍 콘트롤러(130)는 입력 영상의 분석 결과를 바탕으로 크로스토크 예측 라인을 선정하고, 크로스토크 예측 라인의 스캔 타이밍에서 제1 및 제3 스위치 소자들(S1, S3)을 턴-오프시키고 제2 스위치 소자(S2)를 턴-온시킨다. 이 때 크로스토크 예측 라인에 연결된 신호 전달부의 VST 노드에 게이트 오프 전압(VGH)이 인가되어 그 신호 전달부의 출력 전압이 게이트 오프 전압(VGH)으로 대략 1 수평 기간 동안 유지된다.

크로스토크 예측 라인의 스캔이 멈춘 스캔 홀드 구간에서 디멀티플렉서(300)는 타이밍 콘트롤러(130)의 제어 하에 더미 신호 전달부(DST)로 스타트 펄스(VST)를 전송할 수 있다. 이와 동시에, 더미 신호 전달부(DTS)에 연결된 제3 스위치 소자(S3)가 턴-온되어 더미 신호 전달부(DTS)가 구동될 수 있다.

크로스토크 예측 라인의 스캔 홀드 구간에서 데이터 전압이 데이터 라인들에 인가된다(S04 및 S05). 이어서, 타이밍 콘트롤러(130)는 디멀티플렉서(300)를 통해 스타트 펄스(VST)를 크로스토크 예측 라인에 연결된 신호 전달부로 전달함과 동시에, 그 신호 전달부에 연결된 제3 스위치 소자(S3)를 턴-온시켜 스캐닝을 재개한다(S06).

도 18은 본 발명의 제2 실시예에 따른 스캔 홀드 제어 회로를 보여 주는 회로도이다. 도 19는 크로스토크 예측 라인의 스캔 홀드 구간 동안 도 18에 도시된 지연부의 입출력 신호를 보여 주는 파형도이다. 도 20은 도 18에 도시된 지연부를 상세히 보여 주는 도면이다.

도 18 내지 도 20을 참조하면, 스캔 홀드 제어 회로는 신호 전달부들[ST(N-1)~ST(N+2)] 각각의 출력 노드에 연결된 복수의 지연부들(400)을 포함한다.

지연부들(400)은 타이밍 콘트롤러(130)로부터의 제어 신호(DELAY)에 응답하여 크로스토크 예측 라인의 스캔 홀드 구간 동안 크로스토크 예측 라인에 연결된 신호 전달부로부터 출력된 게이트 펄스[SRO(N-1)~SRO(N+2)]를 차단하고, 게이트 오프 전압(VGH)을 표시패널의 게이트 라인에 공급한다. 스캔 홀드 구간에 데이터 라인들에 데이터 전압이 인가된 후, 지연부들(400)은 신호 전달부들[ST(N-1)~ST(N+2)]로부터의 게이트 펄스[SRO(N-1)~SRO(N+2)]를 지연 없이 게이트 라인들에 전달한다. 도 18 및 도 20에서, “SRO'(N-1)~SRO(N+2)”은 지연부(400)를 통과하여 표시패널의 게이트 라인들에 인가되는 게이트 펄스이다.

지연부들(400) 각각은 스위치 소자(S4)와 지연 회로(402)를 포함한다. 지연부들(400) 각각은 스캔 홀드 구간에 게이트 오프 전압(VGH)을 대응하는 게이트 라인에 공급하고, 스캔 홀드 구간 전후의 스캔 진행 구간 동안 지연 회로(402)를 통해 지연된 게이트 펄스를 대응하는 게이트 라인에 공급한다.

타이밍 콘트롤러(1300는 제어 신호(DELAY)를 발생하여 스위치 소자(S4)를 제어한다. 제어 신호(DELAY)는 스캔 홀드 구간 이외의 스캔 진행 구간 동안 제1 전압(또는 로우 전압, VL)으로 발생되고, 스캔 홀드 구간 동안 제2 전압(또는 하이 전압, VH)으로 발생된다. 스위치 소자(S4)는 제어 신호(DELAY)에 응답하여 복수의 입력 노드들 중 어느 하나를 선택하여 대응하는 게이트 라인에 연결한다.

신호 전달부[ST(N-1)~ST(N+2)]의 VST 노드에 캐리 신호(CAR)가 입력되고 정상적인 시프트 클럭(CLK1, CLK2)이 입력되면, 그 신호 전달부[ST(N-1)~ST(N+2)]는 게이트 펄스[SRO(N-1)~SRO(N+2)]를 출력한다. 스위치 소자(S4)는 제어 신호(DELAY)의 로우 전압(VL)에 응답하여 신호 전달부[ST(N-1)~ST(N+2)]로부터 출력되는 게이트 펄스[SRO(N-1)~SRO(N+2)]를 그대로 게이트 라인으로 전달한다.

크로스토크 예측 라인의 스캔 홀드 구간에서, 제어 신호(DELAY)가 하이 전압(VH)으로 반전된다. 이 때, 스위치 소자(S4)는 게이트 오프 전압(VGH)을 게이트 라인에 공급한다. 제어 신호(DELAY)의 하이 전압 구간이 길어지면, 스캔 홀드 구간이 길어진다. 제어 신호(DELAY)의 하이 전압 구간에서 캐리 신호(CAR)가 크로스토크 예측 라인에 연결된 신호 전달부의 VST 노드에 입력되어 그 신호 전달부로부터 게이트 펄스가 출력되지만, 스위치 소자(S4)는 신호 전달부의 출력 노드를 게이트 라인으로부터 전기적으로 분리시키고 게이트 오프 전압(VGH)을 게이트 라인에 인가한다. 스캔 홀드 구간에 데이터 라인들에 데이터 전압이 인가된다(S04, S05).

스캔 홀드 구간에 데이터 라인들에 데이터 전압이 인가된 후, 제어 신호(DELAY)가 로우 전압(VL)으로 반전된다. 이 때, 스위치 소자(S4)는 지연 회로(402)에 의해 지연된 게이트 펄스[SRO(N-1)~SRO(N+2)]를 게이트 라인들에 공급하여 크로스토크 예측 라인부터 스캔 진행을 재개시킨다(S06). 모든 픽셀 라인들의 스캔이 완료된 후에 스위치 소자(S4)가 리셋되어 신호 전달부[SRO(N-1)~SRO(N+2)]의 출력 노드를 게이트 라인에 연결한다.

본 발명은 스캔 홀드 제어 회로를 추가지 않고 시프트 클럭 변조 방법을 이용하여 크로스토크 예측 라인에서 스캔을 멈추어 스캔 진행을 지연시킬 수 있다. 시프트 클럭(CLK1, CLK4)은 타이밍 콘트롤러(130)의 제어 하에 그 듀티비(Duty ration), 주파수 등이 가변될 수 있다. 타이밍 콘트롤러(130)의 스캔 홀드 제어 회로는 도 21에 도시된 바와 같이 크로스토크 예측 라인의 스캔 홀드 구간에서 시프트 클럭(CLK1, CLK2)의 하이 구간을 증가시킨다. 그 결과, 도 5에 도시된 신호 전달부 회로와 도 21의 S04 및 S05 구간에서 알 수 있는 바와 같이 신호 전달부의 제1 CLK 노드의 전압이 스캔 홀드 구간에서 게이트 하이 전압(VGH)으로 고정되어 게이트 펄스가 출력되지 않고 게이트 오프 전압(VGH)을 유지한다. 스캔 홀드 구간 직후 크로스토크 예측 라인부터 스캐닝이 재개될 때(S06), 타이밍 콘트롤러(130)는 시프트 클럭(CLK1)을 게이트 온 전압(VGL)으로 반전시키고 정상적인 듀티비로 제어하여 신호 전달부로부터 게이트 펄스가 출력되도록 한다.

이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시패널 110: 데이터 구동부
112: 디멀티플렉서 어레이 113: 멀티플렉서 어레이
120: 게이트 구동부 130: 타이밍 콘트롤러
140: 전원부 200: 호스트 시스템
300: 디멀티플렉서 400: 지연부
EL : 발광 소자 DT: 구동 소자
Cst: 커패시터
M01~M06, SW, S1, S2, S3: 스위치 소자
ST(N-1)~ST(N+2): 신호 전달부 DST: 더미 신호 전달부
VST: 스타트 펄스 CAR: 캐리 신호
SRO(N-1)~SRO(N+2), SCANN-1)~SCAN(N+2): 게이트(스캔) 펄스
DSRO: 더미 게이트(스캔) 펄스

Claims

데이터 전압이 인가되는 복수의 데이터 라인들, 게이트 펄스가 인가되는 복수의 게이트 라인들, 복수의 픽셀 라인들, 및 상기 게이트 펄스를 발생하는 게이트 구동부를 포함한 표시패널; 및
상기 데이터 전압을 발생하는 데이터 구동부를 포함하고,
상기 픽셀 라인들 중에서 데이터 전압의 트랜지션 폭이 다른 픽셀 라인들 보다 큰 픽셀 라인의 스캔 타이밍에서 스캔 홀드 구간이 설정되고,
상기 스캔 홀드 구간 동안, 상기 데이터 전압의 트랜지션 폭이 큰 픽셀 라인의 픽셀들에 연결된 게이트 라인의 전압이 게이트 오프 전압으로 고정되고, 상기 데이터 라인들에 상기 데이터 전압이 공급되고,
상기 스캔 홀드 구간 후에 상기 게이트 펄스가 순차적으로 발생하여 상기 트랜지션 폭이 큰 픽셀 라인부터 스캐닝이 재개되는 표시장치.
제 1 항에 있어서,
상기 픽셀 라인들 각각은 복수의 픽셀들을 포함하고,
상기 픽셀들 각각은,
발광 소자;
상기 발광 소자에 전류를 공급하는 구동 소자; 및
복수의 스위치 소자들을 포함하고,
상기 스위치 소자들은 상기 게이트 라인을 통해 인가되는 게이트 온 전압에 응답하여 턴-온되고, 상기 게이트 라인들을 통해 인가되는 상기 게이트 오프 전압에 따라 턴-오프되는 표시장치.
제 1 항에 있어서,
상기 표시패널은,
더미 게이트 라인을 더 포함하고,
상기 스캔 홀드 구간 동안, 상기 더미 게이트 라인에 상기 게이트 펄스가 인가되는 표시장치.
제 3 항에 있어서,
상기 표시장치의 1 프레임 기간은,
상기 픽셀 라인들의 픽셀들에 연결된 게이트 라인들에 상기 게이트 펄스가 순차적으로 공급되어 상기 데이터 전압이 공급되어 상기 픽셀들에 픽셀 데이터가 기입되는 액티브 기간; 및
상기 액티브 기간 후의 버티컬 블랭크 구간을 포함하고,
상기 스캔 홀드 구간과 상기 크로스토크 예측 라인의 스캐닝 기간을 포함한 2 수평 기간 동안 동일한 데이터 전압이 반복하여 상기 데이터 라인들에 공급되고,
상기 스캔 홀드 구간 만큼 상기 버티컬 블랭크 구간이 작아지는 표시장치.
제 1 항에 있어서,
상기 게이트 구동부는,
스타트 펄스와 시프트 클럭을 입력 받고, 케스케이드 구조로 연결되어 상기 게이트 펄스를 순차적으로 발생하는 신호 전달부들을 포함하고,
상기 신호 전달부들 각각은,
상기 스타트 펄스 또는 이전 신호 전달부로부터의 캐리 신호가 입력되는 VST 노드;
상기 시프트 클럭이 입력되는 CLK 노드;
상기 게이트 오프 전압이 인가되는 VDD 노드;
게이트 온 전압이 인가되는 VSS 노드;
버퍼 트랜지스터들을 구동하기 위한 제1 및 제2 제어 노드들; 및
상기 게이트 펄스가 출력되는 출력 노드을 포함하는 표시장치.
제 5 항에 있어서,
상기 스캔 홀드 구간을 제어하는 스캔 홀드 제어 회로를 더 포함하고,
상기 스캔 홀드 제어 회로는,
상기 스타트 펄스를 입력 받는 입력 노드와 복수의 출력 노드들을 포함하고, 선택 신호가 지시하는 출력 노드를 통해 상기 스타트 펄스를 출력하는 디멀티플렉서; 및
상기 신호 전달부들 각각의 VST 노드에 연결된 제1, 제2 및 제3 스위치 소자들을 포함하고,
상기 제1 스위치 소자는 제1 제어신호에 응답하여 이전 신호 전달부로부터의 상기 캐리 신호를 대응하는 신호 전달부의 VST 노드에 전달하고,
상기 제2 스위치 소자는 제2 제어신호에 응답하여 상기 게이트 오프 전압을 상기 대응하는 신호 전달부의 VST 노드에 전달하고,
상기 제3 스위치 소자는 상기 디멀티플렉서와 동기되어 턴-온되어 상기 스타트 펄스를 상기 대응하는 신호 전단부의 VST 노드에 전달하고,
상기 스캔 홀드 구간에 상기 제1 및 제3 스위치 소자들이 턴-오프되고, 상기 제2 스위치 소자가 턴-온되는 표시장치.
제 5 항에 있어서,
상기 스캔 홀드 구간을 제어하는 스캔 홀드 제어 회로를 더 포함하고,
상기 스캔 홀드 제어 회로는,
상기 신호 전달부들 각각의 출력 노드에 연결된 복수의 지연부들을 더 포함하고,
상기 지연부들 각각은,
상기 스캔 홀드 구간 이외의 스캔 진행 구간 동안 제1 전압으로 발생되고, 상기 스캔 홀드 구간 동안 제2 전압으로 발생되는 제어 신호에 응답하여 복수의 입력 노드들 중 어느 하나를 선택하여 대응하는 게이트 라인에 연결하는 스위치 소자; 및
대응하는 신호 전달부로부터 출력되는 상기 게이트 펄스를 지연하는 지연 회로를 포함하고,
상기 지연부들 각각은 상기 스캔 홀드 구간에 상기 게이트 오프 전압을 대응하는 게이트 라인에 공급하고, 상기 스캔 홀드 구간 전후의 스캔 진행 구간 동안 상기 지연 회로를 통해 지연된 게이트 펄스를 상기 대응하는 게이트 라인에 공급하는 표시장치.
제 5 항에 있어서,
상기 스캔 홀드 구간을 제어하는 스캔 홀드 제어 회로를 더 포함하고,
상기 스캔 홀드 제어 회로는,
상기 스캔 홀드 구간 동안 상기 시프트 클럭의 전압을 상기 게이트 오프 전압으로 고정하는 표시장치.
데이터 전압이 인가되는 복수의 데이터 라인들, 게이트 펄스가 인가되는 복수의 게이트 라인들, 복수의 픽셀 라인들, 및 상기 게이트 펄스를 발생하는 게이트 구동부를 포함한 표시패널;
상기 데이터 전압을 발생하는 데이터 구동부; 및
입력 영상의 픽셀 데이터의 트랜지션 폭을 바탕으로 상기 픽셀 라인들 중에서 크로스토크 예측 라인을 선정하고, 상기 데이터 구동부에 상기 픽셀 데이터를 전송하고 상기 데이터 구동부와 상기 게이트 구동부를 제어하는 타이밍 콘트롤러를 포함하고,
상기 게이트 라인들에 상기 게이트 펄스가 인가되어 상기 픽셀 라인들이 순차적으로 스캐닝되고,
상기 크로스토크 예측 라인에서, 상기 크로스토크 예측 라인의 픽셀들에 연결된 게이트 라인의 전압이 게이트 오프 전압으로 고정되고, 상기 데이터 라인들에 상기 데이터 전압이 공급된 후에 상기 게이트 펄스가 순차적으로 발생하여 상기 크로스토크 예측 라인부터 스캐닝이 재개되는 표시장치.
제 9 항에 있어서,
상기 표시장치의 1 프레임 기간은,
상기 픽셀 라인들의 픽셀들에 연결된 게이트 라인들에 상기 게이트 펄스가 순차적으로 공급되어 상기 데이터 전압이 공급되어 상기 픽셀들에 픽셀 데이터가 기입되는 액티브 기간; 및
상기 액티브 기간 후의 버티컬 블랭크 구간을 포함하고,
상기 스캔 홀드 구간 만큼 상기 버티컬 블랭크 구간이 작아지는 표시장치.
입력 영상의 픽셀 데이터를 수신하는 단계;
상기 픽셀 데이터의 트랜지션 폭을 바탕으로 표시패널의 픽셀 라인들 중에서 크로스토크 예측 라인을 선정하는 단계;
상기 게이트 라인들에 상기 게이트 펄스를 인가하여 상기 픽셀 라인들을 순차적으로 스캐닝하는 단계; 및
상기 크로스토크 예측 라인에서, 상기 크로스토크 예측 라인의 픽셀들에 연결된 게이트 라인의 전압이 게이트 오프 전압으로 고정되고, 상기 데이터 라인들에 상기 데이터 전압이 공급된 후에 상기 게이트 펄스가 순차적으로 발생하여 상기 크로스토크 예측 라인부터 스캐닝이 재개되는 단계를 포함하는 표시장치의 구동 방법.