KR102601611B1 - 데이터 스위칭 장치와 이를 이용한 표시장치 - Google Patents

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Abstract

데이터 스위칭 장치와 이를 이용한 표시장치가 개시된다. 이 데이터 스위칭 장치는 입력 신호가 출력되는 채널과 제1 데이터 라인 사이에 연결되어 제1 기간 동안 제1 스위치 제어신호의 펄스에 따라 턴-온되어 입력 신호를 제1 데이터 라인에 연결하는 제1 스위치 소자, 및 상기 채널과 상기 제1 데이터 라인 사이에 연결되어 제2 기간 동안 제2 스위치 제어신호의 펄스에 따라 턴-온되어 상기 입력 신호를 상기 제1 데이터 라인에 연결하는 제2 스위치 소자를 포함한다.

Description

데이터 스위칭 장치와 이를 이용한 표시장치{DATA SWITCHING DEVICE AND DISPLAY DEVICE USING THE SAME}
본 발명은 데이터 스위칭 장치와 이를 이용한 표시장치에 관한 것이다.
평판 표시장치는 액정 표시장치(Liquid Crystal Display : LCD), 전계 발광 표시장치(Electroluminescence Display), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 등이 있다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 나뉘어진다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.
유기 발광 표시장치의 OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있다. OLED의 애노드와 캐소드에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 방출하게 된다.
픽셀 어레이의 픽셀들과, 픽셀들을 구동하기 위한 트랜지스터들의 구동 주파수가 높아지고, 구동 신호의 듀티비(duty ratio)가 높으면 스트레스 증가로 인하여 신뢰성이 낮아질 수 있다.
본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.
본 발명은 데이터 스위칭 장치의 신뢰성을 높여 수명을 개선할 수 있는 픽셀 회로와 이를 이용한 표시장치를 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 데이터 스위칭 장치는 입력 신호가 출력되는 채널과 제1 데이터 라인 사이에 연결되어 제1 기간 동안 제1 스위치 제어신호의 펄스에 따라 턴-온되어 입력 신호를 상기 제1 데이터 라인에 연결하는 제1 스위치 소자, 상기 채널과 제2 데이터 라인 사이에 연결되어 상기 제1 기간 동안 제2 스위치 제어신호의 펄스에 따라 턴-온되어 상기 입력 신호를 상기 제2 데이터 라인에 연결하는 제2 스위치 소자, 상기 채널과 상기 제1 데이터 라인 사이에 연결되어 제2 기간 동안 제3 스위치 제어신호의 펄스에 따라 턴-온되어 상기 입력 신호를 상기 제1 데이터 라인에 연결하는 제3 스위치 소자, 및 상기 채널과 상기 제2 데이터 라인 사이에 연결되어 상기 제2 기간 동안 제4 스위치 제어신호의 펄스에 따라 턴-온되어 상기 입력 신호를 상기 제2 데이터 라인에 연결하는 제4 스위치 소자를 포함한다.
본 발명의 다른 실시예에 따른 데이터 스위칭 장치는 입력 신호가 출력되는 채널과 제1 데이터 라인 사이에 연결되어 제1 기간 동안 제1 스위치 제어신호의 펄스에 따라 턴-온되어 입력 신호를 제1 데이터 라인에 연결하는 제1 스위치 소자; 상기 채널과 상기 제1 데이터 라인 사이에 연결되어 제2 기간 동안 제2 스위치 제어신호의 펄스에 따라 턴-온되어 상기 입력 신호를 상기 제1 데이터 라인에 연결하는 제2 스위치 소자; 및 상기 채널과 제2 데이터 라인 사이에 연결되어 상기 제1 및 제2 기간 동안 상기 입력 신호를 제2 데이터 라인에 공급하는 연결 라인을 포함한다.
본 발명의 표시장치는 상기 데이터 스위칭 장치를 포함한다.
본 발명은 데이터 구동부의 채널들과 데이터 라인들 사이에서 데이터 신호를 스위칭하는 데이터 스위칭 장치의 스위치 소자들의 배치를 변경하고, 스위치 제어신호의 듀티비를 줄임으로써 스위치 소자의 게이트 바이이스 스트레스(gate bias stress)를 낮출 수 있다. 본 발명은 데이터 스위칭 장치의 신뢰성을 높여 표시장치의 수명을 연장할 수 있다.
본 발명은 데이터 스위칭 장치가 포함된 베젤 영역을 줄일 수 있고, 데이터 라인들 간 RC 부하(Load)와 휘도 차이를 줄일 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2 내지 도 4는 본 발명에 적용 가능한 픽셀의 다양한 컬러 배치를 보여 주는 도면들이다.
도 5는 본 발명의 픽셀 회로의 일 예를 개략적으로 보여 주는 도면이다.
도 6은 데이터 스위칭 장치를 개략적으로 보여 주는 도면이다.
도 7은 본 발명의 제1 실시예에 따른 데이터 스위칭 장치의 일 예를 상세히 보여 주는 회로도이다.
도 8은 도 7에 도시된 데이터 스위칭 장치를 제어하기 위한 스위치 제어신호의 일 예를 보여 주는 파형도이다.
도 9는 본 발명의 제2 실시예에 따른 데이터 스위칭 장치의 일 예를 상세히 보여 주는 회로도이다.
도 10은 도 9에 도시된 데이터 스위칭 장치를 제어하기 위한 스위치 제어신호의 일 예를 보여 주는 파형도이다.
도 11은 도 9에 도시된 트랜지스터를 통해 데이터 신호가 데이터 라인으로 전송되는 경로와, 데이터 라인으로 직접 전송되는 경로를 보여 주는 도면이다.
도 12는 도 9에 도시된 회로에서 데이터 구동부로부터 출력되는 데이터 신호, 스위치 제어 신호, 스캔 신호, 및 서브 픽셀에 충전되는 데이터 신호의 전압을 보여 주는 파형도이다.
도 13은 스위치 제어신호가 게이트 오프 전압으로 변할 때 제1 데이터 라인에 인가되는 전압에 킥백(kickback)이 발생되는 예를 보여 주는 파형도이다.
도 14는 도 13에서 킥백 파형을 확대하여 보여 주는 파형도이다.
도 15 및 도 16은 서브 픽셀들 간 휘도 차이의 시인성을 줄이기 위한 데이터 스위칭 장치와 서브 픽셀들의 연결 방법들의 다양한 실시예들을 보여 주는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.
구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.
이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
픽셀들 각각은 컬러 구현을 위하여 컬러가 서로 다른 다수의 서브 픽셀들로 나뉘어지고, 서브 픽셀들 각각은 스위치 소자 또는 구동 소자로 이용되는 트랜지스터를 포함한다. 이러한 트랜지스터는 TFT(Thin Film Transistor)로 구현될 수 있다.
표시장치의 구동 회로는 입력 영상의 픽셀 데이터를 픽셀들에 기입한다. 평판 표시장치의 구동 회로는 데이터 신호를 데이터 라인들에 공급하는 데이터 구동부와, 게이트 신호를 게이트 라인들에 공급하는 게이트 구동부 등을 포함한다.
본 발명의 표시장치는 데이터 스위칭 장치를 포함한다. 데이터 스위칭 장치를 이용하여 데이터 구동부로부터 입력되는 데이터 신호를 공급한다.
본 발명의 데이터 스위칭 장치, 픽셀 회로, 게이트 구동부 등은 다수의 트랜지스터들을 포함하여 표시패널의 기판 상에 직접 형성될 수 있다. 이러한 트랜지스터들은 MOSFET(Metal-Oxide-Semiconductor FET) 구조의 TFT로 구현될 수 있으며, 산화물 반도체를 포함한 Oxide TFT 또는 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT일 수 있다.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)할 수 있다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정된다. 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다.
트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH 또는 VEH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL 또는 VEL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL 또는 VEL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH 또는 VEH)일 수 있다. 이하의 실시예에서, 픽셀 회로의 트랜지스터들이 p 채널 트랜지스터로 구현된 예를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 전계 발광 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. 본 발명의 기술적 사상은 유기발광 표시장치에 국한되지 않고, 무기발광 물질을 포함한 무기발광 표시장치에 적용될 수 있다.
도 1 내지 도 5를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100), 표시패널(100)의 픽셀들에 픽셀 데이터를 기입(write)하기 위한 표시패널 구동회로, 및 픽셀들과 표시패널 구동회로의 구동에 필요한 전원을 발생하는 전원부(140)를 포함한다.
표시패널(100)은 화면 상에서 입력 영상을 표시하는 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA)는 다수의 데이터 라인들(102, 1021~1026), 데이터 라인들(103)과 교차되는 다수의 게이트 라인들(103), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 픽셀 어레이(AA)는 다수의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 라인들(L1~Ln) 각각은 표시패널(100)의 픽셀 어레이(AA)에서 라인 방향(X)을 따라 배치된 1 라인의 픽셀들을 포함한다. 1 픽셀 라인에 배치된 픽셀들은 게이트 라인들(103)을 공유한다. 데이터 라인 방향을 따라 컬럼 방향(Y)으로 배치된 서브 픽셀들은 동일한 데이터 라인(102, 1021~1026)을 공유한다. 1 수평 기간(1H)은 1 프레임 기간을 픽셀 라인들(L1~Ln)의 총 개수로 나눈 시간이다.
표시패널(100)은 플렉시블 표시패널로 제작될 수 있다. 플렉시블 표시패널은 플라스틱 기판을 이용하는 투명 OLED 패널로 구현될 수 있다. 플라스틱 OLED 패널은 백 플레이트(Back plate) 상에 접착된 유기 박막 필름 상에 픽셀 어레이(AA)가 형성될 수 있다.
플라스틱 OLED의 백 플레이트는 PET(Polyethylene terephthalate) 기판일 수 있다. 백 플레이트 상에 유기 박막 필름이 형성된다. 유기 박막 필름 상에 픽셀 어레이(AA)와 터치 센서 어레이가 형성될 수 있다. 백 플레이트는 픽셀 어레이가 습도에 노출되지 않도록 유기 박막 필름을 향하는 투습을 차단한다. 유기 박막 필름은 얇은 PI(Polyimide) 필름 기판일 수 있다. 유기 박막 필름 상에 도시하지 않은 절연 물질로 다층의 버퍼막이 형성될 수 있다. 유기 박막 필름 상에 픽셀 어레이와 터치 센서 어레이에 인가되는 전원이나 신호를 공급하기 위한 배선들이 형성될 수 있다.
픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀(이하 "R 서브 픽셀"이라 함), 녹색 서브 픽셀(이하 "G 서브 픽셀"이라 함), 청색 서브 픽셀(이하 "B 서브 픽셀"이라 함)로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀(이하, "W 서브 픽셀"이라 함)을 더 포함할 수 있다. 서브 픽셀들(101) 각각은 픽셀 회로를 포함한다. 이하에서 픽셀은 서브 픽셀과 같은 의미로 해석될 수 있다.
픽셀들은 리얼(real) 컬러 픽셀과, 펜타일(pentile) 픽셀로 배치될 수 있다. 펜타일 픽셀은 미리 설정된 펜타일 픽셀 렌더링 알고리즘(pixel rendering algorithm)을 이용하여 도 2에 도시된 바와 같이 컬러가 다른 두 개의 서브 픽셀들을 하나의 픽셀로 구동하여 리얼 컬러 픽셀 보다 높은 해상도를 구현할 수 있다. 펜타일 픽셀 렌더링 알고리즘은 픽셀들 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상한다.
리얼 컬러 픽셀의 경우, 하나의 픽셀이 도 3에 도시된 바와 같이 R, G 및 B 서브 픽셀로 구성될 수 있다. 도 4의 예는 픽셀들 각각에 W 서브 픽셀이 추가된 예이다.
서브 픽셀들(101)은 픽셀 회로를 포함한다. 픽셀 회로는 데이터 라인(102, 1021~1026)과 게이트 라인(103)에 연결된다.
픽셀 회로는 발광 소자(OLED), 구동 소자, 하나 이상의 스위치 소자, 및 하나 이상의 커패시터를 포함할 수 있다. 구동 소자와 스위치 소자 각각은 트랜지스터로 구현될 수 있다. 픽셀 회로의 트랜지스터들은 도 4에 도시된 바와 같이 p 채널 TFT 기반으로 구현될 수 있으나 이에 한정되지 않는다.
픽셀 회로는 도 5와 같이, 제1 내지 제3 회로부들(10, 20, 30)과, 제1 내지 제3 연결부들(12, 23, 13)를 포함할 수 있다. 픽셀 회로에서 하나 이상의 구성 요소가 생략되거나 추가될 수 있다.
제1 회로부(10)는 픽셀 구동 전압(VDD)을 구동 소자(DT)에 공급한다. 구동 소자(DT)는 게이트(DRG), 소스(DRS), 및 드레인(DRD)을 포함한 트랜지스터이다. 제2 회로부(20)는 구동 소자(DT)의 게이트(DRG)에 연결된 커패시터(Cst)를 충전하고, 1 프레임 기간 동안 커패시터(Cst)의 전압을 유지한다. 제3 회로부(30)는 구동 소자(DT)를 통해 픽셀 구동 전압(VDD)으로부터 공급되는 전류를 발광 소자(EL)에 제공하여 전류를 빛으로 전환한다. 제1 내지 제3 회로부들(10, 20, 30)은 하나 이상의 스위치 소자를 포함할 수 있다. 제1 내지 제3 회로부들(10, 20, 30)은 발광 소자(OLED)와 구동 소자(DT)의 문턱 전압(Vth)을 센싱하고 그 문턱 전압(Vth) 만큼 데이터 전압(Vdata)을 보상하는 내부 보상 회로를 포함할 수 있다.
제1 연결부(12)는 제1 회로부(10)와 제2 회로부(20)를 연결한다. 제2 연결부(23)는 제2 회로부(20)와 제3 회로부(30)를 연결한다. 제3 연결부(13)는 제3 회로부(30)와 제1 회로부(10)를 연결한다.
표시패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이(AA)에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
전원부(140)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이와 표시패널 구동회로의 구동에 필요한 직류(DC) 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(140)는 도시하지 않은 호스트 시스템으로부터의 직류 입력 전압을 조정하여 감마 기준 전압(VGMA), 게이트 온 전압(VGL). 게이트 오프 전압(VGH), 픽셀 구동 전압(VDD), 저전위 전원 전압(VSS) 등의 직류 전압을 발생할 수 있다. 감마 기준 전압(VGMA)은 데이터 구동부(110)에 공급된다. 게이트 온 전압(VGL)과 게이트 오프 전압(VGH)은 데이터 스위칭 장치(112)와 게이트 구동부(120)에 공급될 수 있다. 픽셀 구동 전압(VDD)과 저전위 전원 전압(VSS)은 픽셀들에 공통으로 공급된다.
표시패널 구동회로는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터(디지털 데이터)를 기입한다.
표시패널 구동회로는 데이터 구동부(110)와 게이트 구동부(120)를 구비한다. 표시패널 구동회로는 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치된 데이터 스위칭 장치(112)를 더 구비한다.
데이터 스위칭 장치(112)는 데이터 구동부(110)의 한 채널을 다수의 데이터 라인들(1021~1026)에 순차적으로 연결하여 데이터 구동부(110)의 한 채널로부터 출력되는 데이터 전압을 데이터 라인들(1021~1026)에 시분할 분배한다. 따라서, 데이터 스위칭 장치(112)는 데이터 구동부(110)의 채널 개수를 줄일 수 있다. 데이터 스위칭 장치(112)는 표시패널(100)의 상단 또는 하단 베젤(BZ)에 형성될 수 있다.
데이터 구동부(110)는 다수의 소스 드라이브 IC들로 구현될 수 있다. 데이터 스위칭 장치(112)가 적용되면, 동일 해상도에서 필요한 소스 드라이브 IC(Integrated Circuit)들의 개수가 감소될 수 있으므로 회로 비용이 저감될 수 있다. 표시패널 구동회로는 터치 센서들을 구동하기 위한 터치 센서 구동부를 더 구비할 수 있다. 터치 센서 구동부는 도 1에서 생략되어 있다. 모바일 기기에서 타이밍 콘트롤러(130), 전원부(140), 데이터 구동부(110) 등은 하나의 드라이브 IC에 집적될 수 있다.
표시패널 구동회로는 저속 구동 모드로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 프레임 개수 만큼 변화가 없을 때 표시장치의 소비 전력을 줄이기 위하여 설정될 수 있다. 저속 구동 모드는 정지 영상이 일정 시간 이상 입력될 때 픽셀들의 리프레쉬 레이트(Refresh rate)를 낮춤으로써 표시패널 구동회로와 표시패널(100)의 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나, 사용자 명령 또는 입력 영상이 소정 시간 이상 표시패널 구동 회로에 입력되지 않을 때 표시패널 구동 회로는 저속 구동 모드로 동작할 수 있다.
데이터 구동부(110)는 DAC(Digital to Analog Converter)를 이용하여 매 프레임 기간마다 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 신호(Vdata)를 발생한다. 감마 기준 전압(VGMA)은 분압 회로를 통해 계조별로 분압된다. 감마 기준 전압(VGMA)으로부터 분압된 감마 보상 전압은 데이터 구동부(110)의 DAC에 제공된다. 데이터 신호(Vdata)는 데이터 구동부(110)의 채널들(도 2의 CH1, CH2) 각각에서 출력 버퍼(AMP)를 통해 출력된다.
데이터 구동부(110)에서 하나의 채널에 포함된 출력 버퍼(AMP)는 데이터 스위칭 장치(112)를 통해 이웃한 데이터 라인들(1021~ 1026)에 순차적으로 연결될 수 있다.
게이트 구동부(120)는 픽셀 어레이(AA)의 TFT 어레이와 함께 표시패널(100) 상의 베젤 영역(Bezel, BZ) 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트(shift)시킴으로써 그 신호들을 게이트 라인들(103)에 순차적으로 공급할 수 있다.
게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(103)로 순차적으로 출력한다. 게이트 신호는 도 6에 도시된 바와 같이 데이터 신호(Vdata)에 동기되는 스캔 신호(SCAN)를 포함할 수 있다. 게이트 신호는 데이터 전압이 충전된 픽셀들의 발광 시간을 정의하는 발광 제어 신호(EM)를 더 포함할 수 있다.
게이트 구동부(120)는 제1 게이트 구동부(121)와 제2 게이트 구동부(122)를 포함할 수 있다. 제1 게이트 구동부(121)는 타이밍 콘트롤러(130)로부터의 스타트 펄스(start pulse)와 시프트 클럭(Shift clock)에 응답하여 스캔 신호(SCAN)를 출력하고, 시프트 클럭 타이밍에 맞추어 스캔 신호(SCAN)를 시프트한다. 제2 게이트 구동부(122)는 타이밍 콘트롤러(130)로부터의 스타트 펄스와 시프트 클럭에 응답하여 발광 제어 신호(EM)를 출력하고, 시프트 클럭에 따라 발광 제어 신호(EM)를 순차적으로 시프트한다. 베젤(bezel)이 없는 모델의 경우에, 게이트 구동부들(121, 122)을 구성하는 스위치 소자들이 픽셀 어레이 내에 분산 배치될 수 있다.
타이밍 콘트롤러(130)는 도시하지 않은 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭(CLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 데이터 인에이블신호(DE)는 1 수평 기간(1H)의 주기를 갖는다.
호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기, 웨어러블 기기의 메인 보드를 포함할 수 있다.
타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동회로의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 타이밍 콘트롤러(130)는 저속 구동 모드에서 픽셀들의 리프레쉬 레이트를 낮추기 위하여 프레임 주파수를 1Hz ~ 30Hz 사이의 주파수로 낮출 수 있다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로서 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호, 데이터 스위칭 장치(112)의 동작 타이밍을 제어하기 위한 스위치 제어신호(MUX1, MUX2), 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 게이트 타이밍 신호는 스타트 펄스와 시프트 클럭을 포함할 수 있다.
타이밍 콘트롤러(130)로부터 출력된 스위치 제어 신호와, 게이트 타이밍 제어신호의 전압 레벨은 도시하지 않은 레벨 시프터(Level shifter)를 통해 게이트 온 전압(VGH)과 게이트 오프 전압(VGL)으로 변환되어 데이터 스위칭 장치(112)와 게이트 구동부(120)에 공급될 수 있다. 레벨 시프터는 타이밍 콘트롤러(120)로부터의 입력 신호의 로우 레벨 전압(low level voltage)을 게이트 오프 전압(VGL)으로 변환하고, 입력 신호의 하이 레벨 전압(high level voltage)을 게이트 온 전압(VGH)으로 변환한다.
도 6은 데이터 스위칭 장치를 개략적으로 보여 주는 도면이다.
데이터 스위칭 장치(112)는 도 6에 도시된 바와 같이 디멀티플렉서(Demultiplexer, DEMUX)를 포함할 수 있다.
디멀티플렉서(21, 22)는 입력 노드가 하나이고 출력 노드가 N(N은 2 이상의 양의 정수)인 1:N 디멀티플렉서일 수 있다. 도 6의 예에서, 데이터 스위칭 장치(112)의 디멀티플렉서들(21, 22)은 1:2 디멀티플렉서로 예시되었으나 이에 한정되지 않는다. 예를 들어, 디멀티플렉서(21, 22) 각각은 1:3 디멀티플렉서로 구현되어 데이터 구동부(110)에서 하나의 채널을 세 개의 데이터 라인들에 순차적으로 연결할 수 있다. 데이터 스위칭 장치(112)는 표시패널(100)의 기판 상에 직접 형성되거나, 데이터 구동부(110)와 함께 하나의 드라이브 IC에 집적될 수 있다.
도 6의 예에서, 서브 픽셀들 각각은 픽셀 스위치 소자들(T1~T4)을 포함한다. P1~P4는 서브 픽셀의 용량(capacitance)이다. 픽셀 스위치 소자들(T1~T4)은 스캔 신호(SCAN)의 게이트 온 전압에 따라 턴-온되어 데이터 라인들(1021~1024)을 픽셀 전극에 연결하여 데이터 신호(Vdata)를 픽셀 전극에 공급한다.
도 7은 데이터 스위칭 장치(112)의 제1 실시예를 상세히 보여 주는 회로도이다. 도 8은 도 7에 도시된 데이터 스위칭 장치를 제어하기 위한 스위치 제어신호의 일 예를 보여 주는 파형도이다.
도 7 및 도 8을 참조하면, 데이터 스위칭 장치(112)는 제1 기간 동안 제1 스위치 제어신호(MUXA)의 펄스에 따라 턴-온되어 데이터 구동부의 제1 채널(CH1)을 제1 데이터 라인(1021)에 연결하는 제1 스위치 소자(MA), 제1 기간 동안 제2 스위치 제어신호(MUXB)의 펄스에 따라 턴-온되어 제1 채널(CH1)을 제2 데이터 라인(1022)에 연결하는 제2 스위치 소자(MB), 제2 기간 동안 제3 스위치 제어신호(MUXC)의 펄스에 따라 턴-온되어 제1 채널(CH1)을 제1 데이터 라인(1021)에 연결하는 제3 스위치 소자(MC), 및 제2 기간 동안 제4 스위치 제어신호(MUXD)의 펄스에 따라 턴-온되어 제1 채널(CH1)을 제2 데이터 라인(1022)에 연결하는 제4 스위치 소자(MD)를 포함한다. 제1 및 제2 기간 각각이 1 프레임 기간일 수 있다.
데이터 스위칭 장치(112)의 디멀티플렉서들(21, 22) 각각은 제1 내지 제4 스위치 소자들(MA~MD)를 포함한다.
데이터 구동부(110)에서 채널과 데이터 라인들 사이에 데이터 스위칭 장치의 스위치 소자들(MA~MD)가 연결된다. 예를 들어, 데이터 구동부(110)의 기수 번째 채널(CH1, CH3)과, 기수 번째 데이터 라인(1021, 1023)에 제1 및 제3 스위치 소자들(MA, MC)이 연결될 수 있다. 데이터 구동부(110)의 우수 번째 채널(CH2, CH4)과, 우수 번째 데이터 라인(1022, 1024)에 제2 및 제4 스위치 소자들(MB, MD)이 연결될 수 있다.
제1 및 제2 스위치 소자들(MA, MB)은 제N 프레임 기간(FRN) 동안 각각 제1 및 제2 스위치 제어신호(MUXA, MUXB)의 게이트 온 전압(VGH)에 따라 턴-온되어 데이터 전압을 데이터 라인들(1021~1024)에 공급한다. 제1 및 제2 스위치 제어신호들(MUXA, MUXB)의 펄스는 제N 프레임 기간(FRN) 동안 50%의 듀티비로 발생될 수 있다. 제1 및 제2 스위치 제어신호들(MUXA, MUXB)은 제N+1 프레임 기간(FRN+1) 동안 오프 상태를 유지한다. 제2 스위치 제어신호(MUXB)는 제N 프레임 기간(FRN) 동안 제1 스위치 제어신호(MUXA)의 펄스에 비하여 180° 위상 지연될 수 있다. 따라서, 제1 및 제2 스위치 제어신호(MUXA, MUXB)의 듀티비는 평균 25%이다. 제N 프레임 기간(FRN)은 기수 번째 프레임 기간일 수 있다. 제N+1 프레임 기간(FRN+1)은 우수 번째 프레임 기간일 수 있다.
제3 및 제4 스위치 제어신호(MUXB, MUXD)는 제N 프레임 기간(FRN) 동안 게이트 오프 전압(VGL)을 유지하고, 제N+1 프레임 기간(FRN+1) 동안 게이트 온 전압(VGH)의 펄스로 발생된다. 제3 및 제4 스위치 제어신호들(MUXC, MUXD)은 제N 프레임 기간(FRN) 동안 오프 상태를 유지한다. 제3 및 제4 스위치 제어신호들(MUXC, MUXD)의 펄스는 제N+1 프레임 기간(FRN+1) 동안 50%의 듀티비로 발생될 수 있다. 제4 스위치 제어신호(MUXD)는 제N+1 프레임 기간(FRN+1) 동안 제3 스위치 제어신호(MUXC)의 펄스에 비하여 180° 위상 지연될 수 있다. 따라서, 제3 및 제4 스위치 제어신호(MUXC, MUXD)의 듀티비는 평균 25%이다.
스위치 소자들(MA~MB)은 Oxide TFT로 구현되는 경우, 50%에서 신뢰성이 보장될 수 없다. 본 발명은 스위칭 소자들(MA~MD)을 25%의 듀티비로 제어함으로써 스위치 소자들(MA~MD)의 게이트 바이어스 스트레스를 줄인다. 따라서, 데이터 스위칭 장치(112)의 신뢰성이 개선되고, 표시장치의 수명이 연장될 수 있다.
도 7과 같은 데이터 스위칭 장치(112)는 스위치 소자들(MA~MD)의 개수 증가로 인하여 표시패널(100)의 상단 또는 하단 베젤이 넓어질 수 있다. 이하의 실시예들은 스위치 소자들(MA~MD)의 듀티비를 줄여 스위치 소자들(MA~MD)의 게이트 바이어스 스트레스를 줄이고, 베젤 영역을 줄일 수 있다.
도 9는 본 발명의 제2 실시예에 따른 데이터 스위칭 장치의 일 예를 상세히 보여 주는 회로도이다. 도 10은 도 9에 도시된 데이터 스위칭 장치를 제어하기 위한 스위치 제어신호의 일 예를 보여 주는 파형도이다. 도 11은 도 9에 도시된 트랜지스터를 통해 데이터 신호가 데이터 라인으로 전송되는 경로와, 데이터 라인으로 직접 전송되는 경로를 보여 주는 도면이다. 도 12는 도 9에 도시된 회로에서 데이터 구동부로부터 출력되는 데이터 신호, 스위치 제어 신호, 스캔 신호, 및 서브 픽셀에 충전되는 데이터 신호의 전압을 보여 주는 파형도이다. 도 9 내지 도 12에서, “Vdata(n)”은 데이터 구동부(110)의 DAC로부터 출력되는 데이터 신호의 전압이다. “DATA(n)”은 제1 데이터 라인(1021)에 인가되는 데이터 신호이고, “DATA(n+1)”은 제2 데이터 라인(1022)에 인가되는 데이터 신호이다. “Vp1”은 제1 데이터 라인(1021)에 연결된 서브 픽셀에 충전되는 데이터 신호의 전압이다. “Vp2”는 제2 데이터 라인(1022)에 연결된 서브 픽셀에 충전되는 데이터 신호의 전압이다.
도 9 내지 도 12를 참조하면, 데이터 스위칭 장치(112)는 입력 신호가 출력되는 제1 채널(CH1)과 제1 데이터 라인(1021) 사이에 연결되어 제1 기간 동안 제1 스위치 제어신호(MUXA)의 펄스에 따라 턴-온되어 입력 신호를 제1 데이터 라인(1021)에 연결하는 제1 스위치 소자(M1), 제1 채널(CH1)과 제1 데이터 라인(1021) 사이에 연결되어 제2 기간 동안 제2 스위치 제어신호(MUXB)의 펄스에 따라 턴-온되어 입력 신호를 제1 데이터 라인(1021)에 연결하는 제2 스위치 소자(M2), 및 제1 채널(CH1)과 제2 데이터 라인(1022) 사이에 연결되어 제1 및 제2 기간 동안 입력 신호를 제2 데이터 라인(1022)에 공급하는 연결 라인(90)을 포함한다.
디멀티플렉서들(21, 22) 각각은 하나의 채널(CH1, CH2)을 하나의 데이터 라인에 교대로 연결하는 스위치 소자들(M1, M2)과, 하나 이상의 연결 라인(90)을 포함한다. 디멀티플렉서들(21, 22)은 도 9 내지 도 12에서 1:2 디멀티플렉서를 예시하였으나 이에 한정되지 않는다.
제1 디멀티플렉서(21)는 데이터 구동부(110)의 제1 채널(CH1)을 제1 및 제2 데이터 라인들(1021, 1022)에 연결한다. 제1 디멀티플렉서(21)는 제1 채널(CH1)을 제1 데이터 라인(1021)에 소정 시간 주기로 교대로 연결하는 제1 및 제2 스위치 소자들(M1, M2)을 포함한다. 여기서, 소정 시간은 1 프레임 기간일 수 있다. 제1 디멀티플렉서(21)는 제1 채널(CH1)과 제2 데이터 라인(1022)을 연결하는 연결 라인(90)을 포함한다. 연결 라인(90)은 스위치 소자를 포함하지 않는다.
제2 디멀티플렉서(22)는 데이터 구동부(110)의 제2 채널(CH2)을 제3 및 제4 데이터 라인들(1023, 1024)에 연결한다. 제2 디멀티플렉서(22)는 제2 채널(CH2)을 제3 데이터 라인(1023)에 소정 시간 주기로 교대로 연결하는 제1 및 제2 스위치 소자들(M1, M2)을 포함한다. 여기서, 소정 시간은 1 프레임 기간일 수 있다. 제2 디멀티플렉서(22)는 제2 채널(CH2)과 제4 데이터 라인(1024)을 연결하는 연결 라인(90)을 포함한다. 연결 라인(90)은 스위치 소자를 포함하지 않는다.
디멀티플렉서들(21, 22) 각각의 제1 스위치 소자들(M1)의 게이트에 제1 스위치 제어신호(MUXA)가 공통으로 입력되어 동시에 온/오프된다. 디멀티플렉서들(21, 22) 각각의 제2 스위치 소자들(M2)의 게이트에 제2 스위치 제어신호(MUXB)가 공통으로 입력되어 동시에 온/오프된다.
제1 스위치 제어 신호(MUXA)의 펄스는 50%의 듀티비로 제N 프레임 기간(FRN) 동안 게이트 온 전압(VGH)으로 발생될 수 있다. 제1 스위치 제어 신호(MUXA)는 제N+1 프레임 기간(FRN+1) 동안 게이트 오프 전압(VGL)을 유지한다. 따라서, 제1 스위치 제어신호(MUXA)의 평균 듀티비가 평균 25%이기 때문에 제1 스위치 소자(M1)는 25%의 듀티비로 턴-온될 수 있다.
제2 스위치 제어 신호(MUXB)의 펄스는 50%의 듀티비로 제N+1 프레임 기간(FRN) 동안 게이트 온 전압(VGH)으로 발생될 수 있다. 제2 스위치 제어 신호(MUXA)의 펄스는 제1 스위치 제어신호(MUXA)의 펄스에 비하여 그 위상이 180°지연될 수 있다. 제2 스위치 제어 신호(MUXB)는 제N 프레임 기간(FRN) 동안 게이트 오프 전압(VGL)을 유지한다. 제1 및 제2 스위치 소자들(M1, M2)은 교대로 1 프레임 기간 동안 오프 상태로 유지된다. 제2 스위치 제어신호(MUXB)의 평균 듀티비가 평균 25%이기 때문에 제2 스위치 소자(M2)는 25%의 듀티비로 턴-온될 수 있다.
한편, 제1 및 제2 스위치 소자들(M1, M2)이 턴-온되어 제1 데이터 라인(1021)에 데이터 신호(DATA(n))가 인가될 때, 데이터 라인의 RC 부하(Load)가 대략 두 배 증가될 수 있다. 이에 비하여, 스위치 소자들(M1, M2) 모두가 오프되고 연결 라인(90)을 통해 제2 데이터 라인(1022)에 데이터 신호(DATA(n+1)가 인가될 때 제1 데이터 라인(1021)이 충전될 때 보다 데이터 라인의 RC 부하가 감소될 수 있다. 이는 연결 라인(90)에 스위치 소자가 없기 때문에 스위치 소자들(M1, M2) 중 어느 하나가 턴-온되어 제1 데이터 라인(1021)에 데이터 신호(DATA(n))가 충전될 때 두 개의 데이터 라인들이 연결되기 때문이다. 데이터 라인들 간의 RC 부하 차이로 인하여, 데이터 라인들 간에 데이터 신호 전압의 충전양이 달라질 수 있다. 그 결과, 이웃한 픽셀들 간에 휘도 차이가 보일 수 있다.
이러한 데이터 라인들의 RC 부하 차이를 보상하기 위하여, 도 12에 도시된 바와 같이, 스위치 제어신호(MUXA, MUXB)의 펄스 폭이 1/2 수평 기간(1/2 H) 보다 넓게 1 수평 기간 이하의 폭으로 설정될 수 있다. 스위치 제어 신호(MUXA, MUXB)의 펄스 폭이 커지면, 데이터 라인들의 충전 시간이 증가하여 데이터 라인의 충전양이 증가될 수 있다. 한편, 스캔 신호(SCAN)는 1 수평 기간 동안, N 개의 서브 픽셀들에 데이터가 순차적으로 기입될 수 있도록 1/N 수평 기간 이하의 펄스폭으로 발생된다. 도 12의 예에서 스캔 신호(SCAN)의 펄스폭은 스위치 제어신호(MUXA, MUXB)의 펄스 폭 보다 적은 값 예를 들어, 대략 1/2 수평 기간(1/2 H)으로 설정될 수 있다.
전술한 바와 같이, 제1 및 제2 데이터 라인들(1021, 1022) 중에, 제1 데이터 라인(1021)에 데이터 스위칭 장치(112)의 스위치 소자들(M1, M2)이 연결될 수 있다. 이 경우, 스위치 제어신호(MUXA, MUXB)가 게이트 오프 전압(VGL)로 변할 때 도 13 및 도 14에 도시된 바와 같이 제1 데이터 라인(1021)에 인가되는 전압에 킥백(kickback)이 발생될 수 있다. 이에 비하여, 제2 데이터 라인(1022)은 데이터 스위칭 장치(112)의 스위치 소자들(M1, M2)에 연결되지 않기 때문에 제2 데이터 라인(1022)에 데이터 신호가 충전될 때 킥백이 없다. 이로 인하여, 서브 픽셀들 간 휘도 차이가 보일 수 있다. 이러한 현상을 줄이기 위하여, 본 발명은 도 15 및 도 16의 예와 같이 휘도 기여도가 낮은 컬러의 서브 픽셀들과 연결된 데이터 라인들에 스위치 소자(M1, M2)를 연결할 수 있다.
도 15의 예는 R, G, B, 및 W 서브 픽셀들을 포함한 픽셀 어레이를 나타낸다. 이 예에서, 데이터 스위칭 장치(112)의 스위치 소자들(M1, M2)은 상대적으로 휘도 기여도가 낮은 서브 픽셀들 예를 들어, R 서브 픽셀들과 B 서브 픽셀들에 연결된 데이터 라인들에 연결된다. 도 15에서, R1 및 R2는 R 서브 픽셀들(P1, P3)에 공급될 R 데이터 신호이다. B1 및 B2는 B 서브 픽셀들(P5, P7)에 공급될 B 데이터 신호이다. G1 및 G2는 G 서브 픽셀들(P2, P4)에 공급될 G 데이터 신호이다. W1 및 W2는 W 서브 픽셀들(P6, P8)에 공급될 B 데이터 신호이다. T1~T8은 픽셀 스위치 소자이다.
도 16의 예는 R, G 및 B 서브 픽셀들을 포함한 픽셀 어레이를 나타낸다. 이 예에서, 데이터 스위칭 장치(112)의 스위치 소자들(M1, M2)은 상대적으로 휘도 기여도가 낮은 서브 픽셀들 예를 들어, R 서브 픽셀들과 B 서브 픽셀들에 연결된 데이터 라인들에 연결된다. 도 16에서, R1 및 R2는 R 서브 픽셀들(P1, P3)에 공급될 R 데이터 신호이다. B1 및 B2는 B 서브 픽셀들(P5, P6)에 공급될 B 데이터 신호이다. G1 및 G2는 G 서브 픽셀들(P2, P4)에 공급될 G 데이터 신호이다. T1~T6은 픽셀 스위치 소자이다.
데이터 스위칭 장치의 다양한 실시예들은 다음과 같이 설명될 수 있다.
실시예1: 데이터 스위칭 장치는 입력 신호가 출력되는 채널과 제1 데이터 라인 사이에 연결되어 제1 기간 동안 제1 스위치 제어신호의 펄스에 따라 턴-온되어 입력 신호를 상기 제1 데이터 라인에 연결하는 제1 스위치 소자(MUXA); 상기 채널과 제2 데이터 라인 사이에 연결되어 상기 제1 기간 동안 제2 스위치 제어신호의 펄스에 따라 턴-온되어 상기 입력 신호를 상기 제2 데이터 라인에 연결하는 제2 스위치 소자(MUXB); 상기 채널과 상기 제1 데이터 라인 사이에 연결되어 제2 기간 동안 제3 스위치 제어신호의 펄스에 따라 턴-온되어 상기 입력 신호를 상기 제1 데이터 라인에 연결하는 제3 스위치 소자(MUXC); 및 상기 채널과 상기 제2 데이터 라인 사이에 연결되어 상기 제2 기간 동안 제4 스위치 제어신호의 펄스에 따라 턴-온되어 상기 입력 신호를 상기 제2 데이터 라인에 연결하는 제4 스위치 소자(MUXD)를 포함한다.
실시예2: 상기 제1 및 제2 스위치 제어신호의 펄스들은 상기 제1 기간 동안 발생되고, 상기 제1 및 제2 스위치 제어신호는 상기 제2 기간 동안 오프 전압을 유지할 수 있다. 상기 제3 및 제4 스위치 제어신호의 펄스들은 상기 제2 기간 동안 발생되고, 상기 제3 및 제4 스위치 제어신호는 상기 제1 기간 동안 오프 전압을 유지할 수 있다.
상기 제1 내지 제2 스위치 제어신호들 각각의 평균 듀티비가 25%이다.
실시예3: 상기 제2 스위치 제어신호의 펄스가 상기 제1 기간 동안 제1 스위치 제어신호의 펄스보다 지연되고, 상기 제4 스위치 제어신호의 펄스가 상기 제2 기간 동안 제3 스위치 제어신호의 펄스보다 지연될 수 있다.
상기 제1 및 제2 스위치 소자는 상기 제1 기간 동안 교대로 턴-온되고, 상기 제3 및 제4 스위치 소자는 상기 제2 기간 동안 교대로 턴-온될 수 있다.
상기 제1 및 제2 기간 각각이 1 프레임 기간일 수 있다.
실시예5: 데이터 스위칭 장치는 입력 신호가 출력되는 채널과 제1 데이터 라인 사이에 연결되어 제1 기간 동안 제1 스위치 제어신호의 펄스에 따라 턴-온되어 입력 신호를 제1 데이터 라인에 연결하는 제1 스위치 소자; 상기 채널과 상기 제1 데이터 라인 사이에 연결되어 제2 기간 동안 제2 스위치 제어신호의 펄스에 따라 턴-온되어 상기 입력 신호를 상기 제1 데이터 라인에 연결하는 제2 스위치 소자; 및 상기 채널과 제2 데이터 라인 사이에 연결되어 상기 제1 및 제2 기간 동안 상기 입력 신호를 제2 데이터 라인에 공급하는 연결 라인을 포함한다.
실시예6: 상기 제1 스위치 제어신호의 펄스들은 상기 제1 기간 동안 발생되고, 상기 제1 스위치 제어신호는 상기 제2 기간 동안 오프 전압을 유지할 수 있다. 상기 제2 스위치 제어신호의 펄스들은 상기 제2 기간 동안 발생되고, 상기 제2 스위치 제어신호는 상기 제1 기간 동안 오프 전압을 유지할 수 있다.
상기 제2 스위치 제어신호의 펄스들은 상기 제1 기간 동안 제1 스위치 제어신호의 펄스보다 지연될 수 있다.
상기 제1 및 제2 스위치 제어신호들 각각의 평균 듀티비가 25%일 수 있다.
실시예7: 상기 제1 및 제2 기간 각각이 1 프레임 기간일 수 있다.
실시예8: 상기 제1 및 제2 스위치 제어신호들 각각의 펄스 폭이 1/2 수평 기간 이상일 수 있다.
본 발명의 표시장치는 표시장치는 채널들 각각을 통해 데이터 신호를 출력하는 데이터 구동부(110); 상기 데이터 신호가 공급되는 다수의 데이터 라인들(102); 상기 데이터 신호에 동기되는 스캔 신호가 공급되는 다수의 게이트 라인들(103); 상기 스캔 신호를 출력하는 게이트 구동부(120); 상기 스캔 신호에 따라 턴-온되는 픽셀 스위치 소자를 통해 상기 데이터 라인들에 연결되는 서브 픽셀들(R, G, B, W); 및 상기 데이터 스위칭 장치(112)를 포함한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 101, 1011~1014 : 서브 픽셀(픽셀 회로)
102, 1021~1026 : 데이터 라인 103 : 게이트 라인
110 : 데이터 구동부 112 : 데이터 스위칭 장치
120 : 게이트 구동부 130 : 타이밍 콘트롤러
MA~MD, M1, M2 : 데이터 스위칭 장치의 스위치 소자
T1~T5 : 픽셀 스위치 소자 DT : 픽셀 회로의 구동 소자
Cst : 픽셀 회로의 커패시터 OLED : 픽셀 회로의 발광 소자

Claims (19)

  1. 입력 신호가 출력되는 채널과 제1 데이터 라인 사이에 연결되어 제1 기간 동안 제1 스위치 제어신호의 펄스에 따라 턴-온되어 상기 입력 신호를 상기 제1 데이터 라인에 연결하는 제1 스위치 소자;
    상기 채널과 제2 데이터 라인 사이에 연결되어 상기 제1 기간 동안 제2 스위치 제어신호의 펄스에 따라 턴-온되어 상기 입력 신호를 상기 제2 데이터 라인에 연결하는 제2 스위치 소자;
    상기 채널과 상기 제1 데이터 라인 사이에 연결되어 제2 기간 동안 제3 스위치 제어신호의 펄스에 따라 턴-온되어 상기 입력 신호를 상기 제1 데이터 라인에 연결하는 제3 스위치 소자; 및
    상기 채널과 상기 제2 데이터 라인 사이에 연결되어 상기 제2 기간 동안 제4 스위치 제어신호의 펄스에 따라 턴-온되어 상기 입력 신호를 상기 제2 데이터 라인에 연결하는 제4 스위치 소자를 포함하고,
    상기 제3 및 제4 스위치 소자는 상기 제2 기간 동안 교대로 턴-온되고, 상기 제1 기간 및 상기 제2 기간 각각은 1 프레임 기간인, 데이터 스위칭 장치.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 스위치 제어신호의 펄스들은 상기 제1 기간 동안 발생되고, 상기 제1 및 제2 스위치 제어신호는 상기 제2 기간 동안 오프 전압을 유지하고,
    상기 제3 및 제4 스위치 제어신호의 펄스들은 상기 제2 기간 동안 발생되고, 상기 제3 및 제4 스위치 제어신호는 상기 제1 기간 동안 오프 전압을 유지하고,
    상기 제1 내지 제2 스위치 제어신호들 각각의 평균 듀티비가 25%인 데이터 스위칭 장치.
  3. 제 2 항에 있어서,
    상기 제2 스위치 제어신호의 펄스가 상기 제1 기간 동안 제1 스위치 제어신호의 펄스보다 지연되고,
    상기 제4 스위치 제어신호의 펄스가 상기 제2 기간 동안 제3 스위치 제어신호의 펄스보다 지연되고,
    상기 제1 및 제2 스위치 소자는 상기 제1 기간 동안 교대로 턴-온되는 데이터 스위칭 장치.
  4. 삭제
  5. 입력 신호가 출력되는 채널과 제1 데이터 라인 사이에 연결되어 제1 기간 동안 제1 스위치 제어신호의 펄스에 따라 턴-온되어 상기 입력 신호를 제1 데이터 라인에 연결하는 제1 스위치 소자;
    상기 채널과 상기 제1 데이터 라인 사이에 연결되어 제2 기간 동안 제2 스위치 제어신호의 펄스에 따라 턴-온되어 상기 입력 신호를 상기 제1 데이터 라인에 연결하는 제2 스위치 소자; 및
    상기 채널과 제2 데이터 라인 사이에 연결되어 상기 제1 및 제2 기간 동안 상기 입력 신호를 제2 데이터 라인에 공급하는 연결 라인을 포함하고,
    상기 제1 기간 및 상기 제2 기간 각각은 1 프레임 기간인, 데이터 스위칭 장치.
  6. 제 5 항에 있어서,
    상기 제1 스위치 제어신호의 펄스들은 상기 제1 기간 동안 발생되고, 상기 제1 스위치 제어신호는 상기 제2 기간 동안 오프 전압을 유지하고,
    상기 제2 스위치 제어신호의 펄스들은 상기 제2 기간 동안 발생되고, 상기 제2 스위치 제어신호는 상기 제1 기간 동안 오프 전압을 유지하고,
    상기 제2 스위치 제어신호의 펄스들은 상기 제1 기간 동안 제1 스위치 제어신호의 펄스보다 지연되며,
    상기 제1 및 제2 스위치 제어신호들 각각의 평균 듀티비가 25%인 데이터 스위칭 장치.
  7. 삭제
  8. 제 5 항에 있어서,
    상기 제1 및 제2 스위치 제어신호들 각각의 펄스 폭이 1/2 수평 기간 이상인 데이터 스위칭 장치.
  9. 채널들 각각을 통해 데이터 신호를 출력하는 데이터 구동부;
    상기 데이터 신호가 공급되는 다수의 데이터 라인들;
    상기 데이터 신호에 동기되는 스캔 신호가 공급되는 다수의 게이트 라인들;
    상기 스캔 신호를 출력하는 게이트 구동부;
    상기 스캔 신호에 따라 턴-온되는 픽셀 스위치 소자를 통해 상기 데이터 라인들에 연결되는 서브 픽셀들; 및
    상기 데이터 구동부의 채널들을 상기 데이터 라인들에 연결하는 데이터 스위칭 장치를 포함하고,
    상기 데이터 스위칭 장치는,
    상기 데이터 신호가 출력되는 채널과 제1 데이터 라인 사이에 연결되어 제1 기간 동안 제1 스위치 제어신호의 펄스에 따라 턴-온되어 입력 신호를 상기 제1 데이터 라인에 연결하는 제1 스위치 소자;
    상기 채널과 제2 데이터 라인 사이에 연결되어 상기 제1 기간 동안 제2 스위치 제어신호의 펄스에 따라 턴-온되어 상기 데이터 신호를 상기 제2 데이터 라인에 연결하는 제2 스위치 소자;
    상기 채널과 상기 제1 데이터 라인 사이에 연결되어 제2 기간 동안 제3 스위치 제어신호의 펄스에 따라 턴-온되어 상기 데이터 신호를 상기 제1 데이터 라인에 연결하는 제3 스위치 소자; 및
    상기 채널과 상기 제2 데이터 라인 사이에 연결되어 상기 제2 기간 동안 제4 스위치 제어신호의 펄스에 따라 턴-온되어 상기 데이터 신호를 상기 제2 데이터 라인에 연결하는 제4 스위치 소자를 포함하고,
    상기 제3 및 제4 스위치 소자는 상기 제2 기간 동안 교대로 턴-온되고, 상기 제1 기간 및 상기 제2 기간 각각은 1 프레임 기간인, 표시장치.
  10. 제 9 항에 있어서,
    상기 제1 및 제2 스위치 제어신호의 펄스들은 상기 제1 기간 동안 발생되고, 상기 제1 및 제2 스위치 제어신호는 상기 제2 기간 동안 오프 전압을 유지하고,
    상기 제3 및 제4 스위치 제어신호의 펄스들은 상기 제2 기간 동안 발생되고, 상기 제3 및 제4 스위치 제어신호는 상기 제1 기간 동안 오프 전압을 유지하고,
    상기 제1 내지 제2 스위치 제어신호들 각각의 평균 듀티비가 25%인 표시장치.
  11. 제 10 항에 있어서,
    상기 제2 스위치 제어신호의 펄스가 상기 제1 기간 동안 제1 스위치 제어신호의 펄스보다 지연되고,
    상기 제4 스위치 제어신호의 펄스가 상기 제2 기간 동안 제3 스위치 제어신호의 펄스보다 지연되고,
    상기 제1 및 제2 스위치 소자는 상기 제1 기간 동안 교대로 턴-온되는 표시장치.
  12. 삭제
  13. 채널들 각각을 통해 데이터 신호를 출력하는 데이터 구동부;
    상기 데이터 신호가 공급되는 다수의 데이터 라인들;
    상기 데이터 신호에 동기되는 스캔 신호가 공급되는 다수의 게이트 라인들;
    상기 스캔 신호를 출력하는 게이트 구동부;
    상기 스캔 신호에 따라 턴-온되는 픽셀 스위치 소자를 통해 상기 데이터 라인들에 연결되는 서브 픽셀들; 및
    상기 데이터 구동부의 채널들을 상기 데이터 라인들에 연결하는 데이터 스위칭 장치를 포함하고,
    상기 데이터 스위칭 장치는,
    상기 데이터 신호가 출력되는 채널과 제1 데이터 라인 사이에 연결되어 제1 기간 동안 제1 스위치 제어신호의 펄스에 따라 턴-온되어 상기 데이터 신호를 제1 데이터 라인에 연결하는 제1 스위치 소자;
    상기 채널과 상기 제1 데이터 라인 사이에 연결되어 제2 기간 동안 제2 스위치 제어신호의 펄스에 따라 턴-온되어 상기 데이터 신호를 상기 제1 데이터 라인에 연결하는 제2 스위치 소자; 및
    상기 채널과 제2 데이터 라인 사이에 연결되어 상기 제1 및 제2 기간 동안 상기 데이터 신호를 제2 데이터 라인에 공급하는 연결 라인을 포함하고,
    상기 제1 기간 및 상기 제2 기간 각각은 1 프레임 기간인, 표시장치.
  14. 제 13 항에 있어서,
    상기 제1 스위치 제어신호의 펄스들은 상기 제1 기간 동안 발생되고, 상기 제1 스위치 제어신호는 상기 제2 기간 동안 오프 전압을 유지하고,
    상기 제2 스위치 제어신호의 펄스들은 상기 제2 기간 동안 발생되고, 상기 제2 스위치 제어신호는 상기 제1 기간 동안 오프 전압을 유지하고,
    상기 제2 스위치 제어신호의 펄스들은 상기 제1 기간 동안 제1 스위치 제어신호의 펄스보다 지연되며,
    상기 제1 및 제2 스위치 제어신호들 각각의 평균 듀티비가 25%인 표시장치.
  15. 삭제
  16. 제 13 항에 있어서,
    상기 제1 및 제2 스위치 제어신호들 각각의 펄스 폭이 1/2 수평 기간 이상인 표시장치.
  17. 제 13 항에 있어서,
    상기 스캔 신호의 펄스 폭이 상기 제1 및 제2 스위치 제어신호들 각각의 펄스 폭 보다 적게 설정된 표시장치.
  18. 제 13 항에 있어서,
    상기 스위치 소자들이 연결되는 데이터 라인이 휘도 기여도가 상대적으로 낮은 컬러의 서브 픽셀들에 연결되는 표시장치.
  19. 제 18 항에 있어서,
    상기 스위치 소자들이 연결되는 데이터 라인이 적색 또는 청색 서브 픽셀들에 연결되는 표시장치.
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