KR102577468B1 - 픽셀 회로와 이를 이용한 표시장치 - Google Patents

Abstract

본 발명은 픽셀 회로와 이를 이용한 표시장치에 관한 것으로, 이 픽셀 회로는 발광 소자, 게이트-소스간 전압에 따라 상기 발광 소자에 전류를 공급하는 구동 소자, 및 상기 구동 소자의 게이트에 연결된 커패시터, 및 다수의 스위치 소자들을 포함하여 샘플링 단계에서 상기 구동 소자의 문턱 전압을 센싱하여 상기 문턱 전압이 보상된 전류를 상기 발광 소자에 공급하는 내부 보상부; 및 다수의 스위치 소자들을 이용하여 상기 샘플링 단계 보다 앞선 초기화 단계에서 상기 커패시터에 제1 전압을 공급한 후에 상기 샘플링 단계에서 상기 제1 전압 보다 낮은 제2 전압을 공급한 다음, 발광 단계에서 상기 커패시터에 상기 제1 전압을 공급하는 커패시터 전압 설정부를 포함한다.

Description

픽셀 회로와 이를 이용한 표시장치{PIXEL CIRCUIT AND DISPLAY USING THE SAME}

본 발명은 픽셀 구동 전압이 모든 픽셀들의 픽셀 회로에 공급되는 표시장치에 관한 것이다.

액정 표시장치(Liquid Crystal Display, LCD), 전계 발광 표시장치(Electroluminescence Display), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 등 다양한 평판 표시장치가 개발되고 있다.

전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율에서 월등한 수준으로 영상을 재현할 수 있다.

표시장치의 픽셀들에 데이터 신호와 게이트 신호(또는 스캔 신호)가 공급된다. 또한, 픽셀들을 구동하기 위하여 별도의 픽셀 전원이 모든 픽셀들에 공급될 수 있다. 예를 들어, 유기 발광 표시장치의 픽셀들은 OLED에 전류가 흐를 수 있도록 고전위 픽셀 구동 전압(ELVDD)와 저전위 전원 전압(ELVSS) 등의 픽셀 전원이 모든 픽셀들에 공통으로 공급된다. 그런데, 화면 상의 픽셀 위치에 따라 전압 강하(IR Drop) 양이 다르기 때문에 ELVDD와 ELVSS 간의 전압차가 픽셀 위치에 따라 달라질 수 있다. 이는 화면의 위치에 따라 OLED의 밝기 차이를 초래하여 화면에 재현되는 영상의 밝기가 픽셀 위치에 따라 달라지는 현상을 초래할 수 있다.

게이트 신호의 스윙폭이 크면 게이트 신호가 변할 때 발생되는 킥백 전 전압(kickback voltage)이 커져 화면 위치에 따라 휘도 편차가 발생될 수 있다.

따라서, 본 발명은 서브 픽셀들 각각에서 픽셀 회로 내에서 구동 소자의 열화를 실시간 센싱하여 구동 소자의 열화를 보상할 수 있고 IR 드롭 영향과 킥백 전압 영향을 줄일 수 있는 픽셀 회로와 이를 이용한 표시장치를 제공한다.

본 발명의 픽셀 회로는 발광 소자, 게이트-소스간 전압에 따라 상기 발광 소자에 전류를 공급하는 구동 소자, 및 상기 구동 소자의 게이트에 연결된 커패시터, 및 다수의 스위치 소자들을 포함하여 샘플링 단계에서 상기 구동 소자의 문턱 전압을 센싱하여 상기 문턱 전압이 보상된 전류를 상기 발광 소자에 공급하는 내부 보상부(7T1C); 및 다수의 스위치 소자들을 이용하여 상기 샘플링 단계 보다 앞선 초기화 단계에서 상기 커패시터에 제1 전압(VDD)을 공급한 후에 상기 샘플링 단계에서 상기 제1 전압 보다 낮은 제2 전압(Vref)을 공급한 다음, 발광 단계에서 상기 커패시터에 상기 제1 전압을 공급하는 커패시터 전압 설정부(3T)를 포함한다.

픽셀들 각각은 컬러가 다른 다수의 서브 픽셀들을 포함한다. 상기 서브 픽셀들 각각은 상기 내부 보상부를 포함한다. 상기 서브 픽셀들이 상기 커패시터 전압 설정부를 공유한다.

상기 내부 보상부의 스위치 소자들(M1~M6)은 제1 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 노드와 제3 노드를 연결하는 제1 스위치 소자(M1), 상기 제1 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 데이터 전압이 인가되는 데이터 라인을 제1 노드에 연결하는 제2 스위치 소자(M2), 발광 제어 신호[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 상기 제1 전압(VDD)이 인가되는 제1 전원 라인(21)을 상기 제1 노드에 연결하는 제3 스위치 소자(M3), 상기 발광 제어 신호[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 상기 제3 노드를 제5 노드에 연결하는 제4 스위치 소자(M4), 제2 스캔 신호[SCAN(N-1)]의 게이트 온 전압에 따라 턴-온되어 상기 제2 노드를 상기 제2 전압(Vref) 보다 낮은 제3 전압(Vini)이 인가되는 제3 전원 라인(22)에 연결하는 제5 스위치 소자(M5), 및 상기 제1 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 상기 제3 전원 라인(22)을 상기 제5 노드에 연결하는 제6 스위치 소자(M6)를 포함한다.

상기 제2 스캔 신호가 상기 초기화 단계에서 상기 게이트 온 전압으로 발생되고 상기 샘플링 단계에서 게이트 오프 전압으로 반전된 후에 상기 발광 단계에서 게이트 오프 전압으로 유지된다.

상기 제1 스캔 신호는 상기 초기화 단계에서 상기 게이트 오프 전압으로 발생되고 상기 샘플링 단계에서 상기 게이트 온 전압으로 반전된 후, 상기 발광 단계에서 상기 게이트 오프 전압을 유지한다.

상기 발광 제어 신호가 상기 초기화 단계와 상기 샘플링 단계에서 상기 게이트 오프 전압으로 유지된 후에, 상기 발광 단계에서 상기 게이트 온 전압으로 반전된다.

상기 내부 보상부의 스위치 소자들과 상기 커패시터 전압 설정부의 스위치 소자들은 상기 게이트 온 전압에 따라 턴-온되고, 상기 게이트 오프 전압에 따라 턴-오프된다.

상기 커패시터 전압 설정부는 상기 제2 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 상기 제1 전원 라인(21)을 상기 제4 노드에 연결하는 제7 스위치 소자(M7), 상기 제1 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 상기 제2 전압(Vref)이 인가되는 제2 전원 라인(23)을 상기 제4 노드에 연결하는 제8 스위치 소자(M8), 및 상기 발광 제어 신호[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 상기 제1 전원 라인(21)을 상기 제4 노드에 연결하는 제9 스위치 소자(M9)를 포함한다.

본 발명은 서브 픽셀들 각각에서 구동 소자(DT)의 문턱 전압(Vth)을 실시간 센싱하여 문턱 전압(Vth)의 변화를 구동 소자(DT)의 게이트 전압에 보상함으로써 구동 소자(DT)의 열화를 실시간 보상하는 내부 보상 회로를 포함한다.

본 발명은 픽셀 회로의 커패시터에 픽셀 구동 전압(VDD) 보다 낮은 기준 전압(Vref)이 인가되기 때문에 제조 공정에서 커패시터가 단락(short circuit)되는 불량이 발생하더라도 암점 불량이 되기 때문에 화질에 큰 악영향을 주지 않는다.

본 발명은 데이터 라인의 전압을 픽셀 회로의 구동 소자에 직접 인가하여 구동 소자(DT)의 문턱 전압(Vth)을 센싱할 수 있다. 데이터 라인의 전압을 픽셀 회로의 구동 소자에 직접 인가하는 센싱 방법은 별도의 배선과 패드 추가 없이 서브 픽셀들(101) 각각을 개별 센싱할 수 있다. 또한, 본 발명은 픽셀 구동 전압(VDD)의 IR 드롭을 보상하여 화면 위치에 따른 휘도 편차를 개선할 수 있다.

본 발명은 초기화 단계에서 픽셀 회로의 커패시터에 픽셀 구동 전압(VDD)을 인가한 후에 샘플링 단계가 시작될 때 커패시터에 픽셀 구동 전압(VDD) 보다 낮은 기준 전압(Vref)을 인가하여 구동 소자의 게이트 전압의 하강을 유도한다. 그 결과, 본 발명은 초기화 전압(Vini)을 저전위 전원 전압(VSS)과 같은 전압으로 설정하여 하나의 전원 라인을 통해 픽셀들에 초기화 전압(Vini)을 저전위 전원 전압(VSS)를 공급할 수 있으므로 픽셀 어레이에서 전원 배선 개수를 줄이여 픽셀 어레이의 레이아웃(Layout)을 단순화할 수 있고, 게이트 온 전압(VGL)을 높여 게이트 신호의 스윙폭을 작게 하여 킥백 전압을 줄일 수 있다.

본 발명은 표시패널의 좌우측 베젤에 형성된 외곽 배선의 두께를 표시패널의 상하단 베젤에 형성된 외곽 배선 보다 작게 하더라도 픽셀 어레이 내에서 외곽 배선들에 연결되는 전원 배선들로 인하여 Vini = VSS가 인가되는 배선의 저항을 줄일 수 있다. 그 결과, 본 발명은 표시장치의 좌우측 베젤을 줄이면서도 저전위 전원 전압(VSS)의 IR 드롭을 개선할 수 있다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 픽셀 어레이의 일부 픽셀들과 배선들을 개략적으로 보여 주는 도면이다.
도 3은 본 발명에 실시예에 따른 픽셀 회로의 예를 보여 주는 회로도이다.
도 4는 도 3에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 5는 픽셀 회로에 인가되는 직류 전원 전압을 보여 주는 도면이다.
도 6은 초기화 단계, 샘플링 단계, 발광 단계에서 픽셀 회로의 주요 노드 전압을 보여 주는 도면이다.
도 7은 도 5에 도시된 픽셀 회로에서 초기화 단계의 전류 패스(current path)를 보여 주는 회로도이다.
도 8은 도 5에 도시된 픽셀 회로에서 샘플링 단계의 전류 패스를 보여 주는 회로도이다.
도 9는 도 5에 도시된 픽셀 회로에서 발광 단계의 전류 패스를 보여 주는 회로도이다.
도 10은 도 5에 도시된 픽셀 회로에서 내부 보상부와 커패시터 전압 설정부를 보여 주는 회로도이다.
도 11은 도 10에 도시된 커패시터 전압 설정부가 다수의 서브 픽셀들에 공유되는 예를 보여 주는 도면이다.
도 12는 제2 전원 라인의 평면 구조를 보여 주는 평면도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. 실시예에서 제N 스캔 신호[SCAN(N)]은 청구항에서 제1 스캔 신호로, 제N-1 스캔 신호[SCAN(N-1)]는 청구항에서 제2 스캔 신호로 정의된다. 실시예에서 제2 전원 라인(22)은 청구항에서 제3 전원 라인으로, 제3 전원 라인(23)은 청구항에서 제2 전원 라인으로 정의된다.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

본 발명의 표시장치에서 픽셀 회로는 n 채널 트랜지스터와 p 채널 트랜지스터 중 하나 이상을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 로 구현될 수 있다. 또한, 트랜지스터들 각각은 p 채널 TFT 또는 n 채널 TFT로 구현될 수 있다. 실시예에서 픽셀 회로의 트랜지스터들이 p 채널 TFT로 구현된 예를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.

트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.

게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.

유기 발광 표시장치에서 픽셀들의 구동 특성 차이를 보상하기 위하여 보상 회로는 내부 보상 회로 또는 외부 보상 회로가 적용될 수 있다. 내부 보상 회로는 픽셀 회로 각각에 배치된 내부 보상 회로를 이용하여 구동 소자의 문턱 전압을 실시간 센싱(sensing)하여 구동 소자의 문턱 전압 만큼 구동 소자의 게이트 전압을 보상한다. 외부 보상 회로는 픽셀 회로에 연결된 센싱 경로를 통해 픽셀 회로 각각에서 구동 소자들의 전기적 특성을 센싱하고, 그 센싱 결과를 바탕으로 입력 영상의 픽셀 데이터(디지털 데이터)를 변조한다.

본 발명은 픽셀들 각각에서 내부 보상부에 커패시터 전압 설정부를 추가하여 픽셀들 각각에서 구동 전압의 편차와 경시 변화를 실시간 보상할 뿐 아니라, 픽셀들에 공통으로 공급되는 픽셀 구동 전압(VDD)의 전압 강하(IR Drop) 편차를 최소화한다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 본 바명의 표시장치는 유기발광 표시장치를 중심으로 설명되지만 이에 한정되지 않는다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다. 도 2는 픽셀 어레이의 일부 픽셀들과 배선들을 개략적으로 보여 주는 도면이다. 도 2에서 전원 라인들(21, 22, 23)은 생략되어 있다. 도 3은 본 발명에 실시예에 따른 픽셀 회로의 예를 보여 주는 회로도이다.

도 1 내지 도 3을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100)과, 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터를 기입하기 위한 표시패널 구동부를 포함한다.

표시패널(100)은 화면 상에서 입력 영상을 표시하는 픽셀 어레이를 포함한다. 픽셀 어레이는 다수의 데이터 라인들(102), 데이터 라인들(103)과 교차되는 다수의 게이트 라인들(103), 및 데이터 라인들(102)과 게이트 라인들(103)에 의해 정의된 매트릭스 형태로 배치되는 픽셀들을 포함한다.

픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들(101) 각각은 도 3와 같은 픽셀 회로로 구현될 수 있다. 이하에서 픽셀은 서브 픽셀과 같은 의미로 해석될 수 있다.

픽셀 어레이는 다수의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 라인은 표시패널(100)의 픽셀 어레이에서 1 라인에 배치된 픽셀들을 포함한다. 픽셀 어레이의 해상도가 m*n일 때 픽셀 어레이는 n 개의 픽셀 라인들(L1~Ln)을 포함한다. 1 픽셀 라인에 배치된 픽셀들은 게이트 라인들을 공유한다. 1 픽셀 라인에 배치된 서브 픽셀들(101)은 서로 다른 데이터 라인(102)에 연결된다. 데이터 라인 방향을 따라 세로 방향으로 배치된 서브 픽셀들(101)은 동일한 데이터 라인을 공유한다.

본 발명의 픽셀 회로는 도 3 및 도 10에 도시된 바와 같이, 발광 소자(EL), 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)에 전류를 공급하는 구동 소자(DT), 및 구동 소자(DT)의 게이트에 연결된 커패시터(Cst), 및 다수의 스위치 소자들을 포함하여 샘플링 단계에서 구동 소자(DT)의 문턱 전압(Vth)을 실시간 센싱하여 문턱 전압(Vth)이 보상된 전류를 발광 소자(EL)에 공급하는 내부 보상부(7T1C)를 포함한다.

또한, 본 발명의 픽셀 회로는 샘플링 단계 보다 앞선 초기화 단계에서 커패시터(Cst)에 제1 전압(VDD)을 공급한 후에 샘플링 단계에서 제1 전압(VDD) 보다 낮은 제2 전압(Vref)을 공급한 다음, 발광 단계에서 커패시터(Cst)에 제1 전압(VDD)을 공급하는 커패시터 전압 설정부를 포함한다.

픽셀 회로는 데이터 라인(102)과 게이트 라인(103)에 연결된다. 또한, 픽셀 회로는 전원 라인들(21, 22, 23)에 연결된다. 게이트 라인(103)은 픽셀 라인들 각각에서 스캔 신호[SCAN(N-1), SCAN(N)]가 인가되는 게이트 라인들(31, 32)과, 발광 제어 신호(이하, “EM 신호”라 함)가 인가되는 게이트 라인(33)으로 나뉘어질 수 있다.

전원 라인들(21, 22, 23)은 픽셀 구동 전압(VDD)을 서브 픽셀들(101)에 공급하기 위한 제1 전원 라인(21), 초기화 전압(Vini)과 발광 소자(EL)의 저전위 전원 전압(VSS)을 서브 픽셀들(101)에 공급하기 위한 제2 전원 라인(22), 기준 전압(Vref)을 픽셀들에 공급하기 위한 제3 전원 라인(23)을 포함한다. 전원 라인들(21, 22, 23)은 전원부(150)에 연결된다.

전원부(150)는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(150)는 호스트 시스템으로부터의 직류 입력 전압을 조정하여 표시패널 구동부와 표시패널(100)의 구동에 필요한 전원을 발생한다. 전원부(150)는 감마 기준 전압(GMA), 게이트 오프 전압(VGH). 게이트 온 전압(VGL), VDD, Vini(=VSS), Vref 등의 직류 전원을 출력할 수 있다. 감마 기준 전압(GMA)은 데이터 구동부(110)에 공급된다. 게이트 오프 전압(VGH)과 게이트 온 전압(VGL)은 게이트 구동부(120)에 공급된다.

표시패널(100)의 화면 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.

표시패널 구동부는 입력 영상의 픽셀 데이터를 서브 픽셀들(101)에 기입하여 표시패널(100)의 화면 상에 입력 영상을 재현한다. 표시패널 구동부는 데이터 구동부(110), 게이트 구동부(120), 및 타이밍 콘트롤러(130)를 포함한다. 표시패널 구동부는 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치된 디멀티플렉서(Demultiplexer, 112)를 더 포함할 수 있다.

표시패널 구동부는 저속 구동 모드로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 프레임 개수 만큼 변화가 없을 때 표시장치의 소비 전력을 줄이기 위하여 설정될 수 있다. 저속 구동 모드는 정지 영상이 일정 시간 이상 입력될 때 픽셀들의 리프레쉬 레이트(Refresh rate)를 낮춤으로써 픽셀들의 데이터 기입 주기를 길게 제어하여 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나 사용자 명령이나 입력 영상이 소정 시간 이상 표시패널 구동 회로에 입력되지 않을 때 표시패널 구동 회로는 저속 구동 모드로 동작할 수 있다.

데이터 구동부(110)는 디지털 데이터인 입력 영상의 픽셀 데이터를 디지털-아날로그 변환기(Digital to Analog Converter, 이하 “DAC”라 함)를 이용하여 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다. 감마 보상 전압은 감마 기준 전압(GMA)을 분압하여 계조별 전압을 발생하는 데이터 구동부(110)의 분압 회로로부터 출력되어 DAC에 입력된다. 데이터 전압(Vdata)은 디멀티플렉서(112)를 통해 표시패널(100)의 데이터 라인들(102)에 공급될 수 있다.

픽셀 회로의 구동 소자가 도 3과 같이 p 채널 트랜지스터로 구현되는 경우에 화이트 계조 전압은 데이터 구동부(110)로부터 출력되는 픽셀 데이터 전압 범위에서 최소 전압이다. 예를 들어, 픽셀 데이터의 화이트 계조 전압은 0V이고 블랙 계조 전압은 5V 로 설정될 수 있다.

디멀티플렉서(112)는 데이터 구동부(110)의 한 채널을 통해 출력되는 데이터 전압(Vdata)을 다수의 데이터 라인들(102)에 시분할하여 분배한다. 디멀티플렉서(112)로 인하여 데이터 구동부(110)의 채널수가 감소될 수 있다.

게이트 구동부(120)는 픽셀 어레이의 TFT 어레이와 함께 표시패널(100) 상의 베젤 영역(Bezel, BZ) 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(103)로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호(G1~Gn)를 시프트시킴으로써 그 신호들을 게이트 라인들(103)에 순차적으로 공급할 수 있다. 게이트 신호(G1~Gn)는 스캔 신호[SCAN(N-1), SCAN(N)]과, EM 신호[EM(N)]를 포함한다. N은 자연수이다. 게이트 신호(G1~Gn)의 전압은 게이트 오프 전압(VGH)과 게이트 온 전압(VGL) 사이에서 스윙한다.

게이트 구동부(120)는 제1 게이트 구동부(121)와 제2 게이트 구동부(122)를 포함할 수 있다. 제1 게이트 구동부(121)는 스캔 신호[SCAN(N-1), SCAN(N)]를 출력하고, 시프트 클럭에 따라 스캔 신호(SCAN1, SCAN2)를 순차적으로 시프트한다. 제2 게이트 구동부(122)는 EM 신호(EM)를 출력하고, 시프트 클럭에 따라 EM 신호(EM)를 순차적으로 시프트한다. 베젤(bezel)이 없는 모델의 경우에, 제1 및 제2 게이트 구동부들(121, 122)를 구성하는 스위치 소자들 중 적어도 일부가 픽셀 어레이 내에 분산 배치될 수 있다.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 입력 영상의 픽셀 데이터와, 픽셀 데이터와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭(CLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 수직 동기신호(Vsync)의 1 주기는 1 프레임 기간이다. 수평 동기 신호(Hsync)와 데이터 인에이블 신호(DE)의 1 주기는 1 수평 기간(1H)이다. 데이터 인에이블 신호(DE)의 펄스는 1 픽셀 라인의 픽셀들에 기입될 1 라인 데이이터와 동기된다. 데이터 인에이블 신호(DE)를 카운트하는 방법으로 프레임 기간과 수평 기간을 알 수 있으므로, 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync)는 생략될 수 있다.

호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기, 웨어러블 기기의 메인 회로 보드일 수 있다. 모바일 기기나 웨어러블 기기에서 타이밍 콘트롤러(130)와 표시패널 구동부, 및 전원부는 하나의 드라이브 집적 회로(Drive IC)에 집적될 수 있다.

타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 112, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 타이밍 콘트롤러(130)는 저속 구동 모드에서 픽셀들의 리프레쉬 레이트를 낮추기 위하여 프레임 주파수를 1Hz ~ 30Hz 사이의 주파수로 낮출 수 있다.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호, 디멀티플렉서 어레이(112)의 동작 타이밍을 제어하기 위한 MUX 신호, 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어신호의 전압 레벨은 레벨 시프터(level shifter)를 통해 게이트 오프 전압(VGH)과 게이트 온 전압(VGL)으로 변환되어 게이트 구동부(120)에 공급될 수 있다. 레벨 시프터는 게이트 타이밍 제어신호의 로우 레벨 전압(low level voltage)을 게이트 온 전압(VGL)으로 변환하고, 게이트 타이밍 제어신호의 하이 레벨 전압(high level voltage)을 게이트 오프 전압(VGH)으로 변환한다.

도 3 및 도 10을 참조하면, 픽셀 회로는 구동 소자(DT)의 문턱 전압(Vth)을 실시간 센싱하여 문턱 전압(Vth)이 보상된 전류를 발광 소자(EL)에 공급하는 내부 보상부(7T1C)와, 구동 소자(DT)의 게이트에 연결된 커패시터(Cst)의 전압을 설정하는 커패시터 전압 설정부(3T)를 포함한다. 픽셀 회로의 구동 소자(DT)와 스위치 소자들(M1~M9)은 TFT(Thin Film Transistor)로 구현될 수 있다.

내부 보상부(7T1C)는 구동 소자(DT), 커패시터(Cst) 및 제1 내지 제6 스위치 소자들(M1~M6)을 포함한다. 커패시터 전압 설정부(3T)는 제7 내지 제9 스위치 소자들(M7~M9)을 포함한다. 스위치 소자들(M1~M9)과 구동 소자(DT)는 p 채널 트랜지스터로 구현될 수 있다.

발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL), 전자주입층(Electron Injection layer, EIL) 등으로 이루어진다. 발광 단계(t3)에서 OLED에 전류가 흐를 때 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자가 형성되고, 그 결과 발광층(EML)이 가시광을 방출할 수 있다.

발광 소자(EL)의 애노드는 제4 및 제6 스위치 소자들(M4, M6) 사이의 제5 노드(n5)에 연결된다. 발광 소자(EL)의 캐소드는 VSS(=Vini)가 인가되는 제2 전원 라인(22)에 연결된다. 발광 소자(EL)는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 흐르는 전류로 발광된다.

제1 스위치 소자(M1)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 노드(n2)와 제3 노드(n3)를 연결한다. 제2 노드(n2)는 구동 소자(DT)의 게이트, 커패시터(Cst)의 제1 전극, 및 제1 스위치 소자(M1)의 제1 전극에 연결된다. 제3 노드(n3)는 구동 소자(DT)의 제2 전극, 제1 스위치 소자(M1)의 제2 전극, 및 제4 스위치 소자(M4)의 제1 전극에 연결된다. 제1 스위치 소자(M1)의 게이트는 제N 스캔 신호[SCAN(N)]가 인가되는 제2 게이트 라인(32)에 연결된다. 제1 스위치 소자(M)의 제1 전극은 제2 노드(n2)에 연결되고, 제1 스위치 소자(M1)의 제2 전극은 제3 노드(n3)에 연결된다.

제2 스위치 소자(M2)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 데이터 라인(102)을 제1 노드(n1)에 연결하여 데이터 라인(102)의 전압을 제1 노드(n1)에 공급한다. 제2 스위치 소자(M2)의 게이트는 제N 스캔 신호[SCAN(N)]가 인가되는 제2 게이트 라인(32)에 연결된다. 제2 스위치 소자(M2)의 제1 전극은 제1 노드(n1)에 연결된다. 제2 스위치 소자(M2)의 제2 전극은 데이터 라인(102)에 연결된다. 제1 노드(n1)는 제2 스위치 소자(M2)의 제1 전극, 제3 스위치 소자(M2)의 제2 전극, 및 구동 소자(DT)의 제1 전극에 연결된다.

제3 스위치 소자(M3)는 EM 신호[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 VDD가 인가되는 제1 전원 라인(21)을 제1 노드(n1)에 연결한다. 제3 스위치 소자(M3)의 게이트는 EM 신호[EM(N)]가 인가되는 제3 게이트 라인(33)에 연결된다. 제3 스위치 소자(M3)의 제1 전극은 제1 전원 라인(21)에 연결된다. 제3 스위치 소자(M3)의 제2 전극은 제1 노드(n1)에 연결된다.

제4 스위치 소자(M4)는 EM 신호[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제3 노드(n3)를 제5 노드(n5)에 연결한다. 제4 스위치 소자(M4)의 게이트는 EM 신호[EM(N)]가 인가되는 제3 게이트 라인(33)에 연결된다. 제4 스위치 소자(M4)의 제1 전극은 제3 노드(n3)에 연결되고, 제2 전극은 제5 노드(n5)에 연결된다. 제5 노드(n5)는 발광 소자(EL)의 애노드, 제4 스위치 소자(M4)의 제2 전극, 및 제6 스위치 소자(M2)의 제2 전극에 연결된다.

제5 스위치 소자(M5)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 노드(n2)를 Vini(=VSS)가 인가되는 제2 전원 라인(22)에 연결한다. 제5 스위치 소자(M5)의 게이트는 제N-1 스캔 신호[SCAN(N-1)]가 인가되는 제1 게이트 라인(31)에 연결된다. 제5 스위치 소자(M5)의 제1 전극은 제2 노드(n2)에 연결되고, 제2 전극은 제2 전원 라인(22)에 연결된다.

제6 스위치 소자(M6)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 전원 라인(22)을 제5 노드(n5)에 연결한다. 제6 스위치 소자(M6)의 게이트는 제N 스캔 신호[SCAN(N)]가 인가되는 제2 게이트 라인(32)에 연결된다. 제6 스위치 소자(M6)의 제1 전극은 제2 전원 라인(22)에 연결되고, 제2 전극은 제5 노드(n5)에 연결된다.

구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)에 흐르는 전류를 조절하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.

커패시터(Cst)는 제4 노드(n4)와 제2 노드(n2) 사이에 연결되어 샘플링 단계(t1)에서 샘플링된 구동 소자(DT)의 게이트 전압 만큼 보상된 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 저장한다. 서브 픽셀들(101) 각각에서 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상된 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)가 구동되기 때문에서 서브 픽셀들(101)에서 구동 소자(DT)의 특성 편차가 보상되어 균일한 구동 특성으로 구동될 수 있다.

제7 스위치 소자(M7)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 VDD가 인가되는 제1 전원 라인(21)을 제4 노드(n4)에 연결한다. 제7 스위치 소자(M7)의 게이트는 제N-1 스캔 신호[SCAN(N-1)]가 인가되는 제1 게이트 라인(31)에 연결된다. 제7 스위치 소자(M7)의 제1 전극은 제4 노드(n4)에 연결되고, 제2 전극은 제1 전원 라인(21)에 연결된다.

제8 스위치 소자(M8)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 Vref가 인가되는 제3 전원 라인(23)을 제4 노드(n4)에 연결한다. 제8 스위치 소자(M8)의 게이트는 제N 스캔 신호[SCAN(N)]가 인가되는 제2 게이트 라인(32)에 연결된다. 제8 스위치 소자(M8)의 제1 전극은 제3 전원 라인(23)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다.

제9 스위치 소자(M9)는 EM 신호[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 VDD가 인가되는 제1 전원 라인(21)을 제4 노드(n4)에 연결한다. 제9 스위치 소자(M9)의 게이트는 EM 신호[EM(N)]가 인가되는 제3 게이트 라인(33)에 연결된다. 제9 스위치 소자(M9)의 제1 전극은 제1 전원 라인(21)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다.

도 3에 도시된 픽셀 회로는 서브 픽셀들 각각에서 구동 소자(DT)의 문턱 전압(Vth)을 실시간 센싱하여 문턱 전압(Vth)의 변화를 구동 소자(DT)의 게이트 전압에 보상함으로써 구동 소자(DT)의 열화를 실시간 보상하는 내부 보상 회로를 포함한다. 이 픽셀 회로의 경우, 커패시터(Cst)에 Vref가 인가되기 때문에 제조 공정에서 커패시터(Cst)가 단락(short circuit)되는 불량이 발생하더라도 암점 불량이 되기 때문에 화질에 큰 악영향을 주지 않는다. 특히, 도 3에 도시된 픽셀 회로는 데이터 라인의 전압을 구동 소자(DT)에 직접 인가하여 구동 소자(DT)의 문턱 전압(Vth)을 센싱할 수 있고, VDD의 IR 드롭을 보상하여 화면 위치에 따른 휘도 편차를 개선할 수 있다.

도 4는 도 3에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다. 도 5는 픽셀 회로에 인가되는 직류 전원 전압을 보여 주는 도면이다. 도 6은 초기화 단계, 샘플링 단계, 발광 단계에서 픽셀 회로의 주요 노드 전압을 보여 주는 도면이다. 도 7은 도 5에 도시된 픽셀 회로에서 초기화 단계의 전류 패스(current path)를 보여 주는 회로도이다. 도 8은 도 5에 도시된 픽셀 회로에서 샘플링 단계의 전류 패스를 보여 주는 회로도이다. 도 9는 도 5에 도시된 픽셀 회로에서 발광 단계의 전류 패스를 보여 주는 회로도이다.

도 3 내지 도 6을 참조하면, VDD, Vref, Vini(=VSS) 등의 직류 전압이 픽셀 회로에 공급된다. 또한, 데이터 전압(Vdata)과 게이트 신호(SCAN(N-1), SCAN(N), EM(N)]가 픽셀 회로에 공급된다. 게이트 신호[SCAN(N-1), SCAN(N), EM(N)]의 전압은 VGH와 VGL 사이에서 스윙하는 펄스로 발생될 수 있다. 도 5에 도시된 바와 같이 픽셀 회로에 인가되는 직류 전압은 VDD > Vref > Vini(=VSS)로 설정될 수 있다. 일 예로, VDD = 12V, Vref = 3V, Vini = VSS = 0V 일 수 있다.

데이터 구동부(110)로부터 출력되는 데이터 전압(Vdata)은 0V 이상 5V 이하의 전압 범위로 설정될 수 있다. 구동 소자(DT)가 p 채널 트랜지스터로 구현되는 경우, 화이트 계조의 데이터 전압(Vdata)은 Vini(= VSS)와 같은 0V로 설정될 수 있고, 블랙 계조의 데이터 전압(Vdata)은 Vref 높고 VDD 보다 낮은 5V로 설정될 수 있다. VGH는 VDD 보다 높은 전압으로 설정되고, VGL은 Vini(= VSS) 보다 낮은 전압으로 설정된다.

Vini가 부극성 전압이 아니라 VSS와 같은 0V로 설정되면 VGL가 높여 VGH와 VGL 사이의 전압차를 줄여 게이트 신호의 킥백(kickback)으로 인한 화면(AA)의 휘도차가 감소될 수 있다. 일 예로, VGH = 13V, VGL = -4V로 설정될 수 있다.

도 4에 도시된 픽셀 회로의 구동 파형은 제N 픽셀 라인에 배치된 서브 픽셀의 구동 방법을 보여 준다. 픽셀 회로는 초기화 단계(t0), 샘플링 단계(t1), 및 발광 단계(t3)로 나뉘어 구동된다. 샘플링 단계(t1)와 발광 단계(t3) 사이에 유지 단계(t2)가 설정될 수 있다. 도 4에서 “1H”는 1 수평 기간이다.

초기화 단계(t0)에서, 제N-1 스캔 신호[SCAN(N-1)]는 게이트 온 전압(VGL)의 펄스로 발생된다. 이 때, 제N 스캔 신호[SCAN(N)]와 제N EM 신호[EM(N)]는 게이트 오프 전압(VGH)을 유지한다. 따라서, 도 7에 도시된 바와 같이 초기화 단계(t0)에서 제5 및 제7 스위치 소자들(M5, M7)이 턴-온되는 반면, 나머지 스위치 소자들(M1~M4, M6, M8, M9)는 오프 상태를 유지한다.

제N-1 픽셀 라인의 샘플링 단계(t1)와 제N 픽셀 라인의 초기화 단계(t0)가 제N-1 스캔 신호[SCAN(N-1)]에 의해 동시에 발생된다. 제N-1 스캔 신호[SCAN(N-1)]는 제N-1 픽셀 라인의 서브 픽셀에 기입될 데이터 전압(Vdata)에 동기되어 제N-1 픽셀 라인의 서브 픽셀의 제1 노드(n1)에 데이터 전압을 공급한다. 이와 동시에, 제N-1 스캔 신호[SCAN(N-1)]는 제N 픽셀 라인의 서브 픽셀들에서 제4 노드(n4)에 VDD를 공급하여 커패시터(Cst)의 전압을 VDD로 초기화한다.

초기화 단계(t0)에서, 제1 노드(n1)의 전압(Vn1)은 도 6에 도시된 바와 같이 제2 및 제3 스위치 소자들(M2, M3)이 오프 상태이기 때문에 플로팅(floating) 상태이다. 제2 노드(n2)의 전압(Vn2)은 초기화 단계에서 제5 스위치 소자(M5)가 턴-온되기 때문에 Vini(=VSS)로 초기화된다. 제4 노드(n4)의 전압(Vn4)은 초기화 단계(t0)에서 제7 스위치 소자(M7)가 턴-온되기 때문에 VDD로 초기화된다.

샘플링 단계(t1)에서, 제N 스캔 신호[SCAN(N)]는 게이트 온 전압(VGL)의 펄스로 발생되고, 제N 픽셀 라인의 서브 픽셀들에 기입될 데이터 전압(Vdata)이 발생된다. 이 때, 제N-1 스캔 신호[SCAN(N-1)]는 게이트 오프 전압(VGH)으로 반전되고, 제N EM 신호[EM(N)]는 게이트 오프 전압(VGH)을 유지한다. 따라서, 도 8에 도시된 바와 같이 샘플링 단계(t1)에서 제1, 제2, 제6 및 제8 스위치 소자들(M1, M2, M6, M8)이 턴-온되는 반면, 나머지 스위치 소자들(M3, M4, M5, M7, M9)는 오프 상태를 유지한다.

제N 스캔 신호[SCAN(N)]는 제N 픽셀 라인의 샘플링 단계(t1)에서 제N 픽셀 라인의 서브 픽셀에 기입될 데이터 전압(Vdata)에 동기되어 제N 픽셀 라인의 서브 픽셀의 제1 노드(n1)에 데이터 전압(Vdata)을 공급한다. 이와 동시에, 제N 스캔 신호[SCAN(N)]는 제N+1 픽셀 라인의 서브 픽셀들에서 제4 노드(n4)에 VDD를 공급하여 커패시터(Cst)의 전압을 VDD로 초기화한다.

샘플링 단계(t1)에서 제1 스위치 소자(M1)는 턴-온되어 구동 소자(DT)의 게이트와 제2 전극을 연결한다. 샘플링 단계(t1)에서 제1 스위치 소자(M1)를 통해 제2 노드(n2)와 제3 노드(n3)가 연결되기 때문에 턴-온된 구동 소자(DT)를 통해 제3 노드(n3)의 전압이 데이터 전압(Vdata)으로 상승될 때 제2 노드(n2)의 전압(Vn2)이 상승된다. 샘플링 단계(t1)에서 구동 소자(DT)의 게이트 전압이 상승하여 구동 소자(DT)의 문턱 전압(Vth)의 절대치(|Vth|)에 도달할 때 구동 소자(DT)가 턴-오프된다. 따라서, 샘플링 단계(t1)와 유지 단계(t2)에서 커패시터(Cst)에 Vref - (Vdata - |Vth|)이 저장되어 구동 소자(DT)의 문턱 전압(Vth)이 샘플링된다. 제1 스위치 소자(M1)는 발광 단계(t3)에서 턴-오프되어 구동 소자(DT)를 통과한 전류가 발광 소자(EL)로 흐를 수 있도록 오프 상태를 유지하여야 한다.

샘플링 단계(t1)에서 도 6에 도시된 바와 같이 제1 노드(n1)의 전압(Vn1)은 제2 스위치 소자(M2)가 턴-온되고 제3 스위치 소자(M3)가 오프 상태이기 때문에 데이터 전압(Vdata)으로 충전된다. 제2 노드(n2)의 전압(Vn2) 즉, 구동 소자(DT)의 게이트 전압은 샘플링 단계(t1)에서 Vref - VDD + Vini로부터 Vdata - |Vth|로 변한다. 샘플링 단계(t1)에서 제4 노드(n4)의 전압(Vn4)은 턴-온된 제8 스위치 소자(M8)를 통해 Vref가 인가되어 VDD로부터 Vref로 낮아진다. 샘플링 단계(t1)에서 제2 노드(n2)의 전압은 제5 스위치 소자(M5)가 턴-오프될 때 커패시터 커플링(Capacitor coupling)을 통해 제4 노드(n4)의 전압이 VDD로부터 Vref로 떨어진 만큼 전압 강하되어 Vref - VDD + Vini로 낮아진 후에 턴-온된 제2 스위치 소자(M2)를 통해 Vdata - |Vth|로 변한다.

본 발명은 초기화 단계(t0)에서 커패시터(Cst)에 VDD를 인가한 후에 샘플링 단계(t1)가 시작될 때 커패시터(Cst)에 VDD 보다 낮은 Vref를 인가하여 구동 소자(DT)의 게이트 전압의 하강을 유도한다. 그 결과, 본 발명은 가장 낮은 화이트 계조 전압 Vdata = 0V에서 Vini = VSS로 설정하여도 p 채널 트랜지스터로 구현되는 구동 소자(DT)의 문턱 전압을 센싱할 수 있으므로 Vini와 VSS를 동일 전압을 설정할 수 있다. 따라서, 본 발명은 Vini를 VSS와 같은 0V로 설정하여 하나의 전원 라인(22)을 통해 픽셀들에 Vini와 VSS를 공급할 수 있으므로 픽셀 어레이에서 전원 배선 개수를 줄이고 VGL을 높일 수 있다.

유지 단계(t2)는 게이트 신호[SCAN(N-1), SCAN(N), EM(N)]가 게이트 오프 전압(VGH)을 유지하여 모든 스위치 소자들(M1~M9)이 오프 상태를 유지한다. 따라서, 픽셀 회로의 주요 노드들(n1~n5)이 플로팅(floating)되어 구동 소자(DT)의 문턱 전압 센싱 동작을 유지한다.

발광 단계(t3)에서, 제N EM 신호[EM(N)]는 게이트 온 전압(VGL)으로 반전되고, 제N 스캔 신호[SCAN(N)]는 게이트 오프 전압(VGH)으로 반전된다. 이 때, 제N-1 스캔 신호[SCAN(N-1)]는 게이트 오프 전압(VGH)을 유지한다. 따라서, 도 9에 도시된 바와 같이 발광 단계(t3)에서 제3, 제4, 및 제9 스위치 소자들(M3, M4, M9)이 턴-온되는 반면, 나머지 스위치 소자들(M1, M2, M5-M89)은 오프 상태를 유지한다.

발광 단계(t3)에서 도 6에 도시된 바와 같이 제1 및 제4 노드(n1, n4)의 전압(Vn1)은 턴-온된 제3 및 제9 스위치 소자(M2, M9)을 통해 공급되는 VDD로 인하여 VDD로 변한다. 제2 노드(n2)의 전압(Vn2) 즉, 구동 소자(DT)의 게이트 전압은 발광 단계(t1)에서 VDD - Vref + Vdata - |Vth|로 변한다.

발광 단계(t3)에서 발광 소자(EL)의 전류(I_OLED)는 아래의 식과 같다. 이 식에서 알 수 있는 바와 같이, 발광 소자(EL)의 전류(I_OLED)는 구동 소자(DT)의 문턱 전압(Vth)에 영향을 받지 않으므로 구동 소자(DT)의 경시 변화나 픽셀들간 문턱 전압(Vth) 편차에 영향을 받지 않는다. 또한, 발광 소자(EL)의 전류(IOLED)는 VDD의 IR 드롭 영향을 받지 않는다.

여기서, K는 구동 소자(DT)의 전하 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 비례 상수이다. Vgs는 구동 소자(DT)의 게이트 소스간 전압이다.

도 10은 도 5에 도시된 픽셀 회로에서 내부 보상부와 커패시터 전압 설정부를 보여 주는 회로도이다. 도 11은 도 10에 도시된 커패시터 전압 설정부가 다수의 서브 픽셀들에 공유되는 예를 보여 주는 도면이다. 도 11에서, 101R, 101G, 및 101B는 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 각각 나타낸다.

도 10 및 도 11을 참조하면, 픽셀은 컬러 구현을 위하여 다수의 서브 픽셀들(101R, 101G, 10B)를 포함한다.

서브 픽셀들(101R, 101G, 10B) 각각은 내부 보상부(7T1C)를 포함한다. 커패시터 전압 설정부(3T)가 서브 픽셀들(101R, 101G, 10B) 각각에 형성되면 그 만큼 픽셀 회로의 크기가 커져 고 PPI(Pixel Per Inch)를 구현하기가 어렵다.

본 발명은 다수의 서브 픽셀들(101R, 101G, 10B)이 하나의 커패시터 전압 설정부(3T)를 공유하도록 서브 픽셀들(101R, 101G, 10B)에 하나의 커패시터 전압 설정부(3T)를 연결한다. 같은 픽셀 라인에 나란히 배치된 서브 픽셀들(101R, 101G, 10B)은 전원 전압(VDD, Vref, Vini=VSS)와 게이트 신호를 공유하기 때문에 이 서브 픽셀들(101R, 101G, 10B)이 하나의 커패시터 전압 설정부(3T)를 공유하여도 도 7 내지 도 9와 같이 정상적으로 동작할 수 있다. 커패시터 전압 설정부(3T)의 크기는 내부 보상부(7T1C) 보다 작다.

한편, 탑 에미션(top emission) 구조의 픽셀은 TFT 어레이 위에도 발광면이 존재하기 때문에 커패시터 전압 설정부(3T)로 인한 개구율 저하가 없다.

도 12는 제2 전원 라인의 평면 구조를 보여 주는 평면도이다.

도 12를 참조하면, 본 발명은 Vini를 VSS와 같은 0V로 설정할 수 있다. 이 경우, 하나의 제2 전원 라인(22)을 통해 서브 픽셀들(101R, 101G, 101B)에 Vini와 VSS를 공급할 수 있다.

일반적으로, VSS 배선은 표시패널의 가장자리에만 형성되지만, 본 발명은 도 12에 도시된 바와 같이 VSS 배선이 Vini 배선과 연결된 제2 전원 라인(22)으로 구현되기 때문에 화면 내의 픽셀들에도 VSS 배선들이 연결되는 효과를 얻을 수 있다.

제2 전원 라인(22)은 표시패널(100)의 외곽부를 따라 형성된 외곽 배선(221, 222)에 연결된다. 외곽 배선(221, 222)은 표시패널(100)의 상단 및 하단 베젤들 각각에 형성된 제1 외곽 배선들(221)과, 제1 외곽 배선들(221)에 연결되도록 표시패널(100)의 좌측과 우측 베젤들 각각에 형성된 제2 외곽 배선들(222)을 포함한다. 표시패널(100)의 좌우측 베젤을 줄이기 위하여, 제2 외곽 배선들(222)의 두께(폭)를 제1 외곽 배선(221)의 그 것 보다 작게 하더라도 픽셀 어레이 내의 제2 전원 배선(22)으로 인하여 제2 전원(22)의 배선 면적이 기존 보다 훨씬 커서 제2 전원(22)의 저항이 작게 된다. 따라서, 본 발명은 표시패널(100)의 좌우측 베젤을 줄이면서도 VDD의 IR 드롭 뿐 아니라 VSS의 IR 드롭도 개선할 수 있다.

도 12의 예에서, 제2 전원 라인(22)의 제1 외곽부(221) 두께(폭)는 1500μm, 제2 외곽부(222) 두께는 500μm로 설정된다. 픽셀 어레이 내에 형성된 제2 전원 라인들(22) 각각은 두 개의 제2 외곽부들(221) 사이에 연결되고 그 두께가 4μm로 설정될 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

21 : 제1 전원 라인 22, 221, 222 : 제2 전원 라인
23 : 제3 전원 라인 100 : 표시패널
102 : 데이터 라인 103 : 게이트 라인
101 : 서브 픽셀(픽셀 회로) 110 : 데이터 구동부
112 : 디멀티플렉서 120 : 게이트 구동부
130 : 타이밍 콘트롤러 M1~M9 : 픽셀 회로의 스위치 소자
DT : 픽셀 회로의 구동 소자 EL : 픽셀 회로의 발광 소자
Cst : 픽셀 회로의 커패시터 3T : 픽셀 회로의 커패시터 전압 설정부
7T1C : 픽셀 회로의 내부 보상부

Claims (13)

1. 발광 소자, 게이트-소스간 전압에 따라 상기 발광 소자에 전류를 공급하는 구동 소자, 및 상기 구동 소자의 게이트에 제1 단자가 연결된 커패시터, 및 다수의 스위치 소자들을 포함하여 샘플링 단계에서 상기 구동 소자의 문턱 전압을 센싱하여 상기 문턱 전압이 보상된 전류를 상기 발광 소자에 공급하는 내부 보상부; 및
   다수의 스위치 소자들을 이용하여 상기 샘플링 단계 보다 앞선 초기화 단계에서 상기 커패시터의 제1 단자에 초기화 전압을 공급하고 상기 커패시터의 제2 단자에 제1 전압을 공급한 후에 상기 샘플링 단계에서 상기 커패시터의 제2단자에 상기 제1 전압 보다 낮은 제2 전압을 공급하여 상기 구동 소자의 게이트 전압을 상기 초기화 전압보다 낮춘 다음, 발광 단계에서 상기 커패시터의 제2 단자에 상기 제1 전압을 공급하는 커패시터 전압 설정부를 포함하는 픽셀 회로.
2. 제 1 항에 있어서,
   픽셀들 각각은 컬러가 다른 다수의 서브 픽셀들을 포함하고,
   상기 서브 픽셀들 각각은 상기 내부 보상부를 포함하고,
   상기 서브 픽셀들이 상기 커패시터 전압 설정부를 공유하는 픽셀 회로.
3. 제 1 항에 있어서,
   상기 내부 보상부의 스위치 소자들은,
   제1 스캔 신호의 게이트 온 전압에 따라 턴-온되어 제2 노드와 제3 노드를 연결하는 제1 스위치 소자;
   상기 제1 스캔 신호의 게이트 온 전압에 따라 턴-온되어 데이터 전압이 인가되는 데이터 라인을 제1 노드에 연결하는 제2 스위치 소자;
   발광 제어 신호의 게이트 온 전압에 따라 턴-온되어 상기 제1 전압이 인가되는 제1 전원 라인을 상기 제1 노드에 연결하는 제3 스위치 소자;
   상기 발광 제어 신호의 게이트 온 전압에 따라 턴-온되어 상기 제3 노드를 제5 노드에 연결하는 제4 스위치 소자;
   제2 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제2 노드를 상기 제2 전압 보다 낮은 초기화 전압이 인가되는 제3 전원 라인에 연결하는 제5 스위치 소자; 및
   상기 제1 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제3 전원 라인을 상기 제5 노드에 연결하는 제6 스위치 소자를 포함하고,
   상기 제2 스캔 신호가 상기 초기화 단계에서 상기 게이트 온 전압으로 발생되고 상기 샘플링 단계에서 게이트 오프 전압으로 반전된 후에 상기 발광 단계에서 게이트 오프 전압으로 유지되고,
   상기 제1 스캔 신호는 상기 초기화 단계에서 상기 게이트 오프 전압으로 발생되고 상기 샘플링 단계에서 상기 게이트 온 전압으로 반전된 후, 상기 발광 단계에서 상기 게이트 오프 전압을 유지하며,
   상기 발광 제어 신호가 상기 초기화 단계와 상기 샘플링 단계에서 상기 게이트 오프 전압으로 유지된 후에, 상기 발광 단계에서 상기 게이트 온 전압으로 반전되고,
   상기 내부 보상부의 스위치 소자들과 상기 커패시터 전압 설정부의 스위치 소자들은 상기 게이트 온 전압에 따라 턴-온되고, 상기 게이트 오프 전압에 따라 턴-오프되는 픽셀 회로.
4. 제 3 항에 있어서,
   상기 발광 소자의 애노드는 상기 제5 노드에 연결되고, 상기 발광 소자의 캐소드는 상기 초기화 전압이 인가되는 제3 전원 라인에 연결되며,
   상기 구동 소자는
   상기 제2 노드에 연결된 게이트, 상기 제1 노드에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 픽셀 회로.
5. 제 4 항에 있어서,
   상기 제1 스위치 소자는,
   상기 제1 스캔 신호가 인가되는 제2 게이트 라인에 연결된 게이트, 상기 제2 노드에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하고,
   상기 제2 스위치 소자는,
   상기 제2 게이트 라인에 연결된 게이트, 상기 제1 노드에 연결된 제1 전극, 및 상기 데이터 라인에 연결된 제2 전극을 포함하고,
   제3 스위치 소자는,
   상기 발광 제어 신호가 인가되는 제3 게이트 라인에 연결된 게이트, 상기 제1 전원 라인에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하고,
   상기 제4 스위치 소자는,
   상기 제3 게이트 라인에 연결된 게이트, 상기 제3 노드에 연결된 제1 전극, 및 상기 제5 노드에 연결된 제2 전극을 포함하고,
   상기 제5 스위치 소자는,
   상기 제2 스캔 신호가 인가되는 제1 게이트 라인에 연결된 게이트, 상기 제2 노드에 연결된 제1 전극, 및 상기 제3 전원 라인에 연결된 제2 전극을 포함하고,
   상기 제6 스위치 소자는,
   상기 제2 게이트 라인에 연결된 게이트, 상기 제3 전원 라인에 연결된 제1 전극, 및 상기 제5 노드에 연결된 제2 전극을 포함하는 픽셀 회로.
6. 제 3 항에 있어서,
   상기 커패시터 전압 설정부는,
   상기 제2 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제1 전원 라인을 제4 노드에 연결하는 제7 스위치 소자;
   상기 제1 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제2 전압이 인가되는 제2 전원 라인을 상기 제4 노드에 연결하는 제8 스위치 소자; 및
   상기 발광 제어 신호의 게이트 온 전압에 따라 턴-온되어 상기 제1 전원 라인을 상기 제4 노드에 연결하는 제9 스위치 소자를 포함하고,
   상기 커패시터의 제2 단자는 상기 제4 노드에 연결되고, 상기 커패시터의 제1 단자는 상기 제2 노드 사이에 연결되는 픽셀 회로.
7. 제 6 항에 있어서,
   상기 제7 스위치 소자는,
   상기 제2 스캔 신호가 인가되는 제1 게이트 라인에 연결된 게이트, 상기 제4 노드에 연결된 제1 전극, 및 상기 제1 전원 라인에 연결된 제2 전극을 포함하고,
   상기 제8 스위치 소자는,
   상기 제1 스캔 신호가 인가되는 제2 게이트 라인에 연결된 게이트, 상기 제2 전압이 인가되는 제2 전원 라인에 연결된 제1 전극을 포함하고,
   상기 제9 스위치 소자는,
   상기 발광 제어 신호가 인가되는 제3 게이트 라인에 연결된 게이트, 상기 제1 전원 라인에 연결된 제1 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함한 픽셀 회로.
8. 데이터 전압을 데이터 라인들에 공급하는 데이터 구동부;
   제1 스캔 신호, 제2 스캔 신호, 및 발광 제어 신호를 게이트 라인들에 공급하는 게이트 구동부;
   제1 전압, 제2 전압 및 초기화 전압을 발생하여 전원 라인들로 출력하는 전원부; 및
   상기 데이터 라인들과 상기 게이트 라인들의 교차로 정의된 매트릭스 형태로 배치되는 픽셀들을 포함하고,
   상기 픽셀들 각각은 다수의 서브 픽셀들을 포함하고,
   상기 서브 픽셀들 각각은,
   제1 전압이 인가되는 제1 전원 라인, 발광 소자, 게이트-소스간 전압에 따라 상기 발광 소자에 전류를 공급하는 구동 소자, 및 상기 구동 소자의 게이트에 제1 단자가 연결된 커패시터, 및 다수의 스위치 소자들을 포함하여 샘플링 단계에서 상기 구동 소자의 문턱 전압을 센싱하여 상기 문턱 전압이 보상된 전류를 상기 발광 소자에 공급하는 내부 보상부; 및
   다수의 스위치 소자들을 이용하여 상기 샘플링 단계 보다 앞선 초기화 단계에서 상기 커패시터의 제1 단자에 초기화 전압을 공급하고 상기 커패시터의 제2 단자에 제1 전압을 공급한 후에 상기 샘플링 단계에서 상기 커패시터의 제2 단자에 상기 제1 전압 보다 낮은 제2 전압을 공급하여 상기 구동 소자의 게이트 전압을 상기 초기화 전압보다 낮춘 다음, 발광 단계에서 상기 커패시터의 제2 단자에 상기 제1 전압을 공급하는 커패시터 전압 설정부를 포함하는 표시장치.
9. 제 8 항에 있어서,
   상기 서브 픽셀들 각각은 상기 내부 보상부를 포함하고,
   상기 서브 픽셀들이 상기 커패시터 전압 설정부를 공유하는 표시장치.
10. 제 9 항에 있어서,
    상기 내부 보상부의 스위치 소자들은,
    제1 스캔 신호의 게이트 온 전압에 따라 턴-온되어 제2 노드와 제3 노드를 연결하는 제1 스위치 소자;
    상기 제1 스캔 신호의 게이트 온 전압에 따라 턴-온되어 데이터 전압이 인가되는 데이터 라인을 제1 노드에 연결하는 제2 스위치 소자;
    발광 제어 신호의 게이트 온 전압에 따라 턴-온되어 상기 제1 전압이 인가되는 제1 전원 라인을 상기 제1 노드에 연결하는 제3 스위치 소자;
    상기 발광 제어 신호의 게이트 온 전압에 따라 턴-온되어 상기 제3 노드를 제5 노드에 연결하는 제4 스위치 소자;
    제2 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제2 노드를 상기 제2 전압 보다 낮은 초기화 전압이 인가되는 제3 전원 라인에 연결하는 제5 스위치 소자; 및
    상기 제1 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제3 전원 라인을 상기 제5 노드에 연결하는 제6 스위치 소자를 포함하고,
    상기 제2 스캔 신호가 상기 초기화 단계에서 상기 게이트 온 전압으로 발생되고 상기 샘플링 단계에서 게이트 오프 전압으로 반전된 후에 상기 발광 단계에서 게이트 오프 전압으로 유지되고,
    상기 제1 스캔 신호는 상기 초기화 단계에서 상기 게이트 오프 전압으로 발생되고 상기 샘플링 단계에서 상기 게이트 온 전압으로 반전된 후, 상기 발광 단계에서 상기 게이트 오프 전압을 유지하며,
    상기 발광 제어 신호가 상기 초기화 단계와 상기 샘플링 단계에서 상기 게이트 오프 전압으로 유지된 후에, 상기 발광 단계에서 상기 게이트 온 전압으로 반전되고,
    상기 내부 보상부의 스위치 소자들과 상기 커패시터 전압 설정부의 스위치 소자들은 상기 게이트 온 전압에 따라 턴-온되고, 상기 게이트 오프 전압에 따라 턴-오프되는 표시장치.
11. 제 10 항에 있어서,
    상기 발광 소자의 애노드는 상기 제5 노드에 연결되고, 상기 발광 소자의 캐소드는 상기 초기화 전압이 인가되는 제3 전원 라인에 연결되며,
    상기 구동 소자는
    상기 제2 노드에 연결된 게이트, 상기 제1 노드에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 표시장치.
12. 제 10 항에 있어서,
    상기 커패시터 전압 설정부는,
    상기 제2 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제1 전원 라인을 제4 노드에 연결하는 제7 스위치 소자;
    상기 제1 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제2 전압이 인가되는 제2 전원 라인을 상기 제4 노드에 연결하는 제8 스위치 소자; 및
    상기 발광 제어 신호의 게이트 온 전압에 따라 턴-온되어 상기 제1 전원 라인을 상기 제4 노드에 연결하는 제9 스위치 소자를 포함하고,
    상기 커패시터의 제2 단자는 상기 제4 노드에 연결되고, 상기 커패시터의 제1 단자는 상기 제2 노드 사이에 연결되는 표시장치.
13. 제 10 항에 있어서,
    표시패널의 상하단 베젤들에 각각 형성되는 제1 외곽 배선들;
    상기 제1 외곽 배선들과 연결되도록 상기 표시패널의 좌우측 베젤들에 각각 형성되는 제2 외곽 배선들을 더 포함하고,
    상기 제2 외곽 배선들의 두께가 상기 제1 외곽 배선들의 두께 보다 작고,
    상기 제3 전원 라인들이 상기 픽셀들이 배치된 픽셀 어레이에 형성되어 상기 제1 외곽 배선들을 연결하는 표시장치.

Images