KR20220148035A - 보조 회로를 포함하는 전압 생성 회로 및 이의 동작 방법 - Google Patents
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Abstract
본 개시의 일 실시 예에 따른 전압 생성 회로는, 제1 전원 전압이 보조 기준 전압보다 낮으면, 활성 모드를 가리키는 보조 신호를 생성하도록 구성된 보조 회로, 보조 신호가 활성 모드를 가리키면, 제1 전원 전압에 기초하여 보상 신호를 생성하도록 구성된 보상 회로, 제1 전원 전압에 기초하여, 조정된 전압을 생성하도록 구성된 내부 전압 컨버터, 및 조정된 전압에 기초하여 펌프 전압을 생성하도록 구성된 차지 펌프 회로를 포함하되, 보상 신호는 조정된 전압을 보상한다.
Description
본 개시는 전압 생성 회로에 관한 것으로, 좀 더 상세하게는 메모리 장치의 데이터 처리에 사용되는 보조 회로를 포함하는 전압 생성 회로 및 이의 동작 방법에 관한 것이다.
메모리 장치는 쓰기 요청에 따라 데이터를 저장하고, 읽기 요청에 따라 저장된 데이터를 출력한다. 예를 들어, 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치, 및 플래시 메모리 장치, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 비-휘발성 메모리 장치로 구분된다.
비-휘발성 메모리 장치는 복수의 메모리 셀들을 포함한다. 비-휘발성 메모리 장치는 복수의 메모리 셀들의 문턱 전압 산포를 조절함으로써, 데이터를 저장할 수 있다. 일반적으로, 데이터를 저장하기 위한 쓰기 동작에서, 전원 전압보다 높은 전압이 요구될 수 있다. 높은 전압을 생성하기 위해, 차지 펌프 회로와 같은 별도의 회로가 요구될 수 있다. 이에 따라, 비-휘발성 메모리 장치의 크기가 증가하는 문제가 있다.
본 개시의 일 실시 예에 따르면 보조 회로를 포함하는 전압 생성 회로 및 이의 동작 방법이 제공된다.
본 개시의 일 실시 예에 따르면, 전압 생성 회로는, 제1 전원 전압이 보조 기준 전압보다 낮으면, 활성 모드를 가리키는 보조 신호를 생성하도록 구성된 보조 회로, 상기 보조 신호가 상기 활성 모드를 가리키면, 상기 제1 전원 전압에 기초하여 보상 신호를 생성하도록 구성된 보상 회로, 상기 제1 전원 전압에 기초하여, 조정된 전압(regulated voltage)을 생성하도록 구성된 내부 전압 컨버터, 및 상기 조정된 전압에 기초하여 펌프 전압을 생성하도록 구성된 차지 펌프 회로를 포함한다. 상기 보상 신호는 상기 조정된 전압을 보상한다.
본 개시의 일 실시 예에 따르면, 전압 생성 회로는, 제1 전원 전압이 보조 기준 전압보다 낮으면, 활성 모드를 가리키는 보조 신호를 생성하도록 구성된 보조 회로, 상기 제1 전원 전압 및 상기 보조 신호에 기초하여, 조정된 전압(regulated voltage)을 생성하도록 구성된 내부 전압 컨버터, 및 상기 조정된 전압에 기초하여 펌프 전압을 생성하도록 구성된 차지 펌프 회로를 포함한다.
본 개시의 일 실시 예에 따르면, 전압 생성 회로는 보조 회로를 포함한다. 상기 전압 생성 회로의 동작 방법은, 상기 보조 회로에 의해, 전원 전압이 보조 기준 전압보다 낮은지 여부를 결정하는 단계, 상기 보조 회로에 의해, 상기 전원 전압이 상기 보조 기준 전압보다 낮다고 결정한 것에 응답하여, 활성 모드를 가리키는 보조 신호를 생성하는 단계, 상기 전원 전압 및 상기 보조 신호에 기초하여, 조정된 전압(regulated voltage)을 생성하는 단계, 및 상기 조정된 전압에 기초하여 펌프 전압을 생성하는 단계를 포함한다.
본 개시의 일 실시 예에 따르면, 보조 회로를 포함하는 전압 생성 회로 및 이의 동작 방법이 제공된다.
또한, 전압 생성 회로 내부의 전압 강하를 보상함으로써 넓은 범위의 전원 전압에서 동작하고, 차지 펌프 회로의 크기를 최소화함으로써 크기가 감소된 전압 생성 회로 및 이의 동작 방법이 제공된다.
도 1은 본 개시의 실시 예에 따른 스토리지 시스템의 블록도이다.
도 2는 본 개시의 일부 실시 예들에 따라 도 1의 비-휘발성 메모리 장치를 구체화한 블록도이다.
도 3은 일반적인 전압 생성 회로를 설명하는 블록도이다.
도 4는 본 개시의 일부 실시 예들에 따른 전압 생성 회로를 설명하는 블록도이다.
도 5는 본 개시의 일부 실시 예들에 따라 도 4의 제1 내부 전압 컨버터를 구체화한 회로도이다.
도 6은 본 개시의 일부 실시 예들에 따라 도 4의 보조 회로를 구체화한 회로도이다.
도 7은 본 개시의 일부 실시 예들에 따라 도 4의 보상 회로를 구체화한 회로도이다.
도 8은 본 개시의 일부 실시 예들에 따라 도 4의 차지 펌프 회로를 구체화한 블록도이다.
도 9는 본 개시의 일부 실시 예들에 따라 도 8의 차지 펌프 회로들을 구체화한 회로도이다.
도 10은 본 개시의 일부 실시 예들에 따른 전압 생성 회로를 설명하는 블록도이다.
도 11은 본 개시의 일부 실시 예들에 따라 도 10의 제2 내부 전압 컨버터를 구체화한 회로도이다.
도 12는 본 개시의 일부 실시 예들에 따라 도 10의 제2 보조 회로를 구체화한 회로도이다.
도 13은 본 개시의 일부 실시 예들에 따른 비-휘발성 메모리 장치를 설명하는 도면이다.
도 14는 본 개시의 일부 실시 예들에 따른 조정된 전압 및 펌프 전압의 파형들을 도시하는 그래프이다.
도 15는 본 개시의 일부 실시 예들에 따른 전압 생성 회로의 동작 방법을 설명하는 순서도이다.
도 16은 본 개시의 일부 실시 예들에 따른 전압 생성 회로의 동작 방법을 설명하는 순서도이다.
도 17은 본 개시의 일부 실시 예들에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템의 블록도이다.
도 18은 본 개시의 일부 실시 예들에 따라 BVNAND로 구현된 메모리 장치를 설명하는 도면이다.
도 2는 본 개시의 일부 실시 예들에 따라 도 1의 비-휘발성 메모리 장치를 구체화한 블록도이다.
도 3은 일반적인 전압 생성 회로를 설명하는 블록도이다.
도 4는 본 개시의 일부 실시 예들에 따른 전압 생성 회로를 설명하는 블록도이다.
도 5는 본 개시의 일부 실시 예들에 따라 도 4의 제1 내부 전압 컨버터를 구체화한 회로도이다.
도 6은 본 개시의 일부 실시 예들에 따라 도 4의 보조 회로를 구체화한 회로도이다.
도 7은 본 개시의 일부 실시 예들에 따라 도 4의 보상 회로를 구체화한 회로도이다.
도 8은 본 개시의 일부 실시 예들에 따라 도 4의 차지 펌프 회로를 구체화한 블록도이다.
도 9는 본 개시의 일부 실시 예들에 따라 도 8의 차지 펌프 회로들을 구체화한 회로도이다.
도 10은 본 개시의 일부 실시 예들에 따른 전압 생성 회로를 설명하는 블록도이다.
도 11은 본 개시의 일부 실시 예들에 따라 도 10의 제2 내부 전압 컨버터를 구체화한 회로도이다.
도 12는 본 개시의 일부 실시 예들에 따라 도 10의 제2 보조 회로를 구체화한 회로도이다.
도 13은 본 개시의 일부 실시 예들에 따른 비-휘발성 메모리 장치를 설명하는 도면이다.
도 14는 본 개시의 일부 실시 예들에 따른 조정된 전압 및 펌프 전압의 파형들을 도시하는 그래프이다.
도 15는 본 개시의 일부 실시 예들에 따른 전압 생성 회로의 동작 방법을 설명하는 순서도이다.
도 16은 본 개시의 일부 실시 예들에 따른 전압 생성 회로의 동작 방법을 설명하는 순서도이다.
도 17은 본 개시의 일부 실시 예들에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템의 블록도이다.
도 18은 본 개시의 일부 실시 예들에 따라 BVNAND로 구현된 메모리 장치를 설명하는 도면이다.
이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시의 실시 예들을 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 개시의 실시 예에 따른 스토리지 시스템의 블록도이다. 도 1을 참조하면, 스토리지 시스템(10)은 호스트(11) 및 스토리지 장치(100)를 포함할 수 있다. 일부 실시 예들에서, 스토리지 시스템(10)은 개인용 컴퓨터, 노트북, 랩탑, 서버, 워크스테이션, 태블릿 PC, 스마트폰, 디지털 카메라, 블랙박스 등과 같이 다양한 정보를 처리하도록 구성된 컴퓨팅 시스템일 수 있다.
호스트(11)는 스토리지 시스템(10)의 제반 동작을 제어할 수 있다. 예를 들어, 호스트(11)는 스토리지 장치(100)에 데이터를 저장하거나 또는 스토리지 장치(100)에 저장된 데이터를 읽을 수 있다.
스토리지 장치(100)는 스토리지 컨트롤러(110) 및 비-휘발성 메모리 장치(120)를 포함할 수 있다. 비-휘발성 메모리 장치(120)는 데이터를 저장할 수 있다. 스토리지 컨트롤러(110)는 비-휘발성 메모리 장치(120)에 데이터를 저장하거나 또는 비-휘발성 메모리 장치(120)에 저장된 데이터를 읽을 수 있다. 비-휘발성 메모리 장치(120)는 스토리지 컨트롤러(110)의 제어에 따라 동작할 수 있다. 예를 들어, 스토리지 컨트롤러(110)는 동작을 가리키는 커맨드(CMD), 및 데이터의 위치를 가리키는 어드레스(ADD)에 기초하여 비-휘발성 메모리 장치(120)에 데이터를 저장하거나, 또는 비-휘발성 메모리 장치(120)에 저장된 데이터를 읽을 수 있다.
일부 실시 예들에서, 비-휘발성 메모리 장치(120)는 플래시 메모리일 수 있다. 예를 들어, 비-휘발성 메모리 장치(120)는 NOR 플래시 메모리 기반으로 구현될 수 있고, 임베디드 플레시(eFlash) 메모리로서 집적 회로(IC; Integrated Circuit) 또는 마이크로컨트롤러 유닛(MCU)에 포함될 수 있다. 또는, 비-휘발성 메모리 장치(120)는 NAND 플래시 메모리 기반으로 구현될 수 있고, SSD(solid state dirve)와 같은 대용량 저장 매체에 포함될 수 있다. 그러나, 본 개시의 범위가 이에 제한되는 것은 아니며, 비-휘발성 메모리 장치(120)는 PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지할 수 있는 다양한 저장 장치들 중 하나일 수 있다.
비-휘발성 메모리 장치(120)는 전압 생성 회로(121)를 포함할 수 있다. 전압 생성 회로(121)는 비-휘발성 메모리 장치(120) 내에서 데이터를 처리하는데 사용되는 전압을 생성할 수 있다. 예를 들어, 전압 생성 회로(121)는 읽기, 쓰기 등과 같은 커맨드들을 처리하는데 사용되는 전압들을 생성할 수 있다.
전압 생성 회로(121)는 내부 전압 컨버터(IVC), 차지 펌프 회로(CP), 및 보조 회로(ASC)를 포함할 수 있다. 내부 전압 컨버터(IVC)는 전원 전압에 기초하여 조정(regulating) 동작을 수행하고, 조정된 전압(regulated voltage)을 생성할 수 있다. 조정 동작은 일정한 전압 레벨을 갖는 전기적인 신호를 생성하는 동작을 가리킬 수 있다. 차지 펌프 회로(CP)는 내부 전압 컨버터(IVC)로부터 조정된 전압을 수신하고, 조정된 전압에 기초하여 차지 펌핑을 수행하고, 펌프 전압을 생성할 수 있다. 차지 펌핑은 전압을 증폭시키는 동작을 의미할 수 있다.
일부 실시 예들에서, 차지 펌프 회로(CP)의 펌프 전압은 전원 전압보다 높을 수 있다. 예를 들어, 펌프 전압은 비-휘발성 메모리 장치(120)의 쓰기 동작을 위해 사용되는 높은 전압일 수 있다.
일부 실시 예들에서, 차지 펌프 회로(CP)의 차지 펌핑은 차지 펌프 회로(CP)의 크기 및 내부 전압 컨버터(IVC)의 조정된 전압에 의해 제한될 수 있다. 예를 들어, 내부 전압 컨버터(IVC)의 조정 동작에 의해 전압 강하가 발생할 수 있고, 조정된 전압은 전원 전압보다 낮을 수 있다. 차지 펌프 회로(CP)에서 생성된 펌프 전압은 내부 전압 컨버터(IVC)로부터 수신된 구동 전류(즉, 내부 전압 컨버터(IVC)의 전류 용량), 차지 펌프 회로(CP) 내부의 트랜지스터들의 크기나 개수 등에 따라 제한될 수 있다.
차지 펌프 회로(CP)가 높은 전압의 펌프 전압을 생성하기 위해, 차지 펌프 회로(CP)의 크기를 증가시킬 수 있다. 다만, 차지 펌프 회로(CP)의 크기 증가는 비-휘발성 메모리 장치(120)의 크기 증가를 초래하므로, 소형화 및 고집적화를 방해할 수 있다. 이에 따라, 차지 펌프 회로(CP)의 크기를 증가시키지 않으면서, 내부 전압 컨버터(IVC)의 조정된 전압을 증가시키거나 또는 차지 펌프 회로(CP)로 제공될 구동 전류를 증가시키는 방법이 요구된다.
보조 회로(ASC)는 내부 전압 컨버터(IVC)의 조정 동작을 보조할 수 있다. 예를 들어, 보조 회로(ASC)는 전원 전압이 보조 기준 전압보다 낮은지 여부를 감지할 수 있다. 보조 기준 전압은 내부 전압 컨버터(IVC)의 조정된 전압을 보상할지 여부를 결정하는데 사용될 수 있다. 보조 회로(ASC)는 전원 전압이 보조 기준 전압보다 낮으면, 내부 전압 컨버터(IVC)의 전압 강하를 보상하거나, 또는 차지 펌프 회로(CP)로 제공될 구동 전류를 증가시킬 수 있다. 전압 생성 회로(121)에 대한 보다 상세한 설명은 도 4 내지 도 11을 참조하여 후술될 것이다.
상술된 바와 같이, 본 개시에 따르면, 보조 회로(ASC)를 통해 내부 전압 컨버터(IVC)의 조정된 전압을 보상함으로써, 차지 펌프 회로(CP)의 크기 증가 없이, 높은 전압의 펌프 전압을 생성하는 전압 생성 회로(121)가 제공될 수 있다.
도 2는 본 개시의 일부 실시 예들에 따라 도 1의 비-휘발성 메모리 장치를 구체화한 블록도이다. 도 1 및 도 2를 참조하면, 비-휘발성 메모리 장치(120)는 스토리지 컨트롤러(110)와 통신할 수 있다. 예를 들어, 비-휘발성 메모리 장치(120)는 스토리지 컨트롤러(110)로부터 어드레스(ADD) 및 커맨드(CMD)를 수신할 수 있다. 비-휘발성 메모리 장치(120)는 스토리지 컨트롤러(110)와 데이터를 통신할 수 있다.
비-휘발성 메모리 장치(120)는 전압 생성 회로(121), 제어 로직(122), 행 디코더(123), 메모리 셀 어레이(124), 페이지 버퍼(125), 열 디코더(126), 및 I/O(Input/Output) 회로(127)를 포함할 수 있다.
제어 로직(122)은 스토리지 컨트롤러(110)로부터 커맨드(CMD) 및 어드레스(ADD)를 수신할 수 있다. 커맨드(CMD)는 읽기, 쓰기, 및 소거 등과 같은 비-휘발성 메모리 장치(120)에서 수행될 동작을 지시하는 신호일 수 있다. 어드레스(ADD)는 행 어드레스(ADDR) 및 열 어드레스(ADDC)를 포함할 수 있다. 제어 로직(122)은 커맨드(CMD) 및 어드레스(ADD)에 기초하여, 전압 생성 회로(121), 행 디코더(123), 및 열 디코더(126)를 제어할 수 있다. 예를 들어, 제어 로직(122)은 커맨드(CMD)에 대응하는 전압을 생성하도록 전압 생성 회로(121)를 제어하고, 행 어드레스(ADDR) 및 열 어드레스(ADDC)를 각각 행 디코더(123) 및 열 디코더(126)로 출력할 수 있다.
전압 생성 회로(121)는 행 디코더(123)를 통해 메모리 셀 어레이(124)에 인가되는 전압을 제어할 수 있다. 전압 생성 회로(121)는 내부 전압 컨버터(IVC), 차지 펌프 회로(CP), 및 보조 회로(ASC)를 포함할 수 있다. 일부 실시 예들에서, 전압 생성 회로(121)는 제어 로직(122)의 제어에 따라, 내부 전압 컨버터(IVC), 차지 펌프 회로(CP), 및 보조 회로(ASC)를 통해, 쓰기 동작에 사용되는 펌프 전압을 생성할 수 있다.
행 디코더(123)는 제어 로직(122)으로부터 행 어드레스(ADDR)를 수신할 수 있다. 행 디코더(123)는 스트링 선택 라인(SSL)들, 워드라인(WL)들, 및 접지 선택 라인(GSL)들을 통해 메모리 셀 어레이(124)와 연결될 수 있다. 행 디코더(123)는 행 어드레스(ADDR)를 디코딩하고, 디코딩 결과 및 전압 생성 회로(121)로부터 수신된 전압에 기초하여 스트링 선택 라인(SSL)들, 워드라인(WL)들, 및 접지 선택 라인(GSL)들에 인가되는 전압들을 제어할 수 있다.
메모리 셀 어레이(124)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 데이터를 저장할 수 있다. 복수의 메모리 셀들은 저장된 데이터를 출력할 수 있다.
페이지 버퍼(125)는 비트라인(BL)들을 통해 메모리 셀 어레이(124)와 연결될 수 있다. 페이지 버퍼(125)는 비트라인(BL)들의 전압을 감지함으로써, 메모리 셀 어레이(124)로부터 페이지 단위로 데이터를 읽을 수 있다. 열 디코더(126)는 제어 로직(122)으로부터 열 어드레스(ADDC)를 수신할 수 있다. 열 디코더(126)는 열 어드레스(ADDC)를 디코딩하고, 디코딩 결과에 기초하여 페이지 버퍼(125)에 의해 읽어진 데이터를 I/O 회로(127)로 제공할 수 있다.
열 디코더(126)는 데이터 라인(DL)들을 통해 I/O 회로(127)로부터 데이터를 수신할 수 있다. 열 디코더(126)는 제어 로직(122)으로부터 열 어드레스(ADDC)를 수신할 수 있다. 열 디코더(126)는 열 어드레스(ADDC)를 디코딩하고, 디코딩 결과에 기초하여 I/O 회로(127)로부터 수신된 데이터를 페이지 버퍼(125)에 제공할 수 있다. 페이지 버퍼(125)는 비트라인(BL)들을 통해 I/O 회로(127)로부터 제공된 데이터를 페이지 단위로 메모리 셀 어레이(124)에 저장할 수 있다.
I/O 회로(127)는 데이터 라인(DL)들을 통해 열 디코더(126)와 연결될 수 있다. I/O 회로(127)는 스토리지 컨트롤러(110)로부터 수신된 데이터를 데이터 라인(DL)들을 통해 열 디코더(126)로 전송할 수 있다. I/O 회로(127)는 데이터 라인(DL)들을 통해 수신된 데이터를 스토리지 컨트롤러(110)로 출력할 수 있다.
도 3은 일반적인 전압 생성 회로를 설명하는 블록도이다. 도 3을 참조하면, 일반적인 전압 생성 회로(VGC)가 도시된다. 전압 생성 회로(VGC)는 도 1 및 도 2의 전압 생성 회로(121)에 대응할 수 있다. 전압 생성 회로(VGC)는 내부 전압 컨버터(IVC) 및 차지 펌프 회로(CP)를 포함할 수 있다.
내부 전압 컨버터(IVC)는 제1 전원 전압(Vddh)을 수신할 수 있다. 제1 전원 전압(Vddh)은 전압 생성 회로(VGC)를 포함하는 비-휘발성 메모리 장치를 구동하는 전원 전압일 수 있다. 예를 들어, 제1 전원 전압(Vddh)은 도 1의 호스트(11)로부터 제공된 전압일 수 있고, 도 1의 비-휘발성 메모리 장치(120)를 구동하는데 사용될 수 있다.
내부 전압 컨버터(IVC)는 제1 전원 전압(Vddh)에 기초하여 조정 동작을 수행하고, 조정된 전압(Vrg)을 생성할 수 있다. 일부 실시 예들에서, 조정된 전압(Vrg)은 제1 전원 전압(Vddh)보다 낮을 수 있다. 예를 들어, 내부 전압 컨버터(IVC)는 조정 동작에 사용되는 복수의 트랜지스터들을 포함할 수 있다. 내부 전압 컨버터(IVC)의 트랜지스터들을 통과하는 전류에 의해, IR 드롭(IR drop)과 같은 전압 강하가 발생할 수 있다. 이에 따라, 내부 전압 컨버터(IVC)는 제1 전원 전압(Vddh) 및 조정된 전압(Vrg) 사이의 구동 마진을 가질 수 있다. 구동 마진이 클수록, 전압 생성 회로(VGC)를 구동하는 제1 전원 전압(Vddh)의 범위가 좁아질 수 있다.
차지 펌프 회로(CP)는 내부 전압 컨버터(IVC)로부터 조정된 전압(Vrg)을 수신할 수 있다. 차지 펌프 회로(CP)는 조정된 전압(Vrg)에 기초하여 차지 펌핑을 수행하고, 펌프 전압(Vp)을 생성할 수 있다. 펌프 전압(Vp)은 비-휘발성 메모리 장치의 데이터 처리에 사용될 수 있다. 예를 들어, 차지 펌프 회로(CP)의 펌프 전압(Vp)은 도 2의 행 디코더(123)를 통해 도 2의 메모리 셀 어레이(124)에 인가될 수 있다.
일부 실시 예들에서, 차지 펌프 회로(CP)에서 생성되는 펌프 전압(Vp)은 차지 펌프 회로(CP)의 크기, 내부 전압 컨버터(IVC)의 조정된 전압(Vrg), 및 내부 전압 컨버터(IVC)로부터 수신된 구동 전류에 의해 제한될 수 있다. 차지 펌프 회로(CP)의 크기 증가는 비-휘발성 메모리 장치(120)의 크기 증가를 초래하므로, 내부 전압 컨버터(IVC)를 보조하여 조정된 전압(Vrg)을 증가시키거나, 차지 펌프 회로(CP)로 제공될 구동 전류를 증가시키는 방법이 요구된다.
상술된 바와 같이, 일반적인 전압 생성 회로(VGC)에서 내부 전압 컨버터(IVC)의 전압 강하 및 차지 펌프 회로(CP)의 제한된 크기에 의해, 펌프 전압(Vp)은 제한될 수 있다. 높은 전압의 펌프 전압(Vp)을 제공하기 위해, 내부 전압 컨버터(IVC)를 보조하는 별도의 회로가 요구된다. 이에 대한 상세한 설명은 도 4 내지 도 11을 참조하여 후술될 것이다.
도 4는 본 개시의 일부 실시 예들에 따른 전압 생성 회로를 설명하는 블록도이다. 도 4를 참조하면, 전압 생성 회로(121a)의 블록도가 도시된다. 전압 생성 회로(121a)는 도 1 및 도 2의 전압 생성 회로(121)에 대응할 수 있다. 전압 생성 회로(121a)는 제1 내부 전압 컨버터(IVC1), 차지 펌프 회로(CP), 제1 보조 회로(ASC1), 및 보상 회로(CC)를 포함할 수 있다. 전압 생성 회로(121a)는, 도 3의 전압 생성 회로(VGC)와 달리, 제1 보조 회로(ASC1) 및 보상 회로(CC)를 더 포함할 수 있다.
전압 생성 회로(121a)는 제1 전원 전압(Vddh), 제2 전원 전압(Vdd), 기준 전압(Vref), 활성 신호(EN), 클럭 신호(CLK), 및 펌프 제어 신호(PCTR)를 수신할 수 있다. 제1 및 제2 전원 전압들(Vddh, Vdd)은 전압 생성 회로(121a)를 포함하는 비-휘발성 메모리 장치를 구동하는 전원 전압들일 수 있다. 제2 전원 전압(Vdd)은 제1 전원 전압(Vddh)보다 낮을 수 있다. 기준 전압(Vref)은 조정된 전압(Vrg)에 대응하는 전압일 수 있고, 조정된 전압(Vrg)의 전압 레벨을 결정하는데 사용될 수 있다. 활성 신호(EN)는 제1 내부 전압 컨버터(IVC1)의 조정 동작을 제어하는 신호일 수 있다. 클럭 신호(CLK)는 차지 펌프 회로(CP)에 포함된 트랜지스터들의 동작 시점을 제어하는데 사용될 수 있다. 펌프 제어 신호(PCTR)는 차지 펌프 회로(CP)의 차지 펌핑을 제어하는데 사용될 수 있다.
예를 들어, 도 1, 도 2, 및 도 4를 참조하면, 제1 및 제2 전원 전압들(Vddh, Vdd) 및 기준 전압(Vref)은 호스트(11)로부터 제공된 전압일 수 있고, 비-휘발성 메모리 장치(120)를 구동하는데 사용될 수 있다. 활성 신호(EN), 클럭 신호(CLK), 및 펌프 제어 신호(PCTR)는 제어 로직(122)으로부터 제공된 신호들일 수 있다. 전압 생성 회로(121a)는 제1 전원 전압(Vddh), 제2 전원 전압(Vdd), 기준 전압(Vref), 활성 신호(EN), 클럭 신호(CLK), 및 펌프 제어 신호(PCTR)에 기초하여 펌프 전압(Vp)을 생성할 수 있다. 전압 생성 회로(121a)는 행 디코더(123)를 통해 메모리 셀 어레이(124)로 펌프 전압(Vp)을 제공할 수 있다.
다시 도 4를 참조하면, 제1 내부 전압 컨버터(IVC1)는 제1 및 제2 전원 전압들(Vddh, Vdd), 기준 전압(Vref), 및 활성 신호(EN)를 수신할 수 있다. 제1 내부 전압 컨버터(IVC1)는 제1 및 제2 전원 전압들(Vddh, Vdd)을 구동 전압들로 사용할 수 있다. 제1 내부 전압 컨버터(IVC1)는 활성 신호(EN)에 응답하여, 기준 전압(Vref)에 대응하는 전압 레벨을 갖는 조정된 전압(Vrg)을 생성할 수 있다. 제1 내부 전압 컨버터(IVC1)는 조정된 전압(Vrg)을 차지 펌프 회로(CP)로 출력할 수 있다. 조정된 전압(Vrg)이 생성되는 노드는 보상 회로(CC) 및 차지 펌프 회로(CP)와 연결될 수 있다.
제1 보조 회로(ASC1)는 제1 전원 전압(Vddh), 제2 전원 전압(Vdd), 및 기준 전압(Vref)을 수신할 수 있다. 제1 보조 회로(ASC1)는 보조 기준 전압(Vas)을 포함할 수 있다. 제1 보조 회로(ASC1)는 제1 전원 전압(Vddh) 및 보조 기준 전압(Vas)을 비교할 수 있다. 제1 보조 회로(ASC1)는 제1 전원 전압(Vddh) 및 보조 기준 전압(Vas)의 비교 결과에 기초하여 보조 신호(AS)를 생성할 수 있다. 제1 보조 회로(ASC1)는 보조 신호(AS)를 보상 회로(CC)로 출력할 수 있다.
일부 실시 예들에서, 제1 보조 회로(ASC1)는 활성 모드 또는 비활성 모드를 가리키는 보조 신호(AS)를 생성할 수 있다. 활성 모드는 제1 내부 전압 컨버터(IVC1)의 조정된 전압(Vrg)을 보상하는 모드를 가리킬 수 있다. 비활성 모드는 제1 내부 전압 컨버터(IVC1)의 조정된 전압(Vrg)을 보상하지 않는 모드를 가리킬 수 있다.
일부 실시 예들에서, 제1 보조 회로(ASC1)는 제1 전원 전압(Vddh)이 보조 기준 전압(Vas)보다 낮으면, 활성 모드를 가리키는 보조 신호(AS)를 생성할 수 있다. 예를 들어, 활성 모드를 가리키는 보조 신호(AS)의 전압 레벨은 접지 전압(GND)의 전압 레벨일 수 있다.
일부 실시 예들에서, 제1 보조 회로(ASC1)는 제1 전원 전압(Vddh)이 보조 기준 전압(Vas)보다 크거나 같으면, 비활성 모드를 가리키는 보조 신호(AS)를 생성할 수 있다. 예를 들어, 비활성 모드를 가리키는 보조 신호(AS)의 전압 레벨은 제1 전원 전압(Vddh)의 전압 레벨일 수 있다.
보상 회로(CC)는 제1 전원 전압(Vddh)을 수신할 수 있다. 보상 회로(CC)는 제1 보조 회로(ASC1)로부터 보조 신호(AS)를 수신할 수 있다. 보상 회로(CC)는 제1 전원 전압(Vddh) 및 보조 신호(AS)에 기초하여 보상 신호(CS)를 생성할 수 있다. 보상 신호(CS)는 조정된 전압(Vrg)이 생성되는 노드로 제공될 수 있다. 보상 신호(CS)는 조정된 전압(Vrg)을 보상할 수 있다. 예를 들어, 보상 신호(CS)는 제1 내부 전압 컨버터(IVC1)의 전압 강하를 보상할 수 있다.
일부 실시 예들에서, 보상 회로(CC)는 보조 신호(AS)에 기초하여 활성 모드 또는 비활성 모드로 동작할 수 있다. 예를 들어, 보조 신호(AS)가 활성 모드를 가리키면, 보상 회로(CC)는 보상 신호(CS)를 통해 조정된 전압(Vrg)을 보상할 수 있다. 예를 들어, 보조 신호(AS)가 비활성 모드를 가리키면, 보상 회로(CC)는 보상 신호(CS)를 출력하지 않을 수 있다.
일부 실시 예들에서, 보상 회로(CC)는 제1 내부 전압 컨버터(IVC1)의 구동 마진을 감소시킬 수 있다. 일반적으로, 제1 내부 전압 컨버터(IVC1)가 조정 동작을 수행하면서, 제1 내부 전압 컨버터(IVC1) 내부로 전류가 흐를 수 있고, IR 드롭과 같은 전압 강하가 발생할 수 있다. 보상 회로(CC)는 보상 신호(CS)를 통해 제1 내부 전압 컨버터(IVC1)의 전압 강하를 보상할 수 있다. 이에 따라, 제1 내부 전압 컨버터(IVC1)는 구동 마진을 감소시키거나 생략할 수 있다.
구동 마진이 감소할수록, 제1 내부 전압 컨버터(IVC1)는 더 낮은 전압 레벨을 갖는 제1 전원 전압(Vddh)에서도 정상적으로 동작할 수 있다. 다시 말해서, 보상 신호(CS)를 통해 전압 강하가 보상됨으로써, 제1 내부 전압 컨버터(IVC1)가 동작하는 제1 전원 전압(Vddh)의 범위가 증가할 수 있다.
차지 펌프 회로(CP)는 클럭 신호(CLK) 및 펌프 제어 신호(PCTR)를 수신할 수 있다. 차지 펌프 회로(CP)는 제1 내부 전압 컨버터(IVC1)로부터 조정된 전압(Vrg)을 수신할 수 있다. 조정된 전압(Vrg)은 보상 회로(CC)의 보상 신호(CS)에 의해 보상될 수 있다. 차지 펌프 회로(CP)는 클럭 신호(CLK), 펌프 제어 신호(PCTR), 및 조정된 전압(Vrg)에 기초하여 펌프 전압(Vp)을 생성할 수 있다.
일부 실시 예들에서, 차지 펌프 회로(CP)는 제1 내부 전압 컨버터(IVC1) 및 보상 회로(CC)로부터 제공된 구동 전류들에 기초하여 차지 펌핑을 수행할 수 있다. 예를 들어, 제1 내부 전압 컨버터(IVC1)는 전류 용량(예를 들어, 트랜지스터의 크기, 개수 등)에 대응하는 구동 전류를 차지 펌프 회로(CP)로 제공할 수 있다. 구동 전류의 세기가 약하다면, 조정된 전압(Vrg)의 전압 레벨이 낮아짐에 따라, 차지 펌핑의 목표한 전압 레벨에 도달하지 못할 수 있다. 이 경우, 보상 회로(CC)가 보상 신호(CS)를 통해 차지 펌프 회로(CP)에 구동 전류를 더 제공함으로써, 차지 펌프 회로(CP)의 차지 펌핑을 원활하게 할 수 있다. 즉, 보상 회로(CC)는 제1 내부 전압 컨버터(IVC1)의 전류 용량을 보상할 수 있다.
일부 실시 예들에서, 차지 펌프 회로(CP)는 비-휘발성 메모리 장치의 쓰기 동작을 위해, 펌프 전압(Vp) 및 구동 전류를 제공할 수 있다. 예를 들어, 쓰기 동작을 수행하는 경우, 도 2의 메모리 셀 어레이에서, 동일한 워드 라인(WL)을 공유하는 메모리 셀들 중 쓰기 동작과 연관된 비트 라인(BL)의 메모리 셀들에 펌프 전압(Vp) 및 구동 전류가 요구될 수 있다. 쓰기 동작과 연관된 메모리 셀들의 개수가 많을수록, 요구되는 구동 전류가 증가할 수 있다. 차지 펌프 회로(CP)가 구동 전류를 제공하는 전류 구동 능력은 조정된 전압(Vrg)에 의해 우세하게 결정될 수 있다. 조정된 전압(Vrg)이 목표한 전압 레벨보다 낮으면, 차지 펌프 회로(CP)의 전류 구동 능력이 저하될 수 있고, 쓰기 동작의 신뢰성이 감소할 수 있다. 보상 회로(CC)에 의해 조정된 전압(Vrg)이 보상됨으로써, 쓰기 동작의 신뢰성 감소를 방지할 수 있다.
상술된 바와 같이, 본 개시의 일부 실시 예들에 따르면, 제1 보조 회로(ASC1)를 통해 제1 내부 전압 컨버터(IVC1)의 조정된 전압(Vrg)을 보상하는 전압 생성 회로(121a)가 제공될 수 있다. 제1 내부 전압 컨버터(IVC1)는 전압 강하가 보상되므로, 구동 마진이 최소화된 넓은 범위의 제1 전원 전압(Vddh)에서 동작할 수 있다. 또한, 요구되는 펌프 전압(Vp)의 전압 레벨이 동일한 조건에서, 조정된 전압(Vrg)의 전압 레벨을 향상시킬 수 있으므로, 차지 펌프 회로(CP)의 크기를 최소화함으로써, 전압 생성 회로(121a)의 크기를 감소시킬 수 있다.
도 5는 본 개시의 일부 실시 예들에 따라 도 4의 제1 내부 전압 컨버터를 구체화한 회로도이다. 도 4 및 도 5를 참조하면, 제1 내부 전압 컨버터(IVC1)는 제1 및 제2 전원 전압들(Vddh, Vdd), 기준 전압(Vref), 및 활성 신호(EN)를 수신할 수 있다. 제1 내부 전압 컨버터(IVC1)는 조정된 전압(Vrg)을 생성할 수 있다. 조정된 전압(Vrg)이 생성되는 제1 노드(N1)는 보상 회로(CC) 및 차지 펌프 회로(CP)와 연결될 수 있다. 제1 노드(N1)는 보상 회로(CC)로부터 보상 신호(CS)를 수신할 수 있다.
제1 내부 전압 컨버터(IVC1)는 제1, 제2, 및 제3 PMOS 트랜지스터들(PM1, PM2, PM3), 제1, 제2, 제3, 제4, 제5, 및 제6 NMOS 트랜지스터들(NM1, NM2, NM3, NM4, NM5, NM6), 그리고 제1 및 제2 저항들(R1, R2)을 포함할 수 있다.
제1 PMOS 트랜지스터(PM1)는 제1 전원 전압(Vddh)을 수신하는 전원 노드 및 제1 노드(N1) 사이에 연결될 수 있다. 제1 노드(N1)는 조정된 전압(Vrg)이 생성되는 노드일 수 있다. 제1 PMOS 트랜지스터(PM1)는 제2 노드(N2)의 전압에 응답하여 동작할 수 있다.
제2 PMOS 트랜지스터(PM2)는 제1 전원 전압(Vddh)을 수신하는 전원 노드 및 제2 노드(N2) 사이에 연결될 수 있다. 제2 PMOS 트랜지스터(PM2)는 제3 노드(N3)의 전압에 응답하여 동작할 수 있다.
제3 PMOS 트랜지스터(PM3)는 제1 전원 전압(Vddh)을 수신하는 전원 노드 및 제3 노드(N3) 사이에 연결될 수 있다. 제3 PMOS 트랜지스터(PM3)는 제3 노드(N3)의 전압에 응답하여 동작할 수 있다.
제1 NMOS 트랜지스터(NM1)는 제2 노드(N2) 및 제4 노드(N4) 사이에 연결될 수 있다. 제1 NMOS 트랜지스터(NM1)는 제2 전원 전압(Vdd)에 응답하여 동작할 수 있다.
제2 NMOS 트랜지스터(NM2)는 제4 노드(N4) 및 제5 노드(N5) 사이에 연결될 수 있다. 제2 NMOS 트랜지스터(NM2)는 기준 전압(Vref)에 응답하여 동작할 수 있다.
제3 NMOS 트랜지스터(NM3)는 제5 노드(N5) 및 접지 전압(GND)을 갖는 접지 노드 사이에 연결될 수 있다. 제3 NMOS 트랜지스터(NM3)는 활성 신호(EN)에 응답하여 동작할 수 있다.
제4 NMOS 트랜지스터(NM4)는 제3 노드(N3) 및 제6 노드(N6) 사이에 연결될 수 있다. 제4 NMOS 트랜지스터(NM4)는 제2 전원 전압(Vdd)에 응답하여 동작할 수 있다.
제5 NMOS 트랜지스터(NM5)는 제6 노드(N6) 및 제5 노드(N5) 사이에 연결될 수 있다. 제5 NMOS 트랜지스터(NM5)는 제7 노드(N7)의 전압에 응답하여 동작할 수 있다.
제1 저항(R1)은 제1 노드(N1) 및 제7 노드(N7) 사이에 연결될 수 있다. 제2 저항(R2)은 제7 노드(N7) 및 제8 노드(N8) 사이에 연결될 수 있다.
제6 NMOS 트랜지스터(NM6)는 제8 노드(N8) 및 접지 전압(GND)을 갖는 접지 노드 사이에 연결될 수 있다. 제6 NMOS 트랜지스터(NM6)는 활성 신호에 응답하여 동작할 수 있다.
일부 실시 예들에서, 제1 내부 전압 컨버터(IVC1)는 피드백 경로에 기초하여 조정된 전압(Vrg)을 생성할 수 있다. 보다 상세하게는, 제1 PMOS 트랜지스터(PM1)는 제2 노드(N2)의 전압에 기초하여 제1 노드(N1)에서 조정된 전압(Vrg)을 생성할 수 있다. 제1 노드(N1)에서의 조정된 전압(Vrg)은, 제1 내부 전압 컨버터(IVC1)의 다른 소자들(PM2, PM3, NM1, NM2, NM3, NM4, NM5, NM6, R1, R2)을 통해, 제2 노드(N2)의 전압에 영향을 미칠 수 있다. 즉, 제1 PMOS 트랜지스터(PM1)는 출력이 입력에 영향을 미치는 피드백 경로에 기초하여 제1 노드(N1)에서 조정된 전압(Vrg)을 생성할 수 있다.
제1 내부 전압 컨버터(IVC1)는, 피드백 경로를 통해, 조정된 전압(Vrg)의 전압 레벨을 일정하게 유지할 수 있다. 예를 들어, 조정된 전압(Vrg)이 생성되는 제1 노드(N1)의 전압은 피드백 경로를 통해 제2 노드(N2)의 전압에 영향을 미칠 수 있다. 제2 노드(N2)의 전압 레벨이 높을수록, 제1 PMOS 트랜지스터(PM1)의 전류 구동 능력이 제한될 수 있다. 제1 전원 전압(Vddh)의 전압 레벨이 낮은 경우, 제1 PMOS 트랜지스터(PM1)의 전류 구동 능력 저하에 따라, 조정된 전압(Vrg)의 전압 강하가 발생할 수 있다. 다만, 보상 회로(CC)가 보상 신호(CS)를 통해 전압 강하를 보상함으로써(즉, 보상 회로(CC)가 제1 노드(N1)로 구동 전류를 제공함으로써), 제1 내부 전압 컨버터(IVC1)는 제1 전원 전압(Vddh)의 전압 레벨과 유사한 전압 레벨을 갖는 조정된 전압(Vrg)을 생성할 수 있다.
일부 실시 예들에서, 제1 내부 전압 컨버터(IVC1)는 제한된 전류 용량을 가질 수 있다. 예를 들어, 포화 영역에서 동작하는 제2 PMOS 트랜지스터(PM2) 및 포화 영역에서 동작하는 제1 NMOS 트랜지스터(NM1)에 의해, 제2 노드(N2)의 전압 레벨이 결정될 수 있다. 제2 노드(N2)는 제1 PMOS 트랜지스터(PM1)의 게이트 단자에 연결될 수 있다. 제2 노드(N2)의 전압 레벨에 의해, 제1 PMOS 트랜지스터(PM1)의 전류 구동 능력이 제한될 수 있다. 제1 내부 전압 컨버터(IVC1)가 차지 펌프 회로(CP)로 제공할 수 있는 구동 전류는 제1 PMOS 트랜지스터(PM1)의 전류 구동 능력에 의해 제한될 수 있다.
제1 내부 전압 컨버터(IVC1)의 제한된 전류 용량을 보상하기 위해, 보상 회로(CC)는 보상 신호(CS)를 제1 노드(N1)로 제공할 수 있다. 보상 신호(CS)는 제1 노드(N1)로 유입되는 구동 전류일 수 있다. 보상 신호(CS) 및 제1 PMOS 트랜지스터(PM1)의 드레인 전류에 기초하여, 차지 펌프 회로(CP)는 차지 펌핑을 수행할 수 있다. 보상 회로(CC)에 대한 보다 상세한 설명은 도 7과 함께 후술될 것이다.
도 6은 본 개시의 일부 실시 예들에 따라 도 4의 제1 보조 회로를 구체화한 회로도이다. 도 4 및 도 6을 참조하면, 제1 보조 회로(ASC1)는 제1 및 제2 전원 전압들(Vddh, Vdd) 및 기준 전압(Vref)을 수신할 수 있다. 제1 보조 회로(ASC1)는 제1 및 제2 전원 전압들(Vddh, Vdd) 및 기준 전압(Vref)에 기초하여 보조 신호(AS)를 생성할 수 있다. 제1 보조 회로(ASC1)는 보조 신호(AS)를 보상 회로(CC)로 출력할 수 있다.
제1 보조 회로(ASC1)는 제3 저항(R3), 제4 저항(R4), 결정기(DET), 및 제1 레벨 시프터(LS1)를 포함할 수 있다.
제3 저항(R3)은 제1 전원 전압(Vddh)을 수신하는 전원 노드 및 제9 노드(N9) 사이에 연결될 수 있다. 제4 저항(R4)은 제9 노드(N9) 및 접지 전압(GND)을 갖는 접지 노드 사이에 연결될 수 있다.
일부 실시 예들에서, 제1 전원 전압(Vddh)에 대한 제9 노드(N9)의 전압의 비율은 제3 저항(R3) 및 제4 저항(R4)의 합에 대한 제4 저항(R4)의 비율일 수 있다. 제9 노드(N9)의 전압은 제1 전원 전압(Vddh)에 비례할 수 있다. 제3 및 제4 저항들(R3, R4)에 의해 결정된 제9 노드(N9)의 전압은 결정기(DET)의 동작 범위에 포함될 수 있다.
결정기(DET)는 제2 전원 전압(Vdd)으로 구동될 수 있다. 결정기(DET)는 기준 전압(Vref) 및 제9 노드(N9)의 전압을 비교할 수 있다. 결정기(DET)는 비교의 결과에 따라 활성 모드 또는 비활성 모드를 가리키는 결정 신호(DS)를 출력할 수 있다.
일부 실시 예들에서, 결정기(DET)는 보조 기준 전압(Vas)에 기초하여 비교 동작을 수행할 수 있다. 예를 들어, 결정기(DET)는 보조 기준 전압(Vas)에 대응하는 문턱 전압을 가질 수 있다. 결정기(DET)는 제9 노드(N9)의 전압 및 기준 전압(Vref)의 차이가 보조 기준 전압(Vas)에 대응하는 문턱 전압보다 작으면(즉, 제1 전원 전압(Vddh)이 낮아서 내부 전압 컨버터의 보상이 필요하면), 활성 모드를 가리키는 결정 신호(DS)를 생성할 수 있다.
예를 들어, 결정기(DET)는 제9 노드(N9)의 전압 및 기준 전압(Vref)의 차이가 보조 기준 전압(Vas)에 대응하는 문턱 전압보다 크거나 같으면(즉, 제1 전원 전압(Vddh)이 높아서 내부 전압 컨버터의 보상이 불필요하면), 비활성 모드를 가리키는 결정 신호(DS)를 생성할 수 있다.
일부 실시 예들에서, 활성 모드를 가리키는 결정 신호(DS)의 전압 레벨은 접지 전압(GND)에 대응할 수 있다. 비활성 모드를 가리키는 결정 신호(DS)의 전압 레벨은 제2 전원 전압(Vdd)에 대응할 수 있다.
제1 레벨 시프터(LS1)는 제1 전원 전압(Vddh)으로 구동될 수 있다. 제1 레벨 시프터(LS1)는 결정기(DET)로부터 결정 신호(DS)를 수신할 수 있다. 제1 레벨 시프터(LS1)는 결정 신호(DS)에 기초하여, 활성 모드를 가리키는 제1 전압 레벨 또는 비활성 모드를 가리키는 제2 전압 레벨을 갖는 보조 신호(AS)를 생성할 수 있다. 제1 레벨 시프터(LS1)는 보조 신호(AS)를 보상 회로(CC)로 출력할 수 있다.
일부 실시 예들에서, 활성 모드를 가리키는 보조 신호(AS)의 제1 전압 레벨은 접지 전압(GND)에 대응할 수 있다. 비활성 모드를 가리키는 보조 신호(AS)의 제2 전압 레벨은 제1 전원 전압(Vddh)에 대응할 수 있다. 예를 들어, 제1 레벨 시프터(LS1)는 접지 전압(GND)을 갖는 결정 신호(DS)에 기초하여 접지 전압(GND)을 갖는 보조 신호(AS)를 생성할 수 있다. 제1 레벨 시프터(LS1)는 제2 전원 전압(Vdd)을 갖는 결정 신호(DS)에 기초하여 제1 전원 전압(Vddh)을 갖는 보조 신호(AS)를 생성할 수 있다.
상술된 바와 같이, 본 개시의 일부 실시 예들에 따르면, 제1 보조 회로(ASC1)는 제1 전원 전압(Vddh) 및 보조 기준 전압(Vas)의 비교 결과에 기초하여, 활성 모드 또는 비활성 모드를 가리키는 보조 신호(AS)를 생성할 수 있다. 예를 들어, 제1 보조 회로(ASC1)는 제1 전원 전압(Vddh)이 보조 기준 전압(Vas)보다 낮으면, 보조 신호(AS)의 전압 레벨을 활성 모드를 가리키는 접지 전압(GND)에 대응하는 전압 레벨로 결정할 수 있다. 제1 보조 회로(ASC1)는 제1 전원 전압(Vddh)이 보조 기준 전압(Vas)보다 크거나 같으면, 보조 신호(AS)의 전압 레벨을 비활성 모드를 가리키는 제1 전원 전압(Vddh)에 대응하는 전압 레벨로 결정할 수 있다.
도 7은 본 개시의 일부 실시 예들에 따라 도 4의 보상 회로를 구체화한 회로도이다. 도 4 및 도 7을 참조하면, 보상 회로(CC)는 제1 전원 전압(Vddh)을 수신할 수 있다. 보상 회로(CC)는 제1 보조 회로(ASC1)로부터 보조 신호(AS)를 수신할 수 있다. 보상 회로(CC)는 보조 신호(AS)에 기초하여 보상 신호(CS)를 생성할 수 있다. 보상 회로(CC)는 보상 신호(CS)에 기초하여 조정된 전압(Vrg)을 보상할 수 있다.
보상 회로(CC)는 제1, 제2, 및 제3 보상 PMOS 트랜지스터들(PMC1, PMC2, PMC3)을 포함할 수 있다. 제1, 제2, 및 제3 보상 PMOS 트랜지스터들(PMC1, PMC2, PMC3)은 제1 전원 전압(Vddh)을 수신하는 전원 노드 및 보상 신호(CS)를 생성하는 제10 노드 사이에 연결될 수 있다. 제1, 제2, 및 제3 보상 PMOS 트랜지스터들(PMC1, PMC2, PMC3)은 보조 신호(AS)에 응답하여 동작할 수 있다. 제1, 제2, 및 제3 보상 PMOS 트랜지스터들(PMC1, PMC2, PMC3)은 병렬로 연결될 수 있다.
일부 실시 예들에서, 제1 전원 전압(Vddh)을 수신하는 전원 노드 및 보상 신호(CS)를 생성하는 제10 노드 사이에 연결된 보상 PMOS 트랜지스터들의 개수는 증가 또는 감소할 수 있다. 본 개시의 이해를 돕기 위해, 도 7은 보상 회로(CC)가 3개의 보상 PMOS 트랜지스터들(PMC1, PMC2, PMC3)을 포함하는 것으로 도시되나, 본 개시의 범위는 이에 제한되지 않으며, 보상 PMOS 트랜지스터들의 개수는 증가 또는 감소할 수 있다.
보상 PMOS 트랜지스터들의 개수가 감소하면, 보상 회로(CC)의 크기를 감소시킬 수 있으며, 보상 PMOS 트랜지스터들의 개수가 증가하면, 보상 신호(CS)에 대응하는 구동 전류의 세기를 증가시킬 수 있다. 보상 PMOS 트랜지스터들의 개수가 증가할수록 제1 내부 전압 컨버터(IVC1)의 조정된 전압(Vrg)을 보상하고, 차지 펌프 회로(CP)를 구동하기에 유리할 수 있다.
일부 실시 예들에서, 보상 회로(CC)는 제1 내부 전압 컨버터(IVC1)의 전류 용량을 보상할 수 있다. 예를 들어, 도 4, 도 5, 및 도 7을 참조하면, 제1 내부 전압 컨버터(IVC1)의 전류 용량은 제1 내부 전압 컨버터(IVC1)의 제1 PMOS 트랜지스터(PM1)에 의해 제한될 수 있다. 보상 회로(CC)의 제10 노드(N10)는 제1 내부 전압 컨버터(IVC1)의 제1 노드(N1)와 연결될 수 있다. 보상 회로(CC)의 PMOS 트랜지스터들(PMC1, PMC2, PMC3)은 제1 내부 전압 컨버터(IVC1)의 제1 노드(N1)로 구동 전류를 제공할 수 있다. 이에 따라, 제1 내부 전압 컨버터(IVC1)의 전류 용량이 보상될 수 있다. 전류 용량이 보상된 제1 내부 전압 컨버터(IVC1)는 차지 펌프 회로(CP)로 차지 펌핑을 위한 구동 전류를 제공할 수 있다.
일부 실시 예들에서, 보상 회로(CC)는 보조 신호(AS)에 기초하여 활성 모드 또는 비활성 모드로 동작할 수 있다. 예를 들어, 도 6 및 도 7을 참조하면, 보조 신호(AS)가 활성 모드를 가리키는 접지 전압(GND)의 전압 레벨을 갖는 경우, 보상 PMOS 트랜지스터들(PMC1, PMC2, PMC3)은 게이트 단자에 인가된 접지 전압(GND)에 응답하여 턴-온 상태가 될 수 있고, 보상 PMOS 트랜지스터들(PMC1, PMC2, PMC3)은 제10 노드(N10)로 드레인 전류들을 제공할 수 있다. 예를 들어, 보조 신호(AS)가 비활성 모드를 가리키는 제1 전원 전압(Vddh)의 전압 레벨을 갖는 경우, 보상 PMOS 트랜지스터들(PMC1, PMC2, PMC3)은 게이트 단자에 인가된 제1 전원 전압(Vddh)에 응답하여 턴-오프 상태가 될 수 있고, 보상 PMOS 트랜지스터들(PMC1, PMC2, PMC3)은 제10 노드(N10)로 드레인 전류들을 제공하지 않을 수 있다.
도 8은 본 개시의 일부 실시 예들에 따라 도 4의 차지 펌프 회로를 구체화한 블록도이다. 도 4 및 도 8을 참조하면, 차지 펌프 회로(CP)는 클럭 신호(CLK) 및 펌프 제어 신호(PCTR)를 수신할 수 있다. 차지 펌프 회로(CP)는 제1 내부 전압 컨버터(IVC1)로부터 조정된 전압(Vrg)을 수신할 수 있다. 조정된 전압(Vrg)은 보상 회로(CC)에 의해 보상될 수 있다. 차지 펌프 회로(CP)는 클럭 신호(CLK), 펌프 제어 신호(PCTR), 및 조정된 전압(Vrg)에 기초하여 펌프 전압(Vp)을 생성할 수 있다. 펌프 전압(Vp)의 전압 레벨은 조정된 전압(Vrg)의 전압 레벨보다 높을 수 있다. 일부 실시 예들에서, 펌프 전압(Vp)은 쓰기 동작에 사용될 수 있다.
차지 펌프 회로(CP)는 펌프 제어 회로 및 제1 내지 제N 차지 펌프 회로들(CP1~CPN)을 포함할 수 있다. N은 임의의 자연수이다.
펌프 제어 회로는 클럭 신호(CLK)에 기초하여 제1 내지 제N 클럭 신호들(CLK1~CLKN)을 생성할 수 있다. 제1 내지 제N 클럭 신호들(CLK1~CLKN)은 각각 제1 내지 제N 차지 펌프 회로들(CP1~CPN)의 트랜지스터들 중 일부를 제어하는데 사용될 수 있다.
펌프 제어 회로는 클럭 신호(CLK)에 기초하여 제1 내지 제N 클럭-바 신호들(CLK1B~CLKNB)을 생성할 수 있다. 제1 내지 제N 클럭-바 신호들(CLK1B~CLKNB)은 각각 제1 내지 제N 클럭 신호들(CLK1~CLKN)과 반전된 논리 상태의 전압 레벨들을 가질 수 있다. 제1 내지 제N 클럭-바 신호들(CLK1B~CLKNB)은 각각 제1 내지 제N 차지 펌프 회로들(CP1~CPN)의 트랜지스터들 중 다른 일부를 제어하는데 사용될 수 있다.
펌프 제어 회로는 펌프 제어 신호(PCTR)에 기초하여 제1 내지 제N 펌프 제어 신호들(PCTR1~PCTRN)을 생성할 수 있다. 제1 내지 제N 펌프 제어 신호들(PCTR1~PCTRN)은 각각 제1 내지 제N 차지 펌프 회로들(CP1~CPN)의 차지 펌핑 여부를 제어할 수 있다. 예를 들어, 제1 내지 제N 펌프 제어 신호들(PCTR1~PCTRN)은 조정된 전압(Vrg)을 각각 제1 내지 제N 차지 펌프 회로들(CP1~CPN)에 제공할지 여부를 제어할 수 있다.
제1 차지 펌프 회로(CP1)는 제1 클럭 신호(CLK1), 제1 클럭-바 신호(CLK1B), 및 제1 펌프 제어 신호(PCTR1)에 기초하여, 조정된 전압(Vrg)에 대한 차지 펌핑을 수행할 수 있다. 이와 유사하게, 제2 차지 펌프 회로(CP2)는 제2 클럭 신호(CLK2), 제2 클럭-바 신호(CLK2B), 제2 펌프 제어 신호(PCTR2), 및 조정된 전압(Vrg)에 기초하여 차지 펌핑을 수행할 수 있다. 제N 차지 펌프 회로(CPN)는 제N 클럭 신호(CLKN), 제N 클럭-바 신호(CLKNB), 제N 펌프 제어 신호(PCTRN), 및 조정된 전압(Vrg)에 기초하여 차지 펌핑을 수행할 수 있다. 제1 내지 제N 차지 펌프 회로들(CP1~CPN)의 차지 펌핑들에 기초하여 펌프 전압(Vp)이 생성될 수 있다.
일부 실시 예들에서, 제1 내지 제N 클럭 신호들(CLK1~CLKN)은 상이한 위상 지연 값들을 가질 수 있다. 마찬가지로, 제1 내지 제N 클럭-바 신호들(CLK1B~CLKNB)은 상이한 위상 지연 값들을 가질 수 있다. 예를 들어, N이 4인 경우, 제1 내지 제4 클럭 신호들(CLK1~CLK4) 각각은 위상 지연 값들이 0도, 90도, 180도, 및 270도일 수 있다. 제1 내지 제4 클럭-바 신호들(CLK1B~CLK4B)은 각각 제1 내지 제4 클럭 신호들(CLK1~CLK4)이 반전된 전압 레벨을 가질 수 있다. 상이한 위상 지연 값들을 갖는 클럭 신호들에 기초하여 차지 펌핑을 수행함으로써, 차지 펌핑에 의한 펌프 전압(Vp)의 전압 레벨 변동을 감소시킬 수 있다. 이에 따라, 비-휘발성 메모리 장치에서의 쓰기 동작의 신뢰성이 향상될 수 있다.
도 9는 본 개시의 일부 실시 예들에 따라 도 8의 차지 펌프 회로들을 구체화한 회로도이다. 도 8 및 도 9를 참조하면, 제1 차지 펌프 회로(CP1) 및 제2 차지 펌프 회로(CP2)의 회로도가 도시된다. 도면의 복잡함을 피하기 위해, 도 9는 제1 및 제2 차지 펌프 회로들(CP1, CP2)만을 도시하나, 본 개시의 범위는 이에 제한되지 않으며, 조정된 전압(Vrg)을 수신하는 노드 및 펌프 전압(Vp)이 생성되는 노드 사이에 병렬로 다른 차지 펌프 회로가 더 추가될 수 있다. 또는, 비-휘발성 메모리 장치의 크기 감소를 위해, 제2 차지 펌프 회로(CP2)가 생략될 수 있다.
제1 차지 펌프 회로(CP1) 및 제2 차지 펌프 회로(CP2)는 조정된 전압(Vrg)을 수신하는 노드 및 펌프 전압(Vp)을 생성하는 노드 사이에 병렬로 연결될 수 있다.
제1 차지 펌프 회로(CP1)는 제1 펌프 제어 신호(PCTR1), 제1 클럭 신호(CLK1), 제1 클럭-바 신호(CLK1B), 및 조정된 전압(Vrg)을 수신할 수 있다. 제1 차지 펌프 회로(CP1)는 제1 펌프 제어 신호(PCTR1), 제1 클럭 신호(CLK1), 및 제1 클럭-바 신호(CLK1B)에 기초하여, 조정된 전압(Vrg)에 대한 차지 펌핑을 수행할 수 있다. 제1 차지 펌프 회로(CP1)의 차지 펌핑에 기초하여 펌프 전압(Vp)이 생성될 수 있다.
제1 차지 펌프 회로(CP1)는 조정된 전압(Vrg)을 수신하는 노드 및 펌프 전압(Vp)을 생성하는 노드 사이에 직렬로 연결된 제1 스위치(SW1) 및 제1 내지 제2M 트랜지스터들(NMa1~NMaM, NMb1~NMbM)을 포함할 수 있다. 제1 차지 펌프 회로(CP1)는 트랜지스터들(NMa1~NMaM, NMb1~NMbM)에 각각 대응하는 커패시터들(Ca1~CaM, Cb1~CbM)을 포함할 수 있다. 여기서, 트랜지스터들(NMa1~NMaM)은 제1 내지 제2M 트랜지스터들(NMa1~NMaM, NMb1~NMbM) 중 홀수 번째로 조정된 전압(Vrg)에 대한 차지 펌핑을 수행하는 트랜지스터들일 수 있다. 트랜지스터들(NMb1~NMbM)은 제1 내지 제2M 트랜지스터들(NMa1~NMaM, NMb1~NMbM) 중 짝수 번째로 조정된 전압(Vrg)에 대한 차지 펌핑을 수행하는 트랜지스터들일 수 있다. M은 임의의 자연수이다.
제1 차지 펌프 회로(CP1)에서, 제1 스위치(SW1)는 제1 펌프 제어 신호(PCTR1)에 기초하여 조정된 전압(Vrg)을 트랜지스터(NMa1)로 출력할 수 있다. 트랜지스터들(NMa1~NMaM)은 제1 클럭 신호(CLK1)에 의해 제어될 수 있다. 예를 들어, 제1 클럭 신호(CLK1)는 커패시터들(Ca1~CaM)를 통해 트랜지스터들(NMa1~NMaM)을 제어하여 차지 펌핑을 수행할 수 있다. 트랜지스터들(NMb1~NMbM)은 제1 클럭-바 신호(CLK1B)에 의해 제어될 수 있다. 예를 들어, 제1 클럭-바 신호(CLK1B)는 커패시터들(Cb1~CbM)를 통해 트랜지스터들(NMb1~NMbM)을 제어하여 차지 펌핑을 수행할 수 있다. 그러나, 본 개시의 범위는 이에 제한되지 않으며, 도 9에서 도시된 것과 달리 제1 클럭 신호(CLK1)가 트랜지스터들(NMb1~NMbM)을 제어하고, 제1 클럭-바 신호(CLK1B)가 트랜지스터들(NMa1~NMaM)을 제어하도록 제1 차지 펌프 회로(CP1)를 설계할 수 있다.
제2 차지 펌프 회로(CP2)는 제2 펌프 제어 신호(PCTR2), 제2 클럭 신호(CLK2), 제2 클럭-바 신호(CLK2B), 및 조정된 전압(Vrg)을 수신할 수 있다. 제2 차지 펌프 회로(CP2)는 제2 펌프 제어 신호(PCTR2), 제2 클럭 신호(CLK2), 및 제2 클럭-바 신호(CLK2B)에 기초하여, 조정된 전압(Vrg)에 대한 차지 펌핑을 수행할 수 있다. 제2 차지 펌프 회로(CP2)의 차지 펌핑에 기초하여 펌프 전압(Vp)이 생성될 수 있다.
제2 차지 펌프 회로(CP2)는 조정된 전압(Vrg)을 수신하는 노드 및 펌프 전압(Vp)을 생성하는 노드 사이에 직렬로 연결된 제2 스위치(SW2) 및 제1 내지 제2M 트랜지스터들(NMa1~NMaM, NMb1~NMbM)을 포함할 수 있다. 제2 차지 펌프 회로(CP2)는 트랜지스터들(NMa1~NMaM, NMb1~NMbM)에 각각 대응하는 커패시터들(Ca1~CaM, Cb1~CbM)을 포함할 수 있다. 제2 스위치(SW2) 및 제1 내지 제2M 트랜지스터들(NMa1~NMaM, NMb1~NMbM)의 동작 방법은 제1 차지 펌프 회로(CP1)에서 설명된 것과 유사하므로, 이에 대한 상세한 설명은 생략된다.
일부 실시 예들에서, 차지 펌프 회로는 NMOS 트랜지스터 기반으로 구현되거나, 또는 PMOS 트랜지스터 기반으로 구현될 수 있다. 예를 들어, 제1 및 제2 차지 펌프 회로들(CP1, CP2)은 도 9에서 도시된 것과 같이 직렬로 연결된 NMOS 트랜지스터들을 기반으로 구현될 수 있으나, 본 개시의 범위는 이에 제한되지 않는다. 제1 및 제2 차지 펌프 회로들(CP1, CP2)은 도 9에서 도시된 것과 달리 직렬로 연결된 PMOS 트랜지스터들을 기반으로 구현될 수 있다.
도 10은 본 개시의 일부 실시 예들에 따른 전압 생성 회로를 설명하는 블록도이다. 도 10을 참조하면, 전압 생성 회로(121b)의 블록도가 도시된다. 전압 생성 회로(121b)는 도 1 및 도 2의 전압 생성 회로(121)에 대응할 수 있다. 전압 생성 회로(121b)는 제2 내부 전압 컨버터(IVC2), 제2 보조 회로(ASC2), 및 차지 펌프 회로(CP)를 포함할 수 있다. 전압 생성 회로(121b)는, 도 3의 전압 생성 회로(VGC)와 달리, 제2 보조 회로(ASC2)를 더 포함할 수 있고, 도 4의 전압 생성 회로(121a)와 달리 보상 회로(CC)를 포함하지 않을 수 있다 차지 펌프 회로(CP)는 도 4의 차지 펌프 회로(CP)와 유사하므로, 이에 대한 상세한 설명은 생략된다.
전압 생성 회로(121b)는 제1 전원 전압(Vddh), 제2 전원 전압(Vdd), 기준 전압(Vref), 활성 신호(EN), 클럭 신호(CLK), 및 펌프 제어 신호(PCTR)를 수신할 수 있다. 전압 생성 회로(121b)는 펌프 전압(Vp)을 생성할 수 있다. 제1 전원 전압(Vddh), 제2 전원 전압(Vdd), 기준 전압(Vref), 활성 신호(EN), 클럭 신호(CLK), 펌프 제어 신호(PCTR), 및 펌프 전압(Vp)의 특징은 도 4에서 설명된 것과 유사하므로, 이에 대한 상세한 설명은 생략된다.
제2 보조 회로(ASC2)는 제1 전원 전압(Vddh), 제2 전원 전압(Vdd), 및 기준 전압(Vref)을 수신할 수 있다. 제2 보조 회로(ASC2)는 보조 기준 전압(Vas)을 포함할 수 있다. 제2 보조 회로(ASC2)는 제1 전원 전압(Vddh) 및 보조 기준 전압(Vas)을 비교할 수 있다. 제2 보조 회로(ASC2)는 제1 전원 전압(Vddh) 및 보조 기준 전압(Vas)의 비교 결과에 기초하여 보조 신호(AS)를 생성할 수 있다. 제2 보조 회로(ASC2)는 보조 신호(AS)를 제2 내부 전압 컨버터(IVC2)로 출력할 수 있다.
일부 실시 예들에서, 제2 보조 회로(ASC2)는 활성 모드 또는 비활성 모드를 가리키는 보조 신호(AS)를 생성할 수 있다. 활성 모드는 제2 내부 전압 컨버터(IVC2)의 조정된 전압(Vrg)을 보상하는 모드를 가리킬 수 있다. 비활성 모드는 제2 내부 전압 컨버터(IVC2)의 조정된 전압(Vrg)을 보상하지 않는 모드를 가리킬 수 있다.
일부 실시 예들에서, 제2 보조 회로(ASC2)는 제1 전원 전압(Vddh)이 보조 기준 전압(Vas)보다 낮으면, 활성 모드를 가리키는 보조 신호(AS)를 생성할 수 있다. 예를 들어, 활성 모드를 가리키는 보조 신호(AS)의 전압 레벨은 접지 전압(GND)의 전압 레벨일 수 있다.
일부 실시 예들에서, 제2 보조 회로(ASC2)는 제1 전원 전압(Vddh)이 보조 기준 전압(Vas)보다 크거나 같으면, 비활성 모드를 가리키는 보조 신호(AS)를 생성할 수 있다. 예를 들어, 비활성 모드를 가리키는 보조 신호(AS)의 전압 레벨은 하이 임피던스(Hi-Z) 상태에 대응할 수 있다.
제2 내부 전압 컨버터(IVC2)는 제1 및 제2 전원 전압들(Vddh, Vdd), 기준 전압(Vref), 및 활성 신호(EN)를 수신할 수 있다. 제2 내부 전압 컨버터(IVC2)는 제2 보조 회로(ASC2)로부터 보조 신호(AS)를 수신할 수 있다. 제2 내부 전압 컨버터(IVC2)는 보조 신호(AS)에 기초하여 활성 모드 또는 비활성 모드에서 동작할 수 있다. 활성 모드에서, 제2 내부 전압 컨버터(IVC2)는 바이패스 경로를 활성화하여 내부 트랜지스터를 바이어싱(biasing)할 수 있다. 이에 대한 상세한 설명은 도 11과 함께 후술될 것이다. 비활성 모드에서, 제2 내부 전압 컨버터(IVC2)는 도 4 및 도 5의 제1 내부 전압 컨버터(IVC1)와 유사하게 동작할 수 있다.
제2 내부 전압 컨버터(IVC2)는 제1 및 제2 전원 전압들(Vddh, Vdd)을 구동 전압들로 사용할 수 있다. 제2 내부 전압 컨버터(IVC2)는 활성 신호(EN)에 응답하여, 활성 모드 또는 비활성 모드에서, 기준 전압(Vref)에 대응하는 전압 레벨을 갖는 조정된 전압(Vrg)을 생성할 수 있다. 제2 내부 전압 컨버터(IVC2)는 조정된 전압(Vrg)을 차지 펌프 회로(CP)로 출력할 수 있다.
일부 실시 예들에서, 제2 내부 전압 컨버터(IVC2)는 제2 보조 회로(ASC2)에 의해 활성 모드로 동작함으로써, 구동 마진을 감소시킬 수 있다. 일반적으로, 제2 내부 전압 컨버터(IVC2)가 조정 동작을 수행하면서, 전압 강하가 발생할 수 있다. 제2 보조 회로(ASC2)는 보조 신호(AS)를 통해 제2 내부 전압 컨버터(IVC2)가 활성 모드에서 동작하도록 제어함으로써, 제2 내부 전압 컨버터(IVC2)의 전압 강하를 보상할 수 있다. 이에 따라, 제2 내부 전압 컨버터(IVC2)는 구동 마진을 감소시키거나 생략할 수 있다.
일부 실시 예들에서, 제2 보조 회로(ASC2)는 제2 내부 전압 컨버터(IVC2)가 활성 모드에서 동작하도록 제어함으로써, 제2 내부 전압 컨버터(IVC2)의 전류 용량을 보상할 수 있다. 예를 들어, 제2 보조 회로(ASC2)는 제2 내부 전압 컨버터(IVC2)의 내부 트랜지스터를 바이어싱 함으로써, 제2 내부 전압 컨버터(IVC2)가 차지 펌프 회로(CP)로 제공하는 구동 전류의 세기를 증가시킬 수 있다.
상술된 바와 같이, 본 개시의 일부 실시 예들에 따르면, 제2 보조 회로(ASC2)를 통해 제2 내부 전압 컨버터(IVC2)의 조정된 전압(Vrg)을 보상하는 전압 생성 회로(121b)가 제공될 수 있다. 제2 내부 전압 컨버터(IVC2)는 전압 강하가 보상되므로, 구동 마진이 최소화된 넓은 범위의 제1 전원 전압(Vddh)에서 동작할 수 있다. 요구되는 펌프 전압(Vp)의 전압 레벨이 동일한 조건에서, 조정된 전압(Vrg)의 전압 레벨을 향상시킬 수 있으므로, 차지 펌프 회로(CP)의 크기를 최소화함으로써, 전압 생성 회로(121b)의 크기를 감소시킬 수 있다. 또한, 전압 생성 회로(121b)는 차지 펌프 회로(CP)로 구동 전류를 제공하는 별도의 보상 회로 없이 구현되므로, 전압 생성 회로(121b)의 크기는 도 4의 전압 생성 회로(121a)의 크기보다 작을 수 있다.
도 11은 본 개시의 일부 실시 예들에 따라 도 10의 제2 내부 전압 컨버터를 구체화한 회로도이다. 도 10 및 도 11을 참조하면, 제2 내부 전압 컨버터(IVC2)는 제1 및 제2 전원 전압들(Vddh, Vdd), 기준 전압(Vref), 활성 신호(EN), 및 보조 신호(AS)를 수신할 수 있다. 제2 내부 전압 컨버터(IVC2)는 조정된 전압(Vrg)을 생성할 수 있다. 조정된 전압(Vrg)이 생성되는 제1 노드(N1)는 차지 펌프 회로(CP)와 연결될 수 있다.
제2 내부 전압 컨버터(IVC2)는 제1, 제2, 및 제3 PMOS 트랜지스터들(PM1, PM2, PM3), 제1, 제2, 제3, 제4, 제5, 및 제6 NMOS 트랜지스터들(NM1, NM2, NM3, NM4, NM5, NM6), 그리고 제1 및 제2 저항들(R1, R2)을 포함할 수 있다. 제2 및 제3 PMOS 트랜지스터들(PM2, PM3), 제1, 제2, 제3, 제4, 제5, 및 제6 NMOS 트랜지스터들(NM1, NM2, NM3, NM4, NM5, NM6), 그리고 제1 및 제2 저항들(R1, R2)은 도 5에서 설명된 것들과 유사하므로, 이에 대한 상세한 설명은 생략된다.
제1 PMOS 트랜지스터(PM1)는 제1 전원 전압(Vddh)을 수신하는 전원 노드 및 제1 노드(N1) 사이에 연결될 수 있다. 제1 노드(N1)는 조정된 전압(Vrg)이 생성되는 노드일 수 있다. 제1 PMOS 트랜지스터(PM1)는 제2 노드(N2)의 전압에 응답하여 동작할 수 있다. 제2 노드(N2)는 제2 PMOS 트랜지스터(PM2) 및 제1 NMOS 트랜지스터(NM1)와 연결될 수 있다. 제2 노드(N2)는 보조 신호(AS)를 수신할 수 있다.
일부 실시 예들에서, 제2 내부 전압 컨버터(IVC2)는 바이패스(bypass) 경로 또는 피드백 경로에 기초하여 조정된 전압(Vrg)을 생성할 수 있다. 바이패스 경로는 활성 모드에 대응할 수 있고, 피드백 경로는 비활성 모드에 대응할 수 있다.
예를 들어, 보조 신호(AS)가 활성 모드를 가리키는 경우, 제2 PMOS 트랜지스터(PM2) 및 제1 NMOS 트랜지스터(NM1)의 동작들 및 전압 강하들과 무관하게, 제1 PMOS 트랜지스터(PM1)의 게이트 단자는 접지 전압(GND)으로 바이어싱(biasing)될 수 있다. 제1 PMOS 트랜지스터(PM1)는 보조 신호(AS)에 의해 직접 제어되는 바이패스 경로에 기초하여, 조정된 전압(Vrg)을 생성할 수 있다.
예를 들어, 보조 신호(AS)가 비활성 모드를 가리키는 경우, 제1 PMOS 트랜지스터(PM1)는 제1 노드(N1)의 전압이 제2 노드(N2)의 전압에 영향을 미치는 피드백 경로에 기초하여, 조정된 전압(Vrg)을 생성할 수 있다.
일부 실시 예들에서, 보조 신호(AS)는 바이패스 경로를 활성화함으로써 제2 내부 전압 컨버터(IVC2)의 전압 강하를 보상할 수 있다. 예를 들어, 바이패스 경로가 활성화되지 않는 경우, 트랜지스터들(NM1, NM2, NM3, PM2)에 기초하여 결정된 제2 노드(N2)의 전압은 접지 전압(GND)보다 높을 수 있다. 바이패스 경로가 활성화된 경우, 제1 PMOS 트랜지스터(PM1)의 게이트 단자는 접지 전압(GND)으로 바이어싱 될 수 있다. 제1 PMOS 트랜지스터(PM1)의 게이트 단자에 더 낮은 전압이 인가됨에 따라, 제1 PMOS 트랜지스터(PM1)에서의 소스 단자 및 드레인 단자 사이의 전압 강하가 감소될 수 있다. 즉, 바이패스 경로에 기초하여, 제1 PMOS 트랜지스터(PM1)는 제1 전원 전압(Vddh)과 전압 레벨이 유사한 조정된 전압(Vrg)을 생성할 수 있다. 제1 전원 전압(Vddh) 및 조정된 전압(Vrg) 사이의 구동 마진이 감소될 수 있다.
일부 실시 예들에서, 보조 신호(AS)는 바이패스 경로를 활성화함으로써 제2 내부 전압 컨버터(IVC2)의 전류 용량을 보상할 수 있다. 예를 들어, 바이패스 경로가 활성화된 경우, 제1 PMOS 트랜지스터(PM1)의 게이트 단자는 접지 전압(GND)으로 바이어싱 될 수 있다. 제1 PMOS 트랜지스터(PM1)의 게이트 단자에 더 낮은 전압이 인가됨에 따라, 제1 PMOS 트랜지스터(PM1)의 드레인 전류가 증가할 수 있다. 즉, 바이패스 경로에 기초하여, 제1 PMOS 트랜지스터(PM1)가 제1 노드(N1)를 통해 차지 펌프 회로(CP)로 제공하는 구동 전류가 증가할 수 있다.
일부 실시 예들에서, 제2 내부 전압 컨버터(IVC2)는 제1 PMOS 트랜지스터(PM1)와 병렬로 연결된 다른 PMOS 트랜지스터를 더 포함할 수 있다. 예를 들어, 제1 PMOS 트랜지스터(PM1)의 게이트 단자를 접지 전압(GND)으로 바이어싱하더라도, 차지 펌프 회로(CP)에 따라 조정된 전압(Vrg)의 보상이 더 요구될 수 있다. 제1 전원 전압(Vddh)을 수신하는 전원 노드 및 제1 노드(N1) 사이에, 제1 PMOS 트랜지스터(PM1)와 병렬로, 다른 PMOS 트랜지스터를 더 연결할 수 있다. 연결된 다른 PMOS 트랜지스터의 게이트 단자는 보조 신호(AS)를 수신할 수 있다.
상술된 바와 같이, 제2 내부 전압 컨버터(IVC2)는 보조 신호(AS)에 기초하여 제1 PMOS 트랜지스터(PM1)를 접지 전압(GND)으로 바이어싱 함으로써, 구동 마진을 감소시키고 전류 용량을 증가시킬 수 있다.
도 12는 본 개시의 일부 실시 예들에 따라 도 10의 제2 보조 회로를 구체화한 회로도이다. 도 10 및 도 12를 참조하면, 제2 보조 회로(ASC2)는 제1 및 제2 전원 전압들(Vddh, Vdd) 및 기준 전압(Vref)을 수신할 수 있다. 제2 보조 회로(ASC2)는 제1 및 제2 전원 전압들(Vddh, Vdd) 및 기준 전압(Vref)에 기초하여 보조 신호(AS)를 생성할 수 있다. 제2 보조 회로(ASC2)는 보조 신호(AS)를 제2 내부 전압 인버터(IVC2)로 출력할 수 있다.
제2 보조 회로(ASC2)는 제3 저항(R3), 제4 저항(R4), 결정기(DET), 및 제2 레벨 시프터(LS2)를 포함할 수 있다. 제1 및 제2 전원 전압들(Vddh, Vdd), 기준 전압(Vref), 제3 및 제4 저항들(R3, R4), 및 결정기(DET)의 특징들은 도 6에서 설명된 것과 유사하므로, 이에 대한 상세한 설명은 생략된다.
제2 레벨 시프터(LS2)는 제1 전원 전압(Vddh)으로 구동될 수 있다. 제2 레벨 시프터(LS2)는 결정기(DET)로부터 결정 신호(DS)를 수신할 수 있다. 제2 레벨 시프터(LS2)는 결정 신호(DS)에 기초하여, 활성 모드를 가리키는 제1 전압 레벨 또는 비활성 모드를 가리키는 제2 전압 레벨을 갖는 보조 신호(AS)를 생성할 수 있다. 예를 들어, 활성 모드를 가리키는 제1 전압 레벨은 접지 전압(GND)에 대응할 수 있다. 비활성 모드를 가리키는 제2 전압 레벨은 하이 임피던스(Hi-Z) 상태에 대응할 수 있다. 제2 레벨 시프터(LS2)는 보조 신호(AS)를 제2 내부 전압 인버터(IVC2)로 출력할 수 있다.
도 13은 본 개시의 일부 실시 예들에 따른 비-휘발성 메모리 장치를 설명하는 도면이다. 도 13을 참조하면, 메모리 칩으로 구현된 비-휘발성 메모리 장치(220)가 예시로서 도시된다. 비-휘발성 메모리 장치(220)는 도 1 및 도 2의 비-휘발성 메모리 장치(120)에 대응할 수 있다.
비-휘발성 메모리 장치(220)는 전압 생성 회로(221), 제어 로직(222), 행 디코더(223), 메모리 셀 어레이(224), 페이지 버퍼(225), 열 디코더(226), I/O 회로(227), 상단 커패시터, 하단 커패시터, 및 스위치 박스를 포함할 수 있다. 제어 로직(222), 행 디코더(223), 메모리 셀 어레이(224), 페이지 버퍼(225), 열 디코더(226), 및 I/O 회로(227)는 도 2의 제어 로직(122), 행 디코더(123), 메모리 셀 어레이(124), 페이지 버퍼(125), 열 디코더(126), 및 I/O 회로(127)와 유사하므로, 이에 대한 상세한 설명은 생략된다. 스위치 박스는 비-휘발성 메모리 장치(220)의 하위 구성들을 연결하는 복수의 스위치들을 포함할 수 있다.
전압 생성 회로(221)는 내부 전압 컨버터(IVC), 보조 회로(ASC), 및 차지 펌프 회로(CP)를 포함할 수 있다. 일부 실시 예들에서, 전압 생성 회로(221)의 차지 펌프 회로(CP)는 물리적으로 넓은 영역을 차지할 수 있다. 차지 펌프 회로(CP)의 크기는 비-휘발성 메모리 장치(220)의 크기에 많은 영향을 미칠 수 있다. 차지 펌프 회로(CP)의 증폭률이 높을수록, 차지 펌프 회로(CP)의 트랜지스터들의 크기가 크거나 또는 트랜지스터들의 개수가 많으므로, 차지 펌프 회로(CP)의 크기가 클 수 있다. 차지 펌프 회로(CP)의 증폭률을 향상시키는 것은 비-휘발성 메모리 장치(220)의 소형화를 방해할 수 있다.
한편, 도 4, 도 10, 및 도 13을 참조하면, 전압 생성 회로(121a) 및 전압 생성 회로(121b)는 차지 펌프 회로(CP)로 제공될 조정된 전압(Vrg)을 보상할 수 있다. 전압 생성 회로(121a) 또는 전압 생성 회로(121b)와 유사하게 전압 생성 회로(221)를 구현하는 경우, 증폭률이 동일한 조건에서, 차지 펌프 회로(CP)는 더 높은 전류 구동 능력을 가질 수 있다. 또는, 요구되는 펌프 전압(Vp)의 전압 레벨이 동일한 조건에서, 차지 펌프 회로(CP)는 더 작은 크기로 구현될 수 있다.
즉, 본 개시의 실시 예들에 따르면, 보조 회로(ASC)에 기초하여 내부 전압 컨버터(IVC)의 전압 강하 및 전류 용량을 보상함으로써, 차지 펌프 회로(CP)의 크기를 감소시키거나 또는 차지 펌프 회로(CP)에서 생성하는 펌프 전압의 전압 레벨을 증가시킬 수 있다.
도 14는 본 개시의 일부 실시 예들에 따른 조정된 전압 및 펌프 전압의 파형들을 도시하는 그래프이다. 도 14를 참조하면, 조정된 전압(Vrg) 및 펌프 전압(Vp)의 파형들이 도시된다. 가로축은 시간을 나타내고, 세로축은 전압 레벨의 크기를 나타낸다.
보조 회로를 포함하는 전압 생성 회로에서의 조정된 전압(Vrg) 및 펌프 전압(Vp)의 파형들은 실선으로 도시된다. 보조 회로를 포함하는 전압 생성 회로는 도 1 및 도 2의 전압 생성 회로(121), 도 4의 전압 생성 회로(121a), 및 10의 전압 생성 회로(121b)에 대응할 수 있다. 보조 회로를 포함하지 않는 전압 생성 회로에서의 조정된 전압(Vrg) 및 펌프 전압(Vp)의 파형들은 파선으로 도시된다. 보조 회로를 포함하지 않는 전압 생성 회로는 도 3의 전압 생성 회로(VGC)에 대응할 수 있다.
조정된 전압(Vrg)의 파형들을 참조하면, 보조 회로를 포함하는 실시 예에서의 조정된 전압은 보조 회로를 포함하지 않는 실시 예에서의 조정된 전압보다 높을 수 있다. 예를 들어, 보조 회로를 포함하는 실시 예에서의 조정된 전압은 제1 조정된 전압(Vrg1)으로 수렴할 수 있다. 보조 회로를 포함하지 않는 실시 예에서의 조정된 전압은 제2 조정된 전압(Vrg2)으로 수렴할 수 있다. 제1 조정된 전압(Vrg1)은 제2 조정된 전압(Vrg2)보다 높을 수 있다.
펌프 전압(Vp)의 파형들을 참조하면, 보조 회로를 포함하는 실시 예에서의 펌프 전압은 보조 회로를 포함하지 않는 실시 예에서의 펌프 전압보다 높을 수 있다. 예를 들어, 보조 회로를 포함하는 실시 예에서의 펌프 전압은 제1 펌프 전압(Vp1)으로 수렴할 수 있다. 보조 회로를 포함하지 않는 실시 예에서의 펌프 전압은 제2 펌프 전압(Vp2)으로 수렴할 수 있다. 제1 펌프 전압(Vp1)은 제2 펌프 전압(Vp2)보다 높을 수 있다. 즉, 전압 생성 회로에 보조 회로를 추가함으로써, 더 높은 전압 레벨을 갖는 펌프 전압(Vp)을 생성할 수 있다.
도 15는 본 개시의 일부 실시 예들에 따른 전압 생성 회로의 동작 방법을 설명하는 순서도이다. 도 15를 참조하면, 전압 생성 회로의 동작 방법이 설명된다. 전압 생성 회로는 도 1 및 도 2의 전압 생성 회로(121), 및 도 4의 전압 생성 회로(121a)에 대응할 수 있다. 전압 생성 회로는 보조 회로를 포함할 수 있다.
S110 단계에서, 전압 생성 회로는, 보조 회로에 의해, 전원 전압이 보조 기준 전압보다 낮은지 여부를 결정할 수 있다. 보조 기준 전압은 전압 생성 회로의 조정 동작에 의한 전압 강하를 보상할지 여부를 결정하는데 사용될 수 있다. S110 단계에서 전원 전압이 보조 기준 전압보다 낮다고 결정되면, 전압 생성 회로는 S120 단계를 수행할 수 있다.
S120 단계에서, 전압 생성 회로는, 보조 회로에 의해, 전원 전압이 보조 기준 전압보다 낮다고 결정한 것에 응답하여, 보조 신호를 생성할 수 있다. 일부 실시 예들에서, 보조 회로는, 전원 전압이 보조 기준 전압보다 낮다고 결정한 것에 응답하여, 활성 모드를 가리키는 보조 신호를 생성할 수 있다. 활성 모드를 가리키는 보조 신호는 접지 전압의 전압 레벨을 가질 수 있다.
S130 단계에서, 전압 생성 회로는, 보조 신호에 기초하여 보상 신호를 생성할 수 있다. 일부 실시 예들에서, 전압 생성 회로는 보상 회로를 더 포함할 수 있다. 보상 회로는 보조 신호에 응답하여 보상 신호를 생성하는 적어도 하나의 트랜지스터를 포함할 수 있다.
S131 단계에서, 전압 생성 회로는 전원 전압에 기초하여 조정된 전압을 생성할 수 있다. 이 때, 조정된 전압은 S130 단계의 보상 신호에 의해 보상될 수 있다. 일부 실시 예들에서, 전압 생성 회로의 보상 회로는 조정된 전압을 보상할 수 있다. 보상 회로는 조정된 전압이 생성되는 노드로 보상 신호를 출력할 수 있다. S140 단계에서, 전압 생성 회로는 S131 단계의 조정된 전압에 기초하여 차지 펌핑을 수행할 수 있다.
S110 단계에서 전원 전압이 보조 기준 전압보다 크거나 같다고 결정되면, 전압 생성 회로는 S150 단계를 수행할 수 있다. S150 단계에서, 전압 생성 회로는 전원 전압에 기초하여 조정된 전압을 생성할 수 있다. 이 때, 조정된 전압은 보상 신호에 의해 보상되지 않을 수 있다. S140 단계에서, 전압 생성 회로는 S150 단계의 조정된 전압에 기초하여 차지 펌핑을 수행할 수 있다.
도 16은 본 개시의 일부 실시 예들에 따른 전압 생성 회로의 동작 방법을 설명하는 순서도이다. 도 16을 참조하면, 전압 생성 회로의 동작 방법이 설명된다. 전압 생성 회로는 도 1 및 도 2의 전압 생성 회로(121), 및 도 10의 전압 생성 회로(121b)에 대응할 수 있다. 전압 생성 회로는 보조 회로를 포함할 수 있다.
S210 단계에서, 전압 생성 회로는, 보조 회로에 의해, 전원 전압이 보조 기준 전압보다 낮은지 여부를 결정할 수 있다. S210 단계에서 전원 전압이 보조 기준 전압보다 낮다고 결정되면, 전압 생성 회로는 S220 단계를 수행할 수 있다.
S220 단계에서, 전압 생성 회로는, 보조 회로에 의해, 전원 전압이 보조 기준 전압보다 낮다고 결정한 것에 응답하여, 보조 신호를 생성할 수 있다. 일부 실시 예들에서, 보조 회로는, 전원 전압이 보조 기준 전압보다 낮다고 결정한 것에 응답하여, 활성 모드를 가리키는 보조 신호를 생성할 수 있다. 활성 모드를 가리키는 보조 신호는 접지 전압의 전압 레벨을 가질 수 있다.
S230 단계에서, 전압 생성 회로는, 전원 전압 및 보조 신호에 기초하여 조정된 전압을 생성할 수 있다. 보조 신호에 기초하여 조정된 전압이 보상될 수 있다. 일부 실시 예들에서, 보조 신호는 전압 생성 회로의 내부 전압 컨버터를 직접 제어할 수 있다. 예를 들어, 보조 신호는 내부 전압 컨버터 내에서 조정된 전압을 생성하는 노드와 연결된 트랜지스터를 바이어싱할 수 있다. 바이어싱에 의해, 내부 전압 컨버터의 전압 강하 및 전류 용량이 보상될 수 있다. S240 단계에서, 전압 생성 회로는 S230 단계의 조정된 전압에 기초하여 차지 펌핑을 수행할 수 있다.
S210 단계에서 전원 전압이 보조 기준 전압보다 크거나 같다고 결정되면, 전압 생성 회로는 S250 단계를 수행할 수 있다. S250 단계에서, 전압 생성 회로는 전원 전압에 기초하여 조정된 전압을 생성할 수 있다. 이 때, 조정된 전압은 보조 신호에 의해 보상되지 않을 수 있다. S240 단계에서, 전압 생성 회로는 S250 단계의 조정된 전압에 기초하여 차지 펌핑을 수행할 수 있다.
도 17은 본 개시의 일부 실시 예들에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템의 블록도이다. 도 17을 참조하면, SSD 시스템(20)은 호스트(21) 및 스토리지 장치(200)를 포함할 수 있다. 스토리지 장치(200)는 신호 커넥터(251)를 통해 호스트(21)와 신호(SIG)를 주고 받고, 전원 커넥터(252)를 통해 전원(PWR)을 수신할 수 있다. 스토리지 장치(200)는 도 1의 스토리지 장치(100)에 대응할 수 있다.
스토리지 장치(200)는 SSD 컨트롤러(210), 복수의 비-휘발성 메모리들(221~22N), 보조 전원 장치(230), 및 버퍼 메모리(240)를 포함할 수 있다.
SSD 컨트롤러(210)는 호스트(21)로부터 수신된 신호(SIG)에 응답하여 복수의 비-휘발성 메모리들(221~22N)을 제어할 수 있다. 복수의 비-휘발성 메모리들(221~22N)은 SSD 컨트롤러(210)의 제어에 따라 동작할 수 있다.
일부 실시 예들에서, 복수의 비-휘발성 메모리들(221~22N)은 전압 생성 회로를 포함할 수 있다. 예를 들어, 복수의 비-휘발성 메모리들(221~22N)은 도 4의 전압 생성 회로(121a), 도 10의 전압 생성 회로(121b), 도 15의 동작 방법을 수행하는 전압 생성 회로, 또는 도 16의 동작 방법을 수행하는 전압 생성 회로를 포함할 수 있다.
보조 전원 장치(230)는 전원 커넥터(252)를 통해 호스트(21)와 연결될 수 있다. 보조 전원 장치(230)는 호스트(21)로부터 전원(PWR)을 제공받고, 충전될 수 있다. 보조 전원 장치(230)는 호스트(21)로부터의 전원 공급이 원활하지 않으면, 스토리지 장치(200)의 구동을 위한 전원을 제공할 수 있다. 버퍼 메모리(240)는 스토리지 장치(200)의 버퍼 메모리로서 사용될 수 있다.
도 18은 본 개시의 일부 실시 예들에 따라 BVNAND로 구현된 비-휘발성 메모리 장치를 설명하는 도면이다. 도 18을 참조하면, 메모리 장치(1400)는 BVNAND 기반으로 구현될 수 있다. 메모리 장치(1400)는 도 1 및 도 2의 비-휘발성 메모리 장치(120)에 대응할 수 있다.
메모리 장치(1400)는 C2C(chip to chip) 구조를 가질 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 예를 들어, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(1400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(1210), 층간 절연층(1215), 제1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제1 메탈층(1230a, 1230b, 1230c), 제1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 일부 실시 예들에서, 제1 메탈층(1230a, 1230b, 1230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(1240a, 1240b, 1240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 개시에서는 제1 메탈층(1230a, 1230b, 1230c)과 제2 메탈층(1240a, 1240b, 1240c)만 도시되고 설명되지만, 본 개시의 범위는 이에 제한되지 않으며, 제2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제1 메탈층(1230a, 1230b, 1230c), 및 제2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제1 기판(1210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(1310)과 공통 소스 라인(1320)을 포함할 수 있다. 제2 기판(1310) 상에는, 제2 기판(1310)의 상면에 수직하는 Z축 방향을 따라 복수의 워드라인들(1331~1338; 1330)이 적층될 수 있다. 워드라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(1330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(1310)의 상면에 수직하는 Z축 방향으로 연장되어 워드라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(1350c) 및 제2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예를 들어, 제1 메탈층(1350c)은 비트라인 컨택일 수 있고, 제2 메탈층(1360c)은 비트라인일 수 있다. 일부 실시 예들에서, 제2 메탈층(1360c)은 제2 기판(1310)의 상면에 평행한 Y축 방향을 따라 연장될 수 있다.
도 18에서 도시된 일부 실시 예들에서, 채널 구조체(CH)와 제2 메탈층(1360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 제2 메탈층(1360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 예를 들어, 제2 메탈층(1360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결되며, 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(1330)은 제2 기판(1310)의 상면에 평행한 X축 방향을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(1341~1347; 1340)와 연결될 수 있다. 워드라인들(1330)과 셀 컨택 플러그들(1340)은, X축 방향을 따라 워드라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(1330)에 연결되는 셀 컨택 플러그들(1340)의 상부에는 제1 메탈층(1350b)과 제2 메탈층(1360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(1340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(1340)은 주변 회로 영역(PERI)에서 행 디코더(1394)를 제공하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 일부 실시 예들에서, 행 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압이 행 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(1380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(1380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(1320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1380) 상부에는 제1 메탈층(1350a)과 제2 메탈층(1360a)이 차례로 적층될 수 있다. 예를 들어, 공통 소스 라인 컨택 플러그(1380), 제1 메탈층(1350a), 및 제2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 제1 기판(1210)의 하부에는 제1 기판(1210)의 하면을 덮는 하부 절연막(1201) 이 형성될 수 있으며, 하부 절연막(1201) 상에 제1 입출력 패드(1205)가 형성될 수 있다. 제1 입출력 패드(1205)는 제1 입출력 컨택 플러그(1203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결되며, 하부 절연막(1201)에 의해 제1 기판(1210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(1203)와 제1 기판(1210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(1203)와 제1 기판(1210)을 전기적으로 분리할 수 있다.
제2 기판(1310)의 상부에는 제2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있으며, 상부 절연막(1301) 상에 제2 입출력 패드(1305)가 배치될 수 있다. 제2 입출력 패드(1305)는 제2 입출력 컨택 플러그(1303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다.
일부 실시 예들에서, 제2 입출력 컨택 플러그(1303)가 배치되는 영역에는 제2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(1305)는 Z축 방향에서 공통 소스 라인 컨택 플러그(1380)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(1303)는 제2 기판(1310)의 상면에 평행한 X축 방향에서 제2 기판(1310)과 분리되며, 셀 영역(CELL)의 층간 절연층(1315)을 관통하여 제2 입출력 패드(1305)에 연결될 수 있다.
일부 실시 예들에서, 제1 입출력 패드(1205)와 제2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 예를 들어, 메모리 장치(1400)는 제1 기판(1210)의 상부에 배치되는 제1 입출력 패드(1205)만을 포함하거나, 또는 제2 기판(1310)의 상부에 배치되는 제2 입출력 패드(1305)만을 포함할 수 있다. 또는, 메모리 장치(1400)가 제1 입출력 패드(1205)와 제2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(1400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(1372a)과 동일한 형태의 하부 메탈 패턴(1276a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1276a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에는 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1252)과 동일한 형태의 상부 메탈 패턴(1392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1392) 상에는 콘택을 형성하지 않을 수 있다.
일부 실시 예들에서, 메모리 장치(1400)의 주변 회로 영역(PERI)은 전압 생성 회로를 포함할 수 있다. 예를 들어, 메모리 장치(1400)의 주변 회로 영역(PERI)은 도 4의 전압 생성 회로(121a), 도 10의 전압 생성 회로(121b), 도 15의 동작 방법을 수행하는 전압 생성 회로, 또는 도 16의 동작 방법을 수행하는 전압 생성 회로를 포함할 수 있다.
일부 실시 예들에서, 주변 회로 영역(PERI)의 크기가 감소된 메모리 장치(1400)가 제공될 수 있다. 예를 들어, 메모리 장치(1400)의 주변 회로 영역(PERI)은 전압 생성 회로를 포함할 수 있다. 전압 생성 회로는 조정된 전압을 보상할 수 있다. 요구되는 펌프 전압의 전압 레벨이 동일한 조건에서, 조정된 전압이 보상됨에 따라, 전압 생성 회로의 차지 펌프 회로의 크기는 감소할 수 있다. 차지 펌프 회로의 크기 감소는 메모리 장치(1400)의 주변 회로 영역(PERI)의 크기 감소를 초래할 수 있다.
상술된 바와 같이, 본 개시의 실시 예에 따른 스토리지 장치는 도 17의 SSD 시스템(20) 또는 도 18의 BVNAND로 구현될 수 있다. 그러나, 본 개시의 범위는 이에 제한되지 않으며, 본 개시의 실시 예에 따른 스토리지 장치는 도 17의 스토리지 장치(200) 또는 도 18의 메모리 장치(1400)와 다르게, NOR 플래시 메모리 기반으로 구현될 수 있고, 임베디드 플레시(eFlash) 메모리를 포함하는 집적 회로(IC) 또는 마이크로컨트롤러 유닛(MCU)으로 구현될 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
Claims (20)
- 제1 전원 전압이 보조 기준 전압보다 낮으면, 활성 모드를 가리키는 보조 신호를 생성하도록 구성된 보조 회로;
상기 보조 신호가 상기 활성 모드를 가리키면, 상기 제1 전원 전압에 기초하여 보상 신호를 생성하도록 구성된 보상 회로;
상기 제1 전원 전압에 기초하여, 조정된 전압(regulated voltage)을 생성하도록 구성된 내부 전압 컨버터; 및
상기 조정된 전압에 기초하여 펌프 전압을 생성하도록 구성된 차지 펌프 회로를 포함하되,
상기 보상 신호는 상기 조정된 전압을 보상하는 전압 생성 회로. - 제 1 항에 있어서,
상기 보상 회로는 상기 보상 신호에 기초하여 상기 차지 펌프 회로로 차지 펌핑을 위한 구동 전류를 제공함으로써, 상기 내부 전압 컨버터의 전류 용량을 보상하도록 더 구성된 전압 생성 회로. - 제 1 항에 있어서,
상기 내부 전압 컨버터는 조정 동작을 제어하는 활성 신호, 상기 제1 전원 전압, 상기 제1 전원 전압보다 낮은 제2 전원 전압, 및 상기 조정된 전압에 대응하는 기준 전압에 기초하여, 상기 조정된 전압을 생성하도록 더 구성된 전압 생성 회로. - 제 3 항에 있어서,
상기 내부 전압 컨버터는:
상기 제1 전원 전압을 수신하는 전원 노드 및 상기 조정된 전압을 생성하는 제1 노드 사이에 연결되고, 제2 노드의 전압에 응답하여 동작하는 제1 PMOS 트랜지스터;
상기 전원 노드 및 상기 제2 노드 사이에 연결되고, 제3 노드의 전압에 응답하여 동작하는 제2 PMOS 트랜지스터;
상기 전원 노드 및 상기 제3 노드 사이에 연결되고, 상기 제3 노드의 상기 전압에 응답하여 동작하는 제3 PMOS 트랜지스터;
상기 제2 노드 및 제4 노드 사이에 연결되고, 상기 제2 전원 전압에 응답하여 동작하는 제1 NMOS 트랜지스터;
상기 제4 노드 및 제5 노드 사이에 연결되고, 상기 기준 전압에 응답하여 동작하는 제2 NMOS 트랜지스터;
상기 제5 노드 및 접지 전압을 갖는 접지 노드 사이에 연결되고, 상기 활성 신호에 응답하여 동작하는 제3 NMOS 트랜지스터;
상기 제3 노드 및 제6 노드 사이에 연결되고, 상기 제2 전원 전압에 응답하여 동작하는 제4 NMOS 트랜지스터;
상기 제6 노드 및 상기 제5 노드 사이에 연결되고, 제7 노드의 전압에 응답하여 동작하는 제5 NMOS 트랜지스터;
상기 제1 노드 및 상기 제7 노드 사이에 연결된 제1 저항;
상기 제7 노드 및 제8 노드 사이에 연결된 제2 저항; 및
상기 제8 노드 및 상기 접지 노드 사이에 연결되고, 상기 활성 신호에 응답하여 동작하는 제6 NMOS 트랜지스터를 포함하는 전압 생성 회로. - 제 1 항에 있어서,
상기 보조 회로는:
상기 제1 전원 전압이 상기 보조 기준 전압보다 낮으면, 상기 보조 신호의 전압 레벨을 상기 활성 모드를 가리키는 제1 전압 레벨로 결정하고; 그리고
상기 제1 전원 전압이 상기 보조 기준 전압보다 크거나 같으면, 상기 보조 신호의 상기 전압 레벨을 비활성 모드를 가리키는 제2 전압 레벨로 결정하도록 더 구성된 전압 생성 회로. - 제 5 항에 있어서,
상기 제1 전압 레벨은 접지 전압에 대응하고, 그리고 상기 제2 전압 레벨은 상기 제1 전원 전압에 대응하는 전압 생성 회로. - 제 1 항에 있어서,
상기 보조 회로는 상기 제1 전원 전압, 상기 제1 전원 전압보다 낮은 제2 전원 전압, 및 상기 조정된 전압에 대응하는 기준 전압에 기초하여 상기 보조 신호를 생성하도록 더 구성되고,
상기 보조 회로는:
상기 제1 전원 전압을 수신하는 전원 노드 및 제9 노드 사이에 연결된 제3 저항;
상기 제9 노드 및 접지 전압을 갖는 접지 노드 사이에 연결된 제4 저항;
상기 제2 전원 전압으로 구동되고, 상기 기준 전압 및 상기 제9 노드의 전압을 비교하고, 상기 활성 모드 또는 비활성 모드를 가리키는 결정 신호를 출력하도록 구성된 결정기; 및
상기 제1 전원 전압으로 구동되고, 상기 결정 신호에 기초하여 상기 활성 모드를 가리키는 제1 전압 레벨 또는 상기 비활성 모드를 가리키는 제2 전압 레벨을 갖는 상기 보조 신호를 출력하도록 구성된 레벨 시프터를 포함하는 전압 생성 회로. - 제 1 항에 있어서,
상기 보상 회로는 상기 제1 전원 전압을 수신하는 전원 노드 및 상기 보상 신호를 생성하는 제10 노드 사이에 연결된 제4 PMOS 트랜지스터를 포함하고, 상기 제4 PMOS 트랜지스터는 상기 보조 신호에 응답하여 동작하는 전압 생성 회로. - 제 8 항에 있어서,
상기 보상 회로는 상기 전원 노드 및 상기 제10 노드 사이에 연결된 제5 PMOS 트랜지스터를 더 포함하고, 상기 제5 PMOS 트랜지스터는 상기 보조 신호에 응답하여 동작하는 전압 생성 회로. - 제 1 항에 있어서,
상기 차지 펌프 회로는 클럭 신호, 펌프 제어 신호, 및 상기 조정된 전압에 기초하여 상기 펌프 전압을 생성하도록 더 구성되고,
상기 차지 펌프 회로는:
상기 클럭 신호에 기초하여 제1 내지 제N 클럭 신호들 및 제1 내지 제N 클럭-바 신호들을 생성하고, 그리고 상기 펌프 제어 신호에 기초하여 제1 내지 제N 펌프 제어 신호들을 생성하도록 구성된 펌프 제어 회로; 및
상기 제1 내지 제N 클럭 신호들, 상기 제1 내지 제N 클럭-바 신호들, 및 상기 제1 내지 제N 펌프 제어 신호들에 기초하여, 상기 조정된 전압에 대한 차지 펌핑을 각각 수행하도록 구성된 제1 내지 제N 차지 펌프 회로들을 포함하고,
상기 N은 자연수인 전압 생성 회로. - 제 10 항에 있어서,
상기 제1 차지 펌프 회로는 상기 조정된 전압을 수신하는 노드 및 상기 펌프 전압을 생성하는 노드 사이에 직렬로 연결된 스위치 및 제1 내지 제2M 트랜지스터들을 포함하고,
상기 스위치는 상기 제1 펌프 제어 신호에 기초하여 상기 조정된 전압을 상기 제1 트랜지스터로 출력하고,
상기 제1 내지 제2M 트랜지스터들 중 홀수 번째 트랜지스터들은 상기 제1 클럭 신호에 의해 제어되고,
상기 제1 내지 제2M 트랜지스터들 중 짝수 번째 트랜지스터들은 상기 제1 클럭-바 신호에 의해 제어되고,
상기 M은 자연수인 전압 생성 회로. - 제1 전원 전압이 보조 기준 전압보다 낮으면, 활성 모드를 가리키는 보조 신호를 생성하도록 구성된 보조 회로;
상기 제1 전원 전압 및 상기 보조 신호에 기초하여, 조정된 전압(regulated voltage)을 생성하도록 구성된 내부 전압 컨버터; 및
상기 조정된 전압에 기초하여 펌프 전압을 생성하도록 구성된 차지 펌프 회로를 포함하는 전압 생성 회로. - 제 12 항에 있어서,
상기 내부 전압 컨버터는 상기 활성 모드를 가리키는 상기 보조 신호에 응답하여 바이패스(bypass) 경로가 활성화되는 전압 생성 회로. - 제 12 항에 있어서,
상기 내부 전압 컨버터는 조정 동작을 제어하는 활성 신호, 상기 제1 전원 전압, 상기 제1 전원 전압보다 낮은 제2 전원 전압, 및 상기 조정된 전압에 대응하는 기준 전압에 기초하여, 상기 조정된 전압을 생성하도록 더 구성된 전압 생성 회로. - 제 14 항에 있어서,
상기 내부 전압 컨버터는:
상기 제1 전원 전압을 수신하는 전원 노드 및 상기 조정된 전압을 생성하는 제1 노드 사이에 연결되고, 상기 보조 신호를 수신하는 제2 노드의 전압에 응답하여 동작하는 제1 PMOS 트랜지스터;
상기 전원 노드 및 상기 제2 노드 사이에 연결되고, 제3 노드의 전압에 응답하여 동작하는 제2 PMOS 트랜지스터;
상기 전원 노드 및 상기 제3 노드 사이에 연결되고, 상기 제3 노드의 상기 전압에 응답하여 동작하는 제3 PMOS 트랜지스터;
상기 제2 노드 및 제4 노드 사이에 연결되고, 상기 제2 전원 전압에 응답하여 동작하는 제1 NMOS 트랜지스터;
상기 제4 노드 및 제5 노드 사이에 연결되고, 상기 기준 전압에 응답하여 동작하는 제2 NMOS 트랜지스터;
상기 제5 노드 및 접지 전압을 갖는 접지 노드 사이에 연결되고, 상기 활성 신호에 응답하여 동작하는 제3 NMOS 트랜지스터;
상기 제3 노드 및 제6 노드 사이에 연결되고, 상기 제2 전원 전압에 응답하여 동작하는 제4 NMOS 트랜지스터;
상기 제6 노드 및 상기 제5 노드 사이에 연결되고, 제7 노드의 전압에 응답하여 동작하는 제5 NMOS 트랜지스터;
상기 제1 노드 및 상기 제7 노드 사이에 연결된 제1 저항;
상기 제7 노드 및 제8 노드 사이에 연결된 제2 저항; 및
상기 제8 노드 및 상기 접지 노드 사이에 연결되고, 상기 활성 신호에 응답하여 동작하는 제6 NMOS 트랜지스터를 포함하는 전압 생성 회로. - 제 12 항에 있어서,
상기 보조 회로는:
상기 제1 전원 전압이 상기 보조 기준 전압보다 낮으면, 상기 보조 신호의 전압 레벨을 상기 활성 모드를 가리키는 제1 전압 레벨로 결정하고; 그리고
상기 제1 전원 전압이 상기 보조 기준 전압보다 크거나 같으면, 상기 보조 신호의 상기 전압 레벨을 비활성 모드를 가리키는 제2 전압 레벨로 결정하도록 더 구성된 전압 생성 회로. - 제 16 항에 있어서,
상기 제1 전압 레벨은 접지 전압에 대응하고, 그리고 상기 제2 전압 레벨은 하이 임피던스 상태에 대응하는 전압 생성 회로. - 보조 회로를 포함하는 전압 생성 회로의 동작 방법에 있어서:
상기 보조 회로에 의해, 전원 전압이 보조 기준 전압보다 낮은지 여부를 결정하는 단계;
상기 보조 회로에 의해, 상기 전원 전압이 상기 보조 기준 전압보다 낮다고 결정한 것에 응답하여, 활성 모드를 가리키는 보조 신호를 생성하는 단계;
상기 전원 전압 및 상기 보조 신호에 기초하여, 조정된 전압(regulated voltage)을 생성하는 단계; 및
상기 조정된 전압에 기초하여 펌프 전압을 생성하는 단계를 포함하는 방법. - 제 18 항에 있어서,
상기 전원 전압 및 상기 보조 신호에 기초하여, 상기 조정된 전압을 생성하는 단계는:
상기 보조 신호에 기초하여 보상 신호를 생성하는 단계; 및
상기 전원 전압에 기초하여 상기 조정된 전압을 생성하는 단계로서, 상기 조정된 전압은 상기 보상 신호에 의해 보상되는 것을 포함하는 방법. - 제 18 항에 있어서,
상기 보조 회로에 의해, 상기 전원 전압이 상기 보조 기준 전압보다 낮다고 결정한 것에 응답하여, 상기 활성 모드를 가리키는 보조 신호를 생성하는 단계는:
상기 보조 회로에 의해, 상기 전원 전압이 상기 보조 기준 전압보다 낮다고 결정한 것에 응답하여, 접지 전압에 대응하는 전압 레벨을 갖는 보조 신호를 생성하는 단계를 포함하는 방법.
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