KR20220032767A

KR20220032767A - 게이트 구동 장치와 이를 이용한 표시장치

Info

Publication number: KR20220032767A
Application number: KR1020200114497A
Authority: KR
Inventors: 정호진; 공충식
Original assignee: 엘지디스플레이 주식회사
Priority date: 2020-09-08
Filing date: 2020-09-08
Publication date: 2022-03-15

Abstract

본 발명은 게이트 구동 장치와 이를 이용한 표시장치에 관한 것으로, 이 게이트 구동 장치는 복수의 제1 신호 전달부들이 종속적으로 연결된 제1 시프트 레지스터를 이용하여 스캔 신호를 출력하는 제1 게이트 구동부와, 복수의 제2 신호 전달부들이 종속적으로 연결된 제2 시프트 레지스터를 이용하여 발광 제어 신호를 출력하는 제2 게이트 구동부를 포함한다. 상기 제2 신호 전달부들 중 적어도 하나로부터 출력되는 발광 제어 신호가 상기 제1 신호 전달부들 중 적어도 하나의 상기 제어 노드에 인가된다.

Description

게이트 구동 장치와 이를 이용한 표시장치{GATE DRIVER AND DISPLAY DEVICE USING THE SAME}

본 발명은 픽셀들에 게이트 신호를 공급하기 위한 게이트 구동 장치와 이를 이용한 표시장치에 관한 것이다.

전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 발광 다이오드 소자(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.

유기 발광 표시장치는 백라이트 유닛(Backlight unit)이 필요 없고, 플렉시블(flexible) 소재인 플라스틱 기판, 박형 유리 기판, 금속 기판 상에 구현될 수 있다. 따라서, 플렉시블 디스플레이는 유기 발광 표시 장치로 구현될 수 있다.

전계 발광 표시장치를 비롯하여 평판 표시장치(Flat Panel Display)의 구동 회로는 데이터 신호를 픽셀 어레이의 데이터 라인들에 공급하는 데이터 구동부와, 데이터 신호에 동기되어 스캔 라인들에 스캔 펄스를 공급하는 스캔 구동부를 포함한다. 스캔 구동부를 구성하는 트랜지스터들은 초기 신뢰성 문제와 스트레스 누적에 의해 열화될 수 있다. 스캔 구동부를 구성하는 트랜지스터들이 열화되면 스캔 펄스가 인가되는 스캔 라인의 전압에 리플(ripple) 성분이 반영될 수 있고, 스캔 펄스의 파형이 왜곡되어 픽셀 전압이 원하는 전압까지 충전하지 못할 수 있다. 이러한 문제는 표시장치가 저속 구동 모드로 구동될 때 더 심하게 나타날 수 있다.

본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.

특히, 본 발명은 신뢰성을 향상시킬 수 있는 게이트 구동 장치와 이를 이용한 표시장치를 제공한다.

본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 게이트 구동 장치는 복수의 제1 신호 전달부들이 종속적으로 연결된 제1 시프트 레지스터를 이용하여 스캔 신호를 출력하는 제1 게이트 구동부와, 복수의 제2 신호 전달부들이 종속적으로 연결된 제2 시프트 레지스터를 이용하여 발광 제어 신호를 출력하는 제2 게이트 구동부를 포함한다.

상기 제1 신호 전달부들 각각은 제1 제어 노드의 게이트 온 전압에 따라 턴-온되어 상기 스캔 신호의 펄스를 라이징시키는 풀업 트랜지스터와, 제2 제어 노드의 게이트 온 전압에 따라 턴-온되어 상기 스캔 신호의 펄스를 게이트 오프 전압으로 폴링시키는 풀업 트랜지스터를 포함한다.

상기 제2 신호 전달부들 중 적어도 하나로부터 출력되는 발광 제어 신호가 상기 제1 신호 전달부들 중 적어도 하나의 상기 제2 제어 노드에 인가된다.

본 발명의 표시장치는 스캔 신호가 인가되는 복수의 스캔라인들, 발광 제어 신호가 인가되는 복수의 발광 제어 라인들, 및 상기 스캔라인들과 상기 발광 제어 라인들에 연결된 복수의 픽셀 회로들을 포함한 표시패널; 및 상기 제1 및 제2 게이트 구동부들을 포함하여 상기 스캔 신호와 상기 발광 제어 신호를 순차적으로 출력하는 게이트 구동 장치를 포함한다.

본 발명은 발광 제어 신호를 제어 노드에 인가하여 제어 노드 전압을 안정화하고 스캔 신호의 파형 왜곡을 방지함으로써 게이트 구동 장치의 신뢰성을 향상시킬 수 있다.

본 발명은 게이트 구동 장치의 초기 구동시 스캔 신호를 제어하는 제어 노드의 전압을 안정화하여 리플 전압으로 인한 게이트 신호의 다중 출력(multi output) 불량을 방지할 수 있다.

본 발명은 게이트 구동 장치의 제어 노드 전압을 안정화하기 위한 추가 회로를 최소화하여 베젤 증가 없이 게이트 구동 장치의 신뢰성을 향상시키고 표시장치의 설계 자유도를 향상시킬 수 있다.

나아가, 본 발명은 스캔 신호를 제어하는 제어 노드가 원치 않게 방전되거나 디케이(decay)되는 현상을 방지하여 저속 구동 모드에서 플리커(flicker)를 방지하여 화질을 개선할 수 있다.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 픽셀 어레이의 일부 픽셀들과 배선들을 개략적으로 보여 주는 도면이다.
도 3은 본 발명의 픽셀 회로를 개략적으로 보여 주는 도면이다.
도 4는 본 발명의 제1 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 5a 내지 도 7b는 도 7에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다.
도 8은 본 발명의 제2 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 9는 도 8에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 10a 내지 도 10c는 도 8에 도시된 픽셀 회로의 구동을 단계적으로 보여 주는 회로도들이다.
도 11은 제1 게이트 구동부를 개략적으로 보여 주는 블록도이다.
도 12는 도 11에 도시된 제n 신호 전달부의 제어 노드 전압들과 출력 전압, 및 발광 제어 신호의 펄스를 보여 주는 파형도이다.
도 13은 제1 제어 노드에 리플이 인가될 때 리플이 제거되지 않는 예를 보여 주는 도면이다.
도 14는 저속 구동 모드에서 시프트 클럭이 인가되지 않는 예를 보여 주는 파형도이다.
도 15는 본 발명의 실시예에 따른 게이트 구동 장치를 보여 주는 회로도이다.
도 16a 내지 도 16c는 제1 게이트 구동부와 제2 게이트 구동부 사이에 연결되는 다이오드의 다양한 실시예들을 보여 주는 도면이다.
도 17은 제1 게이트 구동부의 신호 전달부를 상세히 보여 주는 회로도이다.
도 18은 제2 게이트 구동부의 신호 전달부를 상세히 보여 주는 회로도이다.
도 19는 도 17 및 도 18에 도시된 신호 전달부들의 회로에 다이오드가 연결된 예를 보여 주는 회로도이다.
도 20은 제1 게이트 구동부의 신호 전달부들에 연결되는 신호 배선들을 상세히 보여 주는 도면이다.
도 21은 제2 게이트 구동부의 신호 전달부들에 연결되는 신호 배선들을 상세히 보여 주는 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

본 발명의 표시장치에서 픽셀 회로와 게이트 구동 장치는 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 또한, 트랜지스터들 각각은 p 채널 TFT 또는 n 채널 TFT로 구현될 수 있다. 실시예에서 픽셀 회로의 트랜지스터들이 p 채널 TFT로 구현된 예를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.

트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.

게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH/VEH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL/VEL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL/VEL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH/VEL)일 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다. 도 2는 픽셀 어레이의 일부 픽셀들과 배선들을 개략적으로 보여 주는 도면이다. 도 2에서 전원 라인들은 생략되어 있다.

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100)과, 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터를 기입하기 위한 표시패널 구동부를 포함한다.

표시패널(100)은 화면 상에서 입력 영상을 표시하는 픽셀 어레이를 포함한다. 픽셀 어레이는 복수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 복수의 게이트 라인들(GL), 및 데이터 라인들(DL)과 게이트 라인들(GL)에 의해 정의된 매트릭스 형태로 배치되는 픽셀들을 포함한다.

픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀들(101)로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들(101) 각각은 발광 소자(OLED)를 구동하는 픽셀 회로를 포함한다. 또한, 서브 픽셀들(101)은 컬러 필터를 포함할 수 있으나 생략될 수 있다. 이하에서 픽셀은 서브 픽셀과 같은 의미로 해석될 수 있다.

픽셀 어레이는 복수의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 라인은 로우 라인(row line) 방향(X축 방향)을 따라 배치된 1 라인에 배치된 픽셀들을 포함한다. 픽셀 어레이의 해상도가 m*n일 때 픽셀 어레이는 n 개의 픽셀 라인들[L1~L(N)]을 포함한다. 1 픽셀 라인에 배치된 픽셀들은 게이트 라인들을 공유하고, 서로 다른 데이터 라인(DL)에 연결된다. 컬럼 방향(Y축 방향)을 따라 세로 방향으로 배치된 서브 픽셀들(101)은 동일한 데이터 라인을 공유한다.

표시패널(100)의 화면 상에 터치 센서들이 배치될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.

표시패널(100)은 플라스틱 기판, 금속 기판 등의 유연한 기판 상에 픽셀들이 배치된 플렉시블 표시패널로 구현될 수 있다. 플렉시블 디스플레이는 플렉시블 표시패널을 감거나 접고 구부리는 방법으로 화면의 크기와 형태가 가변될 수 있다. 플렉시블 디스플레이는 슬라이더블 디스플레이(slidable display), 롤러블 디스플레이(rollable display), 벤더블(bendable) 디스플레이, 폴더블 디스플레이(foldable display) 등을 포함할 수 있다.

픽셀 회로는 발광 소자(OLED)와, 게이트-소스간 전압(Vgs)에 따라 발광 소자(OLED)에 흐르는 전류를 조절하여 OLED를 구동하는 구동 소자, 구동 소자의 게이트 전압을 유지하는 스토리지 커패시터 등을 포함한다. 구동 소자는 트랜지스터(transistor)로 구현될 수 있다.

표시패널의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자의 전기특성에서 차이가 있을 수 있고 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시장치에 내부 보상 기술 또는 외부 보상 기술이 적용될 수 있다.

내부 보상 기술은 픽셀들 각각에 내장된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 문턱 전압을 센싱하여 그 문턱 전압 만큼 구동 소자의 게이트 -소스간 전압(Vgs)을 보상한다. 외부 보상 기술은 외부 보상 회로를 이용하여 구동 소자들의 전기적 특성에 따라 변하는 구동 소자의 전류 또는 전압을 실시간 센싱한다. 외부 보상 기술은 픽셀 별로 센싱된 구동 소자의 전기적 특성 편차(또는 변화) 만큼 입력 영상의 픽셀 데이터(디지털 데이터)를 변조함으로써 픽셀들 각각에서 구동 소자의 전기적 특성 편차(또는 변화)를 실시간 보상한다.

표시패널 구동부는 내부 보상 기술 및/또는 외부 보상 기술을 채택하여 픽셀들을 구동할 수 있다. 이하에서, 픽셀 회로와 표시패널 구동부는 내부 보상 기술이 적용된 예를 중심으로 설명되지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 본 발명의 게이트 구동 장치는 외부 보상 기술이 적용된 픽셀 회로를 구동할 수 있다는 것에 주의하여야 한다.

표시패널 구동부는 입력 영상의 픽셀 데이터를 서브 픽셀들(101)에 기입하여 표시패널(100)의 화면 상에 입력 영상을 재현한다. 표시패널 구동부는 데이터 구동부(110), 게이트 구동부(120), 및 타이밍 콘트롤러(130)를 포함한다. 표시패널 구동부는 데이터 구동부(110)와 데이터 라인들(DL) 사이에 배치된 디멀티플렉서(Demultiplexer, 112)를 더 포함할 수 있다.

표시패널 구동부는 저속 구동 모드로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 시간 만큼 변화가 없을 때 표시장치의 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 일정 시간 이상 입력될 때 픽셀들의 리프레쉬 레이트(Refresh rate)를 낮춤으로써 픽셀들의 데이터 기입 주기를 길게 제어하여 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나 사용자 명령이나 입력 영상이 소정 시간 이상 표시패널 구동 회로에 입력되지 않을 때 표시패널 구동 회로는 저속 구동 모드로 동작할 수 있다.

데이터 구동부(110)는 디지털 데이터인 입력 영상의 픽셀 데이터를 디지털-아날로그 변환기(Digital to Analog Converter, 이하 “DAC”라 함)를 이용하여 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다. 감마 보상 전압은 감마 기준 전압(GMA)을 분압하여 계조별 전압을 발생하는 분압 회로로부터 출력되어 DAC에 입력된다. 데이터 전압(Vdata)은 디멀티플렉서(112)를 통해 표시패널(100)의 데이터 라인들(DL)에 공급될 수 있다.

디멀티플렉서(112)는 데이터 구동부(110)의 한 채널을 통해 출력되는 데이터 전압(Vdata)을 복수의 데이터 라인들(DL)에 시분할하여 분배한다. 디멀티플렉서(112)로 인하여 데이터 구동부(110)의 채널수가 감소될 수 있다.

게이트 구동부(120)는 픽셀 어레이의 TFT 어레이와 함께 표시패널(100) 상의 베젤 영역(Bezel, BZ) 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(GL)로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호[G1~G(N)]를 시프트시킴으로써 그 신호들을 게이트 라인들(GL)에 순차적으로 공급할 수 있다. 게이트 신호[G1~G(N)]의 전압은 게이트 오프 전압(VGH)과 게이트 온 전압(VGL) 사이에서 스윙(swing)한다. 게이트 신호(G1~Gn)는 스캔 신호와, 픽셀들의 발광 시간을 제어하는 발광 제어 신호(이하, “EM 신호”라 함)를 포함한다. 여기서, N은 자연수이다. 게이트 라인들은 스캔 신호가 인가되는 스캔 라인들과, EM 신호가 인가되는 EM 라인들(또는 발광 제어 라인들)로 나뉘어질 수 있다.

게이트 구동부(120)는 표시패널(100)의 좌우측 베젤들 각각에 배치되어 게이트 라인들(GL)에 더블 피딩(double feeding) 방식으로 게이트 신호를 공급할 수 있다. 더블 피딩 방식은 양측의 게이트 구동부(120)가 동기되어 하나의 게이트 라인의 양측 끝단에서 게이트 신호가 동시에 인가될 수 있다. 다른 실시예로, 게이트 구동부(120)는 표시패널(100)의 좌우측 베젤들 중 어느 일측에 배치되어 게이트 라인들(GL)에 싱글 피딩(single feeding) 방식으로 게이트 신호를 공급할 수 있다.

게이트 구동부(120)는 제1 게이트 구동부(121)와 제2 게이트 구동부(122)를 포함할 수 있다. 제1 게이트 구동부(121)는 스캔 신호의 펄스를 출력하고, 시프트 클럭에 따라 스캔 신호의 펄스를 시프트한다. 제2 게이트 구동부(122)는 EM 신호의 펄스를 출력하고, 시프트 클럭에 따라 EM 신호의 펄스를 시프트한다. 베젤(bezel)이 없는 모델의 경우에, 제1 및 제2 게이트 구동부들(121, 122)를 구성하는 스위치 소자들 중 적어도 일부가 픽셀 어레이 내에 분산 배치될 수 있다.

픽셀 회로들에 하나 이상의 스캔 신호의 펄스와 EM 신호의 펄스를 포함한 게이트 신호가 인가될 수 있다. 예를 들어, 도 2에 도시된 바와 같이 서브 픽셀들(101) 각각의 픽셀 회로에 두 개의 스캔 신호들과 하나의 EM 신호가 인가될 수 있다. 도 2에서, 픽셀 라인들[(L1, L2, L(N)) 각각은 세 개의 게이트 라인들(GL1, GL2, GL3)에 연결된다. 제2 게이트 라인(GL2)은 제N 스캔 신호가 인가되는 제1 스캔 라인이다. 제1 게이트 라인(GL1)은 제N-1 스캔 신호가 인가되는 제2 스캔 라인이다. 제3 게이트 라인(GL3)은 EM 신호가 인가되는 EM 라인이다.

제1 픽셀 라인(L1)은 게이트 라인들(GL1, GL2, GL3)을 통해 스캔 신호들(SCAN0, SCAN1)과 EM 신호의 펄스(EM1)를 포함한 제1 게이트 신호(G1)를 공급 받는다. 제2 픽셀 라인(L2)은 게이트 라인들(GL1, GL2, GL3)을 통해 스캔 신호들(SCAN1, SCAN2)과 EM 신호의 펄스(EM2)를 포함한 제2 게이트 신호(G2)를 공급 받는다. 제N 픽셀 라인[L(N)]은 게이트 라인들(GL1, GL2, GL3)을 통해 스캔 신호들[SCAN(N-1), SCAN(N)]과 EM 신호[EM(N)]를 포함한 제N 게이트 신호[G(N)]를 공급 받는다.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 입력 영상의 픽셀 데이터와, 픽셀 데이터와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭(CLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 수직 동기신호(Vsync)의 1 주기는 1 프레임 기간이다. 수평 동기 신호(Hsync)와 데이터 인에이블 신호(DE)의 1 주기는 1 수평 기간(1H)이다. 데이터 인에이블 신호(DE)의 펄스는 1 픽셀 라인의 픽셀들에 기입될 1 라인 데이터와 동기된다. 데이터 인에이블 신호(DE)를 카운트하는 방법으로 프레임 기간과 수평 기간을 알 수 있으므로, 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync)는 생략될 수 있다.

호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 차량 시스템, 홈 시어터 시스템, 모바일 기기, 웨어러블 기기의 메인 회로 보드일 수 있다. 모바일 기기나 웨어러블 기기에서 타이밍 콘트롤러(130)와 데이터 구동부(110), 및 전원부(150)는 하나의 드라이브 집적 회로(Drive IC)에 집적될 수 있다.

타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 112, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 타이밍 콘트롤러(130)는 저속 구동 모드에서 픽셀들의 리프레쉬 레이트를 낮추기 위하여 프레임 주파수를 1Hz ~ 30Hz 사이의 주파수로 낮출 수 있다.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호, 디멀티플렉서(112)의 동작 타이밍을 제어하기 위한 MUX 신호, 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호를 발생한다.

게이트 타이밍 신호는 스타트 펄스, 시프트 클럭 등을 포함할 수 있다. 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어 신호의 전압 레벨은 도면에서 생략된 레벨 시프터(level shifter)를 통해 게이트 오프 전압(VGH/VEH)과 게이트 온 전압(VGL/VEL)으로 변환되어 게이트 구동부(120)에 공급될 수 있다. 레벨 시프터는 게이트 타이밍 제어 신호의 로우 레벨 전압(low level voltage)을 게이트 온 전압(VGL)으로 변환하고, 게이트 타이밍 제어 신호의 하이 레벨 전압(high level voltage)을 게이트 오프 전압(VGH)으로 변환할 수 있다.

전원부(150)는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(150)는 호스트 시스템으로부터의 직류 입력 전압을 조정하여 표시패널 구동부와 표시패널(100)의 구동에 필요한 전원을 발생한다. 전원부(150)는 감마 기준 전압(GMA), 게이트 오프 전압(VGH/VEH). 게이트 온 전압(VGL/VEL), 픽셀 구동 전압(VDD), 저전위 전원 전압(VSS), 초기화 전압(Vini), 기준 전압(Vref) 등의 직류 전압을 출력할 수 있다. 감마 기준 전압(GMA)은 데이터 구동부(110)에 공급된다. 게이트 오프 전압(VGH/VEH)과 게이트 온 전압(VGL/VEL)은 게이트 구동부(120)에 공급된다. 픽셀 구동 전압(VDD), 저전위 전원 전압(VSS), 초기화 전압(Vini), 및 기준 전압(Vref)은 도 2에서 생략된 전원 라인들을 통해 픽셀 회로들에 공통으로 공급된다. 픽셀 구동 전압(VDD)은 저전위 전원 전압(VSS), 초기화 전압(Vini), 및 기준 전압(Vref) 보다 높은 전압으로 설정된다.

도 3은 본 발명의 픽셀 회로를 개략적으로 보여 주는 도면이다.

도 3을 참조하면, 픽셀 회로는 제1 내지 제3 회로부들(10, 20, 30)과, 제1 내지 제3 연결부들(12, 23, 13)을 포함할 수 있다. 이 픽셀 회로에서 하나 이상의 구성 요소가 생략되거나 추가될 수 있고 외부 보상 회로 또는 내부 보상 회로가 포함될 수 있다.

제1 회로부(10)는 데이터 전압(Vdatga)을 구동 소자(DT)에 공급한다. 구동 소자(DT)는 게이트(DRG), 소스(DRS), 및 드레인(DRD)을 포함한 트랜지스터로 구현될 수 있다. 제2 회로부(20)는 픽셀 구동 전압(VDD)을 공급 받아 구동 소자(DT)의 게이트(DRG)에 연결된 커패시터(Cst)를 충전하고, 1 프레임 기간 동안 커패시터(Cst)의 전압을 유지한다. 제3 회로부(30)는 구동 소자(DT)를 통해 흐르는 전류를 발광 소자(OLED)에 제공한다. 발광 소자(OLED)는 전류를 빛으로 전환한다. 제1 연결부(12)는 제1 회로부(10)와 제2 회로부(20)를 연결한다. 제2 연결부(23)는 제2 회로부(20)와 제3 회로부(30)를 연결한다. 제3 연결부(13)는 제3 회로부(30)와 제1 회로부(10)를 연결한다.

도 4는 본 발명의 제1 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.

도 4를 참조하면, 픽셀 회로는 발광 소자(OLED), 구동 소자(DT), 복수의 스위치 소자들(M1~M6), 커패시터(Cst) 등을 포함한다. 구동 소자(DT)와 스위치 소자들(M1~M6, DT)은 p 채널 스위치 소자로 구현될 수 있다.

픽셀 구동 전압(VDD)은 VDD 라인(PL1)을 통해 픽셀 회로에 공급된다. 저전위 전원 전압(VSS)은 VSS 라인(PL2)을 통해 픽셀 회로에 공급된다. 초기화 전압(Vini)은 Vini 라인(PL3)을 통해 픽셀 회로에 공급된다. 픽셀 회로에 제N-1 스캔 신호[SCAN(N-1)], 제N 스캔 신호[SCAN(N)], 및 EM 신호[EM(N)] 등의 게이트 신호가 공급된다. 제N-1 스캔 신호[SCAN(N-1)]는 제N-1 픽셀 라인의 데이터 전압(Vdata)에 동기된다. 제N 스캔 신호[SCAN(N)]는 제N 픽셀 라인의 데이터 전압(Vdata)에 동기된다. 제N 스캔 신호[SCAN(N)]의 펄스는 제N-1 스캔 신호(SCAN(N-1))와 동일한 펄스폭으로 발생되고, 제N-1 스캔 신호[SCAN(N-1)]의 펄스 보다 늦게 발생된다.

구동 소자(DT)는 게이트-소스 간 전압(Vgs)에 따라 발광 소자(OLED)에 흐르는 전류를 조절하여 발광 소자(OLED)를 구동한다. 구동 소자(DT)는 제1 노드(n1)에 연결된 게이트 전극, 제2 노드(n2)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. 제1 노드(n1)는 커패시터(Cst), 구동 소자(DT)의 게이트 전극, 및 제1 스위치 소자(M1)의 제1 전극에 연결된다. 제2 노드(n2)는 제2 스위치 소자(M2)의 제1 전극과, 제3 스위치 소자(M3)의 제2 전극에 연결된다. 제3 노드(n3)는 구동 소자(DT)의 제2 전극, 제1 스위치 소자(M1)의 제2 전극, 및 제4 스위치 소자(M4)의 제1 전극에 연결된다.

발광 소자(OLED)의 애노드 전극(AND)은 제4 노드(n4)에 연결되고, 캐소드 전극(CAT)은 저전위 전원 전압(VSS)이 인가되는 VSS 라인(PL2)에 연결된다. 제4 노드(n4)는 발광 소자(OLED)의 애노드 전극(AND), 제4 스위치 소자(M4)의 제2 전극, 및 제6 스위치 소자(M6)의 제2 전극에 연결된다. 발광 소자(OLED)는 애노드 전극(AND)과 캐소드 전극(CAT) 사이에 형성된 커패시터를 포함할 수 있다.

커패시터(Cst)는 VDD 라인(PL1)과 제1 노드(n1) 사이에 연결된다.

제1 스위치 소자(M1)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제1 노드(n1)와 제3 노드(n3)를 연결한다. 제1 스위치 소자(M1)는 제2 게이트 라인(GL2)에 연결된 게이트 전극, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. 제N 스캔 신호[SCAN(N)]는 제2 게이트 라인(GL2)을 통해 픽셀들(P)에 공급된다.

제1 스위치 소자(M1)는 1 프레임 기간에서 제N 스캔 신호[SCAN(N)]가 게이트 온 전압(VGL)으로 발생되는 아주 짧은 1 수평 기간(1H)만 턴-온되기 때문에 대략 1 프레임 기간 동안 오프 상태를 유지하여 제1 스위치 소자(M1)의 오프 상태에서 누설 전류가 발생될 수 있다. 제1 스위치 소자(M1)의 누설 전류를 억제하기 위하여, 제1 스위치 소자(M1)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트(dual gate) 구조의 트랜지스터로 구현될 수 있다.

제2 스위치 소자(M2)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 데이터 라인(DL)을 제2 노드(n2)에 연결한다. 제2 스위치 소자(M2)는 제2 게이트 라인(GL2)에 연결된 게이트 전극, 제2 노드(n2)에 연결된 제1 전극, 및 데이터 라인(DL)에 연결된 제2 전극을 포함한다.

제3 스위치 소자(M3)는 EM 신호[EM(N)]의 게이트 온 전압(VEL)에 따라 턴-온되어 VDD 라인(PL1)을 구동 소자(DT)의 제1 전극에 공급한다. 제3 스위치 소자(M3)는 제3 게이트 라인(GL3)에 연결된 게이트 전극, VDD 라인(PL1)에 연결된 제1 전극, 및 제2 노드(n2)에 연결된 제2 전극을 포함한다. EM 신호[EM(N)]는 제3 게이트 라인(GL3)을 통해 픽셀 회로에 공급된다.

제4 스위치 소자(M4)는 EM 신호[EM(N)]의 게이트 온 전압(VEL)에 따라 턴-온되어 제3 노드(n3)를 제4 노드(n4)에 연결한다. 제4 스위치 소자(M4)의 게이트 전극은 제3 게이트 라인(GL3)에 연결된다. 제4 스위치 소자(M4)의 제1 전극은 제3 노드(n3)에 연결되고, 제4 스위치 소자(M4)의 제2 전극은 제4 노드(n4)에 연결된다.

제5 스위치 소자(M5)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제1 노드(n1)를 Vini 라인(PL3)에 연결한다. 제5 스위치 소자(M5)는 제1 게이트 라인(GL1)에 연결된 게이트 전극, 제1 노드(n1)에 연결된 제1 전극, 및 Vini 라인(PL3)에 연결된 제2 전극을 포함한다. 제N-1 스캔 신호[SCAN(N-1)]는 제1 게이트 라인(GL1)을 통해 픽셀 회로에 공급된다. 초기화 전압(Vini)은 Vini 라인(PL3)을 통해 픽셀 회로에 공급된다. 제5 스위치 소자(M5)의 누설 전류를 억제하기 위하여, 제5 스위치 소자(M5)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트 구조의 트랜지스터로 구현될 수 있다.

제6 스위치 소자(M6)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 Vini 라인(PL3)을 제4 노드(n4)에 연결한다. 제6 스위치 소자(M6)는 제2 게이트 라인(GL2)에 연결된 게이트, Vini 라인(PL3)에 연결된 제1 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다.

도 5a 내지 도 7는 도 4에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다. 도 5a는 초기화 단계(Ti)에서 픽셀 회로에 흐르는 전류 패스를 보여 주는 회로도이다. 도 6a는 샘플링 단계(Ts)에서 픽셀 회로에 흐르는 전류 패스를 보여 주는 회로도이다. 도 7a는 발광 단계(Tem)에서 픽셀 회로에 흐르는 전류 패스를 보여 주는 회로도이다. 도 5b, 도 6b 및 도 7b는 도 4에 도시된 픽셀 회로에 인가되는 게이트 신호를 보여 주는 파형도들이다. 도 5b, 도 6b 및 도 7b에서, 화살표는 픽셀 회로의 전류 흐름을 나타낸다.

도 5a 및 도 5b를 참조하면, 초기화 단계(Ti)에서 제N-1 스캔 신호[SCAN(N-1)]의 전압이 게이트 온 전압(VGL)이다. 초기화 단계(Ti)에서 제N 스캔 신호[SCAN(N)]와 EM 신호[EM(N)]는 게이트 오프 전압(VEH)이다. 제5 스위치 소자(M5)는 초기화 단계(Ti)에서 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제1 노드(n1)를 초기화 전압(Vini)까지 방전시킨다. 이 때, 제1 노드(n1)가 초기화된다.

도 6a 및 도 10b를 참조하면, 샘플링 단계(Ts)에서 제N 스캔 신호[SCAN(N)]의 전압이 게이트 온 전압(VGL)이다. 샘플링 단계(Ts)에서 제N-1 스캔 신호[SCAN(N-1)]와 EM 신호[EM(N)]는 게이트 오프 전압(VGH/VEH)이다. 제1 및 제2 스위치 소자들(M1, M2)은 샘플링 단계(Ts)에서 제N 스캔 신호[SCAN(N)]의 전압이 게이트 온 전압(VGL)에 따라 턴-온된다. 샘플링 단계(Ts)에서, 데이터 전압(Vdata)이 제2 노드(n2)에 인가되고, 제1 노드(n1)의 전압이 Vdata+Vth으로 변한다. “Vth”는 구동 소자(DT)의 문턱 전압이다. 그 결과, 샘플링 단계(Ts)에서 구동 소자(DT)의 문턱 전압(Vth)이 샘플링되어 제1 노드(n1)에 충전된다.

도 7a 및 도 7b를 참조하면, 발광 단계(Tem)에서 EM 신호[EM(N)]의 전압이 게이트 온 전압(VGL)이다. 발광 단계(Tem)에서 제N-1 및 제N 스캔 신호들[SCAN(N-1), SCAN(N)]은 게이트 오프 전압(VGH)이다. 제3 및 제4 스위치 소자들(M3, M4)은 발광 단계(Tem)에서 EM 신호[EM(N)]의 게이트 온 전압(VEL)에 따라 턴-온된다. 발광 단계(Tem) 동안 구동 소자(DT)를 통해 발광 소자(OLED)에 전류가 흘러 발광 소자(OLED)가 발광될 수 있다. 발광 소자(OLED)에 흐르는 전류는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 조절된다. 구동 소자(DT)의 게이트-소스간 전압(Vgs)은 발광 단계(Tem) 동안 Vgs = Vdata+Vth-VDD이다.

도 8은 본 발명의 제2 실시예에 따른 픽셀 회로를 보여 주는 회로도이다. 도 9는 도 8에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.

도 8 및 도 9를 참조하면, 픽셀 회로는 발광 소자(OLED), 구동 소자(DT), 복수의 스위치 소자들(M1~M9), 커패시터(Cst) 등을 포함한다. 구동 소자(DT)와 스위치 소자들(M1~M9, DT)은 p 채널 스위치 소자로 구현될 수 있다.

구동 소자(DT)는 게이트-소스 간 전압(Vgs)에 따라 발광 소자(OLED)에 흐르는 전류를 조절하여 발광 소자(OLED)를 구동한다. 구동 소자(DT)는 제1 노드(n1)에 연결된 게이트 전극, 제2 노드(n2)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.

발광 소자(OLED)의 애노드 전극(AND)은 제4 노드(n4)에 연결되고, 캐소드 전극(CAT)은 저전위 전원 전압(VSS)이 인가되는 VSS 라인(PL2)에 연결된다. 발광 소자(OLED)는 애노드 전극(AND)과 캐소드 전극(CAT) 사이에 형성된 커패시터(Coled)를 포함할 수 있다.

커패시터(Cst)는 VDD 라인(PL1)과 제1 노드(n1) 사이에 연결된다.

제1 스위치 소자(M1)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제1 노드(n1)와 제3 노드(n3)를 연결한다. 제N 스캔 신호[SCAN(N)]는 제2 게이트 라인(GL2)을 통해 픽셀들(P)에 공급된다. 제1 스위치 소자(M1)의 누설 전류를 억제하기 위하여, 제1 스위치 소자(M1)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트(dual gate) 구조의 트랜지스터로 구현될 수 있다.

제2 스위치 소자(M2)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 데이터 라인(DL)을 제2 노드(n2)에 연결한다. 제3 스위치 소자(M3)는 EM 신호[EM(N)]의 게이트 온 전압(VEL)에 따라 턴-온되어 VDD 라인(PL1)을 구동 소자(DT)의 제1 전극에 공급한다. EM 신호[EM(N)]는 제3 게이트 라인(GL3)을 통해 픽셀 회로에 공급된다. 제4 스위치 소자(M4)는 EM 신호[EM(N)]의 게이트 온 전압(VEL)에 따라 턴-온되어 제3 노드(n3)를 제4 노드(n4)에 연결한다.

제5 스위치 소자(M5)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제1 노드(n1)를 제1 Vini 라인(PL3)에 연결한다. 제5 스위치 소자(M5)는 제1 게이트 라인(GL1)에 연결된 게이트 전극, 제1 노드(n1)에 연결된 제1 전극, 및 Vini 라인(PL3)에 연결된 제2 전극을 포함한다. 제N-1 스캔 신호[SCAN(N-1)]는 제1 게이트 라인(GL1)을 통해 픽셀 회로에 공급된다. 제5 스위치 소자(M5)의 누설 전류를 억제하기 위하여, 제5 스위치 소자(M5)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트 구조의 트랜지스터로 구현될 수 있다.

제7 스위치 소자(M7)는 EM 신호[EM(N)]의 게이트 온 전압(VEL)에 따라 턴-온되어 VDD 라인(PL1)을 제5 노드(n5)에 연결한다. 제7 스위치 소자(M7)의 게이트 전극은 EM 신호[EM(N)]가 인가되는 제3 게이트 라인(GL3)에 연결된다. 제7 스위치 소자(M7)의 제1 전극은 VDD 라인(PL1)에 연결되고, 제2 전극은 제5 노드(n5)에 연결된다. 제5 노드(n1)는 커패시터(Cst), 제7 스위치 소자(M7)의 제2 전극, 제8 스위치 소자(M8)의 제2 전극, 및 제9 스위치 소자(M9)의 제2 전극에 연결된다. 제7 스위치 소자(M7)는 발광 단계(Tem)에서 턴-온되어 픽셀 구동 전압(VDD)을 제1 노드(n1)에 인가하여 구동 소자(DT)의 게이트-소스간 전압이 Vref-Vdata로 설정한다. 따라서, 본 발명은 제7 스위치 소자(M7)를 이용하여 발광 단계(Tem)에 구동 소자(DT)를 통해 발광 소자(OLED)로 흐르는 전류는 VDD의 영향을 받지 않기 때문에 VDD의 IR drop으로 인한 휘도 편차를 방지할 수 있다.

제8 스위치 소자(M8)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 초기화 단계(Ti)에서 턴-온되어 기준 전압(Vref)이 인가되는 Vref 라인(PL4)을 제5 노드(n5)에 연결한다. 제8 스위치 소자(M8)의 게이트 전극은 제N-1 스캔 신호[SCAN(N-1)]가 인가되는 제1 게이트 라인(GL1)에 연결된다. 제8 스위치 소자(M8)의 제1 전극은 Vref 라인(PL4)에 연결되고, 제2 전극은 제5 노드(n5)에 연결된다.

제9 스위치 소자(M9)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 샘플링 단계(Ts)에서 기준 전압(Vref)이 인가되는 Vref 라인(PL4)을 제5 노드(n5)에 연결한다. 제9 스위치 소자(M9)의 게이트 전극은 제N 스캔 신호[SCAN(N)]가 인가되는 제2 게이트 라인(GL2)에 연결된다. 제9 스위치 소자(M9)의 제1 전극은 Vref 라인(PL4)에 연결되고, 제2 전극은 제5 노드(n5)에 연결된다.

제8 및 제9 스위치 소자들(M8, M9)은 초기화 단계(Ti)와 샘플링 단계(Ts)에서 제5 노드(n5)의 전압을 기준 전압(Vref)으로 유지시킨다.

이 픽셀 회로는 서브 픽셀들 각각에서 구동 소자(DT)의 문턱 전압(Vth)을 실시간 샘플링하여 문턱 전압(Vth) 만큼 데이터 전압(Vdata)을 보상한다. 이 픽셀 회로의 경우, 제1 커패시터(Cst)에 기준 전압(Vref)이 인가되기 때문에 제조 공정에서 커패시터(Cst)가 단락(short circuit)되더라도 암점 불량이 되기 때문에 화질에 큰 악영향을 주지 않는다. 특히, 도 8에 도시된 픽셀 회로는 데이터 라인(DL)의 전압을 구동 소자(DT)에 직접 인가하여 구동 소자(DT)의 문턱 전압(Vth)을 샘플링할 수 있고, 픽셀 구동 전압(VDD)의 IR drop을 보상하여 화면 위치에 따른 휘도 편차를 개선할 수 있다.

도 10a 내지 도 10c는 도 8에 도시된 픽셀 회로의 구동을 단계적으로 보여 주는 회로도들이다. 도 10a는 초기화 단계(Ti)에서 도 8에 도시된 픽셀 회로에 흐르는 전류 패스를 보여 주는 회로도이다. 도 10b는 샘플링 단계(Ts)에서 도 8에 도시된 픽셀 회로에 흐르는 전류 패스를 보여 주는 회로도이다. 도 10c는 발광 단계(Tem)에서 도 8에 도시된 픽셀 회로에 흐르는 전류 패스를 보여 주는 회로도이다. 샘플링 단계(Ts)와 발광 단계(Tem) 사이에 홀딩 단계(Th)가 설정될 수 있다. 홀딩 단계에서 픽셀 회로의 모든 스위치 소자들이 턴-오프되어 픽셀 회로의 주요 노드들이 플로팅(floating)될 수 있다.

도 9 및 도 10a를 참조하면, 초기화 단계(Ti)에서 제N-1 스캔 신호[SCAN(N-1)]는 게이트 온 전압(VGL)의 펄스로 발생된다. 이 때, 제N 스캔 신호[SCAN(N)]와 제N EM 신호[EM(N)]는 게이트 오프 전압(VGH/VEH)을 유지한다. 따라서, 초기화 단계(Ti)에서 제5 및 제8 스위치 소자들(M5, M8)이 턴-온되는 반면, 나머지 스위치 소자들(M1~M4, M6, M7, M9)은 오프 상태를 유지한다.

제N-1 픽셀 라인의 샘플링 단계(Ts)와 제N 픽셀 라인의 초기화 단계(Ti)가 제N-1 스캔 신호[SCAN(N-1)]에 의해 동시에 발생된다. 제N-1 스캔 신호[SCAN(N-1)]는 제N-1 픽셀 라인의 서브 픽셀에 기입될 데이터 전압(Vdata)에 동기되어 제N-1 픽셀 라인에 배치된 서브 픽셀의 제1 노드(n1)에 데이터 전압(Vdata)을 공급한다. 이와 동시에, 제N-1 스캔 신호[SCAN(N-1)]는 제N 픽셀 라인의 서브 픽셀들에서 제5 노드(n8)에 픽셀 구동 전압(VDD)을 공급한다.

초기화 단계(Ti)에서, 제2 노드(n2)의 전압 즉, 구동 소자(DT)의 제1 전극 전압은 제2 및 제3 스위치 소자들(M2, M3)이 오프 상태이기 때문에 플로팅(floating) 상태이다. 제1 노드(n1)의 전압은 초기화 단계(Ti)에서 제5 스위치 소자(M5)가 턴-온되기 때문에 초기화 전압(Vini)으로 초기화된다. 제5 노드(n5)의 전압은 초기화 단계(Ti)에서 제8 스위치 소자(M8)가 턴-온되기 때문에 픽셀 구동 전압(VDD)이다.

도 9 및 도 10b를 참조하면, 샘플링 단계(Ts)에서 제N 스캔 신호[SCAN(N)]는 게이트 온 전압(VGL)의 펄스로 발생되고, 데이터 구동부(110)로부터 제N 픽셀 라인의 서브 픽셀들에 기입될 데이터 전압(Vdata)이 출력된다. 이 때, 제N-1 스캔 신호[SCAN(N-1)]는 게이트 오프 전압(VGH)으로 반전되고, 제N EM 신호[EM(N)]는 게이트 오프 전압(VEH)을 유지한다. 따라서, 샘플링 단계(Ts)에서 제1, 제2, 제6 및 제9 스위치 소자들(M1, M2, M6, M9)이 턴-온되는 반면, 나머지 스위치 소자들(M3, M4, M5, M7, M8)은 오프 상태를 유지한다.

제N 픽셀 라인의 샘플링 단계(Ts)에서 제N 픽셀 라인의 서브 픽셀에 기입될 데이터 전압(Vdata)이 제N 스캔 신호[SCAN(N)]의 펄스에 동기되어 제N 픽셀 라인에 배치된 서브 픽셀의 제2 노드(n2)에 공급된다.

샘플링 단계(Ts)에서 제1 스위치 소자(M1)는 턴-온되어 구동 소자(DT)의 게이트 전극과 제2 전극을 연결한다. 샘플링 단계(Ts)에서 제1 스위치 소자(M1)를 통해 제1 노드(n1)와 제3 노드(n3)가 연결되기 때문에 구동 소자(DT)를 통해 제3 노드(n3)의 전압이 데이터 전압(Vdata)으로 상승될 때 제1 노드(n1)의 전압이 상승된다. 샘플링 단계(Ts)에서 구동 소자(DT)의 게이트 전압(DTG)이 상승하여 구동 소자(DT)의 문턱 전압(Vth)의 절대치(|Vth|)에 도달할 때 구동 소자(DT)가 턴-오프된다. 따라서, 샘플링 단계(Ts)와 홀딩 단계(Th)에서 제1 커패시터(Cst)에 Vref - (Vdata - |Vth|)이 저장되어 구동 소자(DT)의 문턱 전압(Vth)이 샘플링된다. 제1 스위치 소자(M1)는 발광 단계(Tem)에서 턴-오프되어 구동 소자(DT)를 통해 흐르는 전류가 발광 소자(OLED)로 흐를 수 있도록 오프 상태를 유지하여야 한다.

샘플링 단계(Ts)에서 제2 노드(n2)의 전압(DTS)은 제2 스위치 소자(M2)가 턴-온되고 제3 스위치 소자(M3)가 오프 상태이기 때문에 데이터 전압(Vdata)이다. 제2 노드(n1)의 전압 즉, 구동 소자(DT)의 게이트 전압(DTG)은 샘플링 단계(Ts)에서 Vref - VDD + Vini로부터 Vdata - |Vth|로 변한다. 샘플링 단계(Ts)에서 제5 노드(n4)의 전압은 제8 스위치 소자(M8)를 통해 기준 전압(Vref)이 인가되어 VDD로부터 Vref로 낮아진다. 샘플링 단계(Ts)에서 제1 노드(n1)의 전압은 제5 스위치 소자(M5)가 턴-오프될 때 커패시터 커플링(Capacitor coupling)을 통해 제5 노드(n5)의 전압이 VDD로부터 Vref로 떨어진 만큼 전압 강하되어 Vref - VDD + Vini로 낮아진 후에 Vdata - |Vth|로 변한다.

홀딩 단계(Th)는 게이트 신호[SCAN(N-1), SCAN(N), EM(N)]가 게이트 오프 전압(VGH)을 유지하여 모든 스위치 소자들(M1~M9)이 오프 상태를 유지한다. 이 때, 픽셀 회로의 주요 노드들(n1~n5)이 플로팅(floating)되어 구동 소자(DT)의 문턱 전압 센싱 동작이 계속될 수 있다.

도 9 및 도 10c를 참조하면, 발광 단계(Tem)에서 제N EM 신호[EM(N)]는 게이트 온 전압(VEL)으로 반전된다. 이 때, 스캔 신호들[SCAN(N-1), SCAN(N)]은 게이트 오프 전압(VGH)을 유지한다. 따라서, 발광 단계(Tem)에서 제3, 제4, 및 제7 스위치 소자들(M3, M4, M7)이 턴-온되는 반면, 나머지 스위치 소자들(M1, M2, M5, M8, M9)은 오프 상태를 유지한다.

발광 단계(Tem)에서 제1 및 제5 노드(n1, n4)의 전압은 제3 및 제9 스위치 소자(M2, M9)을 통해 공급되는 픽셀 구동 전압(VDD)로 인하여 VDD로 변한다. 제1 노드(n1)의 전압 즉, 구동 소자(DT)의 게이트 전압(DTG)은 발광 단계(Ts)에서 VDD - Vref + Vdata - |Vth|로 변한다. 발광 단계(Tem)에서 발광 소자(OLED)의 전류(IOLED)는 아래의 식과 같이 구동 소자(DT)의 문턱 전압(Vth)에 영향을 받지 않으므로 구동 소자(DT)의 경시 변화나 픽셀들간 문턱 전압(Vth) 편차를 보상하고, 픽셀 구동 전압(VDD)의 IR drop으로 인한 픽셀 구동 전압(VDD)의 변화에 영향을 받지 않는다.

여기서, K는 구동 소자(DT)의 전하 이동도, 기생 용량 및 채널 용량 등에 의해 결정되는 비례 상수이다. Vgs는 구동 소자(DT)의 게이트 소스간 전압이다.

제1 게이트 구동부(121)는 시프트 클럭 타이밍에 맞추어 스캔 신호를 순차적으로 시프트하는 제1 시프트 레지스터(shift register)를 이용하여 스캔 신호를 시프트하면서 스캔 라인들에 공급한다. 마찬가지로, 제2 게이트 구동부(122) 각각은 시프트 클럭 타이밍에 맞추어 EM 신호를 순차적으로 시프트하는 제2 시프트 레지스터를 이용하여 EM 신호를 시프트하면서 EM 라인들에 공급한다.

도 11은 제1 게이트 구동부(121)의 시프트 레지스터를 개략적으로 보여 주는 블록도이다. 도 12는 도 11에 도시된 제n 신호 전달부의 제어 노드 전압들과 출력 전압, 및 발광 제어 신호의 펄스를 보여 주는 파형도이다.

도 11 및 도 12를 참조하면, 시프트 레지스터는 종속적으로 연결된 신호 전달부들[ST(i-1)~ST(i+2)]을 포함한다. 신호 전달부들[ST(i-1)~ST(i+2)] 각각은 스타트 신호(VST)가 입력되는 VST 노드, 시프트 클럭(CLK1~4)이 입력되는 CLK 노드, 및 스캔 신호[SRO(n-1)~SRO(n+2)]가 출력되는 출력 노드를 포함한다. 스타트 신호(VST)는 일반적으로 시프트 레지스터의 제1 신호 전달부에 입력된다. 시프트 클럭(CLK1~4)은 4 상(phase) 클럭일 수 있으나 이에 한정되지 않는다.

도 12의 예에서 제n-1 신호 전달부[ST(n-1)]는 제1 신호 전달부일 수 있다. 제n-1 신호 전달부[ST(n-1)]에 종속적으로 연결된 신호 전달부들[ST(n)~ST(n+2)]은 이전 신호 전달부로부터의 캐리 신호를 입력 받는다. 캐리 신호(CAR)는 이전 신호 전달부로부터 출력되는 스캔 신호[SRO(n-1)~SRO(n+2)]일 수 있다. 신호 전달부들 각각은 별도의 캐리신호 출력 노드를 통해 캐리 신호(CAR)를 출력할 수 있다. 캐리 신호는 이전 신호 전달부로부터 스캔 신호[SRO(n-1)~SRO(n+2)]와 동시에 출력된다.

신호 전달부들[ST(i-1)~ST(i+2)] 각각은 제1 제어 노드(Q), 제2 제어 노드(QB), 및 버퍼(BUF)를 포함한다. 버퍼(BUF)는 풀업 트랜지스터(Tu)와, 풀다운 트랜지스터(Td)를 통해 게이트 신호를 출력 노드를 통해 게이트 라인으로 출력한다.

풀업 트랜지스터(Tu)는 제1 제어 노드(Q)의 전압이 충전되고 시프트 클럭(CLK1~4)이 입력될 때 턴-온되어 출력 노드의 전압을 게이트 온 전압(VGL)까지 충전시킨다. 이 때, 스캔 신호[SRO(n-1)~SRO(n+2)]의 펄스가 게이트 온 전압(VGL)까지 라이징(rising)된다. 제1 제어 노드(Q)의 전압은 시프트 클럭(CLK1~4)의 전압이 게이트 온 전압(VGL)으로 변할 때 부트스트래핑(bootstrapping)되어 대략 2VGL의 게이트 온 전압까지 더 높아진다. 풀업 트랜지스터(Tup)는 제1 제어 노드(Q)의 전압이 대략 제1 제어 노드(Q)의 전압이 자신의 문턱 전압 보다 높아질 때 턴-온된다.

제2 제어 노드(QB)의 전압은 제1 제어 노드(Q)가 게이트 온 전압(VGL) 이상의 전압으로 충전될 때 게이트 오프 전압(VGH)으로 설정된다. 풀다운 트랜지스터(Td)는 제2 제어 노드(QB)의 전압이 게이트 온 전압(VGL)으로 충전될 때 턴-온되어 출력 노드에 게이트 오프 전압(VGH)을 공급한다. 이 때, 스캔 신호[SRO(n-1)~SRO(n+2)]의 펄스가 게이트 오프 전압(VGH)으로 폴링된다.

제1 게이트 구동부(121)는 제1 제어 노드(Q)의 전압에 리플(ripple) 전압이 인가될 때 출력 파형이 왜곡되어 신뢰성이 저하될 수 있다. 이를 도 13을 결부하여 설명하기로 한다.

도 13을 참조하면, 신호 전달부(GST)는 제1 내지 제3 트랜지스터들(T1, T2, T3)을 더 포함할 수 있다.

제1 트랜지스터(T1)는 시프트 클럭(CLK4)에 응답하여 스타트 신호(VST) 또는 캐리 신호(CAR)의 게이트 온 전압(VGL)을 제1 제어 노드(Q)에 인가하여 제1 제어 노드(Q)를 게이트 온 전압(VGL)까지 충전시킨다. 이어서, 풀업 트랜지스터(Tu)에 시프트 클럭(CLK1)이 입력될 때 제1 제어 노드(Q)의 전압이 대략 2VGL의 게이트 온 전압까지 상승하여 풀업 트랜지스터(Tu)가 턴-온될 수 있다.

제2 트랜지스터(T2)는 제2 제어 노드(QB)의 전압이 게이트 온 전압(VGL)일 때 턴-온되어 제1 제어 노드(Q)를 VGH 노드에 연결하여 제1 제어 노드(Q)에 게이트 오프 전압(VGH)을 인가한다. 제3 트랜지스터(T3)는 시프트 클럭(CLK3)에 응답하여 VGL 노드를 제2 제어 노드(QB)에 연결하여 게이트 온 전압(VGL)을 제2 제어 노드(QB)에 인가함으로써 풀다운 트랜지스터(Td)를 턴-온시킨다.

풀업 트랜지스터(Tu)의 드레인/소스는 커패시터를 통해 제1 제어 노드(Q)에 커플링(Capacitor coupling)될 수 있다. 풀업 트랜지스터(Tu)는 구동 시간이 길어질수록 열화가 진행되지만 초기 구동시에 턴-온될 때 발생되는 온 전류(On current)가 크다. 이로 이하여, 초기 구동시에 풀업 트랜지스터(Tu)의 시프트 클럭(CLK1)의 전압이 반전될 때마다 제1 제어 노드(Q)의 전압에 리플(ripple)이 발생되고, 그 결과 출력 신호(SRO)의 전압에 리플이 반영되어 파형이 왜곡될 수 있다.

제2 트랜지스터(T2)는 구동 시간이 길어질수록 열화된다. 제2 제어 노드(QB)의 전압은 제1 제어 노드(Q)의 전압이 게이트 온 전압(VGL) 이상으로 충전되는 스캐닝 기간을 제외한 1 프레임 기간의 대부분 동안 게이트 온 전압(VGL)을 유지한다. 제2 트랜지스터(T2)의 열화는 누적되는 포지티브 게이트 바이어스 스트레스(positive gate bias stress)로 인하여 풀업 트랜지스터(Tu) 보다 훨씬 빠른 속도로 열화되어 문턱 전압이 시프트될 수 있다. 그 결과, 제1 제어 노드(Q)의 리플 전압이 제거되지 않고 출력 신호(SRO)에 영향을 줄 수 있다.

이 경우, 도 14에 도시된 바와 같이 저속 구동 모드(LRR)에서 시프트 클럭(CLK1~4)이 발생되지 않을 수 있다. 이 경우, 저속 구동 모드(LRR) 동안 제2 제어 노드(QB)의 전압이 게이트 온 전압(VGL)으로 충전되지 않기 때문에 제2 트랜지스터(T2)가 턴-온되지 않아 제1 제어 노드(QB)의 리플 전압이 제거되지 않는다. 도 15에서 "NRR"은 매 프레임 기간마다 픽셀들에 데이터가 업데이트(update)되는 노말 구동 모드이다.

본 발명은 제1 제어 노드(Q)의 리플 전압을 제거하여 게이트 구동 장치의 신뢰성을 높이기 위하여, 제2 게이트 구동부(122)의 신호 전달부들 중 적어도 하나로부터 출력되는 EM 신호를 제1 게이트 구동부(121)의 신호 전달부들 중 적어도 하나의 제2 제어 노드에 인가한다. EM 신호는 스위치 소자를 통해 제1 게이트 구동부(121)의 신호 전달부에 인가될 수 있다. 스위치 소자의 일 예로, 적어도 하나의 다이오드 또는 적어도 하나의 트랜지스터가 적용될 수 있다.

도 15에 도시된 바와 같이 다이오드(D)를 통해 EM 신호(EMO)를 제1 게이트 구동부(121)의 신호 전달부(GST) 각각의 제2 제어 노드(QB)에 인가한다.

도 15를 참조하면, 게이트 구동 장치는 제2 게이트 구동부(122)로부터 출력된 EM 신호(EMO)를 제1 게이트 구동부(121)의 신호 전달부(GIP)에 인가하는 다이오드(D)를 포함한다.

다이오드(D)의 애노드 전극은 신호 전달부(GST)의 제2 제어 노드(QB)에 연결된다. 다이오드(D)의 캐소드 전극은 제1 게이트 구동부(121)를 구성하는 신호 전달부의 출력 노드에 연결된다.

제2 게이트 구동부(122)를 구성하는 신호 전달부들로부터 출력되는 EM 신호는 도 12에 도시된 바와 같이 제1 및 제2 제어 노드(Q, QB)의 충전 기간과 중첩되는 펄스(이하, "EM 펄스"라 함)를 포함한다. 충전 기간은 3 수평 기간(3H)일 수 있으나 이에 한정되지 않는다. EM 펄스의 전압은 게이트 오프 전압(VGH)이고 EM 펄스는 스캔 펄스 보다 넓은 펄스폭으로 발생된다. EM 신호의 펄스폭은 5 수평 기간(5H)일 수 있으나 이에 한정되지 않는다. EM 펄스의 펄스폭은 제1 및 제2 제어 노드(Q, QB)의 충전 기간(3H) 보다 넓다.

제2 게이트 구동부(122)를 구성하는 신호 전달부들 중 적어도 하나로부터 출력되는 EM 신호는 다이오드(D)를 통해 제1 게이트 구동부(121)의 제2 제어 노드(QB)에 인가되어 제2 제어 노드(QB)의 전압이 게이트 온 전압으로 유지되어야 하는 기간 동안 게이트 온 전압(VGL)을 제2 제어 노드(QB)에 지속적으로 인가할 수 있다.

다이오드(D)는 제2 제어 노드(QB)의 전압이 EM 신호(EMO)의 전압 보다 높을 때 턴-온되어 EM 신호(EMO)의 게이트 온 전압(VGL)을 제2 제어 노드(QB)에 인가한다. 또한, 다이오드(D)는 제2 제어 노드(QB)의 전압이 EM 신호(EMO)의 전압 이하일 때 오프 상태를 유지하여 역방향 전류를 차단한다.

다이오드(D)는 제1 및 제2 제어 노드(Q, QB)의 충전 기간(3H)을 제외한 1 프레임 기간의 대부분 기간 동안 제2 제어 노드(QB)에 EM 신호(EMO)의 게이트 온 전압(VEL)을 지속적으로 인가할 수 있다. VEL은 VGL과 실질적으로 같은 게이트 온 전압이다. 그 결과, 제2 제어 노드(QB)의 전압이 게이트 온 전압(VRR)으로 안정되게 유지되기 때문에 제1 제어 노드(Q)의 전압이 게이트 오프 전압(VGH)으로 유지되어야 하는 기간 동안 제1 제어 노드(Q)의 리플이 제거될 수 있다. 제2 트랜지스터(T2)가 심하게 열화되지 않는 이상 제2 제어 노드(QB)의 전압이 게이트 온 전압(VGL)일 때 제2 트랜지스터(T2)가 턴-온될 수 있다. 시프트 클럭이 발생되지 않는 저속 구동 모드(LRR)에서도 다이오드(D2)를 통해 제2 제어 노드(QB)에 게이트 온 전압(VGL/VEL)이 지속적으로 인가될 수 있다.

도 16a 내지 도 16c는 제1 게이트 구동부와 제2 게이트 구동부 사이에 연결되는 다이오드의 다양한 실시예들을 보여 주는 도면이다. 제1 게이트 구동부(121)의 시프트 레지스터는 종속적으로 연결된 복수의 제1 게이트 신호 전달부들을 이용하여 스캔 신호(SRO)를 순차적으로 출력한다. 제2 게이트 구동부(121)의 시프트 레지스터는 종속적으로 연결된 복수의 제2 게이트 신호 전달부들을 이용하여 EM 신호(EMO)를 순차적으로 출력한다. 도 16a 내지 도 16c에서, “GST”는 제1 게이트 신호 전달부이고, “EST”는 제2 게이트 신호 전달부이다.

도 16a를 참조하면, 다이오드(D)는 제1 게이트 신호 전달부(GST)와 제2 게이트 신호 전달부(EST)에 1:1로 연결된다. 제2 게이트 신호 전달부(EST)의 출력 노드는 다이오드(D)를 통해 하나의 제1 게이트 신호 전달부(GST)의 제2 제어 노드(QB)에 연결된다. 따라서, 하나의 EM 신호가 다이오드(D)를 통해 하나의 제1 게이트 신호 전달부(GST)의 제2 제어 노드(QB)에 인가될 수 있다.

도 16b를 참조하면, 다이오드(D)는 제1 게이트 신호 전달부(GST)와 제2 게이트 신호 전달부(EST)에 1:N(N은 2 이상의 양의 정수)로 연결된다. 제2 게이트 신호 전달부(EST)의 출력 노드는 다이오드(D)를 통해 복수의 제1 게이트 신호 전달부(GST)의 제2 제어 노드(QB)에 연결된다. 예를 들어, 하나의 제2 게이트 신호 전달부(EST)의 출력 노드는 다이오드(D)를 통해 제1-1 및 제1-2 게이트 신호 전달부들(GST1, GST2) 각각의 제2 제어 노드들(QB)에 연결될 수 있다. 따라서, 하나의 EM 신호가 다이오드(D)를 통해 복수의 제1 게이트 신호 전달부들(GST1, GST2)의 제2 제어 노드(QB)에 동시에 인가될 수 있다.

도 16c를 참조하면, 하나의 제2 게이트 신호 전달부(EST)의 출력 노드는 복수의 다이오드(D1, D2)를 통해 복수의 제2 게이트 신호 전달부들(GST1, GST2) 각각의 제2 제어 노드(QB)에 병렬로 연결될 수 있다. 예를 들어, 제1 다이오드(D1)는 제1-1 게이트 신호 전달부(GST1)의 제2 제어 노드(QB)와, 제2 게이트 신호 전달부(EST)의 출력 노드 사이에 연결된다. 제2 다이오드(D2)는 제1-2 게이트 신호 전달부(GST2)의 제2 제어 노드(QB)와, 제2 게이트 신호 전달부(EST)의 출력 노드에 연결된다. 제1 및 제2 다이오드들(D1, D2)의 캐소드는 제2 게이트 신호 전달부(EST)의 출력 노드에 공통으로 연결된다. 따라서, 하나의 EM 신호가 다이오드(D1, D2)를 통해 복수의 제1 게이트 신호 전달부들(GST1, GST2)의 제2 제어 노드(QB)에 동시에 인가될 수 있다.

도 17은 제1 게이트 신호 전달부(GST)를 상세히 보여 주는 회로도이다. 도 18은 제2 게이트 신호 전달부(EST)를 상세히 보여 주는 회로도이다. 도 17 및 도 18에 도시된 회로는 제1 및 제2 게이트 구동부(121, 122)의 신호 전달부의 일 예이다. 따라서, 본 발명의 게이트 구동 장치는 도 17 및 도 18에 한정되지 않는다는 것에 주의하여야 한다.

도 17을 참조하면, 제1 게이트 신호 전달부(GST)는 복수의 트랜지스터들(T1~T8)을 포함한다. 제1 게이트 신호 전달부(GST)는 출력 노드를 통해 스캔 신호(SRO)를 출력한다.

제1 트랜지스터(T1)는 제1 시프트 클럭(CLK4)의 게이트 온 전압(VGL)에 따라 턴온되어 스타트 펄스(VST) 또는 캐리 신호(CAR)의 게이트 온 전압(VGL)으로 제1-1 제어 노드(Q)를 충전한다. 제1 트랜지스터(T1)는 시프트 클럭(CLK4)이 입력되는 제1 CLK 노드에 연결된 게이트, VST 노드에 연결된 제1 전극, 및 제1-1 제어 노드(Q)에 연결된 제2 전극을 포함한다. 제1 CLK 노드에 제1 시프트 클럭(CLK4)이 인가된다. 제1 트랜지스터(T1)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트 구조의 트랜지스터로 구현될 수 있다.

제2 트랜지스터(T2)는 제2 제어 노드(QB)의 게이트 온 전압(VGL)에 따라 턴-온되어 제1-1 제어 노드(Q)를 VGH 노드에 연결하여 제1-1 제어 노드(Q)의 전압을 게이트 오프 전압(VGH)으로 설정한다. 제2 트랜지스터(T2)는 제2 제어 노드(QB)에 연결된 게이트, 제1-1 제어 노드(Q)에 연결된 제1 전극, 및 VGH 노드에 연결된 제2 전극을 포함한다. VGH 노드에 게이트 오프 전압(VGH)이 인가된다. 제2 트랜지스터(T2)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트 구조의 트랜지스터로 구현될 수 있다.

제3 트랜지스터(T3)는 제2 시프트 클럭(CLK3)의 게이트 온 전압(VGL)에 따라 턴온되어 제2 제어 노드(QB)를 VGL 노드에 연결하여 제2 제어 노드(QB)에 게이트 온 전압(VGL)을 인가한다. 제3 트랜지스터(T3)는 제2 CLK 노드에 연결된 게이트, VGL 노드에 연결된 제1 전극, 제2 제어 노드(QB)에 연결된 제2 전극을 포함한다. 제2 시프트 클럭(CLK3)은 제2 CLK 노드에 인가된다. 게이트 온 전압(VGL)은 VGL 노드에 인가된다. 제3 트랜지스터(T3)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트 구조의 트랜지스터로 구현될 수 있다.

제4 트랜지스터(T4)는 스타트 펄스(EVST) 또는 캐리 신호(CAR)의 게이트 온 전압(VGL)에 따라 턴-온되어 게이트 오프 전압(VGH)을 제2 제어 노드(QB)에 인가한다. 제4 트랜지스터(T4)는 VST 노드에 연결된 게이트, 제2 제어 노드(QB)에 연결된 제1 전극, 및 VGH 노드에 연결된 제2 전극을 포함한다. 제4 트랜지스터(T4)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트 구조의 트랜지스터로 구현될 수 있다.

제5 트랜지스터(T5)는 제1-1 제어 노드(Q)의 전압이 게이트 온 전압(VGL)일 때 턴온되어 제2 제어 노드(QB)를 VGH 노드에 연결하여 게이트 오프 전압(VGH)을 제2 제어 노드(QB)에 인가한다. 제5 트랜지스터(T5)는 제1-1 제어 노드(Q)에 연결된 게이트, 제2 제어 노드(QB)에 연결된 제1 전극, 및 VGH 노드에 연결된 제2 전극을 포함한다.

제4 및 제5 트랜지스터들(T4, T5)에 의해 도 12에 도시된 바와 같이 제1-1 제어 노드(Q)의 전압이 게이트 온 전압(VGL) 이상의 전압으로 충전될 때 제2 제어 노드(QB)의 전압이 게이트 오프 전압(VGH)으로 설정된다.

제6 트랜지스터(T6)는 제1-2 제어 노드(Q')의 전압이 VGL 보다 높은 전압 예를 들어, 2VGL로 상승할 때 턴온되는 풀업 트랜지스터이다. 제6 트랜지스터(T6)는 제1-2 제어 노드(Q')에 연결된 게이트, 제3 CLK 노드에 연결된 제1 전극, 및 출력 노드에 연결된 제2 전극을 포함한다. 제3 시프트 클럭(CLK1)은 제3 CLK 노드에 인가된다. 제1-2 제어 노드(Q')와 출력 노드 사이에 커패시터(CQ)가 연결된다. 제8 트랜지스터(T8)가 온 상태를 유지하는 동안, 제1-2 제어 노드(Q')는 제1-1 제어 노드(Q)에 연결된다.

제7 트랜지스터(T7)는 제2 제어 노드(Q)가 게이트 온 전압(VGL)일 때 턴온되어 출력 노드를 VGH 노드에 연결하는 풀다운 트랜지스터이다. 제7 트랜지스터(T7)는 제2 제어 노드(QB)에 연결된 게이트, 출력 노드에 연결된 제1 전극, 및 VGH 노드에 연결된 제2 전극을 포함한다. 제2 제어 노드(QB)와 VGH 노드 사이에 커패시터(CQB)가 연결된다.

제8 트랜지스터(T8)는 게이트 온 전압(VGL)에 따라 턴-온되어 제1-1 제어 노드(Q)를 제1-2 제어 노드(Q')에 연결한다. 제8 트랜지스터(T8)는 VGL 노드에 연결된 게이트, 제1-1 제어 노드(Q)에 연결된 제1 전극, 제1-2 제어 노드(Q')에 연결된 제2 전극을 포함한다.

제2 제어 노드(QB)는 다이오드(D)를 통해 제2 게이트 신호 전달부(EST)의 출력 노드에 연결된다.

도 18을 참조하면, 제2 게이트 신호 전달부(EST)는 복수의 트랜지스터들(ET1~ET7)을 포함한다. 제2 게이트 신호 전달부(EST)는 출력 노드를 통해 EM 신호(ERO)를 출력한다.

제1 트랜지스터(ET1)는 제1 시프트 클럭(ECLK2)의 게이트 온 전압(VEL)에 따라 턴온되어 스타트 펄스(EVST) 또는 캐리 신호의 게이트 온 전압(VEL)으로 제1-1 제어 노드(EQ)를 충전한다. 제1 트랜지스터(T1)는 제1 시프트 클럭(ECLK2)이 입력되는 제1 CLK 노드에 연결된 게이트, EVST 노드에 연결된 제1 전극, 및 제1-1 제어 노드(EQ)에 연결된 제2 전극을 포함한다. 스타트 신호(EVST) 또는 캐리 신호는 EVST 노드에 인가된다. 제1 CLK 노드에 제1 시프트 클럭(ECLK2)이 인가된다.

제2 트랜지스터(ET2)는 제1 시프트 클럭(ECLK2)의 게이트 온 전압(VEL)에 따라 턴-온되어 반전 스타트 신호(EVSTB) 또는 반전 캐리 신호를 제3-1 제어 노드(EQP)에 인가한다. 반전 스타트 신호(EVSTB)는 스타트 신호(EVST)의 역위상 신호이다. 반전 캐리 신호는 이전 신호 전달부로부터 인가된 캐리 신호의 역위상 신호이다. 제2 트랜지스터(ET2)는 제1 CLK 노드에 연결된 게이트, EVSTB 노드에 연결된 제1 전극, 및 제3-1 제어 노드(EQP)에 연결된 제2 전극을 포함한다. 게이트 온 전압(VEL)은 VEL 노드에 인가된다. 반전 스타트 신호(EVSTB) 또는 반전 캐리 신호는 EVSTB 노드에 인가된다.

제3 트랜지스터(ET3)는 게이트 온 전압(VEL)에 따라 턴-온되어 반전 스타트 신호(EVSTB) 또는 반전 캐리 신호를 제3-2 제어 노드(EQP')에 인가한다. 제3 트랜지스터(ET3)는 VEL 노드에 연결된 게이트, EVSTB 노드에 연결된 제1 전극, 및 제3-2 제어 노드(EQP')에 연결된 제2 전극을 포함한다. 게이트 온 전압(VEL)은 VEL 노드에 인가된다.

제4 트랜지스터(ET4)는 제3-2 제어 노드(EQP')의 게이트 온 전압(VEL)에 따라 턴-온되어 제2 시프트 클럭(ECLK1)을 제2-1 제어 노드(EQB)에 인가한다. 제4 트랜지스터(ET4)는 제3-2 제어 노드(EQP')에 연결된 게이트, 제2 시프트 클럭(ECLK1)이 입력되는 제2 CLK 노드에 연결된 제1 전극, 및 제2-1 제어 노드(EQB)에 연결된 제2 전극을 포함한다.

제5 트랜지스터(ET5)는 제1-2 제어 노드(EQ')의 게이트 온 전압(VEL)에 따라 턴-온되어 제2-2 제어 노드(EQB')를 VEH 노드에 연결하여 게이트 오프 전압(VEH)을 제2-2 제어 노드(EQB')에 인가한다. 제5 트랜지스터(ET5)는 제1-2 제어 노드(EQ')에 연결된 게이트, 제2-2 제어 노드(EQB')에 연결된 제1 전극, 및 VEH 노드에 연결된 제2 전극을 포함한다. 게이트 오프 전압(VEH)는 VEH 노드에 인가된다.

제6 트랜지스터(ET6)는 제1-2 제어 노드(EQ')의 게이트 온 전압(VEL)에 따라 턴-온되는 풀업 트랜지스터이다. 제6 트랜지스터(ET6)는 제1-2 제어 노드(EQ')에 연결된 게이트, 게이트 온 전압(VEL)이 인가되는 제1 전극, 및 출력 노드에 연결된 제2 전극을 포함한다.

제7 트랜지스터(ET7)는 제2-2 제어 노드(EQB')가 게이트 온 전압(VEL)일 때 턴온되어 출력 노드를 VGH 노드에 연결하는 풀다운 트랜지스터이다. 제7 트랜지스터(ET7)는 제2-2 제어 노드(EQB')에 연결된 게이트, 출력 노드에 연결된 제1 전극, 및 VEH 노드에 연결된 제2 전극을 포함한다. 제2-2 제어 노드(EQB')와 VEH 노드 사이에 커패시터(CQB)가 연결된다.

제8 트랜지스터(ET8)는 제2 시프트 클럭(ECLK1)의 게이트 온 전압(VEL)에 따라 턴-온되어 제2-1 제어 노드(EQB)를 제2-2 제어 노드(EQB')에 연결한다. 제8 트랜지스터(ET8)는 제2 CLK 노드에 연결된 게이트, 제2-1 제어 노드(EQB)에 연결된 제1 전극, 및 제2-2 제어 노드(EQB')에 연결된 제2 전극을 포함한다.

제9 트랜지스터(ET9)는 제2-1 제어 노드(EQB)의 게이트 온 전압(VEL)에 따라 턴-온되어 제1-2 제어 노드(EQ')를 VEH 노드에 연결하여 게이트 오프 전압(VEH)을 제1-2 제어 노드(EQ')에 인가한다. 제9 트랜지스터(ET9)는 제2-1 제어 노드(EQB)에 연결된 게이트, 제1-2 제어 노드(EQ')에 연결된 제1 전극, 및 VEH 노드에 연결된 제2 전극을 포함한다.

제10 트랜지스터(ET10)는 게이트 온 전압(VEL)에 따라 턴-온되어 제1-1 제어 노드(EQ)를 제1-2 제어 노드(EQ')에 연결한다. 제10 트랜지스터(ET10)는 VEL 노드에 연결된 연결된 게이트, 제1-1 제어 노드(EQ)에 연결된 제1 전극, 및 제1-2 제어 노드(EQ')에 연결된 제2 전극을 포함한다.

제11 트랜지스터(ET11)는 제1-2 제어 노드(EQ')의 게이트 온 전압(VEL)에 따라 턴-온되어 제2-1 제어 노드(EQB)를 VEH 노드에 연결하여 게이트 오프 전압(VEH)을 제2-1 제어 노드(EQB)에 인가한다. 제11 트랜지스터(ET11)는 제1-2 제어 노드(EQ')에 연결된 게이트, 제2-1 제어 노드(EQB)에 연결된 제1 전극, 및 제2-1 제어 노드(EQB)에 연결된 제2 전극을 포함한다.

도 19는 도 17 및 도 18에 도시된 신호 전달부들의 회로에 다이오드가 연결된 예를 보여 주는 회로도이다. 다이오드(D)는 트랜지스터로 구현될 수 있다. 이 트랜지스터는 제2 게이트 신호 전달부(EST)의 출력 노드에 연결된 게이트 및 제1 전극과, 제1 게이트 신호 전달부(GST)의 제2 제어 노드(QB)에 연결된 제2 전극을 포함한다. 다이오드(D)로 동작하는 트랜지스터는 도 19에서 p 타입 트랜지스터로 예시되었으나 이에 한정되지 않는다. 예를 들어, 트랜지스터는 p 타입 트랜지스터와 n 타입 트랜지스터 중 하나 이상 또는 그 조합으로 구현될 수 있다.

도 20은 제1 게이트 구동부의 신호 전달부들에 연결되는 신호 배선들을 상세히 보여 주는 도면이다. 도 21은 제2 게이트 구동부의 신호 전달부들에 연결되는 신호 배선들을 상세히 보여 주는 도면이다. 도 20 및 도 21의 예는 제1 및 제2 게이트 구동부(121, 122)로부터 게이트 신호(SRO, EM)가 더블 피딩(double) 방식으로 게이트 라인들에 인가되는 예이다.

도 20을 참조하면, 제1 게이트 구동부(121)는 좌측 시프트 레지스터의 신호 전달부들[GST1(L)~GSTn(L)]과 우측 시프트 레지스터의 신호 전달부들[GST1(R)~GSTn(R)]을 이용하여 스캔 신호[SRO1~SRO(n)]를 스캔 라인들에 공급하고 그 스캔 신호[SRO1~SRO(n)]를 시프트한다. 좌측 시프트 레지스터와 우측 시프트 레지스터는 타이밍 콘트롤러(130)로부터 발생되는 게이트 타이밍 신호(VST, CLK1~4)에 의해 동기되어 스캔 신호를 시프트한다.

도 21을 참조하면, 제2 게이트 구동부(122)는 좌측 시프트 레지스터의 신호 전달부들[EST1(L)~ESTn(L)]과 우측 시프트 레지스터의 신호 전달부들[EST1(R)~ESTn(R)]을 이용하여 EM 신호[EMO1~EM(n)]를 EM 라인들에 공급하고 그 EM 신호[EMO1~EM(n)]를 시프트한다. 좌측 시프트 레지스터와 우측 시프트 레지스터는 타이밍 콘트롤러(130)로부터 발생되는 게이트 타이밍 신호(EVST, EVSTB, ECLK1~2)에 의해 동기되어 스캔 신호를 시프트한다. EVST는 스타트 신호이고, EVSTB는 스타트 신호의 역위상 신호이다. ECLK1~2는 시프트 클럭이다. ECAR1~4는 이전 신호 전달부로부터 출력되어 다음 신호 전달부의 VST 노드에 인가되는 캐리 신호이다.

제2 게이트 구동부(122)의 좌측 시프트 레지스터로부터 출력된 EM 신호[EM01~EM(n)]는 스위치 소자를 통해 제1 게이트 구동부(121)의 좌측 시프트 레지스터의 제2 제어 노드(QB)에 인가될 수 있다. 제2 게이트 구동부(122)의 우측 시프트 레지스터로부터 출력된 EM 신호[EM01~EM(n)]는 스위치 소자를 통해 제1 게이트 구동부(121)의 우측 시프트 레지스터의 제2 제어 노드(QB)에 인가될 수 있다.

이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100 : 표시패널 101 : 서브 픽셀(픽셀 회로)
110 : 데이터 구동부 112 : 디멀티플렉서
120, 121, 122 : 게이트 구동부 DT: 픽셀 회로의 구동 소자
M1~M9: 픽셀 회로의 스위치 소자 OLED: 발광 소자
GST: 제1 게이트 신호 전달부 EST: 제2 게이트 신호 전달부
Tu: 풀업 트랜지스터 Td: 풀다운 트랜지스터
T1~T7: 제1 게이트 신호 전달부의 트랜지스터
ET1~ET11: 제1 게이트 신호 전달부의 트랜지스터

Claims

복수의 제1 신호 전달부들이 종속적으로 연결된 제1 시프트 레지스터를 이용하여 스캔 신호를 출력하는 제1 게이트 구동부; 및
복수의 제2 신호 전달부들이 종속적으로 연결된 제2 시프트 레지스터를 이용하여 발광 제어 신호를 출력하는 제2 게이트 구동부를 포함하고,
상기 제1 신호 전달부들 각각은,
제1 제어 노드의 게이트 온 전압에 따라 턴-온되어 상기 스캔 신호의 펄스를 라이징시키는 풀업 트랜지스터; 및
제2 제어 노드의 게이트 온 전압에 따라 턴-온되어 상기 스캔 신호의 펄스를 게이트 오프 전압으로 폴링시키는 풀업 트랜지스터를 포함하고,
상기 제2 신호 전달부들 중 적어도 하나로부터 출력되는 발광 제어 신호가 상기 제1 신호 전달부들 중 적어도 하나의 상기 제2 제어 노드에 인가되는, 게이트 구동 장치.
제 1 항에 있어서,
상기 발광 제어 신호는 상기 게이트 오프 전압의 펄스를 포함하고,
상기 제1 제어 노드는 상기 발광 제어 신호의 펄스폭 내의 충전 기간 동안 상기 게이트 온 전압으로 충전되고,
상기 제2 제어 노드는 상기 발광 제어 신호의 펄스폭 내의 충전 기간 동안 상기 게이트 오프 전압으로 충전되고,
상기 발광 제어 신호의 펄스폭은 상기 제1 및 제2 제어 노드의 충전 기간 보다 길게 설정된, 게이트 구동 장치.
제 1 항에 있어서,
상기 발광 신호를 상기 제1 신호 전달부의 제2 제어 노드에 인가하는 스위치 소자를 더 포함하는, 게이트 구동 장치.
제 1 항에 있어서,
상기 스위치 소자는,
적어도 하나의 다이오드 또는 트랜지스터를 포함하는, 게이트 구동 장치.
제 4 항에 있어서,
상기 다이오드는,
상기 제2 신호 전달부의 제2 제어 노드에 연결된 애노드 전극; 및
상기 발광 제어 신호가 출력되는 상기 제1 신호 전달부의 출력 노드에 연결된 캐소드 전극을 포함하는, 게이트 구동 장치.
제 4 항에 있어서,
상기 다이오드는,
상기 제2 신호 전달부의 제2 제어 노드에 연결된 애노드 전극; 및
상기 발광 제어 신호가 출력되는 상기 제1 신호 전달부의 출력 노드에 연결된 캐소드 전극을 포함하는, 게이트 구동 장치.
제 4 항에 있어서,
상기 다이오드는 상기 제2 제어 노드의 전압이 상기 발광 제어 신호의 전압 보다 높을 때 턴-온되어 상기 발광 제어 신호의 상기 게이트 온 전압을 상기 제2 제어 노드에 인가하는, 게이트 구동 장치.
제 4 항에 있어서,
상기 다이오드는,
하나의 상기 제2 신호 전달부의 출력 노드와 하나의 상기 제1 신호 전달부의 제2 제어 노드 사이에 연결되는, 게이트 구동 장치.
제 4 항에 있어서,
상기 다이오드는,
하나의 상기 제2 신호 전달부의 출력 노드와 둘 이상의 상기 제1 신호 전달부들의 제2 제어 노드 사이에 연결되는, 게이트 구동 장치.
제 4 항에 있어서,
상기 다이오드는,
하나의 상기 제2 신호 전달부의 출력 노드와 상기 제1 신호 전달부들 중 어느 하나의 제2 제어 노드 사이에 연결되는 제1 다이오드; 및
상기 하나의 상기 제2 신호 전달부의 출력 노드와 상기 제1 신호 전달부들 중 다른 하나의 제2 제어 노드 사이에 연결되는 제2 다이오드를 포함하는, 게이트 구동 장치.
스캔 신호가 인가되는 복수의 스캔라인들, 발광 제어 신호가 인가되는 복수의 발광 제어 라인들, 및 상기 스캔라인들과 상기 발광 제어 라인들에 연결된 복수의 픽셀 회로들을 포함한 표시패널;
복수의 제1 신호 전달부들이 종속적으로 연결된 제1 시프트 레지스터를 이용하여 상기 스캔 신호를 상기 스캔 라인들에 출력하는 제1 게이트 구동부; 및
복수의 제2 신호 전달부들이 종속적으로 연결된 제2 시프트 레지스터를 이용하여 상기 발광 제어 신호를 상기 발광 제어 라인들에 출력하는 제2 게이트 구동부를 포함하고,
상기 제1 신호 전달부들 각각은,
제1 제어 노드의 게이트 온 전압에 따라 턴-온되어 상기 스캔 신호의 펄스를 라이징시키는 풀업 트랜지스터; 및
제2 제어 노드의 게이트 온 전압에 따라 턴-온되어 상기 스캔 신호의 펄스를 게이트 오프 전압으로 폴링시키는 풀업 트랜지스터를 포함하고,
상기 제2 신호 전달부들 중 적어도 하나로부터 출력되는 발광 제어 신호가 상기 제1 신호 전달부들 중 적어도 하나의 상기 제2 제어 노드에 인가되는, 표시장치.
제 11 항에 있어서,
상기 발광 제어 신호는 상기 게이트 오프 전압의 펄스를 포함하고,
상기 제1 제어 노드는 상기 발광 제어 신호의 펄스폭 내의 충전 기간 동안 상기 게이트 온 전압으로 충전되고,
상기 제2 제어 노드는 상기 발광 제어 신호의 펄스폭 내의 충전 기간 동안 상기 게이트 오프 전압으로 충전되고,
상기 발광 제어 신호의 펄스폭은 상기 제1 및 제2 제어 노드의 충전 기간 보다 길게 설정된, 표시장치.
제 11 항에 있어서,
상기 발광 신호를 상기 제1 신호 전달부의 제2 제어 노드에 인가하는 스위치 소자를 더 포함하는, 표시장치.
제 11 항에 있어서,
상기 스위치 소자는,
적어도 하나의 다이오드 또는 트랜지스터를 포함하는, 표시장치.
제 14 항에 있어서,
상기 제1 신호 전달부들과 상기 제2 신호 전달부들 각각은 스타트 신호와 시프트 클럭을 입력 받고,
저속 구동 모드에서 상기 시프트 클럭 없이 상기 발광 제어 신호의 전압으로 상기 제1 신호 전달부의 제2 제어 노드가 상기 게이트 온 전압으로 충전되는, 표시장치.
제 11 항에 있어서,
상기 픽셀 회로는
제1 노드에 연결된 제1 전극, 제2 노드에 연결된 제2 전극, 및 제3 노드에 연결된 제3 전극을 포함한 구동 소자;
제N(N은 자연수) 스캔 신호가 인가되는 제1 스캔 라인에 연결된 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함한 제1 스위치 소자;
상기 제1 스캔 라인에 연결된 게이트 전극, 상기 제2 노드에 연결된 제1 전극, 및 데이터 전압이 인가되는 데이터 라인에 연결된 제2 전극을 포함한 제2 스위치 소자;
상기 발광 제어 신호가 인가되는 발광 제어 라인에 연결된 게이트 전극, 픽셀 구동 전압이 인가되는 VDD 라인에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함한 제3 스위치 소자;
상기 발광 제어 라인에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 제4 노드에 연결된 제2 전극을 포함한 제4 스위치 소자;
제N-1 스캔 신호가 인가되는 제2 스캔 라인에 연결된 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 픽셀 구동 전압 보다 낮은 초기화 전압이 인가되는 Vini 라인에 연결된 제2 전극을 포함한 제5 스위치 소자;
상기 제1 스캔 라인에 연결된 게이트, 상기 Vini 라인에 연결된 제1 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함한 제6 스위치 소자;
상기 제4 노드에 연결된 애노드 전극과, 상기 픽셀 구동 전압 보다 낮은 저전위 전원 전압이 인가되는 캐소드 전극을 포함한 발광 소자; 및
상기 VDD 라인과 상기 제1 노드 사이에 연결된 커패시터를 포함하는, 표시장치.
제 11 항에 있어서,
상기 픽셀 회로는
제1 노드에 연결된 제1 전극, 제2 노드에 연결된 제2 전극, 및 제3 노드에 연결된 제3 전극을 포함한 구동 소자;
제N(N은 자연수) 스캔 신호가 인가되는 제1 스캔 라인에 연결된 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함한 제1 스위치 소자;
상기 제1 스캔 라인에 연결된 게이트 전극, 상기 제2 노드에 연결된 제1 전극, 및 데이터 전압이 인가되는 데이터 라인에 연결된 제2 전극을 포함한 제2 스위치 소자;
상기 발광 제어 신호가 인가되는 발광 제어 라인에 연결된 게이트 전극, 픽셀 구동 전압이 인가되는 VDD 라인에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함한 제3 스위치 소자;
상기 발광 제어 라인에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 제4 노드에 연결된 제2 전극을 포함한 제4 스위치 소자;
제N-1 스캔 신호가 인가되는 제2 스캔 라인에 연결된 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 픽셀 구동 전압 보다 낮은 초기화 전압이 인가되는 Vini 라인에 연결된 제2 전극을 포함한 제5 스위치 소자;
상기 제1 스캔 라인에 연결된 게이트, 상기 Vini 라인에 연결된 제1 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함한 제6 스위치 소자;
상기 발광 제어 라인에 연결된 게이트 전극, 상기 VDD 라인에 연결된 제1 전극, 및 제5 노드에 연결된 제2 전극을 포함한 제7 스위치 소자;
상기 제4 노드에 연결된 애노드 전극과, 상기 픽셀 구동 전압 보다 낮은 저전위 전원 전압이 인가되는 캐소드 전극을 포함한 발광 소자; 및
상기 제5 노드와 상기 제1 노드 사이에 연결된 커패시터를 포함하는, 표시장치.
제 17 항에 있어서,
상기 제2 스캔 라인에 연결된 게이트 전극, 상기 픽셀 구동 전압 보다 낮은 소정의 기준 전압이 인가되는 Vref 라인에 연결된 제1 전극, 및 상기 제5 노드에 연결된 제2 전극을 포함한 제8 스위치 소자; 및
상기 제1 스캔 라인에 연결된 게이트 전극, 상기 ref 라인에 연결된 제1 전극, 및 상기 제5 노드에 연결된 제2 전극을 포함한 제9 스위치 소자를 포함하는, 표시장치.
제 11 항에 있어서,
상기 제1 신호 전달부들 각각은,
제1 시프트 클럭에 응답하여 스타트 신호 또는 이전 신호 전달부로부터 입력된 캐리 신호의 상기 게이트 온 전압을 상기 제1 제어 노드에 인가하는 제1 트랜지스터;
상기 제2 제어 노드의 전압이 상기 게이트 온 전압일 때 턴-온되어 상기 제1 제어 노드를 상기 게이트 오프 전압이 인가되는 노드에 연결하는 제2 트랜지스터; 및
제2 시프트 클럭에 응답하여 상기 게이트 온 전압이 인가되는 노드를 상기 제2 제어 노드에 연결하는 제3 트랜지스터를 더 포함하는, 표시장치.