KR20210075851A

KR20210075851A - 게이트 구동부와 이를 이용한 표시장치

Info

Publication number: KR20210075851A
Application number: KR1020200153816A
Authority: KR
Inventors: 노석; 손기민
Original assignee: 엘지디스플레이 주식회사
Priority date: 2019-12-13
Filing date: 2020-11-17
Publication date: 2021-06-23

Abstract

게이트 구동부와 이를 이용한 표시장치가 개시된다. 이 게이트 구동부는 클럭 신호와 제n-1 스테이지로부터의 제n-1 캐리 신호를 입력 받아 제1 제어 노드를 충전하는 제1 회로부; 제1 고전위 전원 전압, 제1 저전위 전원 전압, 및 제2 저전위 전원 전압을 이용하여 상기 제1 제어 노드의 충전 기간 중 적어도 일부에 제2 제어 노드를 방전하는 인버터 회로를 포함하고, 제1 출력 노드를 통해 제n 캐리 신호를 출력하는 제2 회로부; 및 상기 제1 제어 노드가 충전될 때 제2 고전위 전원 전압으로 제2 출력 노드를 충전시키고, 상기 제2 노드가 충전될 때 상기 제2 출력 노드를 상기 제1 저전위 전압 전압까지 방전시켜 발광 제어 신호의 펄스를 출력하는 제3 회로부를 포함한다.

Description

게이트 구동부와 이를 이용한 표시장치{GATE DRIVER AND DISPLAY DEVICE USING THE SAME}

본 발명은 게이트 구동부와 이를 이용한 표시장치에 관한 것이다.

평판 표시장치는 액정 표시장치(Liquid Crystal Display : LCD), 전계 발광 표시장치(Electroluminescence Display), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 등이 있다.

전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 나뉘어진다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 자발광 소자 예를 들어, 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 이용하여 입력 영상을 재현한다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.

유기 발광 표시장치의 OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있다. OLED의 애노드와 캐소드에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 방출하게 된다.

유기 발광 표시장치의 픽셀들 각각은 입력 영상의 픽셀 데이터에 따라 발광 소자에 전류를 공급하는 픽셀 회로를 포함한다. 픽셀 회로는 다수의 트랜지스터들을 포함할 수 있다. 픽셀 회로는 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor)를 기반으로 제작될 수 있다.

Oxide TFT로 제작된 표시패널의 경우에, 화면 상에서 배치된 Oxide TFT들의 문턱 전압(Vth) 산포가 부극성 전압을 포함한 넓은 범위로 분산될 수 있다. GIP(Gate In Panel) 공정으로 게이트 구동 장치가 표시패널의 기판 상에 직접 형성될 수 있다. 게이트 구동 장치는 스캔 신호(Scan signal)을 출력하는 스캔 구동부와, 발광 제어 신호(이하, “EM 신호”라 함)를 출력하는 EM 구동부를 포함할 수 있다.

픽셀 회로와 게이트 구동 장치가 Oxide TFT 기반으로 제작될 수 있다. Oxide TFT 소자의 초기 Vth 산포 내에서 구동 가능한 EM 구동부가 필요하다. 초기 Vth 산포는 신뢰성을 배제한 표시패널의 제작 초기 TFT 소자들의 문턱 전압 산포 스펙(specification)을 의미한다. Oxide TFT는 네가티브 바이어스(negative bias) 상태에서 온도와 빛에 의해 스트레스를 받는 NBTiS(Negative Bias Temperature illumination Stress) 특성이 있다. 기존의 EM 구동부는 Oxide TFT 소자의 초기 Vth 산포와 NBTiS 구동 환경에서 정상적으로 구동되지 않을 수 있다.

저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT를 기반으로 EM 구동부가 제작될 수 있으나, n 채널 LTPS TFT의 경우 문턱 전압(Vth)이 0V 보다 커 이 트랜지스터의 게이트-소스간 전압(Vgs)이 0V일 때 항상 턴-오프된다. 따라서, LTPS TFT로 제작된 EM 구동부는 부극성의 문턱 전압(Vth)을 갖는 Oxide TFT의 구동 특성을 고려하지 않기 때문에 Oxide TFT 기반의 픽셀 회로를 구동하기가 어렵다.

트랜지스터는 네가티브 바이어스(negative bias) 상태에서 온도와 빛에 의해 스트레스를 받으면 열화되는 NBTiS(Negative Bias Temperature illumination Stress) 특성이 있다.

본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다. 본 발명은 Oxide TFT의 Vth 산포에 대응 가능한 EM 구동부와 이를 이용한 표시장치를 제공한다.

본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 게이트 구동부는 클럭 신호를 입력 받고, 이전 스테이지로부터의 캐리 신호가 인가되는 캐리 라인을 경유하여 종속적으로 연결된 다수의 스테이지들을 포함한다. 제n(n은 양의 정수) 스테이지는 상기 클럭 신호와 제n-1 스테이지로부터의 제n-1 캐리 신호를 입력 받아 제1 제어 노드를 충전하는 제1 회로부; 제1 고전위 전원 전압, 제1 저전위 전원 전압, 및 제2 저전위 전원 전압을 이용하여 상기 제1 제어 노드의 충전 기간 중 적어도 일부에 제2 제어 노드를 방전하는 인버터 회로를 포함하고, 제1 출력 노드를 통해 제n 캐리 신호를 출력하는 제2 회로부; 및 상기 제1 제어 노드가 충전될 때 제2 고전위 전원 전압으로 제2 출력 노드를 충전시키고, 상기 제2 노드가 충전될 때 상기 제2 출력 노드를 상기 제1 저전위 전압 전압까지 방전시켜 게이트 신호의 펄스를 출력하는 제3 회로부를 포함한다.

본 발명의 표시장치는 데이터 전압을 출력하는 데이터 구동부; 스캔 신호를 순차적으로 출력하는 스캔 구동부; 게이트 신호를 순차적으로 출력하는 EM 구동부; 상기 데이터 전압, 상기 스캔 신호, 상기 게이트 신호 및 기준 전압을 입력 받아 입력 영상을 재현하는 다수의 픽셀 회로들을 포함한다.

상기 EM 구동부의 스테이지들 각각은 상기 제1 회로부; 상기 제2 회로부; 및 상기 제3 회로부를 포함한다.

본 발명은 Oxide TFT의 문턱전압(Vth) 산포에 대응 가능한 게이트 구동부를 구현할 수 있다.

본 발명은 NBTiS(Negative Bias Temperature illumination Stress) 구동 환경에서 Oxide TFT로 구성된 게이트 구동부를 정상적으로 구동할 수 있게 하며, 게이트 구동부의 출력 신호의 폭 및 멀티 출력(Multi-output)을 VST를 통해 조절할 수 있다.

본 발명은 인버터 회로를 포함한 제2 회로부와, 버퍼 트랜지스터들을 포함한 제3 회로부의 전원을 분리함으로써 게이트 구동부의 출력 신호의 드롭/라이징(Drop/Rising)을 방지할 수 있다.

본 발명은 제2 회로부와 제3 회로부에 인가되는 저전위 전원 전압을 분리하고, 그 전압을 서로 다르게 설정함으로써 버퍼 트랜지스터들의 오프 전압을 음(-)의 전압으로 제어함으로써 버퍼 트랜지스터들의 문턱전압이 네가티브 시프트되는 마진(Margin)을 충분히 확보할 수 있다.

본 발명은 Q 노드를 충전하기 위한 제1 회로부의 트랜지스터들을 직렬로 연결함으로써 Q 노드의 누설 전류를 방지할 수 있다.

본 발명은 시프트 클럭(EMCLK)의 게이트 온 전압(VEH)을 고전위 전원 전압(GVDD1)보다 낮게 설정함으로써 Q 노드의 충전시 트랜지스터의 문턱 전압(Vth)이 부극성 방향으로 시프트하여도 Q 노드가 플로팅되어 Q 노드 전압을 부스팅할 수 있다.

본 발명은 이전 스테이지로부터 출력되는 캐리 신호를 이용하여 Qb 노드를 방전시킴으로써 Q 노드가 부스트 전압으로 설정되기 전에 Qb 노드를 먼저 방전시킨다. 그 결과, 게이트 구동부의 출력 신호의 라이징 속도가 빨라질 수 있다.

본 발명은 인버터 회로를 이전 스테이지로부터 출력되는 Qb 노드 전압으로 제어함으로써 스테이지들간의 출력 신호가 중첩될 때 인버터 회로의 누설 전류 패스를 차단할 수 있다.

본 발명은 별도의 안정화 트랜지스터를 추가하지 않고 직렬 연결된 트랜지스터들(T1, T2)에서 리플(ripple)이 제거되기 때문에 고전위 전원 전압(GVDD1)과 저전위 전원 전압(GVSS2) 간의 전류 패스를 최소화하여 게이트 구동부의 출력 신호의 드롭/라이징을 개선할 수 있다.

본 발명은 게이트 구동부를 구성하는 기수 번째 스테이지와 우수 번째 스테이지을 교번 구동하여 스테이지들 각각을 50% 이하의 듀티비(duty ration)로 구동하여 트랜지스터들의 PBTS(Positive Bias Temperature Stress)를 줄여 게이트 구동부의 신뢰성을 향상시킬 수 있다.

본 발명은 게이트 구동부의 출력이 정상적으로 출력되는 동안 게이트 구동부를 구성하는 스테이지들 각각의 제어 노드들이 방전되어 트랜지스터의 전기적 특성 회복을 유도하는 회복 구간을 설정하여 게이트 구동부의 신뢰성을 향상시킬 수 있다.

본 발명은 기수 번째 및 우수 번째 스테이지들이 교번 구동할 때 출력 파형이 안정적으로 출력될 수 있도록 기수 번째 및 우수 번째 스테이지들이 동시에 구동되는 중첩 구동 기간을 설정한다.

본 발명은 커패시터 커플링을 통해 게이트 구동부의 인버터 회로를 구동함으로써 스테이지들에서 흐르는 정적 전류를 차단하여 게이트 구동부의 소비 전력을 줄이고 발열을 방지할 수 있다.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 펜타일 픽셀 배치의 일 예를 보여 주는 도면이다.
도 3은 리얼 픽셀 배치의 일 예를 보여 주는 도면이다.
도 4는 본 발명의 픽셀 회로를 개략적으로 보여 주는 도면이다.
도 5는 EM 신호의 듀티비 가변에 따른 픽셀들의 휘도를 보여 주는 도면이다.
도 6은 본 발명의 실시예에 따른 EM 구동부를 개략적으로 보여 주는 도면이다.
도 7은 스캔 신호와 EM 신호의 일 예를 보여 주는 파형도이다.
도 8은 본 발명의 제1 실시예에 따른 EM 구동부를 상세히 보여 주는 회로도이다.
도 9는 도 10에 도시된 EM 구동부의 입/출력 신호와 제어 노드들의 전압을 보여 주는 파형도이다.
도 10은 도 8에 도시된 EM 구동부에 적용 가능한 인버터 회로들을 보여 주는 회로도이다.
도 11은 본 발명의 제2 실시예에 따른 EM 구동부를 상세히 보여 주는 회로도이다.
도 12a 내지 도 12c는 본 발명의 효과를 검증하기 위한 시뮬레이션 결과를 보여 주는 도면들이다.
도 13은 EM 구동부의 스테이지들과 픽셀 어레이의 게이트 라인들이 연결되는 예를 보여 주는 도면이다.
도 14는 본 발명의 제3 실시예에 따른 EM 구동부를 상세히 보여 주는 회로도이다.
도 15는 도 14에 도시된 회로의 제어 노드들과 출력 신호을 보여 주는 시뮬레이션 파형도이다.
도 16은 도 14에 도시된 회로에서 인버터 회로에서 커패시터 커플링을 이용한 정전 전류 차단 효과를 보여 주는 회로도이다.
도 17은 도 16에 도시된 인버터 회로에 연결된 제1 및 제2 노드의 전압을 보여 주는 파형도이다.
도 18은 도 14에 도시된 제1 및 제2 스테이지의 입력 전원 및 게이트 타이밍 제어 신호를 보여 주는 파형도이다.
도 19 및 도 20은 도 14에 도시된 EM 구동부의 스테이지들과 픽셀 어레이의 게이트 라인들이 연결되는 예를 보여 주는 도면들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

픽셀들 각각은 컬러 구현을 위하여 컬러가 서로 다른 다수의 서브 픽셀들로 나뉘어지고, 서브 픽셀들 각각은 스위치 소자 또는 구동 소자로 이용되는 트랜지스터를 포함한다. 이러한 트랜지스터는 TFT(Thin Film Transistor)로 구현될 수 있다.

표시장치의 구동 회로는 입력 영상의 픽셀 데이터를 픽셀들에 기입한다. 평판 표시장치의 구동 회로는 데이터 신호를 데이터 라인들에 공급하는 데이터 구동부와, 게이트 신호를 게이트 라인들에 공급하는 게이트 구동부 등을 포함한다.

본 발명의 표시장치에서 픽셀 회로와 게이트 구동부는 다수의 트랜지스터들을 포함하여 표시패널의 기판 상에 직접 형성될 수 있다. 트랜지스터는 MOSFET(Metal-Oxide-Semiconductor FET) 구조의 TFT로 구현될 수 있다. 본 발명의 픽셀 회로와 EM 구동부는 산화물 반도체를 포함한 Oxide TFT 기반으로 제작될 수 있다.

트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.

게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)할 수 있다. 게이트 온 전압은 트랜지스터의 게이트 전극에 인가되고 그 트랜지스터의 문턱 전압 보다 높은 전압으로 설정된다. 게이트 오프 전압은 트랜지스터의 게이트 전극에 인가되고, 그 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다.

n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압이고, 게이트 오프 전압은 게이트 하이 전압일 수 있다.

게이트 신호는 유기 발광 표시장치에서 스캔 신호와, 발광 제어 신호(이하, “EM 신호”라 함)를 포함할 수 있다. 이하의 실시예에서, VGL과 VGH는 스캔 신호의 게이트 전압을 나타낸다. VEL과 VEH는 EM 신호의 게이트 신호 전압을 나타낸다.

이하의 실시예에서, 픽셀 회로와 게이트 구동부의 트랜지스터들이 n 채널 트랜지스터로 구현된 예를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. VDD와 GVDD는 게이트 온 전압으로 해석될 수 있다. VSS와 GVSS는 게이트 오프 전압으로 해석될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 전계 발광 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. 본 발명의 기술적 사상은 유기발광 표시장치에 국한되지 않고, 무기발광 물질을 포함한 무기발광 표시장치에 적용될 수 있다.

도 1 내지 도 4를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100), 표시패널(100)의 픽셀들에 픽셀 데이터를 기입(write)하기 위한 표시패널 구동회로, 및 픽셀들과 표시패널 구동회로의 구동에 필요한 전원을 발생하는 전원부(140)를 포함한다.

표시패널(100)은 입력 영상을 표시하는 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA)는 다수의 데이터 라인들(102, 1021~1026), 데이터 라인들(103, 1031, 1032)과 교차되는 다수의 게이트 라인들(103), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다.

픽셀 어레이(AA)는 다수의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 라인들(L1~Ln) 각각은 표시패널(100)의 픽셀 어레이(AA)에서 라인 방향(X)을 따라 배치된 1 라인의 픽셀들을 포함한다. 1 픽셀 라인에 배치된 픽셀들은 게이트 라인들(103, 1031, 1032)을 공유한다. 데이터 라인 방향을 따라 컬럼 방향(Y)으로 배치된 서브 픽셀들은 동일한 데이터 라인(102, 1021~1026)을 공유한다. 1 수평 기간(1H)은 1 프레임 기간을 픽셀 라인들(L1~Ln)의 총 개수로 나눈 시간이다.

표시패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이(AA)에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.

표시패널(100)은 플렉시블 표시패널로 구현될 수 있다. 플렉시블 표시패널은 플라스틱 OLED 패널로 제작될 수 있다. 플라스틱 OLED 패널의 백 플레이트(Back plate) 상에 유기 박막 필름이 배치되고, 유기 박막 필름 상에 픽셀 어레이(AA)가 형성될 수 있다.

플라스틱 OLED의 백 플레이트는 PET(Polyethylene terephthalate) 기판일 수 있다. 백 플레이트 상에 유기 박막 필름이 형성된다. 유기 박막 필름 상에 픽셀 어레이(AA)와 터치 센서 어레이가 형성될 수 있다. 백 플레이트는 픽셀 어레이(AA)가 습도에 노출되지 않도록 투습을 차단한다. 유기 박막 필름은 얇은 PI(Polyimide) 필름 기판일 수 있다. 유기 박막 필름 상에 도시하지 않은 절연 물질로 다층의 버퍼막이 형성될 수 있다. 유기 박막 필름 상에 픽셀 어레이(AA)와 터치 센서 어레이에 인가되는 전원이나 신호를 공급하기 위한 배선들이 형성될 수 있다.

픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀(이하 "R 서브 픽셀"이라 함), 녹색 서브 픽셀(이하 "G 서브 픽셀"이라 함), 청색 서브 픽셀(이하 "B 서브 픽셀"이라 함)로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들(101) 각각은 픽셀 회로를 포함한다. 픽셀 회로는 데이터 라인(102, 1021~1026)과 게이트 라인(103, 1031, 1032)에 연결된다.

이하에서 픽셀은 서브 픽셀과 같은 의미로 해석될 수 있다.

픽셀들은 리얼(real) 컬러 픽셀과, 펜타일(pentile) 픽셀로 배치될 수 있다. 펜타일 픽셀은 미리 설정된 펜타일 픽셀 렌더링 알고리즘(pixel rendering algorithm)을 이용하여 도 2에 도시된 바와 같이 컬러가 다른 두 개의 서브 픽셀들을 하나의 픽셀로 구동하여 리얼 컬러 픽셀 보다 높은 해상도를 구현할 수 있다. 펜타일 픽셀 렌더링 알고리즘은 픽셀들 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상한다.

리얼 컬러 픽셀의 경우, 하나의 픽셀이 도 3에 도시된 바와 같이 R, G 및 B 서브 픽셀로 구성될 수 있다.

전원부(140)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이(AA)와 표시패널 구동회로의 구동에 필요한 직류(DC) 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(140)는 도시하지 않은 호스트 시스템으로부터의 직류 입력 전압을 조정하여 감마 기준 전압(VGMA), 게이트 온 전압(VGH, VEH). 게이트 오프 전압(VGL, VEL), 픽셀 구동 전압(EVDD), 픽셀 저전위 전원 전압(EVSS) 등의 직류 전압을 발생할 수 있다. 감마 기준 전압(VGMA)은 데이터 구동부(110)에 공급된다. 게이트 온 전압(VGH, VEH)과 게이트 오프 전압(VGL, VEL)은 게이트 구동부(120)에 공급된다. 픽셀 구동 전압(EVDD)과 픽셀 저전위 전원 전압(EVSS)은 픽셀들에 공통으로 공급된다.

표시패널 구동회로는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터(디지털 데이터)를 기입한다.

표시패널 구동회로는 데이터 구동부(110)와 게이트 구동부(120)를 구비한다.

데이터 구동부(110)와 데이터 라인들(102) 사이에 디멀티플렉서(Demultiplexer, DEMUX)(112)가 배치될 수 있다. 디멀티플렉서(112)는 데이터 구동부(110)의 한 채널을 다수의 데이터 라인들(1021~1026)에 순차적으로 연결하여 데이터 구동부(110)의 한 채널로부터 출력되는 데이터 전압을 데이터 라인들(1021~1026)에 시분할 분배함으로써 데이터 구동부(110)의 채널 개수를 줄일 수 있다. 디멀티플렉서 어레이(112)는 생략될 수 있다. 이 경우, 데이터 구동부(110)의 출력 버퍼들(AMP)은 데이터 라인들(102, 1021~1026)에 직접 연결된다.

표시패널 구동회로는 터치 센서들을 구동하기 위한 터치 센서 구동부를 더 구비할 수 있다. 터치 센서 구동부는 도 1에서 생략되어 있다. 모바일 기기에서 타이밍 콘트롤러(130), 전원부(140), 데이터 구동부(110) 등은 하나의 드라이브 IC(Integrated Circuit)에 집적될 수 있다.

데이터 구동부(110)는 DAC(Digital to Analog Converter)를 이용하여 매 프레임 기간마다 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다. 감마 기준 전압(VGMA)은 분압 회로를 통해 계조별로 분압된다. 감마 기준 전압(VGMA)으로부터 분압된 감마 보상 전압은 데이터 구동부(110)의 DAC에 제공된다. 데이터 전압(Vdata)은 데이터 구동부(110)의 채널들 각각에서 출력 버퍼(AMP)를 통해 출력된다.

데이터 구동부(110)에서 하나의 채널에 포함된 출력 버퍼(AMP)는 디멀티플렉서 어레이(112)를 통해 이웃한 데이터 라인들(1021~ 1026)에 연결될 수 있다. 디멀티플렉서 어레이(112)는 표시패널(100)의 기판 상에 직접 형성되거나, 데이터 구동부(110)와 함께 하나의 드라이브 IC에 집적될 수 있다.

픽셀 회로는 발광 소자, 구동 소자, 하나 이상의 스위치 소자, 및 커패시터를 포함할 수 있다. 구동 소자와 스위치 소자 각각은 트랜지스터로 구현될 수 있다. 픽셀 회로의 트랜지스터들은 도 7에 도시된 바와 같이 p 채널 TFT 기반으로 구현될 수 있으나 이에 한정되지 않는다.

표시패널(100)은 도 4에 도시된 바와 같이 픽셀 구동 전압(EVDD)을 서브 픽셀들(101)에 공급하기 위한 제1 전원 라인(41), 픽셀 저전위 전원 전압(EVSS)을 픽셀들에 공급하기 위한 제2 전원 라인(42), 기준 전압(Vref)을 공급하기 위한 제3 전원 라인(43) 등을 더 포함할 수 있다.

게이트 구동부(120)는 픽셀 어레이(AA)의 TFT 어레이와 함께 표시패널(100) 상의 베젤 영역(Bezel, BZ) 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(103)로 순차적으로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트시킴으로써 그 신호들을 게이트 라인들(103)에 순차적으로 공급할 수 있다.

게이트 신호는 데이터 전압에 동기되어 데이터가 기입될 라인의 픽셀들을 선택하기 위한 스캔 신호와, 데이터 전압이 충전된 픽셀들의 발광 시간을 정의하는 EM 신호를 포함할 수 있다.

게이트 구동부(120)는 스캔 구동부(121)와 EM 구동부(122)를 포함할 수 있다.

스캔 구동부(121)는 타이밍 콘트롤러(130)로부터의 스타트 펄스(start pulse)와 시프트 클럭(Shift clock)에 응답하여 스캔 신호(SCAN)를 출력하고, 시프트 클럭 타이밍에 맞추어 스캔 신호(SCAN)를 시프트한다. EM 구동부(122)는 타이밍 콘트롤러(130)로부터의 스타트 펄스와 시프트 클럭에 응답하여 EM 신호(EM)를 출력하고, 시프트 클럭에 따라 EM 신호(EM)를 순차적으로 시프트한다. 따라서, 스캔 신호(SCAN)와 EM 신호(EM)는 픽셀 라인들(L1~Ln)의 게이트 라인들(103)에 순차적으로 공급된다. 베젤(bezel)이 없는 모델의 경우에, 게이트 구동부(120)를 구성하는 트랜지스터들 중 적어도 일부와 클럭 배선들이 픽셀 어레이(AA) 내에 분산 배치될 수 있다.

타이밍 콘트롤러(130)는 도시하지 않은 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 메인 클럭(CLK) 및 데이터 인에이블신호(Data Enable, DE) 등을 포함한다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 데이터 인에이블신호(DE)는 1 수평 기간(1H)의 주기를 갖는다.

호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 차량용 시스템, 모바일 기기의 시스템 중 어느 하나일 수 있다.

타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동회로의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.

표시패널 구동회로는 저속 구동 모드로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 프레임 개수 만큼 변화가 없을 때 표시장치의 소비 전력을 줄이기 위하여 설정될 수 있다. 저속 구동 모드는 정지 영상이 일정 시간 이상 입력될 때 픽셀들의 리프레쉬 레이트(Refresh rate)를 낮춤으로써 표시패널 구동회로와 표시패널(100)의 소비 전력을 줄일 수 있다. 타이밍 콘트롤러(130)는 저속 구동 모드에서 픽셀들의 리프레쉬 레이트를 낮추기 위하여 프레임 주파수를 1Hz ~ 30Hz 사이의 주파수로 낮출 수 있다. 60Hz 이하의 프레임 주파수에서 표시 영상에서 플리커(Flicker)가 보일 수 있다.

저속 구동 모드의 플리커를 완화하기 위하여, 타이밍 콘트롤러(130)는 저속 구동 모드에서 프레임 주파수가 낮아질 때 EM 신호(EM)의 주파수를 높게 유지하고, 스캔 신호(SCAN)와 데이터 전압(Vdata)의 주파수를 낮출 수 있다. 이 경우, 저속 구동 모드로 진입할 때 타이밍 콘트롤러(130)의 제어 하에 스캔 구동부(121)와 데이터 구동부(110)의 출력 주파수가 낮아지는 반면, EM 구동부(122)의 출력 주파수가 유지된다.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로서 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호, 디멀티플렉서 어레이(112)의 동작 타이밍을 제어하기 위한 MUX 신호(MUX1, MUX2), 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다.

타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어신호의 전압 레벨은 도시하지 않은 레벨 시프터(Level shifter)를 통해 게이트 온 전압(VGL, VEL)과 게이트 오프 전압(VGH, VEH)으로 변환되어 게이트 구동부(120)에 공급될 수 있다. 레벨 시프터는 게이트 타이밍 제어신호의 로우 레벨 전압(low level voltage)을 게이트 로우 전압(VGL, VEL)으로 변환하고, 게이트 타이밍 제어신호의 하이 레벨 전압(high level voltage)을 게이트 하이 전압(VGH, VEH)으로 변환한다. 게이트 타이밍 신호는 스타트 펄스와 시프트 클럭을 포함한다.

도 4는 본 발명의 픽셀 회로를 개략적으로 보여 주는 도면이다. 도 4의 (A)는 제3 스위치 소자(M3)를 통해 발광 소자(OLED)에 전류(Ioled)가 흘러 발광 소자(OLED)가 턴-온된 예이다. 도 4의 (B)는 제3 스위치 소자(M3)가 턴-오프(turn-off)되어 픽셀 구동 전압(EVDD)과 발광 소자(OLED) 사이에 전류 패스(current path)가 차단된 예이다. 도 4에서 “i”는 전류를 나타낸다.

도 4를 참조하면, 픽셀 회로는 발광 소자(OLED), 발광 소자(OLED)를 구동하는 구동 소자(DT), 구동 소자(DT)에 연결된 전류 패스를 스위칭하는 다수의 스위치 소자들(M1, M2, M3), 및 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 저장하는 커패시터(Cst)를 포함한다. 구동 소자(DT)와 스위치 소자들(M1, M2, M3)은 n 채널 Oxide TFT로 구현될 수 있다.

발광 소자(OLED)는 데이터 전압(Vdata)에 따라 변하는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 구동 소자(DT)의 채널을 통해 인가되는 전류에 의해 발광된다. 발광 소자(OLED)는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한 OLED로 구현될 수 있다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(OLED)의 애노드는 제2 노드(n2)를 통해 구동 소자(DT)에 연결되고, 발광 소자(OLED)의 캐소드는 저전위 전원 전압(ELVSS)이 인가되는 제2 전원 라인(42)에 연결된다.

제1 스위치 소자(M1)는 스캔 신호(SCAN)의 게이트 온 전압(VGH)에 따라 턴-온되어 데이터 라인을 제1 노드(n1)에 연결하여 데이터 전압(Vdata)을 제1 노드(n1)에 연결된 공급한다. 제1 노드(n1)는 구동 소자(DT)의 게이트에 연결된다. 따라서, 구동 소자(DT)의 게이트 전압은 제1 노드(n1)의 전압과 같다. 제1 스위치 소자(M1)는 스캔 신호(SCAN)가 인가되는 제1 게이트 라인에 연결된 게이트, 데이터 라인에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다.

제2 스위치 소자(M2)는 스캔 신호(SCAN)의 게이트 온 전압(VGH)에 따라 턴-온되어 기준 전압(Vref)을 제2 노드(n2)에 공급한다. 제2 스위치 소자(M2)는 스캔 신호(SCAN)가 인가되는 제1 게이트 라인에 연결된 게이트, 기준 전압(Vref)이 인가되는 제3 전원 라인(43)에 연결된 제1 전극, 및 제2 노드(n2)에 연결된 제2 전극을 포함한다.

제3 스위치 소자(M3)는 EM 신호(EM)의 게이트 온 전압(VEH)에 따라 턴-온되어 픽셀 구동 전압(EVDD)을 제3 노드(n3)에 공급한다. 제3 스위치 소자(M3)는 EM 신호(EM)가 인가되는 제2 게이트 라인에 연결된 게이트, 픽셀 구동 전압(EVDD)이 공급되는 제1 전원 라인(41)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.

구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(OLED)에 전류를 공급하여 발광 소자(OLED)를 구동한다. 구동 소자(DT)는 제1 노드(n1)에 연결된 게이트, 제3 노드(n3)에 연결된 제1 전극(또는 드레인), 및 제2 노드(n2)를 통해 발광 소자(OLED)의 애노드에 연결된 제2 전극(또는 소스)을 포함한다.

커패시터(Cst)는 제1 노드(n1)와 제2 노드(n2) 사이에 연결된다. 커패시터(Cst)는 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 충전한다.

본 발명의 표시장치는 입력 영상을 화면 상에 표시하는 노멀 구동 모드(Normal driving mode)와, 픽셀들의 전기적 특성을 센싱하기 위한 센싱 모드(sensing mode)로 동작한다.

노멀 구동 모드에서, 표시패널 구동회로(110, 120)는 타이밍 콘트롤러(130)의 제어 하에 매 프레임 기간마다 입력 영상의 픽셀 데이터를 픽셀들에 기입하여 픽셀들을 구동한다. 센싱 모드에서 표시패널 구동회로(110, 120)는 타이밍 콘트롤러(130)의 제어 하에 표시장치의 전원이 인가되기 시작하는 파워 온(power on) 시간, 버티컬 블랭크 구간(VB), 파워 오프(power off) 시간 중 적어도 하나에 서브 픽셀별로 구동 소자(DT)의 전기적 특성을 센싱하고, 그 센싱 결과에 따라 보상값을 선택하여 구동 소자(DT)의 전기적 특성 변화를 보상할 수 있다.

저계조의 휘도를 정밀하게 표현하기 위하여, 도 5와 같이 EM 신호(EM)는 PWM(Pulse Width Modulation) 방식으로 변조될 수 있다. PWM 변조된 EM 신호(EM)는 1 프레임 기간 동안 소정의 듀티비(duty ration)로 게이트 온 전압(VEL)과 게이트 오프 전압(VEH) 사이에서 트랜지션(transition)될 수 있다. 도 5에서 점선은 픽셀 데이터가 스캔 신호에 따라 픽셀 라인 단위로 순차적으로 기입되는 스캔 방향을 나타낸다. 도 5에서 알 수 있는 바와 같이 데이터 전압(Vdata)이 같을 때 EM 신호(EM)의 듀티비로 픽셀들의 휘도를 조정하여 EM 신호(EM)의 듀티비를 가변하여 저계조에서 휘도 차이를 정밀하게 표현할 수 있다.

도 6은 본 발명의 실시예에 따른 EM 구동부(122)를 개략적으로 보여 주는 도면이다.

도 6을 참조하면, EM 구동부(122)는 캐리 신호가 전송되는 캐리 라인을 경유하여 종속적으로 연결된 다수의 스테이지들(ST(1)~(ST(n+1))을 포함한다.

타이밍 콘트롤러(130)는 EM 구동부(122)에 입력되는 스타트 펄스(Vst)를 이용하여 EM 구동부의 출력 신호(EM(1)~(n+1))의 폭 및 멀티 출력(Multi-output)을 조절할 수 있다.

스테이지들(ST(1)~(ST(n+1)) 각각은 스타트 펄스 또는 이전 스테이지로부터 출력되는 캐리 신호(C(1)~C(n+1))를 입력 받고, 시프트 클럭(EMCLK)을 입력 받는다. 제1 스테이지(ST(1))는 스타트 펄스(Vst)에 따라 구동되기 시작하고, 그 이외의 스테이지들(ST(n-1)~ST(n+1))은 이전 스테이지로부터의 캐리 신호(C(1)~C(n+1))를 입력 받아 구동되기 시작한다. 시프트 클럭(EMCLK)은 N(N은 2 이상의 양의 정수) 상(phase) 클럭일 수 있다. 예를 들어, 시프트 클럭(EMCLK)은 도 9에 도시된 바와 같이 2 상 클럭(EMCLK1, EMCLK2)일 수 있다. 2상 시프트 클럭(EMCLK1, EMCLK2)의 위상은 서로 반대이다. 스테이지들(ST(1)~(ST(n+1))은 시프트 클럭의 타이밍에 맞추어 스타트 펄스 또는 이전 스테이지로부터의 캐리 신호(C(1)~C(n+1))를 시프트시켜 EM 신호(EM(1)~EM(n+1))를 순차적으로 출력한다.

도 7은 스캔 신호와 EM 신호의 일 예를 보여 주는 파형도이다.

도 7을 참조하면, 제n-1 스캔 신호(SCAN(n-1))의 펄스는 제n-1 픽셀 라인에 배치된 픽셀 회로들에 인가되는 픽셀 데이터의 데이터 전압(Vdata)에 동기된다. 제n 스캔 신호(SCAN(n))의 펄스는 제n 픽셀 라인에 배치된 픽셀 회로들에 인가되는 픽셀 데이터의 데이터 전압(Vdata)에 동기된다. 스캔 신호(SCAN(n-1), SCAN(n))의 펄스는 게이트 온 전압(VGH) 이상의 전압으로 발생된다. EM 신호(EM)의 펄스는 게이트 오프 전압(VEH) 이하의 전압으로 발생되고, 적어도 제n-1 및 제n 스캔 신호(SCAN(n-1), SCAN(n))와 중첩(overlap)된다. 따라서, EM 신호(EN)는 한 픽셀 라인마다 인가되거나 두 픽셀 라인 이상의 픽셀 라인들에 동시에 인가될 수 있다.

도 8은 본 발명의 실시예에 따른 EM 구동부(122)의 제1 실시예를 상세히 보여 주는 회로도이다. EM 구동부(122)를 구성하는 트랜지스터들(T1~T9)는 n 채널 Oxide TFT로 구현될 수 있다. 도 8에 도시된 회로는 제n(n은 양의 정수) 스테이지(ST(n))의 회로이다. 다른 스테이지들도 제n 스테이지(ST(n))와 실질적으로 동일한 회로로 구현될 수 있다. 도 9는 도 8에 도시된 EM 구동부(122)의 입/출력 신호와 제어 노드들의 전압을 보여 주는 파형도이다.

도 8 및 도 9를 참조하면, EM 구동부(122)는 제1 제어 노드(이하, "Q 노드"라 함), 제2 제어 노드(이하, "Qb 노드"라 함), 제1 회로부(71), 제2 회로부(72), 및 제3 회로부(73)를 포함한다.

제1 회로부(71)는 시프트 클럭(EMCLK1)이 게이트 온 전압(VEH) 이상의 전압(18V)일 때 이전 스테이지인 제n-1 스테이지(ST(n-1))로부터의 제n-1 캐리 신호(C(n-1))의 전압(24V)을 Q 노드(Q(n))에 공급하여 Q 노드(Q(n))를 충전한다. 제1 회로부(71)는 제1 내지 제3 트랜지스터(T1, T2, T3)를 포함한다.

제1 트랜지스터(T1)는 시프트 클럭(EMCLK1)이 게이트 온 전압(VEH) 이상의 하이 전압(18V)일 때 턴-온되어 VST 노드(70)을 제1 노드(81)에 연결하여 캐리 신호(C(n-1))의 전압(24V)을 제1 노드(81)에 공급한다. 캐리 신호(C(n-1))는 캐리 라인과 연결된 VST 노드(70)을 통해 제n 스테이지(ST(n))에 공급된다. 제1 트랜지스터(T1)는 시프트 클럭(EMCLK1)이 인가되는 게이트, VST 노드(70)에 연결된 제1 전극, 및 제1 노드(81)에 연결된 제2 전극을 포함한다.

시프트 클럭(EMCLK1)의 하이 전압(18V)은 제1 VDD 전압(GVDD1=24V) 보다 낮은 전압으로 설정될 수 있다. 캐리 신호(C(n-1)) 및 EM 신호(EM OUT(n))의 하이 전압(24V)은 제1 VDD 전압(GVDD1)과 같은 전압이다. 시프트 클럭(EMCLK1)의 하이 전압(18V)이 제1 VDD 전압(GVDD1) 보다 낮게 설정되면, Q 노드(Q(n))의 충전시에 제1 트랜지스터(T1)의 문턱 전압(Vth)이 부극성으로 시프트(-Vth)될 때에 Q 노드(Q(n))가 플로팅(floating)되어 Q 노드(Q(n))의 전압 부스팅(boosting)이 더 잘 될 수 있다.

제2 트랜지스터(T2)는 시프트 클럭(EMCLK1)이 게이트 온 전압(VEH) 이상의 전압(18V)일 때 턴-온되어 제1 노드(81)의 전압을 Q 노드(Q(n))에 공급하여 Q 노드를 충전한다. 제2 트랜지스터(T2)는 시프트 클럭(EMCLK1)이 인가되는 게이트, 제1 노드(81)에 연결된 제1 전극, 및 Q 노드(Q(n))에 연결된 제2 전극을 포함한다.

제1 및 제2 트랜지스터들(T1, T2)은 직렬로 연결된 TTS(Two Transistor Series) 구조로 연결된다. 캐리 신호(C(n-1))의 전압이 로우 전압(-12V)일 때 제1 및 제2 트랜지스터들(T1, T2) 사이의 제1 노드(81)가 하이 전압(24V)이다.

Q 노드(Q(n))의 전압이 부스트된 하이 전압(18+αV) 이상이고, 캐리 신호(C(n-1))의 전압이 로우 전압(-12V)일 때, 제1 트랜지스터(T1)의 게이트-소스간 전압(Vgs)은 0이고, 제2 트랜지스터(T2)의 게이트-소스간 전압(Vgs)은 음(-)의 전압이다. 이 때, 턴-온된 제3 트랜지스터(T3)를 통해 인가되는 전압으로 제1 노드(81)의 전압이 높아져 제1 트랜지스터(T1)의 누설 전류가 방지될 수 있다.

본 발명은 별도의 안정화 트랜지스터를 추가하지 않고 직렬 연결된 트랜지스터들(T1, T2)에서 리플(ripple) 전압이 억제되기 때문에 고전위 전원 전압(GVDD1)과 저전위 전원 전압(GVSS2) 간의 전류 패스를 최소화하여 EM 구동부의 출력 신호의 드롭/라이징(drop/rising)을 개선할 수 있다.

제3 트랜지스터(T3)는 Q 노드(Q(n))가 충전될 때 턴-온되어 제1 VDD 전압(GVDD1)이 공급되는 제1 VDD 노드(76)를 제1 노드(81)에 연결함으로써 Q 노드(Q(n))의 누설 전류로 인한 전압 저하를 보상할 수 있을 뿐 아니라 Q 노드(Q(n))의 누설 저류를 억제할 수 있다. 제3 트랜지스터(T3)는 Q 노드(Q(n))에 연결된 게이트, 제1 VDD 노드(76)에 연결된 제1 전극, 및 제1 노드(81)에 연결된 제2 전극을 포함한다. 제1 VDD 전압(GVDD1)은 도시하지 않은 제1 VDD 라인에 연결된 제1 VDD 노드(76)를 통해 제n 스테이지(ST(n))에 공급된다.

제1 내지 제3 트랜지스터들(T1, T2, T3)은 NBTiS 구동 환경에서 Q 노드(Q(n))의 누설 전류를 방지한다. Q 노드(Q(n))가 게이트 온 전압(VEH) 이상일 때 제3 트랜지스터(T3)로 인하여 제1 노드(81)의 전압이 게이트 온 전압(VEH) 이상으로 유지한다. 이 때, 제2 트랜지스터(T2)는 게이트-소스간 전압(Vgs)이 음의 전압(-)이므로 오프 상태를 유지하여 Q 노드(Q(n))의 누설 전류가 방지된다. 아래는 NBTiS 구동 환경에서 제1 및 제2 트랜지스터(T1, T2)의 게이트-소스간 전압(Vgs)을 나타낸다.

본 발명은 시프트 클럭(EMCLK1)의 하이 전압(18V)을 제1 VDD 전압(GVDD1=24V) 보다 낮은 전압으로 설정하여 NBTiS 구동 환경에서 Q 노드(Q(n))가 충전되어 있을 때 Q 노드(Q(n))가 안정되게 부스팅될 수 있게 한다. 시프트 클럭(EMCLK1)의 전압을 적절히 낮추면, NBTiS 구동 환경에서 Q 노드(Q(n))이 부스팅 전압이 제1 및 제2 트랜지스터(T1, T2)의 게이트 전압 보다 높아 이 트랜지스터들(T1, T2)이 확실히 턴-오프(turn-off)될 때까지 Q 노드(Q(n))의 전압이 안정적으로 부스팅될 수 있다.

제2 회로부(72)는 Q 노드(Q(n))의 전압이 게이트 온 전압(VEH) 이상의 전압(18+αV)으로 부스팅되는 충전 기간 중 적어도 일부 시간에 Qb 노드(Qb(n))의 전압을 제2 VSS(GVSS2=-12V)까지 방전시키는 인버터 회로(Inverter circuit)를 포함한다. 제2 회로부(72)의 인버터 회로는 Qb 노드 충전부와, Qb 노드 방전부를 포함한다. 제2 회로부(72)는 캐리 신호 출력부를 더 포함한다.

Qb 노드 충전부는 다수의 트랜지스터들(T4A, T4B, T4C)을 포함한다. Qb 노드 방전부는 다수의 트랜지스터들(T5A, T5B)을 포함한다. 캐리 신호 출력부는 다수의 트랜지스터들(T6, T7)을 포함한다.

Qb 노드 충전부(T4A, T4B, T4C)는 Q 노드(Q(n))의 전압이 클럭(EMCLK)의 전압이 게이트 온 전압(VEH) 이상의 전압(18+αV)으로 부스팅될 때 제1 VDD 노드(76)와 Qb 노드(Qb(n)) 사이의 전류 패스(current path)를 차단한다. Qb 노드 충전부(T4A, T4B, T4C)는 제n-1 스테이지(ST(n-1))로부터의 Qb 노드(Q(n-1))의 전압에 따라 제1 VDD 노드(76)와 Qb 노드(Q(n)) 사이의 전류 패스를 스위칭한다.

제4a 트랜지스터(T4A)는 제2 노드(82)의 전압이 게이트 온 전압(VEH) 이상의 하이 전압일 때 턴-온되어 제1 VDD 노드(76)를 Qb 노드(Qb(n))에 연결함으로써 Qb 노드(Qb(n))를 게이트 온 전압(VEH) 이상의 하이 전압으로 충전시킨다. 제4a 트랜지스터(T4A)는 제2 노드(82)에 연결된 게이트, 제1 VDD 노드(76)에 연결된 제1 전극, 및 Qb 노드(Qb(n))에 연결된 제2 전극을 포함한다. 제1 커패시터(C1)는 제4a 트랜지스터(T4A)의 게이트와 제2 전극 사이에 연결될 수 있다. 제1 커패시터(C1)에 의해 제4a 트랜지스터(T4A)가 턴-온될 때 제2 노드(82)의 전압이 부스트될 수 있다.

제4b 트랜지스터(T4B)는 제n-1 스테이지(ST(n-1))의 Qb 노드(Q(n-1))의 전압이 게이트 온 전압(VEH) 이상의 하이 전압일 때 턴-온되어 제1 VDD 전압(GVDD1=24V)을 제2 노드(82)에 공급하여 제2 노드(82)를 게이트 온 전압(VEH) 이상으로 충전시킨다. 제4b 트랜지스터(T4B)는 제n-1 스테이지(ST(n))의 Qb 노드 전압이 로우 전압일 때 턴-오프되어 Q 노드가 하이 전압일 때 Q 노드의 누설 전류를 방지할 수 있다. 제4b 트랜지스터(T4B)는 제n-1 스테이지(ST(n-1)의 Qb 노드(Qb(N-1))에 연결된 게이트, 제1 VDD 노드(76)에 연결된 제1 전극, 및 제2 노드(82)에 연결된 제2 전극을 포함한다.

Qb(n-1)의 전압이 게이트 오프 전압(VEL) 이하의 전압(-12V)이고, Q(n)의 전압이 게이트 온 전압(VEH) 이상의 전압(18+αV)일 때 제2 노드(82)의 전압이 게이트 오프 전압(VEL) 이하의 전압(-6V)으로 낮아진다. 도 10의 (A)에 도시된 바와 같이 이웃한 픽셀 라인들에 공급되는 EM 신호(EM OUT(n-1), EM OUT(n))의 하이 전압(24V)이 중첩될 때 제2 노드(82)를 통해 누설 전류(i)가 발생될 수 있다. 제4b 트랜지스터(T4B)는 도 10의 (B)에 도시된 바와 같이 제n-1 스테이지의 Qb 노드(Qb(N-1))의 전압에 따라 온/오프되어 위와 같은 누설 전류(i)를 방지한다.

제4c 트랜지스터(T4C)는 Q 노드(Q(n))의 전압이 게이트 온 전압(VEH) 이상의 하이 전압으로 충전될 때 턴-온되어 제2 노드(82)를 제1 VSS 노드(79)에 연결하여, 제2 노드(82)를 제1 VSS의 전압(GVSS1=-6V)까지 방전시킨다. 이 때, Qb 노드(Qb(n))의 전압은 제5 트랜지스터들(T5A, T5B)에 의해 제2 VSS(GVSS2=-12V)의 전압으로 유지된다. 제4c 트랜지스터(T4C)는 Q 노드(Q(n))에 연결된 게이트, 제2 노드(82)에 연결된 제1 전극, 및 제1 VSS 노드(79)에 연결된 제2 전극을 포함한다. 제1 VSS 전압(GVSS1=-6V)은 제1 VSS 노드(79)에 공급된다.

Qb 노드 방전부(T5A, T5B)는 Q 노드(Q(n))의 전압과 제n-1 스테이지(ST(n-1))로부터 입력된 이전 캐리 신호(C(n-1))의 전압이 게이트 하이 전압(VEH) 이상의 하이 전압(24V)일 때, 턴-온되어 Qb 노드(Qb(n))를 방전시킨다.

제5a 트랜지스터(T5A)는 Q 노드(Q(n))의 전압이 게이트 온 전압(VEH) 이상의 하이 전압(18+αV)일 때 턴-온되어 Qb 노드(Qb(n))를 제2 VSS 노드(77)에 연결하여 Qb 노드(Qb(n))의 전압을 제2 VSS 전압(GVSS2=-12V)까지 방전시킨다. 제5a 트랜지스터(T5A)는 Q 노드(Q(n))에 연결된 게이트, Qb 노드(Qb(n))에 연결된 제1 전극, 및 제2 VSS 노드(77)에 연결된 제2 전극을 포함한다.

제5b 트랜지스터(T5B)는 제n-1 스테이지(ST(n-1))로부터 입력된 캐리 신호(C(n-1))의 전압이 게이트 온 전압(VEH) 이상의 하이 전압(24V)일 때 턴-온되어 Qb 노드(Qb(n))를 제2 VSS 노드(77)에 연결하여 Qb 노드(Qb(n))의 전압을 제2 VSS 전압(GVSS2=-12V)까지 방전시킨다. 제5b 트랜지스터(T5B)는 캐리 신호(C(n-1))가 입력되는 VST 노드(70)에 연결된 게이트, Qb 노드(Qb(n))에 연결된 제1 전극, 및 제2 VSS 노드(77)에 연결된 제2 전극을 포함한다.

Q 노드(Q(n))와 Qb 노드(Qb(n))의 전압이 반전될 때 지연(delay)로 인하여 EM 신호(EM OUT(n))의 라이징 타임(rising time)이 증가될 수 있다. 본 발명은 이를 방지하기 위하여 제5b 트랜지스터(T5B)를 이용하여 Qb 노드(Qb(n))를 Q 노드(Q(n))가 충전되기 1 수평 기간 전부터 방전시킬 수 있다. 제n-1 스테이지(ST(n))로부터 출력되는 제n-1 캐리 신호(C(n-1))의 경우, Q 노드(Q(n))가 충전되기 시작하는 시점 보다 1 수평 기간 전에 게이트 온 전압(VEH) 이상으로 상승한다. 따라서, 제3 회로부(73)에서 제8 트랜지스터(T8)가 제2 출력 노드(75)를 충전하기 시작할 때 제9 트랜지스터(T9)가 오프 상태를 유지하므로 EM 신호(EM OUT(n))의 라이징 타임이 감소될 수 있다.

캐리 신호 출력부는 제6 및 제7 트랜지스터들(T6, T7)을 이용하여 캐리 신호(C(n))를 출력한다.

제6 트랜지스터(T6)는 Q 노드(Q(n))의 전압이 게이트 온 전압(VEH) 이상의 하이 전압(18+αV)일 때 턴-온되어 제1 VDD 노드(76)를 제1 출력 노드(74)에 연결한다. 이 때, 제1 출력 노드(74)에 제1 VDD 전압(GVDD=24V)이 공급되어 제1 출력 노드(74)가 충전된다. 제1 출력 노드(74)가 충전될 때 캐리 신호(C(n))의 라이징 에지(rising edge) 에서 제1 출력 노드(74)의 전압이 높아진다. 제6 트랜지스터(T6)는 Q 노드(Q(n))에 연결된 게이트, 제1 VDD 노드(76)에 연결된 제1 전극, 및 제1 출력 노드(74)에 연결된 제2 전극을 포함한다.

제7 트랜지스터(T7)는 Qb 노드(Qb(n))의 전압이 게이트 온 전압(VEH) 이상의 하이 전압(24V)일 때 턴-온되어 제1 출력 노드(74)를 제2 VSS 노드(77)에 연결하여 제1 출력 노드(74)를 방전한다. 제1 출력 노드(74)가 방전될 때 캐리 신호(C(n))의 폴링 에지(falling edge)에서 제1 출력 노드(74)의 전압이 낮아진다. 제7 트랜지스터(T7)는 Qb 노드(Qb(n))에 연결된 게이트, 제1 출력 노드(74)에 연결된 제1 전극, 및 제2 VSS 노드(77)에 연결된 제2 전극을 포함한다.

제2 회로부(72)와 제3 회로부(73)의 VDD(GVDD1, GVDD2)와 VSS(GVSS0, GVSS1, GVSS2)가 분리되어 제2 회로부(72)에 연결된 VDD 라인과 VSS 라인의 누설 전류로 인한 EM 신호(EM OUT(n))의 전압 강하(drop) 또는 라이징(rising)을 방지할 수 있다. 제3 회로부(73)에 공급되는 VSS 전압(GVSS0=-6V)을 제2 회로부(72)에 공급되는 제2 VSS 전압(GVSS2=-12V) 보다 높게 설정될 수 된다. 이 경우, 제3 회로부(73)를 구성하는 트랜지스터들(T8, T9)의 문턱 전압(Vth)이 부극성 쪽으로 시프트되는 마진(margin)이 충분히 확보될 수 있다.

제3 회로부(73)는 Q 노드(Q(n))가 충전될 때 제2 VDD 전압(GVDD2)으로 제2 출력 노드(75)를 충전시키고, Qb 노드(Qb(n))이 충전될 때 제2 출력 노드(75)의 전압을 방전시켜 EM 신호(EM OUT(n))의 펄스를 출력한다. 제3 회로부(73)는 버퍼 트랜지스터들(T8, T9)을 포함한다.

제8 트랜지스터(T8)는 Q 노드(Q(n))의 전압이 게이트 온 전압(VEH) 이상의 하이 전압(18+αV)일 때 턴-온되어 제2 VDD 노드(78)를 제2 출력 노드(75)에 연결하여 제2 출력 노드(75)를 충전하는 풀업 트랜지스터(Pull-up transistor)이다. 제2 출력 노드(75)가 충전될 때, EM 신호(EM OUT(n))의 라이징 에지에서 제2 출력 노드(75)의 전압이 높아진다. 제2 VDD 전압(GVDD=24V)은 도면에서 생략된 제2 VDD 라인에 연결된 제2 VDD 노드(78)에 공급된다. 제8 트랜지스터(T8)는 Q 노드(Q(n))에 연결된 게이트, 제2 VDD 노드(78)에 연결된 제1 전극, 및 제2 출력 노드(75)에 연결된 제2 전극을 포함한다.

제2 커패시터(C2)는 Q 노드(Q(n))와 제2 출력 노드(72) 사이에 연결될 수 있다. 제2 커패시터(C2)는 제8 트랜지스터(T8)가 턴-온될 때 Q 노드(Q(n))의 전압을 부스팅한다.

제9 트랜지스터(T9)는 Qb 노드(Qb(n))의 전압이 게이트 온 전압(VEH) 이상의 하이 전압(24V)일 때 턴-온되어 제2 출력 노드(75)를 제3 VSS 노드(80)에 연결하여 제2 출력 노드(75)의 전압을 제1 VSS 전압(GVSS0=GVSS1=-6V)까지 방전시키는 풀다운 트랜지스터(Pull-down transistor)이다. 제2 출력 노드(75)가 방전될 때 EM 신호(EM OUT(n))의 폴링 에지에서 제2 출력 노드(75)의 전압이 낮아진다. 제9 트랜지스터(T9)는 Qb 노드(Qb(n))에 연결된 게이트, 제2 출력 노드(75)에 연결된 제1 전극, 및 제3 VSS 노드(80)에 연결된 제2 전극을 포함한다.

Q 노드(Q(n))와 Qb 노드(Qb(n))의 게이트 오프 전압 레벨은 GVSS2에 의해 결정된다. GVSS2와 GVSS0가 분리되고, GVSS2가 GVSS0 보다 낮게 설정될 수 있다. GVSS2와 GVSS0의 전압 차이는 제8 및 제9 트랜지스터들(T8, T9)의 오프 레벨(Off level) 전압을 결정한다.

Oxide TFT는 NBTiS 구동 환경에서 문턱 전압(Vth)이 부극성 방향으로 시프트된다. NBTiS 구동 환경에서 제8 및 제9 트랜지스터들(T8, T9)의 게이트-소스간 전압(Vgs)에 아래의 예와 같이 음의 전압으로 인가될 수 있다. 이 경우, NBTiS에서 트랜지스터들(T8, T9)이 오프되어 구동 전원(GVDD, GVSS)의 drop/rising이 출력 신호(EM OUT(n))에 반영되지 않는다.

Vgs (@ T7/T8) = Vg(=GVSS2) - Vs(=GVSS0) - Vth

= -12V -(-6V) -(-2V)

= -4V

제2 회로부(72)에서 인버터 회로는 도 10과 같은 회로들 구현될 수 있으나, 도 10의 (B)와 같은 회로가 더 바람직하다. 도 10의 (A) 회로의 경우, GVDD1과 Q 노드 사이에서 다이오드로 결선된 트랜지스터(T41)로 인하여 GVDD1과 Q 노드 사이에서 전류 패스가 형성되기 때문에 Q 노드의 전압이 변동하여 EM 신호(EM OUT(n))의 드롭/라이징이 발생될 수 있다. 이에 비하여, 도 10의 (B) 회로의 경우, 제4b 트랜지스터(T4B)를 제n-1 스테이지(ST(n-1))로부터의 캐리 신호(C(n-1))로 제어함으로써 Q 노드(Q(n))가 충전될 때 GVDD1과 GVSS1 사이의 전류 패스를 차단하여 EM 신호(EM OUT(n))의 드롭/라이징 문제를 개선할 수 있다.

도 11은 본 발명의 제2 실시예에 따른 EM 구동부를 상세히 보여 주는 회로도이다. 도 11에 있어서, 전술한 제1 실시예와 실질적으로 동일한 구성 요소들에 대하여는 상세한 설명을 생략한다.

도 11을 참조하면, 제4c 트랜지스터(T4C)는 제1 노드(81)의 전압이 게이트 온 전압(VEH) 이상의 하이 전압으로 충전될 때 턴-온되어 제2 노드(82)를 제1 VSS 노드(79)에 연결하여, 제2 노드(82)를 제1 VSS의 전압(GVSS1=-6V)까지 방전시킨다. 제4c 트랜지스터(T4C)는 제1 노드(81)에 연결된 게이트, 제2 노드(82)에 연결된 제1 전극, 및 제1 VSS 노드(79)에 연결된 제2 전극을 포함한다.

제5a 트랜지스터(T5A)는 제1 노드(81)의 전압이 하이 전압일 때 턴-온되어 Qb 노드(Qb(n))를 제2 VSS 노드(77)에 연결하여 Qb 노드(Qb(n))를 방전하는 반면, 제1 노드(81)의 전압이 로우 전압일 때 턴-오프되어 Qb 노드(Qb(n))와 제2 VSS 노드(77) 사이의 전류 패스를 차단한다. 제5a 트랜지스터(T5A)는 제1 노드(81)에 연결된 게이트, Qb 노드(Qb(n))에 연결된 제1 전극, 및 제2 VSS 노드(77)에 연결된 제2 전극을 포함한다.

제4c 및 제5a 트랜지스터(T4C, T5A)의 게이트가 제1 노드(81)에 연결된다. 이 경우, 제5a 트랜지스터(T5a)에 가해지는 높은 게이트-소스간 전압(Vgs)의 스트레스를 줄일 수 있다.

트랜지스터는 전압 스트레스와 전류 스트레스에 의해 열화된다. 트랜지스터들(T4C, T5A)의 게이트가 Q 노드(Q(n))에 연결되면 부스트된 하이 전압(18+αV)에 의해 이 트랜지스터들(T4C, T5A)의 열화가 빨리 진행될 수 있다. 이에 비하여, 도 11에 도시된 바와 같이 트랜지스터들(T4C, T5A)의 게이트를 제1 노드(81)에 연결하면 게이트 전압과 전류가 낮아져 열화 진행을 늦출 수 있다.

도 12a 내지 도 12c는 본 발명의 효과를 검증하기 위한 시뮬레이션 결과를 보여 주는 도면들이다.

도 12a 및 도 12b는 Oxide TFT로 구현된 트랜지스터들(T1~T9)의 문턱 전압(Vth)이 -2V~7V로 넓게 산포된 경우에, 도 8 및 도 11에 도시된 바와 같은 EM 구동부의 Q 노드(Q(n))와 EM 신호(EM OUT(n))가 다양한 구동 환경에서 왜곡 없는 파형으로 출력되는 시뮬레이션 결과를 보여 준다. 도 12c는 Q 노드(Q(n))의 전압이 -2V일 때 다수의 스테이지들에서 출력되는 멀티 출력 신호의 파형이 왜곡 없이 측정된 결과를 보여 준다.

게이트 구동부(120)는 표시패널(100)의 좌우측 베젤들 각각에 배치되어 게이트 라인들에 더블 피딩(double feeding) 방식으로 게이트 신호를 공급할 수 있다. 더블 피딩 방식은 게이트 라인의 양측 끝단에 연결된 두 개의 게이트 구동부들(120)이 동기되어 하나의 게이트 라인의 양측 입력단에서 게이트 신호가 동시에 인가될 수 있다. 다른 실시예로, 게이트 구동부(120)는 표시패널(100)의 좌우측 베젤들 중 어느 일측에 배치되어 게이트 라인들에 싱글 피딩(single feeding) 방식으로 게이트 신호를 공급할 수 있다.

도 13은 EM 구동부의 스테이지들과 픽셀 어레이의 게이트 라인들이 연결되는 예를 보여 주는 도면이다. 도 13에서 GL1~GL8은 EM 신호가 인가되는 게이트 라인들이다. L1~L8은 픽셀 라인들이다.

도 13을 참조하면, EM 구동부(122)는 게이트 라인들(GL1~GL8)을 사이에 두고 이격된 제1 및 제2 EM 구동부(122L, 122R)를 포함한다.

제1 EM 구동부(122L)의 시프트 레지스터는 게이트 라인들(GL1~GL8)의 일측 입력단에 EM 신호(EM1~EM4)를 공급하고, 그 EM 신호를 순차적으로 시프트한다. 제2 EM 구동부(122R)의 시프트 레지스터는 제1 EM 구동부(122L)와 동기되어 게이트 라인들(GL1~GL8)의 타측 입력단에 EM 신호(EM1~EM4)를 공급하고, 그 EM 신호를 순차적으로 시프트한다.

제1 EM 구동부(122L)는 타이밍 콘트롤러(130)로부터 발생되는 스타트 펄스(LVST)와 시프트 클럭(LCLK)을 입력 받아 EM 신호(EM1~EM4)를 순차적으로 출력한다. 제1 EM 구동부(122L)는 캐리 신호(C1~C4)가 전송되는 캐리 라인을 경유하여 종속적으로 연결된 다수의 스테이지들(LST1~LST4)을 포함한다. 하나의 스테이지로부터 출력된 EM 신호는 도 7에 도시된 EM 신호에서 알 수 있는 바와 같이 이웃한 두 개의 픽셀 라인들에 연결된 게이트 라인들에 동시에 인가될 수 있다.

제2 EM 구동부(122R)는 타이밍 콘트롤러(130)로부터 발생되는 스타트 펄스(RVST)와 시프트 클럭(RCLK)을 입력 받아 EM 신호(EM1~EM4)를 순차적으로 출력한다. 제2 EM 구동부(122R)는 캐리 신호(C1~C4)가 전송되는 캐리 라인을 경유하여 종속적으로 연결된 다수의 스테이지들(RST1~RST4)을 포함한다. 하나의 스테이지로부터 출력된 EM 신호는 이웃한 두 개의 픽셀 라인들에 연결된 게이트 라인들에 동시에 인가될 수 있다.

EM 구동부의 기수 번째 스테이지들과 우수 번째 스테이지들의 제어 노드들은 도 14 및 도 15에 도시된 바와 같이 교번 구동될 수 있다.

EM 신호는 게이트 온 전압(VEH)을 지속하는 기간이 길다. 이로 인하여, EM 구동부를 구성하는 트랜지스터들은 스캔 구동부에 비하여 트랜지스터들의 PBTS(Positive　Bias Temperature Stress)를 더 많이 받기 때문에 트랜지스터들의 문턱 전압(Vth)이 문턱 전압이 양(+)의 전압으로 시프트(shift)되어 출력 특성이 저하될 수 있다.

도 14는 본 발명의 제3 실시예에 따른 EM 구동부를 상세히 보여 주는 회로도이다. 도 14에서, 전술한 실시예들과 실질적으로 동일한 기능이나 구조에 대하여는 상세한 설명을 생략하기로 한다.

도 14를 참조하면, EM 구동부(122)는 제어 노드들과 출력 노드를 공유하는 기수 번째 및 우수 번째 스테이지들(OST, EST)을 포함할 수 있다. 기수 번째 스테이지(OST)는 기수 번째 스테이지를 대표하는 제n 기수 번째 스테이지일 수 있다. 우수 번째 스테이지(EST)는 우수 번째 스테이지를 대표하는 제n 우수 번째 스테이지일 수 있다. EM 구동부(122)에서 다수의 트랜지스터들(T1, T2, T6, T8) 등이 PBTS를 많이 받는다. 이러한 트랜지스터들의 누적 스트레스를 줄이고 트랜지스터들의 전기적 특성이 회복되는 시간을 확보하기 위하여, 기수 번째 스테이지(OST)의 주요 제어 노드들(Qo, Qbo)과, 우수 번째 스테이지(EST)의 주요 제어 노드들(Qo, Qbo)이 교대로 충전된다. 회복 구간 동안, PBTS로 인한 트랜지스터의 문턱 전압 시프트를 회복하기 위하여 CLK 노드, VDD 노드, VST 노드 등의 저전위 전압이 가장 낮은 저전위 전원 전압(GVSS2)으로 설정된다.

기수 번째 및 우수 번째 스테이지들(OST, EST)이 교번 구동될 수 있도록 시프트 클럭(EMCLK), 고전위 전원 전압(GVDD), 캐리 신호 등이 기수 번째 스테이지들과 우수 번째 스테이지들 간에 분리된다. 도 14에서, OCLK(n-1)과 OCLK(n)은 기수 분째 스테이지들에 인가되는 시프트 클럭이다. OGVDD는 기수 분째 스테이지들에 인가되는 고전위 전원 전압이다. CO(n-1)과 CO(n)은 기수 번째 스테이지들로부터 출력되는 캐리 신호이다. EGVDD는 우수 분째 스테이지들에 인가되는 고전위 전원 전압이다. CE(n-1)과 CE(n)은 우수 번째 스테이지들로부터 출력되는 캐리 신호이다.

기수 번째 및 우수 번째 스테이지들(OST, EST) 간에 Q 노드와 Qb 노드 각각이 교번 구동된다. 기수 번째 및 우수 번째 스테이지들(OST, EST)은 교번적으로 할당된 회복 구간(recovery)이 할당된다. 회복 기간 동안, 기수 번째 및 우수 번째 스테이지들(OST, EST)은 구동되지 않기 때문에 트랜지스터들의 PBTS를 완화할 수 있고 나아가, 그 구동 특성이 회복될 수 있다. 기수 번째 및 우수 번째 스테이지들(OST, EST)은 중첩 (overlap) 구동 구간을 포함한다. 중첩 구동 구간 동안 기수 번째 및 우수 번째 스테이지들(OST, EST)은 동시에 출력 신호를 발생하기 때문에 EM 신호가 중단 없어 안정되게 출력될 수 있다.

도 14에 도시된 바와 같이, 기수 번째 스테이지(OST)는 Q 노드(Qo), Qb 노드(Qbo), 제1 회로부(711), 제2 회로부(721), 및 제3 회로부(731)를 포함한다. 기수 번째 스테이지(OST)를 포함한 기수 번째 스테이지들에 N 상(phase)의 제1 시프트 클럭이 인가된다. 제1 시프트 클럭은 제n-1 시프트 클럭(OCLK(n-1))과 제n 시프트 클럭(OCLK(n))을 포함할 수 있다.

제1 회로부(711)는 제n 시프트 클럭(OCLK(n))이 게이트 온 전압 이상의 전압일 때 이전 스테이지로부터의 캐리 신호(CO(n-1))의 전압을 Q 노드(Qo)에 공급하여 Q 노드(Qo)를 충전한다. 제n 시프트 클럭(OCLK(n))은 기수 번째 스테이지들에 인가된다. 제1 회로부(711)는 제1 내지 제3 트랜지스터(T1, T2, T3)를 포함한다. 한편, 기수 번째 스테이지들 중에서 캐리 신호가 인가되지 않는 첫 번째 스테이지의 VST 노드(90)에 스타트 펄스가 인가된다.

제1 트랜지스터(T1)는 제n 시프트 클럭(OCLK(n))이 게이트 온 전압 이상의 전압일 때 턴-온되어 VST 노드(90)를 제1 노드(Qho)에 연결하여 제n-1 캐리 신호(CO(n-1))의 전압을 제1 노드(Qho)에 공급한다. 제n-1 캐리 신호(CO(n-1))는 캐리 라인과 연결된 VST 노드(90)를 통해 제n-1 기수 번째 스테이지로부터 기수 번째 스테이지(OST)에 공급된다. 제1 트랜지스터(T1)는 제n 시프트 클럭(OCLK(n))이 인가되는 기수 번째 스테이지(OST)의 제1 CLK 노드(91)에 연결된 게이트, 기수 번째 스테이지(OST)의 VST 노드(90)에 연결된 제1 전극, 및 기수 번째 스테이지(OST)의 제1 노드(Qho)에 연결된 제2 전극을 포함한다.

제2 트랜지스터(T2)는 제n 시프트 클럭(OCLK(n))이 게이트 온 전압 이상의 전압일 때 턴-온되어 제1 노드(Qho)의 전압을 Q 노드(Qo)에 공급하여 Q 노드를 충전한다. 제2 트랜지스터(T2)는 기수 번째 스테이지(OST)의 제1 CLK 노드(91)에 연결된 게이트, 기수 번째 스테이지(OST)의 제1 노드(Qho)에 연결된 제1 전극, 및 기수 번째 스테이지(OST)의 Q 노드(Qo)에 연결된 제2 전극을 포함한다.

제3 트랜지스터(T3)는 Q 노드(Qo)가 충전될 때 턴-온되어 제1 VDD 전압(OGVDD1)이 공급되는 제1 VDD 노드(93)를 제1 노드(Qho)에 연결한다. 제3 트랜지스터(T3)는 기수 번째 스테이지(OST)의 Q 노드(Qo)에 연결된 게이트, 기수 번째 스테이지(OST)의 제1 VDD 노드(93)에 연결된 제1 전극, 및 기수 번째 스테이지(OST)의 제1 노드(Qho)에 연결된 제2 전극을 포함한다. 제1 VDD 전압(OGVDD1)은 기수 번째 스테이지(OST)의 제1 VDD 노드(93)를 통해 기수 번째 스테이지(OST)에 공급된다.

제2 회로부(721)의 인버터 회로는 제4a 트랜지스터(T4), 제4b 트랜지스터(T4q1), 제4c 트랜지스터(T4q2), 제5a 트랜지스터(T5q1), 및 제5b 트랜지스터(T5q2)를 포함한다. 제2 회로부(721)는 캐리 신호 출력부를 더 포함한다. 캐리 신호 출력부는 트랜지스터들(T6, T7)을 포함한다.

제4a 트랜지스터(T4)는 제2 노드(NET1)의 전압이 게이트 온 전압 이상의 전압일 때 턴-온되어 제1 VDD 노드(93)를 Qb 노드(Qbo)에 연결함으로써 Qb 노드(Qbo)를 게이트 온 전압 이상의 전압으로 충전시킨다. 제4a 트랜지스터(T4)는 기수 번째 스테이지(OST)의 제2 노드(NET1)에 연결된 게이트, 기수 번째 스테이지(OST)의 제1 VDD 노드(93)에 연결된 제1 전극, 및 기수 번째 스테이지(OST)의 Qb 노드(Qbo)에 연결된 제2 전극을 포함한다.

기수 번째 스테이지(OST)의 제2 노드(NET1)는 커패시터 커플링(Capacitor coupling)을 통해 제n-1 시프트 클럭(OCLK(n-1))의 전압으로 충전될 수 있다. 이를 위하여, 제1 커패시터(C1)가 제2 CLK 노드(92)와 제2 노드(NET1) 사이에 연결될 수 있다. 제n-1 시프트 클럭(OCLK(n-1))은 제2 CLK 노드(92)에 인가된다.

제4b 트랜지스터(T4q1)는 제1 노드(Qho)의 전압이 게이트 온 전압 이상의 전압일 때 턴-온되어 제2 노드(NET1)를 제1 VSS 노드(94)에 연결하여 제2 노드(NET1)를 방전시킨다. 제4b 트랜지스터(T4q1)는 기수 번째 스테이지(OST)의 제1 노드(Qho)에 연결된 게이트, 기수 번째 스테이지(OST)의 제2 노드(NET1)에 연결된 제1 전극, 및 제1 VSS 노드(94)에 연결된 제2 전극을 포함한다.

제4c 트랜지스터(T4q2)는 우수 번째 스테이지(EST)의 제1 노드(Qhe)의 전압이 게이트 온 전압 이상의 전압일 때 턴-온되어 제2 노드(NET1)를 제1 VSS 노드(94)에 연결하여 제2 노드(NET1)를 방전시킨다. 제4c 트랜지스터(T4q2)는 우수 번째 스테이지(EST)의 제1 노드(Qhe)에 연결된 게이트, 기수 번째 스테이지(OST)의 제2 노드(NET1)에 연결된 제1 전극, 및 제1 VSS 노드(94)에 연결된 제2 전극을 포함한다.

제4b 및 제4c 트랜지스터(T4q1, T4q2)는 기수 번째 스테이지(OST)의 제1 노드(Qho)와 우수 번째 스테이지(EST)의 제1 노드(Qhe) 중 어느 하나라도 게이트 온 전압 이상으로 충전될 때 제4a 트랜지스터(T4)를 턴-오프시킨다.

제5a 트랜지스터(T5q1)는 기수 번째 스테이지(OST)의 제1 노드(Qho)의 전압이 게이트 온 전압 이상의 전압일 때 턴-온되어 Qb 노드(Qbo)를 제2 VSS 노드(95)에 연결하여 Qb 노드(Qbo)의 전압을 제2 VSS 전압(GVSS2)까지 방전시킨다. 제5a 트랜지스터(T5q1)는 기수 번째 스테이지(OST)의 제1 노드(Qho)에 연결된 게이트, 기수 번째 스테이지(OST)의 Qb 노드(Qbo)에 연결된 제1 전극, 및 제2 VSS 노드(95)에 연결된 제2 전극을 포함한다.

제5b 트랜지스터(T5q2)는 우수 번째 스테이지(EST)의 제1 노드(Qhe)의 전압이 게이트 온 전압 이상의 전압일 때 턴-온되어 Qb 노드(Qbo)를 제2 VSS 노드(95)에 연결하여 Qb 노드(Qbo)의 전압을 제2 VSS 전압(GVSS2)까지 방전시킨다. 제5b 트랜지스터(T5q2)는 우수 번째 스테이지(EST)의 제1 노드(Qhe)에 연결된 게이트, 기수 번째 스테이지(OST)의 Qb 노드(Qbo)에 연결된 제1 전극, 및 제2 VSS 노드(95)에 연결된 제2 전극을 포함한다.

제6 트랜지스터(T6)는 Q 노드(Qo)의 전압이 게이트 온 전압 이상의 전압일 때 턴-온되어 제1 VDD 노드(93)를 제1 출력 노드(96)에 연결한다. 이 때, 제1 출력 노드(96)에 제1 VDD 전압(OGVDD1)이 공급되어 제1 출력 노드(96)가 충전된다. 제1 출력 노드(96)가 충전될 때 제n 캐리 신호(CO(n))의 라이징 에지(rising edge)에서 제1 출력 노드(76)의 전압이 높아진다. 제6 트랜지스터(T6)는 기수 번째 스테이지(OST)의 Q 노드(Qo)에 연결된 게이트, 기수 번째 스테이지(OST)의 제1 VDD 노드(93)에 연결된 제1 전극, 및 기수 번째 스테이지(OST)의 제1 출력 노드(96)에 연결된 제2 전극을 포함한다.

제7 트랜지스터(T7)는 Qb 노드(Qbo)의 전압이 게이트 온 전압 이상의 전압일 때 턴-온되어 제1 출력 노드(96)를 제2 VSS 노드(95)에 연결하여 제1 출력 노드(96)를 방전한다. 제1 출력 노드(96)가 방전될 때 캐리 신호(CO(n))의 폴링 에지(falling edge)에서 제1 출력 노드(96)의 전압이 낮아진다. 제7 트랜지스터(T7)는 기수 번째 스테이지(OST)의 Qb 노드(Qbo)에 연결된 게이트, 기수 번째 스테이지(OST)의 제1 출력 노드(96)에 연결된 제1 전극, 및 제2 VSS 노드(95)에 연결된 제2 전극을 포함한다.

제3 회로부(731)는 Q 노드(Qo)가 충전될 때 제2 VDD 전압(OGVDD2)으로 제2 출력 노드(75)를 충전시키고, Qb 노드(Qbo)가 충전될 때 제2 출력 노드(97)의 전압을 방전시켜 EM 신호의 펄스를 출력한다. 제3 회로부(731)는 버퍼 트랜지스터들(T8, T9)을 포함한다.

제8 트랜지스터(T8)는 Q 노드(Qo)의 전압이 게이트 온 전압 이상의 전압일 때 턴-온되어 제2 VDD 노드(98)를 제2 출력 노드(97)에 연결하여 제2 출력 노드(97)를 충전하는 풀업 트랜지스터이다. 제2 출력 노드(97)가 충전될 때, EM 신호의 라이징 에지에서 제2 출력 노드(97)의 전압이 높아진다. 제2 VDD 전압(OGVDD2)은 기수 번째 스테이지(OST)의 제2 VDD 노드(98)에 공급된다. 제8 트랜지스터(T8)는 기수 번째 스테이지(OST)의 Q 노드(Qo)에 연결된 게이트, 기수 번째 스테이지(OST)의 제2 VDD 노드(98)에 연결된 제1 전극, 및 제2 출력 노드(97)에 연결된 제2 전극을 포함한다.

제2 커패시터(C2)는 기수 번째 스테이지(OST)의 Q 노드(Qo)와 제2 출력 노드(97) 사이에 연결될 수 있다. 제2 커패시터(C2)는 제8 트랜지스터(T8)가 턴-온될 때 Q 노드(Qo)의 전압을 부스팅한다.

제9 트랜지스터(T9)는 Qb 노드(Qbo)의 전압이 게이트 온 전압 이상의 전압일 때 턴-온되어 제2 출력 노드(97)를 제3 VSS 노드(99)에 연결하여 제2 출력 노드(97)의 전압을 제1 VSS 전압(GVSS0=GVSS1)까지 방전시키는 풀다운 트랜지스터이다. 제2 출력 노드(97)가 방전될 때 EM 신호의 폴링 에지에서 제2 출력 노드(97)의 전압이 낮아진다. 제9 트랜지스터(T9)는 기수 번째 스테이지(OST)의 Qb 노드(Qbo)에 연결된 게이트, 기수 번째 스테이지(OST)의 제2 출력 노드(97)에 연결된 제1 전극, 및 제3 VSS 노드(99)에 연결된 제2 전극을 포함한다.

우수 번째 스테이지(EST)는 기수 번째 스테이지(OST)와 교대로 구동된다. 기수 번째 스테이지(OST)의 구동 기간 내에서 적어도 일부 구간이 우수 번째 스테이지(EST)의 회복 기간으로 할당된다. 우수 번째 스테이지(EST)의 회복 기간 동안 우수 번째 스테이지(EST)의 제어 노드들(Qe, Qbe)는 방전 상태를 유지하여 트랜지스터들이 PBTS를 받지 않고 그 전기적 특성이 회복된다. 우수 번째 스테이지(EST)의 구동 기간 내에서 적어도 일부 구간이 기수 번째 스테이지(OST)의 회복 기간으로 할당된다. 기수 번째 스테이지(OST)의 회복 기간 동안 우수 번째 스테이지(EST)의 제어 노드들(Qo, Qbo)은 방전 상태를 유지하여 트랜지스터들이 PBTS를 받지 않고 그 전기적 특성이 회복된다. 이를 위하여, 전원과 클럭이 기수 번째 및 우수 번째 스테이지들(OST, EST)에 교번적으로 인가된다. 기수 번째 및 우수 번째 스테이지들(OST, EST)이 교번 구동할 때 출력 파형이 안정적으로 출력될 수 있도록 기수 번째 및 우수 번째 스테이지들(OST, EST)의 구동 기간이 소정 구간 동안 중첩될 수 있다. 스테이지들에 인가되는 전원이 스위칭될 때 스테이지들(OST, EST)의 VDD 노드들에 연결된 기생 용량으로 인하여 출력 신호의 파형이 왜곡될 수 있기 때문에 전원과 클럭을 동시에 온/오프하지 않고 미리 설정된 시퀀스(sequence)로 전원과 클럭이 온/오프된다.

우수 번째 스테이지(EST)의 전원(EGVDD1)과 시프트 클럭(ECLK(n-1), ECLK(n))은 소정의 시간차를 두고 우수 번째 스테이지(EST)의 전원(EGVDD1)과 시프트 클럭(ECLK(n-1), ECLK(n))과 교번된다. 우수 번째 스테이지(EST)의 회로 구성은 기수 번째 스테이지(OST)와 실질적으로 동일하다.

우수 번째 스테이지(EST)는 Q 노드(Qe), Qb 노드(Qbe), 제1 회로부(712), 제2 회로부(722), 및 제3 회로부(732)를 포함한다. 우수 번째 스테이지(EST)를 포함한 우수 번째 스테이지들에 N 상(phase)의 제2 시프트 클럭이 인가된다. 제2 시프트 클럭은 제n-1 시프트 클럭(ECLK(n-1))과 제n 시프트 클럭(ECLK(n))을 포함할 수 있다.

제1 회로부(712)는 제n 시프트 클럭(ECLK1(n))이 게이트 온 전압 이상의 전압일 때 이전 스테이지로부터의 캐리 신호(CE(n-1))의 전압을 Q 노드(Qe)에 공급하여 Q 노드(Qe)를 충전한다. 제n 시프트 클럭(ECLK(n))은 우수 번째 스테이지들에 인가된다. 제1 회로부(711)는 제1 내지 제3 트랜지스터(T1, T2, T3)를 포함한다. 한편, 우수 번째 스테이지들 중에서 캐리 신호가 인가되지 않는 첫 번째 스테이지의 VST 노드(60) 에 스타트 펄스가 인가된다.

제1 트랜지스터(T1)는 제n 시프트 클럭(ECLK(n))이 게이트 온 전압 이상의 전압일 때 턴-온되어 VST 노드(60)를 제1 노드(Qhe)에 연결하여 제n-1 캐리 신호(CE(n-1))의 전압을 제1 노드(Qhe)에 공급한다. 제n-1 캐리 신호(CE(n-1))는 캐리 라인과 연결된 VST 노드(60)를 통해 제n-1 기수 번째 스테이지로부터 기수 번째 스테이지(EST)에 공급된다. 제1 트랜지스터(T1)는 제n 시프트 클럭(ECLK(n))이 인가되는 우수 번째 스테이지(EST)의 제1 CLK 노드(61)에 연결된 게이트, 우수 번째 스테이지(EST)의 VST 노드(60)에 연결된 제1 전극, 및 우수 번째 스테이지(EST)의 제1 노드(Qhe)에 연결된 제2 전극을 포함한다.

제2 트랜지스터(T2)는 제n 시프트 클럭(ECLK(n))이 게이트 온 전압 이상의 전압일 때 턴-온되어 제1 노드(Qhe)의 전압을 Q 노드(Qe)에 공급하여 Q 노드를 충전한다. 제2 트랜지스터(T2)는 우수 번째 스테이지(EST)의 제1 CLK 노드(61)에 연결된 게이트, 우수 번째 스테이지(EST)의 제1 노드(Qhe)에 연결된 제1 전극, 및 우수 번째 스테이지(EST)의 Q 노드(Qe)에 연결된 제2 전극을 포함한다.

제3 트랜지스터(T3)는 Q 노드(Qe)가 충전될 때 턴-온되어 제1 VDD 전압 (EGVDD1)이 공급되는 제1 VDD 노드(63)를 제1 노드(Qhe)에 연결한다. 제3 트랜지스터(T3)는 우수 번째 스테이지(EST)의 Q 노드(Qe)에 연결된 게이트, 우수 번째 스테이지(EST)의 제1 VDD 노드(63)에 연결된 제1 전극, 및 우수 번째 스테이지(EST)의 제1 노드(Qhe)에 연결된 제2 전극을 포함한다. 제1 VDD 전압(GVDD2)은 기수 번째 스테이지(OST)의 제1 VDD 노드(93)를 통해 기수 번째 스테이지(OST)에 공급된다.

제2 회로부(722)의 인버터 회로는 제4a 트랜지스터(T4), 제4b 트랜지스터(T4q1), 제4c 트랜지스터(T4q2), 제5a 트랜지스터(T5q1), 및 제5b 트랜지스터(T5q2)를 포함한다. 제2 회로부(721)는 캐리 신호 출력부를 더 포함한다. 캐리 신호 출력부는 트랜지스터들(T6, T7)을 포함한다.

제4a 트랜지스터(T4)는 제2 노드(NET2)의 전압이 게이트 온 전압 이상의 전압일 때 턴-온되어 제1 VDD 노드(63)를 Qb 노드(Qbe)에 연결함으로써 Qb 노드(Qbe)를 게이트 온 전압 이상의 전압으로 충전시킨다. 제4a 트랜지스터(T4)는 우수 번째 스테이지(EST)의 제2 노드(NET2)에 연결된 게이트, 우수 번째 스테이지(EST)의 제1 VDD 노드(63)에 연결된 제1 전극, 및 우수 번째 스테이지(EST)의 Qb 노드(Qbe)에 연결된 제2 전극을 포함한다.

우수 번째 스테이지(EST)의 제2 노드(NET2)는 커패시터 커플링(Capacitor coupling)을 통해 제n-1 시프트 클럭(ECLK(n-1))의 전압으로 충전될 수 있다. 이를 위하여, 제1 커패시터(C1)가 제2 CLK 노드(62)와 제2 노드(NET2) 사이에 연결될 수 있다. 제n-1 시프트 클럭(ECLK(n-1))은 제2 CLK 노드(62)에 인가된다.

제4b 트랜지스터(T4q1)는 제1 노드(Qhe)의 전압이 게이트 온 전압 이상의 전압일 때 턴-온되어 제2 노드(NET2)를 제1 VSS 전압(GVSS1)이 인가되는 제1 VSS 노드(64)에 연결하여 제2 노드(NET2)를 방전시킨다. 제4b 트랜지스터(T4q1)는 우수 번째 스테이지(EST)의 제1 노드(Qhe)에 연결된 게이트, 우수 번째 스테이지(EST)의 제2 노드(NET2)에 연결된 제1 전극, 및 제1 VSS 노드(64)에 연결된 제2 전극을 포함한다.

제4c 트랜지스터(T4q2)는 기수 번째 스테이지(EST)의 제1 노드(Qho)의 전압이 게이트 온 전압 이상의 전압일 때 턴-온되어 제2 노드(NET2)를 제1 VSS 노드(64)에 연결하여 제2 노드(NET2)를 방전시킨다. 제4c 트랜지스터(T4q2)는 기수 번째 스테이지(OST)의 제1 노드(Qho)에 연결된 게이트, 우수 번째 스테이지(EST)의 제2 노드(NET2)에 연결된 제1 전극, 및 제1 VSS 노드(64)에 연결된 제2 전극을 포함한다.

기수 번째 스테이지(OST)에서 제4b 트랜지스터(T4q1)의 게이트는 기수 번째 스테이지(OST)의 제1 노드(Qho)에 연결되고, 제4c 트랜지스터(T4q2)의 게이트는 우수 번째 스테이지(EST)의 제1 노드(Qhe)에 연결된다. 우수 번째 스테이지(EST)에서 제4b 트랜지스터(T4q1)의 게이트는 우수 번째 스테이지(EST)의 제1 노드(Qhe)에 연결되고, 제4c 트랜지스터(T4q2)의 게이트는 기수 번째 스테이지(OST)의 제1 노드(Qho)에 연결된다. 따라서, 기수 번째 및 우수 번째 스테이지(EST)의 제4b 및 제4b 트랜지스터들(T4q1,T4q2)은 교대로 온/오프되어 그 누적 스트레스가 감소될 수 있다.

제5a 트랜지스터(T5q1)는 제1 노드(Qhe)의 전압이 게이트 온 전압 이상의 전압일 때 턴-온되어 Qb 노드(Qbe)를 제2 VSS 노드(95)에 연결하여 Qb 노드(Qbe)의 전압을 제2 VSS 전압(GVSS2)까지 방전시킨다. 제5a 트랜지스터(T5q1)는 우수 번째 스테이지(EST)의 제1 노드(Qhe)에 연결된 게이트, 우수 번째 스테이지(EST)의 Qb 노드(Qbe)에 연결된 제1 전극, 및 제2 VSS 노드(65)에 연결된 제2 전극을 포함한다.

제5b 트랜지스터(T5q2)는 기수 번째 스테이지(OST)의 제1 노드(Qho)의 전압이 게이트 온 전압 이상의 전압일 때 턴-온되어 Qb 노드(Qbe)를 제2 VSS 노드(65)에 연결하여 Qb 노드(Qbe)의 전압을 제2 VSS 전압(GVSS2)까지 방전시킨다. 제5b 트랜지스터(T5q2)는 기수 번째 스테이지(OST)의 제1 노드(Qho)에 연결된 게이트, 우수 번째 스테이지(EST)의 Qb 노드(Qbe)에 연결된 제1 전극, 및 제2 VSS 노드(65)에 연결된 제2 전극을 포함한다.

기수 번째 스테이지(OST)에서 제5a 트랜지스터(T5q1)의 게이트는 기수 번째 스테이지(OST)의 제1 노드(Qho)에 연결되고, 제5b 트랜지스터(T5q2)의 게이트는 우수 번째 스테이지(EST)의 제1 노드(Qhe)에 연결된다. 우수 번째 스테이지(EST)에서 제5a 트랜지스터(T5q1)의 게이트는 우수 번째 스테이지(EST)의 제1 노드(Qhe)에 연결되고, 제5b 트랜지스터(T5q2)의 게이트는 기수 번째 스테이지(OST)의 제1 노드(Qho)에 연결된다. 따라서, 기수 번째 및 우수 번째 스테이지(EST)의 제4b 및 제4b 트랜지스터들(T4q1,T4q2)은 교대로 온/오프되어 그 누적 스트레스가 감소될 수 있다.

제6 트랜지스터(T6)는 Q 노드(Qe)의 전압이 게이트 온 전압 이상의 전압일 때 턴-온되어 제1 VDD 노드(63)를 제1 출력 노드(66)에 연결한다. 이 때, 제1 출력 노드(66)에 제1 VDD 전압(EGVDD1)이 공급되어 제1 출력 노드(66)가 충전된다. 제1 출력 노드(66)가 충전될 때 제n 캐리 신호(CE(n))의 라이징 에지에서 제1 출력 노드(66)의 전압이 높아진다. 제6 트랜지스터(T6)는 우수 번째 스테이지(EST)의 Q 노드(Qe)에 연결된 게이트, 우수 번째 스테이지(EST)의 제1 VDD 노드(63)에 연결된 제1 전극, 및 우수 번째 스테이지(EST)의 제1 출력 노드(66)에 연결된 제2 전극을 포함한다.

제7 트랜지스터(T7)는 Qb 노드(Qbe)의 전압이 게이트 온 전압 이상의 전압일 때 턴-온되어 제1 출력 노드(66)를 제2 VSS 노드(65)에 연결하여 제1 출력 노드(66)를 방전한다. 제1 출력 노드(66)가 방전될 때 캐리 신호(CE (n))의 폴링 에지에서 제1 출력 노드(66)의 전압이 낮아진다. 제7 트랜지스터(T7)는 우수 번째 스테이지(EST)의 Qb 노드(Qbo)에 연결된 게이트, 우수 번째 스테이지(EST)의 제1 출력 노드(66)에 연결된 제1 전극, 및 제2 VSS 노드(65)에 연결된 제2 전극을 포함한다.

제3 회로부(732)는 Q 노드(Qe)가 충전될 때 제2 VDD 전압(EGVDD2)으로 제2 출력 노드(97)를 충전시키고, Qb 노드(Qbe)가 충전될 때 제2 출력 노드(97)의 전압을 방전시켜 EM 신호의 펄스를 출력한다. 제3 회로부(732)는 버퍼 트랜지스터들(T8, T9)을 포함한다.

제8 트랜지스터(T8)는 Q 노드(Qe)의 전압이 게이트 온 전압 이상의 전압일 때 턴-온되어 제2 VDD 노드(68)를 제2 출력 노드(97)에 연결하여 제2 출력 노드(97)를 충전하는 풀업 트랜지스터이다. 제2 출력 노드(97)가 충전될 때, EM 신호의 라이징 에지에서 제2 출력 노드(97)의 전압이 높아진다. 제2 VDD 전압(EGVDD2)은 우수 번째 스테이지(EST)의 제2 VDD 노드(68)에 공급된다. 제8 트랜지스터(T8)는 우수 번째 스테이지(EST)의 Q 노드(Qe)에 연결된 게이트, 우수 번째 스테이지(EST)의 제2 VDD 노드(68)에 연결된 제1 전극, 및 제2 출력 노드(97)에 연결된 제2 전극을 포함한다.

제2 커패시터(C2)는 우수 번째 스테이지(EST)의 Q 노드(Qe)와 제2 출력 노드(97) 사이에 연결될 수 있다. 제2 커패시터(C2)는 제8 트랜지스터(T8)가 턴-온될 때 Q 노드(Qe)의 전압을 부스팅한다.

제9 트랜지스터(T9)는 Qb 노드(Qbe)의 전압이 게이트 온 전압 이상의 전압일 때 턴-온되어 제2 출력 노드(97)를 제3 VSS 노드(69)에 연결하여 제2 출력 노드(97)의 전압을 제1 VSS 전압(GVSS0=GVSS1)까지 방전시키는 풀다운 트랜지스터이다. 제2 출력 노드(97)가 방전될 때 EM 신호의 폴링 에지에서 제2 출력 노드(97)의 전압이 낮아진다. 제9 트랜지스터(T9)는 우수 번째 스테이지(EST)의 Qb 노드(Qbe)에 연결된 게이트, 우수 번째 스테이지(EST)의 제2 출력 노드(97)에 연결된 제1 전극, 및 제3 VSS 노드(69)에 연결된 제2 전극을 포함한다.

기수 번째 및 우수 번째 스테이지들(OST, EST)에서 EM 신호가 출력되는 제2 출력 노드(97)는 서로 연결되어 픽셀 어레이의 게이트 라인에 연결된다. 따라서, 기수 번째 및 우수 번째 스테이지들(OST, EST) 중 어느 하나라도 구동되면 EM 신호가 정상적으로 출력될 수 있다. 전술한 바와 같이 기수 번째 및 우수 번째 스테이지들(OST, EST)이 교번 구동되어 어느 하나가 구동되지 않고 회복하고 있을 때에도 EM 신호가 픽셀 어레이(AA)의 게이트 라인에 인가될 수 있다.

도 15는 도 14에 도시된 회로의 제어 노드들(Q, Qb)과 출력 신호(EMOUT)을 보여 주는 시뮬레이션 파형도이다. 시뮬레이션에서 기수 번째 스테이지들과 우수 번째 스테이지들에 도 18과 같은 스타트 펄스, 클럭, 및 전원이 인가되었다. 도 15에서 “EMOUT”은 EM 구동부(122)의 출력 신호 즉, EM 신호이다. “Odd Stage Q node”는 기수 번째 스테이지들의 Q 노드(Qo)이다. “Even Stage Q node”는 우수 번째 스테이지들의 Q 노드(Qe)이다. “Odd Stage Qb node”는 기수 번째 스테이지들의 Qb 노드(Qbo)이다. “Even Stage Qb node”는 우수 번째 스테이지들의 Qb 노드(Qbe)이다.

도 15에서 알 수 있는 바와 같이, EM 구동부가 구동되는 동안 즉, EM 신호와 캐리 신호가 출력 되는 기간은 기수 번째 스테이지(OST)만 구동되는 제1 회복 구간(Odd stage만 구동), 기수 번째 및 우수 번째 스테이지들(OST, EST)이 동시에 구동되는 중첩 구동 구간(Odd/Even Stage 모두 구동), 그리고 우수 번째 스테이지(EST)만 구동되는 제2 회복 구간(Even stage만 구동)으로 나뉘어질 수 있다.

제1 회복 구간 동안, 기수 번째 스테이지(OST)의 Q 노드(Qo)와 Qb 노드(Qbo)는 충전되는 반면, 우수 번째 스테이지(EST)의 Q 노드(Qe)와 Qb 노드(Qbe)는 방전된다. 따라서, 제1 회복 구간 동안 기수 번째 스테이지(OST)의 트랜지스터들은 PBTS를 받는 반면, 우수 번째 스테이지(EST)의 트랜지스터들은 PBTS를 받지 않고 구동되지 않기 때문에 그 전기적 특성이 회복될 수 있다. 제1 회복 구간 동안, 기수 번째 스테이지(OST)로부터 출력 신호(EMOUT)가 발생된다.

중첩 구동 구간 동안, 기수 번째 및 우수 번째 스테이지(OST, EST)의 Q 노드들(Qo, Qe)과 Qb 노드들(Qbo, Qbe)는 동기되어 충전된다. 따라서, 중첩 구동 구간 동안 기수 번째 및 우수 번째 스테이지들(OST, EST)이 동시에 구동되어 동시에 출력 신호(EMOUT)를 발생한다.

제2 회복 구간 동안, 우수 번째 스테이지(EST)의 Q 노드(Qe)와 Qb 노드(Qbe)는 충전되는 반면, 기수 번째 스테이지(OST)의 Q 노드(Qo)와 Qb 노드(Qbo)는 방전된다. 따라서, 제2 회복 구간 동안 우수 번째 스테이지(EST)의 트랜지스터들은 PBTS를 받는 반면, 기수 번째 스테이지(OST)의 트랜지스터들은 PBTS를 받지 않고 구동되지 않기 때문에 그 전기적 특성이 회복될 수 있다. 제2 회복 구간 동안, 우수 번째 스테이지(EST)로부터 출력 신호(EMOUT)가 발생된다.

도 16은 도 14에 도시된 회로에서 인버터 회로에서 커패시터 커플링을 이용한 정전 전류 차단 효과를 보여 주는 회로도이다. 도 17은 도 16에 도시된 인버터 회로에 연결된 제1 및 제2 노드의 전압을 보여 주는 파형도이다.

도 16 및 도 17을 참조하면, 인버터 회로에 커패시터(C1)를 통해 제n-1 시프트 클럭(EMCLK(n-1))이 인가된다. 커패시터(C1)에 의해 정적 전류(Static current)가 차단된다. 정적 전류는 트랜지스터의 오프 상태에서 흐르는 누설 전류를 포함한다. 정적 전류가 시프트 레지스터들에서 흐르면 하단 스테이지로 갈수록 전류량이 증가하여 소비 전력이 증가될 뿐 아니라 시프트 레지스터의 발열과 오동작이 초래될 수 있다.

제1 노드(Qh)의 전압이 게이트 온 전압(Qh=High)일 때 제4b 또는 제4c 트랜지스터(T4q)가 턴-온되어 제2 노드(NET1)가 제1 VSS 노드에 연결되어 제2 노드(NET)가 GVSS1까지 방전된다. 이 때, Qb 노드가 제5a 또는 제5b 트랜지스터(T5q)를 통해 제2 VSS 노드에 연결되어 GVSS2까지 방전된다.

제1 노드(Qh)의 전압이 게이트 오프 전압(Qh=Low)일 때 제4b 또는 제4c 트랜지스터(T4q)가 턴-오프되기 때문에 제2 노드(NET1)는 플로팅(floating)되어 시프트 클럭(EMCLK(n-1)에 의해 주기적으로 충전되어 리프레쉬(refresh)된다.

기수 번째 스테이지들 중에서 첫 번째 스테이지에 인가되는 스타트 펄스와, 우수 번째 스테이지들 중에서 첫 번째 스테이지에 인가되는 스타트 펄스가 분리된다. 상기 기수 번째 스테이지들에 인가되는 클럭 신호와, 상기 우수 번째 스테이지들에 인가되는 클럭 신호가 분리된다. 상기 기수 번째 스테이지들에 인가되는 고전위 전원 전압들과, 상기 우수 번째 스테이지들에 인가되는 고전위 전원 전압들이 분리된다.

도 18에서 알 수 있는 바와 같이 상기 기수 번째 스테이지들에 인가되는 스타트 펄스의 라이징 시점 및 폴링 시점과, 상기 우수 번째 스테이지들에 인가되는 스타트 펄스의 라이징 및 폴링 시점 간에 시간 차이가 설정된다. 상기 기수 번째 스테이지들에 인가되는 클럭 신호의 라이징 시점 및 폴링 시점과, 상기 우수 번째 스테이지들에 인가되는 클럭 신호의 라이징 및 폴링 시점 간에 시간 차이가 설정된다. 상기 기수 번째 스테이지들에 인가되는 고전위 전원 전압들의 라이징 및 폴링 시점과, 상기 기수 번째 스테이지들에 인가되는 고전위 전원 전압의 라이징 및 폴링 시점 사이에 시간 차이가 설정된다.

도 18은 도 14에 도시된 기수 번째 및 우수 번째 스테이지의 입력 전원 및 게이트 타이밍 제어 신호를 보여 주는 파형도이다. 도 18에서 OVST는 기수 번째 스테이지들 중에서 캐리 신호가 입력되지 않는 스테이지에 인가되는 스타트 펄스이다. EVST는 우수 번째 스테이지들 중에서 캐리 신호가 입력되지 않는 스테이지에 인가되는 스타트 펄스이다.

도 18을 참조하면, 기수 번째 및 우수 번째 스테이지들(OST, EST)에 전원이 인가될 때 기생 용량으로 인한 오동작을 방지하기 위하여 스타트 펄스(OVST, EVST), 고전위 전원 전압(OGVDD1, EGVDD1), 시프트 클럭(OCLK, ECLK)은 전압이 라이징되는 온 시퀀스(또는 rising sequence)와, 전압이 폴링되는 오프 시퀀스(또는 falling sequence)를 따라 순차적으로 라이징되고 폴링된다. 온 시퀀스에서 아래와 같이 시프트 클럭(OCLK, ECLK)이 라이징된 후에 고전위 전원 전압(OGVDD1, OGVDD2, EGVDD1, EGVDD2)이 라이징된다. 이어서, 스타트 펄스(OVST, EVST)가 고전위 전원 전압(OGVDD1, EGVDD1)이 라이징된 후에 라이징된다. 오프 시퀀스는 온 시퀀스의 역순으로 전원과 게이트 타이밍 신호의 전압이 폴링된다. 오프 시퀀스에서 스타트 펄스(OVST, EVST)가 폴링된 후 고전위 전원 전압(OGVDD1, OGVDD2, EGVDD1, EGVDD2)이 폴링된다. 이어서, 고전위 전원 전압(OGVDD1, EGVDD1)이 폴링된 후에 시프트 클럭(OCLK, ECLK)가 폴링된다.

Rising sequence: CLK(OCLK, ECLK) -> GVDD(OGVDD1, OGVDD1, EGVDD1, EGVDD2) -> VST(OVST, EVST)

Falling sequence: VST(OVST, EVST) -> GVDD(OGVDD1, OGVDD1, EGVDD1, EGVDD2) -> CLK(OCLK, ECLK)

EM 구동부의 구동 기간은 제1 회복 구간(P1), 중첩 구동 구간(P4), 및 제2 회복 구간(P7)으로 나뉘어질 수 있다. 제1 회복 구간(P1)과 중첩 구동 구간(P4) 사이에 기수 번째 스테이지(OST)의 Q 노드의 초기화 및 QB 노드의 인버팅 대기 구간(P2)과, Qb 노드의 전압이 충전되어 안정적으로 유지되는 Qb 동기화 및 정상화 구간(P3)이 있을 수 있다. 중첩 구동 구간(P4)과 제2 회복 구간(P7) 사이에 기수 번째 스테이지(OST)의 Q 노드가 방전되는 구간(P5)과, 고전위 전원 전압(OGVDD1)이 폴링되는 구간(P6)이 있을 수 있다.

본 발명은 EM 구동부를 구성하는 기수 번째 스테이지와 우수 번째 스테이지을 교번 구동하여 스테이지들 각각을 50% 이하의 듀티비(duty ration)로 구동하여 트랜지스터들의 스트레스를 줄여 신뢰성을 향상시킬 수 있다.

도 19 및 도 20은 도 14에 도시된 EM 구동부의 스테이지들과 픽셀 어레이의 게이트 라인들이 연결되는 예를 보여 주는 도면들이다. 도 19 및 도 20에서 GL1~GL4은 EM 신호가 인가되는 게이트 라인들이다.

도 19를 참조하면, 기수 번째 스테이지들(OST(n-1) 내지 OST(n+2))은 캐리 라인을 통해 종속적으로 연결된다. 기수 번째 스테이지들(OST(n-1) 내지 OST(n+2)) 중에서, 첫 번째 스테이지는 스타트 펄스를 입력 받는다. 기수 번째 스테이지들(OST(n-1) 내지 OST(n+2))은 스타트 펄스 또는 캐리 신호(CO(n-2) 내지 CO(n+2))와, 시프트 클럭(OCLK)을 입력 받아 출력 신호를 순차적으로 발생한다.

우수 번째 스테이지들(EST(n-1) 내지 EST(n+2))은 캐리 라인을 통해 종속적으로 연결된다. 우수 번째 스테이지들(EST(n-1) 내지 EST(n+2)) 중에서, 첫 번째 스테이지는 스타트 펄스를 입력 받는다. 우수 번째 스테이지들(EST(n-1) 내지 EST(n+2))은 스타트 펄스 또는 캐리 신호(CO(n-2) 내지 CO(n+2))와, 시프트 클럭(ECLK)을 입력 받아 출력 신호를 순차적으로 발생한다.

기수 번째 스테이지들(OST(n-1) 내지 OST(n+2))과 우수 번째 스테이지들(EST(n-1) 내지 EST(n+2))은 동기되어 게이트 라인들(GL1~GL4)의 양단에서 동시에 EM 신호를 공급하고, 그 EM 신호를 시프트한다. 출력 노드들이 서로 연결된 하나의 기수 번째 스테이지와 하나의 우수 번째 스테이지 중 적어도 어느 하나로부터 출력된 EM 신호는 하나의 게이트 라인 또는 두 개의 게이트 라인에 동시에 인가될 수 있다.

도 20를 참조하면, 기수 번째 스테이지들(OST(n-1) 및 OST(n))은 캐리 라인을 통해 종속적으로 연결된다. 기수 번째 스테이지들(OST(n-1) 및 OST(n)) 중에서, 첫 번째 스테이지는 스타트 펄스를 입력 받는다. 기수 번째 스테이지들(OST(n-1) 및 OST(n))은 스타트 펄스 또는 캐리 신호(CO(n-1) 내지 CO(n))와, 시프트 클럭(OCLK)을 입력 받아 출력 신호를 순차적으로 발생한다.

우수 번째 스테이지들(EST(n-1) 및 EST(n))은 캐리 라인을 통해 종속적으로 연결된다. 우수 번째 스테이지들(EST(n-1) 및 EST(n)) 중에서, 첫 번째 스테이지는 스타트 펄스를 입력 받는다. 우수 번째 스테이지들(EST(n-1) 및 EST(n))은 스타트 펄스 또는 캐리 신호(CO(n-1) 내지 CO(n))와, 시프트 클럭(ECLK)을 입력 받아 출력 신호를 순차적으로 발생한다.

서로 연결된 기수 번째 스테이지들(OST(n-1) 및 OST(n))과 우수 번째 스테이지들(EST(n-1)과 EST(n))은 동기되어 게이트 라인들(GL1~GL4)의 일단에 동시에 EM 신호를 공급하고, 그 EM 신호를 시프트한다. 출력 노드들이 서로 연결된 이웃한 기수 번째 스테이지과 우수 번째 스테이지 중 적어도 어느 하나로부터 출력된 EM 신호는 하나의 게이트 라인 또는 두 개의 게이트 라인에 동시에 인가될 수 있다.

도 19 및 도 20에 도시된 스테이지들과 게이트 라인들의 연결 구조는 도 8 및 도 11에 도시된 EM 구동부의 스테이지들에도 적용될 수 있다. 기수 번째 스테이지들과 우수 번째 스테이지들을 교번 구동하는 실시예는 EM 구동부 뿐만 아니라, 스캔 구동부에도 적용될 수 있다.

본 발명의 게이트 구동부와 이를 이용한 표시장치의 다양한 실시예들은 다음과 설명될 수 있다.

실시예 1: 본 발명의 게이트 구동부는 클럭 신호를 입력 받고, 이전 스테이지로부터의 캐리 신호가 인가되는 캐리 라인을 경유하여 종속적으로 연결된 다수의 스테이지들을 포함한다.

제n(n은 양의 정수) 스테이지는 제n-1 스테이지로부터의 제n-1 캐리 신호와 상기 클럭 신호를 입력 받아 제1 제어 노드를 충전하는 제1 회로부; 제1 고전위 전원 전압, 제1 저전위 전원 전압, 및 제2 저전위 전원 전압을 이용하여 상기 제1 제어 노드의 충전 기간 중 적어도 일부에 제2 제어 노드를 방전하는 인버터 회로를 포함하고, 제1 출력 노드를 통해 제n 캐리 신호를 출력하는 제2 회로부; 및 상기 제1 제어 노드가 충전될 때 제2 고전위 전원 전압으로 제2 출력 노드를 충전시키고, 상기 제2 노드가 충전될 때 상기 제2 출력 노드를 상기 제1 저전위 전압 전압까지 방전시켜 게이트 신호의 펄스를 출력하는 제3 회로부를 포함한다.

실시예 2: 상기 클럭 신호의 하이 전압이 상기 제1 고전위 전원 전압 보다 낮을 수 있다.

실시예 3: 상기 제1 저전위 전원 전압이 상기 제2 전원 전압 보다 높을 수 있다.

실시예 4: 상기 제1 회로부는 상기 클럭 신호가 하이 전압일 때 턴-온되어 상기 제n-1 캐리 신호가 인가되는 캐리 라인을 제1 노드(81)에 연결하는 제1 트랜지스터(T1); 상기 클럭 신호가 하이 전압일 때 턴-온되어 상기 제1 노드의 전압을 상기 제1 제어 노드에 공급하는 제2 트랜지스터(T2); 및 상기 제1 제어 노드가 충전될 때 턴-온되어 상기 제1 고전위 전원 전압이 인가되는 제1 VDD 노드를 상기 제1 노드에 연결하는 제3 트랜지스터(T3)를 포함할 수 있다.

실시예 5: 상기 제2 회로부는 제2 노드의 전압이 하이 전압일 때 턴-온되어 상기 제1 VDD 노드를 상기 제2 제어 노드에 연결하는 제4a 트랜지스터; 상기 제n-1 스테이지의 제2 노드의 전압이 하이 전압일 때 턴-온되어 상기 제1 VDD 노드를 상기 제2 노드에 연결하는 제4b 트랜지스터; 및 상기 제1 제어 노드의 전압의 하이 전압일 때 턴-온되어 상기 제2 노드를 상기 제1 저전위 전원 전압이 공급되는 제1 VSS 노드에 연결하는 제4c 트랜지스터를 포함할 수 있다.

실시예 6: 상기 제4a 트랜지스터는 상기 제2 노드에 연결된 게이트, 상기 제1 VDD 노드에 연결된 제1 전극, 및 상기 제2 제어 노드에 연결된 제2 전극을 포함할 수 있다.

상기 제2 회로부는 상기 제4a 트랜지스터의 게이트와 제2 전극 사이에 연결된 제1 커패시터(C1)를 더 포함할 수 있다.

실시예 7: 상기 제2 회로부는 상기 제1 제어 노드의 전압이 하이 전압일 때 턴-온되어 상기 제2 제어 노드를 상기 제2 저전위 전원 전압이 공급되는 제2 VSS 노드에 연결하는 제5a 트랜지스터(T5A); 및 상기 제n-1 캐리 신호의 전압이 하이 전압일 때 턴-온되어 상기 제2 제어 노드를 상기 제2 VSS 노드에 연결하는 제5b 트랜지스터(T5B)를 더 포함할 수 있다.

실시예 8: 상기 제2 회로부는 상기 제1 제어 노드의 전압이 하이 전압일 때 턴-온되어 상기 제1 VDD 노드를 상기 제1 출력 노드에 연결하는 제6 트랜지스터(T6); 및 상기 제2 제어 노드의 전압이 하이 전압일 때 턴-온되어 상기 제1 출력 노드를 상기 제2 VSS 노드에 연결하는 제7 트랜지스터(T7)를 더 포함할 수 있다.

실시예 9: 상기 제3 회로부는 상기 제1 제어 노드의 전압이 하이 전압일 때 턴-온되어 상기 제2 고전위 전원 전압이 인가되는 제2 VDD 노드를 제2 출력 노드에 연결하는 제8 트랜지스터(T8); 및 상기 제2 제어 노드의 전압이 하이 전압일 때 턴-온되어 상기 제2 출력 노드를 상기 제1 VSS 노드에 연결하는 제9 트랜지스터(T9)를 포함할 수 있다.

실시예 10: 상기 제2 회로부는 제2 노드의 전압이 하이 전압일 때 턴-온되어 상기 제1 VDD 노드를 상기 제2 제어 노드에 연결하는 제4a 트랜지스터; 상기 제n-1 스테이지의 제2 노드의 전압이 하이 전압일 때 턴-온되어 상기 제1 VDD 노드를 상기 제2 노드에 연결하는 제4b 트랜지스터; 및 상기 제1 노드의 전압의 하이 전압일 때 턴-온되어 상기 제2 노드를 상기 제1 저전위 전원 전압이 공급되는 제1 VSS 노드에 연결하는 제4c 트랜지스터를 포함할 수 있다.

실시예 11: 상기 제4a 트랜지스터는 상기 제2 노드에 연결된 게이트, 상기 제1 VDD 노드에 연결된 제1 전극, 및 상기 제2 제어 노드에 연결된 제2 전극을 포함할 수 있다.

상기 제4b 트랜지스터는 상기 캐리 라인에 연결된 게이트, 상기 제1 VDD 노드에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함할 수 있다.

상기 제4c 트랜지스터는 상기 제1 노드에 연결된 게이트, 상기 제2 노드에 연결된 제1 전극, 및 상기 제1 VSS 노드에 연결된 제2 전극을 포함할 수 있다.

실시예 12: 상기 제2 회로부는 상기 제1 노드의 전압이 하이 전압일 때 턴-온되어 상기 제2 제어 노드를 상기 제2 저전위 전원 전압이 공급되는 제2 VSS 노드에 연결하는 제5a 트랜지스터(T5A); 및 상기 제n-1 캐리 신호의 전압이 하이 전압일 때 턴-온되어 상기 제2 제어 노드를 상기 제2 VSS 노드에 연결하는 제5b 트랜지스터(T5B)를 더 포함할 수 있다.

실시예 13: 상기 제5a 트랜지스터는 상기 제1 노드에 연결된 게이트, 상기 제2 제어 노드에 연결된 제1 전극, 및 상기 제2 VSS 노드에 연결된 제2 전극을 포함할 수 있다.

상기 제5b 트랜지스터는 상기 캐리 라인에 연결된 게이트, 상기 제2 제어 노드에 연결된 제1 전극, 및 상기 제2 VSS 노드에 연결된 제2 전극을 포함할 수 있다.

실시예 14: 상기 제2 회로부는 상기 제1 제어 노드의 전압이 하이 전압일 때 턴-온되어 상기 제1 VDD 노드를 상기 제1 출력 노드에 연결하는 제6 트랜지스터(T6); 및 상기 제2 제어 노드의 전압이 하이 전압일 때 턴-온되어 상기 제1 출력 노드를 상기 제2 VSS 노드에 연결하는 제7 트랜지스터(T7)를 더 포함할 수 있다.

실시예 15: 상기 제3 회로부는 상기 제1 제어 노드의 전압이 하이 전압일 때 턴-온되어 상기 제2 고전위 전원 전압이 인가되는 제2 VDD 노드를 제2 출력 노드에 연결하는 제8 트랜지스터(T8); 및 상기 제2 제어 노드의 전압이 하이 전압일 때 턴-온되어 상기 제2 출력 노드를 상기 제1 VSS 노드에 연결하는 제9 트랜지스터(T9)를 포함할 수 있다.

실시예 16: 상기 제3 회로부는 상기 제1 제어 노드와 상기 제2 출력 노드 사이에 연결된 제2 커패시터(C2)를 더 포함할 수 있다.

실시예 17: 상기 스테이지들은 도 14 내지 도 18에 도시된 바와 같이 상기 제2 출력 노드가 서로 연결된 기수 번째 스테이지와 우수 번째 스테이지를 포함한다.

상기 제2 출력 노드를 통해 상기 게이트 신호의 펄스가 출력되는 구동 기간은 상기 기수 번째 스테이지가 구동되어 상기 게이트 신호가 상기 제2 출력 노드를 통해 출력하고 상기 우수 번째 스테이지의 상기 제1 및 제2 제어 노드들이 방전되는 제1 회복 구간과, 상기 우수 번째 스테이지가 구동되어 상기 게이트 신호가 상기 제2 출력 노드를 통해 출력되고 상기 기수 번째 스테이지의 상기 제1 및 제2 제어 노드들이 방전되는 제2 회복 구간과, 상기 제1 회복 구간 및 상기 제2 회복 구간 사이에서 상기 기수 번째 스테이지와 상기 우수 번째 스테이지가 구동되어 상기 게이트 신호가 상기 제2 출력 노드를 통해 출력되는 중첩 구동 구간을 포함한다.

실시예 18: 도 19 및 도 20에 도시된 바와 같이, 상기 기수 번째 스테이지로부터 출력된 상기 캐리 신호는 다음 기수 번째 스테이지에 입력된다. 상기 우수 번째 스테이지로부터 출력된 상기 캐리 신호는 다음 우수 번째 스테이지에 입력된다.

실시예 19: 도 14 내지 도 18에 도시된 바와 같이 기수 번째 스테이지들 중에서 첫 번째 스테이지에 인가되는 스타트 펄스와, 우수 번째 스테이지들 중에서 첫 번째 스테이지에 인가되는 스타트 펄스가 분리된다. 상기 기수 번째 스테이지들에 인가되는 클럭 신호와, 상기 우수 번째 스테이지들에 인가되는 클럭 신호가 분리된다. 상기 기수 번째 스테이지들에 인가되는 고전위 전원 전압들과, 상기 우수 번째 스테이지들에 인가되는 고전위 전원 전압들이 분리된다.

실시예 20: 도 14 내지 도 18에 도시된 바와 같이 상기 기수 번째 스테이지들에 인가되는 스타트 펄스의 라이징 시점 및 폴링 시점과, 상기 우수 번째 스테이지들에 인가되는 스타트 펄스의 라이징 및 폴링 시점 간에 시간 차이가 설정된다. 상기 기수 번째 스테이지들에 인가되는 클럭 신호의 라이징 시점 및 폴링 시점과, 상기 우수 번째 스테이지들에 인가되는 클럭 신호의 라이징 및 폴링 시점 간에 시간 차이가 설정된다. 상기 기수 번째 스테이지들에 인가되는 고전위 전원 전압들의 라이징 및 폴링 시점과, 상기 기수 번째 스테이지들에 인가되는 고전위 전원 전압의 라이징 및 폴링 시점 사이에 시간 차이가 설정된다.

실시예 21: 도 14 내지 도 18에 도시된 바와 같이 상기 게이트 신호의 펄스를 라이징하기 위한 라이징 시퀀스에서 상기 클럭 신호, 상기 고전위 전원 전압들, 및 상기 스타트 펄스가 상기 클럭 신호, 상기 고전위 전원 전압들, 상기 스타트 펄스 순으로 라이징된다. 상기 게이트 신호의 펄스를 폴링하기 위한 폴링 시퀀스에서 상기 클럭 신호, 상기 고전위 전원 전압들, 및 상기 스타트 펄스가 상기 스타트 펄스, 상기 고전위 전원 전압들, 상기 클럭 신호 순으로 폴링된다.

실시예 22: 도 14 내지 도 18에 도시된 바와 같이 상기 기수 번째 스테이지의 제1 회로부는 제n 클럭 신호가 인가되는 상기 기수 번째 스테이지의 제1 CLK 노드에 연결된 게이트, 이전 기수 번째 스테이지로부터의 제n-1 캐리 신호가 인가되는 상기 기수 번째 스테이지의 VST 노드에 연결된 제1 전극, 및 상기 기수 번째 스테이지의 제1 노드(Qho)에 연결된 제2 전극을 가지는 제1 트랜지스터(T1); 상기 기수 번째 스테이지의 상기 제1 CLK 노드에 연결된 게이트, 상기 기수 번째 스테이지의 상기 제1 노드(Qho)에 연결된 제1 전극, 및 상기 기수 번째 스테이지의 상기 기수 번째 스테이지의 제1 제어 노드(Qo)에 연결된 제2 전극을 가지는 제2 트랜지스터(T2); 및 상기 기수 번째 스테이지의 상기 제1 제어 노드(Qo)에 연결된 게이트, 상기 제1 고전위 전원 전압이 인가되는 상기 기수 번째 스테이지의 제1 VDD 노드에 연결된 제1 전극, 및 상기 기수 번째 스테이지의 상기 제1 노드에 연결된 제2 전극을 가지는 제3 트랜지스터(T3)를 포함한다.

상기 우수 번째 스테이지의 제1 회로부는 제n 클럭 신호가 인가되는 상기 우수 번째 스테이지의 제1 CLK 노드에 연결된 게이트, 이전 우수 번째 스테이지로부터의 제n-1 캐리 신호가 인가되는 상기 우수 번째 스테이지의 VST 노드에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 제1 노드(Qhe)에 연결된 제2 전극을 가지는 제1 트랜지스터(T1); 상기 우수 번째 스테이지의 제1 CLK 노드에 연결된 게이트, 상기 우수 번째 스테이지의 제1 노드(Qhe)에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 상기 제1 제어 노드(Qe)에 연결된 제2 전극을 가지는 제2 트랜지스터(T2); 및 상기 우수 번째 스테이지의 상기 제1 제어 노드(Qe)에 연결된 게이트, 상기 제1 고전위 전원 전압이 인가되는 상기 우수 번째 스테이지의 제1 VDD 노드에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 상기 제1 노드에 연결된 제2 전극을 가지는 제3 트랜지스터(T3)를 포함한다.

상기 기수 번째 스테이지에 인가되는 상기 제n 클럭 신호의 라이징 및 폴링 시점이, 상기 우수 번째 스테이지에 입력되는 상기 제n 클럭 신호의 라이징 및 폴링 시점과 다르다. 상기 기수 번째 스테이지에 인가되는 상기 제1 고전위 전원 전압의 라이징 및 폴링 시점이, 상기 우수 번째 스테이지에 입력되는 클럭 신호의 라이징 및 폴링 시점과 다르다.

실시예 23: 도 14 내지 도 18에 도시된 바와 같이 상기 기수 번째 스테이지의 제2 회로부는 상기 기수 번째 스테이지의 제2 노드(NET1)에 연결된 게이트, 상기 기수 번째 스테이지의 상기 제1 VDD 노드에 연결된 제1 전극, 및 상기 기수 번째 스테이지의 제2 제어 노드(Qbo)에 연결된 제2 전극을 가지는 제4a 트랜지스터; 상기 기수 번째 스테이지의 제1 노드(Qho)에 연결된 게이트, 상기 기수 번째 스테이지의 제2 노드(NET1)에 연결된 제1 전극, 및 상기 제1 저전위 전원 전압이 인가되는 제1 VSS 노드에 연결된 제2 전극을 가지는 제4b 트랜지스터(T4q1); 상기 우수 번째 스테이지의 제1 노드(Qhe)에 연결된 게이트, 상기 기수 번째 스테이지의 제2 노드(NET1)에 연결된 제1 전극, 및 상기 기수 번째 스테이지의 제1 VSS 노드에 연결된 제2 전극을 가지는 제4c 트랜지스터(T4q2); 제n-1 클럭 신호가 인가되는 상기 기수 번째 스테이지의 제2 CLK 노드와, 상기 기수 번째 스테이지의 상기 제2 노드(NET1) 사이에 연결된 제1 커패시터; 상기 기수 번째 스테이지의 상기 제1 노드(Qho)에 연결된 게이트, 상기 기수 번째 스테이지의 상기 제2 제어 노드(Qbo)에 연결된 제1 전극, 및 상기 제2 저전위 전원 전압이 인가되는 제2 VSS 노드에 연결된 제2 전극을 가지는 제5a 트랜지스터(T5q1); 및 상기 우수 번째 스테이지의 상기 제1 노드(Qhe)에 연결된 게이트, 상기 기수 번째 스테이지의 상기 제2 제어 노드(Qbo)에 연결된 제1 전극, 및 상기 제2 VSS 노드에 연결된 제2 전극을 가지는 제5b 트랜지스터(T5q2)를 포함한다.

실시예 24: 도 14 내지 도 18에 도시된 바와 같이, 상기 우수 번째 스테이지의 제2 회로부는 상기 우수 번째 스테이지의 제2 노드(NET2)에 연결된 게이트, 상기 우수 번째 스테이지의 상기 제1 VDD 노드에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 제2 제어 노드(Qbe)에 연결된 제2 전극을 가지는 제4a 트랜지스터(T4); 상기 우수 번째 스테이지의 상기 제1 노드(Qhe)에 연결된 게이트, 상기 우수 번째 스테이지의 상기 제2 노드에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 상기 제1 VSS 노드에 연결된 제2 전극을 가지는 제4b 트랜지스터(T4q1); 상기 기수 번째 스테이지의 상기 제1 노드(Qho)에 연결된 게이트, 상기 우수 번째 스테이지의 상기 제2 노드(NET2)에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 상기 제1 VSS 노드에 연결된 제2 전극을 가지는 제4c 트랜지스터(T4q2); 제n-1 클럭 신호가 인가되는 상기 우수 번째 스테이지의 제2 CLK 노드와, 상기 우수 번째 스테이지의 상기 제2 노드(NET2) 사이에 연결된 제1 커패시터; 상기 우수 번째 스테이지의 상기 제1 노드(Qhe)에 연결된 게이트, 상기 우수 번째 스테이지의 상기 제2 제어 노드(Qbe)에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 상기 제2 VSS 노드에 연결된 제2 전극을 가지는 제5a 트랜지스터(T5q1); 및 상기 기수 번째 스테이지의 제1 노드(Qho)에 연결된 게이트, 상기 우수 번째 스테이지(EST)의 상기 제2 제어 노드(Qbe)에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 제2 VSS 노드에 연결된 제2 전극을 가지는 제5b 트랜지스터(T5q2)를 포함한다. 상기 기수 번째 스테이지에 인가되는 상기 제n-1 클럭 신호의 라이징 및 폴링 시점이, 상기 우수 번째 스테이지에 인가되는 제n-1 클럭 신호의 라이징 및 폴링 시점과 다르다.

실시예 25: 도 14 내지 도 18에 도시된 바와 같이, 상기 기수 번째 스테이지의 제2 회로부는 상기 기수 번째 스테이지의 상기 제1 제어 노드(Qo)에 연결된 게이트, 상기 기수 번째 스테이지의 상기 제1 VDD 노드에 연결된 제1 전극, 및 상기 기수 번째 스테이지의 제1 출력 노드에 연결된 제2 전극을 가지는 제6 트랜지스터(T6); 및 상기 기수 번째 스테이지의 상기 제2 제어 노드(Qbo)에 연결된 게이트, 상기 기수 번째 스테이지의 상기 제1 출력 노드에 연결된 제1 전극, 및 상기 기수 번째 스테이지의 상기 제2 VSS 노드에 연결된 제2 전극을 가지는 제7 트랜지스터(T7)를 더 포함한다.

실시예 26: 도 14 내지 도 18에 도시된 바와 같이, 상기 우수 번째 스테이지의 제2 회로부는 상기 우수 번째 스테이지의 상기 제1 제어 노드(Qe)에 연결된 게이트, 상기 우수 번째 스테이지의 상기 제1 VDD 노드에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 상기 제1 출력 노드에 연결된 제2 전극을 가지는 제6 트랜지스터(T6); 및 상기 우수 번째 스테이지의 상기 제2 제어 노드(Qbo)에 연결된 게이트, 상기 우수 번째 스테이지의 상기 제1 출력 노드에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 상기 제2 VSS 노드에 연결된 제2 전극을 가지는 제7 트랜지스터(T7)를 더 포함한다.

실시예 27: 도 14 내지 도 18에 도시된 바와 같이, 상기 기수 번째 스테이지의 제3 회로부는 상기 기수 번째 스테이지의 상기 제1 제어 노드(Qo)에 연결된 게이트, 상기 제2 고전위 전원 전압이 인가되는 상기 기수 번째 스테이지의 제2 VDD 노드에 연결된 제1 전극, 및 상기 기수 번째 스테이지의 상기 제2 출력 노드에 연결된 제2 전극을 가지는 제8 트랜지스터(T8); 상기 기수 번째 스테이지의 상기 제1 제어 노드(Qo)와 상기 기수 번째 스테이지의 상기 제2 출력 노드 사이에 연결된 제2 커패시터(C2); 및 상기 기수 번째 스테이지의 상기 제2 제어 노드(Qbo)에 연결된 게이트, 상기 기수 번째 스테이지의 상기 제2 출력 노드에 연결된 제1 전극, 및 상기 제1 저전위 전원 전압이 인가되는 상기 기수 번째 스테이지의 제3 VSS 노드에 연결된 제2 전극을 가지는 제9 트랜지스터(T9)를 포함한다.

실시예 28: 도 14 내지 도 18에 도시된 바와 같이, 상기 우수 번째 스테이지의 제3 회로부는 상기 우수 번째 스테이지의 상기 제1 제어 노드(Qe)에 연결된 게이트, 상기 제2 고전위 전원 전압이 인가되는 상기 우수 번째 스테이지의 제2 VDD 노드에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 상기 제2 출력 노드에 연결된 제2 전극을 가지는 제8 트랜지스터(T8); 상기 우수 번째 스테이지의 상기 제1 제어 노드(Qe)와 상기 우수 번째 스테이지의 상기 제2 출력 노드 사이에 연결된 제2 커패시터(C2); 및 상기 우수 번째 스테이지의 상기 제2 제어 노드(Qbe)에 연결된 게이트, 상기 우수 번째 스테이지의 상기 제2 출력 노드에 연결된 제1 전극, 및 상기 제1 저전위 전원 전압이 인가되는 제3 VSS 노드에 연결된 제2 전극을 가지는 제9 트랜지스터(T9)를 포함한다. 상기 기수 번째 스테이지에 인가되는 상기 제2 고전위 전원 전압의 라이징 및 폴링 시점이, 상기 우수 번째 스테이지에 인가되는 상기 제2 고전위 전원 전압의 라이징 및 폴링 시점과 다르다.

이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100 : 표시패널 101 : 서브 픽셀(픽셀 회로)
102 : 데이터 라인 103 : 게이트 라인
110 : 데이터 구동부 112 : 디멀티플렉서
120 : 게이트 구동부 130 : 타이밍 콘트롤러
T1~T9: EM 구동부의 트랜지스터 SCAN: 스캔 신호
EM: EM 신호 ST, OST, EST: 게이트 구동부의 스테이지
M1~M3 : 픽셀 회로의 스위치 소자

Claims

클럭 신호를 입력 받고, 이전 스테이지로부터의 캐리 신호가 인가되는 캐리 라인을 경유하여 종속적으로 연결된 다수의 스테이지들을 포함하고,
제n(n은 양의 정수) 스테이지는
상기 클럭 신호와 제n-1 스테이지로부터의 제n-1 캐리 신호를 입력 받아 제1 제어 노드를 충전하는 제1 회로부;
제1 고전위 전원 전압, 제1 저전위 전원 전압, 및 제2 저전위 전원 전압을 이용하여 상기 제1 제어 노드의 충전 기간 중 적어도 일부에 제2 제어 노드를 방전하는 인버터 회로를 포함하고, 제1 출력 노드를 통해 제n 캐리 신호를 출력하는 제2 회로부; 및
상기 제1 제어 노드가 충전될 때 제2 고전위 전원 전압으로 제2 출력 노드를 충전시키고, 상기 제2 노드가 충전될 때 상기 제2 출력 노드를 상기 제1 저전위 전압 전압까지 방전시켜 게이트 신호의 펄스를 출력하는 제3 회로부를 포함하는 게이트 구동부.
제 1 항에 있어서,
상기 클럭 신호의 하이 전압이 상기 제1 고전위 전원 전압 보다 낮은 게이트 구동부.
제 1 항 또는 제 2 항에 있어서,
상기 제1 저전위 전원 전압이 상기 제2 전원 전압 보다 높은 게이트 구동부.
제 1 항에 있어서,
상기 제1 회로부는,
상기 클럭 신호가 하이 전압일 때 턴-온되어 상기 제n-1 캐리 신호가 인가되는 캐리 라인을 제1 노드에 연결하는 제1 트랜지스터;
상기 클럭 신호가 하이 전압일 때 턴-온되어 상기 제1 노드의 전압을 상기 제1 제어 노드에 공급하는 제2 트랜지스터; 및
상기 제1 제어 노드가 충전될 때 턴-온되어 상기 제1 고전위 전원 전압이 인가되는 제1 VDD 노드를 상기 제1 노드에 연결하는 제3 트랜지스터를 포함하는 게이트 구동부.
제 4 항에 있어서,
상기 제2 회로부는,
제2 노드의 전압이 하이 전압일 때 턴-온되어 상기 제1 VDD 노드를 상기 제2 제어 노드에 연결하는 제4a 트랜지스터;
상기 제n-1 스테이지의 제2 노드의 전압이 하이 전압일 때 턴-온되어 상기 제1 VDD 노드를 상기 제2 노드에 연결하는 제4b 트랜지스터; 및
상기 제1 제어 노드의 전압의 하이 전압일 때 턴-온되어 상기 제2 노드를 상기 제1 저전위 전원 전압이 공급되는 제1 VSS 노드에 연결하는 제4c 트랜지스터를 포함하는 게이트 구동부.
제 5 항에 있어서,
상기 제4a 트랜지스터는 상기 제2 노드에 연결된 게이트, 상기 제1 VDD 노드에 연결된 제1 전극, 및 상기 제2 제어 노드에 연결된 제2 전극을 포함하고,
상기 제2 회로부는,
상기 제4a 트랜지스터의 게이트와 제2 전극 사이에 연결된 제1 커패시터를 더 포함하는 게이트 구동부.
제 5 항에 있어서,
상기 제2 회로부는,
상기 제1 제어 노드의 전압이 하이 전압일 때 턴-온되어 상기 제2 제어 노드를 상기 제2 저전위 전원 전압이 공급되는 제2 VSS 노드에 연결하는 제5a 트랜지스터; 및
상기 제n-1 캐리 신호의 전압이 하이 전압일 때 턴-온되어 상기 제2 제어 노드를 상기 제2 VSS 노드에 연결하는 제5b 트랜지스터를 더 포함하는 게이트 구동부.
제 7 항에 있어서,
상기 제2 회로부는,
상기 제1 제어 노드의 전압이 하이 전압일 때 턴-온되어 상기 제1 VDD 노드를 상기 제1 출력 노드에 연결하는 제6 트랜지스터; 및
상기 제2 제어 노드의 전압이 하이 전압일 때 턴-온되어 상기 제1 출력 노드를 상기 제2 VSS 노드에 연결하는 제7 트랜지스터를 더 포함하는 게이트 구동부.
제 8 항에 있어서,
상기 제3 회로부는,
상기 제1 제어 노드의 전압이 하이 전압일 때 턴-온되어 상기 제2 고전위 전원 전압이 인가되는 제2 VDD 노드를 제2 출력 노드에 연결하는 제8 트랜지스터; 및
상기 제2 제어 노드의 전압이 하이 전압일 때 턴-온되어 상기 제2 출력 노드를 상기 제1 저전위 전원 전압이 인가되는 제3 VSS 노드에 연결하는 제9 트랜지스터를 포함하는 게이트 구동부.
제 4 항에 있어서,
상기 제2 회로부는,
제2 노드의 전압이 하이 전압일 때 턴-온되어 상기 제1 VDD 노드를 상기 제2 제어 노드에 연결하는 제4a 트랜지스터;
상기 제n-1 스테이지의 제2 노드의 전압이 하이 전압일 때 턴-온되어 상기 제1 VDD 노드를 상기 제2 노드에 연결하는 제4b 트랜지스터; 및
상기 제1 노드의 전압의 하이 전압일 때 턴-온되어 상기 제2 노드를 상기 제1 저전위 전원 전압이 공급되는 제1 VSS 노드에 연결하는 제4c 트랜지스터를 포함하는 게이트 구동부.
제 5 항에 있어서,
상기 제4a 트랜지스터는 상기 제2 노드에 연결된 게이트, 상기 제1 VDD 노드에 연결된 제1 전극, 및 상기 제2 제어 노드에 연결된 제2 전극을 포함하고,
상기 제4b 트랜지스터는 상기 캐리 라인에 연결된 게이트, 상기 제1 VDD 노드에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하고,
상기 제4c 트랜지스터는 상기 제1 노드에 연결된 게이트, 상기 제2 노드에 연결된 제1 전극, 및 상기 제1 VSS 노드에 연결된 제2 전극을 포함하고,
상기 제2 회로부는,
상기 제4a 트랜지스터의 게이트와 제2 전극 사이에 연결된 제1 커패시터를 더 포함하는 게이트 구동부.
제 11 항에 있어서,
상기 제2 회로부는,
상기 제1 노드의 전압이 하이 전압일 때 턴-온되어 상기 제2 제어 노드를 상기 제2 저전위 전원 전압이 공급되는 제2 VSS 노드에 연결하는 제5a 트랜지스터; 및
상기 제n-1 캐리 신호의 전압이 하이 전압일 때 턴-온되어 상기 제2 제어 노드를 상기 제2 VSS 노드에 연결하는 제5b 트랜지스터를 더 포함하는 게이트 구동부.
제 12 항에 있어서,
상기 제5a 트랜지스터는 상기 제1 노드에 연결된 게이트, 상기 제2 제어 노드에 연결된 제1 전극, 및 상기 제2 VSS 노드에 연결된 제2 전극을 포함하고,
상기 제5b 트랜지스터는 상기 캐리 라인에 연결된 게이트, 상기 제2 제어 노드에 연결된 제1 전극, 및 상기 제2 VSS 노드에 연결된 제2 전극을 포함하는 게이트 구동부.
제 13 항에 있어서,
상기 제2 회로부는,
상기 제1 제어 노드의 전압이 하이 전압일 때 턴-온되어 상기 제1 VDD 노드를 상기 제1 출력 노드에 연결하는 제6 트랜지스터; 및
상기 제2 제어 노드의 전압이 하이 전압일 때 턴-온되어 상기 제1 출력 노드를 상기 제2 VSS 노드에 연결하는 제7 트랜지스터를 더 포함하는 게이트 구동부.
제 14 항에 있어서,
상기 제3 회로부는,
상기 제1 제어 노드의 전압이 하이 전압일 때 턴-온되어 상기 제2 고전위 전원 전압이 인가되는 제2 VDD 노드를 제2 출력 노드에 연결하는 제8 트랜지스터; 및
상기 제2 제어 노드의 전압이 하이 전압일 때 턴-온되어 상기 제2 출력 노드를 상기 제1 저전위 전원 전압이 인가되는 제3 VSS 노드에 연결하는 제9 트랜지스터를 포함하는 게이트 구동부.
제 9 항 또는 제 15 항에 있어서,
상기 제3 회로부는,
상기 제1 제어 노드와 상기 제2 출력 노드 사이에 연결된 제2 커패시터를 더 포함하는 게이트 구동부.
제 1 항에 있어서,
상기 스테이지들은,
상기 제2 출력 노드가 서로 연결된 기수 번째 스테이지와 우수 번째 스테이지를 포함하고,
상기 제2 출력 노드를 통해 상기 게이트 신호의 펄스가 출력되는 구동 기간은,
상기 기수 번째 스테이지가 구동되어 상기 게이트 신호가 상기 제2 출력 노드를 통해 출력하고 상기 우수 번째 스테이지의 상기 제1 및 제2 제어 노드들이 방전되는 제1 회복 구간;
상기 우수 번째 스테이지가 구동되어 상기 게이트 신호가 상기 제2 출력 노드를 통해 출력되고 상기 기수 번째 스테이지의 상기 제1 및 제2 제어 노드들이 방전되는 제2 회복 구간; 및
상기 제1 회복 구간 및 상기 제2 회복 구간 사이에서 상기 기수 번째 스테이지와 상기 우수 번째 스테이지가 구동되어 상기 게이트 신호가 상기 제2 출력 노드를 통해 출력되는 중첩 구동 구간을 포함하는 게이트 구동부.
제 17 항에 있어서,
상기 기수 번째 스테이지로부터 출력된 상기 캐리 신호는 다음 기수 번째 스테이지에 입력되고,
상기 우수 번째 스테이지로부터 출력된 상기 캐리 신호는 다음 우수 번째 스테이지에 입력되는 게이트 구동부.
제 17 항에 있어서,
기수 번째 스테이지들 중에서 첫 번째 스테이지에 인가되는 스타트 펄스와, 우수 번째 스테이지들 중에서 첫 번째 스테이지에 인가되는 스타트 펄스가 분리되고,
상기 기수 번째 스테이지들에 인가되는 클럭 신호와, 상기 우수 번째 스테이지들에 인가되는 클럭 신호가 분리되고,
상기 기수 번째 스테이지들에 인가되는 고전위 전원 전압들과, 상기 우수 번째 스테이지들에 인가되는 고전위 전원 전압들이 분리되는 게이트 구동부.
제 19 항에 있어서,
상기 기수 번째 스테이지들에 인가되는 스타트 펄스의 라이징 시점 및 폴링 시점과, 상기 우수 번째 스테이지들에 인가되는 스타트 펄스의 라이징 및 폴링 시점 간에 시간 차이가 설정되고,
상기 기수 번째 스테이지들에 인가되는 클럭 신호의 라이징 시점 및 폴링 시점과, 상기 우수 번째 스테이지들에 인가되는 클럭 신호의 라이징 및 폴링 시점 간에 시간 차이가 설정되고,
상기 기수 번째 스테이지들에 인가되는 고전위 전원 전압들의 라이징 및 폴링 시점과, 상기 기수 번째 스테이지들에 인가되는 고전위 전원 전압의 라이징 및 폴링 시점 사이에 시간 차이가 설정되는 게이트 구동부.
제 20 항에 있어서,
상기 게이트 신호의 펄스를 라이징하기 위한 라이징 시퀀스에서 상기 클럭 신호, 상기 고전위 전원 전압들, 및 상기 스타트 펄스가 상기 클럭 신호, 상기 고전위 전원 전압들, 상기 스타트 펄스 순으로 라이징되고,
상기 게이트 신호의 펄스를 폴링하기 위한 폴링 시퀀스에서 상기 클럭 신호, 상기 고전위 전원 전압들, 및 상기 스타트 펄스가 상기 스타트 펄스, 상기 고전위 전원 전압들, 상기 클럭 신호 순으로 폴링되는 게이트 구동부.
제 17 항에 있어서,
상기 기수 번째 스테이지의 제1 회로부는,
제n 클럭 신호가 인가되는 상기 기수 번째 스테이지의 제1 CLK 노드에 연결된 게이트, 이전 기수 번째 스테이지로부터의 제n-1 캐리 신호가 인가되는 상기 기수 번째 스테이지의 VST 노드에 연결된 제1 전극, 및 상기 기수 번째 스테이지의 제1 노드에 연결된 제2 전극을 가지는 제1 트랜지스터;
상기 기수 번째 스테이지의 상기 제1 CLK 노드에 연결된 게이트, 상기 기수 번째 스테이지의 상기 제1 노드에 연결된 제1 전극, 및 상기 기수 번째 스테이지의 상기 기수 번째 스테이지의 제1 제어 노드에 연결된 제2 전극을 가지는 제2 트랜지스터; 및
상기 기수 번째 스테이지의 상기 제1 제어 노드에 연결된 게이트, 상기 제1 고전위 전원 전압이 인가되는 상기 기수 번째 스테이지의 제1 VDD 노드에 연결된 제1 전극, 및 상기 기수 번째 스테이지의 상기 제1 노드에 연결된 제2 전극을 가지는 제3 트랜지스터를 포함하고,
상기 우수 번째 스테이지의 제1 회로부는,
제n 클럭 신호가 인가되는 상기 우수 번째 스테이지의 제1 CLK 노드에 연결된 게이트, 이전 우수 번째 스테이지로부터의 제n-1 캐리 신호가 인가되는 상기 우수 번째 스테이지의 VST 노드에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 제1 노드에 연결된 제2 전극을 가지는 제1 트랜지스터;
상기 우수 번째 스테이지의 제1 CLK 노드에 연결된 게이트, 상기 우수 번째 스테이지의 제1 노드에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 상기 제1 제어 노드에 연결된 제2 전극을 가지는 제2 트랜지스터; 및
상기 우수 번째 스테이지의 상기 제1 제어 노드에 연결된 게이트, 상기 제1 고전위 전원 전압이 인가되는 상기 우수 번째 스테이지의 제1 VDD 노드에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 상기 제1 노드에 연결된 제2 전극을 가지는 제3 트랜지스터를 포함하고,
상기 기수 번째 스테이지에 인가되는 상기 제n 클럭 신호의 라이징 및 폴링 시점이, 상기 우수 번째 스테이지에 입력되는 상기 제n 클럭 신호의 라이징 및 폴링 시점과 다르고,
상기 기수 번째 스테이지에 인가되는 상기 제1 고전위 전원 전압의 라이징 및 폴링 시점이, 상기 우수 번째 스테이지에 입력되는 클럭 신호의 라이징 및 폴링 시점과 다른 게이트 구동부.
제 22 항에 있어서,
상기 기수 번째 스테이지의 제2 회로부는,
상기 기수 번째 스테이지의 제2 노드에 연결된 게이트, 상기 기수 번째 스테이지의 상기 제1 VDD 노드에 연결된 제1 전극, 및 상기 기수 번째 스테이지의 제2 제어 노드에 연결된 제2 전극을 가지는 제4a 트랜지스터;
상기 기수 번째 스테이지의 제1 노드에 연결된 게이트, 상기 기수 번째 스테이지의 제2 노드에 연결된 제1 전극, 및 상기 제1 저전위 전원 전압이 인가되는 제1 VSS 노드에 연결된 제2 전극을 가지는 제4b 트랜지스터;
상기 우수 번째 스테이지의 제1 노드에 연결된 게이트, 상기 기수 번째 스테이지의 제2 노드에 연결된 제1 전극, 및 상기 기수 번째 스테이지의 제1 VSS 노드에 연결된 제2 전극을 가지는 제4c 트랜지스터;
제n-1 클럭 신호가 인가되는 상기 기수 번째 스테이지의 제2 CLK 노드와, 상기 기수 번째 스테이지의 상기 제2 노드 사이에 연결된 제1 커패시터;
상기 기수 번째 스테이지의 상기 제1 노드에 연결된 게이트, 상기 기수 번째 스테이지의 상기 제2 제어 노드에 연결된 제1 전극, 및 상기 제2 저전위 전원 전압이 인가되는 제2 VSS 노드에 연결된 제2 전극을 가지는 제5a 트랜지스터; 및
상기 우수 번째 스테이지의 상기 제1 노드에 연결된 게이트, 상기 기수 번째 스테이지의 상기 제2 제어 노드에 연결된 제1 전극, 및 상기 제2 VSS 노드에 연결된 제2 전극을 가지는 제5b 트랜지스터를 포함한 게이트 구동부.
제 23 항에 있어서,
상기 우수 번째 스테이지의 제2 회로부는,
상기 우수 번째 스테이지의 제2 노드에 연결된 게이트, 상기 우수 번째 스테이지의 상기 제1 VDD 노드에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 제2 제어 노드에 연결된 제2 전극을 가지는 제4a 트랜지스터;
상기 우수 번째 스테이지의 상기 제1 노드에 연결된 게이트, 상기 우수 번째 스테이지의 상기 제2 노드에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 상기 제1 VSS 노드에 연결된 제2 전극을 가지는 제4b 트랜지스터;
상기 기수 번째 스테이지의 상기 제1 노드에 연결된 게이트, 상기 우수 번째 스테이지의 상기 제2 노드에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 상기 제1 VSS 노드에 연결된 제2 전극을 가지는 제4c 트랜지스터;
제n-1 클럭 신호가 인가되는 상기 우수 번째 스테이지의 제2 CLK 노드와, 상기 우수 번째 스테이지의 상기 제2 노드 사이에 연결된 제1 커패시터;
상기 우수 번째 스테이지의 상기 제1 노드에 연결된 게이트, 상기 우수 번째 스테이지의 상기 제2 제어 노드에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 상기 제2 VSS 노드에 연결된 제2 전극을 가지는 제5a 트랜지스터; 및
상기 기수 번째 스테이지의 제1 노드에 연결된 게이트, 상기 우수 번째 스테이지의 상기 제2 제어 노드에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 제2 VSS 노드에 연결된 제2 전극을 가지는 제5b 트랜지스터를 포함하고,
상기 기수 번째 스테이지에 인가되는 상기 제n-1 클럭 신호의 라이징 및 폴링 시점이, 상기 우수 번째 스테이지에 인가되는 제n-1 클럭 신호의 라이징 및 폴링 시점과 다른 게이트 구동부.
제 24 항에 있어서,
상기 기수 번째 스테이지의 제2 회로부는,
상기 기수 번째 스테이지의 상기 제1 제어 노드에 연결된 게이트, 상기 기수 번째 스테이지의 상기 제1 VDD 노드에 연결된 제1 전극, 및 상기 기수 번째 스테이지의 제1 출력 노드에 연결된 제2 전극을 가지는 제6 트랜지스터; 및
상기 기수 번째 스테이지의 상기 제2 제어 노드에 연결된 게이트, 상기 기수 번째 스테이지의 상기 제1 출력 노드에 연결된 제1 전극, 및 상기 기수 번째 스테이지의 상기 제2 VSS 노드에 연결된 제2 전극을 가지는 제7 트랜지스터를 더 포함하는 게이트 구동부.
제 25 항에 있어서,
상기 우수 번째 스테이지의 제2 회로부는,
상기 우수 번째 스테이지의 상기 제1 제어 노드에 연결된 게이트, 상기 우수 번째 스테이지의 상기 제1 VDD 노드에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 상기 제1 출력 노드에 연결된 제2 전극을 가지는 제6 트랜지스터; 및
상기 우수 번째 스테이지의 상기 제2 제어 노드에 연결된 게이트, 상기 우수 번째 스테이지의 상기 제1 출력 노드에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 상기 제2 VSS 노드에 연결된 제2 전극을 가지는 제7 트랜지스터를 더 포함하는 게이트 구동부.
제 26 항에 있어서,
상기 기수 번째 스테이지의 제3 회로부는,
상기 기수 번째 스테이지의 상기 제1 제어 노드에 연결된 게이트, 상기 제2 고전위 전원 전압이 인가되는 상기 기수 번째 스테이지의 제2 VDD 노드에 연결된 제1 전극, 및 상기 기수 번째 스테이지의 상기 제2 출력 노드에 연결된 제2 전극을 가지는 제8 트랜지스터;
상기 기수 번째 스테이지의 상기 제1 제어 노드와 상기 기수 번째 스테이지의 상기 제2 출력 노드 사이에 연결된 제2 커패시터; 및
상기 기수 번째 스테이지의 상기 제2 제어 노드에 연결된 게이트, 상기 기수 번째 스테이지의 상기 제2 출력 노드에 연결된 제1 전극, 및 상기 제1 저전위 전원 전압이 인가되는 상기 기수 번째 스테이지의 제3 VSS 노드에 연결된 제2 전극을 가지는 제9 트랜지스터를 포함하는 게이트 구동부.
제 27 항에 있어서,
상기 우수 번째 스테이지의 제3 회로부는,
상기 우수 번째 스테이지의 상기 제1 제어 노드에 연결된 게이트, 상기 제2 고전위 전원 전압이 인가되는 상기 우수 번째 스테이지의 제2 VDD 노드에 연결된 제1 전극, 및 상기 우수 번째 스테이지의 상기 제2 출력 노드에 연결된 제2 전극을 가지는 제8 트랜지스터;
상기 우수 번째 스테이지의 상기 제1 제어 노드와 상기 우수 번째 스테이지의 상기 제2 출력 노드 사이에 연결된 제2 커패시터; 및
상기 우수 번째 스테이지의 상기 제2 제어 노드에 연결된 게이트, 상기 우수 번째 스테이지의 상기 제2 출력 노드에 연결된 제1 전극, 및 상기 제1 저전위 전원 전압이 인가되는 제3 VSS 노드에 연결된 제2 전극을 가지는 제9 트랜지스터를 포함하고,
상기 기수 번째 스테이지에 인가되는 상기 제2 고전위 전원 전압의 라이징 및 폴링 시점이, 상기 우수 번째 스테이지에 인가되는 상기 제2 고전위 전원 전압의 라이징 및 폴링 시점과 다른 게이트 구동부.
데이터 전압을 출력하는 데이터 구동부;
스캔 신호를 순차적으로 출력하는 스캔 구동부;
게이트 신호를 순차적으로 출력하는 게이트 구동부;
상기 데이터 전압, 상기 스캔 신호, 상기 게이트 신호 및 기준 전압을 입력 받아 입력 영상을 재현하는 다수의 픽셀 회로들을 포함하고,
상기 게이트 구동부는,
클럭 신호를 입력 받고, 이전 스테이지로부터의 캐리 신호가 인가되는 캐리 라인을 경유하여 종속적으로 연결된 다수의 스테이지들을 포함하고,
제n(n은 양의 정수) 스테이지는
상기 클럭 신호와 제n-1 스테이지로부터의 제n-1 캐리 신호를 입력 받아 제1 제어 노드를 충전하는 제1 회로부;
제1 고전위 전원 전압, 제1 저전위 전원 전압, 및 제2 저전위 전원 전압을 이용하여 상기 제1 제어 노드의 충전 기간 중 적어도 일부에 제2 제어 노드를 방전하는 인버터 회로를 포함하고, 제1 출력 노드를 통해 제n 캐리 신호를 출력하는 제2 회로부; 및
상기 제1 제어 노드가 충전될 때 제2 고전위 전원 전압으로 제2 출력 노드를 충전시키고, 상기 제2 노드가 충전될 때 상기 제2 출력 노드를 상기 제1 저전위 전압 전압까지 방전시켜 게이트 신호의 펄스를 출력하는 제3 회로부를 포함하는 표시장치.
제 29 항에 있어서,
상기 클럭 신호의 하이 전압이 상기 제1 고전위 전원 전압 보다 낮은 표시장치.
제 29 항 또는 제 30 항에 있어서,
상기 제1 저전위 전원 전압이 상기 제2 전원 전압 보다 높은 표시장치.
제 29 항에 있어서,
상기 픽셀 회로들 각각은,
상기 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 데이터 전압을 제1 픽셀 노드에 연결하는 제1 스위치 소자;
상기 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 기준 전압을 제2 픽셀 노드에 공급하는 제2 스위치 소자;
상기 게이트 신호의 게이트 온 전압에 따라 턴-온되어 기준 전압을 제3 픽셀 노드에 공급하는 제3 스위치 소자; 및
제2 노드에 연결된 애노드와, 픽셀 저전위 전원 전압이 인가되는 캐소드를 갖는 발광 소자;
상기 제1 픽셀 노드에 연결된 게이트, 상기 제3 픽셀 노드에 연결된 제1 전극, 및 제2 픽셀 노드에 연결된 제2 전극을 포함한 구동 소자; 및
상기 제1 노드와 상기 제2 노드 사이에 연결된 커패시터를 포함하는 표시장치.
제 29 항에 있어서,
상기 스테이지들은,
상기 제2 출력 노드가 서로 연결된 기수 번째 스테이지와 우수 번째 스테이지를 포함하고,
상기 제2 출력 노드를 통해 상기 게이트 신호의 펄스가 출력되는 구동 기간은,
상기 기수 번째 스테이지가 구동되어 상기 게이트 신호가 상기 제2 출력 노드를 통해 출력하고 상기 우수 번째 스테이지의 상기 제1 및 제2 제어 노드들이 방전되는 제1 회복 구간;
상기 우수 번째 스테이지가 구동되어 상기 게이트 신호가 상기 제2 출력 노드를 통해 출력되고 상기 기수 번째 스테이지의 상기 제1 및 제2 제어 노드들이 방전되는 제2 회복 구간; 및
상기 제1 회복 구간 및 상기 제2 회복 구간 사이에서 상기 기수 번째 스테이지와 상기 우수 번째 스테이지가 구동되어 상기 게이트 신호가 상기 제2 출력 노드를 통해 출력되는 중첩 구동 구간을 포함하는 표시장치.
제 33 항에 있어서,
상기 기수 번째 스테이지로부터 출력된 상기 캐리 신호는 다음 기수 번째 스테이지에 입력되고,
상기 우수 번째 스테이지로부터 출력된 상기 캐리 신호는 다음 우수 번째 스테이지에 입력되는 표시장치.