KR20200020191A

KR20200020191A - 표시장치와 그 구동 방법

Info

Publication number: KR20200020191A
Application number: KR1020180095595A
Authority: KR
Inventors: 권기태; 상우규
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-08-16
Filing date: 2018-08-16
Publication date: 2020-02-26
Also published as: KR102608779B1

Abstract

본 발명은 표시장치와 그 구동 방법에 관한 것으로, 데이터 구동부의 출력 채널들과 픽셀 어레이의 데이터 라인들 사이에 연결된 디멀티플렉서의 스위치 소자들 또는, 별도의 차지 쉐어용 스위치 소자들을 이용하여 픽셀 데이터 전압이 데이터 라인들에 순차적으로 충전되기 전에 그 데이터 라인들을 서로 연결시켜 데이터 라인들의 차지 쉐어를 실시한다.

Description

표시장치와 그 구동 방법{DISPLAY PANEL AND DRIVING METHOD THEREOF}

본 발명은 데이터 구동부와 데이터 라인들 사이에 디멀티플렉서(Demultiplexer, DEMUX)가 배치된 표시장치와 그 구동 방법에 관한 것이다.

판 표시장치는 액정 표시장치(Liquid Crystal Display : LCD), 전계 발광 표시장치(Electroluminescence Display), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 등이 있다.

전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 나뉘어진다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.

유기 발광 표시장치의 OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있다. OLED의 애노드와 캐소드에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 방출하게 된다.

표시장치의 픽셀들 각각은 컬러 구현을 위하여 컬러가 서로 다른 다수의 서브 픽셀들로 나뉘어지고, 서브 픽셀들 각각은 스위치 소자 또는 구동 소자로 이용되는 트랜지스터를 포함한다. 이러한 트랜지스터는 TFT(Thin Film Transistor)로 구현될 수 있다.

표시장치의 구동 회로는 입력 영상의 픽셀 데이터를 픽셀들에 기입한다. 평판 표시장치의 구동 회로는 데이터 신호를 데이터 라인들에 공급하는 데이터 구동부와, 게이트 신호(또는 스캔 신호)를 게이트 라인들(또는 스캔 라인들)에 공급하는 게이트 구동부 등을 포함한다. 데이터 구동부와 데이터 라인들 사이에 디멀티플렉서(Demultiplexer, DEMUX)가 배치될 수 있다. 디멀티플렉서는 데이터 구동부의 한 채널을 다수의 데이터 라인들 사이에 연결되어 데이터 구동부의 한 채널로부터 출력되는 데이터 전압을 다수의 데이터 라인들에 시분할 분배함으로써 데이터 구동부의 채널 개수를 줄일 수 있다.

디멀티플렉서를 이용하여 데이터 구동부의 채널 개수를 줄일 수 있으나 디멀티플렉서로 인하여 1 픽셀들의 충전 시간이 부족하게 될 수 있다. 예를 들어, 데이터 구동부의 한 채널이 디멀티플렉서를 통해 두 개의 데이터 라인들에 연결되면, 1 수평 기간 내에 두 개의 데이터 라인들에 데이터 전압이 순차적으로 인가되기 때문에 픽셀들의 충전 시간이 1/2 정도 낮아진다. 이러한 표시장치에서 데이터 라인들의 전압 차이가 커질 때 이웃한 픽셀들 간에 휘도 차이가 크게 발생할 수 있다.

저전위 전원 전압(VSS)은 픽셀들에서 OLED의 캐소드에 공통으로 인가되는 기저 전압이다. OLED의 캐소드는 기생 용량을 통해 데이터 라인과 커플링(coupling)되어 있다. 따라서, 서브 픽셀들에 기입될 픽셀 데이터의 트랜지션(transition) 차이가 커져 데이터 라인에 인가되는 전압의 트랜지션 폭이 커지면, 픽셀들의 저전위 전원 전압(VSS)의 리플(ripple)이 발생되어 저전위 전원 전압(VSS)이 변동될 수 있다. 이렇게 저전위 전원 전압(VSS)이 변동될 때 픽셀들의 휘도 변화와 크로스토크(crosstalk)가 보일 수 있다.

따라서, 본 발명은 데이터 구동부와 데이터 라인들 사이에 디멀티플렉서가 배치된 표시장치에서 소비 전력 감소, 커플링 리플 감소 및 디멀티플렉서의 온 타임(ON time) 감소 등의 효과를 얻을 수 있는 표시장치와 그 구동 방법을 제공한다.

본 발명의 실시예에 따른 표시장치는 제1 및 제2 채널들을 통해 데이터 전압을 출력하는 데이터 구동부, 제1-1 및 제2-1 스위치 소자들을 이용하여 상기 제1 채널을 통해 출력되는 데이터 전압을 제1 및 제2 데이터 라인들에 분배하는 제1 디멀티플렉서, 제1-2 및 제2-2 스위치 소자들을 이용하여 상기 제2 채널을 통해 출력되는 데이터 전압을 제3 및 제4 데이터 라인들에 분배하는 제2 디멀티플렉서, 및 상기 제1 및 제2 디멀티플렉서의 스위치 온/오프 타이밍을 제어하는 제어부를 포함한다.

상기 제1 및 제2 디멀티플렉서들의 모든 스위치 소자들이 제1 시간 동안 동시에 턴-온되어 상기 제1 및 제2 데이터 라인들이 연결된다. 제2 시간에 상기 제1-1 및 제1-2 스위치 소자들이 동시에 턴-온되어 상기 제1 채널이 상기 제1 데이터 라인에 연결됨과 동시에 상기 제2 채널이 상기 제3 데이터 라인에 연결된다. 제3 시간에 상기 제2-1 및 제2-2 스위치 소자들이 동시에 턴-온되어 상기 제1 채널이 상기 제2 데이터 라인에 연결됨과 동시에 상기 제2 채널이 상기 제4 데이터 라인에 연결된다.

본 발명의 다른 실시예에 따른 표시장치는 제1 및 제2 채널들을 통해 데이터 전압을 출력하는 데이터 구동부, 제1-1 및 제2-1 스위치 소자들을 이용하여 상기 제1 채널을 통해 출력되는 데이터 전압을 제1 및 제2 데이터 라인들에 분배하는 제1 디멀티플렉서, 제1-2 및 제2-2 스위치 소자들을 이용하여 상기 제2 채널을 통해 출력되는 데이터 전압을 제3 및 제4 데이터 라인들에 분배하는 제2 디멀티플렉서, 상기 제1 및 제2 채널을 선택적으로 연결하는 차지 쉐어부, 및 상기 제1 및 제2 디멀티플렉서와 상기 차지 쉐어부의 스위치 온/오프 타이밍을 제어하는 제어부를 포함한다.

상기 제1 및 제2 디멀티플렉서들의 모든 스위치 소자들과 상기 차지 쉐어부의 스위치 소자들이 제1 시간 동안 동시에 턴-온되어 상기 제1 채널과 상기 제2 채널이 연결되고 상기 데이터 라인들이 상기 제1 및 제2 채널들에 연결된다.

본 발명의 또 다른 실시예에 따른 표시장치는 제1 및 제2 채널들을 통해 데이터 전압을 출력하는 데이터 구동부, 제1-1 및 제2-1 스위치 소자들을 이용하여 상기 제1 채널을 통해 출력되는 데이터 전압을 제1 및 제2 데이터 라인들에 분배하는 제1 디멀티플렉서, 제1-2 및 제2-2 스위치 소자들을 이용하여 상기 제2 채널을 통해 출력되는 데이터 전압을 제3 및 제4 데이터 라인들에 분배하는 제2 디멀티플렉서, 상기 데이터 라인들을 선택적으로 연결하는 차지 쉐어부, 및 상기 제1 및 제2 디멀티플렉서와 상기 차지 쉐어부의 스위치 온/오프 타이밍을 제어하는 제어부를 포함한다.

상기 차지 쉐어부의 스위치 소자들이 제1 시간 동안 동시에 턴-온되어 상기 데이터 라인들이 상기 차지 쉐어부의 스위치 소자들을 통해 연결된다.

본 발명의 또 다른 실시예에 따른 표시장치는 제1 및 제2 채널들을 통해 데이터 전압을 출력하는 데이터 구동부; 상기 제1 채널에 연결된 제1 데이터 라인과 상기 제2 채널에 연결된 제2 데이터 라인을 선택적으로 연결하는 차지 쉐어부; 및 상기 차지 쉐어부의 스위치 온/오프 타이밍을 제어하는 제어부를 포함한다.

상기 차지 쉐어부의 스위치 소자들이 제1 시간 동안 동시에 턴-온되어 상기 데이터 라인들이 상기 차지 쉐어부의 스위치 소자들을 통해 연결된 후 제2 및 제3 시간에 턴-오프된다. 제2 시간에 상기 제1 채널로부터의 제1 데이터 전압이 상기 제1 데이터 라인에 저장된다. 제3 시간에 상기 제2 채널로부터의 제2 데이터 전압이 상기 제2 데이터 라인에 저장된다.

본 발명의 실시예에 따른 표시장치의 구동 방법은 제1 시간에 상기 제1 및 제2 디멀티플렉서들의 모든 스위치 소자들이 제1 시간 동안 동시에 턴-온되어 상기 제1 및 제2 데이터 라인들이 연결되는 단계, 제2 시간에 상기 제1-1 및 제1-2 스위치 소자들이 동시에 턴-온되어 상기 제1 채널이 상기 제1 데이터 라인에 연결됨과 동시에 상기 제2 채널이 상기 제3 데이터 라인에 연결되는 단계, 및 제3 시간에 상기 제2-1 및 제2-2 스위치 소자들이 동시에 턴-온되어 상기 제1 채널이 상기 제2 데이터 라인에 연결됨과 동시에 상기 제2 채널이 상기 제4 데이터 라인에 연결되는 단계를 포함한다.

본 발명의 다른 실시예에 따른 표시장치의 구동 방법은 제1 시간에 상기 제1 및 제2 디멀티플렉서들의 모든 스위치 소자들과 상기 차지 쉐어부의 스위치 소자들이 동시에 턴-온되어 상기 제1 채널과 상기 제2 채널이 연결되고 상기 데이터 라인들이 상기 제1 및 제2 채널들에 연결되는 단계, 제2 시간에 상기 제1-1 및 제1-2 스위치 소자들이 동시에 턴-온되어 상기 제1 채널이 상기 제1 데이터 라인에 연결됨과 동시에 상기 제2 채널이 상기 제3 데이터 라인에 연결되는 단계, 및 제3 시간에 상기 제2-1 및 제2-2 스위치 소자들이 동시에 턴-온되어 상기 제1 채널이 상기 제2 데이터 라인에 연결됨과 동시에 상기 제2 채널이 상기 제4 데이터 라인에 연결되는 단계를 포함한다.

본 발명의 또 다른 실시예에 따른 표시장치의 구동 방법은 제1 시간에 상기 차지 쉐어부의 스위치 소자들이 동시에 턴-온되어 상기 데이터 라인들이 상기 차지 쉐어부의 스위치 소자들을 통해 연결되는 단계, 제2 시간에 상기 제1-1 및 제1-2 스위치 소자들이 동시에 턴-온되어 상기 제1 채널이 상기 제1 데이터 라인에 연결됨과 동시에 상기 제2 채널이 상기 제3 데이터 라인에 연결되는 단계, 및 제3 시간에 상기 제2-1 및 제2-2 스위치 소자들이 동시에 턴-온되어 상기 제1 채널이 상기 제2 데이터 라인에 연결됨과 동시에 상기 제2 채널이 상기 제4 데이터 라인에 연결되는 단계를 포함한다.

본 발명의 또 다른 실시예에 따른 표시장치의 구동 방법은 제1 시간에 상기 차지 쉐어부의 스위치 소자들이 제1 시간 동안 동시에 턴-온되어 상기 데이터 라인들이 상기 차지 쉐어부의 스위치 소자들을 통해 연결되는 단계, 및 상기 차지 쉐어부의 스위치 소자들이 오프 상태로 변하여 제2 시간에 상기 제1 채널로부터의 제1 데이터 전압이 상기 제1 데이터 라인에 저장된 후에, 제3 시간에 상기 제2 채널로부터의 제2 데이터 전압이 상기 제2 데이터 라인에 저장되는 단계를 포함한다.

본 발명은 데이터 구동부의 출력 채널들과 픽셀 어레이의 데이터 라인들 사이에 연결된 디멀티플렉서의 스위치 소자들 또는, 별도의 차지 쉐어용 스위치 소자들을 이용하여 픽셀 데이터 전압이 데이터 라인들에 순차적으로 충전되기 전에 그 데이터 라인들을 서로 연결시켜 데이터 라인들의 차지 쉐어를 통해 데이터 라인들의 평균 전압으로 데이터 라인들의 전압이 설정되도록 한다. 그 결과, 본 발명은 데이터 구동부와 데이터 라인들 사이에 디멀티플렉서가 배치된 표시장치에서 소비 전력 감소, 커플링 리플 감소 및 디멀티플렉서의 온 타임(ON time) 감소 등의 효과를 얻을 수 있다.

도 1은 본 발명의 제1 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 도 1에 도시된 표시장치에 적용되는 차지 쉐어 회로를 보여 주는 도면이다.
도 3 및 도 4는 본 발명에 적용 가능한 픽셀 회로들의 예를 보여 주는 회로도들이다.
도 5는 좌우 이웃한 두 개의 서브 픽셀들이 데이터 구동부의 한 출력 버퍼를 공유하는 예를 보여 주는 회로도이다.
도 6은 도 5에 도시된 서브 픽셀들의 구동 신호를 보여 주는 파형도이다.
도 7 및 도 8은 본 발명의 제1 실시예에 따른 데이터 구동부, 디멀티플렉서 및 픽셀 어레이의 연결 구조를 보여 주는 도면들이다.
도 9는 도 8과 같이 황색 이미지를 표시하는 경우에 차지 쉐어를 실시하지 않을 때 트랜지션 폭을 정량적으로 보여 주는 도면이다.
도 10은 차지 쉐어 구간(t1)을 나타내는 파형도이다.
도 11은 본 발명의 제1 실시예에 따른 차지 쉐어 방법을 보여 주는 파형도이다.
도 12는 도 8과 같이 황색 이미지를 표시하는 경우에 제1 실시예의 차지 쉐어 효과를 정량적으로 보여 주는 도면이다.
도 13은 도 8과 같은 픽셀 어레이에서 일부 데이터 라인들의 전압을 보여 주는 파형도이다.
도 14는 데이터 구동부의 채널들 간에 연결된 차지 쉐어 회로를 보여 주는 도면이다.
도 15a 및 도 15b는 본 발명의 제2 실시예에 따른 차지 쉐어 방법을 보여 주는 파형도들이다.
도 16은 표시패널의 기판 상에 배치된 차지 쉐어 회로를 보여 주는 도면이다.
도 17은 본 발명의 제3 실시예에 따른 차지 쉐어 방법을 보여 주는 파형도이다.
도 18은 도 8과 같이 황색 이미지를 표시하는 경우에 제3 실시예의 차지 쉐어 효과를 정량적으로 보여 주는 도면이다.
도 19는 표시패널의 기판 상에 배치된 차지 쉐어 회로의 다른 예를 보여 주는 도면이다.
도 20은 본 발명의 제4 실시예에 따른 차지 쉐어 방법을 보여 주는 파형도이다.
도 21은 도 8과 같이 황색 이미지를 표시하는 경우에 제4 실시예의 차지 쉐어 효과를 정량적으로 보여 주는 도면이다.
도 22는 디멀티플렉서가 없는 표시패널의 기판 상에 배치된 차지 쉐어 회로의 일 예를 보여 주는 도면이다.
도 23은 본 발명의 제5 실시예에 따른 차지 쉐어 방법을 보여 주는 파형도이다.
도 24는 표시패널의 기판 상에 배치된 차지 쉐어 회로의 또 다른 예를 보여 주는 도면이다.
도 25는 본 발명의 제6 실시예에 따른 차지 쉐어 방법을 보여 주는 파형도이다.
도 26은 도 8과 같이 황색 이미지를 표시하는 경우에 제6 실시예의 차지 쉐어 효과를 정량적으로 보여 주는 도면이다.
도 27a 내지 도 30b는 도 3에 도시된 픽셀 회로를 포함하고 출력 버퍼를 공유하는 이웃한 서브 픽셀들에서 차지 쉐어 구간을 포함한 구동 방법을 상세히 보여 주는 도면들이다.
도 31a 내지 도 35b는 도 4에 도시된 픽셀 회로를 포함하고 출력 버퍼를 공유하는 이웃한 서브 픽셀들에서 차지 쉐어 구간을 포함한 구동 방법을 상세히 보여 주는 도면들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

본 발명의 표시장치에서 픽셀 회로와 게이트 구동부 각각은 다수의 트랜지스터들을 포함하여 표시패널의 기판 상에 직접 형성될 수 있다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.

게이트 신호와 차지 쉐어 제어 신호(이하, "CS"라 함)는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)할 수 있다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 전계 발광 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. 본 발명의 기술적 사상은 유기발광 표시장치에 국한되지 않고, 무기발광 물질을 포함한 무기발광 표시장치에 적용될 수 있다.

본 발명은 디멀티플렉서(Demultiplexer, DEMUX)를 이용하여 데이터 구동부의 한 채널을 통해 출력되는 데이터 전압을 N(N은 2 이상의 양의 정수) 개의 데이터 라인들에 시분할 분배한다.

도 1 내지 도 4를 참조하면, 본 발명의 실시예에 따른 전계 발광 표시장치는 표시패널(100)과, 표시패널(100)의 픽셀들(101)에 데이터를 기입하기 위한 표시패널 구동회로를 포함한다.

표시패널(100)은 화면 상에서 입력 영상을 표시하는 픽셀 어레이를 포함한다. 픽셀 어레이는 다수의 데이터 라인들(102), 데이터 라인들(103)과 교차되는 다수의 게이트 라인들(103), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 픽셀 어레이는 다수의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 라인은 표시패널(100)의 픽셀 어레이에서 1 라인에 배치된 픽셀들을 포함한다. 픽셀 어레이의 해상도가 m*n일 때 픽셀 어레이는 n 개의 픽셀 라인들(L1~Ln)을 포함한다. 1 픽셀 라인에 배치된 픽셀들은 게이트 라인들을 공유한다. 1 픽셀 라인에 배치된 서브 픽셀들(101)은 서로 다른 데이터 라인(102)에 연결된다. 데이터 라인 방향을 따라 세로 방향으로 배치된 서브 픽셀들은 동일한 데이터 라인을 공유한다.

픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀(이하 "R 서브 픽셀"이라 함), 녹색 서브 픽셀(이하 "G 서브 픽셀"이라 함), 청색 서브 픽셀(이하 "B 서브 픽셀"이라 함)로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들(101) 각각은 픽셀 회로를 포함한다. 이하에서 픽셀은 서브 픽셀과 같은 의미로 해석될 수 있다.

픽셀 회로는 도 3 및 도 4의 예와 같이, 발광 소자, 구동 소자, 하나 이상의 스위치 소자, 및 커패시터를 포함한다. 구동 소자와 스위치 소자는 TFT(Thin Film Transistor)로 구현될 수 있다. 픽셀 회로는 도 3 및 도 4에 한정되지 않는다는 것에 주의하여야 한다. 예컨대, 도 3 및 도 4는 p 채널 TFT 기반으로 구현된 픽셀 회로를 예시할 수 있으나 픽셀 회로는 공지된 n 채널 TFT 기반의 픽셀 회로로 구현될 수도 있다. 픽셀 회로는 데이터 라인(102)과 게이트 라인(103)에 연결된다.

표시패널(100)은 도 3 및 도 4에 도시된 바와 같이 픽셀 구동 전압(VDD)을 서브 픽셀들(101)에 공급하기 위한 제1 전원 라인(61), 픽셀 회로를 초기화하기 위한 기준 전압(Vref)을 서브 픽셀들(101)에 공급하기 위한 제2 전원 라인(62), 저전위 전원 전압(VSS)을 픽셀들에 공급하기 위한 VSS 전극 등을 더 포함할 수 있다. 전원 라인들(61, 62)과 VSS 전극은 도시하지 않은 전원 회로에 연결된다.

표시패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.

표시패널 구동회로는 데이터 구동부(110)와 게이트 구동부(120)를 구비한다. 표시패널 구동회로는 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치된 디멀티플렉서 어레이(112)를 더 구비한다.

표시패널 구동회로는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터(디지털 데이터)를 기입한다. 표시패널 구동회로는 터치 센서들을 구동하기 위한 터치 센서 구동부를 더 구비할 수 있다. 터치 센서 구동부는 도 1에서 생략되어 있다. 모바일 기기에서 표시패널 구동회로, 타이밍 콘트롤러(130) 그리고 전원 회로는 하나의 드라이브 IC(Integrated Circuit)에 집적될 수 있다.

표시패널 구동회로는 저속 구동 모드로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 프레임 개수 만큼 변화가 없을 때 표시장치의 소비 전력을 줄이기 위하여 설정될 수 있다. 다시 말하여, 저속 구동 모드는 정지 영상이 일정 시간 이상 입력될 때 픽셀들의 리프레쉬 레이트(Refresh rate)를 낮춤으로써 픽셀들의 데이터 기입 주기를 길게 제어하여 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나 사용자 명령이나 입력 영상이 소정 시간 이상 표시패널 구동 회로에 입력되지 않을 때 표시패널 구동 회로는 저속 구동 모드로 동작할 수 있다.

데이터 구동부(110)는 DAC(Digital to Analog Converter)를 이용하여 매 프레임 기간마다 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 픽셀 데이터(디지털 데이터)를 감마 보상 전압으로 변환하여 데이터 신호의 전압(이하, “데이터 전압”이라 함, Vdata)를 발생한다. 데이터 전압(Vdata)은 데이터 구동부(110)의 채널들(도 2에서 CH1, CH2) 각각에서 출력 버퍼(AMP)를 통해 출력된다.

디멀티플렉서 어레이(112)는 다수의 스위치 소자들(도 2, M1, M2)을 이용하여 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치되어 데이터 구동부(110)로부터 출력되는 데이터 전압(Vdata)을 데이터 라인들(102)로 시분할 분배한다.

데이터 구동부(110)에서 하나의 채널에 연결된 출력 버퍼(AMP)는 도 2에 도시된 바와 같이 디멀티플렉서 어레이(112)를 통해 이웃한 데이터 라인들(1021~ 1024)에 연결될 수 있다. 디멀티플렉서 어레이(112)는 도 2에 도시된 바와 같이 다수의 디멀티플렉서들(21, 22)을 포함한다.

디멀티플렉서(21, 22)는 입력 노드가 하나이고 출력 노드가 N(N은 둘 이상의 양의 정수)인 1:N 디멀티플렉서일 수 있다. 디멀티플렉서 어레이(112)의 디멀티플렉서들(21, 22)은 도 2에서 1:2 디멀티플렉서를 예시하였으나 이에 한정되지 않는다. 예를 들어, 디멀티플렉서 어레이(112)의 디멀티플렉서(21, 22) 각각은 1:3 디멀티플렉서로 구현되어 데이터 구동부(110)에서 하나의 채널을 세 개의 데이터 라인들에 순차적으로 연결할 수 있다. 디멀티플렉서 어레이(112)는 표시패널(100)의 기판 상에 직접 형성되거나, 데이터 구동부(110)와 함께 하나의 드라이브 IC에 집적될 수 있다.

데이터 라인들(1021~1024) 각각에는 도 2에 도시된 바와 같이 커패시터(51~54)가 연결된다. 커패시터(51~54)는 디멀티플렉서(21, 22)를 통해 데이터 라인(1021~1024)에 인가되는 데이터 전압(Vdata)을 샘플링하여 저장한다. 커패시터(51~54)에 저장된 데이터 전압(Vdata)은 서브 픽셀들(101)의 픽셀 회로에 공급된다. 커패시터(51~54)는 데이터 라인(1021~1024)의 기생 용량 또는 소정의 설계치로 형성된 별도의 커패시터로 구현될 수 있다.

게이트 구동부(120)는 픽셀 어레이의 TFT 어레이와 함께 표시패널(100) 상의 베젤 영역(Bezel, BZ) 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(103)로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트시킴으로써 그 신호들을 게이트 라인들(103)에 순차적으로 공급할 수 있다. 게이트 신호는 데이터가 기입될 라인의 픽셀들을 선택하기 위한 스캔 신호와, 데이터 전압이 충전된 픽셀들의 발광 시간을 정의하는 발광 제어 신호(이하, “EM 신호”라 함)을 포함할 수 있다.

게이트 구동부(120)는 제1 게이트 구동부(121)와 제2 게이트 구동부(122)를 포함할 수 있다. 제1 게이트 구동부(121)는 스캔 신호를 출력하고, 시프트 클럭에 따라 스캔 신호를 순차적으로 시프트한다. 제2 게이트 구동부(122)는 EM 신호(EM)를 출력하고, 시프트 클럭에 따라 EM 신호(EM)를 순차적으로 시프트한다. 베젤(bezel)이 없는 모델의 경우에, 제1 및 제2 게이트 구동부들(121, 122)를 구성하는 스위치 소자들이 픽셀 어레이 내에 분산 배치될 수 있다.

타이밍 콘트롤러(130)는 도시하지 않은 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭(CLK) 및 데이터 인에이블신호(도 6의 DE) 등을 포함한다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 데이터 인에이블신호(DE)는 1 수평 기간(1H)의 주기를 갖는다. 호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기의 시스템 중 어느 하나일 수 있다.

타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 112, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 타이밍 콘트롤러(130)는 저속 구동 모드에서 픽셀들의 리프레쉬 레이트를 낮추기 위하여 프레임 주파수를 1Hz ~ 30Hz 사이의 주파수로 낮출 수 있다.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로서 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호, 디멀티플렉서 어레이(112)의 동작 타이밍을 제어하기 위한 MUX 신호(MUX1, MUX2), 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 데이터 타이밍 신호는 도 7에 도시된 소스 출력 인에이블 신호(Source output enable, SOE)을 포함한다. 데이터 구동부(110)는 각 채널들에서 소스 출력 인에이블 신호(SOE)의 펄스 사이의 로우 로직(low logic) 구간 동안 데이터 전압(Vdata)을 동시에 출력하는 반면, 소스 출력 인에이블 신호(SOE)의 펄스 즉, 하이 로직 구간에 데이터 전압(Vdata)을 출력하지 않는다.

타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어신호의 전압 레벨은 도시하지 않은 레벨 시프터(Level shifter)를 통해 게이트 온 전압과 게이트 오프 전압으로 변환되어 게이트 구동부(120)에 공급될 수 있다. 레벨 시프터는 게이트 타이밍 제어신호의 로우 레벨 전압(low level voltage)을 게이트 로우 전압(VGL)으로 변환하고, 게이트 타이밍 제어신호의 하이 레벨 전압(high level voltage)을 게이트 하이 전압(VGH)으로 변환한다.

본 발명은 디멀티플렉서 어레이(112)의 스위치 소자들(M1, M2)을 이용하여 데이터 라인들의 충전 기간 전에 설정된 차지 쉐어 구간 동안 데이터 구동부(110)의 채널들 간에 또는 데이터 라인들(1021~1024) 간에 차지 쉐어(Charge share)를 실시할 수 있다. 또한, 본 발명은 별도의 차지 쉐어 회로를 이용하여 데이터 라인들의 충전 기간(t2, t3) 전에 설정된 차지 쉐어 구간 동안 차지 쉐어를 실시할 수 있다. 이하에서, 제1 시간(t1)은 차지 쉐어 구간이고, 제2 및 제3 시간(t2, t3)은 이웃한 데이터 라인들에 데이터 전압이 순차적으로 충전되는 데이터 라인들의 충전 기간을 나타낸다.

데이터 구동부(110)의 채널들(CH1~CH4)이 연결되거나 데이터 라인들(1021~1024)이 연결되면 채널들(CH1~CH4) 또는 데이터 라인들(1021~1024)의 전압이 평균화되어 데이터 전압(Vdata)의 트랜지션 폭이 감소된 후 짧은 시간에 픽셀 데이터의 목표 전압(target voltage)까지 상승할 수 있기 때문에 소비 전력 감소, 커플링 리플 감소 및 디멀티플렉서의 온 타임(ON time) 감소 등의 효과를 얻을 수 있다.

도 2에 도시된 바와 같이, 데이터 구동부(100)를 포함한 드라이브 IC 내에 또는 표시패널(100) 상에 배치된 차지 쉐어 회로를 포함할 수 있다. 차지 쉐어 회로는 데이터 구동부(110)와 디멀티플렉서 어레이(112)의 입력 노드들 사이에 연결된 차지 쉐어부(41)를 포함할 수 있다. 또한, 차지 쉐어 회로는 디멀티플렉서 어레이(112)의 출력 노드들과, 데이터 라인들(1021~1024) 사이에 연결된 차지 쉐어부(42)를 포함할 수 있다.

차지 쉐어부들(41, 42)은 디멀티플렉서 어레이(112)의 스위치 소자들(M1, M2)이 턴-온(turn-on)되기 전에 데이터 구동부(102)의 채널들(CH1, CH2)를 연결하거나 데이터 라인들(1021~1024)을 연결하여 기수 픽셀 라인(L1, L3,… Ln-1)과 우수 픽셀 라인(L2, L4,… Ln) 사이에서 데이터 전압(Vdata)의 트랜지션 폭을 줄임으로써 소비 전력 감소, 커플링 리플 감소 및 디멀티플렉서 스위치들(M1, M2)의 온 타임(ON time) 감소 등의 효과를 얻을 수 있게 한다.

차지 쉐어부(41)의 스위치 소자들이 턴-온될 때 그 스위치 소자들에 연결된 데이터 구동부(112)의 채널들(CH1, CH2)이 서로 연결되어 그 채널들과 연결되는 데이터 라인들의 전압이 평균화되어 데이터 전압(Vdata)의 트랜지션 폭이 감소될 수 있다. 차지 쉐어부(42)의 스위치 소자들이 턴-온될 때 그 스위치 소자들에 연결된 데이터 라인들이 서로 연결되어 데이터 라인들의 전압이 평균화됨으로써 데이터 전압(Vdata)의 트랜지션 폭이 감소될 수 있다.

도 3 및 도 4는 본 발명의 실시예들에서 적용 가능한 픽셀 회로들의 예를 보여 주는 회로도들이다. 도 3 및 도 4에 도시된 픽셀 회로들은 구동 소자의 문턱 전압(Vth)을 센싱하고 그 문턱 전압(Vth) 만큼 데이터 전압(Vdata)을 보상하는 내부 보상 회로가 적용된 예이다. 내부 보상 회로는 픽셀 회로마다 내장되어 픽셀 회로들 각각에서 구동 소자의 전기적 특성에 따라 변하는 구동 소자의 문턱 전압을 샘플링하여 상기 구동 소자의 문턱 전압만큼 데이터 전압을 실시간 보상한다. 본 발명은 도 3 및 도 4에 도시된 픽셀 회로에 한정되지 않는다는 것에 주의하여야 한다. 예컨대, 본 발명의 픽셀 회로는 구동 소자의 이동도(mobility, μ)를 센싱하고 그 이동도 만큼 데이터 전압(Vdata)을 보상하는 내부 보상 회로로 적용될 수 있다.

도 3을 참조하면, 픽셀 회로의 일 예는 발광 소자(EL)와, 다수의 트랜지스터들(T1~T5, DT), 커패시터(Cst) 등을 포함한다. 트랜지스터들(T1~T5, DT)은 도 3에 도시된 바와 같이 p 채널 트랜지스터(PMOS)로 구현될 수 있으나 이에 한정되지 않는다. 트랜지스터들(T1~T5)은 스위치 소자들(T1, T5)과, 구동 소자(DT)를 포함한다.

스위치 소자들(T1~T5)은 게이트 라인(31~33)으로부터의 게이트 신호에 따라 온/오프되어 픽셀 회로를 초기화한 후, 구동 소자(DT)의 소스와 드레인을 연결하여 데이터 전압(Vdata)을 커패시터(Cst)에 공급한다. 그리고 스위치 소자들(T1~T5)은 구동 소자(DT)와 발광 소자(DT) 사이의 전류 패스(current pass)를 스위칭한다. 구동 소자(DT)의 게이트와 드레인이 연결되면, 구동 소자(DT)가 다이오드 형태로 동작하여 구동 소자(DT)의 게이트-소스트간 전압이 구동 소자(DT)의 문턱 전압까지 상승하여 구동 소자(DT)의 문턱 전압이 커패시터(Cst)에 샘플링된다.

발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드는 제4 노드(n4)를 통해 제4 및 제5 스위치 소자들(T4, T5)에 연결된다. OLED의 캐소드는 저전위 전원 전압(VSS)이 인가되는 VSS 전극에 연결된다. 구동 소자(DT)는 OLED에 전류를 공급하여 OLED를 구동한다. OLED는 데이터 전압(Vdata)에 따라 구동 소자(DT)에 의해 조절되는 전류로 발광한다. OLED의 전류패스는 제4 스위치 소자(T4)에 의해 스위칭된다.

커패시터(Cst)는 제1 노드(n1)와 제2 노드(n2) 사이에 연결된다. 제1 노드(n1)는 제1 스위치 소자(T1)의 제2 전극, 제3 스위치 소자(T3)의 제1 전극, 및 커패시터(Cst)의 제1 전극에 연결된다. 제2 노드(n2)는 커패시터(Cst)의 제2 전극, 구동 소자(DT)의 게이트, 및 제2 스위치 소자(T2)의 제1 전극에 연결된다. 커패시터(Cst)에 샘플링된 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상된 데이터 전압(Vdata)이 충전된다. 따라서, 서브 픽셀들(101) 각각에서 데이터 전압(Vdata)은 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상되기 때문에서 서브 픽셀들(101)에서 구동 소자(DT)의 문턱 전압 편차가 보상될 수 있다.

제1 스위치 소자(T1)는 제1 스캔 신호(SCAN1)에 응답하여 데이터 전압(Vdata)을 제1 노드(n1)에 공급한다. 제1 스위치 소자(T1)는 제1 게이트 라인(31)에 연결된 게이트, 데이터 라인(21)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다. 제1 스캔 신호(SCAN1)는 제1 게이트 라인(31)을 통해 서브 픽셀들(101)에 인가된다. 제1 스캔 신호(SCAN1)는 제1 스캔 신호(SCAN1)는 게이트 온 전압(VGL)의 펄스로 발생되어 데이터 전압(Vdata)이 커패시터(Cst)에 인가되고 구동 소자(DT)의 문턱 전압이 커패시터(Cst)에 샘플링되는 시간을 정의한다. 제1 스캔 신호(SCAN1)의 펄스 폭(pulse width)은 도 6에 도시된 바와 같이 1 수평 기간(1H) 이하로 설정될 수 있다.

제2 스위치 소자(T2)는 제2 스캔 신호(SCAN2)에 응답하여 구동 소자(DT)의 게이트와 제2 전극을 연결하여 구동 소자(DT)를 다이오드(Diode)로 동작하게 한다. 제2 스위치 소자(T2)는 제2 게이트 라인(32)에 연결된 게이트, 제2 노드(n2)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. 제2 스캔 신호(SCAN2)의 펄스는 제1 스캔 신호(SCAN1) 보다 먼저 게이트 온 전압으로 반전되고 제1 스캔 신호(SCAN1)와 동시에 게이트 오프 전압으로 반전된다. 제2 스캔 신호(SCAN2)의 펄스 폭은 1 수평 기간(1H) 이하로 설정될 수 있다.

제3 스위치 소자(T3)는 EM 신호(EM)에 응답하여 소정의 기준 전압(Vref)을 제1 노드(n1)에 공급한다. 기준 전압(Vref)은 제2 전원 라인(62)을 통해 서브 픽셀들(101)에 공급된다. 제3 스위치 소자(T3)는 제3 게이트 라인(33)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제2 전원 라인(62)에 연결된 제2 전극을 포함한다. EM 신호(EM)는 발광 소자(EL)의 온/오프(on/off) 시간을 정의한다. EM 신호(EM)의 펄스는 발광 소자(EL)의 발광을 차단하기 위한 게이트 오프 전압으로 발생될 수 있다. EM 신호(EM)는 제1 스캔 신호(SCAN1)가 게이트 온 전압으로 반전될 때 게이트 오프 전압으로 반전되고, 제1 및 제2 스캔 신호(SCAN1, SCAN2)가 게이트 오프 전압으로 반전된 후에 게이트 온 전압으로 반전될 수 있다.

제4 스위치 소자(T4)는 EM 신호(EM)에 응답하여 발광 소자(EL)의 전류 패스를 스위칭한다. 제4 스위치 소자(T4)의 게이트는 제3 게이트 라인(33)에 연결된다. 제4 스위치 소자(T4)의 제1 전극은 제3 노드(n3)에 연결되고, 제4 스위치 소자(T4)의 제2 전극은 제4 노드(n4)에 연결된다.

제5 스위치 소자(T5)는 제2 스캔 신호(SCAN2)에 응답하여 발광 소자(EL)의 애노드에 연결된 제4 노드(n4)에 기준 전압(Vref)을 공급한다. 제5 스위치 소자(T5)는 제2 게이트 라인(32)에 연결된 게이트, 제2 전원 라인(62)에 연결된 제1 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다.

구동 소자(DT)는 게이트-소스 간 전압(Vgs)에 따라 발광 소자(EL)에 흐르는 전류를 조절하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, 제1 전원 라인(61)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. 픽셀 구동 전압(VDD)은 제1 전원 라인(61)을 통해 픽셀들에 공급된다.

도 4를 참조하면, 픽셀 회로의 다른 예는 발광 소자(EL)와, 다수의 TFT들 (T11~T16, DT), 커패시터(Cst) 등을 포함한다. TFT들(T11~T16, DT)은 p 채널 TFT(PMOS)로 구현될 수 있으나 이에 한정되지 않는다. 이 픽셀 회로에 인가되는 게이트 신호는 제N-1 스캔 신호(SCAN(N-1)), 제N 스캔 신호(SCAN(N)), 및 EM 신호(EM(N))를 포함한다. N은 양의 정수이다. 제N-1 스캔 신호(SCAN(N-1))는 제N-1 픽셀 라인의 데이터 전압(Vdata)에 동기되고, 제N 스캔 신호(SCAN(N))는 제N 픽셀 라인의 데이터 전압(Vdata)에 동기된다. 제N 스캔 신호(SCAN(N))는 제N-1 스캔 신호(SCAN(N-1))와 동일한 펄스폭으로 발생되고 제N-1 스캔 신호(SCAN(N-1)으로부터 시프트된다.

커패시터(Cst)는 제1 노드(n1)와 제2 노드(n2) 사이에 연결된다. 픽셀 구동 전압(VDD)은 제1 전원 라인(61)을 통해 픽셀 회로에 공급된다. 제1 노드(n1)는 제1 전원 라인(61), 제3 스위치 소자(T13)의 제1 전극, 및 커패시터(Cst)의 제1 전극에 연결된다. 제2 노드(n2)는 커패시터(Cst)의 제2 전극, 구동 소자(DT)의 게이트, 제1 스위치 소자(T11)의 제1 전극, 및 제5 스위치 소자(T15)의 제1 전극에 연결된다.

제1 스위치 소자(T11)는 제N 스캔 신호(SCAN(N))에 응답하여 구동 소자(DT)의 게이트와 제2 전극을 연결한다. 제1 스위치 소자(T11)는 제1 게이트 라인(34)에 연결된 게이트, 제2 노드(n2)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. 제N 스캔 신호(SCAN(N))는 제1 게이트 라인(34)을 통해 픽셀 회로에 인가된다. 제3 노드(n3)는 구동 소자(DT)의 게이트, 제1 스위치 소자(T11)의 제2 전극, 및 제4 스위치 소자(T14)의 제1 전극에 연결된다.

제2 스위치 소자(T12)는 제N 스캔 신호(SCAN(N))에 응답하여 데이터 전압(Vdata)을 구동 소자(DT)의 제1 전극에 인가한다. 제2 스위치 소자(T12)는 제1 게이트 라인(34)에 연결된 게이트, 제5 노드(n5)에 연결된 제1 전극, 및 데이터 라인(1021)에 연결된 제2 전극을 포함한다. 제5 노드(n5)는 구동 소자(DT)의 제1 전극, 제2 스위치 소자(T12)의 제1 전극, 및 제3 스위치 소자(T13)의 제2 전극에 연결된다.

제3 스위치 소자(T13)는 EM 신호(EM(N))에 응답하여 픽셀 구동 전압(VDD)을 구동 소자(DT)의 제1 전극에 인가한다. 제3 스위치 소자(T13)는 제3 게이트 라인(36)에 연결된 게이트, 제1 전원 라인(61)에 연결된 제1 전극, 및 제5 노드(n5)에 연결된 제2 전극을 포함한다. EM 신호(EM(N))는 제3 게이트 라인(36)을 통해 픽셀 회로에 인가된다.

제4 스위치 소자(T14)는 EM 신호(EM(N))에 응답하여 구동 소자(DT)의 제2 전극을 발광 소자(EL)의 애노드에 연결한다. 제4 스위치 소자(T14)의 게이트는 제3 게이트 라인(36)에 연결된다. 제4 스위치 소자(T14)의 제1 전극은 제3 노드(n3)에 연결되고, 제4 스위치 소자(T14)의 제2 전극은 제4 노드(n4)에 연결된다. 제4 노드(n4)는 발광 소자(EL)의 애노드, 제4 스위치 소자(T14)의 제2 전극, 및 제6 스위치 소자(T16)의 제2 전극에 연결된다.

제5 스위치 소자(T15)는 제N-1 스캔 신호(SCAN(N-1))에 응답하여 제2 노드(n2)를 제2 전원 라인(62)에 연결한다. 기준 전압(Vini)은 제2 전원 라인(62)을 통해 픽셀 회로에 인가된다. 제5 스위치 소자(T15)는 제2 게이트 라인(35)에 연결된 게이트, 제2 노드(n2)에 연결된 제1 전극, 및 제2 전원 라인(62)에 연결된 제2 전극을 포함한다.

제6 스위치 소자(T16)는 제N 스캔 신호(SCAN(N))에 응답하여 제2 전원 라인(62)을 발광 소자(EL)의 애노드에 연결한다. 제6 스위치 소자(T16)는 제1 게이트 라인(34)에 연결된 게이트, 제2 전원 라인(62)에 연결된 제1 전극, 및 발광 소자(EL)의 애노드에 연결된 제2 전극을 포함한다.

구동 소자(DT)는 게이트-소스 간 전압(Vgs)에 따라 발광 소자(EL)에 흐르는 전류를 조절하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, 제5 노드(n5)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.

VDD, VSS, Vini는 VDD = 7V~8V, VSS=0V, Vini=1V의 직류 전압일 수 있으나, 이에 한정되지 않는다. Vdata는 데이터 구동부(110)로부터 출력되는 0V~5V 사이의 전압일 수 있으나, 이에 한정되지 않는다.

본 발명의 표시장치에서, 도 5에 도시된 바와 같이 제N 픽셀 라인에서 좌우 이웃한 두 개의 서브 픽셀들(101A, 101B)이 하나의 출력 버퍼(AMP)를 공유하여 데이터 구동부(110)의 채널 개수를 줄일 수 있다.

도 6은 도 5에 도시된 서브 픽셀들의 구동 신호를 보여 주는 파형도이다. 도 6에서 "x"는 데이터 구동부(110)로부터 픽셀 데이터의 데이터 전압(Vdata)이 출력되지 않는 무효 구간이다.

도 5 및 도 6을 참조하면, 제1 단계(S1)에서, 제1 픽셀 데이터 전압(D1(N))과 동기되는 제1 MUX 신호(MUX1)가 발생된다. 제1 단계(S1)에서, 디멀티플렉서의 제1 스위치 소자(M1)가 턴-온되어 출력 버퍼(AMP)가 제1 데이터 라인(1021)에 연결된다. 이 때, 제1 픽셀 데이터 전압(D1(N))이 제1 데이터 라인(1021)의 커패시터(51)에 저장된다.

제2 단계(S2)에서, 제2 픽셀 데이터 전압(D2(N))과 동기되는 제2 MUX 신호(MUX2)가 발생된다. 제2 단계(S2)에서, 디멀티플렉서의 제2 스위치 소자(M2)가 턴-온되어 출력 버퍼(AMP)가 제2 데이터 라인(1022)에 연결된다. 이 때, 제2 픽셀 데이터 전압(D2(N))이 제2 데이터 라인(1022)의 커패시터(52)에 저장된다.

제3 단계(S3)에서, 제2 스캔 신호(SCAN2(N))가 게이트 온 전압으로 반전되어 제2 및 제5 스위치 소자들(T2, T5)이 턴-온되어 제1 및 제4 노드(n1, N4)가 기준 전압(Vref)으로 초기화된다. 제3 단계(S2)에서, MUX 신호들(MUX1,MUX2)이 게이트 오프 전압으로 반전되어 디멀티플렉서의 스위치 소자들(M1, M2)은 턴-오프(turn-off)된다.

제4 단계(S4)에서, 제2 및 제5 스위치 소자들(T2, T5)이 온 상태를 유지하는 상태에서 제1 스캔 신호(SCAN1(N))가 게이트 온 전압으로 반전되어 제1 스위치 소자(T1)가 턴-온되어 데이터 전압(Vdata)이 커패시터(Cst)에 인가되고 구동 소자(DT)의 문턱 전압이 커패시터(Cst)에 인가된다. 따라서, 제4 단계(S4)에서 구동 소자(DT)의 문턱 전압 만큼 보상된 데이터 전압(Vdata)이 커패시터(Cst)에 샘플링된다. 이 때, 서브 픽셀들(101A, 101B)에서 구동 소자(DT)의 문턱 전압(Vth)이 동시에 샘플링되고, 서브 픽셀들(101A, 101B)의 발광 소자(EL)를 구동하기 위한 구동 소자(DT)의 게이트-소스간 전압이 설정된다.

제5 단계(S5)에서, EM 신호(EM(N))가 게이트 온 전압으로 반전되어 구동 소자(DT)의 게이트-소스간 전압에 따라 발생되는 전류가 발광 소자(EL)에 흘러 발광 소자(EL)가 발광한다.

도 7 및 도 8은 본 발명의 제1 실시예에 따른 데이터 구동부, 디멀티플렉서 및 픽셀 어레이의 연결 구조를 보여 주는 도면들이다. 도 7 및 도 8에서, R, G, 및 B는 서브 픽셀들의 컬러이며, 서브 픽셀들(101) 내의 숫자 "255", "0"은 픽셀 데이터의 계조(gray scale level)이다. 예를 들어, R(255)는 R 서브 픽셀과, 계조값 255의 R 픽셀 데이터를 나타낸다.

도 7 및 도 8을 참조하면, 데이터 구동부(110)의 채널들(CH1~CH6) 각각은 출력 버퍼(AMP)와 디멀티플렉서 어레이(112) 사이에 연결된 출력 스위치 소자(S1)를 포함한다. 출력 스위치 소자(S1)는 타이밍 콘트롤러(130)로부터의 소스 출력 인에이블 신호(SOE)의 하이 로직 펄스들 사이의 로우 로직 구간 동안 턴-온되어 데이터 전압(Vdata)을 디멀티플렉서 어레이(112)의 입력 노드에 공급한다. 반면에, 출력 스위치 소자(S1)는 소스 출력 인에이블 신호(SOE)의 하이 로직 펄스 구간 동안 턴-오프되어 데이터 전압(Vdata)과 디멀티플렉서 어레이(112)의 입력 노드 사이에서 데이터 전압(Vdata)을 차단한다. 도 8에서, 턴-온된 출력 스위치 소자(S1)가 생략되어 있다.

도 7에 도시된 픽셀 어레이의 컬러 배치는 펜타일(pentile) 픽셀 배치의 일 예이지만 본 발명은 이에 한정되지 않는다. 펜도 7의 픽셀 어레이에서, 기수 번째 픽셀 라인들(L1, L3, ? Ln-1)에서 좌로부터 우로 R 서브 픽셀, G 서브 픽셀, B 서브 픽셀, G 서브 픽셀의 순서로 서브 픽셀들(1O1)이 배치될 수 있다. 우수 번째 픽셀 라인들(L2, L4, ? Ln)에서 좌로부터 우로 B 서브 픽셀, G 서브 픽셀, R 서브 픽셀, G 서브 픽셀의 순서로 서브 픽셀들(1O1)이 배치될 수 있다. 펜타일 픽셀 배치의 경우, 이웃한 두 개의 서브 픽셀들이 하나의 픽셀을 구성할 수 있다. 타일 픽셀 렌더링 알고리즘은 픽셀들 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상한다.

도 7의 예는 픽셀 어레이가 백색 이미지를 표현하는 예이다. 백색 이미지에서 R 서브 픽셀, G 서브 픽셀 및 B 서브 픽셀 각각에서 픽셀 데이트의 계조값은 화이트 계조 즉, 255이다. 도 8의 예는 픽셀 어레이가 황색 이미지를 표현하는 예이다. 황색 이미지에서 R 서브 픽셀과 G 서브 픽셀에서 픽셀 데이트의 계조값은 255인 반면에 B 서브 픽셀에 기입되는 B 픽셀 데이터의 계조값은 블랙 계조값인 0이다.

차지 쉐어를 실시하지 않으면, 입력 영상의 픽셀 데이터에 따라 서브 픽셀들의 데이터 전압 충전양이 감소되고 이웃한 서브 픽셀들 간에 또는 픽셀 컬럼들 간에 충전양 편차가 커져 휘도가 불균일하게 될 수 있다. 또한, 차지 쉐어를 실시하지 않으면 이웃한 픽셀 라인들 간에 데이터 트랜지션 폭이 커져 커플링 리플 특히 VSS 리플이 발생하여 픽셀 라인들 간의 휘도가 불균일하게 될 수 있다.

도 8과 같이 픽셀 어레이에 황색 이미지를 표시할 때 제1 픽셀 컬럼(81)은 계조값 255의 픽셀 데이터가 기입되는 G 서브 픽셀들만을 포함한다. 제2 픽셀 컬럼(82)은 교대로 배치되는 R 서브 픽셀들과 B 서브 픽셀들을 포함한다. 픽셀 어레이에 황색 이미지를 표시할 때, R 서브 픽셀들에 계조값 255의 픽셀 데이터가 기입되고, B 서브 픽셀들에 계조값 255의 픽셀 데이터가 기입된다.

제1 픽셀 컬럼(81)의 경우에 서브 픽셀들의 충전양이 균일하여 휘도차나 VSS 리플이 발생하지 않는다. 이는 제1 픽셀 컬럼(81)에서 상하로 이웃한 G 서브 픽셀들 간에 픽셀 데이터의 트랜지션 없이 짧은 시간에 타겟 전압까지 G 서브 픽셀들이 데이터 전압을 충전하기 때문이다.

반면에, 제2 픽셀 컬럼(82)의 경우에 차지 쉐어를 실시하지 않으면 상하로 이웃한 서브 픽셀들 간에 픽셀 데이터의 트랜지션 폭이 커 R 및 B 서브 픽셀들의 충전양이 부족하고 데이터 전압(Vdata)의 변동시에 커플링으로 인하여 VSS 리플이 발생한다. 제2 픽셀 컬럼(82)의 경우에, 표시장치의 해상도가 높아지거나 구동 주파수가 높아져 디멀티플렉서 어레이(112)의 온 타임이 감소되면 차지 쉐어를 실시하지 않으면 R 및 B 서브 픽셀들에서 충전양 저하와 VSS 리플이 더 심해진다.

차지 쉐어를 실시하지 않으면, 제1 및 제2 픽셀 컬럼들(81, 82) 사이에서 서브 픽셀들의 충전 특성 차이가 커서 이웃한 두 컬럼들(81, 82)에서 휘도차가 보일 수 있다. 제1 픽셀 컬럼(81)에서 수직으로 이웃한 G 서브 픽셀들 간에 데이터 트랜지션 없이 짧은 시간에 타겟 전압까지 G 서브 픽셀들이 데이터 전압을 충전할 수 있다. 반면에, 제2 픽셀 컬럼(82)에서 수직으로 이웃한 R 및 B 서브 픽셀들 간에 데이터 전압의 트랜지션 폭이 커서 데이터 전압의 목표 전압을 충전하지 못할 수 있다.

도 9는 도 8과 같이 황색 이미지를 표시하는 경우에 차지 쉐어를 실시하지 않을 때 트랜지션 폭을 정량적으로 보여 주는 도면이다. 도 9에서 R -> B는 기수 픽셀 라인(Odd line)의 R 픽셀 데이터로부터 우수 픽셀 라인(Even line)의 B 픽셀 데이터로 변하는 경우이다. 도 9는 계조 0으로부터 계조 255로 변할 때 그리고 그 반대의 경우에 픽셀 데이터 전압의 트랜지션 폭이 가장 크다. 이 때의 트랜지션 폭이 100으로 환산된 예이다. 이하에서, 기준 트랜지션 폭은 트랜지션 폭이 100인 예를 의미한다. 차지 쉐어가 없으면 기수 픽셀 라인(Odd line)의 픽셀 데이터로부터 우수 픽셀 라인(Even line)의 픽셀 데이터로 변할 때 차지 쉐어 구간의 트랜지션 폭이 기수 픽셀 라인(Odd line)의 트랜지션 폭과 같다. 이 때의 소비 전력을 100%라 할 때 차지 쉐어를 실시하면 픽셀 데이터의 트랜지션 폭이 감소되기 때문에 소비 전력과 서브 픽셀들의 충전 특성이 개선될 수 있다.

도 10은 차지 쉐어 구간을 나타내는 파형도이다. 차지 쉐어 구간으로 설정된 제1 시간(t1)은 도 10에 도시된 같이 동일 데이터 라인을 통해 연속으로 인가되는 제N 픽셀 데이터 전압((N-1)th Data))과 제N 픽셀 데이터 전압(Nth Data)) 사이의 구간이다. 제N 픽셀 데이터 전압((N-1)th Data))은 제N 픽셀 라인의 서브 픽셀에 기입될 픽셀 데이터의 전압이고, 제N 픽셀 데이터 전압(Nth Data))은 제N 픽셀 라인의 서브 픽셀에 기입될 픽셀 데이터의 전압이다. 제1 시간(t1)은 소스 출력 인에이블 신호(SOE)의 펄스폭 구간 내에서 설정될 수 있다. 제N 픽셀 데이터 전압((N-1)th Data))과 제N 픽셀 데이터 전압(Nth Data)) 사이의 트랜지션 폭이 100일 때 차지 쉐어가 실시되면 픽셀 데이터의 트랜지션 폭이 50으로 감소될 수 있다. 트랜지션 폭의 감소 효과는 상호 연결되는 채널들 또는 데이터 라인들의 평균 전압에 따라 달라질 수 있다.

도 11은 본 발명의 제1 실시예에 따른 차지 쉐어 방법을 보여 주는 파형도이다. 이 실시예는 차지 쉐어 회로 없이 디멀티플렉서 어레이(112)를 이용하여 데이터 라인들 간에 차지 쉐어를 실시할 수 있다.

본 발명의 제1 실시예에 따른 차지 쉐어 방법은 제1 및 제2 채널들(CH1, CH2)을 통해 데이터 전압을 출력하는 데이터 구동부, 제1-1 및 제2-1 스위치 소자들(M1, M2)을 이용하여 제1 채널(CH1)을 통해 출력되는 데이터 전압을 제1 및 제2 데이터 라인들에 분배하는 제1 디멀티플렉서(21), 제1-2 및 제2-2 스위치 소자들(M1, M2)을 이용하여 제2 채널(CH2)을 통해 출력되는 데이터 전압을 제3 및 제4 데이터 라인들(1023, 1024)에 분배하는 제2 디멀티플렉서(22), 및 제1 및 제2 디멀티플렉서(21, 22)의 스위치 소자들(21,22)의 온/오프를 제어하기 위한 제어 신호(MUX1, MUX2)를 발생하여 제1 및 제2 디멀티플렉서들(21, 22)을 제어하는 제어부 즉, 타이밍 콘트롤러(130)를 포함한다. 제1 및 제2 디멀티플렉서들(21, 22)의 모든 스위치 소자들(M1, M2)은 제1 시간(t1)으로 설정된 차지 쉐어 구간 동안 동시에 턴-온되어 제1 및 제2 데이터 라인들(1021, 1022)을 연결한다. 제2 시간(t2)에 제1-1 및 제1-2 스위치 소자들(S1)이 동시에 턴-온되어 제1 채널(CH1)이 제1 데이터 라인(1021)에 연결됨과 동시에 제2 채널(CH2)이 제3 데이터 라인(1023)에 연결된다. 이어서, 제3 시간(t3)에 상기 제2-1 및 제2-2 스위치 소자들(S2)이 동시에 턴-온되어 제1 채널(CH1)이 제2 데이터 라인(1022)에 연결됨과 동시에 제2 채널(CH2)이 제4 데이터 라인(1024)에 연결된다. 이렇게 데이터 라인들(1021~1024))에 데이터 전압이 충전된 후에 좌우로 이웃한 서브 픽셀들에서 구동 소자(DT)의 문턱 전압이 동시에 샘플링되어 문턱 전압 만큼 보상된 데이터 전압으로 발광 소자들이 구동된다.

도 8, 도 10 및 도 11을 참조하면, 타이밍 콘트롤러(130)는 차지 쉐어 구간 동안, 제1 및 제2 MUX 신호들(MUX1, MUX2)을 동시에 게이트 온 전압으로 발생하여 디멀티플렉서 어레이(112)의 스위치 소자들(M1, M2)이 동시에 턴-온되도록 한다.

제1 시간(t1) 동안, 제1 및 제2 MUX 신호들(MUX1, MUX2)의 제1 펄스(111, 112)가 동시에 게이트 온 전압(VGL)으로 발생된다. 제1 시간(t1) 동안, 디멀티플렉서 어레이(112)의 모든 스위치 소자들(M1, M2)이 동시에 턴-온된다. 제1 디멀티플렉서(21)는 제1 시간(t1) 동안 제1 및 제2 데이터 라인들(1021, 1022)을 연결한다. 이 때, 제1 및 제2 데이터 라인들(1021, 1022)의 전압이 제1 및 제2 데이터 라인들(1021, 1022) 각각에 인가되는 데이터 전압(Vdata)의 평균 전압으로 변하여 데이터 전압의 트랜지션 폭이 감소될 수 있다. 제2 디멀티플렉서(22)는 제1 시간(t1) 동안 제3 및 제4 데이터 라인들(1023, 1024)을 연결한다. 이 때, 제3 및 제4 데이터 라인들(1023, 1024)의 전압이 제3 및 제4 데이터 라인들(1023, 1024) 각각에 인가되는 데이터 전압(Vdata)의 평균 전압으로 변하여 데이터 전압의 트랜지션 폭이 감소될 수 있다.

제1 시간(t1) 이후에 제1 및 제2 MUX 신호들(MUX1, MUX2)의 제2 펄스(113, 114)가 순차적으로 게이트 온 전압(VGL)으로 발생되어 제N 픽셀 라인의 데이터 전압을 데이터 라인들(1021~1024)에 시분할 분배한다. 제2 시간(t2) 동안, 제1 MUX 신호(MUX1)의 제2 펄스(113)가 게이트 온 전압(VGL)으로 발생되어 제1 스위치 소자(M1)가 턴-온된다. 이 때, 제1 픽셀 데이터 전압(D1(N))이 제1 스위치 소자(M1)를 통해 제1 데이터 라인(1021)의 커패시터(51)에 충전된다. 이어서, 제3 시간(t3) 동안, 제2 MUX 신호(MUX2)의 제2 펄스(114)가 게이트 온 전압(VGL)으로 발생되어 제2 스위치 소자(M2)가 턴-온된다. 이 때, 제2 픽셀 데이터 전압(D2(N))이 제2 스위치 소자(M2)를 통해 제2 데이터 라인(1022)의 커패시터(52)에 충전된다. 제2 시간(t2)은 도 6에서 제1 단계(S1)와 같고, 제3 시간(t3)은 도 6에서 제2 단계(S2)와 같다.

제N 픽셀 라인에서 좌우로 이웃한 서브 픽셀들을 제1 및 제2 서브 픽셀들이라 할 때, 제1 픽셀 데이터 전압(D1(N))은 제1 서브 픽셀에 공급될 데이터 전압이고, 제2 픽셀 데이터 전압(D2(N))은 제2 서브 픽셀에 공급될 데이터 전압이다.

제1 실시예는 제1 및 제2 디멀티플렉서들(21, 22) 각각에서 차지 쉐어가 가능하고, 제1 및 제2 디멀티플렉서들(21, 22) 간에 차지 쉐어가 되지 않는다. 이 때문에 제1 실시예는 일부 컬러 이미지에서 차지 쉐어가 제한적일 수 있다. 예를 들어, 도 8에 도시된 바와 같이 픽셀 어레이에 황색 이미지가 표시될 때 제1 및 제2 컬럼 픽셀들(81, 82) 각각에서 차지 쉐어가 실시되지만 이 컬럼 픽셀들(81, 82) 간에 데이터 라인들(1021~1024)이 연결되지 않기 때문에 컬럼 픽셀들(81, 82) 간에 차지 쉐어가 되지 않는다.

도 8에서 제1 및 제2 픽셀 그룹(83, 84)이 좌우로 이웃한 두 개의 서브 픽셀들을 포함할 때 제1 실시예에 의하면 제1 픽셀 그룹(83)의 차지 쉐어 전압은 (255+255)/2 이기 때문에 차지 쉐어 효과가 없다. 따라서, 제1 픽셀 그룹(83)에 인가될 제N-1 픽셀 데이터 전압으로부터 제N 픽셀 데이터 전압으로 변하는 사이의 제1 시간(t1) 전압이 제N-1 픽셀 데이터 전압과 같기 때문에 픽셀 데이터의 트랜지션이 줄지 않는다.

제1 실시예에 의하면 제2 픽셀 그룹(84)의 차지 쉐어 전압은 (0+255)/2 이기 때문에 픽셀 데이터 전압의 트랜지션 폭이 50으로 감소된다.

도 12는 도 8과 같이 황색 이미지를 픽셀 어레이에 표시하는 경우에 제1 실시예의 차지 쉐어 방법을 실시하여 데이터 전압의 트랜지션 폭의 개선 효과를 정량적으로 보여 주는 도면이다. 이 실시예는 픽셀 어레이의 일부 픽셀들에서 제1 시간(t1) 동안 픽셀 데이터 전압의 트랜지션 폭이 기준 트랜지션 폭 100 대비 50 수준으로 감소된 후에 다음 데이터 전압의 목표 전압으로 변한다. 도 13은 도 8과 같은 픽셀 어레이에서 제2 데이터 라인(1022)에 인가되는 데이터 전압(V₁₀₂₂)과, 제3 데이터 라인(V₁₀₂₃)에 인가되는 데이터 전압(V1022)의 트랜지션 폭 변화를 보여 준다. 제1 실시예는 차지 쉐어를 실시하지 않는 경우에 비하여 데이터 전압의 트랜지션 폭이 감소되기 때문에 서브 픽셀들의 충전 특성과 소비 전력을 개선할 수 있다.

도 14는 데이터 구동부의 채널들 간에 연결된 차지 쉐어 회로를 보여 주는 도면이다. 도 15a 및 도 15b는 본 발명의 제2 실시예에 따른 차지 쉐어 방법을 보여 주는 파형도들이다. 도 15a는 차지 쉐어 구간을 정의하는 CS 신호의 펄스가 제1 및 제2 MUX 신호들(MUX1, MUX2)의 펄스와 동시에 발생되는 실시예 2-1을 보여 준다. 도 15b는 CS 신호의 제1 펄스가 제1 MUX 신호(MUX1)의 펄스와 동시에 발생되고, CS 신호의 제2 펄스가 제2 MUX 신호(MUX2)의 펄스와 동시에 발생되는 실시예 2-2를 보여 준다.

도 14 내지 도 15b를 참조하면, 차지 쉐어 회로는 데이터 구동부(110)의 채널들(CH1~CH6)을 연결하기 위한 다수의 차지 쉐어용 스위치 소자들(이하, CS SW”라 함, S21~S23)을 포함한다.

CS SW들(S21~S23)은 데이터 구동부(110)가 집적된 IC 내에 배치되어 타이밍 콘트롤러(130)의 제어 하에 동시에 온/오프될 수 있다. 타이밍 콘트롤러(130)는 CS SW들(S21~S23)을 제어하기 위한 CS 신호를 발생한다.

제1 CS SW(S21)는 제1 및 제2 채널(CH1, CH2) 사이에 연결된다. 제1 CS SW(S21)는 도 15a 및 도 15b에 도시된 CS 신호가 게이트 온 전압(VGL)일 때 턴-온된다. 제1 CS SW(S21)가 턴-온될 때 제1 및 제2 채널들(CH1, CH2)이 서로 연결되어 제1 및 제2 채널들(CH1, CH2)의 평균 전압이 제1 및 제2 채널들(CH1, CH2)에 설정되고, 이 평균 전압이 제1 내지 제4 데이터 라인들(1021~1024)의 차지 쉐어 전압으로 설정된다.

제2 CS SW(S22)는 제3 및 제4 채널(CH3, CH4) 사이에 연결된다. 제2 CS SW(S22)는 도 15a 및 도 15b에 도시된 CS 신호가 게이트 온 전압(VGL)일 때 턴-온된다. 제2 CS SW(S22)가 턴-온될 때 제3 및 제4 채널들(CH3, CH4)이 서로 연결되어 제3 및 제4 채널들(CH3, CH4)의 평균 전압이 제3 및 제4 채널들(CH3, CH4)에 설정되고, 이 평균 전압이 제5 내지 제8 데이터 라인들(1025~1028)의 차지 쉐어 전압으로 설정된다.

본 발명의 제2 실시예는 실시예 2-1과 실시예 2-2로 나뉘어질 수 있다.

도 14 및 도 15a를 참조하면, 실시예 2-1에서 제1 시간(t1)에 제1 및 제2 디멀티플렉서들(21, 22)의 모든 스위치 소자들(M1, M2)과 CS SW(S21)이 동시에 턴온된다. 제1 시간(t2) 동안, CS 신호의 펄스(151), 제1 MUX 신호(MUX1)의 제1 펄스(152), 및 제2 MUX 신호(MUX2)의 제1 펄스(153)가 동시에 게이트 온 전압(VGL)으로 발생되어 스위치 소자들(M1, M2, S2)이 동시에 턴-온된다. 이 때, 제1 내지 제4 데이터 라인들(1021~1024)이 디멀티플렉서들(21, 22)과 CS SW(S21)를 통해 서로 연결되어 이 데이터 라인들(1021~1024)에 인가되는 전압의 평균 전압이 데이터 라인들(1021~1024)에 저장된다. 이 때, 제1 픽셀 그룹(401)에 연결된 데이터 라인들(1021~1024)이 서로 연결되어 이 데이터 라인들(1021~1024)에 인가되는 전압의 평균 전압이 데이터 라인들(1021~1024)에 저장된다. 이와 동시에 제2 픽셀 그룹(402)에 연결된 데이터 라인들(1025~1028)이 서로 연결되어 이 데이터 라인들(1025~1028)에 인가되는 전압의 평균 전압이 데이터 라인들(1025~1028)에 저장된다. 제1 픽셀 그룹(401)은 데이터 구동부(110)의 제1 및 제2 채널(CH1, CH2)을 통해 출력되는 데이터 전압(Vdata)을 충전하는 서브 픽셀들을 포함한다. 제2 픽셀 그룹(402)은 데이터 구동부(110)의 제3 및 제4 채널(CH3, CH4)을 통해 출력되는 데이터 전압(Vdata)을 충전하는 서브 픽셀들을 포함한다. 따라서, 차지 쉐어 구간 동안 데이터 라인들(1021~1028)의 전압이 평균 전압으로 변하여 데이터 라인들(1021~1028)에 인가되는 데이터 전압(Vdata)의 트랜지션 폭이 감소될 수 있다. 차지 쉐어 구간 동안 픽셀 그룹 별로 데이터 라인들에 평균 전압이 인가되기 때문에 픽셀 그룹별로 차지 쉐어 전압이 최적화될 수 있다.

제1 시간(t1) 이후에 제1 및 제2 MUX 신호들(MUX1, MUX2)의 제2 펄스(154, 155)가 순차적으로 게이트 온 전압(VGL)으로 발생되어 제N 픽셀 라인의 데이터 전압(D1(N), D2(N))을 데이터 라인들(1021~1028)에 시분할 분배한다. 제2 시간(t2) 동안, 제1 픽셀 데이터 전압(D1(N))과 동기되는 제1 MUX 신호(MUX1)의 제2 펄스(154)가 게이트 온 전압(VGL)으로 발생되어 제1 스위치 소자(M1)가 턴-온된다. 이 때, 제1 픽셀 데이터 전압(D1(N))이 제1 스위치 소자(M1)를 통해 제1 데이터 라인(1021)의 커패시터(51)에 충전된다. 이어서, 제3 시간(t3) 동안, 제2 픽셀 데이터 전압(D2(N))과 동기되는 제2 MUX 신호(MUX2)의 제2 펄스(155)가 게이트 온 전압(VGL)으로 발생되어 제2 스위치 소자(M2)가 턴-온된다. 이 때, 제2 픽셀 데이터 전압(D2(N))이 제2 스위치 소자(M2)를 통해 제2 데이터 라인(1022)의 커패시터(52)에 충전된다.

도 14 및 도 15b를 참조하면, 실시예 2-2에서 차지 쉐어 구간은 제1 스위치 소자(M1)와 CS SW(S21, S22, S23)가 동시에 턴-온되는 제1-1 시간(t11)과, 제2 스위치 소자(M2)와 CS SW(S21, S22, S23)가 동시에 턴-온되는 제1-2 시간(t12)을 포함한다.

제1-1 시간(t11) 동안, CS 신호의 제1 펄스(161)와 제1 MUX 신호(MUX1)의 제1 펄스(162)가 동시에 게이트 온 전압(VGL)으로 발생되어 제1 스위치 소자들(M1)과 CS SW들(S21, S22, S23))이 동시에 턴-온된다. 이 때, 기수 번째 데이터 라인들(1021, 1023, 1025, 1027)이 스위치 소자들(M1, S21, S22, S23)을 통해 서로 연결되어 이 데이터 라인들(1021, 1023, 1025, 1027)에 인가되는 전압의 평균 전압이 데이터 라인들(1021, 1023, 1025, 1027)에 저장된다. 따라서, 제1-1 시간(t11) 동안 기수 번째 데이터 라인들(1021, 1023, 1025, 1027)의 전압이 평균 전압으로 변하여 이 데이터 라인들(1021, 1023, 1025, 1027)에 인가되는 데이터 전압(Vdata)의 트랜지션 폭이 감소될 수 있다.

제1-2 시간(t12) 동안, CS 신호의 제2 펄스(1613와 제2 MUX 신호(MUX2)의 제1 펄스(164)가 동시에 게이트 온 전압(VGL)으로 발생되어 제2 스위치 소자들(M2)과 CS SW들(S21, S22, S23))이 동시에 턴-온된다. 이 때, 우수 번째 데이터 라인들(1022, 1024, 1026, 1028)이 스위치 소자들(M2, S21, S22, S23)을 통해 서로 연결되어 이 데이터 라인들(1022, 1024, 1026, 1028)에 인가되는 전압의 평균 전압이 데이터 라인들(1022, 1024, 1026, 1028)에 저장된다. 따라서, 제1-2 시간(t12) 동안 우수 번째 데이터 라인들(1022, 1024, 1026, 1028)의 전압이 평균 전압으로 변하여 이 데이터 라인들(1022, 1024, 1026, 1028)에 인가되는 데이터 전압(Vdata)의 트랜지션 폭이 감소될 수 있다.

차지 쉐어 구간(t11, t12) 이후에 제1 및 제2 MUX 신호들(MUX1, MUX2)의 제2 펄스(165, 166)가 순차적으로 게이트 온 전압(VGL)으로 발생되어 제N 픽셀 라인의 데이터 전압(D1(N), D2(N))을 데이터 라인들(1021~1028)에 시분할 분배한다. 제2 시간(t2) 동안, 제1 픽셀 데이터 전압(D1(N))과 동기되는 제1 MUX 신호(MUX1)의 제2 펄스(165)가 게이트 온 전압(VGL)으로 발생되어 제1 스위치 소자(M1)가 턴-온된다. 이 때, 제1 픽셀 데이터 전압(D1(N))이 제1 스위치 소자(M1)를 통해 제1 데이터 라인(1021)의 커패시터(51)에 충전된다. 이어서, 제3 시간(t3) 동안, 제2 픽셀 데이터 전압(D2(N))과 동기되는 제2 MUX 신호(MUX2)의 제2 펄스(166)가 게이트 온 전압(VGL)으로 발생되어 제2 스위치 소자(M2)가 턴-온된다. 이 때, 제2 픽셀 데이터 전압(D2(N))이 제2 스위치 소자(M2)를 통해 제2 데이터 라인(1022)의 커패시터(52)에 충전된다.

본 발명의 제2 실시예에 따른 차지 쉐어는 제3 및 제4 실시예들과 같은 방법으로 동작할 수 있다.

도 16은 표시패널의 기판 상에 배치된 차지 쉐어 회로를 보여 주는 도면이다. 도 17은 본 발명의 제3 실시예에 따른 차지 쉐어 방법을 보여 주는 파형도이다.

도 16 및 도 17을 참조하면, 차지 쉐어 회로는 픽셀 어레이와 함께 표시패널(100)의 기판 상에 배치될 수 있다. 이 차지 쉐어 회로는 차지 쉐어 구간 동안 데이터 라인들(1021~1028)을 연결하기 위한 CS SW들(S31~S36)을 포함한다.

CS SW들(S31~S36)은 타이밍 콘트롤러(130)의 제어 하에 동시에 온/오프될 수 있다. 타이밍 콘트롤러(130)는 CS SW들(S31~S36)을 제어하기 위한 CS 신호를 발생한다.

CS SW들(S31~S36) 각각은 이웃한 기수 번째 데이터 라인과 우수 번째 데이터 라인을 차지 쉐어 구간 동안 연결한다. 제1 CS SW(S31)는 제1 및 제2 데이터 라인들(1021, 1022) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 제1 시간(t1)에 동안 제1 및 제2 데이터 라인들(1021, 1022)을 연결하고, 제2 및 제3 시간(t2. T3) 동안 턴-오프되어 제1 및 제2 데이터 라인들(1021, 1022)을 분리한다. 제2 CS SW(S32)는 제2 및 제3 데이터 라인들(1022, 1023) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 제1 시간(t1)에 동안 제2 및 제3 데이터 라인들(1022, 1023)을 연결하고, 제2 및 제3 시간(t2. T3) 동안 턴-오프되어 제2 및 제3 데이터 라인들(1022, 1023)을 분리한다. 제3 CS SW(S33)는 제3 및 제4 데이터 라인들(1023, 1024) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 제1 시간(t1)에 동안 제3 및 제4 데이터 라인들(1023, 1024)을 연결하고, 제2 및 제3 시간(t2. T3) 동안 턴-오프되어 제3 및 제4 데이터 라인들(1023, 1024)을 분리한다.

제1 채널(CH1)에 연결되는 데이터 라인들(1021~1024)의 차지 쉐어 동작을 살펴 보면, 제1 시간(t1)에 CS SW들(S31, S32, S33)을 통해 데이터 라인(1021~1023)이 연결되는 차지 쉐어로 인하여 데이터 라인들(1021~1024)에 인가되는 전압의 평균 전압이 데이터 라인들(1021~1024)에 인가된다. 제2 및 제3 시간(t2. T3) 동안 데이터 라인들(1021~1024)이 서로 분리되어 서로 다른 데이터 전압(Vdata)이 데이터 라인들(1021~1024)에 독립적으로 인가된다.

CS SW들(S31~S36)은 CS 신호가 게이트 온 전압(VGL)일 때 턴-온된다. 제1 시간(t1)에 CS 신호의 펄스(171)가 게이트 온 전압(VGL)으로 발생되어 CS SW들(S31~S36)이 동시에 턴-온된다. 이 때, 제1 픽셀 그룹(601)에 연결된 데이터 라인들(1021~1024)이 서로 연결되어 이 데이터 라인들(1021~1024)에 인가되는 전압의 평균 전압이 데이터 라인들(1021~1024)에 저장된다. 이와 동시에 제2 픽셀 그룹(602)에 연결된 데이터 라인들(1025~1028)이 서로 연결되어 이 데이터 라인들(1025~1028)에 인가되는 전압의 평균 전압이 데이터 라인들(1025~1028)에 저장된다. 제1 픽셀 그룹(601)은 데이터 구동부(110)의 제1 및 제2 채널(CH1, CH2)을 통해 출력되는 데이터 전압(Vdata)을 충전하는 서브 픽셀들을 포함한다. 제2 픽셀 그룹(602)은 데이터 구동부(110)의 제3 및 제4 채널(CH3, CH4)을 통해 출력되는 데이터 전압(Vdata)을 충전하는 서브 픽셀들을 포함한다. 따라서, 차지 쉐어 구간 동안 데이터 라인들(1021~1028)의 전압이 평균 전압으로 변하여 데이터 라인들(1021~1028)에 인가되는 데이터 전압(Vdata)의 트랜지션 폭이 감소될 수 있다. 차지 쉐어 구간 동안 픽셀 그룹 별로 데이터 라인들에 평균 전압이 인가되기 때문에 픽셀 그룹별로 차지 쉐어 전압이 최적화될 수 있다. 픽셀 어레이에 황색 이미지가 표시될 때 차지 쉐어 전압 즉, 평균 전압은 {(255*3)+0}/4 일 수 있다. 제1 시간(t1)에 모든 데이터 라인들(1021~1028)의 전압이 평균 전압으로 설정된다.

제1 시간(t1) 이후에 제1 및 제2 MUX 신호들(MUX1, MUX2)의 펄스(172, 173)가 순차적으로 게이트 온 전압(VGL)으로 발생되어 제N 픽셀 라인의 데이터 전압(D1(N), D2(N))을 데이터 라인들(1021~1028)에 시분할 분배한다. 제2 시간(t2) 동안, 제1 픽셀 데이터 전압(D1(N))과 동기되는 제1 MUX 신호(MUX1)의 펄스(171)가 게이트 온 전압(VGL)으로 발생되어 제1 스위치 소자(M1)가 턴-온된다. 이 때, 제1 픽셀 데이터 전압(D1(N))이 제1 스위치 소자(M1)를 통해 제1 데이터 라인(1021)의 커패시터(51)에 충전된다. 이어서, 제3 시간(t3) 동안, 제2 픽셀 데이터 전압(D2(N))과 동기되는 제2 MUX 신호(MUX2)의 펄스(172)가 게이트 온 전압(VGL)으로 발생되어 제2 스위치 소자(M2)가 턴-온된다. 이 때, 제2 픽셀 데이터 전압(D2(N))이 제2 스위치 소자(M2)를 통해 제2 데이터 라인(1022)의 커패시터(52)에 충전된다.

도 18은 픽셀 어레이에 황색 이미지를 표시하는 경우에 제3 실시예의 차지 쉐어 방법을 실시하여 데이터 전압의 트랜지션 폭의 개선 효과를 정량적으로 보여 주는 도면이다. 이 실시예는 픽셀 어레이의 모든 픽셀들에서 데이터 전압의 트랜지션 폭이 기준 트랜지션 폭 100 대비 75로 감소된 후에 다음 데이터 전압의 목표 전압으로 변한다. 제3 실시예는 차지 쉐어를 실시하지 않는 경우에 비하여 차지 쉐어 효과로 인하여 서브 픽셀들의 충전 특성과 소비 전력을 개선할 수 있다. 소비 전력은 픽셀 어레이에 황색 이미지가 표시될 때 75% 수준으로 낮아진다.

도 19는 표시패널의 기판 상에 배치된 차지 쉐어 회로의 다른 예를 보여 주는 도면이다. 도 20은 본 발명의 제4 실시예에 따른 차지 쉐어 방법을 보여 주는 파형도이다.

도 19 및 도 20을 참조하면, 차지 쉐어 회로는 픽셀 어레이와 함께 표시패널(100)의 기판 상에 배치될 수 있다. 이 차지 쉐어 회로는 차지 쉐어 구간 동안 데이터 라인들(1021~1028)을 연결하기 위한 CS SW들(S41~S44)을 포함한다.

CS SW들(S41~S44)은 타이밍 콘트롤러(130)의 제어 하에 동시에 온/오프될 수 있다. 타이밍 콘트롤러(130)는 CS SW들(S41~S4)을 제어하기 위한 CS 신호를 발생한다.

제1 CS SW(S41)는 제1 및 제3 데이터 라인들(1021, 1023) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 제1 시간(t1)에 동안 제1 및 제3 데이터 라인들(1021, 1023)을 연결하고, 제2 및 제3 시간(t2. T3) 동안 턴-오프되어 제1 및 제3 데이터 라인들(1021, 1023)을 분리한다. 제1 CS SW(41)가 턴-온될 때, R 서브 픽셀들과 B 서브 픽셀들이 데이터 라인들(1021, 1023)을 통해 동시에 연결된다. 픽셀 어레이에 황색 이미지가 표시될 때 제1 시간(t1)에 제1 및 제3 데이터 라인들(1021, 1023)에 인가되는 차지 쉐어 전압은 (255+0)/2 일 수 있다.

제2 CS SW(S42)는 제2 및 제4 데이터 라인들(1022, 1024) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 제1 시간(t1)에 동안 제2 및 제4 데이터 라인들(1022, 1024)을 연결하고, 제2 및 제3 시간(t2. T3) 동안 턴-오프되어 제2 및 제4 데이터 라인들(1022, 1024)을 분리한다. 제2 CS SW(42)가 턴-온될 때, 동일한 컬러의 서브 픽셀들 즉, G 서브 픽셀들이 데이터 라인들(1022, 1024)을 통해 동시에 연결된다. 픽셀 어레이에 황색 이미지가 표시될 때 제1 시간(t1)에 제1 및 제3 데이터 라인들(1021, 1023)에 인가되는 차지 쉐어 전압은 (255+255)/2 일 수 있다.

CS SW들(S31~S36)은 CS 신호가 게이트 온 전압(VGL)일 때 턴-온된다. 제1 시간(t1)에 CS 신호의 펄스(201)가 게이트 온 전압(VGL)으로 발생되어 CS SW들(S41~S44)이 동시에 턴-온된다. 이 때, 이웃한 기수 번째 데이터 라인들(1021, 1023)이 서로 연결되어 이 데이터 라인들(1021, 1023)에 인가되는 전압의 평균 전압이 데이터 라인들(1021, 1023)에 저장된다. 따라서, 차지 쉐어 구간 동안 데이터 라인들(1021, 1023)의 전압이 평균 전압으로 변하여 이 데이터 라인들(1021, 1023)에 인가되는 데이터 전압(Vdata)의 트랜지션 폭이 감소될 수 있다. 픽셀 어레이에 황색 이미지가 표시될 때 데이터 라인들(1021, 1023)에 인가되는 차지 쉐어 전압은 (255+0)/2 이다.

제1 시간(t1) 동안 이웃한 우수 번째 데이터 라인들(1022, 1024)이 서로 연결되어 이 데이터 라인들(1022, 1024)에 인가되는 전압의 평균 전압이 데이터 라인들(1022, 1024)에 저장된다. 따라서, 차지 쉐어 구간 동안 데이터 라인들(1022, 1024)의 전압이 평균 전압으로 변하여 이 데이터 라인들(1022, 1024)에 인가되는 데이터 전압(Vdata)의 트랜지션 폭이 감소될 수 있다. 픽셀 어레이에 황색 이미지가 표시될 때 데이터 라인들(1022, 1024)에 인가되는 차지 쉐어 전압은 (255+255)/2 이다.

제1 시간(t1) 이후에 제1 및 제2 MUX 신호들(MUX1, MUX2)의 펄스(172, 173)가 순차적으로 게이트 온 전압(VGL)으로 발생되어 제N 픽셀 라인의 데이터 전압(D1(N), D2(N))을 데이터 라인들(1021~1028)에 시분할 분배한다. 제2 시간(t2) 동안, 제1 픽셀 데이터 전압(D1(N))과 동기되는 제1 MUX 신호(MUX1)의 펄스(202)가 게이트 온 전압(VGL)으로 발생되어 제1 스위치 소자(M1)가 턴-온된다. 이 때, 제1 채널(CH1)로부터의 제1 픽셀 데이터 전압(D1(N))이 제1 스위치 소자(M1)를 통해 제1 데이터 라인(1021)의 커패시터(51)에 충전된다. 이어서, 제3 시간(t3) 동안, 제2 픽셀 데이터 전압(D2(N))과 동기되는 제2 MUX 신호(MUX2)의 펄스(172)가 게이트 온 전압(VGL)으로 발생되어 제2 스위치 소자(M2)가 턴-온된다. 이 때, 제1 채널(CH1)로부터의 제2 픽셀 데이터 전압(D2(N))이 제2 스위치 소자(M2)를 통해 제2 데이터 라인(1022)의 커패시터(52)에 충전된다.

도 21은 픽셀 어레이에 황색 이미지를 표시하는 경우에 제4 실시예의 차지 쉐어 방법을 실시하여 데이터 전압의 트랜지션 폭의 개선 효과를 정량적으로 보여 주는 도면이다. 이 실시예는 픽셀 어레이의 기수 번째 데이터 라인들(1021, 1023, 1025, 1027)에 인가되는 픽셀 데이터 전압(Vdata)의 트랜지션 폭이 차지 쉐어 전압으로 인하여 기준 트랜지션 폭 100 대비 50으로 감소된 후에 다음 데이터 전압의 목표 전압으로 변한다. 제4 실시예는 차지 쉐어를 실시하지 않는 경우에 비하여 차지 쉐어 효과로 인하여 서브 픽셀들의 충전 특성과 소비 전력을 개선할 수 있다. 소비 전력은 픽셀 어레이에 황색 이미지가 표시될 때 50% 수준으로 낮아진다.

고해상도 표시장치 또는 고속 구동 표시장치에서 1 수평 기간(1H)이 작기 때문에 픽셀들의 충전 시간을 확보하기 위하여 표시패널 구동회로에서 디멀티플렉서 어레이(112)가 생략될 수 있다. 도 22 및 도 23은 이러한 표시장치에 적용되는 차지 쉐어 회로의 일 예이다. 차지 쉐어 회로는 도 16 및 도 19에 도시된 차지 쉐어 회로로 적용될 수 있다. 도 22는 도 19에 도시된 차지 쉐어 회로를 예시한 것이다.

도 22는 디멀티플렉서가 없는 표시패널의 기판 상에 배치된 차지 쉐어 회로의 일 예를 보여 주는 도면이다. 도 23은 본 발명의 제5 실시예에 따른 차지 쉐어 방법을 보여 주는 파형도이다.

도 22 및 도 23을 참조하면, 데이터 구동부(110)의 채널들(CH1~CH12)은 데이터 라인들(1021~1028)에 1:1로 연결된다. CS SW들(S51~S54)은 데이터 라인들(1021~1028) 사이에 연결된다.

CS SW들(S51~S54)은 CS 신호가 게이트 온 전압(VGL)일 때 턴-온된다. 제1 시간(t1)에 CS 신호의 펄스가 게이트 온 전압(VGL)으로 발생되어 CS SW들(S51~S54)이 동시에 턴-온된다. 이 때, 이웃한 기수 번째 데이터 라인들(1021, 1023)이 서로 연결되어 이 데이터 라인들(1021, 1023)에 인가되는 전압의 평균 전압이 데이터 라인들(1021, 1023)에 저장된다. 제1 시간(t1) 동안 이웃한 우수 번째 데이터 라인들(1022, 1024)이 서로 연결되어 이 데이터 라인들(1022, 1024)에 인가되는 전압의 평균 전압이 데이터 라인들(1022, 1024)에 저장된다. 따라서, 차지 쉐어 구간 동안 기수 번째 데이터 라인들(1021, 1023)의 전압이 평균 전압으로 변하여 이 데이터 라인들(1021, 1023)에 인가되는 데이터 전압(Vdata)의 트랜지션 폭이 감소될 수 있다. 또한, 차지 쉐어 구간 동안 우수 번째 데이터 라인들(1022, 1024)의 전압이 평균 전압으로 변하여 이 데이터 라인들(1022, 1024)에 인가되는 데이터 전압(Vdata)의 트랜지션 폭이 감소될 수 있다.

이어서, 제2 시간(t2)에 제1 채널(CH1)을 통해 출력된 제1 픽셀 데이터 전압(D1(N))이 제1 데이터 라인(1021)의 커패시터(51)에 충전된다. 제3 시간(t3)에 제2 채널(CH2)을 통해 출력된 제2 픽셀 데이터 전압(D2(N))이 제2 데이터 라인(1022)의 커패시터(51)에 충전된다.

이 실시예는 픽셀 어레이의 기수 번째 데이터 라인들(1021, 1023, 1025, 1027)에 인가되는 픽셀 데이터 전압(Vdata)의 트랜지션 폭이 차지 쉐어 전압으로 감소된다. 제5 실시예는 차지 쉐어를 실시하지 않는 경우에 비하여 차지 쉐어 효과로 인하여 서브 픽셀들의 충전 특성과 소비 전력을 개선할 수 있다. 소비 전력은 디멀티플렉서가 없기 때문에 제4 실시예 보다 더 낮은 수준으로 감소도리 수 있다.

도 24는 표시패널의 기판 상에 배치된 차지 쉐어 회로의 또 다른 예를 보여 주는 도면이다. 도 25는 본 발명의 제6 실시예에 따른 차지 쉐어 방법을 보여 주는 파형도이다. 제6 실시예는 입력 영상의 데이터 패턴에 관계 없이 픽셀 어레이의 매 수평 라인마다 최적의 차지 쉐어 전압을 설정할 수 있다. 제6 실시예에서, 타이밍 콘트롤러(130)의 연산 로직부는 1 픽셀 라인의 픽셀 데이터들(이하, “1 라인 데이터”라 함)을 1 라인 메모리에 저장하고, 1 라인 데이터의 평균을 산출하여 차지 쉐어 데이터로서 출력한다. 타이밍 콘트롤러(130)는 데이터 구동부(110) 또는 아날로그 전원 회로에 차지 쉐어 데이터를 전송한다. 데이터 구동부(110) 또는 아날로그 전원 회로의 DAC는 타이밍 콘트롤러(130)로부터의 차지 쉐어 데이터를 아날로그 전압으로 변환하여 차지 쉐어 전압(Vavg)을 출력한다. 차지 쉐어 전압(Vavg)은 픽셀 어레이의 매 픽셀 라인마다 1 라인 데이터의 평균 계조값에 대응하는 아날로그 전압으로 결정되기 때문에 입력 영상에 따라 매 픽셀 라인 마다 가변될 수 있고 차지 쉐어 효과가 극대화될 수 있는 최적의 전압으로 설정될 수 있다.

도 24 및 도 25를 참조하면, 차지 쉐어 회로는 픽셀 어레이와 함께 표시패널(100)의 기판 상에 배치될 수 있다. 이 차지 쉐어 회로는 차지 쉐어 구간 동안 데이터 라인들(1021~1028)을 연결하기 위한 CS SW들(S60~S68)을 포함한다.

표시패널(100) 상에 차지 쉐어 전압(Vavg)이 인가되는 제3 전원 라인(63)이 형성될 수 있다. 차지 쉐어 전압(Vavg)은 CS SW들(S60~S68)을 통해 데이터 라인들에 공급된다. CS SW들(S60~S68)은 타이밍 콘트롤러(130)의 제어 하에 동시에 온/오프될 수 있다. 타이밍 콘트롤러(130)는 CS SW들(S60~S68)을 제어하기 위한 CS 신호를 발생한다.

CS SW들(S61~S68) 각각은 이웃한 기수 번째 데이터 라인과 우수 번째 데이터 라인 사이에 연결된다. CS SW들(S61~S68) 각각은 CS 신호가 인가되는 제어 신호 라인(64)에 연결된 게이트, 기수 번째 데이터 라인에 연결된 제1 전극, 및 우수 번째 데이터 라인에 연결된 제2 전극을 포함한다. CS SW들(S60~S68) 중 표시패널(100)의 최외곽에 배치된 전원 공급용 CS SW(S60)는 제어 신호 라인(64)에 연결된 게이트, 차지 쉐어 전압(Vavg)이 인가되는 제3 전원 라인(63)에 연결된 제1 전극, 및 제2 데이터 라인(1021에 연결된 제2 전극을 포함한다.

CS SW들(S60~S68) 각각은 이웃한 기수 번째 데이터 라인과 우수 번째 데이터 라인을 차지 쉐어 구간 동안 연결한다. 전원 공급용 CS SW(S60)은 제1 시간(t1) 동안 제1 CS SW(SW60)의 제1 전극에 차지 쉐어 전압(Vavg)을 공급하고, 제2 및 제3 시간(t2, t3) 동안 제3 전원 라인(63)과 제1 CS SW(S61) 사이의 전류 패스를 차단한다.

제1 CS SW(S61)는 제1 및 제2 데이터 라인들(1021, 1022) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 제1 시간(t1)에 동안 제1 및 제2 데이터 라인들(1021, 1022)을 연결하고, 제2 및 제3 시간(t2. T3) 동안 턴-오프되어 제1 및 제2 데이터 라인들(1021, 1022)을 분리한다. 제2 CS SW(S62)는 제2 및 제3 데이터 라인들(1022, 1023) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 제1 시간(t1)에 동안 제2 및 제3 데이터 라인들(1022, 1023)을 연결하고, 제2 및 제3 시간(t2. T3) 동안 턴-오프되어 제2 및 제3 데이터 라인들(1022, 1023)을 분리한다.

제1 시간(t1)에 CS SW들(S61~68)을 통해 데이터 라인(1021~1023)이 연결되는 차지 쉐어로 인하여 데이터 라인들(1021~1024)에 인가되는 차지 쉐어 전압(Vavg)이 데이터 라인들(1021~1024)에 인가된다. 차지 쉐어 전압(Vavg)은 1 라인 데이터의 평균 전압이기 때문에 모든 데이터 라인들(1021~1028)에서 최적의 차지 쉐어 효과를 제공한다. 제2 및 제3 시간(t2. T3) 동안 CS SW들(S61~68)이 턴-오프되어 데이터 라인들(1021~1024)이 서로 분리되어 서로 다른 데이터 전압(Vdata)이 데이터 라인들(1021~1024)에 독립적으로 인가된다.

CS SW들(S60~S68)은 CS 신호가 게이트 온 전압(VGL)일 때 턴-온된다. 제1 시간(t1)에 CS 신호의 펄스가 게이트 온 전압(VGL)으로 발생되어 CS SW들(S60~S68)이 동시에 턴-온된다. 이 때, 데이터 라인들(1021~1024)이 서로 연결되어 이 데이터 라인들(1021~1028)에 인가되는 1 라인 데이터의 전압의 평균 전압으로 설정된 차지 쉐어 전압(Vavg)이 데이터 라인들(1021~1024)에 저장된다. 따라서, 차지 쉐어 구간 동안 데이터 라인들(1021~1024)의 전압이 1 라인 데이터의 평균 전압으로 변하여 이 데이터 라인들(1021~1024)에 인가되는 데이터 전압(Vdata)의 트랜지션 폭이 감소될 수 있다.

제1 시간(t1) 이후에 제1 및 제2 MUX 신호들(MUX1, MUX2)의 펄스가 순차적으로 게이트 온 전압(VGL)으로 발생되어 제N 픽셀 라인의 데이터 전압(D1(N), D2(N))을 데이터 라인들(1021~1028)에 시분할 분배한다. 제2 시간(t2) 동안, 제1 픽셀 데이터 전압(D1(N))과 동기되는 제1 MUX 신호(MUX1)의 펄스가 게이트 온 전압(VGL)으로 발생되어 제1 스위치 소자(M1)가 턴-온된다. 이 때, 제1 픽셀 데이터 전압(D1(N))이 제1 스위치 소자(M1)를 통해 제1 데이터 라인(1021)의 커패시터(51)에 충전된다. 이어서, 제3 시간(t3) 동안, 제2 픽셀 데이터 전압(D2(N))과 동기되는 제2 MUX 신호(MUX2)의 펄스(172)가 게이트 온 전압(VGL)으로 발생되어 제2 스위치 소자(M2)가 턴-온된다. 이 때, 제2 픽셀 데이터 전압(D2(N))이 제2 스위치 소자(M2)를 통해 제2 데이터 라인(1022)의 커패시터(52)에 충전된다.

도 26은 픽셀 어레이에 황색 이미지를 표시하는 경우에 제6 실시예의 차지 쉐어 방법을 실시하여 데이터 전압의 트랜지션 폭의 개선 효과를 정량적으로 보여 주는 도면이다. 이 실시예는 픽셀 어레이의 모든 픽셀들에서 1 라인 데이터의 평균 전압으로 설정된 차지 쉐어 전압(Vavg)을 충전한 후에 다음 데이터 전압(Vdata)의 목표 전압으로 변하기 때문에 데이터 전압(Vdata)의 트랜지션 폭이 감소된다. 제6 실시예는 차지 쉐어를 실시하지 않는 경우에 비하여 최적의 차지 쉐어 효과를 얻을 수 있다. 소비 전력은 차지 쉐어를 하지 않는 경우에 비하여 최소 50% 수준으로 감소될 수 있다.

도 27a 내지 도 30b는 도 3에 도시된 픽셀 회로를 포함하고 출력 버퍼를 공유하는 이웃한 서브 픽셀들에서 차지 쉐어 구간을 포함한 구동 방법을 상세히 보여 주는 도면들이다. 도 17a 내지 도 30b에 도시된 CS SW(S30)는 전술한 실시예들에서 디멀티플렉서의 스위치 소자들(M1, M2) 또는 CS SW들 중 어느 하나일 수 있다.

도 27a는 차지 쉐어 구간(t1)에 흐르는 전류 패스를 보여 주는 회로도이다. 도 27b는 픽셀 회로들(101A, 101B)의 구동 파형도에서 제1 시간(t1)을 표시한 파형도이다.

도 27a 및 도 27b를 참조하면, 차지 쉐어 구간(t1)에 CS 신호의 펄스(270)가 게이트 온 전압(VGL)으로 발생된다. 이 때, CS SW(30)이 턴-온되어 CS SW(S30)를 통해 이웃한 데이터 라인들(1021,1022) 사이에 전류 패스가 형성되어 차지 쉐어가 실시되어 데이터 라인들(1021, 1022)의 커패시터(51, 52)에 평균 전압이 인가된다. 차지 쉐어 구간(t1) 동안, MUX 신호들(MUX1, MUX2), 제1 스캔 신호(SCAN1(N)) 및 제2 스캔 신호(SCAN2(N))는 게이트 오프 전압(VGH)이고, EM 신호(EM(N))는 게이트 온 전압(VGL)이다.

도 28a는 제1 및 제2 단계(S1(t2), S2(t3))에서 전류 패스를 보여 주는 회로도이다. 도 27b는 픽셀 회로들(101A, 101B)의 구동 파형도에서 제1 및 제2 단계(S1(t2), S2(t3))를 표시한 파형도이다.

도 28a 및 도 28b를 참조하면, 제1 및 제2 단계(S1(t2), S2(t3))에 MUX 신호들(MUX1, MUX2)의 펄스(271, 272)가 순차적으로 발생되어 디멀티플렉서(21)의 제1 스위치 소자(M1)가 턴-온된 후에 제2 스위치 소자(M2)가 턴-온된다. 제1 단계(S1(t2))에 제1 픽셀 데이터 전압(D1(N))이 제1 스위치 소자(M1)를 통해 제1 데이터 라인(1021)의 커패시터(51)에 인가된다. 이어서, 제2 단계(S2(t3))에 제2 픽셀 데이터 전압(D2(N))이 제2 스위치 소자(M2)를 통해 제2 데이터 라인(1022)의 커패시터(52)에 인가된다. 따라서, 제1 및 제2 단계(S1(t2), S2(t3))에 데이터 라인들(1021, 1022)에 픽셀 데이터 전압(D1(N), D2(N))이 순차적으로 저장된다. 제1 및 제2 단계(S1(t2), S2(t3))에서, CS 신호, 제1 스캔 신호(SCAN1(N)) 및 제2 스캔 신호(SCAN2(N))는 게이트 오프 전압(VGH)이고, EM 신호(EM(N))는 게이트 온 전압(VGL)이다.

도 29a는 제3 단계(S3)에서 전류 패스를 보여 주는 회로도이다. 도 27b는 픽셀 회로들(101A, 101B)의 구동 파형도에서 제3 단계(S3)를 표시한 파형도이다.

도 29a 및 도 29b를 참조하면, 제3 단계(S3)에서 CS 신호와 MUX 신호들(MUX1, MUX2)이 게이트 오프 전압(VGH)이다. 제3 단계(S3)에서, 제2 스캔 신호(SCAN2(N))의 펄스(274)가 게이트 온 전압(VGL)으로 반전된다. 제3 단계(S3)에서, 제1 스캔 신호(SCAN1(N))는 게이트 오프 전압(VGH)을 유지하고, EM 신호(EM(N))는 게이트 온 전압(VGL)을 유지한다. 제2 내지 제5 스위치 소자들(T2, T3, T4, T5)이 제3 단계(S3)에 제2 스캔 신호(SCAN2(N))와 EM 신호(EM(N))의 게이트 온 전압(VGL)에 따라 턴-온된다. 이 때, 서브 픽셀들(101A, 101B)에서 커패시터(Cst)의 양단 전압과 발광 소자(EL)의 애노드가 기준 전압(Vref)으로 동시에 초기화된다.

도 30a는 제4 단계(S4)에서 전류 패스를 보여 주는 회로도이다. 도 30b는 픽셀 회로들(101A, 101B)의 구동 파형도에서 제4 단계(S4)를 표시한 파형도이다.

도 30a 및 도 30b를 참조하면, 제4 단계(S4)에서 발광 소자(EL)가 발광되지 않도록 EM 신호(EM(N))가 게이트 오프 전압(VGH)으로 반전되고, 제1 스캔 신호(SCAN1(N))의 펄스(273)가 게이트 온 전압(VGL)으로 반전된다. 제4 단계(S4)에서, CS 신호와 MUX 신호들(MUX1,MUXS)은 게이트 오프 전압을 유지하고, 제2 스캔 신호(SCAN2(N))는 게이트 온 전압(VGL)을 유지한다. 제4 단계(S4) 동안 제1, 제2, 및 제5 스위치 소자들(T1, T2, T5)이 스캔 신호들(SCAN1(N), SCAN2(N))의 게이트 온 전압(VGL)에 따라 턴-온된다. 이 때, 커패시터(Cst)의 일단에 픽셀 데이터 전압이 인가되고, 커패시터(Cst)의 타단에 구동 소자(DT)의 문턱 전압(Vth)이 인가되어 구동 소자(DT)의 문턱 전압 만큼 보상된 데이터 전압(Vdata)이 커패시터(Cst)에 샘플링된다. 제4 단계(S4) 후, EM 신호(EM(N))가 게이트 온 전압으로 반전된 제5 단계(S5)에서 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 결정되는 전류로 발광 소자(EL)가 발광한다.

도 31a 내지 도 35b는 도 4에 도시된 픽셀 회로를 포함하고 출력 버퍼를 공유하는 이웃한 서브 픽셀들에서 차지 쉐어 구간을 포함한 구동 방법을 상세히 보여 주는 도면들이다. 도 31a 내지 도 35b에서 CS SW(S30)는 전술한 실시예들에서 디멀티플렉서의 스위치 소자들(M1, M2) 또는 CS SW들 중 어느 하나일 수 있다.

도 31a 및 도 31b를 참조하면, 제0 구간(t0)에 EM 신호(EM(N))의 펄스(285)가 게이트 오프 전압(VGH)으로 반전된다. 이 때, 제3 및 제4 스위치 소자(T13, T14)가 턴-오프되어 발광 소자(EL)에 전류가 공급되지 않기 때문에 발광 소자(EL)가 발광되지 않는다. 제0 구간(t0) 동안, CS 신호, MUX 신호들(MUX1, MUX2)과 스캔 신호들(SCAN(N-1), SCAN(N))은 게이트 오프 전압(VGH)을 유지한다.

도 32a 및 도 32b를 참조하면, 차지 쉐어 구간(t1)에 CS 신호의 펄스(270)가 게이트 온 전압(VGL)으로 반전된다. 이 때, CS SW(30)이 턴-온되어 CS SW(S30)를 통해 이웃한 데이터 라인들(1021,1022) 사이에 전류 패스가 형성되어 차지 쉐어가 실시되어 데이터 라인들(1021, 1022)의 커패시터(51, 52)에 평균 전압이 인가된다. 차지 쉐어 구간(t1) 동안, MUX 신호들(MUX1, MUX2), 스캔 신호들(SCAN1(N), SCAN2(N)), 및 EM 신호(EM(N))는 게이트 오프 전압(VGH)이다.

도 33a 및 도 33b를 참조하면, 제2 시간(t2)에 제1 MUX 신호(MUX1)의 펄스(281)가 제1 스위치 소자(M1)의 게이트에 인가되어 제1 스위치 소자(M1)가 턴-온된다. 이 때, 제1 데이터 전압(D1(N))이 제1 스위치 소자(M1)를 통해 제1 데이터 라인(1021)에 인가되어 제1 커패시터(51)에 저장된다. 제2 시간(t2)에, CS 신호, 제2 MUX 신호(MUX2), 스캔 신호들(SCAN(N-1), SCAN(N)), 및 EM 신호(EM(N))는 게이트 오프 전압(VGH)이다.

도 34a 및 도 34b를 참조하면, 제3 시간(t3)에 제2 MUX 신호(MUX2)의 펄스(282)와 스캔 신호들(SCAN(N-1), SCAN(N))의 펄스(284)가 게이트 온 전압(VGL)으로 반전되어 제2 스위치 소자(M2)와 픽셀 회로들(101A, 101B)의 스위치 소자들(T11, T12, T14, T15, T16)가 동시에 턴-온된다. 제3 시간(t3)에 CS 신호, 제1 MUX 신호(MUX1), EM 신호(EM(N))는 게이트 오프 전압(VGH)을 유지한다. 제3 시간(t3)에 제1 및 제6 스위치 소자들(T11, T16)이 턴-온되어 구동 소자들(DT)의 게이트 전압이 Vdata+Vth까지 상승한다. 이 때 제1 서브 픽셀(101A)에서 제1 데이터 라인(1021)의 커패시터(Cst)에 저장된 데이터 전압(Vdata)이 구동 소자(DT)의 게이트에 인가되고, 제2 서브 픽셀(101B)에서 데이터 구동부(110)의 출력 버퍼(AMP)를 통해 발생되는 데이터 전압(Vdata)이 구동 소자(DT)의 게이트에 인가된다. 제3 시간(t3)에, CS 신호, 제1 MUX 신호(MUX1), 및 EM 신호(EM(N))는 게이트 오프 전압(VGH)이다.

도 35a 및 도 35b를 참조하면, 제4 구간(t4)에 스캔 신호들(SCAN(N-1), SCAN(N))은 게이트 오프 전압(VGH)을 유지하고, EM 신호(EM(N))는 게이트 온 전압(VGL)으로 반전되어 제3 및 제4 스위치 소자들(T13, T14)이 턴-온된다. 제4 시간(t4)에 픽셀 구동 전압(VDD)이 인가되는 제1 전원 라인(61)과 발광 소자(EL) 사이에 전류 패스가 흘러 발광 소자(EL)가 발광될 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

41, 42 : 차지 쉐어부 51~54 : 데이터 라인의 커패시터
100 : 표시패널 101, 101A, 101B : 서브 픽셀
102, 1021~1024 : 데이터 라인 103, 31~33 : 게이트 라인
110 : 데이터 구동부 112, 21, 22 : 디멀티플렉서
120 : 게이트 구동부 130 : 타이밍 콘트롤러
M1, M2 : 디멀티플렉서의 스위치 소자
S21~S23, S31~S36, S41~S44, S51~S54, S60~S68 : 차지 쉐어용 스위치 소자
t1 : 제1 시간(차지 쉐어 구간)
t2, t3 : 제2 및 제3 시간(데이터 라인들의 충전 기간)

Claims

제1 및 제2 채널들을 통해 데이터 전압을 출력하는 데이터 구동부;
제1-1 및 제2-1 스위치 소자들을 이용하여 상기 제1 채널을 통해 출력되는 데이터 전압을 제1 및 제2 데이터 라인들에 분배하는 제1 디멀티플렉서;
제1-2 및 제2-2 스위치 소자들을 이용하여 상기 제2 채널을 통해 출력되는 데이터 전압을 제3 및 제4 데이터 라인들에 분배하는 제2 디멀티플렉서; 및
상기 제1 및 제2 디멀티플렉서의 스위치 온/오프 타이밍을 제어하는 제어부를 포함하고,
상기 제1 및 제2 디멀티플렉서들의 모든 스위치 소자들이 제1 시간 동안 동시에 턴-온되어 상기 제1 및 제2 데이터 라인들이 연결되고,
제2 시간에 상기 제1-1 및 제1-2 스위치 소자들이 동시에 턴-온되어 상기 제1 채널이 상기 제1 데이터 라인에 연결됨과 동시에 상기 제2 채널이 상기 제3 데이터 라인에 연결되며,
제3 시간에 상기 제2-1 및 제2-2 스위치 소자들이 동시에 턴-온되어 상기 제1 채널이 상기 제2 데이터 라인에 연결됨과 동시에 상기 제2 채널이 상기 제4 데이터 라인에 연결되는 표시장치.
제1 및 제2 채널들을 통해 데이터 전압을 출력하는 데이터 구동부;
제1-1 및 제2-1 스위치 소자들을 이용하여 상기 제1 채널을 통해 출력되는 데이터 전압을 제1 및 제2 데이터 라인들에 분배하는 제1 디멀티플렉서;
제1-2 및 제2-2 스위치 소자들을 이용하여 상기 제2 채널을 통해 출력되는 데이터 전압을 제3 및 제4 데이터 라인들에 분배하는 제2 디멀티플렉서;
상기 제1 및 제2 채널을 선택적으로 연결하는 차지 쉐어부; 및
상기 제1 및 제2 디멀티플렉서와 상기 차지 쉐어부의 스위치 온/오프 타이밍을 제어하는 제어부를 포함하고,
상기 제1 및 제2 디멀티플렉서들의 모든 스위치 소자들과 상기 차지 쉐어부의 스위치 소자들이 제1 시간 동안 동시에 턴-온되어 상기 제1 채널과 상기 제2 채널이 연결되고 상기 데이터 라인들이 상기 제1 및 제2 채널들에 연결되고,
제2 시간에 상기 제1-1 및 제1-2 스위치 소자들이 동시에 턴-온되어 상기 제1 채널이 상기 제1 데이터 라인에 연결됨과 동시에 상기 제2 채널이 상기 제3 데이터 라인에 연결되며,
제3 시간에 상기 제2-1 및 제2-2 스위치 소자들이 동시에 턴-온되어 상기 제1 채널이 상기 제2 데이터 라인에 연결됨과 동시에 상기 제2 채널이 상기 제4 데이터 라인에 연결되는 표시장치.
제 2 항에 이어서,
상기 제1 시간 동안 상기 제1 및 제2 디멀티플렉서들의 모든 스위치 소자들과 상기 차지 쉐어부의 스위치 소자들이 동시에 턴-온되는 표시장치.
제 2 항에 이어서,
상기 제1 시간은 제1-1 시간과 제1-2 시간으로 분할되고,
상기 제1-1 시간 동안 상기 제1-1 및 제1-2 스위치 소자들과 상기 차지 쉐어부의 스위치 소자들이 동시에 턴-온되어 상기 제1 채널에 상기 제2 채널이 연결되고, 상기 제1 및 제3 데이터 라인들이 상기 제1 및 제2 채널들에 연결되며,
상기 제1-2 시간 동안 상기 제2-1 및 제2-2 스위치 소자들과 상기 차지 쉐어부의 스위치 소자들이 동시에 턴-온된 후에, 상기 제1 채널에 상기 제2 채널이 연결되고, 상기 제2 및 제4 데이터 라인들이 상기 제1 및 제2 채널들에 연결되는 표시장치.
제1 및 제2 채널들을 통해 데이터 전압을 출력하는 데이터 구동부;
제1-1 및 제2-1 스위치 소자들을 이용하여 상기 제1 채널을 통해 출력되는 데이터 전압을 제1 및 제2 데이터 라인들에 분배하는 제1 디멀티플렉서;
제1-2 및 제2-2 스위치 소자들을 이용하여 상기 제2 채널을 통해 출력되는 데이터 전압을 제3 및 제4 데이터 라인들에 분배하는 제2 디멀티플렉서;
상기 데이터 라인들을 선택적으로 연결하는 차지 쉐어부; 및
상기 제1 및 제2 디멀티플렉서와 상기 차지 쉐어부의 스위치 온/오프 타이밍을 제어하는 제어부를 포함하고,
상기 차지 쉐어부의 스위치 소자들이 제1 시간 동안 동시에 턴-온되어 상기 데이터 라인들이 상기 차지 쉐어부의 스위치 소자들을 통해 연결되고,
제2 시간에 상기 제1-1 및 제1-2 스위치 소자들이 동시에 턴-온되어 상기 제1 채널이 상기 제1 데이터 라인에 연결됨과 동시에 상기 제2 채널이 상기 제3 데이터 라인에 연결되며,
제3 시간에 상기 제2-1 및 제2-2 스위치 소자들이 동시에 턴-온되어 상기 제1 채널이 상기 제2 데이터 라인에 연결됨과 동시에 상기 제2 채널이 상기 제4 데이터 라인에 연결되는 표시장치.
제 5 항에 있어서,
상기 차지 쉐어부의 스위치 소자들 각각은
이웃한 기수 번째 데이터 라인과 우수 번째 데이터 라인을 연결하는 표시장치.
제 5 항에 있어서,
상기 차지 쉐어부의 스위치 소자들 각각은
이웃한 기수 번째 데이터 라인들을 연결하는 스위치 소자들; 및
이웃한 우수 번째 데이터 라인들을 연결하는 스위치 소자들을 포함하는 표시장치.
제 5 항에 있어서,
표시패널의 1 픽셀 라인에 기입된 1 라인 데이터의 평균값을 산출하는 연산 로직부;
상기 평균값을 전압으로 변환하여 차지 쉐어 전압을 발생하는 전압 변환부; 및
상기 표시패널 상에 형성되어 상기 차지 쉐어 전압을 상기 차지 쉐어부에 공급하는 전원 배선을 더 포함하는 표시장치.
제 8 항에 있어서,
상기 차지 쉐어부는
상기 제1 시간에 상기 차지 쉐어 전압을 상기 스위치 소자들에 공급하고 상기 제2 및 제3 시간에 상기 차지 쉐어 전압과 상기 스위치 소자 사이의 전류 패스를 차단하는 전원 공급용 스위치 소자를 더 포함하는 표시장치.
제1 및 제2 채널들을 통해 데이터 전압을 출력하는 데이터 구동부;
상기 제1 채널에 연결된 제1 데이터 라인과, 상기 제2 채널에 연결된 제2 데이터 라인을 선택적으로 연결하는 차지 쉐어부; 및
상기 차지 쉐어부의 스위치 온/오프 타이밍을 제어하는 제어부를 포함하고,
상기 차지 쉐어부의 스위치 소자들이 제1 시간 동안 동시에 턴-온되어 상기 데이터 라인들이 상기 차지 쉐어부의 스위치 소자들을 통해 연결된 후 제2 및 제3 시간에 턴-오프되고,
제2 시간에 상기 제1 채널로부터의 제1 데이터 전압이 상기 제1 데이터 라인에 저장되고,
제3 시간에 상기 제2 채널로부터의 제2 데이터 전압이 상기 제2 데이터 라인에 저장되는 표시장치.
제1 및 제2 채널들을 통해 데이터 전압을 출력하는 데이터 구동부, 제1-1 및 제2-1 스위치 소자들을 이용하여 상기 제1 채널을 통해 출력되는 데이터 전압을 제1 및 제2 데이터 라인들에 분배하는 제1 디멀티플렉서, 및 제1-2 및 제2-2 스위치 소자들을 이용하여 상기 제2 채널을 통해 출력되는 데이터 전압을 제3 및 제4 데이터 라인들에 분배하는 제2 디멀티플렉서를 포함하는 표시장치의 구동 방법에 있어서,
제1 시간에 상기 제1 및 제2 디멀티플렉서들의 모든 스위치 소자들이 제1 시간 동안 동시에 턴-온되어 상기 제1 및 제2 데이터 라인들이 연결되는 단계;
제2 시간에 상기 제1-1 및 제1-2 스위치 소자들이 동시에 턴-온되어 상기 제1 채널이 상기 제1 데이터 라인에 연결됨과 동시에 상기 제2 채널이 상기 제3 데이터 라인에 연결되는 단계; 및
제3 시간에 상기 제2-1 및 제2-2 스위치 소자들이 동시에 턴-온되어 상기 제1 채널이 상기 제2 데이터 라인에 연결됨과 동시에 상기 제2 채널이 상기 제4 데이터 라인에 연결되는 단계를 포함하는 표시장치의 구동 방법.
제1 및 제2 채널들을 통해 데이터 전압을 출력하는 데이터 구동부, 제1-1 및 제2-1 스위치 소자들을 이용하여 상기 제1 채널을 통해 출력되는 데이터 전압을 제1 및 제2 데이터 라인들에 분배하는 제1 디멀티플렉서, 제1-2 및 제2-2 스위치 소자들을 이용하여 상기 제2 채널을 통해 출력되는 데이터 전압을 제3 및 제4 데이터 라인들에 분배하는 제2 디멀티플렉서, 및 상기 제1 및 제2 채널을 선택적으로 연결하는 차지 쉐어부를 포함하는 표시장치의 구동 방법에 있어서,
제1 시간에 상기 제1 및 제2 디멀티플렉서들의 모든 스위치 소자들과 상기 차지 쉐어부의 스위치 소자들이 동시에 턴-온되어 상기 제1 채널과 상기 제2 채널이 연결되고 상기 데이터 라인들이 상기 제1 및 제2 채널들에 연결되는 단계;
제2 시간에 상기 제1-1 및 제1-2 스위치 소자들이 동시에 턴-온되어 상기 제1 채널이 상기 제1 데이터 라인에 연결됨과 동시에 상기 제2 채널이 상기 제3 데이터 라인에 연결되는 단계; 및
제3 시간에 상기 제2-1 및 제2-2 스위치 소자들이 동시에 턴-온되어 상기 제1 채널이 상기 제2 데이터 라인에 연결됨과 동시에 상기 제2 채널이 상기 제4 데이터 라인에 연결되는 단계를 포함하는 표시장치의 구동 방법.
제1 및 제2 채널들을 통해 데이터 전압을 출력하는 데이터 구동부, 제1-1 및 제2-1 스위치 소자들을 이용하여 상기 제1 채널을 통해 출력되는 데이터 전압을 제1 및 제2 데이터 라인들에 분배하는 제1 디멀티플렉서, 제1-2 및 제2-2 스위치 소자들을 이용하여 상기 제2 채널을 통해 출력되는 데이터 전압을 제3 및 제4 데이터 라인들에 분배하는 제2 디멀티플렉서, 및 상기 데이터 라인들을 선택적으로 연결하는 차지 쉐어부를 포함하는 표시장치의 구동 방법에 있어서,
제1 시간에 상기 차지 쉐어부의 스위치 소자들이 동시에 턴-온되어 상기 데이터 라인들이 상기 차지 쉐어부의 스위치 소자들을 통해 연결되는 단계;
제2 시간에 상기 제1-1 및 제1-2 스위치 소자들이 동시에 턴-온되어 상기 제1 채널이 상기 제1 데이터 라인에 연결됨과 동시에 상기 제2 채널이 상기 제3 데이터 라인에 연결되는 단계; 및
제3 시간에 상기 제2-1 및 제2-2 스위치 소자들이 동시에 턴-온되어 상기 제1 채널이 상기 제2 데이터 라인에 연결됨과 동시에 상기 제2 채널이 상기 제4 데이터 라인에 연결되는 단계를 포함하는 표시장치의 구동 방법.
제1 및 제2 채널들을 통해 데이터 전압을 출력하는 데이터 구동부, 및 상기 제1 채널에 연결된 제1 데이터 라인과 상기 제2 채널에 연결된 제2 데이터 라인을 선택적으로 연결하는 차지 쉐어부, 및 상기 차지 쉐어부의 스위치 온/오프 타이밍을 제어하는 제어부를 포함하는 표시장치의 구동 방법에 있어서,
제1 시간에 상기 차지 쉐어부의 스위치 소자들이 제1 시간 동안 동시에 턴-온되어 상기 데이터 라인들이 상기 차지 쉐어부의 스위치 소자들을 통해 연결되는 단계; 및
상기 차지 쉐어부의 스위치 소자들이 오프 상태로 변하여 제2 시간에 상기 제1 채널로부터의 제1 데이터 전압이 상기 제1 데이터 라인에 저장된 후에, 제3 시간에 상기 제2 채널로부터의 제2 데이터 전압이 상기 제2 데이터 라인에 저장되는 단계를 포함하는 표시장치의 구동 방법.