KR20200081856A

KR20200081856A - 표시장치

Info

Publication number: KR20200081856A
Application number: KR1020180171803A
Authority: KR
Inventors: 김현철
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-12-28
Filing date: 2018-12-28
Publication date: 2020-07-08
Also published as: KR102593910B1

Abstract

본 발명은 표시장치에 관한 것으로, 다수의 출력 버퍼들을 통해 데이터 전압을 출력하는 데이터 구동부; 입력 노드들을 다수의 데이터 라인들에 순차적으로 연결하는 디멀티플렉서; 및 상기 데이터 구동부의 출력 버퍼들을 상기 디멀티플렉서의 입력 노드들에 순차적으로 연결하고 프레임 기간 단위로 상기 출력 버퍼들과 상기 디멀티플렉서의 입력 노드들 간의 연결 관계를 변경하는 스위치 어레이를 포함한다.

Description

표시장치{Display Device}

본 발명은 데이터 구동부의 채널들과 픽셀 어레이의 데이터 라인들 사이에 디멀티플렉서(Demultiplexer, DEMUX)가 배치된 표시장치에 관한 것이다.

액정 표시장치(Liquid Crystal Display, LCD), 전계 발광 표시장치(Electroluminescence Display), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 등 다양한 평판 표시장치가 개발되고 있다.

전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 OLED(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.

표시장치는 화면 상에 픽셀 어레이가 배치된 표시패널과, 입력 영상의 픽셀 데이터를 표시패널의 픽셀들에 기입하기 위한 표시패널 구동회로를 포함한다. 표시패널 구동 회로는 픽셀 어레이의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동부와, 데이터 신호에 동기되는 게이트 신호(또는 스캔 신호)를 픽셀 어레이의 게이트 라인들(또는 스캔 라인들)에 순차적으로 공급하는 게이트 구동부(또는 스캔 구동부)를 포함할 수 있다.

데이터 구동부의 채널들 각각에서 데이터 신호의 전압(이하, "데이터 전압"이라 함)이 출력된다. 데이터 구동부의 채널 개수를 줄이기 위하여 데이터 구동부의 채널들과 픽셀 어레이의 데이터 라인들과 데이터 라인들 사이에 디멀티플렉서(DEMUX)가 배치될 수 있다.

종래의 표시장치는 픽셀들 간에 휘도 차이가 보일 수 있다. 특히, 유기 발광 다이오드 표시장치는 미세한 전류 차이에도 휘도 차이가 보일 수 있기 때문에 위와 같은 휘도 불균일 문제가 더 두드러지게 보일 수 있다.

본 발명은 픽셀들 간의 휘도 차이를 방지할 수 있는 표시장치를 제공한다.

본 발명의 표시장치는 다수의 데이터 라인들, 다수의 게이트 라인들, 및 상기 데이터 라인들과 게이트 라인들에 연결된 다수의 서브 픽셀들이 배치된 픽셀 어레이; 다수의 출력 버퍼들을 통해 데이터 전압을 출력하는 데이터 구동부; 입력 노드들을 상기 다수의 데이터 라인들에 순차적으로 연결하는 디멀티플렉서; 및 상기 데이터 구동부의 출력 버퍼들을 상기 디멀티플렉서의 입력 노드들에 순차적으로 연결하고 프레임 기간 단위로 상기 출력 버퍼들과 상기 디멀티플렉서의 입력 노드들 간의 연결 관계를 변경하는 스위치 어레이를 포함한다.

본 발명의 표시장치는 다수의 데이터 라인들, 다수의 게이트 라인들, 및 상기 데이터 라인들과 게이트 라인들에 연결된 다수의 서브 픽셀들이 배치된 픽셀 어레이; 제1 컬러의 데이터용 감마 보상 전압과, 제2 컬러의 데이터용 감마 보상 전압을 교대로 출력하는 제1 감마 보상 전압 발생부; 상기 제2 컬러의 데이터용 감마 보상 전압과, 제3 컬러의 데이터용 감마 보상 전압을 교대로 출력하는 제2 감마 보상 전압 발생부; 상기 제1 컬러의 데이터와 상기 제2 컬러의 데이터를 상기 제1 감마 보상 전압 발생부로부터의 감마 보상 전압으로 변환하는 제1 및 제3 디지털-아날로그 변환기; 상기 제2 컬러의 데이터와 상기 제3 컬러의 데이터를 상기 제2 감마 보상 전압 발생부로부터의 감마 보상 전압으로 변환하는 제2 및 제4 디지털-아날로그 변환기; 상기 제1 디지털 아날로그 변환기의 출력 노드에 연결된 제1 출력 버퍼; 상기 제2 디지털 아날로그 변환기의 출력 노드에 연결된 제2 출력 버퍼; 상기 제3 디지털 아날로그 변환기의 출력 노드에 연결된 제3 출력 버퍼; 상기 제4 디지털 아날로그 변환기의 출력 노드에 연결된 제4 출력 버퍼; 입력 노드들을 상기 다수의 데이터 라인들에 순차적으로 연결하는 디멀티플렉서; 및 상기 출력 버퍼들을 상기 디멀티플렉서의 입력 노드들에 순차적으로 연결하고 프레임 기간 단위로 상기 출력 버퍼들과 상기 디멀티플렉서의 입력 노드들 간의 연결 관계를 변경하는 스위치 어레이를 포함한다.

본 발명은 감마 보상 전압 발생부들, 출력 버퍼들, 및 픽셀들 간의 연결 관계를 시간축 상에서 교번하여 디멀티플렉서의 스위칭 순서, 감마 보상 전압 보상부 편차, 출력 버퍼들 간의 편차 등으로 인하여 초래되는 휘도 차이를 시간적으로 상쇄한다. 따라서, 본 발명은 픽셀들 간에 휘도 차이를 방지할 있다.

도 1 및 도 2는 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도들이다.
도 3은 펜타일 픽셀 배치의 일 예를 보여 주는 도면이다.
도 4는 리얼 픽셀 배치의 일 예를 보여 주는 도면이다.
도 5는 드라이브 IC의 채널들과 데이터 라인들 사이에 연결된 디멀티플렉서의 스위치 소자들을 보여 주는 도면이다.
도 6a는 픽셀 회로의 일 예를 보여 주는 회로도이다.
도 6b는 도 6a에 도시된 픽셀 회로의 구동 방법을 보여 주는 도면이다.
도 7은 감마 보상 전압 발생부를 상세히 보여 주는 회로도이다.
도 8은 드라이브 IC의 출력 버퍼들과 디멀티플렉서 어레이 사이에 배치된 스위치 어레이를 보여 주는 회로도이다.
도 9는 본 발명의 제1 실시예에 따른 스위치 어레이를 보여 주는 회로도이다.
도 10은 본 발명의 제2 실시예에 따른 스위치 어레이를 보여 주는 회로도이다.
도 11은 본 발명의 제1 실시예에 따른 드라이브 IC의 감마 보상 전압 발생부, DAC, 및 출력 버퍼를 보여 주는 회로도이다.
도 12는 본 발명의 제2 실시예에 따른 드라이브 IC의 감마 보상 전압 발생부, DAC, 및 출력 버퍼를 보여 주는 회로도이다.
도 13은 본 발명의 제3 실시예에 따른 드라이브 IC의 감마 보상 전압 발생부, DAC, 및 출력 버퍼를 보여 주는 회로도이다.
도 14는 본 발명의 제4 실시예에 따른 드라이브 IC의 감마 보상 전압 발생부, DAC, 및 출력 버퍼를 보여 주는 회로도이다.
도 15는 본 발명의 제5 실시예에 따른 드라이브 IC의 감마 보상 전압 발생부, DAC, 및 출력 버퍼를 보여 주는 회로도이다.
도 16은 본 발명의 제6 실시예에 따른 드라이브 IC의 감마 보상 전압 발생부, DAC, 및 출력 버퍼를 보여 주는 회로도이다.
도 17은 본 발명의 제7 실시예에 따른 드라이브 IC의 감마 보상 전압 발생부, DAC, 및 출력 버퍼를 보여 주는 회로도이다.
도 18은 도 11 내지 도 17에 도시된 드라이브 IC의 구조와 성능을 요약한 도면이다.
도 19a 및 도 19b는 본 발명의 제1 실시예에 따른 디멀티플렉서의 제어 방법을 보여 주는 도면들이다.
도 20a 내지 도 21b는 본 발명의 제2 실시예에 따른 디멀티플렉서의 제어 방법을 보여 주는 도면들이다.
도 22는 라인 옵션의 일 예를 보여 주는 도면이다.
도 23은 프레임 옵션의 일 예를 보여 주는 도면이다.
도 24a 및 도 24b는 도 9에 도시된 스위치 어레이를 이용하여 감마 보상 전압 발생부들 출력 버퍼들, 및 픽셀들 간의 연결 관계를 시간축 상에서 교번하는 예를 보여 주는 도면들이다.
도 25a 내지 도 25h는 도 10에 도시된 스위치 어레이를 이용하여 감마 보상 전압 발생부들 출력 버퍼들, 및 픽셀들 간의 연결 관계를 시간축 상에서 교번하는 예를 보여 주는 도면들이다.
도 26은 도 24a 내지 도 25h에 도시된 실시예들에서 녹색 서브 픽셀들과 감마 보상 전압 발생부들 간의 연결 관계가 픽셀 라인들 간에 교번되고, 프레임 기간 단위로 교번되는 예를 보여 주는 도면이다.
도 27은 도 24a 내지 도 25h에 도시된 실시예들에서 서브 픽셀들과 출력 버퍼들 간의 연결 관계가 픽셀 라인들 간에 교번되고, 프레임 기간 단위로 교번되는 예를 보여 주는 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

실시예 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

명세서 전체에 걸쳐 동일 참조 부호는 실시예별로 구성 요소의 정의를 다르게 하지 않는동일 한 구성 요소로 해석될 수 있다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

본 발명의 표시장치에서 픽셀 회로와 게이트 구동부는 다수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 로 구현될 수 있다. 트랜지스터들 각각은 p 채널 TFT 또는 n 채널 TFT로 구현될 수 있다. 실시예에서 픽셀 회로의 트랜지스터들이 p 채널 TFT로 구현된 예를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.

트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.

게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.

이하에서, 본 발명의 표시장치의 일 예로 유기 발광 표시장치를 중심으로 실시예가 설명되지만 본 발명은 이에 한정되지 않는다. 예를 들어, 드라이브 IC의 채널들과 데이터 라인들 사이에 디멀티플렉서가 적용되는 표시장치라면 본 발명이 적용될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100)과, 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터를 기입하기 위한 디스플레이 구동부를 포함한다.

표시패널(100)은 화면(AA) 상에서 입력 영상을 표시하는 픽셀 어레이를 포함한다. 픽셀 어레이는 다수의 데이터 라인들(DL, DL1~DL6), 데이터 라인들(DL, DL1~DL6)과 교차되는 다수의 게이트 라인들(GL, GL1, GL2), 및 데이터 라인들(DL, DL1~DL6)과 게이트 라인들(GL, GL1, GL2)에 의해 정의된 매트릭스 형태로 배치되는 픽셀들(P)을 포함한다.

픽셀들(P) 각각은 컬러 구현을 위하여 적색 서브 픽셀(R), 녹색 서브 픽셀(G), 및 청색 서브 픽셀(B)을 포함할 수 있다. 픽셀들(P) 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들 각각은 픽셀 회로를 포함한다.

픽셀들(P)은 리얼(real) 컬러 픽셀과, 펜타일(pentile) 픽셀로 배치될 수 있다. 펜타일 픽셀은 미리 설정된 펜타일 픽셀 렌더링 알고리즘(pixel rendering algorithm)을 이용하여 도 3에 도시된 바와 같이 컬러가 다른 두 개의 서브 픽셀들을 하나의 픽셀(P)로 구동하여 리얼 컬러 픽셀 보다 높은 해상도를 구현한다. 펜타일 픽셀 렌더링 알고리즘은 픽셀들(P) 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상한다. 리얼 컬러 픽셀의 경우, 하나의 픽셀(P)이 도 4에 도시된 바와 같이 R, G 및 B 서브 픽셀로 구성된다.

픽셀 어레이는 다수의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 라인은 표시패널(100)의 픽셀 어레이에서 1 라인에 배치된 픽셀들을 포함한다. 픽셀 어레이의 해상도가 m*n일 때 픽셀 어레이는 n 개의 픽셀 라인들(L1~Ln)을 포함한다. 1 픽셀 라인에 배치된 픽셀들은 게이트 라인들을 공유한다. 1 픽셀 라인에 배치된 서브 픽셀들은 서로 다른 데이터 라인(DL, DL1~DL6)에 연결된다. 데이터 라인 방향을 따라 세로 방향으로 배치된 서브 픽셀들은 동일한 데이터 라인을 공유한다.

표시패널(100)은 픽셀 구동 전압(ELVDD)을 서브 픽셀들에 공급하기 위한 VDD 라인(104), 픽셀 회로를 초기화하기 위한 초기화 전압(Vini)을 서브 픽셀들에 공급하기 위한 Vini 라인(105), 저전위 전원 전압(VSS)을 픽셀들에 공급하기 위한 VSS 전극(106) 등을 더 포함할 수 있다. 전원 라인들(104, 105)과 VSS 전극은 전원부(136)에 연결된다.

표시패널(100)의 픽셀 어레이 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.

디스플레이 구동부는 데이터 구동부(110), 스위치 어레이(113), 디멀티플렉서 어레이(111), 감마 보상 전압 발생부(112), 게이트 구동부(120), 타이밍 콘트롤러(Timing controller, 130), 레벨 시프터(level shifter, 134), 전원부(136) 등을 포함한다. 디스플레이 구동부는 터치 센서들을 구동하기 위한 터치 센서 구동부를 더 포함할 수 있다. 디스플레이 구동부는 타이밍 콘트롤러(130)의 제어 하에 표시패널(100)의 픽셀들(P)에 입력 영상의 픽셀 데이터를 기입한다. 모바일 기기와 웨어러블 기기에서 디스플레이 구동부는 도 2에 도시된 드라이브 IC(300)에 집적될 수 있다.

전원부(136)는 직류-직류 변환기(DC-DC Converter)를 이용하여 플렉시블 표시패널(100)의 픽셀 어레이, 디스플레이 구동부의 구동에 필요한 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(136)는 호스트 시스템(200)으로부터의 직류 입력 전압을 조정하여 감마 기준 전압, 게이트 온 전압(VGL). 게이트 오프 전압(VGH), 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 초기화 전압(Vini) 등의 직류 전원을 발생할 수 있다. 감마 기준 전압은 감마 보상 전압 발생부(112)에 공급된다. 게이트 전원(VGL, VGH)은 레벨 시프터(134)와 게이트 구동부(120)에 공급된다. 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 초기화 전압(Vin) 등의 픽셀 전원은 픽셀들(P)에 공통으로 공급된다.

게이트 전원은 VGH = 8V, VGL = -7V로, 픽셀 전원은 ELVDD = 4.6V, ELVSS = -2 ~ -3V, Vini = -3 ~ -4V로 설정될 수 있으나 이에 한정되지 않는다. 데이터 전압(Vdata)은 Vdata = 3~6V으로 설정될 수 있으나 이에 한정되지 않는다.

디스플레이 구동부는 저속 구동 모드로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 프레임 개수 만큼 변화가 없을 때 표시장치의 소비 전력을 줄이기 위하여 설정될 수 있다. 저속 구동 모드는 정지 영상이 일정 시간 이상 입력될 때 픽셀들의 리프레쉬 레이트(Refresh rate)를 낮춤으로써 픽셀들의 데이터 기입 주기를 길게 제어하여 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나 사용자 명령이나 입력 영상이 소정 시간 이상 디스플레이 구동부에 입력되지 않을 때 디스플레이 구동부는 저속 구동 모드로 동작할 수 있다.

데이터 구동부(110)는 디지털 데이터인 입력 영상의 픽셀 데이터를 디지털-아날로그 변환기(Digital to Analog Converter, 이하 "DAC"라 함)를 이용하여 감마 보상 전압으로 변환하여 채널들 각각에서 픽셀 데이터 전압(Vdata)을 출력한다. 데이터 구동부(110)의 채널들은 타이밍 콘트롤러(130)의 제어 하에 출력 버퍼(Source AMP.)를 통해 데이터 전압을 디멀티플렉서 어레이(111)의 입력 노드로 출력한다. 출력 버퍼는 도 8 내지 도 17에 도시되어 있다.

감마 보상 전압 발생부(112)는 전원부(136)로부터의 감마 기준 전압을 분압 회로를 통해 분배하여 계조별 감마 보상 전압을 발생하여 데이터 구동부(110)에 공급한다.

디멀티플렉서 어레이(111)는 픽셀 어레이와 함께 표시패널(100)의 기판 상에 형성될 수 있다. 디멀티플렉서 어레이(111)는 스위치 어레이(113)에 연결된 입력 노드들을 다수의 데이터 라인들(DL, DL1~DL6)에 순차적으로 연결한다. 디멀티플레서 어레이(111)는 데이터 구동부(110)의 채널들과 데이터 라인들(DL, DL1~DL6) 사이에 배치되어 데이터 구동부(110)로부터 출력되는 데이터 전압(Vdata)을 시분할하여 데이터 라인들(DL, DL1~DL6)로 분배한다. 디멀티플렉서 어레이(111)는 도 5에 도시된 바와 같이 다수의 디멀티플렉서들(DM1, DM2)을 포함한다. 도 5에 도시된 디멀티플렉서(DM1, DM2)는 1:2 디멀티플렉서를 예시한 것이나 본 발명은 이에 한정되지 않는다. 예를 들어, 디멀티플렉서는 1:N(N은 2 이상의 양의 정수) 디멀티플렉서로 구현될 수 있다.

스위치 어레이(113)는 데이터 구동부(110)의 데이터 출력 채널들 각각에서 출력 버퍼들을 디멀티플렉서 어레이(111)의 입력 노드들에 순차적으로 연결하고 소정의 시간 단위로 출력 버퍼들과 디멀티플렉서의 입력 노드들 간의 연결 관계를 변경한다.

게이트 구동부(120)는 픽셀 어레이의 TFT 어레이와 함께 표시패널(100) 상의 베젤 영역(Bezel, BZ) 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(GL, GL1, GL2)로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호(GATE1, GATE2)를 시프트시킴으로써 그 신호들을 게이트 라인들(GL, GL1, GL2)에 순차적으로 공급할 수 있다.

게이트 신호(GATE1, GATE2)는 스캔 신호[SCAN(N-1), SCAN(N)]와, EM 신호(EM)를 포함할 수 있다. 게이트 구동부(120)는 제1 게이트 구동부(121)와 제2 게이트 구동부(122)를 포함할 수 있다. 제1 게이트 구동부(121)는 스캔 신호[SCAN(N-1), SCAN(N)]를 출력하고, 시프트 클럭에 따라 스캔 신호(SCAN1, SCAN2)를 순차적으로 시프트한다. 제2 게이트 구동부(122)는 EM 신호(EM)를 출력하고, 시프트 클럭에 따라 EM 신호(EM)를 순차적으로 시프트한다. 베젤(bezel)이 없는 모델의 경우에, 제1 및 제2 게이트 구동부들(121, 122)를 구성하는 스위치 소자들 중 적어도 일부가 픽셀 어레이 내에 분산 배치될 수 있다.

타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 입력 영상의 픽셀 데이터와, 픽셀 데이터와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭(CLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 수직 동기신호(Vsync)의 1 주기는 1 프레임 기간이다. 수평 동기 신호(Hsync)와 데이터 인에이블 신호(DE)의 1 주기는 1 수평 기간(1H)이다. 데이터 인에이블 신호(DE)의 펄스는 1 픽셀 라인의 픽셀들에 기입될 1 라인 데이이터와 동기된다. 데이터 인에이블 신호(DE)를 카운트하는 방법으로 프레임 기간과 수평 기간을 알 수 있으므로, 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync)는 생략될 수 있다.

호스트 시스템(200)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기, 웨어러블 기기의 메인 회로 보드일 수 있다. 모바일 기기나 웨어러블 기기에서 타이밍 콘트롤러(130)와 디스플레이 구동부는 하나의 드라이브 IC에 집적될 수 있다.

타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수Хi(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 디스플레이 구동부의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 타이밍 콘트롤러(130)는 저속 구동 모드에서 픽셀들의 리프레쉬 레이트를 낮추기 위하여 프레임 주파수를 1Hz ~ 30Hz 사이의 주파수로 낮출 수 있다.

타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호, 디멀티플렉서 어레이(111)의 동작 타이밍을 제어하기 위한 MUX 신호, 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어신호의 전압 레벨은 레벨 시프터(134)를 통해 게이트 온 전압(VGL)과 게이트 오프 전압(VGH)으로 변환되어 게이트 구동부(120)에 공급될 수 있다. 레벨 시프터(134)는 게이트 타이밍 제어신호의 로우 레벨 전압(low level voltage)을 게이트 온 전압(VGL)으로 변환하고, 게이트 타이밍 제어신호의 하이 레벨 전압(high level voltage)을 게이트 오프 전압(VGH)으로 변환한다.

모바일 기기나 웨어러블 기기에서, 디스플레이 구동부가 드라이브 IC(300)에 집적될 수 있다. 모바일 기기에서 표시패널(100)은 플라스틱 OLED 패널로 구현될 수 있다. 플라스틱 OLED 패널은 백 플레이트(Back plate) 상에 접착된 유기 박막 필름 상에 픽셀 어레이를 포함한다. 픽셀 어레이 위에 터치 센서 어레이가 형성될 수 있다. 백 플레이트는 PET(Polyethylene terephthalate) 기판일 수 있다. 백 플레이트는 픽셀 어레이가 습도에 노출되지 않도록 투습을 차단하고 픽셀 어레이가 형성된 유기 박막 필름을 지지한다. 유기 박막 필름은 얇은 PI(Polyimide) 필름 기판일 수 있다. 유기 박막 필름 상에 도시하지 않은 절연 물질로 다층의 버퍼막이 형성될 수 있다. 유기 박막 필름 상에 픽셀 어레이와 터치 센서 어레이에 연결된 배선들이 형성될 수 있다.

드라이브 IC(300)의 메모리(132)는 전원이 입력될 때 외부 메모리(210)로부터 수신된 보상값, 레지스터 설정 데이터 등을 저장한다. 보상값은 화질 향상을 한 다양한 알고리즘에 적용될 수 있다. 레지스터 설정 데이터는 디스플레이 구동부의 동작을 정의한다. 외부 메모리(210)는 플래시 메모리(Flash memory)를 포함할 수 있다. 드라이브 IC(300)의 메모리(132)는 SRAM(Static RAM)을 포함할 수 있다.

도 5를 참조하면, 디멀티플렉서(DM1, DM2) 각각은 제1 및 제2 스위치 소자들(S1, S2)을 포함한다. 스위치 소자들(S1, S2) 각각은 p 채널 트랜지스터로 구현될 수 있으나 이에 한정되지 않는다. 타이밍 콘트롤러(130)는 스위치 소자들(S1, S2)의 스위치 온/오프 타이밍을 제어하기 위한 MUX 신호들(MUX1, MUX2)을 발생한다.

데이터 구동부(110)의 데이터 채널 노드들(CH1, CH2)은 DAC로부터의 데이터 전압(Vdata)을 출력하는 출력 버퍼(AMP)를 포함한다. 출력 버퍼(AMP)는 디멀티플렉서(61, 62)의 입력 노드에 연결된다.

제1 디멀티플렉서(DM1)의 제1 스위치 소자(S01)는 데이터 구동부(110)의 제1 채널 노드(CH1)와 제1 데이터 라인(DL1) 사이에 연결되어 제1 MUX 신호(MUX1)의 게이트 온 전압(VGL)에 따라 턴-온되어 제1 채널 노드(CH1)를 제1 데이터 라인(DL1)에 연결한다. 제1 디멀티플렉서(DM2)의 제2 스위치 소자(S02)는 데이터 구동부(110)의 제1 채널 노드(CH1)와 제2 데이터 라인(DL2) 사이에 연결되어 제2 MUX 신호(MUX2)의 게이트 온 전압(VGL)에 따라 턴-온되어 제1 채널 노드(CH1)를 제2 데이터 라인(DL2)에 연결한다. 제1 및 제2 서브 픽셀들(SP1, SP2)은 제1 디멀티플렉서(DM1)를 통해 시분할 분배된 데이터 전압(Vdata)을 순차적으로 충전한다.

제2 디멀티플렉서(DM2)의 제1 스위치 소자(S01)는 제1 MUX 신호(MUX1)의 게이트 온 전압(VGL)에 따라 턴-온되어 데이터 구동부(110)의 제2 채널 노드(CH2)를 제3 데이터 라인(DL3)에 연결한다. 제2 디멀티플렉서(DM2)의 제2 스위치 소자(S02)는 제2 MUX 신호(MUX2)의 게이트 온 전압(VGL)에 따라 턴-온되어 데이터 구동부(110)의 제2 채널 노드(CH2)를 제4 데이터 라인(DL4)에 연결한다. 제3 및 제4 서브 픽셀들(SP3, SP4)은 제2 디멀티플렉서(DM2)를 통해 시분할 분배된 데이터 전압(Vdata)을 순차적으로 충전한다.

도 6a는 픽셀 회로의 일 예를 보여 주는 회로도이다. 본 발명의 픽셀 회로는 도 6a에 한정되지 않는다. 도 6b는 도 6a에 도시된 픽셀 회로의 구동 방법을 보여 주는 도면이다.

도 6a 및 도 6b를 참조하면, 픽셀 회로는 발광 소자(OLED), 발광 소자(OLED)에 전류를 공급하는 구동 소자(DT), 및 다수의 스위치 소자들(M1~M6)을 이용하여 구동 소자(DT)의 문턱 전압(Vth)을 샘플링하여 구동 소자(DT)의 문턱 전압(Vth)만큼 구동 소자(DT)의 게이트 전압을 보상하는 내부 보상 회로를 포함한다. 구동 소자(DT)와 스위치 소자들(M1~M6) 각각은 p 채널 트랜지스터로 구현될 수 있다.

내부 보상 회로의 동작은 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 제5 및 제6 스위치 소자들(M5, M6)이 턴-온되어 픽셀 회로를 초기화하는 초기화 기간(Tini), 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 제1 및 제2 스위치 소자들(M1, M2)이 턴-온되어 구동 소자(DT)의 문턱 전압이 샘플링되어 커패시터(Cst)에 저장되는 샘플링 기간(Tsam), 제1 내지 제6 스위치 소자들(M1~M6)이 오프 상태를 유지하는 데이터 기입 기간(Twr), 및 제3 및 제4 스위치 소자들(M1, M2)이 턴-온되어 발광 소자(OLED)가 발광되는 발광 기간(Tem)으로 나뉘어진다.

발광 기간(Tem)은 저 계조의 휘도를 정밀하게 EM 신호[EM(N)]의 듀티비(duty ration)로 정밀하게 표현하기 위하여, EM 신호[EM(N)]가 게이트 온 저압(VGL)과 게이트 오프 전압(VGH) 사이에서 소정의 듀티비로 스윙하여 제3 및 제4 스위치 소자들(M1, M2)이 온/오프를 반복할 수 있다.

발광 소자(OLED)는 OLED로 구현될 수 있다. 발광 소자(OLED)는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(OLED)의 애노드는 제4 및 제6 스위치 소자들(M4, M6) 사이의 제4 노드(n4)에 연결된다. 제4 노드(n4)는 발광 소자(OLED)의 애노드, 제4 스위치 소자(M4)의 제2 전극, 및 제6 스위치 소자(M6)의 제2 전극에 연결된다. 발광 소자(OLED)의 캐소드는 저전위 전원 전압(VSS)이 인가되는 VSS 전극(106)에 연결된다. 발광 소자(OLED)는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 흐르는 전류(Ids)로 발광된다. 발광 소자(OLED)의 전류 패스는 제3 및 제4 스위치 소자(M3, M4)에 의해 스위칭된다.

스토리지 커패시터(Cst)는 VDD 라인(104)과 제1 노드(n1) 사이에 연결된다. 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상된 데이터 전압(Vdata)이 스토리지 커패시터(Cst)에 충전된다. 서브 픽셀들 각각에서 데이터 전압(Vdata)이 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상되기 때문에서 서브 픽셀들에서 구동 소자(DT)의 특성 편차가 보상된다.

제1 스위치 소자(M1)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제2 노드(n2)와 제3 노드(n3)를 연결한다. 제2 노드(n2)는 구동 소자(DT)의 게이트, 스토리지 커패시터(Cst)의 제1 전극, 및 제1 스위치 소자(M1)의 제1 전극에 연결된다. 제3 노드(n3)는 구동 소자(DT)의 제2 전극, 제1 스위치 소자(M1)의 제2 전극, 및 제4 스위치 소자(M4)의 제1 전극에 연결된다. 제1 스위치 소자(M1)의 게이트는 제1 게이트 라인(31)에 연결되어 제N 스캔 신호[SCAN(N)]를 공급 받는다. 제1 스위치 소자(M1)의 제1 전극은 제2 노드(n2)에 연결되고, 제1 스위치 소자(M1)의 제2 전극은 제3 노드(n3)에 연결된다.

제2 스위치 소자(M2)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 데이터 전압(Vdata)을 제1 노드(n1)에 공급한다. 제2 스위치 소자(M2)의 게이트는 제1 게이트 라인(31)에 연결되어 제N 스캔 신호[SCAN(N)]를 공급 받는다. 제2 스위치 소자(M2)의 제1 전극은 제1 노드(n1)에 연결된다. 제2 스위치 소자(M2)의 제2 전극은 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)에 연결된다. 제1 노드(n1)는 제2 스위치 소자(M2)의 제1 전극, 제3 스위치 소자(M2)의 제2 전극, 및 구동 소자(DT)의 제1 전극에 연결된다.

제3 스위치 소자(M3)는 EM 신호[EM(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 VDD 라인(104)을 제1 노드(n1)에 연결한다. 제3 스위치 소자(M3)의 게이트는 제3 게이트 라인(33)에 연결되어 EM 신호[EM(N)]를 공급 받는다. 제3 스위치 소자(M3)의 제1 전극은 VDD 라인(104)에 연결된다. 제3 스위치 소자(M3)의 제2 전극은 제1 노드(n1)에 연결된다.

제4 스위치 소자(M4)는 EM 신호[EM(N)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제3 노드(n3)를 발광 소자(OLED)의 애노드에 연결한다. 제4 스위치 소자(M4)의 게이트는 제3 게이트 라인(33)에 연결되어 EM 신호[EM(N)]를 공급 받는다. 제4 스위치 소자(M4)의 제1 전극은 제3 노드(n3)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다.

EM 신호[EM(N)]는 제3 및 제4 스위치 소자들(M3, M4)의 온/오프를 제어하여 발광 소자(OLED)의 전류 패스(current path)를 스위칭함으로써 발광 소자(OLED)의 점소등 시간을 제어한다.

제5 스위치 소자(M5)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 제2 노드(n2)를 Vini 라인(105)에 연결한다. 제5 스위치 소자(M5)의 게이트는 제2 게이트 라인(32)에 연결되어 제N-1 스캔 신호[SCAN(N-1)]를 공급 받는다. 제5 스위치 소자(M5)의 제1 전극은 제2 노드(n2)에 연결되고, 제2 전극은 Vini 라인(105)에 연결된다.

제6 스위치 소자(M6)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 응답하여 턴-온되어 Vini 라인(105)을 제4 노드(n4)에 연결한다. 제6 스위치 소자(M6)의 게이트는 제2 게이트 라인(32)에 연결되어 제N-1 스캔 신호[SCAN(N-1)]를 공급 받는다. 제6 스위치 소자(M6)의 제1 전극은 Vini 라인(105)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다.

구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(OLED)에 흐르는 전류(Ids)를 조절하여 발광 소자(OLED)를 구동한다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.

초기화 기간(Tini) 동안 제N-1 스캔 신호[SCAN(N-1)]가 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 신호[SCAN(N)]와 EM 신호[EM(N)]는 초기화 기간(Tini) 동안 게이트 오프 전압(VGH)을 유지한다. 따라서, 초기화 기간(Tini) 동안 제5 및 제6 스위치 소자들(M5, M6)이 턴-온(turn-on)되어 제2 및 제4 노드(n2, n4)가 Vini로 초기화된다. 초기화 기간(Tini)과 샘플링 기간(Tsam) 사이에 홀드 기간(Th)이 설정될 수 있다. 홀드 기간(Th)에서 게이트 신호[SCAN(N-1), SCAN(N), EM(N)]는 이전 상태를 유지한다.

샘플링 기간(Tsam) 동안 제N 스캔 신호[SCAN(N)]가 게이트 온 전압(VGL)으로 발생된다. 제N 스캔 신호[SCAN(N)]의 펄스는 제N 픽셀 라인의 데이터 전압(Vdata)에 동기된다. 제N-1 스캔 신호[SCAN(N-1)]와 EM 신호[EM(N)]는 샘플링 기간(Tsam) 동안 게이트 오프 전압(VGH)을 유지한다. 따라서, 샘플링 기간(Tsam) 동안 제1 및 제2 스위치 소자들(M1, M1)이 턴-온된다.

샘플링 기간(Tsam) 동안 구동 소자(DT)의 게이트 전압(DTG)이 제1 및 제2 스위치 소자(M1, M2)를 통해 흐르는 전류에 의해 상승된다. 구동 소자(DT)가 턴-오프될 때 구동 소자(DT)가 턴-오프(turn-off)되기 때문에 게이트 노드 전압(DTG)이 Vdata - |Vth|이다. 이 때, 제1 노드(n)의 전압도 Vdata - |Vth|이다. 샘플링 기간(Tsam)에 구동 소자(DT)의 게이트-소스간 전압(Vgs)은 |Vgs| = Vdata -(Vdata-|Vth|) = |Vth|이다.

데이터 기입 기간(Twr) 동안 제N 스캔 신호[SCAN(N)]가 게이트 오프 전압(VGH)으로 반전된다. 제N-1 스캔 신호[SCAN(N-1)]와 EM 신호[EM(N)]는 샘플링 기간(Tsam) 동안 게이트 오프 전압(VGH)을 유지한다. 따라서, 데이터 기입 기간(Twr) 동안 모든 스위치 소자들(M1~M6)이 오프 상태를 유지한다.

발광 기간(Tem) 동안 EM 신호[EM(N)]가 소정의 듀티비로 온/오프되어 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙한다. 발광 기간(Tem) 동안, 제N-1 및 제N 스캔 신호[SCAN(N-1), SCAN(N)는 게이트 오프 전압(VGH)을 유지한다. 발광 기간(Tem) 동안, 제3 및 제4 스위치 소자들(M3, M4)은 EM 신호(EM)의 전압 따라 온/오프를 반복한다. EM 신호[EM(N)]가 게이트 온 전압(VGL)일 때 제3 및 제4 스위치 소자들(M3, M4)이 턴-온되어 발광 소자(OLED)에 전류가 흐른다. 이 때, 구동 소자(DT)의 Vgs는 |Vgs| = VDD - (Vdata-|Vth|)이고, 발광 소자(OLED)에 흐르는 전류는 K(VDD-Vdata)²이다. K는 구동 소자(DT)의 전하 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 비례 상수이다.

도 7은 감마 보상 전압 발생부(112)를 상세히 보여 주는 회로도이다.

도 7을 참조하면, 감마 보상 전압 발생부(112)는 분압 회로(RS1, R21~R26, R31~R38), 전압 선택부(MUX11~MUX13, MUX21~MUX26), 및 버퍼들(BUF11~BUF13, BUF21~BUF26)을 포함한다.

제1 분압 회로(RS1)는 전원부(136)로부터 감마 기준 전압(VREF)을 입력 받는다. 제1 분압 회로(RS1)는 직렬로 연결된 저항들을 포함한 R 스트링 회로를 이용하여 감마 기준 전압(VREF)을 분배한다.

전압 선택부는 레지스터 설정(RGMA1)에 따라 제1 분압 회로(RS1)에 의해 분배된 전압들로부터 제1 감마 기준 전압(GMA1)을 선택하는 멀티플렉서(MUX11), 레지스터 설정(RGMA8)에 따라 제1 분압 회로(RS1)에 의해 분배된 전압들로부터 제8 감마 기준 전압(GMA8)을 선택하는 멀티플렉서(MUX13), 및 레지스터 설정(RGMA9)에 따라 제1 분압 회로(RS1)에 의해 분배된 전압들로부터 제9 감마 기준 전압(GMA9)을 선택하는 멀티플렉서(MUX12)을 포함한다.

제1 감마 기준 전압(GMA1)은 최상위 감마 보상 전압이다. 제9 감마 기준 전압(GMA9)은 최하위 감마 보상 전압이다. 제8 감마 기준 전압(GM8)은 제9 감마 기준 전압(GMA9) 보다 높은 감마 탭 전압(Gamma tab voltage)이다.

제2 분압 회로(R21~R26)는 제2-1 내지 제2-6 분압 회로들(R21~R26)로 나뉘어진다. 제2-1 내지 제2-6 분압 회로들(R21~R26) 각각은 직렬로 연결된 저항들을 포함한 R 스트링 회로를 이용하여 입력 전압을 분배한다. 전압 선택부(MUX21~MUX26)는 제2-1 분압 회로(R21)와 제2-1 버퍼(BUF21) 사이에 연결된 제2-1 멀티플렉서(MUX21), 제2-2 분압 회로(R22)와 제2-2 버퍼(BUF22) 사이에 연결된 제2-2 멀티플렉서(MUX22), 제2-3 분압 회로(R23)와 제2-3 버퍼(BUF23) 사이에 연결된 제2-3 멀티플렉서(MUX23), 제4-4 분압 회로(R24)와 제2-4 버퍼(BUF24) 사이에 연결된 제2-4 멀티플렉서(MUX24), 제2-5 분압 회로(R25)와 제2-5 버퍼(BUF25) 사이에 연결된 제2-5 멀티플렉서(MUX25), 및 제2-6 분압 회로(R26)와 제2-1 버퍼(BUF26) 사이에 연결된 제2-6 멀티플렉서(MUX26)를 포함한다.

제2-1 분압 회로(R21)는 제1 감마 기준 전압(GMA1)과 제8 감마 기준 전압(GMA8)을 입력 받아 제1 감마 기준 전압(GMA1)을 분배하여 저항들 사이의 노드를 통해 서로 다른 전압을 출력한다. 제2-1 멀티플렉서(MUX21)는 레지스터 설정(RGMA2)에 따라 제2-1 분압 회로(R21)에 의해 분배된 전압들 중 어느 하나를 제2 감마 기준 전압(GMA2)으로 선택한다. 제2-1 버퍼(BUF21)는 제2-1 멀티플렉서(MUX21)로부터 입력되는 제2 감마 기준 전압(GMA2)을 제3-1 분압 회로(R31)와 제3-2 분압 회로(R32) 사이의 노드에 공급한다.

제2-2 분압 회로(R22)는 제2 감마 기준 전압(GMA2)과 제8 감마 기준 전압(GMA8)을 입력 받아 제2 감마 기준 전압(GMA2)을 분배하여 저항들 사이의 노드를 통해 서로 다른 전압을 출력한다. 제2-2 멀티플렉서(MUX22)는 레지스터 설정(RGMA3)에 따라 제2-2 분압 회로(R22)에 의해 분배된 전압들 중 어느 하나를 제3 감마 기준 전압(GMA3)으로 선택한다. 제2-2 버퍼(BUF22)는 제2-2 멀티플렉서(MUX22)로부터 입력되는 제3 감마 기준 전압(GMA3)을 제3-2 분압 회로(R32)와 제3-3 분압 회로(R33) 사이의 노드에 공급한다.

제2-6 분압 회로(RS26)는 제6 감마 기준 전압(GMA6)과 제8 감마 기준 전압(GMA8)을 입력 받아 제6 감마 기준 전압(GMA6)을 분배하여 저항들 사이의 노드를 통해 서로 다른 전압을 출력한다. 제2-6 멀티플렉서(MUX26)는 레지스터 설정(RGMA7)에 따라 제2-6 분압 회로(RS26)에 의해 분배된 전압들 중 어느 하나를 제7 감마 기준 전압(GMA7)으로 선택한다. 제2-6 버퍼(BUF26)는 제2-6 멀티플렉서(MUX26)로부터 입력되는 제7 감마 기준 전압(GMA7)을 제3-6 분압 회로(R36)와 제3-7 분압 회로(R37) 사이의 노드에 공급한다.

제3-1 내지 제3-8 분압 회로들(RS31~RS38) 각각은 직렬로 연결된 저항들을 포함한 R 스트링 회로를 이용하여 입력 전압을 분배한다. 제3-1 분압 회로(R31)는 제1 감마 기준 전압(GMA1)과 제2 감마 기준 전압(GMA2)을 분배하여 제1 감마 기준 전압(GMA1)과 제2 감마 기준 전압(GMA2) 사이의 계조별 감마 보상 전압들을 출력한다. 제3-2 분압 회로(R32)는 제2 감마 기준 전압(GMA2)과 제3 감마 기준 전압(GMA3)을 분배하여 제2 감마 기준 전압(GMA2)과 제3 감마 기준 전압(GMA3) 사이의 계조별 감마 보상 전압들을 출력한다. 제3-6 분압 회로(R36)는 제6 감마 기준 전압(GMA6)과 제7 감마 기준 전압(GMA7)을 분배하여 제6 감마 기준 전압(GMA6)과 제7 감마 기준 전압(GMA7) 사이의 계조별 감마 보상 전압들을 출력한다. 제3-7 분압 회로(RS37)는 제7 감마 기준 전압(GMA7)과 제8 감마 기준 전압(GMA8)을 분배하여 제7 감마 기준 전압(GMA7)과 제8 감마 기준 전압(GMA8) 사이의 계조별 감마 보상 전압들을 출력한다. 제3-8 분압 회로(R38)는 제8 감마 기준 전압(GMA8)과 제9 감마 기준 전압(GMA9)을 분배하여 제8 감마 기준 전압(GMA8)과 제9 감마 기준 전압(GMA9) 사이의 계조별 감마 보상 전압들을 출력한다.

감마 보상 전압 발생부(112)는 발광 소자 즉, OLED의 컬러별 발광 효율 편차와 컬러별 패널 부하의 편차를 고려하여 컬러 별로 분리될 수 있다. 하나의 감마 보상 전압 발생부(112)는 레지스터 설정(RGMA1~RGMA7)에 따라 감마 보상 전압의 전압 레벨을 조정하여 컬러별 최적의 감마 보상 전압을 출력할 수 있다. 레지스터 설정(RGMA1~RGMA7)는 DAC에 입력되는 픽셀 데이터에 동기되어 변경될 수 있다.

데이터 구동부(110)의 출력 버퍼들 간의 편차로 인하여 출력 버퍼들을 통해 출력되는 전압의 옵셋(offset)이 출력 버퍼들 간에 차이가 있을 수 있다. 또한, 디멀티플렉서(DM1, DM2)의 스위치 순서가 일정하게 반복되면, 데이터 전압이 먼저 충전되는 서브 픽셀과, 데이터 전압이 늦게 충전되는 서브 픽셀 간에 서브 픽셀에서 충전양이 달라질 수 있다. 디멀티플렉서(DM1, DM2)의 스위치 순서, 감마 보상 전압 발생부(112) 편차, 출력 버퍼의 옵셋 편차 등으로 인하여 동일 계조에서 서브 픽셀들 간에 휘도 차이가 보일 수 있다. 본 발명은 이 문제를 해결하기 위하여 도 8 내지 도 18에 도시된 바와 같이 데이터 구동부(110)의 출력 버퍼들과, 디멀티플렉서 어레이(111) 사이에 스위치 소자들을 배치함으로써 다수의 출력 버퍼들을 데이터 구동부(110)의 채널에 미리 정해진 순서대로 순차적으로 연결한다.

도 8은 출력 버퍼들과 디멀티플렉서 어레이 사이에 배치된 스위치 어레이를 보여 주는 회로도이다.

도 8을 참조하면, 드라이브 IC(71)는 다수의 감마 보상 전압 발생부(711, 712), 다수의 DAC(721~724), 및 다수의 출력 버퍼(A~D)를 포함한다. DAC(721~724)는 픽셀 데이터를 감마 보상 전압 발생부(711, 712)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다. 데이터 전압(Vdata)은 출력 버퍼(A~D)를 통해 스위치 어레이(113)로 출력된다.

스위치 어레이(113)는 다수의 스위치 소자들(a~h)을 이용하여 다수의 출력 버퍼들(A~D)과 디멀티플렉서 어레이(111)의 연결 관계를 시간축 상에서 변경한다. 스위치 어레이(113)는 디멀티플렉서 어레이(111)의 스위치 순서에 따른 서브 픽셀들간 충전양 편차, 감마 보상 전압 발생부(112) 편차, 출력 버퍼의 옵셋 등을 시간축 상에서 분산하여 서브 픽셀들 간의 휘도를 균일하게 한다.

스위치 어레이(113)는 도 9 및 도 10에 도시된 바와 같이 제1 및 제2 실시예들이 있다. 드라이브 IC(300)에서, 감마 보상 전압 발생부, DAC, 및 출력 버퍼들 간의 회로 구성은 도 10 내지 도 17에 도시된 바와 같이 제1 내지 제7 실시예들(Case1~Case7)이 있다.

도 9는 본 발명의 제1 실시예에 따른 스위치 어레이(113)를 보여 주는 회로도이다. 도 10은 본 발명의 제2 실시예에 따른 스위치 어레이를 보여 주는 회로도이다. 도 9 및 도 10에서, 드라이브 IC(300)의 데이터 출력 채널은 제1 출력 버퍼(A)를 포함한 제1 채널 노드(CH1), 제2 출력 버퍼(B)를 포함한 제2 채널 노드(CH2), 제3 출력 버퍼(C)를 포함한 제3 채널 노드(CH3), 및 제4 출력 버퍼(D)를 포함한 제4 채널 노드(CH4)를 포함한다.

도 9를 참조하면, 스위치 어레이(113)는 제1 내지 제8 스위치 소자들(a~h)을 포함한다. 제1 내지 제8 스위치 소자들(a~h)은 채널 노드들(CH1~CH4)을 통해 출력 버퍼들(A~D)의 출력 노드에 연결된다. 제1 스위치 소자(a)는 제1 채널 노드(CH1)와 제1 디멀티플렉서(DM1)의 입력 노드(S1) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다. 제1 스위치 소자(a)가 턴-온될 때 제1 채널 노드(CH1)가 제1 디멀티플렉서(DM1)의 입력 노드(S1)에 연결되어 제1 출력 버퍼(A)를 통해 출력되는 데이터 전압(Vdata)이 제1 디멀티플렉서(DM1)에 공급된다.

제2 스위치 소자(b)는 제2 채널 노드(CH2)와 제1 디멀티플렉서(DM1)의 입력 노드(S1) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다. 제2 스위치 소자(b)가 턴-온될 때 제2 채널 노드(CH2)가 제1 디멀티플렉서(DM1)의 입력 노드(S1)에 연결되어 제2 출력 버퍼(B)를 통해 출력되는 데이터 전압(Vdata)이 제1 디멀티플렉서(DM1)에 공급된다.

제3 스위치 소자(c)는 제2 채널 노드(CH2)와 제2 디멀티플렉서(DM2)의 입력 노드(S2) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다. 제3 스위치 소자(c)가 턴-온될 때 제2 채널 노드(CH2)가 제2 디멀티플렉서(DM2)의 입력 노드(S2)에 연결되어 제2 출력 버퍼(B)를 통해 출력되는 데이터 전압(Vdata)이 제2 디멀티플렉서(DM2)에 공급된다.

제4 스위치 소자(d)는 제1 채널 노드(CH1)와 제2 디멀티플렉서(DM2)의 입력 노드(S2) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다. 제4 스위치 소자(d)가 턴-온될 때 제1 채널 노드(CH1)가 제2 디멀티플렉서(DM2)의 입력 노드(S2)에 연결되어 제1 출력 버퍼(A)를 통해 출력되는 데이터 전압(Vdata)이 제2 디멀티플렉서(DM2)에 공급된다.

제1 출력 버퍼(A)는 제1-1 및 제2-2 데이터 전압(Vdata)을 순차적으로 출력할 수 있다. 제2 출력 버퍼(B)는 제2-1 및 제1-2 데이터 전압(Vdata)을 순차적으로 출력할 수 있다. 제1 디멀티플렉서(DM1)는 제1 및 제2 스위치 소자들(a, b)을 통해 순차적으로 입력되는 제1-1 및 제1-2 데이터 전압(Vdata)을 제1 및 제2 데이터 라인들에 시분할 분배한다. 제2 디멀티플렉서(DM2)는 제3 및 제4 스위치 소자들(c, d)을 통해 순차적으로 입력되는 제2-1 및 제2-2 데이터 전압(Vdata)을 제3 및 제4 데이터 라인들에 시분할 분배한다.

제5 스위치 소자(e)는 제3 채널 노드(CH3)와 제3 디멀티플렉서(DM3)의 입력 노드(S3) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다. 제6 스위치 소자(f)는 제4 채널 노드(CH4)와 제3 디멀티플렉서(DM3)의 입력 노드(S3) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다. 제7 스위치 소자(g)는 제4 채널 노드(CH4)와 제4 디멀티플렉서(DM4)의 입력 노드(S4) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다. 제8 스위치 소자(h)는 제3 채널 노드(CH3)와 제4 디멀티플렉서(DM4)의 입력 노드(S4) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다.

제3 출력 버퍼(C)는 제3-1 및 제4-2 데이터 전압(Vdata)을 순차적으로 출력할 수 있다. 제4 출력 버퍼(D)는 제4-1 및 제3-2 데이터 전압(Vdata)을 순차적으로 출력할 수 있다. 제3 디멀티플렉서(DM3)는 제5 및 제6 스위치 소자들(e, f)을 통해 순차적으로 입력되는 제3-1 및 제3-2 데이터 전압(Vdata)을 제4 및 제6 데이터 라인들에 시분할 분배한다. 제4 디멀티플렉서(DM4)는 제7 및 제8 스위치 소자들(g, h)을 통해 순차적으로 입력되는 제4-1 및 제4-2 데이터 전압(Vdata)을 제7 및 제8 데이터 라인들에 시분할 분배한다.

제1 디멀티플렉서(DM1)는 스위치 어레이(113)로부터의 데이터 전압을 제1 및 제2 데이터 라인들에 시분할 분배한다. 제2 디멀티플렉서(DM2)는 스위치 어레이(113)로부터의 데이터 전압을 제3 및 제4 데이터 라인들에 시분할 분배한다. 제3 디멀티플렉서(DM3)는 스위치 어레이(113) 로부터의 데이터 전압을 제6 및 제7 데이터 라인들에 시분할 분배한다. 제4 디멀티플렉서(DM4)는 스위치 어레이(113)로부터의 데이터 전압을 제7 및 제8 데이터 라인들에 시분할 분배

스위치 소자들(a~h)의 스위칭 순서는 타이밍 콘트롤러(130)에 의해 수평 기간 단위로, 그리고 프레임 기간 단위로 변경되어 휘도차를 시간적으로 상쇄한다.

도 10을 참조하면, 스위치 어레이(113)는 제1 내지 제16 스위치 소자들(a~p)을 포함한다. 제1 내지 제16 스위치 소자들(a~p)은 채널 노드들(CH1~CH4)을 통해 출력 버퍼들(A~D)의 출력 노드에 연결된다.

제1 스위치 소자(a)는 제1 채널 노드(CH1)와 제1 디멀티플렉서(DM1)의 입력 노드(S1) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다. 제1 스위치 소자(a)가 턴-온될 때 제1 채널 노드(CH1)가 제1 디멀티플렉서(DM1)의 입력 노드(S1)에 연결되어 제1 출력 버퍼(A)를 통해 출력되는 데이터 전압(Vdata)이 제1 디멀티플렉서(DM1)에 공급된다.

제2 스위치 소자(b)는 제3 채널 노드(CH3)와 제1 디멀티플렉서(DM1)의 입력 노드(S1) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다. 제2 스위치 소자(b)가 턴-온될 때 제3 채널 노드(CH3)가 제1 디멀티플렉서(DM1)의 입력 노드(S1)에 연결되어 제3 출력 버퍼(C)를 통해 출력되는 데이터 전압(Vdata)이 제1 디멀티플렉서(DM1)에 공급된다.

제3 스위치 소자(c)는 제2 채널 노드(CH2)와 제1 디멀티플렉서(DM1)의 입력 노드(S1) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다. 제3 스위치 소자(c)가 턴-온될 때 제2 채널 노드(CH2)가 제1 디멀티플렉서(DM1)의 입력 노드(S1)에 연결되어 제2 출력 버퍼(B)를 통해 출력되는 데이터 전압(Vdata)이 제1 디멀티플렉서(DM1)에 공급된다.

제4 스위치 소자(d)는 제4 채널 노드(CH4)와 제1 디멀티플렉서(DM1)의 입력 노드(S1) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다. 제4 스위치 소자(d)가 턴-온될 때 제4 채널 노드(CH4)가 제1 디멀티플렉서(DM1)의 입력 노드(S1)에 연결되어 제1 출력 버퍼(A)를 통해 출력되는 데이터 전압(Vdata)이 제2 디멀티플렉서(DM2)에 공급된다.

제5 스위치 소자(e)는 제2 채널 노드(CH2)와 제2 디멀티플렉서(DM2)의 입력 노드(S2) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다. 제6 스위치 소자(f)는 제4 채널 노드(CH4)와 제2 디멀티플렉서(DM2)의 입력 노드(S2) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다. 제7 스위치 소자(g)는 제1 채널 노드(CH1)와 제2 디멀티플렉서(DM2)의 입력 노드(S2) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다. 제8 스위치 소자(h)는 제3 채널 노드(CH3)와 제2 디멀티플렉서(DM2)의 입력 노드(S2) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다.

제9 스위치 소자(i)는 제3 채널 노드(CH3)와 제3 디멀티플렉서(DM3)의 입력 노드(S3) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다. 제10 스위치 소자(j)는 제1 채널 노드(CH1)와 제3 디멀티플렉서(DM3)의 입력 노드(S3) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다. 제11 스위치 소자(k)는 제4 채널 노드(CH4)와 제3 디멀티플렉서(DM3)의 입력 노드(S3) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다. 제12 스위치 소자(l)는 제2 채널 노드(CH2)와 제3 디멀티플렉서(DM3)의 입력 노드(S3) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다.

제13 스위치 소자(i)는 제4 채널 노드(CH4)와 제4 디멀티플렉서(DM4)의 입력 노드(S4) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다. 제14 스위치 소자(n)는 제2 채널 노드(CH2)와 제4 디멀티플렉서(DM4)의 입력 노드(S4) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다. 제15 스위치 소자(o)는 제3 채널 노드(CH3)와 제4 디멀티플렉서(DM4)의 입력 노드(S4) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다. 제16 스위치 소자(p)는 제1 채널 노드(CH1)와 제4 디멀티플렉서(DM4)의 입력 노드(S4) 사이에 연결되어 타이밍 콘트롤러(130)의 제어 하에 온/오프된다.

제1 출력 버퍼(A)는 제1-1 데이터 전압, 제3-2 데이터 전압, 제2-3 데이터 전압, 및 제4-4 데이터 전압 순으로 데이터 전압(Vdata)을 순차적으로 출력할 수 있다. 제2 출력 버퍼(B)는 제2-1 데이터 전압, 제4-2 데이터 전압, 제1-3 데이터 전압, 및 제3-4 데이터 전압 순으로 데이터 전압(Vdata)을 순차적으로 출력할 수 있다. 제3 출력 버퍼(C)는 제3-1 데이터 전압, 제1-2 데이터 전압, 제4-3 데이터 전압, 및 제2-4 데이터 전압 순으로 데이터 전압(Vdata)을 순차적으로 출력할 수 있다. 제4 출력 버퍼(D)는 제4-1 데이터 전압, 제2-2 데이터 전압, 제3-3 데이터 전압, 및 제1-4 데이터 전압 순으로 데이터 전압(Vdata)을 순차적으로 출력할 수 있다.

제1 디멀티플렉서(DM1)는 제1 내지 제4 스위치 소자들(a~d)을 통해 순차적으로 입력되는 데이터 전압(Vdata)을 제1 및 제2 데이터 라인들에 시분할 분배한다. 제2 디멀티플렉서(DM2)는 제5 내지 제8 스위치 소자들(e~h)을 통해 순차적으로 입력되는 데이터 전압(Vdata)을 제3 및 제4 데이터 라인들에 시분할 분배한다. 제3 디멀티플렉서(DM3)는 제9 내지 제12 스위치 소자들(i~l)을 통해 순차적으로 입력되는 데이터 전압(Vdata)을 제5 및 제6 데이터 라인들에 시분할 분배한다. 제4 디멀티플렉서(DM4)는 제13 내지 제16 스위치 소자들(m~p)을 통해 순차적으로 입력되는 데이터 전압(Vdata)을 제7 및 제8 데이터 라인들에 시분할 분배한다.

도 11은 본 발명의 제1 실시예에 따른 드라이브 IC(300)의 감마 보상 전압 발생부, DAC, 및 출력 버퍼를 보여 주는 회로도이다.

도 11을 참조하면, 드라이브 IC(300)는 제1 내지 제4 감마 보상 전압 발생부(711~714), 제1 내지 제4 DAC(721~724), 및 제1 내지 제4 출력 버퍼(A~D)를 포함한다.

펜타일 픽셀들로 구성된 픽셀 어레이의 경우, 도 3에 도시된 바와 같이 적색 및 녹색 서브 픽셀(R, G)을 포함한 픽셀(P)을 포함한 제1 픽셀 그룹과, 청색 및 녹색 서브 픽셀(B, G)을 포함한 픽셀(P)을 포함한 제2 픽셀 그룹으로 나뉘어질 수 있다. 이러한 픽셀 어레이 내에서 녹색 서브 픽셀들(G)의 개수가 적색 및 청색 서브 픽셀들(R, B)의 개수 보다 두 배 많아진다. 녹색 서브 픽셀들(G)에 연결된 채널의 부하가 두 배 커지기 때문에 컬러별 채널들의 부하를 동일하게 하기 위하여, 감마 보상 전압 발생부(711~714), DAC(721~724) 및 출력 버퍼들(A~D)이 컬러별로 분리될 수 있다.

제1 감마 보상 전압 발생부(711)는 적색 데이터용 감마 보상 전압을 출력한다. 제2 감마 보상 전압 발생부(712)는 제1 픽셀 그룹의 녹색 서브 픽셀들에 기입될 녹색 데이터용 감마 보상 전압을 출력한다. 제3 감마 보상 전압 발생부(713)는 청색 데이터용 감마 보상 전압을 출력한다. 제4 감마 보상 전압 발생부(714)는 제2 픽셀 그룹의 녹색 서브 픽셀들에 기입될 녹색 데이터용 감마 보상 전압을 출력한다.

제1 DAC(721)는 적색 서브 픽셀(R)에 기입될 적색 데이터를 제1 감마 보상 전압 발생부(711)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다. 제2 DAC(722)는 제1 픽셀 그룹의 녹색 서브 픽셀(G)에 기입될 녹색 데이터를 제2 감마 보상 전압 발생부(712)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다. 제3 DAC(723)는 청색 서브 픽셀(B)에 기입될 청색 데이터를 제3 감마 보상 전압 발생부(713)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다. 제4 DAC(724)는 제2 픽셀 그룹의 녹색 서브 픽셀(G)에 기입될 녹색 데이터를 제4 감마 보상 전압 발생부(714)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다.

제1 출력 버퍼(A)는 제1 DAC(721)로부터의 데이터 전압(Vdata)을 스위치 어레이(113)의 입력 노드에 공급한다. 제2 출력 버퍼(B)는 제2 DAC(722)로부터의 데이터 전압(Vdata)을 스위치 어레이(113)의 입력 노드에 공급한다. 제3 출력 버퍼(C)는 제1 DAC(721)로부터의 데이터 전압(Vdata)을 스위치 어레이(113)의 입력 노드에 공급한다. 제4 출력 버퍼(D)는 제4 DAC(724)로부터의 데이터 전압(Vdata)을 스위치 어레이(113)의 입력 노드에 공급한다.

도 12는 본 발명의 제2 실시예에 따른 드라이브 IC의 감마 보상 전압 발생부, DAC, 및 출력 버퍼를 보여 주는 회로도이다. 이 실시예는 두 개의 DAC들이 하나의 출력 버퍼를 공유한다.

도 12를 참조하면, 제1 감마 보상 전압 발생부(711)는 적색 데이터용 감마 보상 전압을 출력한다. 제2 감마 보상 전압 발생부(712)는 제1 픽셀 그룹의 녹색 서브 픽셀들(G)에 기입될 녹색 데이터용 감마 보상 전압을 출력한다. 제3 감마 보상 전압 발생부(713)는 청색 데이터용 감마 보상 전압을 출력한다. 제4 감마 보상 전압 발생부(714)는 제2 픽셀 그룹의 녹색 서브 픽셀들(G)에 기입될 녹색 데이터용 감마 보상 전압을 출력한다.

제1 출력 버퍼(A)는 제1 및 제2 DAC(721, 722)로부터 순차적으로 입력되는 데이터 전압(Vdata)을 스위치 어레이(113)의 입력 노드에 공급한다. 제1 및 제2 DAC(721, 722) 중 어느 하나는 데이터 전압을 지연 출력한다. 제2 출력 버퍼(B)는 제3 및 제4 DAC(723, 724)로부터 순차적으로 입력되는 데이터 전압(Vdata)을 스위치 어레이(113)의 입력 노드에 공급한다. 제3 및 제4 DAC(723, 724) 중 어느 하나는 데이터 전압을 지연 출력한다.

도 13은 본 발명의 제3 실시예에 따른 드라이브 IC의 감마 보상 전압 발생부, DAC, 및 출력 버퍼를 보여 주는 회로도이다. 이 실시예는 두 개의 감마 보상 전압 발생부들이 하나의 DAC를 공유한다. 두 개의 감마 보상 전압 발생부들 중 어느 하나의 출력 전압이 픽셀 데이터에 동기되도록 지연되어 DAC에 입력된다.

도 13을 참조하면, 드라이브 IC(300)는 제1 내지 제4 감마 보상 전압 발생부(711~714), 제1 내지 제4 DAC(721~724), 및 제1 내지 제4 출력 버퍼(A~D)를 포함한다.

제1 감마 보상 전압 발생부(711)는 적색 데이터용 감마 보상 전압을 출력한다. 제2 감마 보상 전압 발생부(712)는 제1 픽셀 그룹의 녹색 서브 픽셀들(G)에 기입될 녹색 데이터용 감마 보상 전압을 출력한다. 제3 감마 보상 전압 발생부(713)는 청색 데이터용 감마 보상 전압을 출력한다. 제4 감마 보상 전압 발생부(714)는 제2 픽셀 그룹의 녹색 서브 픽셀들(G)에 기입될 녹색 데이터용 감마 보상 전압을 출력한다.

제1 및 제3 DAC들(721, 723)은 적색 서브 픽셀(R)에 기입될 적색 데이터와 제1 픽셀 그룹에 속한 녹색 서브 픽셀(G)에 기입될 녹색 데이터를 순차적으로 입력 받는다. 제1 및 제3 DAC들(721, 723)은 적색 데이터를 제1 감마 보상 전압(711)으로부터의 감마 보상 전압으로 변환한 후, 녹색 데이터를 제2 감마 보상 전압(712)으로부터의 감마 보상 전압으로 변환한다. 제2 및 제4 DAC들(722, 724)은 청색 서브 픽셀(B)에 기입될 청색 데이터와 제2 픽셀 그룹에 속한 녹색 서브 픽셀(G)에 기입될 녹색 데이터를 순차적으로 입력 받는다. 제2 및 제4 DAC들(722, 724)은 청색 데이터를 제3 감마 보상 전압(713)으로부터의 감마 보상 전압으로 변환한 후, 녹색 데이터를 제4 감마 보상 전압(714)으로부터의 감마 보상 전압으로 변환한다.

제1 멀티플렉서(715)는 타이밍 콘트롤러(130)의 제어 하에 제1 및 제3 DAC들(721, 723)에 순차적으로 입력되는 적색 및 녹색 데이터에 동기되도록 제1 및 제2 감마 보상 전압 발생부들(711, 712)의 출력을 선택한다. 제1 멀티플렉서(715)는 제1 및 제3 DAC들(721, 723)에 적색 데이터가 입력될 때 제1 감마 보상 전압 발생부(711)로부터의 감마 보상 전압을 제1 및 제3 DAC들(721, 723)에 공급한다. 이어서, 제1 멀티플렉서(715)는 제1 및 제3 DAC들(721, 723)에 녹색 데이터가 입력될 때 제2 감마 보상 전압 발생부(712)로부터의 감마 보상 전압을 제1 및 제3 DAC들(721, 723)에 공급한다.

제2 멀티플렉서(716)는 타이밍 콘트롤러(130)의 제어 하에 제2 및 제4 DAC들(722, 724)에 순차적으로 입력되는 청색 및 녹색 데이터에 동기되도록 제3 및 제4 감마 보상 전압 발생부들(713, 714)의 출력을 선택한다. 제2 멀티플렉서(716)는 제2 및 제4 DAC들(722, 724)에 청색 데이터가 입력될 때 제3 감마 보상 전압 발생부(713)로부터의 감마 보상 전압을 제2 및 제4 DAC들(722, 724)에 공급한다. 이어서, 제2 멀티플렉서(716)는 제2 및 제4 DAC들(722, 724)에 녹색 데이터가 입력될 때 제4 감마 보상 전압 발생부(714)로부터의 감마 보상 전압을 제2 및 제4 DAC들(722, 724)에 공급한다.

도 14는 본 발명의 제4 실시예에 따른 드라이브 IC의 감마 보상 전압 발생부, DAC, 및 출력 버퍼를 보여 주는 회로도이다. 이 실시예는 컬러별로 하나씩 감마 보상 전압 발생부(711~713)이 배치되고, 두 개의 DAC들이 하나의 출력 버퍼를 공유하는 드라이브 IC(300)를 보여 준다.

도 14를 참조하면, 드라이브 IC(300)는 제1 내지 제3 감마 보상 전압 발생부(711~713), 제1 내지 제4 DAC(721~724), 및 제1 내지 제4 출력 버퍼(A~D)를 포함한다.

제1 감마 보상 전압 발생부(711)는 적색 데이터용 감마 보상 전압을 출력한다. 제2 감마 보상 전압 발생부(712)는 녹색 데이터용 감마 보상 전압을 출력한다. 제3 감마 보상 전압 발생부(713)는 청색 데이터용 감마 보상 전압을 출력한다.

제1 DAC(721)는 적색 서브 픽셀(R)에 기입될 적색 데이터를 제1 감마 보상 전압 발생부(711)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다. 제2 및 제4 DAC(722, 724)는 녹색 서브 픽셀(G)에 기입될 녹색 데이터를 제2 감마 보상 전압 발생부(712)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다. 제3 DAC(723)는 청색 서브 픽셀(B)에 기입될 청색 데이터를 제3 감마 보상 전압 발생부(713)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다.

도 15는 본 발명의 제5 실시예에 따른 드라이브 IC의 감마 보상 전압 발생부, DAC, 및 출력 버퍼를 보여 주는 회로도이다. 이 실시예는 컬러별로 하나씩 감마 보상 전압 발생부(711~713)이 배치되고, 두 개의 감마 보상 전압 발생부들이 하나의 DAC를 공유하는 드라이브 IC(300)를 보여 준다. 두 개의 감마 보상 전압 발생부들 중 어느 하나의 출력 전압이 픽셀 데이터에 동기되도록 지연되어 DAC에 입력된다.

도 15를 참조하면, 드라이브 IC(300)는 제1 내지 제3 감마 보상 전압 발생부(711~713), 제1 내지 제4 DAC(721~724), 및 제1 내지 제4 출력 버퍼(A~D)를 포함한다.

제1 및 제3 DAC들(721, 723)은 적색 데이터와 녹색 데이터를 순차적으로 입력 받는다. 제1 및 제3 DAC들(721, 723)은 적색 데이터를 제1 감마 보상 전압(711)으로부터의 감마 보상 전압으로 변환한 후, 녹색 데이터를 제2 감마 보상 전압(712)으로부터의 감마 보상 전압으로 변환한다. 제2 및 제4 DAC들(722, 724)은 청색 서브 픽셀(B)에 기입될 청색 데이터와 녹색 데이터를 순차적으로 입력 받는다. 제2 및 제4 DAC들(722, 724)은 청색 데이터를 제3 감마 보상 전압(713)으로부터의 감마 보상 전압으로 변환한 후, 녹색 데이터를 제2 감마 보상 전압(712)으로부터의 감마 보상 전압으로 변환한다.

제2 멀티플렉서(716)는 타이밍 콘트롤러(130)의 제어 하에 제2 및 제4 DAC들(722, 724)에 순차적으로 입력되는 청색 및 녹색 데이터에 동기되도록 제2 및 제3 감마 보상 전압 발생부들(712, 713)의 출력을 선택한다. 제2 멀티플렉서(716)는 제2 및 제4 DAC들(722, 724)에 청색 데이터가 입력될 때 제3 감마 보상 전압 발생부(713)로부터의 감마 보상 전압을 제2 및 제4 DAC들(722, 724)에 공급한다. 이어서, 제2 멀티플렉서(716)는 제2 및 제4 DAC들(722, 724)에 녹색 데이터가 입력될 때 제2 감마 보상 전압 발생부(712)로부터의 감마 보상 전압을 제2 및 제4 DAC들(722, 724)에 공급한다.

도 16은 본 발명의 제6 실시예에 따른 드라이브 IC의 감마 보상 전압 발생부, DAC, 및 출력 버퍼를 보여 주는 회로도이다. 이 실시예는 하나의 감마 보상 전압 발생부가 두 컬러의 데이터용 감마 보상 전압을 출력한다. 이를 위하여, 감마 보상 전압의 전압을 컬러별로 최적하기 위한 레지스터 설정 데이터가 DAC에 입력되는 픽셀 데이터에 동기되도록 가변된다.

도 16을 참조하면, 드라이브 IC(300)는 제1 및 제2 감마 보상 전압 발생부(711, 712), 제1 내지 제4 DAC(721~724), 및 제1 내지 제4 출력 버퍼(A~D)를 포함한다.

제1 감마 보상 전압 발생부(711)는 적색 데이터용 감마 보상 전압과, 제1 픽셀 그룹의 녹색 서브 픽셀(G)에 기입될 녹색 데이터용 감마 보상 전압을 순차적으로 출력한다. 제2 감마 보상 전압 발생부(712)는 청색 데이터용 감마 보상 전압과, 제2 픽셀 그룹의 녹색 서브 픽셀(G)에 기입될 녹색 데이터용 감마 보상 전압을 순차적으로 출력한다.

제1 DAC(721)는 적색 데이터를 제1 감마 보상 전압 발생부(711)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다. 제2 DAC(722)는 제1 픽셀 그룹의 녹색 서브 픽셀(G)에 기입될 녹색 데이터를 제1 감마 보상 전압 발생부(711)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다.

제3 DAC(723)는 청색 데이터를 제2 감마 보상 전압 발생부(712)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다. 제4 DAC(724)는 제2 픽셀 그룹의 녹색 서브 픽셀(G)에 기입될 녹색 데이터를 제2 감마 보상 전압 발생부(712)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다.

도 17은 본 발명의 제7 실시예에 따른 드라이브 IC의 감마 보상 전압 발생부, DAC, 및 출력 버퍼를 보여 주는 회로도이다. 이 실시예는 하나의 감마 보상 전압 발생부가 두 컬러의 데이터용 감마 보상 전압을 출력한다. 이를 위하여, 감마 보상 전압의 전압을 컬러별로 최적하기 위한 레지스터 설정 데이터가 DAC에 입력되는 픽셀 데이터에 동기되도록 가변된다.

도 17을 참조하면, 드라이브 IC(300)는 제1 및 제2 감마 보상 전압 발생부(711, 712), 제1 내지 제4 DAC(721~724), 및 제1 내지 제4 출력 버퍼(A~D)를 포함한다.

제1 감마 보상 전압 발생부(711)는 제1 컬러(R)의 데이터용 감마 보상 전압과, 제2 컬러(G)의 데이터용 감마 보상 전압을 교대로 출력한다. 제2 감마 보상 전압 발생부(712)는 제3 컬러(B)의 데이터용 감마 보상 전압과, 제2 컬러(G)의 데이터용 감마 보상 전압을 교대로 출력한다.

제1 및 제3 DAC들(721, 723)은 제1 컬러의 데이터와 제2 컬러의 데이터를 순차적으로 입력 받는다. 제1 및 제3 DAC들(721, 723)은 제1 컬러의 데이터를 제1 감마 보상 전압(711)으로부터의 감마 보상 전압으로 변환한 후, 제2 컬러의 데이터를 제1 감마 보상 전압(711)으로부터의 감마 보상 전압으로 변환한다. 제2 및 제4 DAC들(722, 724)은 제3 컬러의 데이터와 제3 컬러의 데이터를 순차적으로 입력 받는다. 제2 및 제4 DAC들(722, 724)은 제3 컬러의 데이터를 제2 감마 보상 전압(712)으로부터의 감마 보상 전압으로 변환한 후, 제2 컬러의 데이터를 제2 감마 보상 전압(712)으로부터의 감마 보상 전압으로 변환한다.

제1 출력 버퍼(A)는 제1 DAC(721)로부터 입력되는 데이터 전압(Vdata)을 스위치 어레이(113)의 입력 노드에 공급한다. 제2 출력 버퍼(B)는 제2 DAC(722)로부터 입력되는 데이터 전압(Vdata)을 스위치 어레이(113)의 입력 노드에 공급한다. 제3 출력 버퍼(C)는 제3 DAC(723)로부터 입력되는 데이터 전압(Vdata)을 스위치 어레이(113)의 입력 노드에 공급한다. 제4 출력 버퍼(D)는 제4 DAC(724)로부터 입력되는 데이터 전압(Vdata)을 스위치 어레이(113)의 입력 노드에 공급한다.

도 18은 도 11 내지 도 17에 도시된 드라이브 IC의 구조와 성능을 요약한 도면이다. 도 18에서, "N"은 도 3과 같은 펜타일 픽셀이 배치될 픽셀 어레이의 수평 해상도가 N 인 경우를 의미한다. 1:2 디멀티플렉서(DM1, DM2)에 연결된 드라이브 IC(300)는 수평 해상도가 N 일 때 N 개의 데이터 출력 채널들을 통해 데이터 전압(Vdata)을 출력한다. 1:2 디멀티플렉서(DM1, DM2)는 드라이브 IC(300)의 N 개 채널들로부터 1 수평 기간 동안 두 차례 연속으로 입력되는 데이터 전압을 1 수평 기간 동안 2N 개의 데이터 라인들에 시분할 분배한다. 감마 보상 전압 발생부의 개수(GAMMA Set), DAC, 출력 버퍼(AMP)의 개수와 설계 구조에 따라 드라이브 IC의 칩 사이즈(Chip Size)가 결정된다. DAC 입력은 두 개의 감마 보상 전압 발생부들이 하나의 DAC를 공유하는 경우에 지연될 수 있다. 출력 버퍼(AMP)의 입력은 두 개의 DAC가 하나의 출력 버퍼를 공유하는 경우에 지연될 수 있다. 펜타일 픽셀 구조의 경우 픽셀 어레이에서 녹색 서브 픽셀들의 개수가 다른 컬러의 서브 픽셀들에 비하여 두 배 많다. 이로 인하여, 다른 컬러용 감마 보상 전압 발생부와 마찬가지로, 하나의 감마 보상 전압 발생부로부터 녹색 데이터용 감마 보상 전압이 출력되면 이 감마 보상 전압 발생부에 작용하는 DAC의 부하가 두 배 커질 수 있다.

도 19a 내지 도 23은 디멀티플렉서(DM1)의 제어 방법의 다양한 실시예들을 보여주는 도면들이다. 도 19b, 도 20b 및 도 21b에서 R11~R33은 적색 서브 픽셀(R)에 기입될 데이터 전압이고, G11~G34는 녹 서브 픽셀(R)에 기입될 데이터 전압이다. B12~B34는 청색 서브 픽셀(B)에 기입될 데이터 전압이다.

도 19a 및 도 19b를 참조하면, 제1 및 제2 MUX 신호들(MUX1, MUX2)의 펄스가 매 수평 기간마다 동일한 순서로 발생될 수 있다. 매 수평 기간마다 제1 스위치 소자(S01)가 먼저 1/2 수평 기간에 제1 MUX 신호(MUX1)의 게이트 온 전압(VGL)에 따라 턴-온되어 입력 노드(S1)를 제1 데이터 라인에 연결한다. 이어서, 제2 스위치 소자(S02)가 1/2 수평 기간에 제2 MUX 신호(MUX2)의 게이트 온 전압(VGL)에 따라 턴-온되어 입력 노드(S2)를 제2 데이터 라인에 연결한다. 이 실시예에서 매 수평 기간마다 제1 MUX 신호(MUX1)의 펄스 후에 제2 MUX 신호(MUX1)의 펄스가 발생되기 때문에 제1 스위치 소자(S01) 이후에 제2 스위치 소자(S02)가 턴-온되는 순서(MUX 1/2)가 매 수평 기간마다 반복된다.

도 20a 내지 도 21b는 본 발명의 제2 실시예에 따른 디멀티플렉서의 제어 방법을 보여 주는 도면들이다. 도 20a 및 도 20b는 제N 프레임 기간(Nth FR) 동안 디멀티플렉서의 제어 방법을 보여 준다. 도 21a 및 도 21b는 제N+1 프레임 기간[(N+1)th FR] 동안 디멀티플렉서의 제어 방법을 보여 준다. 이 실시예는 디멀티플렉서(DM1)의 스위치 온/오프 순서를 N 수평 기간 마다, N 프레임 기간 마다 변경하여 서브 픽셀들의 충전양 편차를 줄일 수 있다.

도 20a 및 도 20b를 참조하면, 제1 및 제2 MUX 신호들(MUX1, MUX2)의 펄스가 기수 번째 수평 기간에 MUX1 -> MUX2의 순서(MUX 1/2)로 발생된다. 이어서, 제1 및 제2 MUX 신호들(MUX1, MUX2)의 펄스가 우수 번째 수평 기간에 MUX2 -> MUX1의 순서(MUX 2/1)로 발생된다. 제1 스위치 소자(S01)가 먼저 기수 번째 수평 기간의 1/2 수평 기간에 제1 MUX 신호(MUX1)에 응답하여 턴-온된 후, 제2 스위치 소자(S02)가 1/2 수평 기간에 제2 MUX 신호(MUX2)에 응답하여 턴-온된다. 이어서, 우수 번째 수평 기간의 1/2 수평 기간에 제2 스위치 소자(S02)가 제2 MUX 신호(MUX2)에 응답하여 턴-온된 후, 제1 스위치 소자(S01)가 1/2 수평 기간에 제1 MUX 신호(MUX1)에 응답하여 턴-온된다.

도 21a 및 도 21b를 참조하면, 제1 및 제2 MUX 신호들(MUX1, MUX2)의 펄스가 기수 번째 수평 기간에 MUX2 -> MUX1의 순서(MUX 2/1)로 발생된다. 이어서, 제1 및 제2 MUX 신호들(MUX1, MUX2)의 펄스가 우수 번째 수평 기간에 MUX1 -> MUX2의 순서(MUX 1/2)로 발생된다. 제2 스위치 소자(S02)가 먼저 기수 번째 수평 기간의 1/2 수평 기간에 제2 MUX 신호(MUX2)에 응답하여 턴-온된 후, 제1 스위치 소자(S01)가 1/2 수평 기간에 제1 MUX 신호(MUX1)에 응답하여 턴-온된다. 이어서, 우수 번째 수평 기간의 1/2 수평 기간에 제1 스위치 소자(S01)가 제1 MUX 신호(MUX1)에 응답하여 턴-온된 후, 제2 스위치 소자(S02)가 1/2 수평 기간에 제2 MUX 신호(MUX2)에 응답하여 턴-온된다.

도 22 및 도 23은 디멀티플렉서(DM2)의 스위치 온/오프 순서를 지시하는 라인 옵션(line option) 및 프레임 옵션(frame option) 코드의 일 예이다. 도 22는 레지스터 설정 데이터에 의해 정의된 라인 옵션이다. 도 23은 레지스터 설정 데이터에 의해 정의된 프레임 옵션이다. 타이밍 콘트롤러(130)는 도 22 및 도 23과 같은 레지스터 설정 데이터에 따라 디멀티플렉서(DM1)의 스위치 온/오프 순서를 제어할 수 있다. 타이밍 콘트롤러(130)는 라인 옵션들 중 어느 하나와 프레임 옵션들 중 어느 하나를 바탕으로 디멀티플렉서(DM)의 스위치 온/오프를 제어하거나 미리 설정된 순서에 따라 라인 옵션들과 프레임 옵션들을 순차적으로 적용하여 디멀티플렉서(DM)의 스위치 온/오프를 제어할 수 있다.

도 3과 같은 펜타일 픽셀 구조의 경우 녹색 서브 픽셀들로 인한 부하를 경감하기 위하여 두 개의 감마 보상 전압 발생부들을 이용하여 녹색 서브 픽셀들을 구동할 수 있다. 이 경우, 감마 보상 전압 발생부들 간에 편차가 존재할 때 제1 감마 보상 전압 발생부가 제1 픽셀 그룹의 녹색 서브 픽셀들)에 연결되고, 제2 감마 보상 전압 발생부가 제2 픽셀 그룹의 녹색 서브 픽셀들에 연결되는 구조가 고정되면 제1 픽셀 그룹과 제2 픽셀 그룹 간의 휘도 편차가 보일 수 있다. 본 발명은 도 24a 내지 도 25h에 도시된 바와 같이 스위치 어레이(113)를 이용하여 드라이브 IC(300)의 감마 보상 전압 발생부들과 픽셀들 간의 연결 관계를 교번하여 감마 보상 전압 발생부들 간의 옵셋(offset)으로 인한 휘도 차이를 줄일 수 있다.

도 24a 내지 도 25h에 도시된 드라이브 IC(300)는 도 17에 도시된 드라이브 IC를 예시한 것이나 드라이브 IC는 이에 한정되지 않고 제1 내지 제7 실시예 모두 적용될 수 있다.

도 24a 및 도 24b는 도 9에 도시된 스위치 어레이를 이용하여 감마 보상 전압 발생부들, 출력 버퍼들, 및 픽셀들 간의 연결 관계를 시간축 상에서 교번하는 예를 보여 주는 도면들이다. 도 24a는 제N 프레임 기간의 제2 1/2 수평 기간에서 제1 픽셀 라인(L1)의 우수 번째 서브 픽셀들에 데이터 전압(Vdata)이 인가될 때 스위치 어레이(113)의 동작을 보여 준다. 도 24a는 제N+1 프레임 기간의 제2 1/2 수평 기간에서 제1 픽셀 라인(L1)의 우수 번째 서브 픽셀들에 데이터 전압(Vdata)이 인가될 때 스위치 어레이(113)의 동작을 보여 준다.

도 24a 및 도 24b에서, G1은 제1 픽셀 그룹의 녹색 서브 픽셀이고, G2는 제2 픽셀 그룹의 녹색 서브 픽셀이다. 서브 픽셀들에 표시된 1은 제1 감마 보상 전압 발생부(GAMMA1, 711)이고, 2는 제2 감마 보상 전압 발생부(GAMMA2, 711)이다. 서브 픽셀들에 표시된 A, B, C 및 D는 해당 도면 부호의 출력 버퍼를 나타낸다.

도 24a 및 도 24b는 감마 보상 전압 발생부들, 출력 버퍼들 및 픽셀들 간의 연결 관계가 시간축 상에서 미리 설정된 순서로 변경된다. 따라서, 스위치 어레이(113)는 감마 보상 전압 발생부들, 출력 버퍼들 및 픽셀들 간의 연결 관계를 가변하여 픽셀들 간의 휘도차를 시간적으로 상세한다.

도 24a를 참조하면, 제1 및 제2 감마 보상 전압 보상부(711, 712)는 제N 프레임 기간의 제2 1/2 수평 기간에 녹색 데이터용 감마 보상 전압을 출력한다. 이 때, 제1 및 제3 DAC(721, 723)는 제1 픽셀 그룹의 녹색 서브 픽셀(G1)에 기입될 녹색 데이터를 제1 감마 보상 전압 발생부(711)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다. 제2 및 제4 DAC(722, 724)는 제2 픽셀 그룹의 녹색 서브 픽셀(G2)에 기입될 녹색 데이터를 제2 감마 보상 전압 발생부(712)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다.

제1 출력 버퍼(A)는 제1 DAC(721)로부터의 데이터 전압(Vdata)을 스위치 어레이(113)의 제1 및 제4 스위치 소자들(a, d)에 공급한다. 제2 출력 버퍼(B)는 제2 DAC(722)로부터의 데이터 전압(Vdata)을 스위치 어레이(113)의 제2 및 제3 스위치 소자들(b, d)에 공급한다. 제3 출력 버퍼(C)는 제3 DAC(723)로부터의 데이터 전압(Vdata)을 스위치 어레이(113)의 제5 및 제8 스위치 소자들(e, h)에 공급한다. 제4 출력 버퍼(D)는 제4 DAC(724)로부터의 데이터 전압(Vdata)을 스위치 어레이(113)의 제6 및 제7 스위치 소자들(f, g)에 공급한다.

제N 프레임 기간의 제2 1/2 수평 기간에, 스위치 어레이(113)의 제1, 제3, 제5 및 제7 스위치 소자들(a, c, e, g)이 턴-온되고, 디멀티플렉서 어레이(111)의 제2 스위치 소자들(S02)이 턴-온되면, 제1 픽셀 그룹의 녹색 서브 픽셀들(G1)에 제1 감마 보상 전압 발생부(711), DAC(721 또는 723), 및 출력 버퍼(A 또는 C)로부터의 데이터 전압이 공급된다. 이 때, 제2 픽셀 그룹의 녹색 서브 픽셀들(G2)에 제2 감마 보상 전압 발생부(712), DAC(722 또는 724), 및 출력 버퍼(B 또는 D)로부터의 데이터 전압이 공급된다. 감마 보상 전압 발생부들(711, 712) 간에 옵셋 차이가 있다면, 동일 계조에서 제1 픽셀 그룹과 제2 픽셀 그룹 간의 휘도차가 보일 수 있다.

도 24b를 참조하면, 제1 및 제2 감마 보상 전압 보상부(711, 712)는 제N+1 프레임 기간의 제2 1/2 수평 기간에 녹색 데이터용 감마 보상 전압을 출력한다. 이 때, 제1 및 제3 DAC(721, 723)는 제2 픽셀 그룹의 녹색 서브 픽셀(G2)에 기입될 녹색 데이터를 제1 감마 보상 전압 발생부(711)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다. 제2 및 제4 DAC(722, 724)는 제1 픽셀 그룹의 녹색 서브 픽셀(G1)에 기입될 녹색 데이터를 제2 감마 보상 전압 발생부(712)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다.

제N+1 프레임 기간의 제2 1/2 수평 기간에, 스위치 어레이(113)의 제2, 제4, 제6 및 제8 스위치 소자들(b, d, f, h)이 턴-온되고, 디멀티플렉서 어레이(111)의 제2 스위치 소자들(S02)이 턴-온되면, 제1 픽셀 그룹의 녹색 서브 픽셀들(G1)에 제2 감마 보상 전압 발생부(712), DAC(722 또는 724), 및 출력 버퍼(B 또는 D)로부터의 데이터 전압이 공급된다. 이 때, 제2 픽셀 그룹의 녹색 서브 픽셀들(G2)에 제1 감마 보상 전압 발생부(711), DAC(721 또는 723), 및 출력 버퍼(A 또는 C)로부터의 데이터 전압이 공급된다.

도 25a 내지 도 25h는 도 10에 도시된 스위치 어레이를 이용하여 감마 보상 전압 발생부들, 출력 버퍼들, 및 픽셀들 간의 연결 관계를 시간축 상에서 교번하는 예를 보여 주는 도면들이다. 도 25a 내지 제25h에 도시된 픽셀들은 스위치 어레이(113)에 의해 시간축 상에서 감마 보상 전압들과의 연결 관계가 미리 설정된 순서로 변경될 뿐 아니라, 제1 내지 제4 출력 버퍼들(A, B, C, B) 모두에 순차적으로 연결되어 시간축 상에서 출력 버퍼들(A, B, C, B)과의 연결 관계가 미리 설정된 순서로 변경된다. 따라서, 도 25a 내지 도 25h는 감마 전압 보상 발생부들(711, 712) 간의 편차와 출력 버퍼들(A, B, C, B) 간의 편차로 인한 휘도 차이를 시간축 상에서 상쇄하여 픽셀들 간 휘도 차이를 최소화한다.

도 25a는 제N 프레임 기간의 제1 1/2 수평 기간에서 제1 픽셀 라인(L1)의 기수 번째 서브 픽셀들에 데이터 전압(Vdata)이 인가될 때 스위치 어레이(113)의 동작을 보여 준다. 도 25b는 제N 프레임 기간의 제2 1/2 수평 기간에서 제1 픽셀 라인(L1)의 우수 번째 서브 픽셀들에 데이터 전압(Vdata)이 인가될 때 스위치 어레이(113)의 동작을 보여 준다. 도 25c는 제N 프레임 기간의 제3 1/2 수평 기간에서 제2 픽셀 라인(L2)의 기수 번째 서브 픽셀들에 데이터 전압(Vdata)이 인가될 때 스위치 어레이(113)의 동작을 보여 준다. 도 25d는 제N 프레임 기간의 제4 1/2 수평 기간에서 제2 픽셀 라인(L1)의 우수 번째 서브 픽셀들에 데이터 전압(Vdata)이 인가될 때 스위치 어레이(113)의 동작을 보여 준다.

도 25e는 제N+1 프레임 기간의 제1 1/2 수평 기간에서 제1 픽셀 라인(L1)의 기수 번째 서브 픽셀들에 데이터 전압(Vdata)이 인가될 때 스위치 어레이(113)의 동작을 보여 준다. 도 25f는 제N+1 프레임 기간의 제2 1/2 수평 기간에서 제1 픽셀 라인(L1)의 우수 번째 서브 픽셀들에 데이터 전압(Vdata)이 인가될 때 스위치 어레이(113)의 동작을 보여 준다. 도 25g는 제N+1 프레임 기간의 제3 1/2 수평 기간에서 제2 픽셀 라인(L2)의 기수 번째 서브 픽셀들에 데이터 전압(Vdata)이 인가될 때 스위치 어레이(113)의 동작을 보여 준다. 도 25h는 제N+1 프레임 기간의 제4 1/2 수평 기간에서 제2 픽셀 라인(L1)의 우수 번째 서브 픽셀들에 데이터 전압(Vdata)이 인가될 때 스위치 어레이(113)의 동작을 보여 준다.

도 25a 내지 도 25h에서, 서브 픽셀들에 표시된 1은 제1 감마 보상 전압 발생부(GAMMA1, 711)이고, 2는 제2 감마 보상 전압 발생부(GAMMA2, 711)이다. 서브 픽셀들에 표시된 A, B, C 및 D는 해당 도면 부호의 출력 버퍼를 나타낸다.

도 25a를 참조하면, 제1 감마 보상 전압 보상부(711)는 제N 프레임 기간의 제1 1/2 수평 기간에 적색 데이터용 감마 보상 전압을 출력한다. 제2 감마 보상 전압 보상부(712)는 제N 프레임 기간의 제1 1/2 수평 기간에 청색 데이터용 감마 보상 전압을 출력한다. 이 때, 제1 및 제3 DAC(721, 723)는 제1 픽셀 라인(L1)의 적색 서브 픽셀(R)에 기입될 적색 데이터를 제1 감마 보상 전압 발생부(711)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다. 제2 및 제4 DAC(722, 724)는 제1 픽셀 라인(L1)의 청색 서브 픽셀(B)에 기입될 청색 데이터를 제2 감마 보상 전압 발생부(712)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다.

제1 출력 버퍼(A)는 제1 DAC(721)로부터의 데이터 전압(Vdata)을 스위치 어레이(113)의 제1, 제7, 제10, 및 제16 스위치 소자들(a, g, k, p)에 공급한다. 제2 출력 버퍼(B)는 제2 DAC(722)로부터의 데이터 전압(Vdata)을 스위치 어레이(113)의 제3, 제5, 제12, 및 제14 스위치 소자들(c, e, l, n)에 공급한다. 제3 출력 버퍼(C)는 제3 DAC(723)로부터의 데이터 전압(Vdata)을 스위치 어레이(113)의 제2, 제8, 제9, 및 제15 스위치 소자들(b, h, i, o)에 공급한다. 제4 출력 버퍼(D)는 제4 DAC(724)로부터의 데이터 전압(Vdata)을 스위치 어레이(113)의 제4, 제6, 제11, 및 제13 스위치 소자들(d, f, l, m)에 공급한다.

제N 프레임 기간의 제1 1/2 수평 기간에, 스위치 어레이(113)의 제1, 제5, 제9 및 제13 스위치 소자들(a, e, i, m)이 턴-온되고, 디멀티플렉서 어레이(111)의 제1 스위치 소자들(S01)이 턴-온되면, 제1 픽셀 라인(L1)의 적색 서브 픽셀들(R)에 제1 감마 보상 전압 발생부(711), DAC(721 또는 723), 및 출력 버퍼(A 또는 C)로부터의 데이터 전압이 공급된다. 이와 동시에, 제1 픽셀 라인(L1)의 청색 서브 픽셀들(B)에 제2 감마 보상 전압 발생부(712), DAC(722 또는 724), 및 출력 버퍼(B 또는 D)로부터의 데이터 전압이 공급된다.

도 25b를 참조하면, 제1 및 제2 감마 보상 전압 보상부(711, 712) 각각은 제N 프레임 기간의 제2 1/2 수평 기간에 녹색 데이터용 감마 보상 전압을 출력한다. 이 때, 제1 및 제3 DAC(721, 723)는 제1 픽셀 라인(L1)에서 제1 픽셀 그룹의 녹색 서브 픽셀들(G1)에 기입될 녹색 데이터를 제1 감마 보상 전압 발생부(711)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다. 제2 및 제4 DAC(722, 724)는 제1 픽셀 라인(L1)에서 제2 픽셀 그룹의 녹색 서브 픽셀(G2)에 기입될 녹색 데이터를 제2 감마 보상 전압 발생부(712)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다.

제N 프레임 기간의 제2 1/2 수평 기간에, 스위치 어레이(113)의 제2, 제6, 제10 및 제14 스위치 소자들(b, f, j, n)이 턴-온되고, 디멀티플렉서 어레이(111)의 제2 스위치 소자들(S02)이 턴-온되면, 제1 픽셀 라인(L1)에서 제1 픽셀 그룹의 녹색 서브 픽셀들(G1)에 제1 감마 보상 전압 발생부(711), DAC(721 또는 723), 및 출력 버퍼(A 또는 C)로부터의 데이터 전압이 공급된다. 이와 동시에, 제1 픽셀 라인(L1)에서 제2 픽셀 그룹의 녹색 서브 픽셀들(G2)에 제2 감마 보상 전압 발생부(712), DAC(722 또는 724), 및 출력 버퍼(B 또는 D)로부터의 데이터 전압이 공급된다.

도 25c를 참조하면, 제1 감마 보상 전압 보상부(711)는 제N 프레임 기간의 제3 1/2 수평 기간에 적색 데이터용 감마 보상 전압을 출력한다. 제2 감마 보상 전압 보상부(712)는 제N 프레임 기간의 제3 1/2 수평 기간에 청색 데이터용 감마 보상 전압을 출력한다. 이 때, 제1 및 제3 DAC(721, 723)는 제2 픽셀 라인(L2)의 적색 서브 픽셀(R)에 기입될 적색 데이터를 제1 감마 보상 전압 발생부(711)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다. 제2 및 제4 DAC(722, 724)는 제2 픽셀 라인(L2)의 청색 서브 픽셀(B)에 기입될 청색 데이터를 제2 감마 보상 전압 발생부(712)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다.

제N 프레임 기간의 제3 1/2 수평 기간에, 스위치 어레이(113)의 제3, 제7, 제11 및 제15 스위치 소자들(c, g, k, o)이 턴-온되고, 디멀티플렉서 어레이(111)의 제1 스위치 소자들(S01)이 턴-온되면, 제2 픽셀 라인(L2)의 청색 서브 픽셀들(B)에 제2 감마 보상 전압 발생부(712), DAC(722 또는 724), 및 출력 버퍼(B 또는 D)로부터의 데이터 전압이 공급된다. 이와 동시에, 제2 픽셀 라인(L2)의 적색 서브 픽셀들(R)에 제1 감마 보상 전압 발생부(711), DAC(721 또는 723), 및 출력 버퍼(A 또는 C)로부터의 데이터 전압이 공급된다.

도 25d를 참조하면, 제1 및 제2 감마 보상 전압 보상부(711, 712) 각각은 제N 프레임 기간의 제4 1/2 수평 기간에 녹색 데이터용 감마 보상 전압을 출력한다. 이 때, 제1 및 제3 DAC(721, 723)는 제2 픽셀 라인(L2)에서 제2 픽셀 그룹의 녹색 서브 픽셀들(G2)에 기입될 녹색 데이터를 제1 감마 보상 전압 발생부(711)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다. 제2 및 제4 DAC(722, 724)는 제2 픽셀 라인(L2)에서 제1 픽셀 그룹의 녹색 서브 픽셀(G1)에 기입될 녹색 데이터를 제2 감마 보상 전압 발생부(712)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다.

제N 프레임 기간의 제4 1/2 수평 기간에, 스위치 어레이(113)의 제4, 제8, 제12 및 제16 스위치 소자들(d, h, l, p)이 턴-온되고, 디멀티플렉서 어레이(111)의 제2 스위치 소자들(S02)이 턴-온되면, 제2 픽셀 라인(L2)에서 제1 픽셀 그룹의 녹색 서브 픽셀들(G1)에 제2 감마 보상 전압 발생부(712), DAC(722 또는 724), 및 출력 버퍼(B 또는 D)로부터의 데이터 전압이 공급된다. 이와 동시에, 제2 픽셀 라인(L2)에서 제2 픽셀 그룹의 녹색 서브 픽셀들(G2)에 제1 감마 보상 전압 발생부(711), DAC(721 또는 723), 및 출력 버퍼(A 또는 C)로부터의 데이터 전압이 공급된다.

도 25e를 참조하면, 제1 감마 보상 전압 보상부(711)는 제N+1 프레임 기간의 제1 1/2 수평 기간에 적색 데이터용 감마 보상 전압을 출력한다. 제2 감마 보상 전압 보상부(712)는 제N+1 프레임 기간의 제1 1/2 수평 기간에 청색 데이터용 감마 보상 전압을 출력한다. 이 때, 제1 및 제3 DAC(721, 723)는 제1 픽셀 라인(L1)의 적색 서브 픽셀들(R)에 기입될 적색 데이터를 제1 감마 보상 전압 발생부(711)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다. 제2 및 제4 DAC(722, 724)는 제1 픽셀 라인(L1)의 청색 서브 픽셀들(B)에 기입될 청색 데이터를 제2 감마 보상 전압 발생부(712)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다.

제N+1 프레임 기간의 제1 1/2 수평 기간에, 스위치 어레이(113)의 제2, 제6, 제10 및 제14 스위치 소자들(b, f, j, n)이 턴-온되고, 디멀티플렉서 어레이(111)의 제1 스위치 소자들(S01)이 턴-온되면, 제1 픽셀 라인(L1)의 적색 서브 픽셀들(R)에 제1 감마 보상 전압 발생부(711), DAC(721 또는 723), 및 출력 버퍼(A 또는 C)로부터의 데이터 전압이 공급된다. 이와 동시에, 제1 픽셀 라인(L1)의 청색 서브 픽셀들(B)에 제2 감마 보상 전압 발생부(712), DAC(722 또는 724), 및 출력 버퍼(B 또는 D)로부터의 데이터 전압이 공급된다.

도 25f를 참조하면, 제1 및 제2 감마 보상 전압 보상부(711, 712) 각각은 제N+1 프레임 기간의 제2 1/2 수평 기간에 녹색 데이터용 감마 보상 전압을 출력한다. 이 때, 제1 및 제3 DAC(721, 723)는 제1 픽셀 라인(L1)에서 제2 픽셀 그룹의 녹색 서브 픽셀들(G2)에 기입될 녹색 데이터를 제1 감마 보상 전압 발생부(711)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다. 제2 및 제4 DAC(722, 724)는 제1 픽셀 라인(L1)에서 제1 픽셀 그룹의 녹색 서브 픽셀(G1)에 기입될 녹색 데이터를 제2 감마 보상 전압 발생부(712)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다.

제N+1 프레임 기간의 제2 1/2 수평 기간에, 스위치 어레이(113)의 제3, 제7, 제11 및 제15 스위치 소자들(c, g, k, o)이 턴-온되고, 디멀티플렉서 어레이(111)의 제2 스위치 소자들(S02)이 턴-온되면, 제1 픽셀 라인(L1)에서 제1 픽셀 그룹의 녹색 서브 픽셀들(G1)에 제2 감마 보상 전압 발생부(712), DAC(722 또는 724), 및 출력 버퍼(B 또는 D)로부터의 데이터 전압이 공급된다. 이와 동시에, 제1 픽셀 라인(L1)에서 제2 픽셀 그룹의 녹색 서브 픽셀들(G2)에 제1 감마 보상 전압 발생부(711), DAC(721 또는 723), 및 출력 버퍼(A 또는 C)로부터의 데이터 전압이 공급된다.

도 25g를 참조하면, 제1 감마 보상 전압 보상부(711)는 제N+1 프레임 기간의 제3 1/2 수평 기간에 적색 데이터용 감마 보상 전압을 출력한다. 제2 감마 보상 전압 보상부(712)는 제N+1 프레임 기간의 제3 1/2 수평 기간에 청색 데이터용 감마 보상 전압을 출력한다. 이 때, 제1 및 제3 DAC(721, 723)는 제2 픽셀 라인(L2)의 적색 서브 픽셀들(R)에 기입될 적색 데이터를 제1 감마 보상 전압 발생부(711)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다. 제2 및 제4 DAC(722, 724)는 제2 픽셀 라인(L2)의 청색 서브 픽셀들(B)에 기입될 청색 데이터를 제2 감마 보상 전압 발생부(712)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다.

제N+1 프레임 기간의 제3 1/2 수평 기간에, 스위치 어레이(113)의 제4, 제8, 제12 및 제16 스위치 소자들(d, h, l, p)이 턴-온되고, 디멀티플렉서 어레이(111)의 제1 스위치 소자들(S01)이 턴-온되면, 제2 픽셀 라인(L2)의 청색 서브 픽셀들(B)에 제2 감마 보상 전압 발생부(712), DAC(722 또는 724), 및 출력 버퍼(B 또는 D)로부터의 데이터 전압이 공급된다. 이와 동시에, 제2 픽셀 라인(L2)의 적색 서브 픽셀들(R)에 제1 감마 보상 전압 발생부(711), DAC(721 또는 723), 및 출력 버퍼(A 또는 C)로부터의 데이터 전압이 공급된다.

도 25h를 참조하면, 제1 및 제2 감마 보상 전압 보상부(711, 712) 각각은 제N+1 프레임 기간의 제4 1/2 수평 기간에 녹색 데이터용 감마 보상 전압을 출력한다. 이 때, 제1 및 제3 DAC(721, 723)는 제2 픽셀 라인(L2)에서 제1 픽셀 그룹의 녹색 서브 픽셀들(G1)에 기입될 녹색 데이터를 제1 감마 보상 전압 발생부(711)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다. 제2 및 제4 DAC(722, 724)는 제2 픽셀 라인(L2)에서 제2 픽셀 그룹의 녹색 서브 픽셀(G2)에 기입될 녹색 데이터를 제2 감마 보상 전압 발생부(712)로부터의 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 출력한다.

제N+1 프레임 기간의 제4 1/2 수평 기간에, 스위치 어레이(113)의 제1, 제5, 제9 및 제13 스위치 소자들(a, e, i, m)이 턴-온되고, 디멀티플렉서 어레이(111)의 제2 스위치 소자들(S02)이 턴-온되면, 제2 픽셀 라인(L2)에서 제1 픽셀 그룹의 녹색 서브 픽셀들(G1)에 제1 감마 보상 전압 발생부(711), DAC(721 또는 723), 및 출력 버퍼(A 또는 C)로부터의 데이터 전압이 공급된다. 이와 동시에, 제2 픽셀 라인(L2)에서 제2 픽셀 그룹의 녹색 서브 픽셀들(G2)에 제2 감마 보상 전압 발생부(712), DAC(722 또는 724), 및 출력 버퍼(B 또는 D)로부터의 데이터 전압이 공급된다.

스위치 어레이(113)와 디멀티플렉서 어레이(111)의 스위치 온/오프는 메모리(132)에 저장되는 레지스터 설정 데이터에 의해 정의된다. 타이밍 콘트롤러(130)는 레지스터 설정 데이터에 따라 스위치 어레이(113)와 디멀티플렉서 어레이(111)의 스위치 소자들의 온/오프 타이밍을 제어한다.

도 26은 도 24a 내지 도 25h에 도시된 실시예들에서 녹색 서브 픽셀들과 감마 보상 전압 발생부들 간의 연결 관계가 픽셀 라인들 간에 교번되고, 프레임 기간 단위로 교번되는 예를 보여 주는 도면이다. 도 26에서, 1은 제1 감마 보상 전압 발생부(GAMMA1, 711)이고, 2는 제2 감마 보상 전압 발생부(GAMMA2, 711)이다. EMB1은 도 24a 및 도 24b에 도시된 실시예이다. EMB2는 도 25a 내지 도 25h에 도시된 실시예이다.

도 26에서 알 수 있는 바와 같이, 녹색 서브 픽셀들 각각이 시간축 상에서 감마 보상 전압 발생부들(711, 712)에 교대로 연결되기 때문에 감마 보상 전압 발생부들(711, 712) 간에 편차가 있어도 휘도차가 시간적으로 상쇄되어 휘도차가 보이지 않는다.

도 27은 도 24a 내지 도 25h에 도시된 실시예들에서 서브 픽셀들과 출력 버퍼들 간의 연결 관계가 픽셀 라인들 간에 교번되고, 프레임 기간 단위로 교번되는 예를 보여 주는 도면이다. 도 27에서, A, B, C 및 D는 해당 도면 부호의 출력 버퍼를 나타낸다. EMB1은 도 24a 및 도 24b에 도시된 실시예이다. EMB2는 도 25a 내지 도 25h에 도시된 실시예이다.

도 27에서 알 수 있는 바와 같이, 모든 서브 픽셀들이 시간축 상에서 출력 버퍼들(A, B, C, D) 중 둘 또는 네 개의 버퍼들 사이에서 교대로 연결되기 때문에 출력 버퍼들(A, B, C, D) 간에 편차가 있다 하더라도 휘도차가 시간적으로 상쇄되어 휘도차가 보이지 않는다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 표시패널 110 : 데이터 구동부
111(DM1, DM2) : 디멀티플렉서 어레이
112, 711~714 : 감마 보상 전압 발생부
120 : 게이트 구동부 130 : 타이밍 콘트롤러
132 : 제2 메모리 134 : 레벨 시프터
136 : 전원부 200 : 호스트 시스템
210 : 제1 메모리 300 : 드라이브 IC
721~724 : DAC P : 픽셀
A~D, AMP : 드라이브 IC의 출력 버퍼
a~p : 스위치 어레이의 스위치 소자
S01, S02 : 디멀티플렉서의 스위치 소자

Claims

다수의 데이터 라인들, 다수의 게이트 라인들, 및 상기 데이터 라인들과 게이트 라인들에 연결된 다수의 서브 픽셀들이 배치된 픽셀 어레이;
다수의 출력 버퍼들을 통해 데이터 전압을 출력하는 데이터 구동부;
입력 노드들을 상기 다수의 데이터 라인들에 순차적으로 연결하는 디멀티플렉서; 및
상기 데이터 구동부의 출력 버퍼들을 상기 디멀티플렉서의 입력 노드들에 순차적으로 연결하고 프레임 기간 단위로 상기 출력 버퍼들과 상기 디멀티플렉서의 입력 노드들 간의 연결 관계를 변경하는 스위치 어레이를 포함하는 표시장치.
제 1 항에 있어서,
상기 디멀티플렉서는 상기 프레임 기간 단위로 상기 입력 노드들과 데이터 라인들 간의 연결 관계를 변경하는 표시장치.
제 2 항에 있어서,
상기 디멀티플렉서와 상기 스위치 어레이의 스위치 온/오프 타이밍을 상기 프레임 기간 단위로 변경하는 타이밍 콘트롤러를 더 포함하는 표시장치.
제 1 항에 있어서,
제1 컬러의 데이터용 감마 보상 전압과, 제2 컬러의 데이터용 감마 보상 전압을 교대로 출력하는 제1 감마 보상 전압 발생부;
상기 제2 컬러의 데이터용 감마 보상 전압과, 제3 컬러의 데이터용 감마 보상 전압을 교대로 출력하는 제2 감마 보상 전압 발생부;
상기 제1 컬러의 데이터와 상기 제2 컬러의 데이터를 상기 제1 감마 보상 전압 발생부로부터의 감마 보상 전압으로 변환하는 제1 및 제3 디지털-아날로그 변환기;
상기 제2 컬러의 데이터와 상기 제3 컬러의 데이터를 상기 제2 감마 보상 전압 발생부로부터의 감마 보상 전압으로 변환하는 제2 및 제4 디지털-아날로그 변환기를 더 포함하는 표시장치.
제 4 항에 있어서,
상기 출력 버퍼들은,
상기 제1 디지털 아날로그 변환기와 상기 스위치 어레이 사이에 연결된 제1 출력 버퍼;
상기 제2 디지털 아날로그 변환기와 상기 스위치 어레이 사이에 연결된 제2 출력 버퍼;
상기 제3 디지털 아날로그 변환기와 상기 스위치 어레이 사이에 연결된 제3 출력 버퍼; 및
상기 제4 디지털 아날로그 변환기와 상기 스위치 어레이 사이에 연결된 제4 출력 버퍼를 더 포함하는 표시장치.
제 5 항에 있어서,
상기 스위치 어레이는
상기 제1 출력 버퍼와 제1 디멀티플렉서의 입력 노드 사이에 연결된 제1 스위치 소자;
상기 제2 출력 버퍼와 상기 제1 디멀티플렉서의 입력 노드 사이에 연결된 제2 스위치 소자;
상기 제2 출력 버퍼와 제2 디멀티플렉서의 입력 노드 사이에 연결된 제3 스위치 소자;
상기 제1 출력 버퍼와 상기 제2 디멀티플렉서의 입력 노드 사이에 연결된 제4 스위치 소자;
상기 제3 출력 버퍼와 제3 디멀티플렉서의 입력 노드 사이에 연결된 제5 스위치 소자;
상기 제4 출력 버퍼와 상기 제3 디멀티플렉서의 입력 노드 사이에 연결된 제6 스위치 소자;
상기 제4 출력 버퍼와 상기 제4 디멀티플렉서의 입력 노드 사이에 연결된 제7 스위치 소자; 및
상기 제3 출력 버퍼와 상기 제4 디멀티플렉서의 입력 노드 사이에 연결된 제8 스위치 소자를 포함하고,
상기 제1 내지 제8 스위치 소자들의 온/오프 타이밍 설정이 프레임 기간 단위로 변경되는 표시장치.
제 6 항에 있어서,
상기 제1 출력 버퍼는 제1 디지털 아날로그 변환기로부터의 데이터 전압을 상기 제1 및 제4 스위치 소자들에 공급하고,
상기 제2 출력 버퍼는 제2 디지털 아날로그 변환기로부터의 데이터 전압을 상기 제2 및 제3 스위치 소자들에 공급하고,
상기 제3 출력 버퍼는 제3 디지털 아날로그 변환기로부터의 데이터 전압을 상기 제5 및 제8 스위치 소자들에 공급하며,
상기 제4 출력 버퍼는 제4 디지털 아날로그 변환기로부터의 데이터 전압을 상기 제6 및 제7 스위치 소자들에 공급하는 표시장치.
제 7 항에 있어서,
상기 제1 디멀티플렉서는 상기 스위치 어레이로부터의 데이터 전압을 제1 및 제2 데이터 라인들에 시분할 분배하고,
상기 제2 디멀티플렉서는 상기 스위치 어레이로부터의 데이터 전압을 제3 및 제4 데이터 라인들에 시분할 분배하고,
상기 제3 디멀티플렉서는 상기 스위치 어레이로부터의 데이터 전압을 제6 및 제7 데이터 라인들에 시분할 분배하고,
상기 제4 디멀티플렉서는 상기 스위치 어레이로부터의 데이터 전압을 제7 및 제8 데이터 라인들에 시분할 분배하는 표시장치.
제 5 항에 있어서,
상기 스위치 어레이는,
제1 출력 버퍼와 제1 디멀티플렉서의 입력 노드 사이에 연결된 제1 스위치 소자;
제3 출력 버퍼와 상기 제1 디멀티플렉서의 입력 노드 사이에 연결된 제2 스위치 소자;
상기 제2 출력 버퍼와 상기 제1 디멀티플렉서의 입력 노드 사이에 연결된 제3 스위치 소자;
상기 제4 출력 버퍼와 상기 제1 디멀티플렉서의 입력 노드 사이에 연결된 제4 스위치 소자;
상기 제2 출력 버퍼와 제2 디멀티플렉서의 입력 노드 사이에 연결된 제5 스위치 소자;
상기 제4 출력 버퍼와 상기 제2 디멀티플렉서의 입력 노드 사이에 연결된 제6 스위치 소자;
상기 제1 출력 버퍼와 상기 제2 디멀티플렉서의 입력 노드 사이에 연결된 제7 스위치 소자;
상기 제3 출력 버퍼와 상기 제2 디멀티플렉서의 입력 노드 사이에 연결된 제8 스위치 소자;
상기 제3 출력 버퍼와 제3 디멀티플렉서의 입력 노드 사이에 연결된 제9 스위치 소자;
상기 제1 출력 버퍼와 상기 제3 디멀티플렉서의 입력 노드 사이에 연결된 제10 스위치 소자;
상기 제4 출력 버퍼와 상기 제3 디멀티플렉서의 입력 노드 사이에 연결된 제11 스위치 소자;
상기 제2 출력 버퍼와 상기 제3 디멀티플렉서의 입력 노드 사이에 연결된 제12 스위치 소자;
상기 제4 출력 버퍼와 제4 디멀티플렉서의 입력 노드 사이에 연결된 제13 스위치 소자;
상기 제2 출력 버퍼와 상기 제4 디멀티플렉서의 입력 노드 사이에 연결된 제14 스위치 소자;
상기 제3 출력 버퍼와 상기 제4 디멀티플렉서의 입력 노드 사이에 연결된 제15 스위치 소자; 및
상기 제1 출력 버퍼와 상기 제4 디멀티플렉서의 입력 노드 사이에 연결된 제16 스위치 소자를 포함하고,
상기 제1 내지 제16 스위치 소자들의 온/오프 타이밍 설정이 프레임 기간 단위로 변경되는 표시장치.
제 9 항에 있어서,
상기 제1 출력 버퍼는 상기 제1 디지털-아날로그 변환기로부터의 데이터 전압을 상기 제1, 제7, 제10, 및 제16 스위치 소자들에 공급하고,
상기 제2 출력 버퍼는 상기 제2 디지털-아날로그 변환기로부터의 데이터 전압을 상기 제3, 제5, 제12, 및 제14 스위치 소자들에 공급하고,
상기 제3 출력 버퍼는 상기 제3 디지털-아날로그 변환기로부터의 데이터 전압을 상기 제2, 제8, 제9, 및 제15 스위치 소자들에 공급하며,
상기 제4 출력 버퍼는 상기 제4 디지털-아날로그 변환기로부터의 데이터 전압을 상기 제4, 제6, 제11, 및 제13 스위치 소자들에 공급하는 표시장치.
제 10 항에 있어서,
상기 제1 디멀티플렉서는 상기 스위치 어레이로부터의 데이터 전압을 제1 및 제2 데이터 라인들에 시분할 분배하고,
상기 제2 디멀티플렉서는 상기 스위치 어레이로부터의 데이터 전압을 제3 및 제4 데이터 라인들에 시분할 분배하고,
상기 제3 디멀티플렉서는 상기 스위치 어레이로부터의 데이터 전압을 제6 및 제7 데이터 라인들에 시분할 분배하고,
상기 제4 디멀티플렉서는 상기 스위치 어레이로부터의 데이터 전압을 제7 및 제8 데이터 라인들에 시분할 분배하는 표시장치.
다수의 데이터 라인들, 다수의 게이트 라인들, 및 상기 데이터 라인들과 게이트 라인들에 연결된 다수의 서브 픽셀들이 배치된 픽셀 어레이;
제1 컬러의 데이터용 감마 보상 전압과, 제2 컬러의 데이터용 감마 보상 전압을 교대로 출력하는 제1 감마 보상 전압 발생부;
상기 제2 컬러의 데이터용 감마 보상 전압과, 제3 컬러의 데이터용 감마 보상 전압을 교대로 출력하는 제2 감마 보상 전압 발생부;
상기 제1 컬러의 데이터와 상기 제2 컬러의 데이터를 상기 제1 감마 보상 전압 발생부로부터의 감마 보상 전압으로 변환하는 제1 및 제3 디지털-아날로그 변환기;
상기 제2 컬러의 데이터와 상기 제3 컬러의 데이터를 상기 제2 감마 보상 전압 발생부로부터의 감마 보상 전압으로 변환하는 제2 및 제4 디지털-아날로그 변환기;
상기 제1 디지털 아날로그 변환기의 출력 노드에 연결된 제1 출력 버퍼;
상기 제2 디지털 아날로그 변환기의 출력 노드에 연결된 제2 출력 버퍼;
상기 제3 디지털 아날로그 변환기의 출력 노드에 연결된 제3 출력 버퍼;
상기 제4 디지털 아날로그 변환기의 출력 노드에 연결된 제4 출력 버퍼;
입력 노드들을 상기 다수의 데이터 라인들에 순차적으로 연결하는 디멀티플렉서; 및
상기 출력 버퍼들을 상기 디멀티플렉서의 입력 노드들에 순차적으로 연결하고 프레임 기간 단위로 상기 출력 버퍼들과 상기 디멀티플렉서의 입력 노드들 간의 연결 관계를 변경하는 스위치 어레이를 포함하는 표시장치.