KR101396942B1 - 게이트 구동부 및 이를 포함하는 액정표시장치 - Google Patents

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Abstract

게이트 신호의 오프 시간을 줄여 게이트 구동부의 설계 면적 및 소비 전류를 감소시킬 수 있는 게이트 구동부 및 이를 포함하는 액정표시장치가 제공된다. 게이트 구동부 및 이를 포함하는 액정표시장치는 외부로부터 개시 신호와 제1 내지 제4 클럭 신호를 제공 받아 구동하는 N 개의 스테이지 회로부를 포함하며, 상기 각각의 스테이지 회로부는 상기 제1 내지 제4 클럭 신호 중에서 적어도 어느 하나의 클럭 신호에 의해 게이트 신호를 출력하고, (N+3) 스테이지 회로부에서 출력되는 게이트 신호를 입력 받아 리셋 신호로 사용한다.

Description

게이트 구동부 및 이를 포함하는 액정표시장치{Gate driving unit and liquid crystal display device comprising the same}
본 발명은 게이트 구동부 및 이를 포함하는 액정표시장치에 관한 것으로, 보다 상세하게는 게이트 신호의 오프 시간을 줄여 게이트 구동부의 설계 면적 및 소비 전류를 감소시킬 수 있는 게이트 구동부 및 이를 포함하는 액정표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD : liquid crystal display), 플라즈마표시장치(PDP : plasma display panel), 유기발광소자 (OLED : organic light emitting diode)와 같은 여러가지 평판표시장치(flat display device)가 활용되고 있다.
이들 평판표시장치 중에서, 액정표시장치는 소형화, 경량화, 박형화, 저전력 구동의 장점을 가지고 있어 현재 널리 사용되고 있다.
일반적으로 액정표시장치(Liquid Crystal Display; LCD)는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다.
이러한 액정표시장치는 타이밍 제어부(미도시)로부터 제어신호를 제공받아 게이트 신호를 생성하고, 생성된 게이트 신호를 게이트 라인(미도시)에 순차적으로 공급하여 게이트 라인에 연결되어 있는 TFT를 턴온시키는 게이트 구동부와, 타이밍 제어부로부터 제어신호와 영상 신호를 제공받아 데이터 라인(미도시)에 영상 신호에 해당하는 데이터 전압을 인가하는 데이터 구동부와, 게이트 구동부와 데이터 구동부를 제어하는 타이밍 제어부를 포함한다.
도 1은 종래 액정표시장치에서 사용되는 게이트 구동부를 나타내는 도면이다.
도 1에 도시된 바와 같이, 게이트 구동부(미도시)는 타이밍 제어부(미도시)로부터 개시 신호(미도시)와 제1 내지 제4 클럭 신호(CLK1 내지 CLK4)를 제공받아 동작하는 N개의 스테이지 회로부로 구성되는 쉬프트 레지스터(20)와 더미 스테이지 회로부(22)를 포함한다. 또한, 게이트 구동부는 미리 설정된 게이트 라인 개수에 맞게 해당 게이트 라인에 게이트 신호를 출력한다.
여기서, N개의 스테이지 회로부 중 제(N-1) 스테이지 회로부는 개시 신호(미도시), 제1 및 제2 리셋 신호(RST_odd, RST_even), 제1 및 제2 클럭 신호(CLK1, CLK2)를 입력 받아 제1 및 제2 출력 단자(Vout_odd, Vout_even)에 제1 및 제2 게이트 신호(Gout(N-1)_O), Gout(N-1)_E)를 출력한다.
여기서, 제1 및 제2 리셋 신호(RST_odd, RST_even)로 제N 스테이지 회로부에서 출력되는 N번째 짝수 게이트 라인에 인가되는 게이트 신호(Gout(N)_E)를 입력 받는다.
또한, 제(N-1) 스테이지 회로부는 내부에 두 개의 스테이지 회로부를 포함하며, 제(N-1) 스테이지 회로부1(미도시)은 (N-1)번째 홀수 게이트 라인에 인가되는 게이트 신호(Gout(N-1)_O))를 출력하고, 제(N-1) 스테이지 회로부2(미도시)은 (N-1)번째 짝수 게이트 라인에 인가되는 게이트 신호(Gout(N-1)_E))를 출력한다. 이때, 제1 게이트 신호(Gout(N-1)_O)와 제2 게이트 신호(Gout(N-1)_E)는 소정 시간을 두고 순차적으로 출력된다.
더미 스테이지 회로부(22)는 외부로부터 제2 클럭 신호(CLK2)를 제공 받아 더미 게이트 신호(Gout_D)를 출력하며, 리셋 신호(RST_D)로 외부에서 인가되는 리셋 신호(RST)를 제공 받아 게이트 오프 신호를 출력한다.
도 2 및 도 3은 제(N-1) 스테이지 회로부 내부의 풀업 트랜지스터의 게이트 신호를 각각 나타내는 도면이고, 도 4는 도 2의 A 부분을 확대한 도면이다.
도 2 내지 도 4에 도시된 바와 같이, 제(N-1) 스테이지 회로부 내부에는 제1 클럭신호(CLK1)를 입력받아 제1 출력단자(Vout_odd)로 제1 게이트 신호(Gout(N-1)_O)를 출력하는 제1 풀업 트랜지스터(미도시)와, 제2 클럭신호(CLK2)를 입력받아 제2 출력단자(Vout_even)로 제2 게이트 신호(Gout(N-1)_E)를 출력하는 제2 풀업 트랜지스터(미도시)를 구비하고 있다.
그런데, 도 2에서와 같이, 제1 및 제2 풀업 트랜지스터를 오프 시키는 제1 및 제2 오프 신호(V1, V2)가 제1 및 제2 풀업 트랜지스터의 각각의 게이트로 동시에 입력됨으로 인해 제1 및 제2 오프 신호(V1, V2)의 전압 파형이 비대칭적으로 나타난다.
또한, 도 3에서와 같이, 제1 및 제2 오프 신호(V1, V2)가 방전되기 일정시간 동안 일정 전압을 유지하는 홀딩 구간(a, b)이 존재하는데, 이때에 홀딩 구간(a, b)에서 제1 및 제2 오프 신호(V1, V2)의 전압 차이와 제1 및 제2 풀업 트랜지스터의 비대칭성 동작으로 인해 제(N-1) 스테이지 회로부에서 출력되는 제1 및 제2 게이트 신호(Gout(N-1)_O, Gout(N-1)_E)가 비대칭적으로 나타난다. 그 이유는 홀딩 구간(a, b)에서 제1 오프 신호(V1) 대비 제2 오프 신호(V2)의 전압이 낮아져 제2 풀업 트랜지스터에서 출력되는 신호가 취약하여 발생하게 된다.
게다가, 도 4의 A에서와 같이, 게이트 구동부는 비티에스(Bias Temperature Stress: BTS)을 받고 동작하며, 장시간 구동으로 인해 출력특성이 점차 열화됨으로써 홀딩 구간에서 제2 오프 신호(V2)의 전압이 저하되는 문제가 발생하게 된다. 따라서, 액정표시장치가 비정상적으로 동작하게 된다. 여기서, c는 게이트 구동부를 고온 예를 들면, 60℃에서 구동하기 전의 제2 오프 신호 (V2)를 나타내며, c’는 게이트 구동부를 고온 예를 들면, 60℃에서 1000시간 동안 구동시킨 후의 제2 오프 신호(V2)를 나타낸다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 게이트 구동부의 특성을 개선하여 게이트 구동부의 신뢰성을 향상시킬 수 있는 게이트 구동부 및 이를 포함하는 액정표시장치를 제공함에 있다.
또한, 본 발명은 상기한 문제점을 해결하기 위한 것으로, 게이트 신호의 오프 시간을 줄여 게이트 구동부의 설계 면적 및 소비 전류를 감소시킬 수 있는 게이트 구동부 및 이를 포함하는 액정표시장치를 제공함에 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적들을 달성하기 위하여, 본 발명의 일 실시예에 따른 게이트 구동부는 외부로부터 개시 신호와 제1 내지 제4 클럭 신호를 제공 받아 구동하는 N 개의 스테이지 회로부를 포함하며, 상기 각각의 스테이지 회로부는 상기 제1 내지 제4 클럭 신호 중에서 적어도 어느 하나의 클럭 신호에 의해 게이트 신호를 출력하고, (N+3) 스테이지 회로부에서 출력되는 게이트 신호를 입력 받아 리셋 신호로 사용한다.
상기 각각의 스테이지는 제1 및 제2 스테이지 회로부를 포함한다.
상기 제1 스테이지 회로부는 게이트와 드레인은 제1 구동 신호에 공통으로 연결되며, 소스는 제1 노드와 연결되는 제1 트랜지스터, 게이트는 상기 제1 노드와 연결되고, 드레인은 상기 제1 구동 신호에 연결되며, 소스는 제2 노드에 연결되는 제2 트랜지스터, 게이트는 제1 개시 신호에 연결되며, 드레인은 제1 전압에 연결되고, 소스는 제3 노드에 연결되는 제3 트랜지스터, 게이트는 제1 리셋 신호에 연결되고, 드레인은 상기 제3 노드에 연결되며, 소스는 제2 전압에 연결되는 제4 트랜지스터, 게이트는 제4 노드에 연결되고, 드레인은 상기 제3 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제5 트랜지스터, 게이트는 상기 제2 노드에 연결되고, 드레인은 상기 제3 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제6 트랜지스터, 게이트는 상기 제3 노드에 연결되고, 드레인은 상기 제2 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제7 트랜지스터, 게이트는 상기 제1 개시 신호에 연결되며, 드레인은 상기 제2 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제8 트랜지스터, 게이트는 상기 제3 노드에 연결되고, 드레인은 제1 클럭 신호에 연결되며, 소스는 제1 출력 단자에 연결되는 제9 트랜지스터, 게이트는 상기 제2 노드에 연결되고, 드레인은 제1 출력 단자에 연결되며, 소스는 상기 제2 전압(VGL)에 연결되는 제10 트랜지스터 및 게이트는 상기 제4 노드에 연결되고, 드레인은 제1 출력 단자에 연결되며, 소스는 상기 제2 전압에 연결되는 제11 트랜지스터를 포함한다.
상기 제2 스테이지 회로부는 게이트와 드레인은 제2 구동 신호에 공통으로 연결되며, 소스는 제5 노드와 연결되는 제1 트랜지스터, 게이트는 상기 제5 노드와 연결되고, 드레인은 상기 제2 구동 신호에 연결되며, 소스는 제6 노드에 연결되는 제2 트랜지스터, 게이트는 제2 개시 신호에 연결되며, 드레인은 제1 전압에 연결되고, 소스는 제7 노드에 연결되는 제3 트랜지스터, 게이트는 제2 리셋 신호에 연결되고, 드레인은 상기 제7 노드에 연결되며, 소스는 제2 전압에 연결되는 제4 트랜지스터, 게이트는 상기 제6 노드에 연결되고, 드레인은 상기 제7 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제5 트랜지스터, 게이트는 제6 노드에 연결되고, 드레인은 상기 제7 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제6 트랜지스터, 게이트는 상기 제7 노드에 연결되고, 드레인은 상기 제8 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제7 트랜지스터, 게이트는 제2 개시 신호에 연결되며, 드레인은 상기 제8 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제8 트랜지스터, 게이트는 상기 제7 노드에 연결되고, 드레인은 제2 클럭 신호에 연결되며, 소스는 제2 출력 단자에 연결되는 제9 트랜지스터, 게이트는 상기 제8 노드에 연결되고, 드레인은 제2 출력 단자에 연결되며, 소스는 상기 제2 전압에 연결되는 제10 트랜지스터 및 게이트는 상기 제6 노드에 연결되고, 드레인은 제2 출력 단자에 연결되며, 소스는 상기 제2 전압에 연결되는 제11 트랜지스터를 포함한다.
상기 제1 스테이지 회로부의 상기 제2 노드와 상기 제2 스테이지 회로부의 상기 제6 노드는 전기적으로 연결된다.
상기 제1 스테이지 회로부의 상기 제4 노드와 상기 제2 스테이지 회로부의 상기 제8 노드는 전기적으로 연결된다.
상기 제1 및 제2 구동 신호는 소정 시간을 주기로 하이 레벨과 로우 레벨이 교번하여 인가된다.
상기 제1 스테이지 회로부의 상기 제3 노드와 상기 제2 스테이지 회로부의 상기 제7 노드는 순차적으로 충전 및 방전된다.
상기 N 개의 스테이지 회로부는 제1 내지 제3 더미 스테이지 회로부를 포함한다.
상기 제1 내지 제3 더미 스테이지 회로부는 제1 내지 제3 클럭 신호를 입력 받아 제1 내지 제3 더미 출력 단자로 제1 내지 제3 더미 게이트 신호를 출력한다.
상기 제1 내지 제3 더미 스테이지 회로부는 외부에서 제공되는 리셋 신호를 사용한다.
상기 제(N-1) 스테이지 회로부는 제1 및 제2 클럭 신호를 입력 받아 제1 및 제2 출력 단자로 제1 및 제2 게이트 신호를 출력한다.
상기 제1 게이트 신호는 (N-1)번째 홀수 게이트 라인에 인가되는 게이트 신호이고, 상기 제2 게이트 신호는 (N-1)번째 짝수 게이트 라인에 인가되는 게이트 신호이다.
상기 제(N-1) 스테이지 회로부는 제1 리셋 신호로 제N 스테이지 회로부에서 출력되는 N번째 짝수 게이트 라인에 인가되는 게이트 신호를 입력 받고, 제2 리셋 신호로 제1 더미 스테이지 회로부에서 출력되는 제1 더미 게이트 신호를 입력 받는다.
상기 제N 스테이지 회로부는 제3 및 제4 클럭 신호를 입력 받아 제3 및 제4 출력 단자로 제3 및 제4 게이트 신호를 출력한다.
상기 제3 게이트 신호는 N번째 홀수 게이트 라인에 인가되는 게이트 신호이고, 상기 제4 게이트 신호는 N번째 짝수 게이트 라인에 인가되는 게이트 신호이다.
상기 제N 스테이지 회로부는 제3 리셋 신호로 제2 더미 스테이지 회로부에서 출력되는 제2 더미 게이트 신호를 입력 받고, 제4 리셋 신호로 제3 더미 스테이지 회로부에서 출력되는 제3 더미 게이트 신호를 입력 받는다.
또한, 본 발명의 일 실시예에 따른 액정표시장치는 화상을 표시하며, 다수의 게이트 라인 및 다수의 데이터 라인이 형성된 액정패널, 상기 액정패널을 구동하기 위한 다수의 제어 신호를 생성하는 타이밍 제어부, 상기 다수의 데이터 라인을 구동하기 위한 다수의 데이터 구동부 및 상기 다수의 게이트 라인을 구동하기 위한 다수의 게이트 신호를 출력하며, 외부로부터 개시 신호와 제1 내지 제4 클럭 신호를 제공 받아 구동하는 N 개의 스테이지 회로부를 포함하며, 상기 각각의 스테이지 회로부는 상기 제1 내지 제4 클럭 신호 중에서 적어도 어느 하나의 클럭 신호에 의해 게이트 신호를 출력하고, (N+3) 스테이지 회로부에서 출력되는 게이트 신호를 입력 받아 리셋 신호로 사용하는 게이트 구동부를 포함한다.
상기 게이트 구동부는 상기 액정패널의 양측에 각각 배치된다.
상기 각각의 스테이지는 제1 및 제2 스테이지 회로부를 포함한다.
상기 제1 스테이지 회로부는 게이트와 드레인은 제1 구동 신호에 공통으로 연결되며, 소스는 제1 노드와 연결되는 제1 트랜지스터, 게이트는 상기 제1 노드와 연결되고, 드레인은 상기 제1 구동 신호에 연결되며, 소스는 제2 노드에 연결되는 제2 트랜지스터, 게이트는 제1 개시 신호에 연결되며, 드레인은 제1 전압에 연결되고, 소스는 제3 노드에 연결되는 제3 트랜지스터, 게이트는 제1 리셋 신호에 연결되고, 드레인은 상기 제3 노드에 연결되며, 소스는 제2 전압에 연결되는 제4 트랜지스터, 게이트는 제4 노드에 연결되고, 드레인은 상기 제3 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제5 트랜지스터, 게이트는 상기 제2 노드에 연결되고, 드레인은 상기 제3 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제6 트랜지스터, 게이트는 상기 제3 노드에 연결되고, 드레인은 상기 제2 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제7 트랜지스터, 게이트는 상기 제1 개시 신호에 연결되며, 드레인은 상기 제2 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제8 트랜지스터, 게이트는 상기 제3 노드에 연결되고, 드레인은 제1 클럭 신호에 연결되며, 소스는 제1 출력 단자에 연결되는 제9 트랜지스터, 게이트는 상기 제2 노드에 연결되고, 드레인은 제1 출력 단자에 연결되며, 소스는 상기 제2 전압(VGL)에 연결되는 제10 트랜지스터 및 게이트는 상기 제4 노드에 연결되고, 드레인은 제1 출력 단자에 연결되며, 소스는 상기 제2 전압에 연결되는 제11 트랜지스터를 포함한다.
상기 제2 스테이지 회로부는 게이트와 드레인은 제2 구동 신호에 공통으로 연결되며, 소스는 제5 노드와 연결되는 제1 트랜지스터, 게이트는 상기 제5 노드와 연결되고, 드레인은 상기 제2 구동 신호에 연결되며, 소스는 제6 노드에 연결되는 제2 트랜지스터, 게이트는 제2 개시 신호에 연결되며, 드레인은 제1 전압에 연결되고, 소스는 제7 노드에 연결되는 제3 트랜지스터, 게이트는 제2 리셋 신호에 연결되고, 드레인은 상기 제7 노드에 연결되며, 소스는 제2 전압에 연결되는 제4 트랜지스터, 게이트는 상기 제6 노드에 연결되고, 드레인은 상기 제7 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제5 트랜지스터, 게이트는 제6 노드에 연결되고, 드레인은 상기 제7 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제6 트랜지스터, 게이트는 상기 제7 노드에 연결되고, 드레인은 상기 제8 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제7 트랜지스터, 게이트는 제2 개시 신호에 연결되며, 드레인은 상기 제8 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제8 트랜지스터, 게이트는 상기 제7 노드에 연결되고, 드레인은 제2 클럭 신호에 연결되며, 소스는 제2 출력 단자에 연결되는 제9 트랜지스터, 게이트는 상기 제8 노드에 연결되고, 드레인은 제2 출력 단자에 연결되며, 소스는 상기 제2 전압에 연결되는 제10 트랜지스터 및 게이트는 상기 제6 노드에 연결되고, 드레인은 제2 출력 단자에 연결되며, 소스는 상기 제2 전압에 연결되는 제11 트랜지스터를 포함한다.
상기 제1 스테이지 회로부의 상기 제2 노드와 상기 제2 스테이지 회로부의 상기 제6 노드는 전기적으로 연결된다.
상기 제1 스테이지 회로부의 상기 제4 노드와 상기 제2 스테이지 회로부의 상기 제8 노드는 전기적으로 연결된다.
상기 제1 및 제2 구동 신호는 소정 시간을 주기로 하이 레벨과 로우 레벨이 교번하여 인가된다.
상기 제1 스테이지 회로부의 상기 제3 노드와 상기 제2 스테이지 회로부의 상기 제7 노드는 순차적으로 충전 및 방전된다.
상기 N 개의 스테이지 회로부는 제1 내지 제3 더미 스테이지 회로부를 포함한다.
상기 제1 내지 제3 더미 스테이지 회로부는 제1 내지 제3 클럭 신호를 입력 받아 제1 내지 제3 더미 출력 단자로 제1 내지 제3 더미 게이트 신호를 출력한다.
상기 제1 내지 제3 더미 스테이지 회로부는 외부에서 제공되는 리셋 신호를 사용한다.
상술한 바와 같이, 본 발명에 따른 게이트 구동부 및 이를 포함하는 액정표시장치는 게이트 구동부의 특성을 개선하여 게이트 구동부의 신뢰성을 향상시킬 수 있는 효과를 제공한다.
또한, 본 발명에 따른 게이트 구동부 및 이를 포함하는 액정표시장치는 게이트 신호의 오프 시간을 줄여 게이트 구동부의 설계 면적 및 소비 전류를 감소시킬 수 있는 효과를 제공한다.
도 1은 종래 액정표시장치에서 사용되는 게이트 구동부를 나타내는 도면.
도 2 및 도 3은 제(N-1) 스테이지 회로부에서 출력되는 게이트 신호를 각각 나타내는 도면.
도 4는 도 2의 A 부분을 확대한 도면.
도 5는 본 발명의 일 실시예에 따른 액정표시장치를 나타내는 도면.
도 6은 본 발명의 일 실시예에 따른 제1 게이트 구동부를 나타내는 도면.
도 7은 본 발명의 일 실시예에 따른 제(N-1) 스테이지 회로부의 내부를 나타내는 도면.
도 8은 본 발명의 일 실시예에 따른 제(N-1) 스테이지 회로부1와 제(N-1) 스테이지 회로부2의 내부를 나타내는 도면.
도 9는 본 발명의 일 실시예에 따른 제(N-1) 스테이지 회로부1와 제(N-1) 스테이지 회로부2의 동작을 나타내는 파형도.
도 10은 본 발명의 일 실시예에 따른 제(N-1) 스테이지 회로부에서 출력되는 제2 게이트 신호의 출력 파형을 나타내는 도면.
이하, 첨부한 도면을 참조하여 본 발명에 따른 게이트 구동부 및 이를 포함하는 액정표시장치의 바람직한 실시예를 상세히 설명한다.
도 5는 본 발명의 일 실시예에 따른 액정표시장치를 나타내는 도면이다.
도 5에 도시된 바와 같이, 액정패널(110)은 등가 회로로 볼 때 다수의 표시 신호 라인과 이에 연결되어 있으며, 매트릭스(matrix) 형태로 배열된 다수의 단위 화소(pixel)를 포함한다.
여기서, 표시 신호 라인은 표시 영역(미도시)에 형성되며, 게이트 신호를 전달하는 다수의 게이트 라인(GL)과 데이터 신호를 전달하는 다수의 데이터 라인(DL)을 포함한다. 이때, 게이트 라인(GL)은 행방향으로 뻗어 있으며 서로가 거의 평행하고 데이터 라인(DL)은 열방향으로 뻗어 있으며 서로가 거의 평행하다.
각 단위 화소는 표시 신호 라인에 연결된 스위칭 소자와 이에 연결된 액정 커패시터(liquid crystal capacitor)(Clc) 및 유지 커패시터(storage capacitor)(Cst)를 포함한다. 이때, 유지 커패시터(Cst)는 필요에 따라 생략할 수 있다.
스위칭 소자(TFT)는 어레이 기판에 구비되어 있으며, 삼단자 소자로서 그 제어 단자 및 제공 단자는 각각 게이트 라인(GL) 및 데이터 라인(DL)에 연결되어 있으며, 출력 단자는 액정 커패시터(Clc) 및 유지 커패시터(Cst)에 연결되어 있다.
액정 커패시터(Clc)는 어레이 기판의 화소 전극과 컬러 필터 기판의 공통 전극을 두 단자로 하며 두 전극 사이의 액정층은 유전체로서 기능한다. 화소 전극은 스위칭 소자(TFT)에 연결되며 공통 전극은 컬러 필터 기판의 전면에 형성되어 있고 공통 전압(Vcom)을 인가받는다. 여기에서, 공통 전극이 어레이 기판에 구비되는 경우도 있으며 이때에는 두 전극이 모두 선형 또는 막대형으로 만들어진다.
유지 커패시터(Cst)는 어레이 기판에 구비된 별개의 신호 라인(미도시)과 화소 전극이 중첩되어 이루어지며 이 별개의 신호 라인에는 공통 전압(Vcom) 등의 정해진 전압이 인가된다. 그러나, 유지 커패시터(Cst)는 화소 전극이 절연체를 매개로 바로 위의 전단 게이트 라인과 중첩되어 이루어질 수 있다.
한편, 색 표시를 구현하기 위해서는 각 단위 화소가 색상을 표시할 수 있도록 하여야 하는데, 이는 화소 전극에 대응하는 영역에 적색, 녹색, 또는 청색의 컬러 필터를 구비함으로써 가능하다. 여기에서, 컬러 필터는 컬러 필터 기판의 해당 영역에 형성할 수 있으며, 또한, 어레이 기판의 화소 전극 위 또는 아래에 형성할 수도 있다.
액정패널(110)의 어레이 기판 및 컬러 필터 기판 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착된다.
제1 및 제2 게이트 구동부(120, 122)는 액정패널(110)의 양측에 각각 배치된다. 또한, 제1 및 제2 게이트 구동부(120, 122)는 각각의 게이트 라인(GL)에 연결되어 외부로부터 제공되는 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트 라인(GL)에 인가한다.
여기서, 제1 및 제2 게이트 구동부(120, 122)는 액정패널(110)의 비표시 영역(미도시) 상에 박막트랜지스터(TFT) 공정시 함께 형성될 수 있다. 또한, 하나의 게이트 라인(GL) 예를 들면, 제1 게이트 라인은 제1 및 제2 게이트 구동부(120, 120)에 각각 연결되어 제1 및 제2 게이트 구동부(120, 122)에서 출력되는 동일한 게이트 신호가 제1 게이트 라인에 동시에 인가된다.
데이터 구동부(130)는 액정패널(110)의 데이터 라인(DL)에 연결되어 있으며, 감마 전압 발생부(미도시)로부터 제공된 다수의 감마 전압에 기초하여 다수의 계조 전압을 생성하고, 생성된 계조 전압을 선택하여 데이터 신호로서 단위 화소에 인가하며 통상 다수의 집적 회로로 이루어진다.
타이밍 제어부(140)는 제1 및 제2 게이트 구동부(120, 122) 및 데이터 구동부(130) 등의 동작을 제어하는 제어 신호(CONT1, CONT2)를 생성하여, 각 해당하는 제어 신호를 제1 및 제2 게이트 구동부(120, 122) 및 데이터 구동부(130)에 제공한다.
구동 전압 발생부(미도시)는 다수의 구동 전압을 생성한다. 예를 들어, 구동 전압 발생부는 게이트 온 전압(Von), 게이트 오프 전압(Voff) 및 공통 전압(Vcom)을 생성할 수 있다.
이하에서 액정표시장치의 표시 동작에 대하여 좀더 상세하게 설명한다.
타이밍 제어부(140)는 외부의 그래픽 제어기(미도시)로부터 RGB 영상 데이터(R, G, B) 및 이의 표시를 제어하는 제어 신호, 예를 들면 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등을 제공받는다. 또한, 타이밍 제어부(140)는 제어 신호를 기초로 게이트 제어 신호 및 데이터 제어 신호 등을 생성하고 영상 데이터(R, G, B)를 액정패널(110)의 동작 조건에 맞게 적절히 처리한 후, 게이트 제어 신호를 게이트 구동부(120)로 제공하고 데이터 제어 신호와 처리된 영상 데이터(DAT)를 데이터 구동부(130)로 제공한다.
여기서, 게이트 제어 신호는 게이트 변조 제어 신호(FLK), 게이트 출력 인에이블 신호(GOE), 게이트 쉬프트 클럭 신호(GSC), 게이트 스타트 펄스 업 신호(GSP)가 포함된다.
데이터 제어 신호는 소스 출력 인에이블 신호(SOE), 소스 쉬프트 클력 신호(SSC), 소스 스타트 펄스 라이트(SSPR), 소스 스타트 펄스 레프트(SSPL), 극성제어신호(POL)가 포함된다.
데이터 구동부(130)는 타이밍 제어부(140)로부터의 데이터 제어 신호에 따라 한 행의 단위 화소에 대응하는 영상 데이터(DAT)를 차례로 제공받고, 계조 전압 중 각 영상 데이터(DAT)에 대응하는 계조 전압을 선택함으로써, 영상 데이터(DAT)를 해당 데이터 전압으로 변환한다.
제1 및 제2 게이트 구동부(120, 122)는 타이밍 제어부(140)로부터의 게이트 제어 신호에 따라 게이트 온 전압(Von)을 게이트 라인(GL)에 인가하여 이 게이트 라인(GL)에 연결된 스위칭 소자(TFT)를 턴온시킨다.
하나의 게이트 라인(GL)에 게이트 온 전압이 인가되어 이에 연결된 한 행의 스위칭 소자(TFT)가 턴온되어 있는 동안, 데이터 구동부(130)는 각 데이터 전압을 해당 데이터 라인(DL)에 공급한다. 데이터 라인(DL)에 공급된 데이터 전압은 턴온된 스위칭 소자(TFT)를 통해 해당 단위 화소에 인가된다.
액정 분자들은 화소 전극과 공통 전극이 생성하는 전기장의 변화에 따라 그 배열을 바꾸고 이에 따라 액정층을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 어레이 기판 및 컬러 필터 기판에 부착된 편광자(미도시)에 의하여 빛의 투과율 변화로 나타난다.
이러한 방식으로, 한 프레임(frame) 동안 모든 게이트 라인(GL)에 대하여 차례로 게이트 온 전압(Von)을 인가하여 모든 단위 화소에 데이터 전압을 인가한다. 한 프레임이 끝나면 다음 프레임이 시작되고 각 단위 화소에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(130)에 인가되는 반전 신호의 상태가 제어된다(프레임 반전). 이때, 한 프레임 내에서도 반전 신호의 특성에 따라 한 데이터 라인을 통하여 흐르는 데이터 전압의 극성이 바뀌거나(라인 반전), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다(도트 반전).
도 6은 본 발명의 일 실시예에 따른 제1 게이트 구동부를 나타내는 도면이고, 도 7은 본 발명의 일 실시예에 따른 제(N-1) 스테이지 회로부의 내부를 나타내는 도면이다. 여기서, 제1 구동부(120)와 제2 구동부(122)는 동일한 구조를 갖으므로, 설명의 편의를 위하여 제1 구동부(120)에 대해 설명하기로 한다.
도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 제1 게이트 구동부(120)는 타이밍 제어부(140)로부터 개시 신호(미도시)와 제1 내지 제4 클럭 신호(CLK1 내지 CLK4)를 제공받아 동작하는 N개의 스테이지 회로부(120_1, 120_2)로 구성되는 쉬프트 레지스터(120)와 더미 스테이지 회로부(124)를 포함한다. 또한, 제1 게이트 구동부(120)는 미리 설정된 게이트 라인 개수에 맞게 해당 게이트 라인에 게이트 신호를 출력한다.
또한, 제(N-1) 스테이지 회로부(120_1)는 제1 개시 신호(VST_odd)로 제(N-2) 스테이지 회로부(미도시)의 제1 게이트 신호(미도시)가 입력되며, 제2 개시 신호(VST_even)로 제(N-2) 스테이지 회로부(미도시)의 제2 게이트 신호(미도시)가 입력된다. 제(N-1) 스테이지 회로부(120_1)는 제1 및 제2 리셋 신호(RST_odd, RST_even), 제1 및 제2 클럭 신호(CLK1, CLK2)를 입력 받아 제1 및 제2 출력 단자(Vout_odd, Vout_even)에 제1 및 제2 게이트 신호(Gout(N-1)_O), Gout(N-1)_E)를 각각 출력한다.
여기서, 제1 리셋 신호(RST_odd)로 제N 스테이지 회로부(120_2)에서 출력되는 N번째 짝수 게이트 라인에 인가되는 게이트 신호(Gout(N)_E)를 입력 받고, 제2 리셋 신호(RST_even)로 제1 더미 스테이지 회로부(124_1)에서 출력되는 제1 더미 게이트 신호(Gout_D1)를 입력 받는다.
또한, 제N 스테이지 회로부(120_2)는 제1 개시 신호(VST_odd)로 제(N-1) 스테이지 회로부(120_1)의 제1 게이트 신호(Gout(N-1)_O)가 입력되며, 제2 개시 신호(VST_even)로 제(N-1) 스테이지 회로부(120_1)의 제2 게이트 신호(Gout(N-1)_E)가 입력된다. 제N 스테이지 회로부(120_1)는 제1 및 제2 리셋 신호(RST_odd, RST_even), 제3 및 제4 클럭 신호(CLK3, CLK4)를 입력 받아 제1 및 제2 출력 단자(Vout_odd, Vout_even)에 제1 및 제2 게이트 신호(Gout(N)_O), Gout(N)_E)를 각각 출력한다.
이때, 제1 리셋 신호(RST_even)로 제2 더미 스테이지 회로부(124_2)에서 출력되는 제2 더미 게이트 신호(Gout_D2)를 입력 받으며, 제2 리셋 신호(RST_even)로 제3 더미 스테이지 회로부(124_3)에서 출력되는 제3 더미 게이트 신호(Gout_D3)를 입력 받는다.
아울러, 더미 스테이지 회로부(124)는 내부에 제1 내지 제3 더미 스테이지 회로부(124_1 내지 124_3)를 포함한다. 여기서, 제1 더미 스테이지 회로부(124_1)는 개시 신호로 제N 스테이지 회로부(120_2)의 제1 게이트 신호(Gout(N)_O)를 입력 받으며, 제2 더미 스테이지 회로부(124_2)는 개시 신호로 제N 스테이지 회로부(120_2)의 제2 게이트 신호(Gout(N)_E)를 입력 받고, 제3 더미 스테이지 회로부(124_3)는 개시 신호로 제1 더미 스테이지 회로부(124_1)의 제1 더미 게이트 신호(Gout_D1)를 입력 받는다.
또한, 제1 내지 제3 더미 스테이지 회로부(124_1 내지 124_3)는 제1 내지 제3 클럭 신호(CLK1 내지 CLK3)를 입력 받아 제1 내지 제3 더미 출력 단자(Vout_D1 내지 Vout_D3)에서 제1 내지 제3 더미 게이트 신호(Gout_D1 내지 Gout_D3)를 각각 출력한다. 이때, 제1 내지 제3 더미 스테이지 회로부(124_1 내지 124_3)는 제1 내지 제3 리셋 신호(RST_D1 내지 RST_D3)로 외부에서 제공되는 리셋 신호(RST)를 입력 받는다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 제(N-1) 스테이지 회로부(120_1)는 내부에 제(N-1) 스테이지 회로부1(126_1)와 제(N-1) 스테이지 회로부2(126_2)를 포함한다.
여기서, 제(N-1) 스테이지 회로부1(126_1)는 외부에서 입력되는 제1 클럭신호(CLK1)를 입력 받아 출력 단자(Vout_odd)로 (N-1)번째 홀수 게이트 라인에 인가되는 제1 게이트 신호(Gout(N-1)_O)를 출력하고, 제(N-1) 스테이지 회로부2(126_2)는 외부에서 입력되는 제2 클럭신호(CLK2)를 입력 받아 출력 단자(Vout_even)로 (N-1)번째 짝수 게이트 라인에 인가되는 제2 게이트 신호(Gout(N-1)_E)를 출력한다. 즉, 하나의 스테이지 회로부에서 두 개의 게이트 신호 즉, 제1 게이트 신호(Gout(N-1)_O)와 제2 게이트 신호(Gout(N-1)_E)를 각각 출력한다. 또한, 제1 게이트 신호(Gout(N-1)_O)와 제2 게이트 신호(Gout(N-1)_E)는 소정 시간을 두고 순차적으로 출력된다.
본 발명의 일 실시예에서는 종래 기술에서 제(N-1) 스테이지 회로부는 리셋 신호로 제N 스테이지 회로부에서 출력되는 게이트 신호(Gout(N)_E)를 입력 받아 제1 및 제2 게이트 신호(Gout(N-1)_O, Gout(N-1)_E)를 동시에 방전시키므로, 홀딩 구간에서 제1 및 제2 게이트 신호(Gout(N-1)_O, Gout(N-1)_E)의 전압 차이가 발생하는 것을 최소화하기 위해 제(N-1) 스테이지 회로부1(126_1)의 제1 리셋 신호(RST_odd)로 제N 스테이지 회로부(120_2)의 제2 게이트 신호(Gout(N)_E)를 입력 받고, 제(N-1) 스테이지 회로부2(126_2)의 제2 리셋 신호(RST_even)로 제1 더미 스테이지 회로부(124_1)의 제1 더미 게이트 신호(Gout_D1)를 입력 받는다.
따라서, 본 발명의 일 실시예에서는 제(N-1) 스테이지 회로부(120_1)는 제1 및 제2 리셋 신호(RST_odd, RST_even)로 (N+3) 번째 게이트 라인에 인가되는 게이트 신호를 입력 받아 해당 게이트 라인에 게이트 오프 신호를 출력함으로써 홀딩 구간에서 홀딩 구간에서 제1 및 제2 게이트 신호(Gout(N-1)_O, Gout(N-1)_E)의 전압 차이가 발생하는 것을 최소화 할 수 있다.
또한, 본 발명의 일 실시예에서는 제(N-1) 스테이지 회로부(120_1)는 제1 및 제2 리셋 신호(RST_odd, RST_even)로 (N+3) 번째 게이트 라인에 인가되는 게이트 신호를 입력 받아 동작함으로써 장시간 구동으로 인해 출력특성(b)이 점차 열화됨으로써 홀딩 구간에서 제2 게이트 신호(Gout(N-1)_E)의 전압이 저하되는 것을 최소화 할 수 있다.
도 8은 본 발명의 일 실시예에 따른 제(N-1) 스테이지 회로부1와 제(N-1) 스테이지 회로부2의 내부를 나타내는 도면이다.
도 8에 도시된 바와 같이, 제(N-1) 스테이지 회로부1(126_1)는 내부에 다수의 트랜지스터(T11 내지 T21)를 포함한다.
여기서, 제1 트랜지스터(T11)의 게이트와 드레인은 제1 구동 신호(VGH_odd)에 공통으로 연결되며, 소스는 제1 노드(N1)와 연결된다. 제2 트랜지스터(T12)의 게이트는 제1 노드(N1)와 연결되고, 드레인은 제1 구동 신호(VGH_odd)에 연결되며, 소스는 제2 노드(N2)에 연결된다. 제3 트랜지스터(T13)의 게이트는 제1 개시 신호(VST1)에 연결되며, 드레인은 제1 전압(VGH)에 연결되고, 소스는 제3 노드(N3)에 연결된다. 이때, 제1 전압(VGH)은 예를 들면, 직류 전압 29V일 수 있다.
제4 트랜지스터(T14)의 게이트는 제1 리셋 신호(RST_odd)에 연결되고, 드레인은 제3 노드(N3)에 연결되며, 소스는 제2 전압(VGL)에 연결된다. 제5 트랜지스터(T15)의 게이트는 제4 노드(N4)에 연결되고, 드레인은 제3 노드(N3)에 연결되며, 소스는 제2 전압(VGL)에 연결된다. 제6 트랜지스터(T16)의 게이트는 제2 노드(N2)에 연결되고, 드레인은 제3 노드(N3)에 연결되며, 소스는 제2 전압(VGL)에 연결된다. 이때, 제2 전압(VGL)은 예를 들면, 직류 전압 -6V일 수 있다.
제7 트랜지스터(T17)의 게이트는 제3 노드(N3)에 연결되고, 드레인은 제2 노드(N2)에 연결되며, 소스는 제2 전압(VGL)에 연결된다. 제8 트랜지스터(T18)의 게이트는 제1 개시 신호(VST1)에 연결되며, 드레인은 제2 노드(N2)에 연결되며, 소스는 제2 전압(VGL)에 연결된다. 제9 트랜지스터(T19)의 게이트는 제3 노드(N3)에 연결되고, 드레인은 제1 클럭 신호(CLK1)에 연결되며, 소스는 출력 단자(Vout_odd)에 연결된다.
제10 트랜지스터(T20)의 게이트는 제2 노드(N2)에 연결되고, 드레인은 출력 단자(Vout_odd)에 연결되며, 소스는 제2 전압(VGL)에 연결된다. 제11 트랜지스터(T21)의 게이트는 제4 노드(N4)에 연결되고, 드레인은 출력 단자(Vout_odd)에 연결되며, 소스는 제2 전압(VGL)에 연결된다.
또한, 제(N-1) 스테이지 회로부2(126_2)는 내부에 다수의 트랜지스터(T31 내지 T41)를 포함한다.
제1 트랜지스터(T31)의 게이트와 드레인은 제2 구동 신호(VGH_even)에 공통으로 연결되며, 소스는 제5 노드(N5)와 연결된다. 제2 트랜지스터(T32)의 게이트는 제5 노드(N5)와 연결되고, 드레인은 제2 구동 신호(VGH_even)에 연결되며, 소스는 제8 노드(N8)에 연결된다. 제3 트랜지스터(T33)의 게이트는 제2 개시 신호(VST2)에 연결되며, 드레인은 제1 전압(VGH)에 연결되고, 소스는 제7 노드(N7)에 연결된다.
제4 트랜지스터(T34)의 게이트는 제2 리셋 신호(RST_even)에 연결되고, 드레인은 제7 노드(N7)에 연결되며, 소스는 제2 전압(VGL)에 연결된다. 제5 트랜지스터(T35)의 게이트는 제6 노드(N6)에 연결되고, 드레인은 제7 노드(N7)에 연결되며, 소스는 제2 전압(VGL)에 연결된다. 제6 트랜지스터(T36)의 게이트는 제8 노드(N8)에 연결되고, 드레인은 제7 노드(N7)에 연결되며, 소스는 제2 전압(VGL)에 연결된다.
제7 트랜지스터(T37)의 게이트는 제7 노드(N7)에 연결되고, 드레인은 제8 노드(N8)에 연결되며, 소스는 제2 전압(VGL)에 연결된다. 제8 트랜지스터(T38)의 게이트는 제2 개시 신호(VST2)에 연결되며, 드레인은 제8 노드(N8)에 연결되며, 소스는 제2 전압(VGL)에 연결된다. 제9 트랜지스터(T39)의 게이트는 제7 노드(N7)에 연결되고, 드레인은 제2 클럭 신호(CLK2)에 연결되며, 소스는 출력 단자(Vout_even)에 연결된다.
제10 트랜지스터(T40)의 게이트는 제8 노드(N8)에 연결되고, 드레인은 출력 단자(Vout_even)에 연결되며, 소스는 제2 전압(VGL)에 연결된다. 제11 트랜지스터(T41)의 게이트는 제6 노드(N6)에 연결되고, 드레인은 출력 단자(Vout_even)에 연결되며, 소스는 제2 전압(VGL)에 연결된다.
이하, 도 9를 참조하여 본 발명의 일 실시예에 따른 제1 및 제2 스테이지 회로부의 동작에 대해 설명하기로 한다.
도 9는 본 발명의 일 실시예에 따른 제(N-1) 스테이지 회로부1와 제(N-1) 스테이지 회로부2의 동작을 나타내는 파형도이다.
도 9에 도시된 바와 같이, 제(N-1) 스테이지 회로부1(126_1)에 제1 구동 신호(VGH_odd)가 인가되면, 제1 및 제2 트랜지스터(T11, T12)가 턴 온 되어 제2 노드(N2)는 하이 레벨이 된다. 이때, 제6 및 제10 트랜지스터(T16, T20)가 턴 온 된다.
여기서, 제1 구동 신호(VGH_odd)는 소정 시간을 주기로 하이 레벨 신호와 로우 레벨 신호가 교번하여 인가된다. 제1 개시 신호(VST1)와 제2 개시 신호(VST2)는 1H 주기의 위상 차를 갖는다. 제1 개시 신호(VST1)로 제(N-2) 스테이지 회로부(미도시)의 제1 게이트 신호가 입력되며, 제2 개시 신호(VST2)로 제(N-2) 스테이지 회로부(미도시)의 제1 게이트 신호가 입력된다. 제1 내지 제4 클럭 신호(CLK1 내지 CLK4)는 순차적으로 1H 주기의 위상 차를 갖고, 제1 리셋 신호(RST_odd)와 제2 리셋 신호(RST_even)는 1H 주기의 위상 차를 갖는다.
그 다음, 제(N-1) 스테이지 회로부1(126_1)에 제1 개시 신호(VST1)로 제(N-2) 스테이지 회로부의 제1 게이트 신호(미도시)가 인가되면, 제3, 제7, 제8 트랜지스터(T13, T17, T18)가 턴 온 된다.
그러면, 제3 노드(N3)는 제1 전압(VGH)이 충전되고, 제2 노드(N2)의 전압이 제7 및 제8 트랜지스터(T17, T18)을 통해 제2 전압(VGL) 라인으로 빠져 나간다.
여기서, 제3 노드(N3)에 연결되어 있는 제9 트랜지스터(T19)가 턴 온 되어 제1 클럭 신호(CLK1)를 제1 출력 단자(Vout_odd)로 출력한다. 이때, 제1 클럭 신호(CLK1)가 게이트 온 신호가 되고, 제1 클럭 신호(CLK1)는 예를 들면, 1.4H 주기를 가질 수 있다.
그 다음, 제1 리셋 신호(RST_odd)로 제(N-2) 스테이지 회로부(미도시)의 제1 게이트 신호가 입력되면, 제4 트랜지스터(T14)가 턴 온 되어 제3 노드(N3)의 전압이 제4 트랜지스터(T14)를 통해 제2 전압(VGL) 라인으로 빠져 나가게 된다. 이에 따라 제3 노드(N3)는 로우 레벨의 전압을 갖게 되고, 제9 트랜지스터(T19)가 턴 오프 되어 제1 출력 단자(Vout_odd)로 게이트 오프 신호가 출력된다. 여기서, 제4 노드(N4)는 로우 레벨이 인가되어 제5 및 제11 트랜지스터(T15, T21)는 턴 오프 상태이다.
또한, 제(N-1) 스테이지 회로부2(126_2)에 제2 구동 신호(VGH_even)가 인가되면, 제1 및 제2 트랜지스터(T31, T32)가 턴 온 되어 제8 노드(N8)는 하이 레벨이 된다. 이때, 제6 및 제10 트랜지스터(T36, T40)가 턴 온 된다.
여기서, 제2 구동 신호(VGH_even)는 소정 시간을 주기로 하이 레벨 신호와 로우 레벨 신호가 교번하여 인가된다.
그 다음, 제(N-1) 스테이지 회로부2(126_2)에 제2 개시 신호(VST2)로 제(N-2) 스테이지 회로부의 제2 게이트 신호(미도시)가 인가되면, 제3, 제7 및 제8 트랜지스터(T33, T37, T38)가 턴 온 된다.
그러면, 제7 노드(N7)는 제1 전압(VGH)이 충전되고, 제8 노드(N8)의 전압이 제7 및 제8 트랜지스터(T37, T38)을 통해 제2 전압(VGL) 라인으로 빠져 나간다.
여기서, 제7 노드(N7)에 연결되어 있는 제9 트랜지스터(T39)가 턴 온 되어 제2 클럭 신호(CLK2)를 제2 출력 단자(Vout_even)로 출력한다. 이때, 제2 클럭 신호(CLK2)가 게이트 온 신호가 된다.
그 다음, 제2 리셋 신호(RST_even)로 제(N-2) 스테이지 회로부(미도시)의 제2 게이트 신호가 입력되면, 제4 트랜지스터(T34)가 턴 온 되어 제7 노드(N7)의 전압이 제4 트랜지스터(T34)를 통해 제2 전압(VGL) 라인으로 빠져 나가게 된다. 이에 따라 제7 노드(N7)는 로우 레벨의 전압을 갖게 되고, 제9 트랜지스터(T39)가 턴 오프 되어 제2 출력 단자(Vout_even)로 게이트 오프 신호가 출력된다. 여기서, 제6 노드(N6)는 로우 레벨이 인가되어 제5 및 제11 트랜지스터(T35, T41)는 턴 오프 상태이다.
여기서, 제6 노드(N6)는 제(N-1) 스테이지 회로부1(126_1)의 제2 노드(N2)와 연결되어 있으므로, 제(N-1) 스테이지 회로부1(126_1)의 제2 노드(N2)와 제(N-1) 스테이지 회로부2(126_2)의 제6 노드(N6)는 동일한 전압 레벨을 갖게 된다.
또한, 제8 노드(N8)는 제(N-1) 스테이지 회로부1(126_1)의 제4 노드(N4)와 연결되어 있으므로, 제(N-1) 스테이지 회로부1(126_1)의 제4 노드(N4)와 제(N-1) 스테이지 회로부2(126_2)의 제8 노드(N8)는 동일한 전압 레벨을 갖게 된다.
도 10은 본 발명의 일 실시예에 따른 제(N-1) 스테이지 회로부에서 출력되는 제2 게이트 신호의 출력 파형을 나타내는 도면이다.
도 10에 도시된 바와 같이, 본 발명의 일 실시예에서는 제(N-1) 스테이지 회로부1(126_1)에서 풀 업 트랜지스터(T19)의 오프 시점을 소정 구간(d) 증가시켰다. 예를 들면, 종래 기술에서는 제(N-1) 스테이지 회로부는 (N+2) 스테이지 회로부의 게이트 신호를 받아 리셋 신호로 사용하였으나, 본 발명의 일 실시예에서는 제(N-1) 스테이지 회로부(120_1)의 제(N-1) 스테이지 회로부1(126_1)는 제1 리셋 신호(RST_odd)로 제N 스테이지 회로부(120_2)에서 출력되는 N번째 짝수 게이트 라인에 인가되는 게이트 신호(Gout(N)_E)를 입력 받고, 제(N-1) 스테이지 회로부2(126_2)는 제2 리셋 신호(RST_even)로 제1 더미 스테이지 회로부(124_1)에서 출력되는 제1 더미 게이트 신호(Gout_D1)를 입력 받는다.
이에 따라 종래 기술의 제2 풀업 트랜지스터의 오프 시점(b) 대비 본 발명의 제2 풀업 트랜지스터(T39)의 오프 시점(c’’)을 증가시킴으로 인해 제(N-1) 스테이지 회로부1(126_1)의 제1 풀업 트랜지스터(T19)가 연결되어 있는 제3 노드(N13)와 제(N-1) 스테이지 회로부2(126_2)의 제2 풀업 트랜지스터(T39)가 연결되어 있는 제3 노드(N23)의 충전과 방전이 순차적으로 일어나게 된다. 따라서, 제(N-1) 스테이지 회로부1(126_1)의 제1 풀업 트랜지스터(T19)에서 출력되는 제1 게이트 신호((Gout(N-1)_E)와 제(N-1) 스테이지 회로부2(126_2)의 제2 풀업 트랜지스터(T39)에서 출력되는 제2 게이트 신호(Gout(N-1)_E)의 출력 파형이 서로 대칭적으로 출력되어 액정표시장치가 비정상적으로 동작하는 것을 최소할 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
110: 액정패널 120, 122: 제1 및 제2 게이트 구동부
120_1: 제(N-1) 스테이지 회로부 120_2: 제N 스테이지 회로부
124: 더미 스테이지 회로부 124_1: 제1 더미 스테이지 회로부
124_2: 제2 더미 스테이지 회로부 124_3: 제3 더미 스테이지 회로부
130: 데이터 구동부 140: 타이밍 제어부

Claims (29)

  1. 삭제
  2. 삭제
  3. 외부로부터 개시 신호와 제1 내지 제4 클럭 신호를 받아 구동하는 제 N(N은 자연수) 스테이지 회로부를 포함하고, 상기 제1 내지 제4 클럭 신호 중에서 적어도 어느 하나의 클럭 신호에 의해 게이트 신호를 출력하며, 제N+3 스테이지 회로부에서 출력되는 게이트 신호를 입력 받아 리셋 신호로 사용하는 게이트 구동부로서,
    상기 제N 스테이지 회로부는 제1 및 제2 스테이지 회로부로 구분되고,
    상기 제1 스테이지 회로부는,
    게이트와 드레인은 제1 구동 신호에 공통으로 연결되며, 소스는 제1 노드와 연결되는 제1 트랜지스터;
    게이트는 상기 제1 노드와 연결되고, 드레인은 상기 제1 구동 신호에 연결되며, 소스는 제2 노드에 연결되는 제2 트랜지스터;
    게이트는 제1 개시 신호에 연결되며, 드레인은 제1 전압에 연결되고, 소스는 제3 노드에 연결되는 제3 트랜지스터;
    게이트는 제1 리셋 신호에 연결되고, 드레인은 상기 제3 노드에 연결되며, 소스는 제2 전압에 연결되는 제4 트랜지스터;
    게이트는 제4 노드에 연결되고, 드레인은 상기 제3 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제5 트랜지스터;
    게이트는 상기 제2 노드에 연결되고, 드레인은 상기 제3 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제6 트랜지스터;
    게이트는 상기 제3 노드에 연결되고, 드레인은 상기 제2 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제7 트랜지스터;
    게이트는 상기 제1 개시 신호에 연결되며, 드레인은 상기 제2 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제8 트랜지스터;
    게이트는 상기 제3 노드에 연결되고, 드레인은 제1 클럭 신호에 연결되며, 소스는 제1 출력 단자에 연결되는 제9 트랜지스터;
    게이트는 상기 제2 노드에 연결되고, 드레인은 제1 출력 단자에 연결되며, 소스는 상기 제2 전압(VGL)에 연결되는 제10 트랜지스터; 및
    게이트는 상기 제4 노드에 연결되고, 드레인은 제1 출력 단자에 연결되며, 소스는 상기 제2 전압에 연결되는 제11 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동부.
  4. 외부로부터 개시 신호와 제1 내지 제4 클럭 신호를 받아 구동하는 제 N(N은 자연수) 스테이지 회로부를 포함하고, 상기 제1 내지 제4 클럭 신호 중에서 적어도 어느 하나의 클럭 신호에 의해 게이트 신호를 출력하며, 제N+3 스테이지 회로부에서 출력되는 게이트 신호를 입력 받아 리셋 신호로 사용하는 게이트 구동부로서,
    상기 제N 스테이지는 제1 및 제2 스테이지 회로부로 구분되고,
    상기 제2 스테이지 회로부는,
    게이트와 드레인은 제2 구동 신호에 공통으로 연결되며, 소스는 제5 노드와 연결되는 제1 트랜지스터;
    게이트는 상기 제5 노드와 연결되고, 드레인은 상기 제2 구동 신호에 연결되며, 소스는 제8 노드에 연결되는 제2 트랜지스터;
    게이트는 제2 개시 신호에 연결되며, 드레인은 제1 전압에 연결되고, 소스는 제7 노드에 연결되는 제3 트랜지스터;
    게이트는 제2 리셋 신호에 연결되고, 드레인은 상기 제7 노드에 연결되며, 소스는 제2 전압에 연결되는 제4 트랜지스터;
    게이트는 제6 노드에 연결되고, 드레인은 상기 제7 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제5 트랜지스터;
    게이트는 상기 제8 노드에 연결되고, 드레인은 상기 제7 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제6 트랜지스터;
    게이트는 상기 제7 노드에 연결되고, 드레인은 상기 제8 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제7 트랜지스터;
    게이트는 제2 개시 신호에 연결되며, 드레인은 상기 제8 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제8 트랜지스터;
    게이트는 상기 제7 노드에 연결되고, 드레인은 제2 클럭 신호에 연결되며, 소스는 제2 출력 단자에 연결되는 제9 트랜지스터;
    게이트는 상기 제8 노드에 연결되고, 드레인은 제2 출력 단자에 연결되며, 소스는 상기 제2 전압에 연결되는 제10 트랜지스터; 및
    게이트는 상기 제6 노드에 연결되고, 드레인은 제2 출력 단자에 연결되며, 소스는 상기 제2 전압에 연결되는 제11 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동부.
  5. 제3항 또는 제4항에 있어서,
    상기 제1 스테이지 회로부의 상기 제2 노드와 상기 제2 스테이지 회로부의 상기 제6 노드는 전기적으로 연결된 것을 특징으로 하는 게이트 구동부.
  6. 제3항 또는 제4항에 있어서,
    상기 제1 스테이지 회로부의 상기 제4 노드와 상기 제2 스테이지 회로부의 상기 제8 노드는 전기적으로 연결된 것을 특징으로 하는 게이트 구동부.
  7. 제3항 또는 제4항에 있어서,
    상기 제1 및 제2 구동 신호는 소정 시간을 주기로 하이 레벨과 로우 레벨이 교번하여 인가되는 것을 특징으로 하는 게이트 구동부.
  8. 제3항 또는 제4항에 있어서,
    상기 제1 스테이지 회로부의 상기 제3 노드와 상기 제2 스테이지 회로부의 상기 제7 노드는 순차적으로 충전 및 방전되는 것을 특징으로 하는 게이트 구동부.
  9. 제3항 또는 제4항에 있어서,
    상기 N 개의 스테이지 회로부는 제1 내지 제3 더미 스테이지 회로부와 더 연결되는 것을 특징으로 하는 게이트 구동부.
  10. 제9항에 있어서,
    상기 제1 내지 제3 더미 스테이지 회로부는 제1 내지 제3 클럭 신호를 입력 받아 제1 내지 제3 더미 출력 단자로 제1 내지 제3 더미 게이트 신호를 출력하는 것을 특징으로 하는 게이트 구동부.
  11. 제9항에 있어서,
    상기 제1 내지 제3 더미 스테이지 회로부는 외부에서 제공되는 리셋 신호를 사용하는 것을 특징으로 하는 게이트 구동부.
  12. 제 3 항 또는 제 4 항에 있어서,
    제N-1 스테이지 회로부는 제1 및 제2 클럭 신호를 입력 받아 제1 및 제2 출력 단자로 제1 및 제2 게이트 신호를 출력하는 것을 특징으로 하는 게이트 구동부.
  13. 제12항에 있어서,
    상기 제1 게이트 신호는 (N-1)번째 홀수 게이트 라인에 인가되는 게이트 신호이고, 상기 제2 게이트 신호는 (N-1)번째 짝수 게이트 라인에 인가되는 게이트 신호인 것을 특징으로 하는 게이트 구동부.
  14. 제12항에 있어서,
    상기 제N-1 스테이지 회로부는 제1 리셋 신호로 제N 스테이지 회로부에서 출력되는 N번째 짝수 게이트 라인에 인가되는 게이트 신호를 입력 받고, 제2 리셋 신호로 제1 더미 스테이지 회로부에서 출력되는 제1 더미 게이트 신호를 입력 받는 것을 특징으로 하는 게이트 구동부.
  15. 제 3 항 또는 제 4 항에 있어서,
    제N 스테이지 회로부는 제3 및 제4 클럭 신호를 입력 받아 제3 및 제4 출력 단자로 제3 및 제4 게이트 신호를 출력하는 것을 특징으로 하는 게이트 구동부.
  16. 제15항에 있어서,
    상기 제3 게이트 신호는 N번째 홀수 게이트 라인에 인가되는 게이트 신호이고, 상기 제4 게이트 신호는 N번째 짝수 게이트 라인에 인가되는 게이트 신호인 것을 특징으로 하는 게이트 구동부.
  17. 제15항에 있어서,
    제N 스테이지 회로부는 제3 리셋 신호로 제2 더미 스테이지 회로부에서 출력되는 제2 더미 게이트 신호를 입력 받고, 제4 리셋 신호로 제3 더미 스테이지 회로부에서 출력되는 제3 더미 게이트 신호를 입력 받는 것을 특징으로 하는 게이트 구동부.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 화상을 표시하며, 다수의 게이트 라인 및 다수의 데이터 라인이 형성된 액정패널;
    상기 액정패널을 구동하기 위한 다수의 제어 신호를 생성하는 타이밍 제어부;
    상기 다수의 데이터 라인을 구동하기 위한 다수의 데이터 구동부; 및
    외부로부터 개시 신호와 제1 내지 제4 클럭 신호를 받아 구동하는 제 N(N은 자연수) 스테이지를 포함하고, 상기 제1 내지 제4 클럭 신호 중에서 적어도 어느 하나의 클럭 신호에 의해 상기 게이트 라인에 게이트 신호를 출력하며, 제N+3 스테이지에서 출력되는 게이트 신호를 입력 받아 리셋 신호로 사용하는 게이트 구동부로서,
    상기 제N 스테이지는 제1 및 제2 스테이지 회로부로 구분되고,
    상기 제1 스테이지 회로부는,게이트와 드레인은 제1 구동 신호에 공통으로 연결되며, 소스는 제1 노드와 연결되는 제1 트랜지스터;
    게이트는 상기 제1 노드와 연결되고, 드레인은 상기 제1 구동 신호에 연결되며, 소스는 제2 노드에 연결되는 제2 트랜지스터;
    게이트는 제1 개시 신호에 연결되며, 드레인은 제1 전압에 연결되고, 소스는 제3 노드에 연결되는 제3 트랜지스터;
    게이트는 제1 리셋 신호에 연결되고, 드레인은 상기 제3 노드에 연결되며, 소스는 제2 전압에 연결되는 제4 트랜지스터;
    게이트는 제4 노드에 연결되고, 드레인은 상기 제3 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제5 트랜지스터;
    게이트는 상기 제2 노드에 연결되고, 드레인은 상기 제3 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제6 트랜지스터;
    게이트는 상기 제3 노드에 연결되고, 드레인은 상기 제2 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제7 트랜지스터;
    게이트는 상기 제1 개시 신호에 연결되며, 드레인은 상기 제2 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제8 트랜지스터;
    게이트는 상기 제3 노드에 연결되고, 드레인은 제1 클럭 신호에 연결되며, 소스는 제1 출력 단자에 연결되는 제9 트랜지스터;
    게이트는 상기 제2 노드에 연결되고, 드레인은 제1 출력 단자에 연결되며, 소스는 상기 제2 전압(VGL)에 연결되는 제10 트랜지스터; 및
    게이트는 상기 제4 노드에 연결되고, 드레인은 제1 출력 단자에 연결되며, 소스는 상기 제2 전압에 연결되는 제11 트랜지스터를 포함하는 것을 특징으로 하는 액정표시장치.
  22. 화상을 표시하며, 다수의 게이트 라인 및 다수의 데이터 라인이 형성된 액정패널;
    상기 액정패널을 구동하기 위한 다수의 제어 신호를 생성하는 타이밍 제어부;
    상기 다수의 데이터 라인을 구동하기 위한 다수의 데이터 구동부; 및
    외부로부터 개시 신호와 제1 내지 제4 클럭 신호를 받아 구동하는 제 N(N은 자연수) 스테이지를 포함하고, 상기 제1 내지 제4 클럭 신호 중에서 적어도 어느 하나의 클럭 신호에 의해 상기 게이트 라인에 게이트 신호를 출력하며, 제N+3 스테이지에서 출력되는 게이트 신호를 입력 받아 리셋 신호로 사용하는 게이트 구동부로서,
    상기 제N 스테이지는 제1 및 제2 스테이지로 구분되고,
    상기 제2 스테이지 회로부는,
    게이트와 드레인은 제2 구동 신호에 공통으로 연결되며, 소스는 제5 노드와 연결되는 제1 트랜지스터;
    게이트는 상기 제5 노드와 연결되고, 드레인은 상기 제2 구동 신호에 연결되며, 소스는 제8 노드에 연결되는 제2 트랜지스터;
    게이트는 제2 개시 신호에 연결되며, 드레인은 제1 전압에 연결되고, 소스는 제7 노드에 연결되는 제3 트랜지스터;
    게이트는 제2 리셋 신호에 연결되고, 드레인은 상기 제7 노드에 연결되며, 소스는 제2 전압에 연결되는 제4 트랜지스터;
    게이트는 제6 노드에 연결되고, 드레인은 상기 제7 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제5 트랜지스터;
    게이트는 상기 제8 노드에 연결되고, 드레인은 상기 제7 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제6 트랜지스터;
    게이트는 상기 제7 노드에 연결되고, 드레인은 상기 제8 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제7 트랜지스터;
    게이트는 제2 개시 신호에 연결되며, 드레인은 상기 제8 노드에 연결되며, 소스는 상기 제2 전압에 연결되는 제8 트랜지스터;
    게이트는 상기 제7 노드에 연결되고, 드레인은 제2 클럭 신호에 연결되며, 소스는 제2 출력 단자에 연결되는 제9 트랜지스터;
    게이트는 상기 제8 노드에 연결되고, 드레인은 제2 출력 단자에 연결되며, 소스는 상기 제2 전압에 연결되는 제10 트랜지스터; 및
    게이트는 상기 제8 노드에 연결되고, 드레인은 제2 출력 단자에 연결되며, 소스는 상기 제2 전압에 연결되는 제11 트랜지스터를 포함하는 것을 특징으로 하는 액정표시장치.
  23. 삭제
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CN201210599198.0A CN103325350B (zh) 2012-03-21 2012-12-27 选通驱动单元以及具有该选通驱动单元的液晶显示设备
US13/729,808 US9106209B2 (en) 2012-03-21 2012-12-28 Gate driving unit having gate signal of reduced off-time and liquid crystal display device having the same

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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8736315B2 (en) * 2011-09-30 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103680442B (zh) * 2013-12-06 2015-09-30 合肥京东方光电科技有限公司 一种选通驱动电路、栅极驱动电路及显示装置
KR102182258B1 (ko) * 2014-06-18 2020-11-24 엘지디스플레이 주식회사 게이트 구동부를 포함하는 액정표시장치
KR102309493B1 (ko) * 2015-01-21 2021-10-08 삼성디스플레이 주식회사 게이트 구동회로 및 그것을 포함하는 표시 장치
KR102285866B1 (ko) * 2015-01-30 2021-08-04 엘지디스플레이 주식회사 표시장치의 쉬프트 레지스터
US10049606B2 (en) * 2015-07-09 2018-08-14 Novatek Microelectronics Corp. Gate driver and method for adjusting output channels thereof
KR102329977B1 (ko) * 2015-08-13 2021-11-23 엘지디스플레이 주식회사 게이트구동부 및 이를 포함하는 표시장치
KR102474698B1 (ko) 2015-12-30 2022-12-05 엘지디스플레이 주식회사 게이트 드라이버 및 이를 포함하는 액정표시장치
CN106023937B (zh) * 2016-07-28 2018-09-18 武汉华星光电技术有限公司 栅极驱动电路
CN106023876B (zh) * 2016-07-29 2023-06-16 上海中航光电子有限公司 一种双向扫描单元、驱动方法及栅极驱动电路
KR20180061752A (ko) * 2016-11-30 2018-06-08 엘지디스플레이 주식회사 내장형 스캔 구동부를 포함하는 디스플레이 장치
CN106531118A (zh) * 2017-01-06 2017-03-22 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
KR102458156B1 (ko) * 2017-08-31 2022-10-21 엘지디스플레이 주식회사 표시 장치
US10600866B2 (en) * 2018-02-01 2020-03-24 Qualcomm Incorporated Standard cell architecture for gate tie-off
CN110335572B (zh) 2019-06-27 2021-10-01 重庆惠科金渝光电科技有限公司 阵列基板行驱动电路单元与其驱动电路及液晶显示面板
KR102628945B1 (ko) * 2020-12-10 2024-01-24 엘지디스플레이 주식회사 게이트 구동 회로, 디스플레이 장치 및 디스플레이 장치의 구동 방법
CN113516957B (zh) * 2021-06-30 2022-12-23 惠科股份有限公司 栅极驱动电路和显示面板
CN114242016A (zh) * 2021-12-20 2022-03-25 惠科股份有限公司 扫描驱动电路、阵列基板和显示终端

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060104816A (ko) * 2005-03-31 2006-10-09 엘지.필립스 엘시디 주식회사 게이트 드라이버 및 이를 구비한 표시장치
KR20080053598A (ko) * 2006-12-11 2008-06-16 삼성전자주식회사 게이트 구동 신호 지연을 감소시키는 방법 및 액정 표시장치
KR20090073966A (ko) * 2007-12-31 2009-07-03 엘지디스플레이 주식회사 쉬프트 레지스터

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7639226B2 (en) * 2004-05-31 2009-12-29 Lg Display Co., Ltd. Liquid crystal display panel with built-in driving circuit
KR101166819B1 (ko) * 2005-06-30 2012-07-19 엘지디스플레이 주식회사 쉬프트 레지스터
JP5116277B2 (ja) * 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
KR101307414B1 (ko) * 2007-04-27 2013-09-12 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 액정 표시 장치
WO2010016641A1 (en) * 2008-08-06 2010-02-11 Korea Institute Of Energy Research Hydrogen production method from water by thermochemical cycles using germanium oxide
WO2011105200A1 (en) * 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
KR101798260B1 (ko) * 2010-03-12 2017-11-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
TWI433095B (zh) * 2011-01-20 2014-04-01 Innolux Corp 支援雙解析度顯示之顯示裝置與其驅動方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060104816A (ko) * 2005-03-31 2006-10-09 엘지.필립스 엘시디 주식회사 게이트 드라이버 및 이를 구비한 표시장치
KR20080053598A (ko) * 2006-12-11 2008-06-16 삼성전자주식회사 게이트 구동 신호 지연을 감소시키는 방법 및 액정 표시장치
KR20090073966A (ko) * 2007-12-31 2009-07-03 엘지디스플레이 주식회사 쉬프트 레지스터

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