KR102474698B1 - 게이트 드라이버 및 이를 포함하는 액정표시장치 - Google Patents

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Abstract

본 발명은 제1트랜지스터를 포함하며 순차적으로 스캔펄스를 출력하는 다수의 스테이지를 포함한다.
여기서, 제1트랜지스터는 기판 상에 배치되는 게이트전극과, 게이트전극 상부에 배치되는 게이트절연막과, 게이트전극과 중첩되며 게이트절연막 상부에 서로 이격하며 배치되는 소스전극 및 드레인전극을 포함한다. 또한, 소스전극의 면적은 상기 드레인전극의 면적의 2.5배 내지 6배이다.
이에 따라, 제1트랜지스터의 폭을 줄일 수 있어 네로우 베젤(narrow bezel)을 구현할 수 있다.

Description

게이트 드라이버 및 이를 포함하는 액정표시장치{Gate driver and liquid crystal display device comprising the same}
본 발명은 액정표시장치에 관한 것으로, 특히 네로우 베젤(narrow bezel)을 구현할 수 있는 액정표시장치의 게이트 쉬프트 레지스터에 관한 것이다.
평판표시장치(Flat Panel Display)는 액정표시장치(Liquid Crystal Display), 유기발광다이오드표시장치(Organic Light Emitting Diode Display) 등이 있다.
일반적으로, 평판표시장치는 영상을 표시하는 표시패널과, 표시패널의 게이트배선들에 스캔펄스를 공급하기 위한 게이트 드라이버와, 표시패널의 데이터배선들에 영상신호(데이터 전압)를 공급하기 위한 데이터 드라이버와, 게이트 드라이버 및 데이터 드라이버를 제어하는 타이밍컨트롤러를 구비한다.
또한, 게이트 드라이버는 타이밍컨트롤러로부터 제공된 게이트 제어신호에 응답하여 스캔펄스를 순차적으로 출력하는 게이트 쉬프트 레지스터를 구비한다.
도 1은 종래의 게이트 쉬프트 레지스터의 출력 버퍼부를 구성하는 풀업 트랜지스터의 단면도이고, 도 2는 도1의 풀업 트랜지스터의 평면도이다.
도 1에 도시한 바와 같이, 풀업 트랜지스터(TU)는 기판(11) 상에 배치되는 게이트전극(G)과, 게이트전극(G) 상부에 배치되는 게이트절연막(13)과, 게이트전극(G)에 대응하여 게이트절연막(13) 상부에 서로 이격하며 배치되는 소스전극(S) 및 드레인전극(D)과, 이들 전극(S, D)을 포함하는 영역 하부에 배치되어 이들 전극(S, D) 사이에 채널을 형성하는 액티브층(15)과, 소스전극 및 드레인전극(S, D) 각각과 액티브층(15) 사이에 배치되는 오믹콘택층(16)을 포함한다.
또한, 도면에는 도시하지 않았지만, 풀업 트랜지스터(TU)의 게이트전극(G)은 Q노드(미도시)와 연결되고, 드레인전극(D)은 클럭펄스를 공급하는 신호라인(미도시)과 연결되고, 소스전극(S)은 스캔펄스를 출력하는 신호라인(미도시)과 연결된다.
이와 같이 풀업 트랜지스터(TU)의 드레인전극(D)에는 빠른 구동주파수와 큰 구동전압을 갖는 클럭펄스가 인가되기 때문에, 풀업 트랜지스터(TU)의 소스전극(S)에서 출력되는 스캔펄스를 불안정하게 할 수 있다.
이를 방지하기 위해, 일반적으로 풀업 트랜지스터(TU)는 게이트 쉬프트 레지스터를 구성하는 트랜지스터들 중 가장 큰 크기를 갖도록 형성된다.
이러한 풀업 트랜지스터(TU)는 게이트전극(G) 및 드레인전극(D)의 중첩되는 제1면적(a)과 게이트전극(G) 및 소스전극(S)의 중첩되는 제2면적(b)이 동일하게 형성된다(a=b).
이와 같이, 제1 및 제2면적이 동일하게 형성됨에 따라, 드레인전극(D)과 게이트전극(G) 간에 형성된 기생 커패시터의 정전용량과 소스전극(S)과 게이트전극(G) 간에 형성된 기생 커패시터의 정전용량은 동일하게 된다.
도 2에 도시한 바와 같이, 풀업 트랜지스터(TU)의 소스전극(S)은 다수의 바 형태를 갖는 서브 소스전극(S1)과, 서브 소스전극(S1) 일 끝단과 연결되는 연결 소스전극(S2)을 포함한다.
이 때, 드레인전극(D) 및 소스전극(S)은 그 하부에 배치된 게이트전극(G)과 중첩된다.
또한, 드레인전극(D)은 다수의 바 형태를 갖는 서브 드레인전극(D1)과, 서브 드레인전극(D1) 일 끝단과 연결되는 연결 드레인전극(D2)을 포함한다.
또한, 연결 소스전극(S2) 및 연결 드레인전극(D2)은 서로 마주보며, 서브 드레인전극(D1)은 서브 소스전극(S1) 사이에 배치된다.
또한, 서브 소스전극(S1) 및 서브 드레인전극(D1)은 서로 이격되며, 서브 소스전극(S1) 타 끝단 및 서브 드레인전극(D1) 타 끝단은 상기 연결 드레인전극(D2) 및 연결 소스전극(S2)과 각각 이격된다.
이 때, 서브 드레인전극(D1)과 서브 소스전극(S1)은 동일한 폭을 가지며, 연결 드레인전극(D2)과 연결 소스전극(D2)은 동일한 폭을 갖는다.
또한, 서브 소스전극(S1) 및 서브 드레인전극(D1)은 동일한 간격으로 배치되며, 동일한 길이를 갖는다.
이에 따라, 드레인전극(D) 및 게인트전극(S)의 중첩되는 제1면적(a)과 소스전극(S) 및 게이트전극(G)의 중첩되는 제2면적(b)은 동일하게 되며, 각 서브 소스전극(S1) 및 서브 드레인전극(D1)에 사이에 다수의 채널을 형성하게 된다.
한편, 게이트 드라이버를 표시패널 내에 형성한 액정표시장치(gate in panel : GIP)가 제안되고 있으며, 최근 들어 액정표시장치는 경량박형을 추구하는 동시에 최종 제품 예를 들면 모니터 또는 TV의 슬림한 디자인 구현을 위해 표시영역 외부의 비표시영역의 폭이라 정의되는 베젤(bezel)을 보다 작게 형성하는 것이 요구되고 있다.
그러나, 종래의 GIP구조의 액정표시장치의 경우 전술한 바와 같이, 다수의 채널을 형성하기 위해서는 풀업 트랜지스터(TU)를 일정 폭(W) 이상으로 형성해야 하기 때문에, 네로우 베젤(narrow bezel) 구현에 한계가 있는 문제점이 있다.
본 발명은 네로우 베젤(narrow bezel)을 구현할 수 있는 액정표시장치의 게이트 쉬프트 레지스터를 제공하는 것을 그 목적으로 한다.
본 발명은 상기한 바와 같은 목적을 달성하기 위하여, 제1트랜지스터를 포함하며 순차적으로 스캔펄스를 출력하는 다수의 스테이지를 포함하고, 제1트랜지스터는, 기판 상에 배치되는 게이트전극과, 게이트전극 상부에 배치되는 게이트절연막과, 게이트전극과 중첩되며, 게이트절연막 상부에 서로 이격하며 배치되는 소스전극 및 드레인전극을 포함하고, 소스전극의 면적은 드레인전극의 면적의 2.5배 내지 6배인 게이트 쉬프트 레지스터를 제공한다.
이 때, 소스전극은 다수의 바 형태를 갖는 서브 소스전극과, 서브 소스전극 일 끝단과 연결되는 연결 소스전극을 포함하고, 드레인전극은 다수의 바 형태를 갖는 서브 드레인전극과, 서브 드레인전극 일 끝단과 연결되는 연결 드레인전극을 포함한다.
또한, 연결 소스전극 및 연결 드레인전극은 서로 마주보며, 서브 드레인전극은 서브 소스전극 사이에 배치된다.
또한, 서브 소스전극 중 최외각에 위치한 서브 소스전극은, 이와 다른 제1영역에 위치한 서브 소스전극 보다 큰 폭을 가지며, 제1영역에 위치한 서브 소스전극은 서브 드레인전극과 동일한 폭을 갖는다.
또한, 다수의 스테이지는 스캔펄스를 출력하는 출력버퍼부와, 출력버퍼부를 제어하는 노드제어부를 더 포함한다.
이 때, 출력버퍼부는 제1노드의 전압상태에 따라 입력된 클럭펄스를 출력단자에 인가하는 풀업 트랜지스터와, 제2노드의 전압상태에 따라 저전위전압을 출력단자에 인가하는 풀다운 트랜지스터를 포함하고, 풀업 트랜지스터는 제1트랜지스터이다.
또한, 노드제어부는 제1 및 제2노드의 전압을 각각 충방전시킨다.
본 발명은 풀업 트랜지스터의 게이트 및 드레인전극 간의 정전용량과 게이트 및 소스전극 간의 정전용량 비를 조정함으로써, 풀업 트랜지스터의 폭을 줄일 수 있어 네로우 베젤(narrow bezel)을 구현할 수 있는 효과가 있다.
도 1은 종래의 게이트 쉬프트 레지스터의 출력 버퍼부를 구성하는 풀업 트랜지스터의 단면도이다.
도 2는 도1의 풀업 트랜지스터의 평면도이다.
도 3은 본 발명의 실시예에 따른 액정표시장치의 구성도이다.
도 4는 도 3의 게이트 드라이버에 포함된 게이트 쉬프트 레지스터의 구성도이다.
도 5는 도 4의 제1스테이지의 구성도이다.
도 6은 도 5의 출력버퍼부의 회로도이다.
도 7은 도 6의 풀업 트랜지스터의 단면도이다.
도 8은 도6의 풀업 트랜지스터의 평면도이다.
도 9는 본 발명의 효과를 설명하기 위한 그래프이다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 액정표시장치의 구성도이다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 액정표시장치는 표시패널(200)과, 게이트 드라이버(400)와, 데이터 드라이버(600)와, 타이밍컨트롤러(800)를 포함한다.
또한, 표시패널(200)에는 서로 교차하는 다수의 게이트배선(GL)과 다수의 데이터배선(DL)이 배치되고, 이들 배선(GL, DL)의 교차 영역에는 다수의 화소(P)들이 배치된다.
이 때, 각 화소(P)들은 게이트배선(GL)으로부터 공급되는 스캔펄스에 응답하여 데이터배선(DL)으로부터 공급되는 영상 신호(데이터 전압)에 따른 영상을 표시한다.
또한, 게이트 드라이버(400)는 GIP(gate in panel) 구조로서, 표시패널(200)의 비표시영역에 형성되며, 타이밍컨트롤러(800)로부터 제공된 다수의 게이트 제어신호(GCS)에 따라 다수의 게이트배선(GL)에 스캔펄스를 공급하는 게이트 쉬프트 레지스터를 구비한다.
또한, 데이터 드라이버(600)는 타이밍컨트롤러(800)로부터 제공된 다수의 데이터 제어신호(DCS)에 따라 타이밍컨트롤러(800)로부터 입력되는 디지털 영상데이터(RGB)를 기준감마전압을 이용하여 데이터전압으로 변환하고, 변환된 데이터전압을 다수의 데이터배선(DL)에 공급한다.
또한, 타이밍컨트롤러(800)는 외부로부터 입력되는 영상 데이터(RGB)를 표시패널(200)의 크기 및 해상도에 알맞게 정렬하여 데이터 드라이버(600)에 공급한다.
또한, 타이밍컨트롤러(800)는 외부로부터 입력되는 동기 신호들 예를 들어, 도트클럭(DCLK), 데이터 인에이블신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync)를 이용해 다수의 게이트 및 데이터 제어신호(GCS, DCS)를 생성하여 게이트 드라이버(400) 및 데이터 드라이버(600)에 각각 공급한다.
이 때, 다수의 게이트 제어신호(GCS)는 서로 다른 위상을 갖는 다수의 클럭펄스와, 게이트 드라이버(400)의 구동시작을 지시하는 스타트펄스를 포함한다.
도 4는 도 3의 게이트 드라이버에 포함된 게이트 쉬프트 레지스터의 구성도이다.
도 4에 도시한 바와 같이, 본 발명의 실시예에 따른 게이트 쉬프트 레지스터는 타이밍컨트롤러(도 3의 800)로부터 제공되는 클럭펄스(CLK) 및 스타트펄스(VST)에 응답하여 다수의 스캔펄스(Vout1~Vout(n))를 순차적으로 출력한다.
이를 위해, 게이트 쉬프트 레지스터는 제1 내지 제n스테이지(ST1~ST(n))를 구비한다.
여기서, 각 스테이지들(ST1~ST(n))은 한 프레임당 한번의 스캔펄스(Vout1~Vout(n))를 제1스테이지(ST1)부터 제n스테이지(ST(n))까지 차례로 출력한다.
또한, 제1 내지 제n스테이지(ST1~ST(n))는 고전위전압 및 저전위전압(VDD, VSS)과 클럭펄스(C)를 각각 인가 받는다. 여기서, 고전위전압(VDD) 및 저전위전압(VSS)은 직류 전압으로, 고전위 전압(VDD)은 저전위 전압(VSS)보다 상대적으로 높은 전위를 갖는다.
또한, 제1 내지 제n스테이지(ST1~ST(n)) 각각은 이전단 스테이지의 스캔펄스에 응답하여 스캔펄스를 출력한다. 단, 제1스테이지(ST1)는 이전단 스테이지가 존재하지 않으므로, 타이밍컨트롤러(도 3의 800)로부터 스타트펄스(VST)를 제공받아 제1스캔펄스(Vout1)를 출력한다.
또한, 제1 내지 제n스테이지(ST1~ST(n)) 각각은 다음단 스테이지의 스캔펄스에 응답하여 스캔펄스를 출력한다. 단, 제n스테이지(Sn)는 다음단 스테이지가 존재하지 않으므로, 더미스테이지(미도시)로부터 공급되는 신호에 응답하여 제n스캔펄스(vout(n))를 출력한다.
구체적으로, 제1스테이지(ST1)는 스타트펄스(VST), 클럭펄스(CLK), 및 제2스테이지(ST2)의 제2스캔펄스(Vout2)에 응답하여 제1스캔펄스(Vout1)를 출력한다.
또한, 제2 내지 제n스테이지(ST2~ST(n)) 각각은 이전단 스테이지의 스캔펄스, 클럭펄스(CLK), 및 다음단 스테이지의 스캔펄스에 응답하여 제2 내지 제n스캔 펄스(Vout2~Vout(n))를 순차적으로 출력한다.
한편, 각 스테이지들(ST1 ~ ST(n))은 스캔펄스들(Vout2~Vout(n))을 출력하기 위해 다수의 트랜지스터를 포함하며, 회로 구성과 동작 방법이 모두 동일하기 때문에, 이하에서는 제1스테이지(ST1)를 대표로 하여 설명하겠다.
도 5는 도 4의 제1스테이지의 구성도이고, 도 6은 도 5의 출력버퍼부의 회로도이다.
도 5에 도시한 바와 같이, 제1스테이지(ST1)는 노드제어부(110)와, 출력버퍼부(120)를 포함한다.
구체적으로, 먼저, 노드제어부(110)는 스타트펄스(VST) 및 제2스캔펄스(Vout2)에 응답하여 제1 및 제2노드(Q, QB)의 전압을 제어하는 다수의 트랜지스터(미도시)와 적어도 1개의 커패시터(미도시)를 포함한다.
또한, 노드제어부(110)는 스타트펄스(VST)에 응답하여 제1노드(Q)를 고전위전압(VDD)으로 충전시킴과 동시에 제2노드(QB)의 전압을 저전위전압(VSS)으로 방전시킨다.
또한, 노드제어부(110)는 제2스캔펄스(Vout2)에 응답하여 제2노드(QB)의 전압을 고전위전압(VDD)으로 충전시킴과 동시에 제1노드(Q)의 전압을 저전위전압(VSS)으로 방전시킨다.
다음, 출력버퍼부(120)는 타이밍컨트롤러(도 3의 800)로부터 제공된 클럭펄스(CLK)를 입력 받는데, 제1노드(Q)의 전압이 고전위전압(VDD)으로 충전되면 클럭펄스(CLK)를 출력단자(NO)에 인가하고, 제2노드(QB)의 전압이 고전위전압(VDD)으로 충전되면 출력단자(NO)의 전압을 저전위전압(VSS)으로 방전시킨다.
이를 위해, 도 6에 도시한 바와 같이, 출력버퍼부(120)는 풀업 트랜지스터(TU)와, 풀다운 풀다운 트랜지스터(TD)를 구비한다.
구체적으로, 풀업 트랜지스터(TU)는 제1노드(Q)의 전압 상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 클럭 펄스(CLK)를 출력단자(NO)에 인가한다.
또한, 풀다운 트랜지스터(TD)는 제2노드(QB)의 전압 상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 저전위전압(VSS)을 출력단자(NO)에 인가한다.
한편, 풀업 트랜지스터(TU)의 크기와 면적은 각 스테이지들(ST1 ~ ST(n))에 포함된 다수의 트랜지스터 중 가장 큰 크기와 면적을 갖는데, 이는 풀업 트랜지스(TU)의 드레인전극(D)에 인가되는 클럭펄스(CLK)는 구동전압이 크고, 구동주파수가 빠르기 때문이다.
도 7은 도 6의 풀업 트랜지스터의 단면도이고, 도 8은 도6의 풀업 트랜지스터의 평면도이다.
도 7에 도시한 바와 같이, 풀업 트랜지스터(TU)는 기판(101) 상에 배치되는 게이트전극(G)과, 게이트전극(G) 상부에 배치되는 게이트절연막(103)과, 게이트전극(G)에 대응하여 게이트절연막(103) 상부에 서로 이격하며 배치되는 소스전극(S) 및 드레인전극(D)과, 이들 전극(S, D)을 포함하는 영역 하부에 배치되어 이들 전극(S, D) 사이에 채널을 형성하는 액티브층(105)과, 소스전극 및 드레인전극(S, D) 각각과 액티브층(105) 사이에 배치되는 오믹콘택층(106)을 포함한다.
또한, 풀업 트랜지스터(TU)의 게이트전극(G)은 제1노드(Q)와 연결되고, 드레인전극(D)은 클럭펄스(CLK)를 공급하는 신호라인과 연결되고, 소스전극(S)은 제1스캔펄스(Vout1)를 출력하는 신호라인과 연결된다.
이와 같이 풀업 트랜지스터(TU)의 드레인전극(D)에는 빠른 구동주파수와 큰 구동전압을 갖는 클럭펄스가 인가되기 때문에, 풀업 트랜지스터(TU)의 소스전극(S)에서 출력되는 제1스캔펄스(Vout1)를 불안정하게 할 수 있다.
이를 방지하기 위해, 풀업 트랜지스터(TU)는 게이트 쉬프트 레지스터를 구성하는 트랜지스터들 중 가장 큰 크기를 갖도록 형성된다.
이러한 풀업 트랜지스터(TU)는 게이트전극(G) 및 드레인전극(D)의 중첩되는 제1면적(a)이 게이트전극(G) 및 소스전극(S)의 중첩되는 제2면적(b) 보다 작게 형성된다(a<b).
특히, 제2면적(b)은 제1면적(a)의 2.5배 내지 6배로 형성되는 것이 바람직하다.
이와 같은 면적 비율로 소스전극(S) 및 드레인전극(D)이 형성됨에 따라, 소스전극(S)과 게이트전극(G) 간에 형성된 기생 커패시터의 정전용량(도 6의 Cgs)은 드레인전극(D)과 게이트전극(G) 간에 형성된 기생 커패시터의 정전용량(도 6의 Cgd)의 2.5배 내지 6배로 형성된다.
이에 따라, 풀업 트랜지스터(TU)의 폭을 줄일 수 있어 네로우 베젤(narrow bezel)을 구현할 수 있게 된다. 이에 대한 구체적인 내용은 후술하기로 한다.
또한, 도 8에 도시한 바와 같이, 풀업 트랜지스터(TU)의 소스전극(S)은 다수의 바 형태를 갖는 서브 소스전극(S1)과, 서브 소스전극(S1) 일 끝단과 연결되는 연결 소스전극(S2)을 포함한다.
이 때, 드레인전극(D) 및 소스전극(S)은 그 하부에 배치된 게이트전극(G)과 중첩된다.
또한, 드레인전극(D)은 다수의 바 형태를 갖는 서브 드레인전극(D1)과, 서브 드레인전극(D1) 일 끝단과 연결되는 연결 드레인전극(D2)을 포함한다.
또한, 연결 소스전극(S2) 및 연결 드레인전극(D2)은 서로 마주보며, 서브 드레인전극(D1)은 서브 소스전극(S1) 사이에 배치된다.
또한, 서브 소스전극(S1) 및 서브 드레인전극(D1)은 서로 이격되며, 서브 소스전극(S1) 타 끝단 및 서브 드레인전극(D1) 타 끝단은 상기 연결 드레인전극(D2) 및 연결 소스전극(S2)과 각각 이격된다.
이 때, 서브 소스전극(S1) 중 최외각에 위치한 서브 소스전극(S1)은, 이와 다른 제1영역에 위치한 서브 소스전극(S1) 보다 큰 폭을 가지며, 제1영역에 위치한 서브 소스전극(S1)은 서브 드레인전극(D1)과 동일한 폭을 갖는다.
또한, 연결 드레인전극(D2)과 연결 소스전극(D2)은 동일한 폭을 갖는다.
또한, 서브 소스전극(S1) 및 서브 드레인전극(D1)은 동일한 간격으로 배치되며, 동일한 길이를 갖는다.
이에 따라, 소스전극(S) 및 게이트전극(G)의 중첩되는 제2면적(b)을 드레인전극(D) 및 게인트전극(S)의 중첩되는 제1면적(a)의 2.5배 내지 6배로 형성할 수 있게 된다.
이와 같은 면적 비율로 소스전극(S) 및 드레인전극(D)이 형성됨에 따라, 소스전극(S)과 게이트전극(G) 간에 형성된 기생 커패시터의 정전용량(도 6의 Cgs)은 드레인전극(D)과 게이트전극(G) 간에 형성된 기생 커패시터의 정전용량(도 6의 Cgd)의 2.5배 내지 6배로 형성된다.
한편, 드레인전극(D)과 게이트전극(G) 간에 형성된 기생 커패시터의 정전용량(도 6의 Cgd) 대비 소스전극(S)과 게이트전극(G) 간에 형성된 기생 커패시터의 정전용량(도 6의 Cgs)의 비율인 정전용량비(Cgd:Cgs)가 증가할수록 제1노드(Q)에 전압은 상승하게 된다.
예를 들어, 정전용량비(Cgd:Cgs)가 1:1인 경우 대비 1:2.5인 경우 제1노드(Q)의 전압은 약 2V 정도 상승하게 된다.
이와 같이 제1노드(Q)의 전압이 상승되면, 풀업 트랜지스터(TU)의 소스전극(S)에서 출력되는 제1스캔펄스(Vout1)를 안정화 시킬 수 있다.
한편, 정전용량비(Cgd:Cgs) 증가에 따라 계속적으로 제1노드(Q)의 전압이 상승되는 것이 아니며 일정 수준 예를 들어, 정전용량비(Cgd:Cgs)가 1:6 정도 되면 제1노드(Q)의 전압은 포화된다.
이에 따라, 정전용량비(Cgd:Cgs) 조정을 통한 제1노드(Q)의 전압을 상승시키는 데는 한계가 있기 때문에, 서브 소스전극(S1) 및 서브 드레인전극(D1)의 수를 일정 수 이상 배치하여, 이들 전극(S1, D1) 사이의 일정한 채널 수 이상 형성하는 것이 바람직하다.
이를 종합해보면, 본 발명의 실시예에 따른 액정표시장치는, 종래의 액정표시장치와 같이 풀업 트랜지스터(TU)의 폭(W)을 늘려 서브 소스전극(도 2의 S1) 및 서브 드레인전극(도 2의 D1) 사이의 채널을 다수 형성하지 않더라도, 정전용량비(Cgd:Cgs) 조정을 통해 풀업 트랜지스터(TU)의 소스전극(S)에서 출력되는 제1스캔펄스(Vout1)를 안정화 시킬 수 있다.
이에 따라, 본 발명의 실시예에 따른 액정표시장치는 종래의 액정표시장치 대비 풀업 트랜지스터(TU)를 폭(W)을 줄일 수 있어, 네로우 베젤(narrow bezel) 구현할 수 있다.
도 9는 본 발명의 효과를 설명하기 위한 그래프이다.
먼저, ⓐ는 종래의 풀업 트랜지스터(TU)의 폭에 따른 제1노드(Q)의 전압을 도시한 그래프이고, ⓑ는 본 발명의 실시예의 풀업 트랜지스터(TU)의 폭에 따른 제1노드(Q)의 전압을 도시한 그래프이다.
도면에 도시한 바와 같이, 종래의 풀업 트랜지스터(TU)의 폭(W)을 2700㎛에서 3100㎛로 늘린 경우 제1노드(Q)의 전압이 0.5v 상승됨에 불과하지만, 본 발명의 실시예는 풀업 트랜지스터(TU)의 폭(W)을 2700㎛로 유지한 상태에서 정전용량비(Cgd:Cgs)를 1:2.5 내지 1:6으로 형성한 경우 제1노드(Q)의 전압이 2v 상승됨에 알 수 있다.
즉, 안정적인 스캔펄스를 공급하기 위하여, 풀업 트랜지스터(TU)의 폭(W)을 늘려 채널 수를 늘리는 것 보다, 풀업 트랜지스터(TU)의 드레인전극(D)과 게이트전극(G) 간에 형성된 기생 커패시터의 정전용량(도 6의 Cgd) 대비 소스전극(S)과 게이트전극(G) 간에 형성된 기생 커패시터의 정전용량(도 6의 Cgs)을 크게 형성하는 것이 더 효과적임을 알 수 있다.
이에 따라, 풀업 트랜지스터(TU)의 폭(W)을 줄일 수 있어 네로우 베젤(narrow bezel)을 구현할 수 있게 된다.
그러나, 전술한 바와 같이, 정전용량비(Cgd:Cgs) 조정을 통한 제1노드(Q)의 전압을 상승시키는 데는 한계가 있기 때문에, 풀업 트랜지스터(TU)의 폭(W)은 일정 수준 이상 형성하는 것이 바람직하다.
본 발명은 상기 실시예로 한정되지 않고, 본 발명의 취지를 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.
VST : 스타트펄스
CLK : 클럭펄스
Vout1: 스캔펄스
TU, TD : 풀업 트랜지스터 및 풀다운 트랜지스터
G : 게이트전극
D(D1, D2) : 드레인전극(서브 드레인전극, 연결 드레인전극)
S(S1, S2) : 소스전극(서브 소스전극, 연결 소스전극)

Claims (17)

  1. 제1트랜지스터를 포함하며 순차적으로 스캔펄스를 출력하는 다수의 스테이지를 포함하고,
    상기 제1트랜지스터는,
    기판 상에 배치되는 게이트전극;
    상기 게이트전극 상부에 배치되는 게이트절연막; 및
    상기 게이트전극과 중첩되며, 상기 게이트절연막 상부에 서로 이격하며 배치되는 소스전극 및 드레인전극을 포함하고,
    상기 소스전극의 면적은 상기 드레인전극의 면적의 2.5배 내지 6배인 게이트 쉬프트 레지스터
    를 포함하고,
    상기 소스전극은 다수의 바 형태를 갖는 서브 소스전극을 포함하고, 상기 드레인전극은 다수의 바 형태를 갖는 서브 드레인전극을 포함하고,
    상기 서브 드레인전극은 상기 서브 소스전극 사이에 배치되고,
    상기 서브 소스전극 중 최외각에 위치한 상기 서브 소스전극은, 이와 다른 제1영역에 위치한 상기 서브 소스전극 보다 큰 폭을 갖는
    게이트 드라이버.
  2. 제 1 항에 있어서,
    상기 소스전극은 상기 서브 소스전극 일 끝단과 연결되는 연결 소스전극을 포함하고,
    상기 드레인전극은 상기 서브 드레인전극 일 끝단과 연결되는 연결 드레인전극을 포함하는
    게이트 드라이버.
  3. 제 2 항에 있어서,
    상기 연결 소스전극 및 연결 드레인전극은 서로 마주보는 게이트 드라이버.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제1영역에 위치한 상기 서브 소스전극은 상기 서브 드레인전극과 동일한 폭을 갖는 게이트 드라이버.
  6. 제 5 항에 있어서,
    상기 서브 소스전극 및 서브 드레인전극은 동일한 간격으로 배치되며, 동일한 길이를 갖는 게이트 드라이버.
  7. 제 1 항에 있어서,
    상기 다수의 스테이지는 상기 스캔펄스를 출력하는 출력버퍼부와, 상기 출력버퍼부를 제어하는 노드제어부를 더 포함하는 게이트 드라이버.
  8. 제 7 항에 있어서,
    상기 출력버퍼부는 제1노드의 전압상태에 따라 입력된 클럭펄스를 출력단자에 인가하는 풀업 트랜지스터와, 제2노드의 전압상태에 따라 저전위전압을 상기 출력단자에 인가하는 풀다운 트랜지스터를 포함하고,
    상기 풀업 트랜지스터는 상기 제1트랜지스터인 게이트 드라이버.
  9. 제 8 항에 있어서,
    상기 노드제어부는 상기 제1 및 제2노드의 전압을 각각 충방전시키는 게이트 드라이버.
  10. 제1트랜지스터를 포함하며 순차적으로 스캔펄스를 출력하는 다수의 스테이지를 포함하고,
    상기 제1트랜지스터는,
    기판 상에 배치되는 게이트전극;
    상기 게이트전극 상부에 배치되는 게이트절연막; 및
    상기 게이트전극과 중첩되며, 상기 게이트절연막 상부에 서로 이격하며 배치되는 소스전극 및 드레인전극을 포함하고,
    상기 소스전극의 면적은 상기 드레인전극의 면적의 2.5배 내지 6배인 게이트 쉬프트 레지스터를 포함하는 게이트 드라이버
    를 포함하고,
    상기 소스전극은 다수의 바 형태를 갖는 서브 소스전극을 포함하고, 상기 드레인전극은 다수의 바 형태를 갖는 서브 드레인전극을 포함하고,
    상기 서브 드레인전극은 상기 서브 소스전극 사이에 배치되고,
    상기 서브 소스전극 중 최외각에 위치한 상기 서브 소스전극은, 이와 다른 제1영역에 위치한 상기 서브 소스전극 보다 큰 폭을 갖는
    액정표시장치.
  11. 제 10 항에 있어서,
    상기 소스전극은 상기 서브 소스전극 일 끝단과 연결되는 연결 소스전극을 포함하고,
    상기 드레인전극은 상기 서브 드레인전극 일 끝단과 연결되는 연결 드레인전극을 포함하는 액정표시장치.
  12. 제 11 항에 있어서,
    상기 연결 소스전극 및 연결 드레인전극은 서로 마주보는 액정표시장치.
  13. 삭제
  14. 제 10 항에 있어서,
    상기 제1영역에 위치한 상기 서브 소스전극은 상기 서브 드레인전극과 동일한 폭을 갖는 액정표시장치.
  15. 제 14 항에 있어서,
    상기 서브 소스전극 및 서브 드레인전극은 동일한 간격으로 배치되며, 동일한 길이를 갖는 액정표시장치.
  16. 제 1 항에 있어서,
    상기 서브 소스전극 중 양측 최외각에 위치한 2개의 상기 서브 소스전극은 각각, 상기 서브 드레인전극 중 양측 최외각에 위치한 2개의 상기 서브 드레인전극의 외측에 배치되는
    게이트 드라이버.
  17. 제 10 항에 있어서,
    상기 서브 소스전극 중 양측 최외각에 위치한 2개의 상기 서브 소스전극은 각각, 상기 서브 드레인전극 중 양측 최외각에 위치한 2개의 상기 서브 드레인전극의 외측에 배치되는
    액정표시장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102430859B1 (ko) * 2017-12-07 2022-08-08 엘지디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시장치
WO2019186809A1 (ja) * 2018-03-28 2019-10-03 堺ディスプレイプロダクト株式会社 有機ｅｌ表示装置及び有機ｅｌ表示装置の製造方法
CN108962175A (zh) * 2018-08-06 2018-12-07 深圳市华星光电技术有限公司 Goa电路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100911470B1 (ko) * 2003-01-30 2009-08-11 삼성전자주식회사 액정표시장치
KR100918180B1 (ko) * 2003-03-04 2009-09-22 삼성전자주식회사 쉬프트 레지스터
KR20080001181A (ko) 2006-06-29 2008-01-03 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이 기판과 그 제조방법
KR101423671B1 (ko) 2008-02-04 2014-07-25 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 구비하는 표시 장치
KR101473795B1 (ko) * 2008-09-03 2014-12-17 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그의 제조 방법
AU2009301274B2 (en) * 2008-10-06 2013-08-29 Delaval Holding Ab A treatment device
WO2010134486A1 (ja) * 2009-05-20 2010-11-25 シャープ株式会社 シフトレジスタ
WO2010147032A1 (ja) * 2009-06-18 2010-12-23 シャープ株式会社 半導体装置
KR101769400B1 (ko) * 2010-09-08 2017-08-31 삼성디스플레이 주식회사 게이트 구동 장치 및 이를 포함하는 표시 장치
KR101951296B1 (ko) 2011-12-06 2019-04-26 엘지디스플레이 주식회사 산화물 반도체층을 갖는 박막트랜지스터 및 이를 구비한 어레이 기판
KR101396942B1 (ko) 2012-03-21 2014-05-19 엘지디스플레이 주식회사 게이트 구동부 및 이를 포함하는 액정표시장치
KR102102910B1 (ko) 2013-11-21 2020-04-21 엘지디스플레이 주식회사 게이트 구동부 및 이를 이용한 액정표시장치
CN103680442B (zh) 2013-12-06 2015-09-30 合肥京东方光电科技有限公司 一种选通驱动电路、栅极驱动电路及显示装置
KR102269054B1 (ko) * 2015-01-09 2021-06-25 삼성디스플레이 주식회사 트랜지스터 및 이를 구비하는 액정 표시 장치
KR102316458B1 (ko) * 2015-03-24 2021-10-25 삼성디스플레이 주식회사 액정 표시장치

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