KR102102910B1 - 게이트 구동부 및 이를 이용한 액정표시장치 - Google Patents

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Abstract

본 발명은 일정 시간 중첩되고 순차적으로 위상이 지연되는 다수의 게이트 시프트 클록신호들에 기초하여 게이트 신호들을 출력하는 스테이지들을 포함하고, 스테이지들의 제N스테이지는 Q노드를 충방전시키는 Q노드 충방전부와, QB노드를 충방전시키는 QB노드 충방전부와, Q노드의 전위에 대응하여 제N번째 게이트 시프트 클록신호를 제N스테이지의 출력단자로 출력하는 풀업 트랜지스터와, QB노드의 전위에 대응하여 저전위전압을 제N스테이지의 출력단자로 출력하는 풀다운 트랜지스터를 포함하되, QB노드 충방전부는 제1저전위전압단자로부터 공급된 제1저전위전압과 제2저전위전압단자로부터 공급된 제2저전위전압 간의 전압차를 이용하여 QB노드의 바이어스 스트레스를 안정화하는 것을 특징으로 하는 게이트 구동부를 제공한다.

Description

게이트 구동부 및 이를 이용한 액정표시장치{Gate Driver and Liquid Crystal Display Device using the same}
본 발명은 게이트 구동부 및 이를 이용한 액정표시장치에 관한 것이다.
액정표시장치는 트랜지스터, 스토리지 커패시터 및 화소전극 등이 형성된 트랜지스터기판과 컬러필터 및 블랙매트릭스 등이 형성된 컬러필터기판 사이에 위치하는 액정층 등으로 구성된 액정패널을 포함한다.
액정패널은 화소전극과 트랜지스터기판 또는 컬러필터기판에 형성된 공통전극 사이에 형성되는 전계로 액정층의 배열 방향을 조절하여 백라이트유닛으로부터 입사된 광을 출사하는 방식으로 영상을 표시한다.
액정패널은 게이트 구동부로부터 공급된 게이트 신호와 데이터 구동부로부터 공급된 데이터전압에 대응하여 액정층의 배열 방향이 조절된다. 게이트 구동부의 경우, 집적회로 형태로 액정패널의 외부기판에 실장되는 외장형과 박막 트랜지스터 공정과 함께 이루어지는 게이트인패널(Gate In Panel) 형태로 액정패널에 형성되는 내장형으로 구분된다.
앞서 설명한 바와 같은 액정표시장치 중에는 게이트인패널 형태로 게이트 구동부를 형성하는 방식과 데이터 라인을 1/2로 감소시키고 게이트 라인을 2배 증가시키는 형태로 액정패널을 구성하는 방식이 있다.
게이트 구동부에는 액정패널의 좌측 및 우측면에서 게이트 신호를 공급하도록(더블 피딩; Double feeding) 좌우 대칭 설계되어 좌우 대칭하여 교류(AC) 구동을 하는 방식이 있다. 좌우 대칭 구동하도록 설계된 게이트 구동부는 게이트 하이전압의 게이트 신호를 생성하는 Q노드와 게이트 로우전압의 게이트 신호를 생성하는 QB노드 또한 좌우 대칭하도록 설계된다.
그런데, 좌우 대칭 구동하도록 설계된 게이트 구동부와 데이터 라인을 1/2로 감소시키고 게이트 라인을 2배 증가시키는 형태로 구현된 액정패널을 결합하여 고해상도(FHD)로 설계하면 게이트 구동부를 형성하기 위한 영역이 증가하고 액정패널 제작시 기판의 면취수가 감소하는 문제가 있어 이의 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 회로의 신뢰성을 향상시키면서 회로의 구성을 단순화함과 더불어 시프트 레지스터가 차지하는 영역을 최소화하여 고해상도(FHD) 설계시 기판의 면취수가 감소하는 문제를 방지할 수 있는 게이트 구동부 및 이를 이용한 액정표시장치를 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명은 일정 시간 중첩되고 순차적으로 위상이 지연되는 다수의 게이트 시프트 클록신호들에 기초하여 게이트 신호들을 출력하는 스테이지들을 포함하고, 상기 스테이지들의 제N스테이지는 Q노드를 충방전시키는 Q노드 충방전부와, QB노드를 충방전시키는 QB노드 충방전부와, 상기 Q노드의 전위에 대응하여 제N번째 게이트 시프트 클록신호를 상기 제N스테이지의 출력단자로 출력하는 풀업 트랜지스터와, 상기 QB노드의 전위에 대응하여 저전위전압을 상기 제N스테이지의 출력단자로 출력하는 풀다운 트랜지스터를 포함하되, 상기 QB노드 충방전부는 제1저전위전압단자로부터 공급된 제1저전위전압과 제2저전위전압단자로부터 공급된 제2저전위전압 간의 전압차를 이용하여 상기 QB노드의 바이어스 스트레스를 안정화하는 것을 특징으로 하는 게이트 구동부를 포함한다.
제N스테이지는 프레임 간에 존재하는 블랭크 구간 동안 QB노드를 리셋하여 QB노드의 바이어스 스트레스를 안정화할 수 있다.
Q노드 충방전부는 스타트신호라인 또는 제N-3번째 스테이지의 출력단자에 게이트전극과 제1전극이 공통으로 연결되며 상기 Q노드에 제2전극이 연결된 제1트랜지스터와, 제N+3번째 스테이지의 출력단자에 게이트전극이 연결되고 상기 Q노드에 제1전극이 연결되며 제1저전위전압단자에 제2전극이 연결된 제2트랜지스터와, 상기 QB노드에 게이트전극이 연결되고 상기 Q노드에 제1전극이 연결되며 상기 제1저전위전압단자에 제2전극이 연결된 제3트랜지스터를 포함할 수 있다.
QB노드 충방전부는 상기 Q노드에 게이트전극이 연결되고 상기 QB노드에 제1전극이 연결되며 상기 제1저전위전압단자에 제2전극이 연결된 제4트랜지스터와, 상기 스타트신호라인 또는 상기 제N-3번째 스테이지의 출력단자에 게이트전극이 연결되고 상기 QB노드에 제1전극이 연결되며 제2저전위전압단자에 제2전극이 연결된 제5트랜지스터와, 제N-3번째 클록신호라인에 게이트전극이 연결되고 제2고전위전압단자에 제1전극이 연결되며 상기 QB노드에 제2전극이 연결된 제6트랜지스터를 포함할 수 있다.
QB노드의 전위에 대응하여 스위칭되는 트랜지스터들의 바이어스 스트레스(bias stress)를 릴렉세이션하는 열화 보상부를 포함하되, 상기 열화 보상부는 제1고전위전압단자에 게이트전극이 연결되고 상기 QB노드에 제1전극이 연결되며 상기 제1저전위전압단자에 제2전극이 연결된 제7트랜지스터와, 리셋신호라인에 게이트전극이 연결되고 상기 제2고전위전압단자에 제1전극이 연결되며 상기 QB노드에 제2전극이 연결된 제8트랜지스터를 포함할 수 있다.
상기 제1고전위전압단자에 공급되는 제1고전위전압은 프레임 구간 동안 로직하이와 로직로우로 가변하는 펄스 형태로 스윙하며 입력되고 블랭크 구간 동안 로직하이를 유지할 수 있다.
다른 측면에서 본 발명은 액정패널; 상기 액정패널의 데이터 라인들에 연결된 데이터 구동부; 및 상기 액정패널의 게이트 라인들에 연결되며 일정 시간 중첩되고 순차적으로 위상이 지연되는 다수의 게이트 시프트 클록신호들에 기초하여 게이트 신호들을 출력하는 스테이지들을 포함하는 게이트 구동부를 포함하며, 상기 게이트 구동부는 상기 액정패널의 좌측 비표시 영역에 형성된 좌측 게이트 구동부와 우측 비표시 영역에 형성된 우측 게이트 구동부를 포함하며, 상기 좌측 게이트 구동부와 상기 우측 게이트 구동부 중 적어도 하나는 Q노드 및 QB노드를 갖도록 구성되고, 다른 하나는 Q노드만 갖도록 회로의 구성이 비대칭적으로 구성된 스테이지들을 포함하는 액정표시장치를 포함한다.
상기 좌측 게이트 구동부는 상기 Q노드 및 상기 QB노드를 갖도록 구성된 스테이지와 상기 Q노드만 갖도록 구성된 스테이지가 교번하도록 배치되고, 상기 우측 게이트 구동부는 상기 Q노드만 갖도록 구성된 스테이지와 상기 Q노드 및 상기 QB노드를 갖도록 구성된 스테이지가 교번하도록 배치될 수 있다.
상기 Q노드 및 상기 QB노드를 갖도록 구성된 제N스테이지는 상기 Q노드를 충방전시키는 Q노드 충방전부와, 상기 QB노드를 충방전시키는 QB노드 충방전부와, 상기 Q노드의 전위에 대응하여 제N번째 게이트 시프트 클록신호를 상기 제N스테이지의 출력단자로 출력하는 풀업 트랜지스터와, 상기 QB노드의 전위에 대응하여 저전위전압을 상기 제N스테이지의 출력단자로 출력하는 풀다운 트랜지스터를 포함하되, 상기 QB노드 충방전부는 제1저전위전압단자로부터 공급된 제1저전위전압과 제2저전위전압단자로부터 공급된 제2저전위전압 간의 전압차를 이용하여 상기 QB노드의 바이어스 스트레스를 안정화할 수 있다.
상기 Q노드만 갖도록 구성된 제N스테이지는 상기 Q노드를 충방전시키는 Q노드 충방전부와, 상기 Q노드의 전위에 대응하여 제N번째 게이트 시프트 클록신호를 상기 제N스테이지의 출력단자로 출력하는 풀업 트랜지스터를 포함할 수 있다.
상기 Q노드 및 상기 QB노드를 갖도록 구성된 제N스테이지와 상기 Q노드만 갖도록 구성된 제N스테이지는 열화 보상부를 각각 포함하되, 트랜지스터의 구성과 접속 구조가 서로 상이할 수 있다.
상기 Q노드 및 상기 QB노드를 갖도록 구성된 제N스테이지의 Q노드 충방전부는 스타트신호라인 또는 제N-3번째 스테이지의 출력단자에 게이트전극과 제1전극이 공통으로 연결되며 상기 Q노드에 제2전극이 연결된 제1트랜지스터와, 제N+3번째 스테이지의 출력단자에 게이트전극이 연결되고 상기 Q노드에 제1전극이 연결되며 제1저전위전압단자에 제2전극이 연결된 제2트랜지스터와, 상기 QB노드에 게이트전극이 연결되고 상기 Q노드에 제1전극이 연결되며 상기 제1저전위전압단자에 제2전극이 연결된 제3트랜지스터를 포함하고, 상기 Q노드 및 상기 QB노드를 갖도록 구성된 제N스테이지의 QB노드 충방전부는 상기 Q노드에 게이트전극이 연결되고 상기 QB노드에 제1전극이 연결되며 상기 제1저전위전압단자에 제2전극이 연결된 제4트랜지스터와, 상기 스타트신호라인 또는 상기 제N-3번째 스테이지의 출력단자에 게이트전극이 연결되고 상기 QB노드에 제1전극이 연결되며 제2저전위전압단자에 제2전극이 연결된 제5트랜지스터와, 제N-3번째 클록신호라인에 게이트전극이 연결되고 제2고전위전압단자에 제1전극이 연결되며 상기 QB노드에 제2전극이 연결된 제6트랜지스터를 포함하고, 상기 Q노드 및 상기 QB노드를 갖도록 구성된 제N스테이지의 열화 보상부는 제1고전위전압단자에 게이트전극이 연결되고 상기 QB노드에 제1전극이 연결되며 상기 제1저전위전압단자에 제2전극이 연결된 제7트랜지스터와, 리셋신호라인에 게이트전극이 연결되고 상기 제2고전위전압단자에 제1전극이 연결되며 상기 QB노드에 제2전극이 연결된 제8트랜지스터를 포함하며, 상기 제1고전위전압단자에 공급되는 제1고전위전압은 프레임 구간 동안 로직하이와 로직로우로 가변하는 펄스 형태로 스윙하며 입력되고 블랭크 구간 동안 로직하이를 유지할 수 있다.
본 발명은 회로의 신뢰성을 향상시키면서 회로의 구성을 단순화함과 더불어 시프트 레지스터가 차지하는 영역을 최소화하여 고해상도(FHD) 설계시 기판의 면취수가 감소하는 문제를 방지할 수 있는 게이트 구동부 및 이를 이용한 액정표시장치를 제공하는 효과가 있다.
도 1은 본 발명의 제1실시예에 따른 액정표시장치를 개략적으로 나타낸 블록도.
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 회로 구성도.
도 3은 도 1에 도시된 서브 픽셀의 배치 예시도.
도 4는 본 발명의 제1실시예에 따른 액정표시장치의 모듈 구성도.
도 5는 본 발명의 제1실시예에 따른 게이트 구동부를 개략적으로 나타낸 도면.
도 6은 본 발명의 제1실시예에 따른 게이트 구동부의 QB노드 구동 방식을 나타낸 파형도.
도 7은 본 발명의 제1실시예에 따른 게이트 구동부의 스테이지별 블록 구성도.
도 8은 도 7에 도시된 스테이지들에 공급되는 신호를 보여주는 파형도.
도 9는 제N번째 스테이지의 회로 구성도.
도 10은 도 9의 변형된 예에 따른 제N번째 스테이지의 회로 구성도.
도 11은 본 발명의 제2실시예에 따른 게이트 구동부를 개략적으로 나타낸 도면.
도 12는 본 발명의 제2실시예에 따른 게이트 구동부의 QB노드 구동 방식을 나타낸 파형도.
도 13은 표시영역의 좌측 게이트 구동부에 포함된 제N번째 스테이지의 회로 구성도.
도 14는 표시영역의 우측 게이트 구동부에 포함된 제N번째 스테이지의 회로 구성도.
도 15 및 도 16은 본 발명의 제2실시예에 따른 게이트 구동부의 레이아웃 예시도들.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
<제1실시예>
도 1은 본 발명의 제1실시예에 따른 액정표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 회로 구성도이며, 도 3은 도 1에 도시된 서브 픽셀의 배치 예시도이고, 도 4는 본 발명의 제1실시예에 따른 액정표시장치의 모듈 구성도이다.
도 1에 도시된 바와 같이, 본 발명의 제1실시예에 따른 액정표시장치에는 타이밍 제어부(130), 게이트 구동부(140a, 140b), 데이터 구동부(150), 액정패널(160) 및 백라이트 유닛(170)이 포함된다.
타이밍 제어부(130)는 외부로부터 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 클록신호, 데이터 신호 등을 공급받는다. 타이밍 제어부(130)는 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 클록신호 등의 타이밍신호를 이용하여 데이터 구동부(150)와 게이트 구동부(140a, 140b)의 동작 타이밍을 제어한다. 타이밍 제어부(130)는 1 수평기간의 데이터 인에이블 신호를 카운트하여 프레임기간을 판단할 수 있으므로 외부로부터 공급되는 수직 동기신호와 수평 동기신호는 생략될 수 있다.
타이밍 제어부(130)에서 생성되는 제어신호들에는 게이트 구동부(140a, 140b)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(150)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)가 포함될 수 있다. 게이트 타이밍 제어신호(GDC)에는 게이트 스타트신호, 게이트 시프트 클록신호, 게이트 출력 인에이블신호 등이 포함된다. 데이터 타이밍 제어신호(DDC)에는 소스 스타트신호, 소스 샘플링 클록신호, 소스 출력 인에이블신호 등이 포함된다. 타이밍 제어부(130)는 데이터 타이밍 제어신호(DDC)와 함께 데이터 신호(DATA)를 데이터 구동부(150)에 공급한다.
게이트 구동부(140a, 140b)는 타이밍 제어부(130)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트 신호를 출력한다. 게이트 구동부(140a, 140b)는 스타트신호, 게이트 시프트 클록신호들 및 리셋신호들을 출력하는 레벨 시프터와 레벨 시프터로부터 출력된 신호에 대응하여 게이트 신호를 순차적으로 출력하는 스테이지들로 구성된 시프트 레지스터를 포함한다. 게이트 구동부(140a, 140b)는 게이트 라인들(GL)을 통해 액정패널(160)에 게이트 신호를 공급한다. 게이트 구동부(140a, 140b)는 액정패널(160)의 좌측과 우측 비표시 영역에 게이트인패널(Gate In Panel) 방식으로 형성된다. 게이트인패널 방식은 액정패널의 박막 트랜지스터 공정과 함께 게이트 구동부(140a, 140b)의 시프트 레지스터를 박막 트랜지스터 형태로 형성하는 공정을 말한다.
데이터 구동부(150)는 타이밍 제어부(130)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 데이터 신호(DATA)를 샘플링하고 래치하며 감마기준전압을 기반으로 디지털 형태의 데이터 신호를 아날로그 형태의 데이터 신호로 변환하여 출력한다. 데이터 구동부(150)는 데이터 라인들(DL)을 통해 액정패널(160)에 데이터 신호(DATA)를 공급한다. 데이터 구동부(150)는 IC(Integrated Circuit) 형태로 형성된다.
액정패널(160)은 박막 트랜지스터 등이 형성된 하부 기판, 컬러필터 등이 형성된 상부 기판 그리고 이들 사이에 위치하는 액정층으로 구성된다. 하부 기판과 하부 기판의 내부 상층부에는 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 하부 기판의 하부면에는 하부 편광판이 부착되고, 상부 기판의 상부면에는 상부 편광판이 부착된다. 액정패널(160)은 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다.
액정패널(160)은 게이트 구동부(140a, 140b)로부터 공급된 게이트 신호와 데이터 구동부(150)로부터 공급된 데이터 신호(DATA)에 대응하여 영상을 표시한다. 액정패널(160)은 백라이트유닛(170)을 통해 제공된 광을 제어하는 서브 픽셀들이 포함된다.
도 2에 도시된 바와 같이, 하나의 서브 픽셀(SP)에는 박막 트랜지스터(TFT), 스토리지 커패시터(Cst) 및 액정층(Clc)이 포함된다. 박막 트랜지스터(TFT)의 게이트전극은 게이트 라인(GL1)에 연결되고 소오스전극은 데이터 라인(DL1)에 연결된다. 스토리지 커패시터(Cst)는 박막 트랜지스터(TFT)의 드레인전극에 일단이 연결되고 공통전압라인(Vcom)에 타단이 연결된다. 액정층(Clc)은 박막 트랜지스터(TFT)의 드레인전극에 연결된 화소전극(1)과 공통전극(2, Vcom) 사이에 형성된다.
백라이트유닛(170)은 액정패널(160)에 빛을 제공한다. 백라이트유닛(170)은 발광다이오드(이하 LED), LED를 구동하는 LED구동부, LED로부터 출사된 광을 면광원으로 변환시키는 도광판, 도광판으로부터 출사된 광을 집광 및 확산하는 광학시트류 등이 포함된다. 백라이트유닛(170)은 LED뿐만 아니라 다른 광원을 이용하는 방식으로 액정패널(160)에 빛을 제공할 수 있다.
도 3에 도시된 바와 같이, 액정패널에 형성된 서브 픽셀들은 데이터 라인을 1/2로 감소시키고 게이트 라인을 2배 증가시키는 형태로 구성된다. 액정패널은 2개의 게이트라인들(G1,G2)에 의해 선택적으로 구동되는 기수번째 수평 라인(HOL)에 배치된 서브 픽셀들과, 2개의 게이트라인들(G3,G4)에 의해 선택적으로 구동되는 우수번째 수평 라인(HEL)에 배치된 서브 픽셀들을 포함한다. 기수번째 수평 라인(HOL)에 배치된 서브 픽셀들은 2개씩 짝을 지어 1개의 데이터 라인을 공유한다. 마찬가지로, 우수번째 수평 라인(HEL)에 배치된 서브 픽셀들은 2개씩 짝을 지어 1개의 데이터 라인을 공유한다.
기수번째 수평 라인(HOL)에서 수평으로 이웃한 4개의 화소들(SP1, SP2, SP3, SP4)과 우수번째 수평 라인(HEL)에서 수평으로 이웃한 4개의 화소들(SP5, SP6, SP7, SP8)의 접속 구조를 살펴보면 다음과 같다. 다만, 이하의 배치 및 접속 구조는 데이터 라인을 1/2로 감소시키고 게이트 라인을 2배 증가시키는 형태로 구성된 액정패널에 대한 이해를 돕기 위한 것일 뿐 본 발명은 이에 한정되지 않는다.
제1 내지 제8서브 픽셀들(SP1 ~ SP8)에 선택적으로 접속되는 데이터 라인들은 제2데이터 라인(D2)을 사이에 두고 좌우에 배치된 제1데이터 라인(D1)과 제3데이터 라인(D3)을 포함한다. 제1 내지 제8서브 픽셀들(SP1 ~ SP8)에 선택적으로 접속되는 게이트 그룹들은 제1게이트라인(G1)을 포함한 제1게이트 그룹과, 제1게이트라인(G1) 아래의 제2게이트라인(G2)을 포함한 제2게이트 그룹과, 제2 게이트라인(G2) 아래의 제3게이트라인을 포함한 제3게이트 그룹과, 제3게이트라인(G3) 아래의 제4게이트라인을 포함한 제4 게이트 그룹을 포함한다.
기수번째 수평 라인(HOL)에는 수평으로 이웃한 제1 내지 제4서브 픽셀들(SP1, SP2, SP3, SP4)가 배치되고, 우수번째 수평 라인(HEL)에는 수평으로 이웃한 제5 내지 제8서브 픽셀들(SP5, SP6, SP7, SP8)가 배치된다.
구체적으로, 제1서브 픽셀(SP1)은 트랜지스터(TFT)를 통해 제1데이터 라인(D1)과 제2게이트 라인(G2)에 접속되고, 제2서브 픽셀(SP2)은 제1서브 픽셀(SP1)의 우측에 배치되며 트랜지스터(TFT)를 통해 제2데이터 라인(D2)과 제1게이트 라인(G1)에 접속되고, 제3서브 픽셀(SP3)은 제2서브 픽셀(SP2)의 우측에 배치되며 트랜지스터(TFT)를 통해 제3데이터 라인(D3)과 제1게이트 라인(G1)에 접속되고, 제4서브 픽셀(SP4)은 제3서브 픽셀(SP3)의 우측에 배치되며 트랜지스터(TFT)를 통해 제2데이터 라인(D2)과 제2게이트 라인(G2)에 접속된다.
그리고, 제5서브 픽셀(SP5)은 제1서브 픽셀(SP1)의 하측에 배치되며 트랜지스터(TFT)를 통해 제2데이터 라인(D2)과 제3게이트 라인(G2)에 접속되고, 제6서브 픽셀(SP6)은 제2서브 픽셀(SP2)의 하측과 제5서브 픽셀(SP5)의 우측에 배치되며 트랜지스터(TFT)를 통해 제1데이터 라인(D1)과 제4게이트 라인(G4)에 접속되고, 제7서브 픽셀(SP7)은 제3서브 픽셀(SP3)의 하측과 제6서브 픽셀(SP6)의 우측에 배치되며 트랜지스터(TFT)를 통해 제2데이터 라인(D2)과 제4게이트 라인(G4)에 접속되고, 제8서브 픽셀(SP8)은 제4서브 픽셀(SP4)의 하측과 제7서브 픽셀(SP7)의 우측에 배치되며 트랜지스터(TFT)를 통해 제3데이터 라인(D3)과 제3게이트 라인(G3)에 접속된다.
도 4에 도시된 바와 같이, 게이트 구동부(140a, 140b)는 액정패널(160)의 표시영역(AA)의 외곽에 위치하는 좌측 및 우측 비표시 영역(NA)에 형성된다. 그리고 데이터 구동부(150a ~ 150c)는 각기 다른 연성기판(155a ~ 155c)에 IC 형태로 실장된다. 연성기판(155a ~ 155c)은 액정패널(160)의 패드부와 인쇄회로기판(135)의 패드부에 접속된다. 타이밍 제어부(130)는 인쇄회로기판(135)에 IC 형태로 실장되며, 연성기판(155a ~ 155c)에 실장된 데이터 구동부(150a ~ 150c)와 액정패널(160)에 GIP 형태로 형성된 게이트 구동부(140a, 140b)를 제어한다.
한편, 게이트 구동부와 데이터 라인을 1/2로 감소시키고 게이트 라인을 2배 증가시키는 형태로 구현된 액정패널을 결합하여 고해상도(FHD)로 설계하면 게이트 구동부를 형성하기 위한 영역이 증가하고 액정패널 제작시 기판의 면취수가 감소하는 문제가 있다.
본 발명의 제1실시예는 이와 같은 문제를 개선하기 위해 게이트 구동부를 다음과 같이 설계한다.
도 5는 본 발명의 제1실시예에 따른 게이트 구동부를 개략적으로 나타낸 도면이고, 도 6은 본 발명의 제1실시예에 따른 게이트 구동부의 QB노드 구동 방식을 나타낸 파형도이다.
도 5에 도시된 바와 같이, 표시영역(AA)의 좌측과 우측에 좌측 게이트 구동부(140a)와 우측 게이트 구동부(140b)를 배치한다. 좌측 게이트 구동부(140a)와 우측 게이트 구동부(140b)는 QB노드(QB1, QB2)가 개별 구동하되, 도 6에 도시된 바와 같이, 좌측 및 우측 게이트 구동부(140a, 140b)의 QB노드(QB1, QB2)의 구동 조건을 달리한다. 구체적으로, 좌측 게이트 구동부(140a)와 우측 게이트 구동부(140b)의 QB노드(QB1, QB2)는 프레임 구간(Frame time) 동안 클록신호(QB Driving Signal)를 기반으로 구동하는 노드와 블랭크 구간(Blank time) 동안 리셋 구동을 하는 노드로 구분되어 동작한다.
예컨대, 좌측 게이트 구동부(140a)의 QB1노드(QB1)는 프레임 구간(Frame time) 동안 클록신호(QB Driving Signal)를 기반으로 구동하며 블랭크 구간(Blank time) 동안 리셋 구동을 한다. 우측 게이트 구동부(140b)의 QB1노드(QB1) 또한 좌측 게이트 구동부(140a)의 QB1노드(QB1)와 대칭 구동으로 하므로 프레임 구간(Frame time) 동안 클록신호(QB Driving Signal)를 기반으로 구동하며 블랭크 구간(Blank time) 동안 리셋 구동을 한다.
이와 같은 형태로, 좌측 및 우측 게이트 구동부(140a, 140b)의 QB1노드(QB1)가 대칭하며 블랭크 구간(Blank time) 동안 리셋 구동을 하면, 트랜지스터(TFT)의 스트레스 릴렉세이션(stress relaxation)을 통해 QB노드(QB1, QB2)의 신뢰성을 확보할 수 있게 된다.
본 발명의 제1실시예에 따른 게이트 구동부에 대해 더욱 자세히 설명하면 다음과 같다.
도 7은 본 발명의 제1실시예에 따른 게이트 구동부의 스테이지별 블록 구성도이고, 도 8은 도 7에 도시된 스테이지들에 공급되는 신호를 보여주는 파형도이며, 도 9는 제N번째 스테이지의 회로 구성도이고, 도 10은 도 9의 변형된 예에 따른 제N번째 스테이지의 회로 구성도이다.
도 7 및 도 8에 도시된 바와 같이, 본 발명의 제1실시예에 따른 게이트 구동부에는 시프트 레지스터를 구성하는 스테이지들(STG N-3 ~ STG N+3)이 포함된다. 스테이지들(STG N-3 ~ STG N+3)은 출력단을 통해 게이트 신호들(Vout 1 ~ Vout 7)을 출력한다. 게이트 신호들(Vout 1 ~ Vout 7)은 순차적으로 스캔 하이전압을 출력한 이후 스캔 로우전압을 유지하는 형태로 생성된다.
스테이지들(STG N-3 ~ STG N+3)은 전전전단의 출력단을 통해 출력된 게이트 신호를 스타트신호로 이용한다. 스테이지들(STG N-3 ~ STG N+3)은 다다다음단의 출력단을 통해 출력된 게이트 신호를 Q노드의 방전신호로 이용한다. 예컨대, 제N번째 스테이지(STG N)는 제N-3번째 스테이지(STG N-3)의 출력단을 통해 출력된 게이트 신호(Vout1)를 스타트신호로 이용하고, 제N+3번째 스테이지(STG N+3)의 출력단을 통해 출력된 게이트 신호(Vout7)를 Q노드의 방전신호로 이용한다.
스테이지들(STG N-3 ~ STG N+3)에는 일정 시간만큼 중첩(대략 2 수평시간)되고 순차적으로 위상이 지연되는 6상의 게이트 시프트 클록신호들(clk1 ~ clk6) 중 적어도 하나가 입력된다.
도 9에 도시된 바와 같이, 제N번째 스테이지에는 Q1노드(Q1)를 충방전하는 Q1노드 충방전부(W1, W3N, W9), QB1노드(QB1)를 충방전하는 QB1노드 충방전부(W2, W8, W5), 열화 보상부(W8N, W2R), 풀업 트랜지스터(W6) 및 풀다운 트랜지스터(W7, W7N)가 포함된다.
제N번째 스테이지의 다음 단에 위치하는 제N+1번째 스테이지의 회로 구성 또한 제N번째 스테이지와 동일하다. 그러므로, 제N+1번째 스테이지에 포함된 Q2노드 충방전부(W1, W3N, W9), QB2노드 충방전부 (W2, W8, W5), 열화 보상부(W8N, W2R), 풀업 트랜지스터(W6) 및 풀다운 트랜지스터(W7, W7N)의 접속 구조에 대한 설명은 제N번째 스테이지를 참조한다.
제N번째 스테이지와 같이 구성된 시프트 레지스터는 제N번째 클록신호라인(CLK #N)으로부터 6상의 게이트 시프트 클록신호들 중 적어도 하나를 공급받음은 물론이고 제1 및 제2고전위전압단자(Vdd_R, Vdd), 제1 및 제2저전위전압단자(Vss1, Vss2) 및 리셋신호라인(Rst)으로부터 제1 및 제2고전위전압, 제1 및 제2저전위전압, 리셋신호(rst)를 공급받는다.
제1 및 제2고전위전압단자(Vdd_R, Vdd)로부터 공급되는 제1 및 제2고전위전압은 동일한 고전위 레벨을 갖는다. 다만, 제1고전위전압단자(Vdd_R)로부터 출력되는 제1고전위전압(Vdd_reset)은 프레임 구간과 블랭크 구간으로 구분되어 전압 레벨이 스윙한다. 제1고전위전압(Vdd_reset)은 프레임 구간 동안 로직하이와 로직로우로 가변하는 펄스 형태로 스윙하며 입력되고 블랭크 구간 동안 로직하이를 유지한다. 제1 및 제2저전위전압단자(Vss1, Vss2)로부터 공급되는 제1 및 제2저전위전압은 상이한 레벨을 갖는다. 제1 및 제2저전위전압은 QB1노드(QB1)의 바이어스 스트레스를 보상할 수 있는 네거티브 전압 레벨을 갖는다. 제1 및 제2저전위전압은 대략 -2 V 이상의 전압차를 가질 수 있나 이에 한정되지 않는다.
Q1노드 충방전부(W1, W3N, W9)는 Q1노드(Q1)를 충방전하는 역할을 한다. Q1노드 충방전부(W1, W3N, W9)에는 제1트랜지스터(W1), 제2트랜지스터(W3N) 및 제3트랜지스터(W9)가 포함된다.
제1트랜지스터(W1)는 스타트신호라인(Vst) 또는 제N-3번째 스테이지의 출력단자(Vout #N-3)에 게이트전극과 제1전극이 공통으로 연결되며 Q1노드(Q1)에 제2전극이 연결된다. 제1트랜지스터(W1)는 스타트신호 또는 제N-3번째 스테이지의 출력단자(Vout #N-3)로부터 출력된 게이트 신호에 대응하여 Q1노드(Q1)를 충전하는 역할을 한다.
제2트랜지스터(W3N)는 제N+3번째 스테이지의 출력단자(Vout #N+3)에 게이트전극이 연결되고 Q1노드(Q1)에 제1전극이 연결되며 제1저전위전압단자(Vss1)에 제2전극이 연결된다. 제2트랜지스터(W3N)는 제N+3번째 스테이지의 출력단자(Vout #N+3)로부터 출력된 게이트 신호에 대응하여 Q1노드(Q1)를 제1저전위전압으로 방전하는 역할을 한다.
제3트랜지스터(W9)는 QB1노드(QB1)에 게이트전극이 연결되고 Q1노드(Q1)에 제1전극이 연결되며 제1저전위전압단자(Vss1)에 제2전극이 연결된다. 제3트랜지스터(W9)는 QB1노드(QB1)의 전위에 대응하여 Q1노드(Q1)를 제1저전위전압으로 방전하는 역할을 한다.
QB1노드 충방전부(W8, W5, W2)는 QB1노드(QB1)를 충방전하는 역할을 한다. QB1노드 충방전부(W8, W5, W2)에는 제4트랜지스터(W8), 제5트랜지스터(W5) 및 제6트랜지스터(W2)가 포함된다.
제4트랜지스터(W8)는 Q1노드(Q1)에 게이트전극이 연결되고 QB1노드(QB1)에 제1전극이 연결되며 제1저전위전압단자(Vss1)에 제2전극이 연결된다. 제4트랜지스터(W8)는 Q1노드(Q1)의 전위에 대응하여 QB1노드(QB1)를 방전하는 역할을 한다.
제5트랜지스터(W5)는 스타트신호라인(Vst) 또는 제N-3번째 스테이지의 출력단자(Vout #N-3)에 게이트전극이 연결되고 QB1노드(QB1)에 제1전극이 연결되며 제2저전위전압단자(Vss2)에 제2전극이 연결된다. 제5트랜지스터(W5)는 스타트신호 또는 제N-3번째 스테이지의 출력단자(Vout #N-3)로부터 출력된 게이트 신호에 대응하여 QB1노드(QB1)를 제2저전위전압으로 방전하는 역할을 한다.
제6트랜지스터(W2)는 제N-3번째 클록신호라인(CLK #N-3)에 게이트전극이 연결되고 제2고전위전압단자(Vdd)에 제1전극이 연결되며 QB1노드(QB1)에 제2전극이 연결된다. 제6트랜지스터(W2)는 제N-3번째 클록신호라인(CLK #N-3)의 신호에 대응하여 QB1노드(QB1)를 충전하는 역할을 한다.
열화 보상부(W8N, W2R)에는 제7트랜지스터(W8N) 및 제8트랜지스터(W2R)가 포함된다. 트랜지스터들의 문턱전압은 포지티브 바이어스 스트레스(Positive bias stress; PBTS)의 누적량에 비례하여 (+) 방향으로 시프트되거나 네거티브 바이어스 스트레스(Negative bias stress; NBTS)의 누적량에 비례하여 (-) 방향으로 시쉬프트된다.
QB1노드(QB1)의 전위에 대응하여 스위칭되는 트랜지스터들의 게이트전극에는 포지티브 바이어스 스트레스(PBTS)가 쌓인다. 이러한 PBTS는 구동시간의 경과에 비례하여 증가함으로써 해당 트랜지스터들을 열화시킨다. 이와 같은 이유로 열화 보상부(W2, W2R)는 QB1노드(QB1)의 전위에 대응하여 스위칭되는 트랜지스터들의 바이어스 스트레스(bias stress)를 릴렉세이션하는 역할을 한다.
제7트랜지스터(W8N)는 제1고전위전압단자(Vdd_R)에 게이트전극이 연결되고 QB1노드(QB1)에 제1전극이 연결되며 제1저전위전압단자(Vss1)에 제2전극이 연결된다. 제6트랜지스터(W8N)는 제1고전위전압단자(Vdd_R)의 전압에 대응하여 QB1노드(QB1)를 제1저전위전압으로 유지하는 역할을 한다.
제8트랜지스터(W2R)는 리셋신호라인(Rst)에 게이트전극이 연결되고 제2고전위전압단자(Vdd)에 제1전극이 연결되며 QB1노드(QB1)에 제2전극이 연결된다. 제8트랜지스터(W2R)는 리셋신호라인(Rst)으로부터 공급된 리셋신호에 대응하여 Q1노드(Q1)를 리셋하는 역할을 한다. 그 이유는 제8트랜지스터(W2R)가 턴온되면 QB1노드(QB1)가 충전되고 이로 인하여 제3트랜지스터(W9)가 턴온되며, 제3트랜지스터(W9)가 턴온되면 Q1노드(Q1)는 제1저전위전압으로 방전되기 때문이다.
풀업 트랜지스터(W6)는 제N번째 스테이지의 출력단자로부터 게이트 하이전압에 대응하는 게이트 신호를 출력하는 역할을 한다. 풀업 트랜지스터(W6)는 Q1노드(Q1)에 게이트전극이 연결되고 제N번째 클록신호라인(CLK #N)에 제1전극이 연결되며 제N번째 스테이지의 출력단자에 제2전극이 연결된다. 풀업 트랜지스터(W6)는 Q1노드(Q1)의 전위에 대응하여 제N번째 클록신호라인(CLK #N)으로부터 공급된 게이트 시프트 클록신호를 게이트 신호로 출력하는 역할을 한다.
풀다운 트랜지스터(W7, W7N)는 제N번째 스테이지의 출력단자로부터 게이트 로우전압에 대응하는 게이트 신호를 출력하는 역할을 한다. 풀다운 트랜지스터(W7, W7N)에는 제1풀다운 트랜지스터(W7) 및 제2풀다운 트랜지스터(W7N)이 포함된다. 제1풀다운 트랜지스터(W7)는 QB1노드(QB1)에 게이트전극이 연결되고 제N번째 스테이지의 출력단자에 제1전극이 연결되며 제2저전위전압단자(Vss2)에 제2전극이 연결된다. 제1풀다운 트랜지스터(W7)는 QB1노드(QB1)의 전위에 대응하여 제2저전위전압단자(Vss2)로부터 공급된 제2저전위전압을 게이트 신호로 출력하는 역할을 한다.
제2풀다운 트랜지스터(W7N)는 제1고전위전압단자(Vdd_R)에 게이트전극이 연결되고 제N번째 스테이지의 출력단자에 제1전극이 연결되며 제2저전위전압단자(Vss2)에 제2전극이 연결된다. 제2풀다운 트랜지스터(W7N)는 제1고전위전압단자(Vdd_R)의 전위에 대응하여 제N번째 스테이지의 출력단자의 출력을 유지하는 역할을 한다.
앞서 설명된 바와 같이, 제1고전위전압은 프레임 구간 동안 로직하이와 로직로우로 가변하는 펄스 형태로 스윙하며 입력되고 블랭크 구간 동안 로직하이를 유지한다. 이 때문에, 제2풀다운 트랜지스터(W7N)는 프레임 구간 동안 게이트 신호가 게이트 로우전압으로 유지되도록 동작하고, 블랭크 구간 동안 제1풀다운 트랜지스터(W7)의 게이트전극과 소오스전극 간에 네거티브 전압이 걸리도록 동작한다.
한편, 제1풀다운 트랜지스터(W7)의 경우, 게이트전극에 제1저전위전압이 걸리고 제2전극에는 제2저전위전압이 걸린다. 제1저전위전압과 제2저전위전압은 -2V의 전압 차를 갖는다. 그러므로 제1저전위전압은 -8V로 선택되거나 더 낮은 전압설정이 가능하고 제2저전위전압이 -6V로 선택된 경우, 제1풀다운 트랜지스터(W7)의 게이트/소오스전극에 걸리는 전압(Vgs)은 -2V 이상에 해당하는 전압이 걸리므로 바이어스 스트레스에 대한 영향을 낮출 수 있게 된다.
도 10에 도시된 바와 같이, 변형된 예에 따르면 제N번째 스테이지의 열화 보상부(W8N, W2R, W2A, W2N)에는 제7트랜지스터(W8N), 제8트랜지스터(W2R), 제9트랜지스터(W2A) 및 제10트랜지스터(W2N)가 포함된다. 변형된 예는 제5트랜지스터가 삭제되고 제9트랜지스터(W2A) 및 제10트랜지스터(W2N)가 더 포함된 것을 제외하고는 제1실시예와 동일한 회로 구성을 가지므로 이에 대한 설명은 제1실시예를 참조한다.
제N번째 스테이지의 제6트랜지스터(W2)는 제9트랜지스터(W2A) 및 제10트랜지스터(W2N)에 대응하여 동작한다. 제9트랜지스터(W2A)가 턴온되면 제6트랜지스터(W2)의 게이트전극에는 제2고전위전압이 공급되므로 턴온된다. 제6트랜지스터(W2)가 턴온되면 QB1노드(QB1)는 제2고전위전압으로 유지된다. 제10트랜지스터(W2N)가 턴온되면 제6트랜지스터(W2)의 게이트전극에는 제1저전위전압이 공급되므로 턴오프된다.
제6트랜지스터(W2)는 제9트랜지스터(W2A)의 제2전극과 제10트랜지스터(W2N)의 제1전극에 게이트전극이 연결되고 제2고전위전압단자(Vdd)에 제1전극이 연결되며 QB1노드(QB1)에 제2전극이 연결된다. 제6트랜지스터(W2)는 제9트랜지스터(W2A) 및 제10트랜지스터(W2N)의 온/오프 상태에 대응하여 QB1노드(QB1)를 제2고전위전압으로 유지하는 역할을 한다.
제8트랜지스터(W2R)는 리셋신호라인(Rst)에 게이트전극이 연결되고 제2고전위전압단자(Vdd)에 제1전극이 연결되며 QB1노드(QB1)에 제2전극이 연결된다. 제8트랜지스터(W2R)는 리셋신호라인(Rst)으로부터 공급된 리셋신호에 대응하여 Q1노드(Q1)를 리셋하는 역할을 한다.
제9트랜지스터(W2A)는 제N-3번째 클록신호라인(CLK #N-3)에 게이트전극이 연결되고 제2고전위전압단자(Vdd)에 제1전극이 연결되며 제10트랜지스터(W2N)의 제1전극에 제2전극이 연결된다. 제9트랜지스터(W2A)는 제N-3번째 클록신호라인(CLK #N-3)의 신호에 대응하여 제6트랜지스터(W2)를 턴온하는 역할을 한다.
제10트랜지스터(W2N)는 Q1노드(Q1)에 게이트전극이 연결되고 제9트랜지스터(W2A)의 제2전극에 제1전극이 연결되며 제1저전위전압단자(Vss1)에 제2전극이 연결된다. 제10트랜지스터(W2N)는 Q1노드(Q1)의 전위에 대응하여 제6트랜지스터(W2)를 턴오프하는 역할을 한다.
<제2실시예>
도 11은 본 발명의 제2실시예에 따른 게이트 구동부를 개략적으로 나타낸 도면이고, 도 12는 본 발명의 제2실시예에 따른 게이트 구동부의 QB노드 구동 방식을 나타낸 파형도이다.
도 11에 도시된 바와 같이, 표시영역(AA)의 좌측과 우측에 좌측 게이트 구동부(140a)와 우측 게이트 구동부(140b)를 배치한다. 좌측 게이트 구동부(140a)에는 Q노드(Q1, Q2)와 QB노드(QB1, QB2)가 존재하지만 우측 게이트 구동부(140b)에는 Q노드(Q1, Q2)만 존재한다. 따라서, 좌측 게이트 구동부(140a)의 QB노드(QB1, QB2)만 도 12에 도시된 바와 같은 형태로 구동한다.
구체적으로, 좌측 게이트 구동부(140a)의 QB노드(QB1, QB2)는 프레임 구간(Frame time) 동안 클록신호(QB Driving Signal)를 기반으로 구동하고 블랭크 구간(Blank time) 동안 리셋 구동을 한다.
이와 같은 형태로, 좌측 및 우측 게이트 구동부(140a, 140b) 중 하나의 QB노드를 삭제하고 다른 하나의 QB(QB1, QB2)의 구동 조건을 달리하면, 내부에 포함된 트랜지스터(TFT)의 스트레스 릴렉세이션(stress relaxation)을 통해 QB노드(QB1, QB2)의 신뢰성을 확보할 수 있게 된다. 또한, 좌측 또는 우측 게이트 구동부(140a 또는 140b) 중 하나의 QB노드를 삭제하므로 회로 구성의 최소화로 게이트 구동부가 차지하는 영역을 좁혀 설계 마진을 확보할 수 있게 된다.
본 발명의 제2실시예에 따른 게이트 구동부에 대해 더욱 자세히 설명하면 다음과 같다.
도 13은 표시영역의 좌측 게이트 구동부에 포함된 제N번째 스테이지의 회로 구성도이고, 도 14는 표시영역의 우측 게이트 구동부에 포함된 제N번째 스테이지의 회로 구성도이며, 도 15 및 도 16은 본 발명의 제2실시예에 따른 게이트 구동부의 레이아웃 예시도들이다.
도 13에 도시된 바와 같이, 좌측 게이트 구동부에 포함된 제N번째 스테이지에는 Q1노드(Q1)를 충방전하는 Q1노드 충방전부(W1, W3N, W9), QB1노드(QB1)를 충방전하는 QB1노드 충방전부(W8, W5, W2), 열화 보상부(W8N, W2R), 풀업 트랜지스터(W6) 및 풀다운 트랜지스터(W7, W7N)가 포함된다.
제N번째 스테이지의 다음 단에 위치하는 제N+1번째 스테이지의 회로 구성 또한 제N번째 스테이지와 동일하다. 그러므로, 제N+1번째 스테이지에 포함된 Q2노드 충방전부(W1, W3N, W9), QB2노드 충방전부(W8, W5, W2), 열화 보상부(W8N, W2R), 풀업 트랜지스터(W6) 및 풀다운 트랜지스터(W7, W7N)의 접속 구조에 대한 설명은 제N번째 스테이지를 참조한다.
제N번째 스테이지와 같이 구성된 시프트 레지스터는 제N번째 클록신호라인(CLK #N)으로부터 6상의 게이트 시프트 클록신호들 중 적어도 하나를 공급받음은 물론이고 제1 및 제2고전위전압단자(Vdd_R, Vdd), 제1 및 제2저전위전압단자(Vss1, Vss2) 및 리셋신호라인(Rst)으로부터 제1 및 제2고전위전압, 제1 및 제2저전위전압, 리셋신호(rst)를 공급받는다.
제1 및 제2고전위전압단자(Vdd_R, Vdd)로부터 공급되는 제1 및 제2고전위전압은 동일한 고전위 레벨을 갖는다. 다만, 제1고전위전압단자(Vdd_R)로부터 출력되는 제1고전위전압(Vdd_reset)은 프레임 구간과 블랭크 구간으로 구분되어 전압 레벨이 스윙한다. 제1고전위전압(Vdd_reset)은 프레임 구간 동안 로직하이와 로직로우로 가변하는 펄스 형태로 스윙하며 입력되고 블랭크 구간 동안 로직하이를 유지한다. 제1 및 제2저전위전압단자(Vss1, Vss2)로부터 공급되는 제1 및 제2저전위전압은 상이한 레벨을 갖는다. 제1 및 제2저전위전압은 QB1노드(QB1)의 바이어스 스트레스를 보상할 수 있는 네거티브 전압 레벨을 갖는다. 제1 및 제2저전위전압은 대략 -2 V 이상의 전압차를 가질 수 있나 이에 한정되지 않는다.
Q1노드 충방전부(W1, W3N, W9)는 Q1노드(Q1)를 충방전하는 역할을 한다. Q1노드 충방전부(W1, W3N, W9)에는 제1트랜지스터(W1), 제2트랜지스터(W3N) 및 제3트랜지스터(W9)가 포함된다.
제1트랜지스터(W1)는 스타트신호라인(Vst) 또는 제N-3번째 스테이지의 출력단자(Vout #N-3)에 게이트전극과 제1전극이 공통으로 연결되며 Q1노드(Q1)에 제2전극이 연결된다. 제1트랜지스터(W1)는 스타트신호 또는 제N-3번째 스테이지의 출력단자(Vout #N-3)로부터 출력된 게이트 신호에 대응하여 Q1노드(Q1)를 충전하는 역할을 한다.
제2트랜지스터(W3N)는 제N+3번째 스테이지의 출력단자(Vout #N+3)에 게이트전극이 연결되고 Q1노드(Q1)에 제1전극이 연결되며 제1저전위전압단자(Vss1)에 제2전극이 연결된다. 제2트랜지스터(W3N)는 제N+3번째 스테이지의 출력단자(Vout #N+3)로부터 출력된 게이트 신호에 대응하여 Q1노드(Q1)를 제1저전위전압으로 방전하는 역할을 한다.
제3트랜지스터(W9)는 QB1노드(QB1)에 게이트전극이 연결되고 Q1노드(Q1)에 제1전극이 연결되며 제1저전위전압단자(Vss1)에 제2전극이 연결된다. 제3트랜지스터(W9)는 QB1노드(QB1)의 전위에 대응하여 Q1노드(Q1)를 제1저전위전압으로 방전하는 역할을 한다.
QB1노드 충방전부(W8, W5, W2)는 QB1노드(QB1)를 충방전하는 역할을 한다. QB1노드 충방전부(W8, W5, W2)에는 제4트랜지스터(W8), 제5트랜지스터(W5) 및 제6트랜지스터(W2)가 포함된다.
제4트랜지스터(W8)는 Q1노드(Q1)에 게이트전극이 연결되고 QB1노드(QB1)에 제1전극이 연결되며 제1저전위전압단자(Vss1)에 제2전극이 연결된다. 제4트랜지스터(W8)는 Q1노드(Q1)의 전위에 대응하여 QB1노드(QB1)를 방전하는 역할을 한다.
제5트랜지스터(W5)는 스타트신호라인(Vst) 또는 제N-3번째 스테이지의 출력단자(Vout #N-3)에 게이트전극이 연결되고 QB1노드(QB1)에 제1전극이 연결되며 제2저전위전압단자(Vss2)에 제2전극이 연결된다. 제5트랜지스터(W5)는 스타트신호 또는 제N-3번째 스테이지의 출력단자(Vout #N-3)로부터 출력된 게이트 신호에 대응하여 QB1노드(QB1)를 제2저전위전압으로 방전하는 역할을 한다.
제6트랜지스터(W2)는 제N-3번째 클록신호라인(CLK #N-3)에 게이트전극이 연결되고 제2고전위전압단자(Vdd)에 제1전극이 연결되며 QB1노드(QB1)에 제2전극이 연결된다. 제6트랜지스터(W2)는 제N-3번째 클록신호라인(CLK #N-3)의 신호에 대응하여 QB1노드(QB1)를 충전하는 역할을 한다.
열화 보상부(W8N, W2R)에는 제7트랜지스터(W8N) 및 제8트랜지스터(W2R)가 포함된다. 트랜지스터들의 문턱전압은 포지티브 바이어스 스트레스(Positive bias stress; PBTS)의 누적량에 비례하여 (+) 방향으로 시프트되거나 네거티브 바이어스 스트레스(Negative bias stress; NBTS)의 누적량에 비례하여 (-) 방향으로 시쉬프트된다.
QB1노드(QB1)의 전위에 대응하여 스위칭되는 트랜지스터들의 게이트전극에는 포지티브 바이어스 스트레스(PBTS)가 쌓인다. 이러한 PBTS는 구동시간의 경과에 비례하여 증가함으로써 해당 트랜지스터들을 열화시킨다. 이와 같은 이유로 열화 보상부(W2, W2R)는 QB1노드(QB1)의 전위에 대응하여 스위칭되는 트랜지스터들의 바이어스 스트레스(bias stress)를 릴렉세이션하는 역할을 한다.
제7트랜지스터(W8N)는 제1고전위전압단자(Vdd_R)에 게이트전극이 연결되고 QB1노드(QB1)에 제1전극이 연결되며 제1저전위전압단자(Vss1)에 제2전극이 연결된다. 제6트랜지스터(W8N)는 제1고전위전압단자(Vdd_R)의 전압에 대응하여 QB1노드(QB1)를 제1저전위전압으로 유지하는 역할을 한다.
제8트랜지스터(W2R)는 리셋신호라인(Rst)에 게이트전극이 연결되고 제2고전위전압단자(Vdd)에 제1전극이 연결되며 QB1노드(QB1)에 제2전극이 연결된다. 제8트랜지스터(W2R)는 리셋신호라인(Rst)으로부터 공급된 리셋신호에 대응하여 Q1노드(Q1)를 리셋하는 역할을 한다. 그 이유는 제8트랜지스터(W2R)가 턴온되면 QB1노드(QB1)가 충전되고 이로 인하여 제3트랜지스터(W9)가 턴온되며, 제3트랜지스터(W9)가 턴온되면 Q1노드(Q1)는 제1저전위전압으로 방전되기 때문이다.
풀업 트랜지스터(W6)는 제N번째 스테이지의 출력단자로부터 게이트 하이전압에 대응하는 게이트 신호를 출력하는 역할을 한다. 풀업 트랜지스터(W6)는 Q1노드(Q1)에 게이트전극이 연결되고 제N번째 클록신호라인(CLK #N)에 제1전극이 연결되며 제N번째 스테이지의 출력단자에 제2전극이 연결된다. 풀업 트랜지스터(W6)는 Q1노드(Q1)의 전위에 대응하여 제N번째 클록신호라인(CLK #N)으로부터 공급된 게이트 시프트 클록신호를 게이트 신호로 출력하는 역할을 한다.
풀다운 트랜지스터(W7, W7N)는 제N번째 스테이지의 출력단자로부터 게이트 로우전압에 대응하는 게이트 신호를 출력하는 역할을 한다. 풀다운 트랜지스터(W7, W7N)에는 제1풀다운 트랜지스터(W7) 및 제2풀다운 트랜지스터(W7N)이 포함된다. 제1풀다운 트랜지스터(W7)는 QB1노드(QB1)에 게이트전극이 연결되고 제N번째 스테이지의 출력단자에 제1전극이 연결되며 제2저전위전압단자(Vss2)에 제2전극이 연결된다. 제1풀다운 트랜지스터(W7)는 QB1노드(QB1)의 전위에 대응하여 제2저전위전압단자(Vss2)로부터 공급된 제2저전위전압을 게이트 신호로 출력하는 역할을 한다.
제2풀다운 트랜지스터(W7N)는 제1고전위전압단자(Vdd_R)에 게이트전극이 연결되고 제N번째 스테이지의 출력단자에 제1전극이 연결되며 제2저전위전압단자(Vss2)에 제2전극이 연결된다. 제2풀다운 트랜지스터(W7N)는 제1고전위전압단자(Vdd_R)의 전위에 대응하여 제N번째 스테이지의 출력단자의 출력을 유지하는 역할을 한다.
앞서 설명된 바와 같이, 제1고전위전압은 프레임 구간 동안 로직하이와 로직로우로 가변하는 펄스 형태로 스윙하며 입력되고 블랭크 구간 동안 로직하이를 유지한다. 이 때문에, 제2풀다운 트랜지스터(W7N)는 프레임 구간 동안 게이트 신호가 게이트 로우전압으로 유지되도록 동작하고, 블랭크 구간 동안 제1풀다운 트랜지스터(W7)의 게이트전극과 소오스전극 간에 네거티브 전압이 걸리도록 동작한다.
한편, 제1풀다운 트랜지스터(W7)의 경우, 게이트전극에 제1저전위전압이 걸리고 제2전극에는 제2저전위전압이 걸린다. 제1저전위전압과 제2저전위전압은 -2V 이상의 전압 차를 갖는다. 그러므로 제1저전위전압은 -8V로 선택되거나 더 낮은 전압설정이 가능하고 제2저전위전압이 -6V로 선택된 경우, 제1풀다운 트랜지스터(W7)의 게이트/소오스전극에 걸리는 전압(Vgs)은 -2V 이상에 해당하는 전압이 걸리므로 바이어스 스트레스에 대한 영향을 낮출 수 있게 된다.
도 14에 도시된 바와 같이, 우측 게이트 구동부에 포함된 제N번째 스테이지에는 Q1노드(Q1)를 충방전하는 Q1노드 충방전부(W1, W3N, W9, W8_O, W2, W2A, W2N), 열화 보상부(W2R) 및 풀업 트랜지스터(W6_O)가 포함된다.
제N번째 스테이지의 다음 단에 위치하는 제N+1번째 스테이지의 회로 구성 또한 제N번째 스테이지와 동일하다. 그러므로, 제N+1번째 스테이지에 포함된 Q1노드 충방전부(W1, W3N, W9, W8_E, W2, W2A, W2N), 열화 보상부(W2R) 및 풀업 트랜지스터(W6_E)의 접속 구조에 대한 설명은 제N번째 스테이지를 참조한다.
제N번째 스테이지와 같이 구성된 시프트 레지스터는 제1번째 클록신호라인(CLK1)으로부터 게이트 시프트 클록신호를 공급받음은 물론이고 제2고전위전압단자(Vdd), 제1저전위전압단자(Vss1) 및 리셋신호라인(Rst)으로부터 제2고전위전압, 제1저전위전압 및 리셋신호를 공급받는다.
Q1노드 충방전부(W1, W3N, W9, W8_O, W2, W2A, W2N)는 Q1노드(Q1)를 충방전하는 역할을 한다. Q1노드 충방전부(W1, W3N, W9, W8_O, W2, W2A, W2N)에는 제1트랜지스터(W1), 제2트랜지스터(W3N), 제3트랜지스터(W9), 제4트랜지스터(W8_O), 제6트랜지스터(W2), 제9트랜지스터(W2A) 및 제10트랜지스터(W2N)가 포함된다.
제1트랜지스터(W1)는 스타트신호라인(Vst) 또는 제N-3번째 스테이지의 출력단자(Vout #N-3)에 게이트전극이 연결되고 제2고전위전압단자(Vdd)에 제1전극이 연결되며 Q1노드(Q1)에 제2전극이 연결된다. 제1트랜지스터(W1)는 스타트신호 또는 제N-3번째 스테이지의 출력단자(Vout #N-3)로부터 출력된 게이트 신호에 대응하여 Q1노드(Q1)를 충전하는 역할을 한다.
제2트랜지스터(W3N)는 제N+3번째 스테이지의 출력단자(Vout #N+3)에 게이트전극이 연결되고 Q1노드(Q1)에 제1전극이 연결되며 제1저전위전압단자(Vss1)에 제2전극이 연결된다. 제2트랜지스터(W3N)는 제N+3번째 스테이지의 출력단자(Vout #N+3)로부터 출력된 게이트 신호에 대응하여 Q1노드(Q1)를 제1저전위전압으로 방전하는 역할을 한다.
제3트랜지스터(W9)는 제1노드(A1)에 게이트전극이 연결되고 Q1노드(Q1)에 제1전극이 연결되며 제1저전위전압단자(Vss1)에 제2전극이 연결된다. 제3트랜지스터(W9)는 제1노드(A1)의 전위에 대응하여 Q1노드(Q1)를 제1저전위전압으로 방전하는 역할을 한다. 제1노드(A1)의 전위는 제4트랜지스터(W8_O)에 의해 방전되거나 제7트랜지스터(W2)에 의해 충전된다.
제4트랜지스터(W8_O)는 Q1노드(Q1)에 게이트전극이 연결되고 제1노드(A1)에 제1전극이 연결되며 제1저전위전압단자(Vss1)에 제2전극이 연결된다. 제4트랜지스터(W8_O)는 Q1노드(Q1)의 전위에 대응하여 제1노드(A1)를 방전하는 역할을 한다.
제6트랜지스터(W2)는 제9트랜지스터(W2A) 및 제10트랜지스터(W2N)에 대응하여 동작한다. 제9트랜지스터(W2A)가 턴온되면 제6트랜지스터(W2)의 게이트전극에는 제2고전위전압이 공급되므로 턴온된다. 제6트랜지스터(W2)가 턴온되면 제1노드(A1)는 제2고전위전압으로 유지된다. 제10트랜지스터(W2N)가 턴온되면 제6트랜지스터(W2)의 게이트전극에는 제1저전위전압이 공급되므로 턴오프된다.
제6트랜지스터(W2)는 제9트랜지스터(W2A)의 제2전극과 제10트랜지스터(W2N)의 제1전극에 게이트전극이 연결되고 제2고전위전압단자(Vdd)에 제1전극이 연결되며 제1노드(A1)에 제2전극이 연결된다. 제6트랜지스터(W2)는 제9트랜지스터(W2A) 및 제10트랜지스터(W2N)의 온/오프 상태에 대응하여 제1노드(A1)를 제2고전위전압으로 충전하는 역할을 한다.
제9트랜지스터(W2A)는 제N-3번째 클록신호라인(CLK #N-3)에 게이트전극이 연결되고 제2고전위전압단자(Vdd)에 제1전극이 연결되며 제10트랜지스터(W2N)의 제1전극에 제2전극이 연결된다. 제9트랜지스터(W2A)는 제N-3번째 클록신호라인(CLK #N-3)으로부터 출력된 신호에 대응하여 제6트랜지스터(W2)를 턴온하는 역할을 한다.
제10트랜지스터(W2N)는 Q1노드(Q1)에 게이트전극이 연결되고 제9트랜지스터(W2A)의 제2전극에 제1전극이 연결되며 제1저전위전압단자(Vss1)에 제2전극이 연결된다. 제10트랜지스터(W2N)는 Q1노드(Q1)의 전위에 대응하여 제6트랜지스터(W2)를 턴오프하는 역할을 한다.
열화 보상부(W2R)는 Q1노드(Q1)의 바이어스 스트레스(bias stress)를 릴렉세이션하는 역할을 한다. 열화 보상부(W2R)에는 제8트랜지스터(W2R)가 포함된다.
제8트랜지스터(W2R)는 리셋신호라인(Rst)에 게이트전극이 연결되고 제1노드(A1)에 제1전극이 연결되며 제1저전위전압단자(Vss1)에 제2전극이 연결된다. 제8트랜지스터(W2R)는 리셋신호라인(Rst)으로부터 공급된 리셋신호에 대응하여 제1노드(A1)를 충전상태로 유지하거나 리셋하는 역할을 한다.
풀업 트랜지스터(W6_O)는 제N번째 스테이지의 출력단자로부터 게이트 하이전압에 대응하는 게이트 신호를 출력하는 역할을 한다. 풀업 트랜지스터(W6_O)는 Q1노드(Q1)에 게이트전극이 연결되고 제N번째 클록신호라인(CLK #N)에 제1전극이 연결되며 제N번째 스테이지의 출력단자에 제2전극이 연결된다. 풀업 트랜지스터(W6_O)는 Q1노드(Q1)의 전위에 대응하여 제N번째 클록신호라인(CLK #N)으로부터 공급된 게이트 시프트 클록신호를 게이트 신호로 출력하는 역할을 한다.
한편, 위의 설명에서는 표시영역의 좌측 게이트 구동부에 포함된 제N번째 스테이지에 Q노드 및 QB노드가 존재하고, 표시영역의 우측 게이트 구동부에 포함된 제N번째 스테이지에 Q노드만 존재하는 것을 일례로 설명한다. 하지만, 좌측 게이트 구동부에 포함된 제N번째 스테이지에 Q노드만 존재하고, 표시영역의 우측 게이트 구동부에 포함된 제N번째 스테이지에 Q노드 및 QB노드가 존재할 수도 있다. 또한, 표시영역의 좌측 게이트 구동부와 우측 게이트 구동부는 Q노드 및 QB노드가 존재하는 스테이지와 Q노드만 존재하는 스테이지가 교번하는 형태로 구성될 수도 있다.
도 15에 도시된 바와 같이, 좌측 게이트 구동부(140a)에 포함된 좌측 스테이지들(STG1L ~ STG4L)은 Q노드 및 QB노드가 존재하는 스테이지와 Q노드만 존재하는 스테이지가 교번하도록 구성된다. 예컨대, 좌측 게이트 구동부(140a)는 제1좌측 스테이지(STG1L)에 Q노드 및 QB노드가 존재하고, 제2좌측 스테이지(STG2L)에 Q노드만 존재하고, 제3좌측 스테이지(STG3L)에 Q노드 및 QB노드가 존재하고, 제4좌측 스테이지(STG4L)에 Q노드만 존재하는 형태가 반복된다.
우측 게이트 구동부(140b)에 포함된 우측 스테이지들(STG1R ~ STG4R)은 Q노드만 존재하는 스테이지와 Q노드 및 QB노드가 존재하는 스테이지가 교번하도록 구성된다. 예컨대, 우측 게이트 구동부는 제1우측 스테이지(STG1R)에 Q노드만 존재하고, 제2우측 스테이지(STG2R)에 Q노드 및 QB노드가 존재하고, 제3우측 스테이지(STG3R)에 Q노드만 존재하고, 제4우측 스테이지(STG4R)에 Q노드 및 QB노드가 존재하는 형태가 반복된다.
도 15에 도시된 바와 같이, 좌측 게이트 구동부(140a)에 포함된 좌측 스테이지들(STG1L ~ STG4L)은 Q노드만 존재하는 스테이지와 Q노드 및 QB노드가 존재하는 스테이지가 교번하도록 구성된다. 예컨대, 좌측 게이트 구동부(140a)는 제1좌측 스테이지(STG1L)에 Q노드만 존재하고, 제2좌측 스테이지(STG2L)에 Q노드 및 QB노드가 존재하고, 제3좌측 스테이지(STG3L)에 Q노드만 존재하고, 제4좌측 스테이지(STG4L)에 Q노드 및 QB노드가 존재하는 형태가 반복된다.
우측 게이트 구동부(140b)에 포함된 우측 스테이지들(STG1R ~ STG4R)은 Q노드 및 QB노드가 존재하는 스테이지와 Q노드만 존재하는 스테이지가 교번하도록 구성된다. 예컨대, 우측 게이트 구동부는 제1우측 스테이지(STG1R)에 Q노드 및 QB노드가 존재하고, 제2우측 스테이지(STG2R)에 Q노드만 존재하고, 제3우측 스테이지(STG3R)에 Q노드 및 QB노드가 존재하고, 제4우측 스테이지(STG4R)에 Q노드만 존재하는 형태가 반복된다.
Q노드만 존재하는 스테이지는 Q노드 및 QB노드가 존재하는 스테이지보다 좁은 영역을 차지하게 된다. 구체적으로 Q노드만 존재하는 스테이지는 Q노드 및 QB노드가 존재하는 스테이지보다 트랜지스터의 개수가 적으므로 세로 영역의 폭이 좁게 형성된다.
앞서 설명한 바와 같이 좌 우측 게이트 구동부가 비대칭적으로 형성되도록 시프트 레지스터의 회로 구성을 달리하면 트랜지스터의 개수가 감소하므로 게이트 구동부가 차지하는 영역을 좁혀 설계 마진을 확보할 수 있게 된다.
이상 본 발명은 시프트 레지스터를 구성하는 트랜지스터들의 스트레스가 경감되도록 저전위전압을 듀얼로 공급하여 회로의 신뢰성을 향상할 수 있는 게이트 구동부 및 이를 이용한 액정표시장치를 제공하는 효과가 있다. 또한, 본 발명은 회로의 구성을 단순화함과 더불어 이의 배치 구조를 스테이지별로 달리하여 시프트 레지스터가 차지하는 영역을 최소화할 수 있는 게이트 구동부 및 이를 이용한 액정표시장치를 제공하는 효과가 있다. 또한, 본 발명은 고해상도(FHD) 설계시 좌우 대칭 구동하도록 설계된 게이트 구동부와 데이터 라인을 1/2로 감소시키고 게이트 라인을 2배 증가시키는 형태로 액정패널을 구현할 수 있는 게이트 구동부 및 이를 이용한 액정표시장치를 제공하는 효과가 있다. 또한, 본 발명은 고해상도(FHD) 설계시 기판의 면취수가 감소하는 문제를 방지할 수 있는 게이트 구동부 및 이를 이용한 액정표시장치를 제공하는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
130: 타이밍 제어부 140a, 140b: 게이트 구동부
150: 데이터 구동부 160: 액정패널
170: 백라이트 유닛 Q1: Q1노드
QB1: QB1노드 W1, W3N, W9: Q1노드 충방전부
W8, W5, W8N: QB1노드 충방전부 W2, W2R: 열화 보상부
W6: 풀업 트랜지스터 W7, W7N: 풀다운 트랜지스터

Claims (14)

  1. 일정 시간 중첩되고 순차적으로 위상이 지연되는 다수의 게이트 시프트 클록신호들에 기초하여 게이트 신호들을 출력하는 스테이지들을 포함하고,
    상기 스테이지들의 제N스테이지는
    Q노드를 충방전시키는 Q노드 충방전부와,
    QB노드를 충방전시키는 QB노드 충방전부와,
    상기 Q노드의 전위에 대응하여 제N번째 게이트 시프트 클록신호를 상기 제N스테이지의 출력단자로 출력하는 풀업 트랜지스터와,
    상기 QB노드의 전위에 대응하여 저전위전압을 상기 제N스테이지의 출력단자로 출력하는 풀다운 트랜지스터와,
    상기 QB노드의 전위에 대응하여 스위칭되는 트랜지스터들의 바이어스 스트레스(bias stress)를 릴렉세이션하는 열화 보상부를 포함하되,
    상기 QB노드 충방전부는 제1저전위전압단자로부터 공급된 제1저전위전압과 제2저전위전압단자로부터 공급된 제2저전위전압 간의 전압차를 이용하여 상기 QB노드의 바이어스 스트레스를 안정화하고,
    상기 Q노드 충방전부는
    스타트신호라인 또는 제N-3번째 스테이지의 출력단자에 게이트전극과 제1전극이 공통으로 연결되며 상기 Q노드에 제2전극이 연결된 제1트랜지스터와,
    제N+3번째 스테이지의 출력단자에 게이트전극이 연결되고 상기 Q노드에 제1전극이 연결되며 제1저전위전압단자에 제2전극이 연결된 제2트랜지스터와,
    상기 QB노드에 게이트전극이 연결되고 상기 Q노드에 제1전극이 연결되며 상기 제1저전위전압단자에 제2전극이 연결된 제3트랜지스터를 포함하고,
    상기 QB노드 충방전부는
    상기 Q노드에 게이트전극이 연결되고 상기 QB노드에 제1전극이 연결되며 상기 제1저전위전압단자에 제2전극이 연결된 제4트랜지스터와,
    상기 스타트신호라인 또는 상기 제N-3번째 스테이지의 출력단자에 게이트전극이 연결되고 상기 QB노드에 제1전극이 연결되며 제2저전위전압단자에 제2전극이 연결된 제5트랜지스터와,
    제N-3번째 클록신호라인에 게이트전극이 연결되고 제2고전위전압단자에 제1전극이 연결되며 상기 QB노드에 제2전극이 연결된 제6트랜지스터를 포함하고,
    상기 열화 보상부는
    제1고전위전압단자에 게이트전극이 연결되고 상기 QB노드에 제1전극이 연결되며 상기 제1저전위전압단자에 제2전극이 연결된 제7트랜지스터와,
    리셋신호라인에 게이트전극이 연결되고 상기 제2고전위전압단자에 제1전극이 연결되며 상기 QB노드에 제2전극이 연결된 제8트랜지스터를 포함하는 게이트 구동부.
  2. 제1항에 있어서,
    상기 제N스테이지는
    프레임 간에 존재하는 블랭크 구간 동안 QB노드를 리셋하여 QB노드의 바이어스 스트레스를 안정화하는 것을 특징으로 하는 게이트 구동부.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 제1고전위전압단자에 공급되는 제1고전위전압은 프레임 구간 동안 로직하이와 로직로우로 가변하는 펄스 형태로 스윙하며 입력되고 블랭크 구간 동안 로직하이를 유지하는 것을 특징으로 하는 게이트 구동부.
  7. 액정패널;
    상기 액정패널의 데이터 라인들에 연결된 데이터 구동부; 및
    상기 액정패널의 게이트 라인들에 연결되며 일정 시간 중첩되고 순차적으로 위상이 지연되는 다수의 게이트 시프트 클록신호들에 기초하여 게이트 신호들을 출력하는 스테이지들을 포함하는 게이트 구동부를 포함하며,
    상기 게이트 구동부는 상기 액정패널의 좌측 비표시 영역에 형성된 좌측 게이트 구동부와 우측 비표시 영역에 형성된 우측 게이트 구동부를 포함하며,
    상기 좌측 게이트 구동부와 상기 우측 게이트 구동부 중 적어도 하나는 Q노드 및 QB노드를 갖도록 구성되고, 다른 하나는 Q노드만 갖도록 회로의 구성이 비대칭적으로 구성된 스테이지들을 포함하고,
    상기 Q노드 및 상기 QB노드를 갖도록 구성된 제N스테이지는
    상기 Q노드를 충방전시키는 Q노드 충방전부와,
    상기 QB노드를 충방전시키는 QB노드 충방전부와,
    상기 Q노드의 전위에 대응하여 제N번째 게이트 시프트 클록신호를 상기 제N스테이지의 출력단자로 출력하는 풀업 트랜지스터와,
    상기 QB노드의 전위에 대응하여 저전위전압을 상기 제N스테이지의 출력단자로 출력하는 풀다운 트랜지스터와,
    상기 QB노드의 전위에 대응하여 스위칭되는 트랜지스터들의 바이어스 스트레스(bias stress)를 릴렉세이션하는 열화 보상부를 포함하되,
    상기 QB노드 충방전부는 제1저전위전압단자로부터 공급된 제1저전위전압과 제2저전위전압단자로부터 공급된 제2저전위전압 간의 전압차를 이용하여 상기 QB노드의 바이어스 스트레스를 안정화하고,
    상기 Q노드 충방전부는
    스타트신호라인 또는 제N-3번째 스테이지의 출력단자에 게이트전극과 제1전극이 공통으로 연결되며 상기 Q노드에 제2전극이 연결된 제1트랜지스터와,
    제N+3번째 스테이지의 출력단자에 게이트전극이 연결되고 상기 Q노드에 제1전극이 연결되며 제1저전위전압단자에 제2전극이 연결된 제2트랜지스터와,
    상기 QB노드에 게이트전극이 연결되고 상기 Q노드에 제1전극이 연결되며 상기 제1저전위전압단자에 제2전극이 연결된 제3트랜지스터를 포함하고,
    상기 QB노드 충방전부는
    상기 Q노드에 게이트전극이 연결되고 상기 QB노드에 제1전극이 연결되며 상기 제1저전위전압단자에 제2전극이 연결된 제4트랜지스터와,
    상기 스타트신호라인 또는 상기 제N-3번째 스테이지의 출력단자에 게이트전극이 연결되고 상기 QB노드에 제1전극이 연결되며 제2저전위전압단자에 제2전극이 연결된 제5트랜지스터와,
    제N-3번째 클록신호라인에 게이트전극이 연결되고 제2고전위전압단자에 제1전극이 연결되며 상기 QB노드에 제2전극이 연결된 제6트랜지스터를 포함하고,
    상기 열화 보상부는
    제1고전위전압단자에 게이트전극이 연결되고 상기 QB노드에 제1전극이 연결되며 상기 제1저전위전압단자에 제2전극이 연결된 제7트랜지스터와,
    리셋신호라인에 게이트전극이 연결되고 상기 제2고전위전압단자에 제1전극이 연결되며 상기 QB노드에 제2전극이 연결된 제8트랜지스터를 포함하는 액정표시장치.
  8. 제7항에 있어서,
    상기 좌측 게이트 구동부는 상기 Q노드 및 상기 QB노드를 갖도록 구성된 스테이지와 상기 Q노드만 갖도록 구성된 스테이지가 교번하도록 배치되고,
    상기 우측 게이트 구동부는 상기 Q노드만 갖도록 구성된 스테이지와 상기 Q노드 및 상기 QB노드를 갖도록 구성된 스테이지가 교번하도록 배치된 것을 특징으로 하는 액정표시장치.
  9. 삭제
  10. 제7항에 있어서,
    상기 Q노드만 갖도록 구성된 제N스테이지는
    상기 Q노드를 충방전시키는 Q노드 충방전부와,
    상기 Q노드의 전위에 대응하여 제N번째 게이트 시프트 클록신호를 상기 제N스테이지의 출력단자로 출력하는 풀업 트랜지스터를 포함하는 액정표시장치.
  11. 제10항에 있어서,
    상기 Q노드 및 상기 QB노드를 갖도록 구성된 제N스테이지와 상기 Q노드만 갖도록 구성된 제N스테이지는 열화 보상부를 각각 포함하되, 트랜지스터의 구성과 접속 구조가 서로 상이한 것을 특징으로 하는 액정표시장치.
  12. 제8항에 있어서,
    상기 제1고전위전압단자에 공급되는 제1고전위전압은 프레임 구간 동안 로직하이와 로직로우로 가변하는 펄스 형태로 스윙하며 입력되고 블랭크 구간 동안 로직하이를 유지하는 것을 특징으로 하는 액정표시장치.
  13. 제2항에 있어서,
    상기 열화 보상부는
    상기 프레임 구간 동안 상기 QB노드를 충전 구동하고, 상기 블랭크 구간 동안 상기 QB노드를 리셋 구동하는 게이트 구동부.
  14. 제1항에 있어서,
    상기 스테이지들은
    상기 Q노드 및 상기 QB노드를 갖도록 구성된 상기 제N스테이지와 상기 Q노드만 갖도록 구성된 제N+1스테이지를 포함하고,
    상기 제N스테이지와 상기 제N+1스테이지는
    상기 열화 보상부를 각각 포함하되, 상기 제N스테이지의 열화 보상부와 상기 제N+1스테이지의 열화 보상부는 트랜지스터의 구성과 접속 구조가 서로 상이한 게이트 구동부.
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