KR20160017390A - 디스플레이 장치의 게이트 드라이버 - Google Patents

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Abstract

본 발명은 GIP(gate in panel)의 4채널을 구성하기 위해 필요한 박막트랜지스터의 개수를 줄여 베젤 사이즈를 줄일 수 있는 디스플레이 장치의 게이트 드라이버에 관한 것이다.
본 발명의 실시 예에 따른 디스플레이 장치의 게이트 드라이버는, GIP(Gate In Panel) 방식의 게이트 드라이버에 있어서, 디스플레이 패널에 형성된 복수의 게이트 라인에 게이트 구동 신호를 순차적으로 공급하는 복수의 채널을 포함하고, 하나의 Q노드를 2채널이 공유하여 하이(high) 게이트 구동 신호를 출력하고, 하나의 QB노드를 4채널이 공유하여 로우(low) 게이트 구동 신호를 출력한다.

Description

디스플레이 장치의 게이트 드라이버{GATE DRIVER OF DISPLAY DEVICE}
본 발명은 게이트 드라이버에 관한 것으로, 특히 GIP(gate in panel)의 4채널을 구성하기 위해 필요한 박막트랜지스터의 개수를 줄여 베젤 사이즈를 줄일 수 있는 디스플레이 장치의 게이트 드라이버에 관한 것이다.
이동통신 단말기, 노트북 컴퓨터와 같은 각종 휴대용 전자기기가 발전함에 따라 이에 적용할 수 있는 평판 디스플레이 장치(Flat Panel Display Device)에 대한 요구가 점차 증대되고 있다.
평판 디스플레이 장치로는 디스플레이 장치(LCD: Liquid Crystal Display apparatus), 플라즈마 디스플레이 패널(PDP: Plasma Display Panel), 전계 방출 디스플레이 장치(FED: Field Emission Display apparatus), 유기발광 다이오드 디스플레이 장치(OLED: Organic Light Emitting Diode Display apparatus) 등이 연구되고 있다.
이러한 평판 디스플레이 장치 중에서, 액정 디스플레이 장치는 양산 기술, 구동수단의 용이성, 고화질, 저전력 소비 및 대화면 구현의 장점으로 적용 분야가 확대되고 있다.
도 1은 종래 기술에 따른 디스플레이 장치를 간략히 나타내는 도면이다.
도 1을 참조하면, 액정 디스플레이 장치는 입력되는 영상 신호에 따라 화소(pixel) 별로 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위해, 디스플레이 장치는 액정셀들이 매트릭스 형태로 배열된 액정 패널(10)과, 액정 패널(10)에 광을 공급하기 위한 백라이트 유닛(미도시)과, 상기 액정 패널(10) 및 백라이트를 구동시키기 위한 구동 회로부를 포함하여 이루어진다.
액정 패널(10)은 화상이 디스플레이 되는 액티브 영역(20)과, 비 표시 영역으로써 게이트 드라이버(60) 및 데이터 패드가 형성된 패드 영역(30)을 포함한다.
상기 구동 회로부는 타이밍 컨트롤러, 데이터 드라이버(50) 및 게이트 드라이버(60)를 포함한다. 패드 영역(30)의 상단부(또는 하단부)에는 데이터 패드(40)가 형성되고, 데이터 드라이버(50)는 PCB(Printed Circuit Board) 또는 COF(chip on film)에 형성될 수 있으며, FPC(flexible printed circuit)를 통해 데이터 패드(40)와 연결될 수 있다.
게이트 드라이버(60)는 각 화소에 형성된 박막 트랜지스터(TFT: Thin Film Transistor)를 턴온(turn-on) 시키기 위한 스캔 신호(게이트 구동 신호)를 복수의 게이트 라인들 각각에 순차적으로 공급한다. 이를 통해, 액정 패널(10)의 화소들을 순차적으로 구동시킨다.
이를 위해, 게이트 드라이버는 쉬프트 레지스터 및 쉬프트 레지스터의 출력신호를 박막 트랜지스터의 구동에 적합한 스윙 폭으로 변환하기 위한 레벨 쉬프터를 포함하는 복수의 게이트 드라이버를 포함하여 구성된다.
아몰퍼스 실리콘(a-Si)을 이용하여 액정 패널(10)의 하부 기판(TFT 어레이 기판) 상에 박막 트랜지스터(TFT)를 형성함과 아울러, 게이트 드라이버(60)를 액정 패널에 집적화시키는 방식, 즉, 액정 패널에 게이트 드라이버(60)를 내장시키는 GIP(Gate In Panel) 방식이 적용되고 있다. 이때, 게이트 드라이버(60)는 TFT 어레이 기판의 패드 영역 좌우측에 GIP 방식으로 형성될 수 있다.
도 2는 종래 기술에 따른 GIP 중에서 4개 채널을 나타내는 도면이고, 도 3은 종래 기술에 디스플레이 장치의 따른 GIP 회로를 나타내는 도면이다.
도 2 및 도 3을 참조하면, 도 2를 참조하면, 종래 기술에 따른 GIP 방식의 게이트 드라이버(60)는 스캔 신호를 생성하여 게이트 라인 각각에 공급하는 복수의 스테이지를 포함하여 구성된다. 복수의 스테이지 각각이 게이트 드라이버의 채널이 된다.
GIP 방식의 게이트 드라이버(60)는 복수의 채널을 통해 게이트 라인들에 스캔 신호를 공급한다. 게이트 드라이버(60)의 전체 채널은 2개 채널 단위로 QB노드를 공유하고, 각각의 채널 개별적으로 Q 노드를 가지도록 구성되어 있다. 하나의 게이트 라인에 스캔 신호를 공급하기 위해, 게이트 드라이버(60)의 각 채널은 17개의 트랜지스터(TR)을 포함하여 구성된다.
게이트 드라이버 회로의 동작은 입력신호(VST)가 인가되면, Q 노드에 하이(High) 상태의 전압을 인가하는 프리차지(pre-charge) 동작, 게이트 드라이버의 출력이 로우(Low) 상태에서 하이(High) 상태로 되는 충전 동작, 하이(High)에서 로우(Low)로 전환되는 방전동작, 로우(Low) 상태를 유지하는 홀딩(holding) 구간을 반복하게 된다. 여기서, 각 채널의 출력은 각각의 해당하는 Q 노드에 의해 프리차지 및 출력이 이루어지게 된다.
제1 채널의 T1과 제2 채널의 T1는 리셋 TR로서 리셋 신호가 입력되면 각 채널이 리셋 된다. 제1 채널의 T2과 제2 채널의 T2은 서로 다른 스테이지의 출력을 VST1 신호로 입력받아 서로 다른 시간에 턴온 된다. T15는 풀업(full up) TR로서, T1의 출력에 의해 턴온되어 VSS 전압을 출력하거나, 또는 T2의 출력에 의해 턴온되어 CLK에 따른 출력 전압(Vout) 즉, 스캔 신호를 출력시킨다.
도 2 및 도 3에 도시된, 종래 기술에 따른 GIP 방식의 게이트 드라이버(60)는 Q 노드가 Q1/ Q2로 분리되어 동작되도록 설계되어 있고, 2채널 당 1개의 QB노드를 공유하도록 설계되어 Q 노드의 디스차징 및 출력 전압의 홀딩을 제어한다.
이러한, 종래 기술에 따른 GIP 회로는 1개 스테이지의 출력을 얻기 위해 17개의 TR이 필요하고, 4개 스테이지의 출력을 얻기 위해서는 68개의 TR이 필요하게 된다.
Full-HD 해상도인 경우, 1,920개의 채널로 구성되는 경우, GIP 회로에는 1스테이지의 TR 개수(17)×전체 채널 개수(1,920)인 32,640개의 TR이 필요하게 된다. 이로 인해, 비 표시 영역인 패드 영역에 형성되는 GIP의 사이즈가 증가하게 된다. 해상도가 U-HD로 높아지면 GIP회로의 TR 개수가 2배로 증가하게 되고, 비 표시 영역인 패드 영역에 형성되는 GIP의 사이즈가 증가하게 된다.
결과적으로, GIP의 사이즈에 따라서, 비 표시 영역을 감싸도록 형성되는 베젤(Bezel)의 사이즈가 정해지므로 GIP의 사이즈가 큰 경우에 베젤(Bezel) 사이즈도 증가하게 되어 디스플레이 장치의 디자인 미감이 떨어지는 문제점이 있다.
또한, 종래 기술에서는 베젤 사이즈의 증가로 인해서 마더 기판에서 1번에 제조 가능한 패널의 개수가 감소하는 단점이 있다.
본 발명은 앞에서 설명한 문제점을 해결하기 위한 것으로서, 4채널을 구성하기 위해 필요한 박막트랜지스터의 개수를 줄일 수 있는 디스플레이 장치의 게이트 드라이버를 제공하는 것을 기술적 과제로 한다.
본 발명은 앞에서 설명한 문제점을 해결하기 위한 것으로서, GIP(gate in panel) 방식의 게이트 드라이버의 사이즈를 감소시킬 수 있는 디스플레이 장치의 게이트 드라이버를 제공하는 것을 기술적 과제로 한다.
본 발명은 앞에서 설명한 문제점을 해결하기 위한 것으로서, 고해상도(UHD/UHD) 급 디스플레이 장치에 적용할 수 있는 GIP 방식의 게이트 드라이버를 제공하는 것을 기술적 과제로 한다.
본 발명은 앞에서 설명한 문제점을 해결하기 위한 것으로서, 네로우 베젤(narrow bezel)을 구현할 수 있는 디스플레이 장치의 게이트 드라이버를 제공하는 것을 기술적 과제로 한다.
본 발명은 앞에서 설명한 문제점을 해결하기 위한 것으로서, 본 발명은 상술한 문제점을 해결하기 위한 것으로서, 디스플레이 장치의 디자인 미감을 향상시키는 것을 기술적 과제로 한다.
위에서 언급된 본 발명의 기술적 과제 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예에 따른 디스플레이 장치의 게이트 드라이버는, IP(Gate In Panel) 방식의 게이트 드라이버에 있어서, 디스플레이 패널에 형성된 복수의 게이트 라인에 게이트 구동 신호를 순차적으로 공급하는 복수의 채널을 포함하고, 하나의 Q노드를 2채널이 공유하여 하이(high) 게이트 구동 신호를 출력하고, 하나의 QB노드를 4채널이 공유하여 로우(low) 게이트 구동 신호를 출력한다.
본 발명의 실시 예에 따른 디스플레이 장치의 게이트 드라이버는, 1개의 채널 당 10개의 트랜지스터가 구성되어 있다.
본 발명의 실시 예에 따른 디스플레이 장치의 게이트 드라이버의 상기 하나의 Q노드를 공유하는 제1 채널과 제2 채널은, 제1 클럭 신호(CLK1)에 따른 제1 출력 전압을 제1 게이트 라인에 하이 게이트 구동 신호로 출력하는 제1 풀업 트랜지스터 및 제2 클럭 신호(CLK2)에 따른 제2 출력 전압을 제2 게이트 라인에 하이 게이트 구동 신호로 출력하는 제2 풀업 트랜지스터를 포함한다.
이와 같이, 제1 채널의 제1 풀업 트랜지스터와 제2 채널에 제2 풀업 트랜지스터를 별도로 형성하고, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)를 이용하여 제1 채널과 제2 채널의 하이 게이트 구동 신호의 출력이 순차적으로 이루지게 할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치의 게이트 드라이버는, 상기 하나의 Q노드를 공유하는 제1 채널과 제2 채널 중에서, 상기 제1 채널에서 하이 게이트 구동 신호를 출력할 때 상기 제2 채널에서 로우 게이트 구동 신호를 출력한다.
본 발명의 실시 예에 따른 디스플레이 장치의 게이트 드라이버의 상기 Q노드는 오드 QB노드와 이븐 QB노드를 포함하고, 상기 하나의 QB노드를 공유하는 제1 내지 제4 채널은 상기 오드 QB노드와 상기 이븐 QB노드가 교번적으로 구동된다.
본 발명의 실시 예에 따른 디스플레이 장치의 게이트 드라이버의 상기 하나의 QB노드를 공유하는 제1 내지 제4 채널은, 상기 오드 QB노드의 신호에 의해 턴온되어 기저 전압을 출력하는 오드 풀다운 트랜지스터 및 상기 이븐 QB 노드의 신호에 의해 턴온되어 기저 전압을 출력하는 이븐 풀다운 트랜지스터를 포함한다.
본 발명의 실시 예에 따른 디스플레이 장치는 GIP(gate in panel)의 4채널을 구성하기 위해 필요한 박막트랜지스터(TFT)의 개수를 줄여 GIP의 사이즈를 감소시킬 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 GIP(gate in panel)에 형성된 TFT의 개수를 줄여 낼로우 베젤(narrow bezel)을 구현할 수 있다.
본 발명은 고해상도(UHD/UHD) 급 디스플레이 장치에 적용할 수 있는 GIP 방식의 게이트 드라이버를 제공할 수 있다.
실시 예에 따른 본 발명은 디스플레이 장치의 디자인 미감을 향상시킬 수 있다.
이 밖에도, 본 발명의 실시 예들을 통해 본 발명의 또 다른 특징 및 이점들이 새롭게 파악될 수도 있을 것이다.
도 1은 종래 기술에 따른 디스플레이 장치를 간략히 나타내는 도면이다.
도 2는 종래 기술에 따른 GIP 중에서 4개 채널을 나타내는 도면.
도 3은 종래 기술에 디스플레이 장치의 따른 GIP 회로를 나타내는 도면이다.
도 4는 본 발명의 실시 예에 따른 디스플레이 장치를 간략히 나타내는 도면이다.
도 5는 본 발명의 실시 예에 따른 GIP 중에서 4개 채널을 나타내는 도면이다.
도 6은 본 발명의 실시 예들에 따른 디스플레이 장치의 GIP 회로를 나타낸 도면이다.
도 7은 본 발명의 실시 예에 따른 GIP 중에서 4 채널의 Q 노드 및 QB노드 출력을 나타내는 도면이다.
도 8은 게이트 드라이버 회로부의 면적을 감소시켜 베젤 사이즈를 줄인 효과를 나타내는 도면이다.
도면을 참조한 설명에 앞서, 본 발명의 게이트 드라이버가 액정 디스플레이 장치에 적용된 것을 일 예로서 설명한다.
액정 디스플레이 장치는 액정층의 배열을 조절하는 방식에 따라 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 등 다양하게 개발되어 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 액정층을 구동시키는 모드에 제한이 없으며, 본 발명의 기술적 사항이 모드에 제한되지 않고 동일하게 적용될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 디스플레이 장치의 게이트 드라이버에 대하여 설명하기로 한다.
도 4는 본 발명의 실시 예에 따른 디스플레이 장치를 간략히 나타내는 도면이다.
디스플레이 장치는 액정 화소들이 매트릭스 형태로 배열된 액정 패널(100)과, 액정 패널(100)에 광을 공급하기 위한 백라이트 유닛(미도시)과, 상기 액정 패널(100) 및 백라이트를 구동시키기 위한 구동 회로부를 포함하여 이루어진다.
액정 패널(100)은 화상이 디스플레이 되는 액티브 영역(120)과, 비 표시 영역으로써 게이트 드라이버(300) 및 데이터 패드(140)가 형성된 패드 영역(130)을 포함한다.
상기 구동 회로부는 타이밍 컨트롤러, 데이터 드라이버(200) 및 게이트 드라이버(300)를 포함한다. 패드 영역(130)의 상단부(또는 하단부)에는 데이터 패드(140)가 형성되고, 데이터 드라이버(200)는 PCB(Printed Circuit Board) 또는 COF(chip on film)에 형성될 수 있으며, FPC(flexible printed circuit)를 통해 데이터 패드(140)와 연결될 수 있다.
게이트 드라이버(300)는 각 화소에 형성된 박막 트랜지스터(TFT: Thin Film Transistor)를 턴온(turn-on) 시키기 위한 스캔 신호(게이트 구동 신호)를 복수의 게이트 라인들 각각에 순차적으로 공급한다. 이를 통해, 액정 패널(100)의 화소들을 순차적으로 구동시킨다. 게이트 드라이버(300)는 GIP(Gate In Panel) 방식으로 TFT 어레이 기판에 내장되어 있다. 이하, 설명에서는 "게이트 드라이버(300)"를 "GIP(300)"이라 칭한다.
본 발명은 디스플레이 장치의 GIP 사이즈를 감소시켜, 베젤(Bezel) 사이즈를 감소시키는 것을 주요 내용으로 한다. 따라서, GIP 회로를 제외한 구동 회로부 및 액정 패널에 빛을 공급하는 백라이트 유닛에 대한 상세한 설명과 도면은 생략될 수 있다.
도 5는 본 발명의 실시 예에 따른 GIP 중에서 4개 채널을 나타내는 도면이고, 도 6은 본 발명의 실시 예들에 따른 디스플레이 장치의 GIP 회로를 나타낸 도면이다.
도 5 및 도 6에서는 GIP의 전체 채널 중에서 4개의 채널을 도시하고 있다.
도 5를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치의 GIP(300)는 스캔 신호를 생성하고, 채널을 통해 게이트 라인들에 스캔 신호를 공급한다. 이를 위해, GIP(300)는 각 채널에 스캔 신호를 공급하기 위한 복수의 스테이지(110)를 포함하여 구성된다. 복수의 스테이지(110) 각각의 출력은 게이트의 1채널이 되어, 게이트 라인에 스캔 신호가 공급되게 된다.
본 발명의 실시 예에 따른 GIP(300)는 시프트 레지스터의 트랜지스터의 수를 줄이면서 게이트 드라이버 설계 면적을 획기적으로 줄이는 것을 특징으로 한다.
도 6을 참조하면, 4 채널을 기준으로 1채널 당 TR의 개수를 10개로 감소시켜 40개의 트랜지스터로 4채널을 구성할 수 있다. 기존에 1채널 당 17개의 트랜지스터가 필요하던 것을 1 채널 당 10개의 트랜지스터로 감소시켜 GIP 설계 면적을 줄일 수 있다.
GIP(300)의 스테이지 마다 형성된 풀업 트랜지스터(TR15, TR18)를 구동시키기 위한 Q 노드와, 풀다운 트랜지스터(TR16, TR17, TR19, TR20)을 구동시키기 위한 QB노드를 포함한다.
도 6에서는 4채널 단위로 1개의 QB노드를 공유, 즉, 하나의 QB노드를 4개의 채널을 공유한다. 그리고, 2채널 단위로 1개의 Q 노드를 공유, 즉, 하나의 QB노드를 2개 채널이 공유하는 GIP 회로를 도시하고 있다. 이와 같이, Q 노드와 QB노드를 공유하여 4채널에서 순차적으로 게이트 구동신호를 출력할 수 있다. 이를 통해, GIP의 설계 면적을 줄일 수 있다.
제1 채널의 T15 및 제2 채널의 T18은 풀업 트랜지스터이다. 이와 동일하게, 제3 채널의 T15 및 제4 채널의 T18은 풀업 트랜지스터이다. 풀다운 트랜지스터의 열화를 방지하기 위해서, 각 채널의 QB노드를 오드(odd)와 이븐(even)으로 나누어 구동시킨다.
제1 채널과 제2 채널은 동일한 Q 노드를 공유함으로, 제1 채널 풀업 트랜지스터(T15)가 턴온되어 제1 채널에서 게이트 구동신호가 하이(high)로 출력될 때에는 제2 채널의 풀업 트랜지스터(T18)은 턴오프되어 제2 채널에서는 게이트 구동신호가 로우(low)로 출력된다.
이와 동일하게, 제3 채널과 제4 채널은 동일한 Q 노드를 공유함으로, 제3 채널 풀업 트랜지스터(T15)가 턴온되어 제3 채널에서 게이트 구동신호가 하이(high)로 출력될 때에는 제4 채널의 풀업 트랜지스터(T18)은 턴오프되어 제4 채널에서는 게이트 구동신호가 로우(low)로 출력된다.
제1 채널의 T16 및 제2 채널의 T19는 오드 풀다운 트랜지스터이다. 이와 동일하게, 제3 채널의 T16 및 제4 채널의 T19는 오드 풀다운 트랜지스터이다. 그리고, 제1 채널의 T17 및 제2 채널의 T20은 이븐 풀다운 트랜지스터이다. 이와 동일하게, 제3 채널의 T17 및 제4 채널의 T20은 이븐 풀다운 트랜지스터이다.
제1 채널 내지 제4 채널은 동일한 QB노드(odd/oven)를 공유한다. 각 채널의 오드 QB노드와 이븐 QB노드가 교번적으로 구동되고, 제1 채널 내지 제4 채널이 오드 QB노드와 이븐 QB노드를 공유한다.
제1 채널 및 제2 채널에 공통으로 형성된 T1은 리셋 TR로서 리셋 신호가 입력되면 제1 채널 및 제2 채널이 리셋 된다. 이와 동일하게, 제3 채널 및 제4 채널에 공통으로 형성된 T1은 리셋 TR로서 리셋 신호가 입력되면 제3 채널 및 제4 채널이 리셋 된다.
제1 채널과 제2 채널에 구동 전원을 공급하는 T2 및 T3가 구동 전원(VDD)과 기저 전원(VSS2) 사이에 직렬로 연결되어 형성되어 있다.
제1 채널 및 제2 채널의 T2의 게이트에 입력되는 VST1 신호는 n-4번째 채널의 출력 전압이 이용될 수 있다. 그리고, T3의 게이트에 입력되는 VNEXT 신호는 n+4번째 채널의 출력 전압이 이용될 수 있다.
T2의 게이트에는 VST1 신호가 공급되고, 소스에는 구동 전원(VDD)가 공급된다. 그리고, T2이 출력단(드레인)은 Q 노드를 통해 풀업 트랜지스터(T15)의 게이트와 접속된다.
한편, T3의 게이트에는 VNEXT1 신호가 공급되고, 소스에는 기저 전원(VSS2)가 공급된다. 그리고, T3의 출력단(드레인)은 Q 노드를 통해 풀업 트랜지스터(T15)의 게이트와 접속된다.
QB노드를 통해 구동 전원(VDD)을 풀다운 트랜지스터(T16, T17, T19, T20)의 게이트에 공급한다.
제1 채널과 제2 채널에는, 제1 클럭 신호(CLK1)에 따른 제1 출력 전압을 제1 채널에 공급하는 제1 풀업 트랜지스터(T15) 및 제2 클럭 신호(CLK2)에 따른 제2 출력 전압을 제2 채널에 공급하는 제2 풀업 트랜지스터(TR18)가 형성되어 있다.
제3 채널과 제4 채널에는, 제3 클럭 신호(CLK3)에 따른 제3 출력 전압을 제3 채널에 공급하는 제1 풀업 트랜지스터(T15) 및 제4 클럭 신호(CLK4)에 따른 제4 출력 전압을 제4 채널에 공급하는 제2 풀업 트랜지스터(TR18)가 형성되어 있다.
제1 풀업 트랜지스터(T15)는 1번째 게이트 라인에 스캔 신호 공급하기 위한 제1 채널의 풀업 트랜지스터 이다. 그리고, 제2 풀업 트랜지스터(TR18)는 N+1번째 게이트 라인에 스캔 신호 공급하기 위한 제2 채널의 풀업 트랜지스터 이다. 제1 풀업 트랜지스터(T15) 및 제2 풀업 트랜지스터(TR18)는 상기 T2 및 T3의 출력에 의해 턴온 된다.
제1 풀업 트랜지스터(T15)의 출력단(드레인)은 N번째 게이트 라인의 채널과 접속되고, 제2 풀업 트랜지스터(TR18)의 출력단(드레인)은 N+1번째 게이트 라인의 채널과 접속된다.
풀업 트랜지스터(T15)의 제1 출력 전압을 상기 기저 전원으로 풀다운 시키는 풀다운 트랜지스터(T16, T17, T19, T20)가 형성되어 있다.
T16, T17 풀다운 트랜지스터의 게이트는 QB노드의 오드 또는 이븐에 접속되고, 소스는 풀업 트랜지스터(T15)의 출력단에 접속되며, 드레인은 기저 전원에 접속된다.
T19, T20 풀다운 트랜지스터의 게이트는 QB노드의 오드 또는 이븐에 접속되고, 소스는 풀업 트랜지스터(TR18)의 출력단에 접속되며, 드레인은 기저 전원에 접속된다.
여기서, 풀다운 트랜지스터(T16, T17, T19, T20)는 VDD 오드 전압 또는 VDD 이븐 전압에 의해 턴온된다. 풀다운 트랜지스터(T16, T17, T19, T20)는 N번째부터 N+3번째 게이트 라인에 공급되는 스캔 신호를 다운 시킨다.
VDD 오드 전압 또는 VDD 이븐 전압을 풀다운 트랜지스터(T16, T17, T19, T20)의 게이트에 공급하는 T6~T8, T11가 형성되어 있다. T6의 게이트 및 소스에는 VDD 오드 전압 또는 VDD 이븐 전압이 교번적으로 공급되고, T8과 T11을 경유하여 VDD 오드 전압 또는 VDD 이븐 전압이 풀다운 트랜지스터(T16, T17, T19, T20)에 공급된다.
상기 QB노드에는 상기 풀다운 트랜지스터(T16, T17, T19, T20)의 구동신호가 공급되어 게이트 라인에 공급되던 스캔 신호의 전압 레벨을 기저 전원으로 다운시킨다.
상기 Q 노드는 상기 T2의 출력단과 제1 풀업 트랜지스터(T15)의 게이트 및 제2 풀업 트랜지스터(TR18)의 게이트 사이에 형성된다. 그리고, QB노드는 상기 풀다운 트랜지스터(T16, T17, T19, T20)의 게이트와 T8, T9, T10의 출력단 및 기저 전원 사이에 형성된다.
도 7은 본 발명의 실시 예에 따른 GIP 중에서 4 채널의 Q 노드 및 QB노드 출력을 나타내는 도면이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치의 GIP(300)는 하나의 QB노드를 4개의 채널을 공유하고, 하나의 QB노드를 2개 채널이 공유하여 4채널에서 순차적으로 게이트 구동신호를 출력할 수 있다. 또한, 상기 제1 클럭 신호(CLK1) 내지 제4 클럭 신호(CLK4)를 이용하여 4 채널에서 출력되는 게이트 구동 신호를 분리시킬 수 있다.
Q 노드를 공유함으로써 2개의 CLK 신호에 의해 부스트랩(Bootstrap) 이 두번 발생하게 된다. 그 결과, N번째 출력단 VGOUT(N)과 N+1번째 출력단 VGOUT(N+1) 라이징(rasing), 폴링(falling) 타임에 약간의 차이가 있으나, 정상적으로 화소 전압을 차징 및 홀딩 시킬 수 있다.
도 8은 게이트 드라이버 회로부의 면적을 감소시켜 베젤 사이즈를 줄인 효과를 나타내는 도면이다.
도 8을 참조하면, 종래 기술에 따른 GIP 회로는 1개 스테이지의 출력을 얻기 위해 17개의 트랜지스터가 필요하고, 4개 채널의 출력을 얻기 위해서는 총 68개의 트랜지스터가 필요하였다. 이로 인해, 게이트 드라이버 회로부의 면적이 증가하고, 베젤의 사이즈가 커지는 문제점이 있었다.
반면, 본 발명의 실시 예에 따른 디스플레이 장치의 게이트 드라이버는 1개의 채널 당 10개의 트랜지스터가 형성되어, 4개 채널의 출력을 얻는데 40개의 트랜지스터만 필요하다. 따라서, 종래 기술 대비 게이트 드라이버 회로부의 면적을 40% 정도 저감시켜, 베젤 사이즈를 줄일 수 있는 장점이 있다.
이와 같이, 게이트 드라이버 회로부의 면적을 줄이면서도, GIP의 전체 채널에서 정상적으로 게이트 구동신호를 출력시킬 수 있어 고해상도(UHD/UHD) 급 디스플레이 장치에 적용 시 베젤 사이즈의 감소 및 디자인 미감이 향상되는 효과를 얻을 수 있다.
종래 기술에서는 베젤 사이즈의 증가로 인해서 마더 기판에서 1번에 제조 가능한 패널의 개수가 감소하는 단점이 있지만, 본 발명의 게이트 드라이버를 적용하면 마더 기판에서 1번에 제조 가능한 패널의 개수가 감소하는 것을 방지할 수 있다.
본 발명이 속하는 기술분야의 당 업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 액정 패널
200: 데이터 드라이버
300: 게이트 드라이버(GIP)

Claims (6)

  1. GIP(Gate In Panel) 방식의 게이트 드라이버에 있어서,
    디스플레이 패널에 형성된 복수의 게이트 라인에 게이트 구동 신호를 순차적으로 공급하는 복수의 채널을 포함하고,
    하나의 Q노드를 2채널이 공유하여 하이(high) 게이트 구동 신호를 출력하고, 하나의 QB노드를 4채널이 공유하여 로우(low) 게이트 구동 신호를 출력하는 디스플레이 장치의 게이트 드라이버.
  2. 제1 항에 있어서,
    1개의 채널 당 10개의 트랜지스터가 구성된 디스플레이 장치의 게이트 드라이버.
  3. 제1 항에 있어서,
    상기 하나의 Q노드를 공유하는 제1 채널과 제2 채널은,
    제1 클럭 신호(CLK1)에 따른 제1 출력 전압을 제1 게이트 라인에 하이 게이트 구동 신호로 출력하는 제1 풀업 트랜지스터 및 제2 클럭 신호(CLK2)에 따른 제2 출력 전압을 제2 게이트 라인에 하이 게이트 구동 신호로 출력하는 제2 풀업 트랜지스터를 포함하는 디스플레이 장치의 게이트 드라이버.
  4. 제3 항에 있어서,
    상기 하나의 Q노드를 공유하는 제1 채널과 제2 채널 중에서, 상기 제1 채널에서 하이 게이트 구동 신호를 출력할 때 상기 제2 채널에서 로우 게이트 구동 신호를 출력하는 디스플레이 장치의 게이트 드라이버.
  5. 제1 항에 있어서,
    상기 Q노드는 오드 QB노드와 이븐 QB노드를 포함하고,
    상기 하나의 QB노드를 공유하는 제1 내지 제4 채널은 상기 오드 QB노드와 상기 이븐 QB노드가 교번적으로 구동되는 디스플레이 장치의 게이트 드라이버.
  6. 제5 항에 있어서,
    상기 하나의 QB노드를 공유하는 제1 내지 제4 채널은,
    상기 오드 QB노드의 신호에 의해 턴온되어 기저 전압을 출력하는 오드 풀다운 트랜지스터 및 상기 이븐 QB 노드의 신호에 의해 턴온되어 기저 전압을 출력하는 이븐 풀다운 트랜지스터를 포함하는 디스플레이 장치의 게이트 드라이버.
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