KR20230112241A - 디스플레이용 통합 드라이버 회로 - Google Patents

디스플레이용 통합 드라이버 회로 Download PDF

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Abstract

본 발명의 일 실시 예에 따른 디스플레이용 통합 드라이버 회로는, 2개의 출력 신호를 가지는 제1 회로; 및 3개의 출력 신호를 가지는 제2 회로를 포함하고, 상기 제1 회로는 상기 2개의 출력 신호를 마이크로 발광다이오드 화소 회로에 입력 신호로서 각각 공급하고, 상기 제2 회로는 상기 3개의 출력 신호를 상기 마이크로 발광다이오드 화소 회로에 다른 입력 신호로서 각각 공급하며, 상기 제1 회로는 통합 출력부, 전력 모드 제어부 및 Q노드와 QB노드 인버터 구조부를 포함하고, 상기 전력 모드 제어부는 상기 제1 회로를 노멀 모드와 저전력 모드로 제어하며, 상기 Q노드와 QB노드의 인버터 구조부의 Q노드에 부트스트래핑 기법을 적용하여 상기 제1 회로의 출력 신호들의 전압이 안정적으로 유지되는 것을 특징으로 한다. 이에 따라, 본 발명의 일 실시 예에서는, 2개의 통합 드라이버 회로에서 마이크로 발광다이오드 화소 회로에 입력 신호로서 사용될 5개의 신호를 출력 가능하므로 구동부가 차지하는 면적을 감소시킬 수 있으며 노멀 모드 및 저전력 모드 변환도 가능하므로 높은 PPI를 요구하는 고해상도 마이크로 발광다이오드 디스플레이 제품에 활용될 수 있다.

Description

디스플레이용 통합 드라이버 회로{Integrated driver circuit for display}
본 발명은 디스플레이용 통합 드라이버 회로에 관한 것으로, 보다 구체적으로는 구동부가 차지하는 회로 면적을 고려하여 하나의 통합 드라이버 회로에서 복수의 신호를 출력하는 디스플레이용 통합 드라이버 회로에 관한 것이다.
최근, LED의 크기 조절의 자유도, 유연한 특성, 선택적인 발광 파장의 효과를 응용한 다양한 연구가 이루어지고 있다. 조명용으로 쓰이는 LED는 크기가 주로 1,000μm×1,000μm이고, 이러한 LED의 면적을 1/100 이하로 줄이면 머리카락 두께 정도인 100μm×100μm 크기가 되는데, 이러한 LED를 마이크로 LED라 한다. 이러한 마이크로 LED는 스트레처블 기판 및 유연기판, 3차원 구조의 기판에 실장할 수 있게 되어 웨어러블 디스플레이, 피부 부착형 의료기기, 반도체 장비, 자율주행센서 및 빅데이터 서비스용 광원 등과 같은 다양한 분야에 적용이 가능하다.
마이크로 LED(MicroLED)는 평판디스플레이 기술로서 개개의 화소 요소를 이루는 미시 세계 LED 배열로 구성되어 있다. 보편화된 LCD 기술과 비교할 때 마이크로 LED 디스플레이는 더 나은 대비, 응답시간, 에너지효율성을 제공한다. OLED와 함께 마이크로 LED는 스마트워치, 스마트폰과 같이 크기가 작고 에너지가 적은 장치에 주목적을 둔다. OLED와 달리 마이크로 LED는 전통적인 GaN LED 기술에 기반을 두고 있어서 OLED가 내는 총 광량 대비 30배 이상 더 밝은 밝기를 제공할 뿐 아니라 lux/W 면에서도 효율성이 더 좋으며 또한, OLED의 짧은 수명으로 인한 문제가 없다.
기존의 100 PPI 이하의 해상도가 적용된 대형 마이크로 발광다이오드 디스플레이는 구동부의 면적이 넓어 스캔, 스윕 및 에미션 드라이버가 각각 내장되어 있다. 그러나 이러한 방식을 300 PPI 이상의 고해상도를 가지는 중소형 디스플레이에 적용하는 경우 구동부의 면적이 감소하므로 내장 드라이버를 각각 구성하는 것은 불가능하다. 게다가 고해상도 화질로 인한 소비전력의 문제도 고려되어야 하는 실정이다.
한편, 마이크로 발광다이오드는 전류밀도의 변화에 따라 파장이 변화하여 색 변조(color shift)가 발생하는 단점이 있다. 특히, 에미션 드라이버의 출력 신호의 전압이 변화하는 경우에 있어서, 기존 에미션 드라이버는 AMOLED 디스플레이용으로 설계되어 출력이 시작될 때 전압이 바로 게이트 로우 전압(VGL)으로 떨어지지 않아도 OLED 발광에 문제가 되지 않았으나, 마이크로 발광다이오드 디스플레이에서는 색 변조가 발생하여 화면 왜곡이 발생하게 된다. 이에 따라, 고해상도의 중소형 마이크로 발광다이오드 디스플레이에서 회로 면적 및 소비전력을 고려한 통합형 드라이버 회로가 필요하다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 고해상도의 중소형 마이크로 발광다이오드 디스플레이에서 회로 면적 및 소비전력을 고려한 디스플레이용 통합 드라이버 회로를 제공하는 것이다.
본 발명의 제1 특징에 따른 디스플레이용 통합 드라이버 회로는, 2개의 출력 신호를 가지는 제1 회로; 및 3개의 출력 신호를 가지는 제2 회로를 포함하고, 상기 제1 회로는 상기 2개의 출력 신호를 마이크로 발광다이오드 화소 회로에 입력 신호로서 각각 공급하고, 상기 제2 회로는 상기 3개의 출력 신호를 상기 마이크로 발광다이오드 화소 회로에 다른 입력 신호로서 각각 공급하며, 상기 제1 회로는 통합 출력부, 전력 모드 제어부 및 Q노드와 QB노드 인버터 구조부를 포함하고, 상기 전력 모드 제어부는 상기 제1 회로를 노멀 모드와 저전력 모드로 제어하며, 상기 Q노드와 QB노드의 인버터 구조부의 Q노드에 부트스트래핑 기법을 적용하여 상기 제1 회로의 출력 신호들의 전압이 안정적으로 유지되는 것을 특징으로 한다.
본 발명의 제2 특징에 따른 디스플레이용 통합 드라이버 회로는, 2개의 출력 신호를 가지는 제1 회로; 및 3개의 출력 신호를 가지는 제2 회로를 포함하고, 상기 제1 회로는 상기 2개의 출력 신호를 마이크로 발광다이오드 화소 회로에 입력 신호로서 각각 공급하고, 상기 제2 회로는 상기 3개의 출력 신호를 상기 마이크로 발광다이오드 화소 회로에 다른 입력 신호로서 각각 공급하며, 상기 제2 회로는 SPAM 출력부, 스윕 출력부, 에미션 출력부, 부스티드 다운 구조부 및 EQ노드와 EQB노드 인버터 구조부를 포함하고, 상기 부스티드 다운 구조부의 커패시터의 커플링 효과를 통해 상기 에미션 출력부에서 출력되는 발광 제어 신호가 출력이 진행되는 동안 전압을 안정적으로 유지하는 것을 특징으로 한다.
본 발명의 제3 특징에 따른 마이크로 발광다이오드 디스플레이용 회로는, 제1 및 제2 특징 중 어느 하나의 디스플레이용 통합 드라이버 회로; 및 상기 디스플레이용 통합 드라이버 회로의 출력 신호들을 입력 신호로서 사용하여 구동되는 마이크로 발광다이오드 화소 회로를 포함하는 것을 특징으로 한다.
스캔 통합 드라이버 회로에서 2개의 신호 및 스윕/에미션 통합 드라이버 회로에서 3개의 신호를 출력 가능하여, 2개의 통합 드라이버 회로에서 마이크로 발광다이오드 화소 회로에 입력 신호로서 사용될 5개의 신호를 출력 가능하므로 구동부가 차지하는 면적을 감소시킬 수 있어 높은 PPI를 요구하는 고해상도 및 네로우 베젤(Narrow Bezel) 디스플레이 제품에 활용될 수 있다.
스캔 통합 드라이버 회로에서 노멀 모드 및 저전력 모드 변환이 가능하여 고해상도 디스플레이에서의 패널의 소비 전력을 감소시킬 수 있다.
스윕/에미션 통합 드라이버 회로에서 부스티드 다운 구조부의 커패시터의 커플링 효과를 통해 에미션 출력 신호가 처음부터 게이트 로우 전압으로 안정적으로 출력되어 색 변조에 의한 화면 왜곡을 방지할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 디스플레이용 통합 드라이버 회로의 타겟이 되는 마이크로 발광다이오드 화소 회로를 도시한 회로도이다.
도 2는 본 발명의 일 실시 예에 따른 디스플레이용 통합 드라이버 회로 중 스캔 통합 드라이버 회로를 도시한 회로도이다.
도 3은 본 발명의 일 실시 예에 따른 디스플레이용 통합 드라이버 회로 중 스윕/에미션 통합 드라이버 회로를 도시한 회로도이다.
도 4a 내지 도 4c는 본 발명의 일 실시 예에 따른 스캔 통합 드라이버 회로의 노멀 모드 동작을 나타내는 회로도들 및 타이밍 다이어그램들이다.
도 5a 내지 도 5c는 본 발명의 일 실시 예에 따른 스캔 통합 드라이버 회로의 저전력 모드 동작을 나타내는 회로도들 및 타이밍 다이어그램들이다.
도 6a 내지 도 6e는 본 발명의 일 실시 예에 따른 스윕/에미션 통합 드라이버 회로의 동작을 나타내는 회로도들 및 타이밍 다이어그램들이다.
도 7은 본 발명의 일 실시 예에 따른 스캔 통합 드라이버 회로의 시뮬레이션 파형을 나타낸 그래프이다.
도 8은 본 발명의 일 실시 예에 따른 스윕/에미션 통합 드라이버 회로의 시뮬레이션 파형을 나타낸 그래프이다.
이하, 본 발명에 대해서 실시예 및 도면을 참조하여 구체적으로 설명한다. 그러나, 이하의 설명은 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1은 본 발명의 일 실시 예에 따른 디스플레이용 통합 드라이버 회로의 타겟이 되는 마이크로 발광다이오드 화소 회로를 도시한 회로도이다.
마이크로 발광다이오드 디스플레이는 매트릭스 형태로 배치된 복수의 화소들을 포함하는 표시 패널 및 표시 패널을 구동하는 구동부를 포함한다. 구동부는 표시 패널의 화소들에 신호를 공급하는 스캔 드라이버, 스윕 드라이버, 에미션 드라이버를 포함하고, 표시 패널의 화소들은 스캔 드라이버 및 에미션 드라이버로부터 수신된 스캔 신호 및 에미션 신호에 기초하여 발광함으로써 영상이 표시될 수 있다.
본 발명의 일 실시 예에 따른 마이크로 발광다이오드 화소 회로(100)는 노멀 모드 및 저전력 모드의 2종류의 전력 모드를 가질 수 있으며, 입력 신호로 SPWM[n], SPAM[n], VST[n], Sweep[n], Emi[n]의 5가지 입력 신호(10,20)를 포함할 수 있다. 여기서, SPWM[n] 및 SPAM[n]은 스캔 신호, VST[n+1] 또는 VOUT[n]은 스타트 신호, Sweep[n]은 스윕 신호, Emi[n]은 발광 제어 신호에 해당한다. 이하의 설명에서 편의를 위해 SPWM[n]은 '스캔 신호'의 용어와 병행해 표기할 것이며, 혼동의 방지를 위해 SPAM[n]은 'SPAM 신호'로 표기하기로 한다.
노멀 모드의 경우 고계조에서 저계조까지는 PWM(Pulse Width Modulation) 방식을 사용하고, 저계조 이하에서는 PAM(Pulse Amplitude Modulation) 방식을 사용한다. 저전력 모드는 50 nit 이하의 휘도에서 사용되고, 본 발명의 일 실시 예에 있어서, T6, T7, T9 및 C2만 사용(도 1 참조)하여 PAM 방식만 사용한다. 이 경우, SPWM[n] 신호 및 스윕 신호는 사용되지 않는다.
이하에서는 상술한 마이크로 발광다이오드 화소 회로(100)를 타겟으로 하는 내장 구동회로들(200,300)에 대해서 설명하기로 한다.
본 발명의 일 실시 예에 따른 디스플레이용 통합 드라이버 회로(200,300)는 상기 마이크로 발광다이오드 화소 회로를 타겟으로 하며, P-type LTPS(Low Temperature Polycrystalline Silicon) TFT(Thin Film Transistor) 기반으로 설계될 수 있으며, 참고로, LTPS TFT는 산화물 TFT와 a-Si:H(hydrogenated amorphous silicon) TFT 대비 전자 이동도 및 소자 안전성이 높고, 오버랩 정전용량(overlap capacitance)은 낮은 장점을 가지고 있다.
도 2는 본 발명의 일 실시 예에 따른 디스플레이용 통합 드라이버 회로 중 스캔 통합 드라이버 회로를 도시한 회로도이다.
스캔 통합 드라이버 회로(200)는 스캔 신호(SPWM[n]) 및 스타트 신호(VST[n+1])의 2개의 신호를 출력할 수 있으며, 상기 2개의 출력 신호는 마이크로 발광다이오드 화소 회로(100)에 입력 신호(10)로서 각각 공급될 수 있다. 본 발명의 일 실시 예에 있어서, 스캔 통합 드라이버 회로(200)는 통합 출력부(210), 전력 모드 제어부(220) 및 Q노드와 QB노드 인버터 구조부(230)를 포함할 수 있다.
도 2를 참조하면, 스캔 통합 드라이버 회로는 13개의 트랜지스터와 2개의 커패시터로 구성될 수 있다. 또한, CLK(게이트 클럭 신호) 및 VST[n] 신호는 -8V~+7V로 스윙하며, VDD(구동 전압)는 +7V, VSS(기준 전위)는 -8V일 수 있다.
스캔 통합 드라이버 회로의 동작 원리는 도 2를 참조하여 이하에서 간단히 설명한다.
Q[n] 노드가 VST[n] 신호에 의해 VGL(게이트 로우 전압, 이하 VGL로 표기)이 되어 T7이 턴온되고, T9을 통해 Q[n] 노드의 VGL 전압이 전달되어 QSPWM[n] 노드의 전압도 VGL이 되어 T13이 턴온된다. 이 때 CLK는 VGH(게이트 하이 전압, 이하 VGH로 표기) 전압이므로 스타트 신호(VST[n+1] 신호)와 스캔 출력 신호(SPWM[n] 신호)의 전압은 안정적으로 VGH가 된다.
CLK가 VGL이 되면서 커패시터 C1에 의해 Q[n] 노드는 부트스트래핑(bootstrapping)되어 VGL보다 낮은 전압인 상태가 되며 상기 상태의 전압이 마찬가지로 QSPWM[n] 노드로 전달되어 VST[n+1]은 안정적으로 VGL을 출력하게 된다. 이 경우, 노멀 모드 및 저전력 모드에 따라 회로의 동작은 구분되며 노멀 모드인 경우, VDD_N(노멀 모드 구동 전압)은 VGH이고, VDD_A(저전력 모드 구동 전압)는 VGL이므로 VST[n+1]이 VGL을 출력할 때 SPWM[n] 신호도 안정적으로 VGL을 출력한다. 저전력 모드인 경우, VDD_N은 VGL이고, VDD_A는 VGH이므로 T12가 항상 턴온되어 VST[n+1]이 VGL을 출력할 때 SPWM[n] 신호는 안정적으로 VGH를 출력한다.
도 3은 본 발명의 일 실시 예에 따른 디스플레이용 통합 드라이버 회로 중 스윕/에미션 통합 드라이버 회로를 도시한 회로도이다.
스윕/에미션 통합 드라이버 회로(300)는 SPAM 신호(SPAM[n]), 스윕 신호(Sweep[n]) 및 발광 제어 신호(Emi[n])의 3개의 신호를 출력할 수 있으며, 상기 3개의 출력 신호는 마이크로 발광다이오드 화소 회로(100)에 입력 신호(20)로서 각각 공급될 수 있다. 본 발명의 일 실시 예에 있어서, 스윕/에미션 통합 드라이버 회로(300)는 SPAM 출력부(310), 스윕 출력부(320), 에미션 출력부(330), 부스티드 다운(boosted down) 구조부(340) 및 EQ노드와 EQB노드 인버터 구조부(350)를 포함할 수 있다.
도 3을 참조하면, 스윕/에미션 통합 드라이버 회로는 16개의 트랜지스터와 4개의 커패시터로 구성될 수 있다. 또한, ECLK(게이트 클럭 신호) 및 Emi[n-1] 신호는 -8V~+7V로 스윙하며, VGH는 +7V, VGL은 -8V일 수 있다.
스윕/에미션 통합 드라이버 회로의 동작 원리는 도 3을 참조하여 이하에서 간단히 설명한다.
ECLKB가 VGL일 때 EQB[n] 노드의 전압은 VGL이 되어 SPAM[n] 노드는 VGL 전압을 출력한다. 한편, EQB[n] 노드에 의해 T10, T12, T14, T16이 턴온되어 스윕 신호(Sweep[n] 신호)와 발광 제어 신호(Emi[n] 신호)가 안정적으로 VGH를 출력한다.
이후, ECLK과 Emi[n-1]이 모두 VGL이 되어 EQ[n] 노드의 전압 상태는 VGL이 된다. 이때 T9이 턴온되고 T9의 소스와 게이트 전압이 모두 VGL이 되므로 T9의 드레인 전압인 EQ_SW[n] 노드는 VGL보다 약간 높은 전압 상태가 된다. Sweep[n]의 전압 범위는 +4V~+7V로서, EQ_SQ[n] 노드 전압보다 훨씬 높은 전압을 가지므로 스윕 신호(Sweep[n] 신호)는 안정적으로 출력된다.
한편, 부스티드 다운(boosted down) 구조부(340)의 커패시터 C4에 의한 커플링 효과에 의해 EQ_EM[n] 노드의 전압 상태는 VGL보다 낮게 되고, 발광 제어 신호(Emi[n] 신호)는 출력이 시작되는 시점부터 안정적으로 VGL을 출력할 수 있게 된다. 이에 따라, 본 발명의 일 실시 예에 있어서 색 변조에 의한 화면 왜곡 현상을 방지할 수 있게 된다.
스캔 통합 드라이버 회로의 보다 상세한 동작을 도 2, 도 4a 내지 도 4c, 도 5a 내지 5c를 참조하여 이하에서 보다 구체적으로 설명한다.
도 2를 참조하여 본 발명의 일 실시 예에 따른 스캔 통합 드라이버 회로의 각 트랜지스터(TFT), 주요 노드 및 입출력 단자의 기능에 대해 정리하면 다음과 같다.
<트랜지스터(TFT) 기능>
T1: QB[n] 노드 풀다운(pull-down)
T2: QB[n] 노드 풀다운과 풀업(pull-up) 제어
T3: Q[n] 노드 프리차징(pre-charging)
T4: T3의 VDS 낮춤
T5: Q[n] 노드 VGL 전압 유지
T6: Q[n] 노드 풀업		 T7: VOUT[n] 출력 제어 및 Q[n] 노드 부트스트래핑
T8: VOUT[n] 풀업
T9: 노멀 모드 및 저전력 모드 제어
T10: QSPWM[n] 풀업
T11, T12: SPWM[n] VGH 출력 제어
<주요 노드 및 입출력 단자 기능>
Q[n]: 풀다운 T7을 제어하기 위한 노드
QSPWM[n]: 풀다운 T13을 제어하기 위한 노드
QB[n]: 풀업 T8, T11을 제어하기 위한 노드		 VOUT[n-1]: Q[n] 노드 프리차징
VOUT[n]: 스타트 신호 출력
SPWM[n]: 스캔 출력
도 4a 내지 도 4c는 본 발명의 일 실시 예에 따른 스캔 통합 드라이버 회로의 노멀 모드 동작을 나타내는 회로도들 및 타이밍 다이어그램들이다.
(A1-1) 노멀 모드: 프리차징 구간
도 4a를 참조하면, 노멀(normal) 모드에서 VDD_N의 전압은 VGH이므로 T10과 T12는 턴오프된다. CLKB와 VOUT[n-1]이 VGL이 되므로 Q[n] 노드 및 QSPWM[n] 노드 전압은 VGL-VTH까지 풀다운된다. 따라서, VOUT[n]과 SPWM[n]은 VGH를 출력한다.
(A1-2) 노멀 모드: 부트스트래핑 및 VOUT[n]과 SPWM[n] 출력 구간
도 4b를 참조하면, CLK과 C1에 의해 Q[n] 노드와 QSPWM[n] 노드는 부트스트래핑 된다. 이때, Q[n] 노드는 VGL-VTH+(VGL-VGH)의 낮은 전압 값을 가지게 되어 VOUT[n] 및 SPWM[n]은 VGL을 출력하게 된다.
(A1-3) 노멀 모드: VOUT[n] 및 SPWM[n] 풀업 구간
도 4c를 참조하면, CLKB는 VGL, VOUT[n-1]은 VGH가 되므로 QB[n] 노드 및 Q[n] 노드의 전압이 각각 VGL, VGH가 된다. 따라서, VOUT[n]과 SPWM[n]은 모두 VGH를 출력한다.
도 5a 내지 도 5c는 본 발명의 일 실시 예에 따른 스캔 통합 드라이버 회로의 저전력 모드 동작을 나타내는 회로도들 및 타이밍 다이어그램들이다.
(A2-1) 저전력 모드: 프리차징 구간
도 5a를 참조하면, 저전력(AOD: always on display) 모드에서 VDD_A의 전압은 VGH이므로 T9은 턴오프된다. CLKB와 VOUT[n-1]이 VGL이 되므로 Q[n] 노드 전압은 VGL-VTH으로 프리차징된다. 따라서, VOUT[n]과 SPWM[n]은 VGH를 출력한다.
(A2-2) 저전력 모드: 부트스트래핑 및 VOUT[n]과 SPWM[n] 출력 구간
도 5b를 참조하면, CLK과 C1에 의해 Q[n] 노드와 QSPWM[n] 노드는 부트스트래핑 된다. 이때, Q[n] 노드는 VGL-VTH+(VGL-VGH)의 낮은 전압 값을 가지게 되어 VOUT[n]은 VGL을 출력하게 된다.
(A2-3) 저전력 모드: VOUT[n] 및 SPWM[n] 풀업 구간
도 5c를 참조하면, CLKB는 VGL, VOUT[n-1]은 VGH가 되므로 QB[n] 노드 및 Q[n] 노드의 전압이 각각 VGL, VGH가 된다. 따라서, VOUT[n]과 SPWM[n]은 모두 VGH로 풀업된다.
스윕/에미션 통합 드라이버 회로의 보다 상세한 동작을 도 3, 도 6a 내지 도 6e를 참조하여 이하에서 보다 구체적으로 설명한다.
도 3을 참조하여 본 발명의 일 실시 예에 따른 스윕/에미션 통합 드라이버 회로의 각 트랜지스터(TFT), 주요 노드 및 입출력 단자의 기능에 대해 정리하면 다음과 같다.
<트랜지스터(TFT) 기능>
T1: EQ[n] 프리차징
T2, T3: EQ[n] 풀업 제어
T4: T3 및 T6 턴온
T5: T3 및 T6 턴오프
T6, T7: EQB[n] 풀다운 제어
T8: EQB[n] 풀업 제어
T9: EQ_SW[n] 풀다운 제어		 T10: EQ_SW[n] 풀업 제어
T11: Sweep[n] 출력
T12: Sweep[n] 풀업 제어
T13: EQ_EM[n] 풀다운 제어
T14: EQ_EM[n] 풀업 제어
T15: Emi[n] 풀다운 제어
T16: Emi[n] 풀업 제어
<주요 노드 및 입출력 단자 기능>
EQ[n]: EQ_SW[n] 노드 풀다운 제어를 위한 노드
EQB[n]: Sweep[n], Emi[n] 풀업을 위한 노드 및 SPAM[n] 출력 노드
EQ_SW[n]: Sweep[n] 출력 제어를 위한 노드
EQ_EM[n]: Emi[n] 출력 제어를 위한 노드		 Emi[n-1]: EQ[n] 노드 프리차징
SPAM[n]: 스캔 신호 출력
Sweep[n]: 스윕 신호 출력
Emi[n]: 발광 제어 신호 출력
도 6a 내지 도 6e는 본 발명의 일 실시 예에 따른 스윕/에미션 통합 드라이버 회로의 동작을 나타내는 회로도들 및 타이밍 다이어그램들이다.
(B-1) SPAM[n] 출력 구간
도 6a를 참조하면, ECLKB가 VGL이므로 EQB[n]과 SPAM[n]의 전압은 VGL-VTH가 된다. T12 및 T16이 턴온 상태이므로 Sweep[n] 및 Emi[n]은 VGH를 출력한다. T10과 T14를 통해 EQ_SW[n]과 EQ_EM[n]은 VGH를 가지므로 풀다운 트랜지스터(TFT)인 T11, T13, T15는 턴오프된다.
(B-2) Sweep[n] 및 Emi[n] 출력 구간 I
도 6b를 참조하면, Emi[n-1]에 의해 EQ[n] 노드가 VGL-VTH_T1의 전압이 된다. 따라서, EQ_SW[n]은 VGL-(VTH_T1+VTH_T9)의 전압을 가지게 되고, EQ_EM[n]은 C4의 커플링 효과로 인해 VGL보다 낮은 전압 상태가 된다. 결국, Sweep[n]은 CLK_Sweep에 의해 스윕 전압을 출력하게 되고 Emi[n]은 VGL을 안정적으로 출력한다.
(B-3) Sweep[n] 및 Emi[n] 출력 구간 II
도 6c를 참조하면, ECLKB가 VGL이 되면서 C1에 의해서 EQ[n] 노드는 부트스트래핑 된다. 따라서, EQ_SW[n]의 전압은 VGL이 되고 EQ_EM[n]은 VGL보다 낮은 전압 상태를 안정적으로 유지하게 된다. 결국, Sweep[n]은 CLK_Sweep에 의해 스윕 전압을 출력하게 되고 Emi[n]은 VGL을 안정적으로 출력한다.
(B-4) Sweep[n] 및 Emi[n] 출력 구간 III
도 6d를 참조하면, ECLK가 VGL이 되고 Emi[n-1]의 전압이 VGH가 되면서 T1에 의해 EQ[n] 노드의 전압은 VGH가 된다. 따라서, T9은 턴오프되고 EQ_SW[n]과 EQ_EM[n]은 플로팅 상태이므로 이전 구간의 전압을 유지하게 된다. 결국, Sweep[n]은 CLK_Sweep에 의해 스윕 전압을 출력하게 되고 Emi[n]은 VGL을 안정적으로 출력한다.
(B-5) Reset 및 SPAM[n] 출력 구간
도 6e를 참조하면, ECLKB가 VGL이 되면서 T6 및 T7에 의해 EQB[n] 노드와 SPAM[n]은 VGL-VTH_T7의 전압을 가진다. 따라서, T10, T12, T14, T16에 의해 EQ_SW[n], Sweep[n], EQ_EM[n], Emi[n]은 VGH로 풀업된다.
이하에서는 본 발명의 일 실시 예에 따른 스캔 및 스윕/에미션 통합 드라이버 회로들 각각의 시뮬레이션 결과를 설명한다.
도 7은 본 발명의 일 실시 예에 따른 스캔 통합 드라이버 회로의 시뮬레이션 파형을 나타낸 그래프로서, 구체적으로 Q[n] 노드, SPWM[n], VST[n+1]에 대한 시뮬레이션 결과를 나타낸다.
Q[n] 노드 동작 구간에서 프리차지 및 부트스트래핑 전압은 각각 -6.3V, -18.4V이다. 또한, SPWM[n]과 VST[n+1] 신호가 -8V로 안정적으로 출력이 이루어지는 것을 확인할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 스윕/에미션 통합 드라이버 회로의 시뮬레이션 파형을 나타낸 그래프로서, 구체적으로 SPAM[n], Sweep[n], Emi[n]에 대한 시뮬레이션 결과를 나타낸다.
Emi[n] 신호를 보면 -8V를 전압 손실 없이 유지하면서 안정적으로 출력이 이루어지고, SPAM[n] 신호는 Emi[n] 신호와 반대되는 파형이 안정적으로 출력되며, Sweep[n] 신호는 출력이 발생할 때 전압이 +7V에서 +4V로 감소하는 파형을 보여주어 모든 출력 신호가 안정적으로 출력이 이루어지는 것을 확인할 수 있다.
지금까지 살펴본 바와 같이, 본 발명의 실시 예에 따른 디스플레이용 통합 드라이버 회로는 스캔 통합 드라이버 회로에서 2개의 신호 및 스윕/에미션 통합 드라이버 회로에서 3개의 신호를 출력 가능하여, 2개의 통합 드라이버 회로에서 마이크로 발광다이오드 화소 회로에 입력 신호로서 사용될 5개의 신호를 출력 가능하므로 구동부가 차지하는 면적을 감소시킬 수 있고, 스캔 통합 드라이버 회로에서 노멀 모드 및 저전력 모드 변환이 가능하며, 스윕/에미션 통합 드라이버 회로에서 부스티드 다운 구조부의 커패시터의 커플링 효과를 통해 에미션 출력 신호가 처음부터 게이트 로우 전압으로 안정적으로 출력된다. 이에 따라, 높은 PPI를 요구하는 고해상도 마이크로 발광다이오드 디스플레이 제품에 활용될 수 있고, 고해상도 디스플레이에서의 패널의 소비 전력을 감소시킬 수 있으며, 색 변조에 의한 화면 왜곡을 방지하는 효과를 제공한다.
한편, 본 발명의 실시예들은 컴퓨터로 읽을 수 있는 기록 매체에 컴퓨터가 읽을 수 있는 코드로 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함한다.
컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현하는 것을 포함한다. 또한, 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산 방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술 분야의 프로그래머들에 의하여 용이하게 추론될 수 있다.
다양한 변형예가 본 발명의 범위를 벗어남이 없이 본 명세서에 기술되고 예시된 구성 및 방법으로 만들어질 수 있으므로, 상기 상세한 설명에 포함되거나 첨부 도면에 도시된 모든 사항은 예시적인 것으로 본 발명을 제한하기 위한 것이 아니다. 따라서, 본 발명의 범위는 상술한 예시적인 실시예에 의해 제한되지 않으며, 이하의 청구 범위 및 그 균등물에 따라서만 정해져야 한다.
10: 스캔 회로 출력 20: 스윕/에미션 회로 출력
210: 통합 출력부 220: 전력 모드 제어부
230: Q노드와 QB노드의 인버터 구조부
310: SPAM 출력부 320: 스윕 출력부
330: 에미션 출력부 340: 부스티드 다운 구조부
350: EQ노드와 EQB노드의 인버터 구조부

Claims (12)

  1. 디스플레이용 통합 드라이버 회로에 있어서,
    2개의 출력 신호를 가지는 제1 회로; 및
    3개의 출력 신호를 가지는 제2 회로를 포함하고,
    상기 제1 회로는 상기 2개의 출력 신호를 마이크로 발광다이오드 화소 회로에 입력 신호로서 각각 공급하고, 상기 제2 회로는 상기 3개의 출력 신호를 상기 마이크로 발광다이오드 화소 회로에 다른 입력 신호로서 각각 공급하며,
    상기 제1 회로는 통합 출력부, 전력 모드 제어부 및 Q노드와 QB노드 인버터 구조부를 포함하고,
    상기 전력 모드 제어부는 상기 제1 회로를 노멀 모드와 저전력 모드로 제어하며,
    상기 Q노드와 QB노드의 인버터 구조부의 Q노드에 부트스트래핑 기법을 적용하여 상기 제1 회로의 출력 신호들의 전압이 안정적으로 유지되는, 디스플레이용 통합 드라이버 회로.
  2. 제1항에 있어서,
    상기 인버터 구조부의 Q노드의 전압이 상기 전력 모드 제어부의 트랜지스터 간의 연결 노드로 전달되어 상기 제1 회로의 2개의 출력 신호의 전압이 안정적으로 유지되는 것을 특징으로 하는 디스플레이용 통합 드라이버 회로.
  3. 제2항에 있어서,
    게이트 클럭 신호가 게이트 하이 전압인 경우, 상기 인버터 구조부의 Q노드가 스타트 신호에 의해 게이트 로우 전압이 되어 상기 전력 모드 제어부의 트랜지스터 간의 연결 노드로 전달되어 상기 제1 회로의 2개의 출력 신호가 안정적으로 게이트 하이 전압으로 유지되는 것을 특징으로 하는 디스플레이용 통합 드라이버 회로.
  4. 제2항에 있어서,
    게이트 클럭 신호가 게이트 로우 전압인 경우, 상기 인버터 구조부의 Q노드 및 상기 통합 출력부의 스타트 신호 출력 노드를 연결하는 커패시터에 의해 상기 Q노드가 부트스트래핑되어 게이트 로우 전압보다 낮은 전압이 되어 상기 전력 모드 제어부의 트랜지스터 간의 연결 노드로 전달되어 상기 제1 회로의 2개의 출력 신호의 전압이 안정적으로 유지되는 것을 특징으로 하는 디스플레이용 통합 드라이버 회로.
  5. 제4항에 있어서,
    상기 제1 회로의 2개의 출력 신호 중 스타트 출력 신호는 안정적으로 게이트 로우 전압이 유지되고,
    상기 제1 회로의 2개의 출력 신호 중 스캔 출력 신호는 상기 제1 회로가 상기 노멀 모드인 경우 안정적으로 게이트 로우 전압이 유지되며, 상기 제1 회로가 상기 저전력 모드인 경우 안정적으로 게이트 하이 전압이 유지되는 것을 특징으로 하는 디스플레이용 통합 드라이버 회로.
  6. 제1항에 있어서,
    상기 제1 회로의 상기 노멀 모드에서의 게이트 클럭 신호에 따른 동작은, 프리차징 구간에서 스타트 출력 신호 및 스캔 출력 신호가 게이트 하이 전압으로 출력되고, 상기 Q노드 및 상기 전력 모드 제어부의 트랜지스터 간의 연결 노드가 부트스트래핑되는 구간에서 상기 스타트 출력 신호 및 상기 스캔 출력 신호가 게이트 로우 전압으로 출력되며, 상기 스타트 출력 신호 및 상기 스캔 출력 신호가 풀업되는 구간에서 상기 스타트 출력 신호 및 상기 스캔 출력 신호가 게이트 하이 전압으로 출력되도록 동작하는 것을 특징으로 하는 디스플레이용 통합 드라이버 회로.
  7. 제1항에 있어서,
    상기 제1 회로의 상기 저전력 모드에서의 게이트 클럭 신호에 따른 동작은, 프리차징 구간에서 스타트 출력 신호 및 스캔 출력 신호가 게이트 하이 전압으로 출력되고, 상기 Q노드 및 상기 전력 모드 제어부의 트랜지스터 간의 연결 노드가 부트스트래핑되는 구간에서 상기 스타트 출력 신호는 게이트 로우 전압으로 출력되고, 상기 스캔 출력 신호는 게이트 하이 전압으로 출력되며, 상기 스타트 출력 신호 및 상기 스캔 출력 신호가 풀업되는 구간에서 상기 스타트 출력 신호 및 상기 스캔 출력 신호가 게이트 하이 전압으로 출력되도록 동작하는 것을 특징으로 하는 디스플레이용 통합 드라이버 회로.
  8. 제1항에 있어서,
    상기 제1 회로는 13개의 p타입 박막 트랜지스터인 제1 내지 제13 트랜지스터 및 2개의 커패시터인 제1 및 제2 커패시터로 구성되어 각 소자 간에 노드를 통해 전기적으로 연결되고,
    상기 전기적 연결은,
    제1 노드에서 상기 제1 트랜지스터의 게이트 및 상기 제3 트랜지스터의 게이트가 연결되고,
    제2 노드에서 상기 제2 트랜지스터의 게이트, 상기 제3 트랜지스터의 소스, 상기 제4 트랜지스터의 소스 및 상기 제5 트랜지스터의 드레인이 연결되고,
    제3 노드에서 상기 제1 트랜지스터의 드레인 및 상기 제4 트랜지스터의 게이트가 연결되고,
    제4 노드에서 상기 제5 트랜지스터의 게이트, 상기 제7 트랜지스터의 드레인 및 상기 제13 트랜지스터의 드레인이 연결되고,
    제5 노드에서 상기 제1 트랜지스터의 소스, 상기 제2 트랜지스터의 드레인, 상기 제6 트랜지스터의 게이트, 상기 제8 트랜지스터의 게이트, 상기 제11 트랜지스터의 게이트 및 상기 제2 커패시터의 일단이 연결되고,
    제6 노드에서 상기 제6 트랜지스터의 소스, 상기 제8 트랜지스터의 소스, 상기 제10 트랜지스터의 소스, 상기 제11 트랜지스터의 소스, 상기 제12 트랜지스터의 소스 및 상기 제2 커패시터의 타단이 연결되고,
    제7 노드에서 상기 제4 트랜지스터의 드레인, 상기 제7 트랜지스터의 게이트 및 상기 제1 커패시터의 일단이 연결되고,
    제8 노드에서 상기 제9 트랜지스터의 소스, 상기 제10 트랜지스터의 드레인 및 상기 제13 트랜지스터의 게이트가 연결되고,
    제9 노드에서 상기 제11 트랜지스터의 드레인, 상기 제12 트랜지스터의 드레인 및 상기 제13 트랜지스터의 소스가 연결되고,
    제10 노드에서 상기 제7 트랜지스터의 소스, 상기 제8 트랜지스터의 드레인 및 상기 제1 커패시터의 타단이 연결되고, 및
    제11 노드에서 상기 제10 트랜지스터의 게이트 및 상기 제12 트랜지스터의 게이트가 연결되는 것을 특징으로 하는 디스플레이용 통합 드라이버 회로.
  9. 디스플레이용 통합 드라이버 회로에 있어서,
    2개의 출력 신호를 가지는 제1 회로; 및
    3개의 출력 신호를 가지는 제2 회로를 포함하고,
    상기 제1 회로는 상기 2개의 출력 신호를 마이크로 발광다이오드 화소 회로에 입력 신호로서 각각 공급하고, 상기 제2 회로는 상기 3개의 출력 신호를 상기 마이크로 발광다이오드 화소 회로에 다른 입력 신호로서 각각 공급하며,
    상기 제2 회로는 SPAM 출력부, 스윕 출력부, 에미션 출력부, 부스티드 다운 구조부 및 EQ노드와 EQB노드 인버터 구조부를 포함하고,
    상기 부스티드 다운 구조부의 커패시터의 커플링 효과를 통해 상기 에미션 출력부에서 출력되는 발광 제어 신호가 출력이 진행되는 동안 전압을 안정적으로 유지하는, 디스플레이용 통합 드라이버 회로.
  10. 제9항에 있어서,
    상기 제2 회로의 게이트 클럭 신호에 따른 동작은, SPAM 출력 신호 출력 구간에서 스윕 출력 신호 및 발광 제어 출력 신호가 게이트 하이 전압으로 출력되고, 상기 스윕 출력 신호 및 상기 발광 제어 출력 신호 출력 구간에서 상기 스윕 출력 신호는 스윕 전압을 출력하고 상기 발광 제어 출력 신호는 게이트 로우 전압을 출력하며, 리셋 및 SPAM 출력 신호 출력 구간에서 상기 스윕 출력 신호 및 상기 발광 제어 출력 신호는 게이트 하이 전압으로 출력되도록 동작하는 것을 특징으로 하는 디스플레이용 통합 드라이버 회로.
  11. 제9항에 있어서,
    상기 제2 회로는 16개의 p타입 박막 트랜지스터인 제1 내지 제16 트랜지스터 및 4개의 커패시터인 제1 내지 제4 커패시터로 구성되어 각 소자 간에 노드를 통해 전기적으로 연결되고,
    상기 전기적 연결은,
    제1 노드에서 상기 제2 트랜지스터의 게이트, 상기 제6 트랜지스터의 소스, 상기 제7 트랜지스터의 게이트 및 상기 제1 커패시터의 일단이 연결되고,
    제2 노드에서 상기 제1 트랜지스터의 소스, 상기 제2 트랜지스터의 드레인, 상기 제5 트랜지스터의 게이트, 상기 제8 트랜지스터의 게이트, 상기 제9 트랜지스터의 게이트 및 상기 제1 커패시터의 타단이 연결되고,
    제3 노드에서 상기 제1 트랜지스터의 게이트, 상기 제4 트랜지스터의 게이트 및 상기 제5 트랜지스터의 드레인이 연결되고,
    제4 노드에서 상기 제3 트랜지스터의 게이트, 상기 제4 트랜지스터의 소스, 상기 제5 트랜지스터의 소스, 상기 제6 트랜지스터의 게이트 및 상기 제2 커패시터의 일단이 연결되고,
    제5 노드에서 상기 제6 트랜지스터의 드레인, 상기 제7 트랜지스터의 드레인 및 상기 제2 커패시터의 타단이 연결되고,
    제6 노드에서 상기 제7 트랜지스터의 소스, 상기 제8 트랜지스터의 드레인, 상기 제10 트랜지스터의 게이트, 상기 제12 트랜지스터의 게이트, 상기 제14 트랜지스터의 게이트, 상기 제16 트랜지스터의 게이트 및 상기 제3 커패시터의 일단이 연결되고,
    제7 노드에서 상기 제3 트랜지스터의 드레인, 상기 제8 트랜지스터의 소스, 상기 제10 트랜지스터의 소스, 상기 제12 트랜지스터의 소스, 상기 제14 트랜지스터의 소스, 상기 제16 트랜지스터의 소스 및 상기 제3 커패시터의 타단이 연결되고,
    제8 노드에서 상기 제9 트랜지스터의 소스, 상기 제10 트랜지스터의 드레인, 상기 제11 트랜지스터의 게이트 및 상기 제13 트랜지스터의 게이트가 연결되고,
    제9 노드에서 상기 제4 트랜지스터의 드레인, 상기 제9 트랜지스터의 드레인, 상기 제13 트랜지스터의 드레인 및 상기 제15 트랜지스터의 드레인이 연결되고,
    제10 노드에서 상기 제11 트랜지스터의 소스 및 상기 제12 트랜지스터의 드레인이 연결되고,
    제11 노드에서 상기 제13 트랜지스터의 소스, 상기 제14 트랜지스터의 드레인, 상기 제15 트랜지스터의 게이트 및 상기 제4 커패시터의 일단이 연결되고, 및
    제12 노드에서 상기 제15 트랜지스터의 소스, 상기 제16 트랜지스터의 드레인 및 상기 제4 커패시터의 타단이 연결되는 것을 특징으로 하는 디스플레이용 통합 드라이버 회로.
  12. 마이크로 발광다이오드 디스플레이용 회로에 있어서,
    제1항 내지 제11항 중 어느 한 항의 디스플레이용 통합 드라이버 회로; 및
    상기 디스플레이용 통합 드라이버 회로의 출력 신호들을 입력 신호로서 사용하여 구동되는 마이크로 발광다이오드 화소 회로를 포함하는 마이크로 발광다이오드 디스플레이용 회로.
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