KR102203775B1 - 쉬프트 레지스터 - Google Patents

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Abstract

본 발명은 기존의 클럭신호를 절반으로 줄여 좁은 베젤을 구현할 수 있는 쉬프트 레지스터에 관한 것으로, 쉬프트 레지스터를 구성하는 복수개의 스테이지들중, 연속하는 2개의 스테이지, 연속하는 3개의 스테이지, 또는 연속하는 4개의 스테이지를 하나의 쌍으로 구분하여, 홀수 번째 쌍의 스테이지들에는 제 1 스테이지를 배치하고, 짝수 번째 쌍의 스테이지들에는 제 1 스테이지와 다른 구성을 갖는 제 2 스테이지들을 배치하며, 상기 홀수 번째 쌍의 스테이지들은 공급된 클럭 펄스의 하이 구간에 하이 스캔 펄스를 출력하도록 구성되고, 상기 짝수 번째 쌍의 스테이지들은 공급된 클럭 펄스의 로우 구간에 하이 스캔 펄스를 출력하도록 구성하여, 종래의 4, 6 및 8상의 클럭 펄스를 절반으로 줄여서 구동한 것이다.

Description

쉬프트 레지스터{Shift resistor}
본 발명은 표시 장치에 관한 것으로, 기존의 클럭신호를 절반으로 줄여 좁은 베젤(Narrow Bezel)을 구현할 수 있는 쉬프트 레지스터에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소 영역들이 매트릭스 형태로 배열된 액정패널과, 상기 액정패널을 구동하기 위한 구동회로를 구비한다.
도 1은 일반적인 액정 표시장치의 구동장치를 나타낸 구성 회로도이다.
일반적으로, 액정 표시장치는, 도 1에 도시한 바와 같이, 영상을 표시하는 액정패널(2)과, 상기 액정패널(2)의 게이트 라인들(GL1 내지 GLn)을 구동하는 게이트 드라이버(6)와, 상기 액정패널(2)의 데이터 라인들(DL1 내지 DLm)을 구동하는 데이터 드라이버(4)와, 외부로부터 입력된 영상 데이터(RGB)를 정렬하여 데이터 드라이버(4)에 공급함과 아울러, 게이트 및 데이터 제어신호(GCS,DCS)를 생성하여 상기 게이트 및 데이터 드라이버(6,4)를 각각 제어하는 타이밍 컨트롤러(8)를 구비한다.
액정패널(2)은 복수의 게이트 라인(GL1 내지 GLn)과 복수의 데이터 라인들(DL1 내지 DLm)에 의해 정의되는 각 화소 영역에 형성된 박막 트랜지스터(TFT; Thin Film Transistor) 및 상기 박막트랜지스터와 접속된 액정 커패시터(Clc)를 구비한다. 액정 커패시터(Clc)는 상기 박막트랜지스터와 접속된 화소전극, 화소전극과 액정을 사이에 두고 배치된 공통전극으로 구성된다. 상기 박막트랜지스터는 각각의 게이트 라인(GL1 내지 GLn)으로부터의 스캔 펄스에 응답하여 각각의 데이터 라인(DL1 내지 DLm)으로부터의 영상신호를 화소 전극에 공급한다.
상기 액정 커패시터(Clc)는 화소 전극에 공급된 영상신호와 공통전극에 인가되는 공통전압(SVcom)과의 차 전압을 충전하고, 그 차 전압에 따라 액정 분자들의 배열을 가변시켜 광 투과율을 조절함으로써 계조를 구현한다. 이때, 스토리지 커패시터(Cst)는 화소전극이 스토리지 라인과 절연막을 사이에 두고 중첩되어 형성될 수 있으며, 박막트랜지스터의 소스 전극과 게이트 라인(GL) 간에는 기생 커패시터(Cgs)가 더 형성되기도 한다.
상기 데이터 드라이버(4)는 타이밍 컨트롤러(8)로부터의 데이터 제어신호(DCS), 예를 들어, 소스 스타트 신호(SSP; Source Start Pulse), 소스 쉬프트 클럭(SSC; Source Shift Clock), 소스 출력 인에이블(SOE; Source Output Enable) 신호 및 인버젼 신호(Pol Signal) 등을 이용하여 타이밍 컨트롤러(8)로부터 정렬된 데이터(Data)를 아날로그 전압 즉, 영상신호로 변환한다. 구체적으로, 데이터 드라이버(4)는 SSC에 따라 타이밍 컨트롤러(8)를 통해 정렬된 데이터(Data)를 래치한 후, SOE 신호에 응답하여 각 게이트 라인(GL1 내지 GLn)에 스캔펄스가 공급되는 1수평 주기마다 1수평 라인 분의 영상신호를 각 데이터 라인(DL1 내지 DLm)에 공급한다.
상기 게이트 드라이버(6)는 타이밍 컨트롤러(8)로부터의 게이트 제어신호(GCS)에 따라 각 게이트 라인들(GL1 내지 GLn)을 순차 구동하게 된다. 구체적으로, 게이트 드라이버(4)는 게이트 제어신호(GCS)인 게이트 스타트 신호(GSP; Gate Start Pulse), 게이트 쉬프트 클럭(GSC; Gate Shift Clock), 게이트 출력 인에이블(GOE; Gate Output Enable) 신호 등을 이용하여 각 게이트 라인(GL1 내지 GLn)에 게이트 하이 전압(VGH) 레벨의 스캔 펄스가 순차적으로 공급되도록 구동한다. 그리고 스캔 펄스가 공급되지 않는 나머지 기간에는 게이트 로우 전압 공급되도록 한다.
상기 타이밍 컨트롤러(8)는 외부로부터의 영상 데이터(RGB) 및 복수의 동기신호들(DCLK,Hsync,Vsync,DE)에 따라 데이터 드라이버(4)와 게이트 드라이버(6)를 각각 제어한다. 구체적으로, 타이밍 컨트롤러(8)는 외부로부터 입력되는 영상 데이터(RGB)를 액정패널(2)의 구동에 알맞도록 정렬하여 데이터 드라이버(4)에 공급한다. 그리고 외부로부터 입력되는 동기신호 즉, 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 및 수직 동기신호(Hsync,Vsync) 중 적어도 하나를 이용하여 게이트 제어신호(GCS)와 데이터 제어신호(DCS)를 생성하고, 이를 게이트 드라이버(6)와 데이터 드라이버(4)에 각각 공급한다.
상기 게이트 드라이버(6)는 상술한 바와 같은 스캔 펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다.
상기 쉬프트 레지스터는 타이밍 컨트롤러로부터 제공된 복수개의 클럭 펄스들을 근거로 상기 각 게이트 라인(GL1 내지 GLn)에 스캔 펄스를 순차적으로 출력하는 다수의 스테이지들을 포함한다.
최근의 기술에서는 상기 쉬프트 레지스터가 표시패널에 내장되는 GIP(Gate in Panel) 구로로 형성된다. 즉, 표시패널은 화상을 표시하기 위한 표시부와 이 표시부를 둘러싸는 비표시부를 갖는데, 상기 쉬프트 레지스터(SR)는 비표시부에 내장될 수 있다.
도 2는 종래의 쉬프트 레지스터의 구성도이고, 도 3은 종래의 쉬프트 레지스터의 각 스테이지의 회로 구성도이다.
종래의 쉬프트 레지스터는, 도 2에 도시된 바와 같이, n개의 스테이지들(ST1 내지STn) 및 한 개의 더미 스테이지(STn+1)를 포함한다. 여기서, 각 스테이지들(ST1 내지 STn)은 각각의 출력단자(Vout)를 통해 한 프레임 기간 동안 한 번의 스캔 펄스(SP1 내지 SPn+1)를 출력한다. 여기서, 상기 더미 스테이지(STn+1)는 2개 이상 구비될 수 있고 없을 수도 있다.
각 스테이지(ST1 내지 STn)는 스캔 펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시킨다. 아울러 더미 스테이지를 제외한 모든 스테이지들(ST1 내지 STn)은 자신으로부터 후단에 위치한 스테이지 및 자신으로부터 전단에 위치한 스테이지의 동작을 제어한다. 예를들면, m번째 스테이지(STm, m은 n보다 작은 자연수)로부터 출력된 스캔 펄스(SPm)는 m번째 게이트 라인, m-Q번째 스테이지(STm-Q) 및 m+P번째 스테이지(STm+P)에 공급된다 (여기서, P 및 Q는 1 이상의 자연수). 여기서, m번째 스테이지들은 n개의 스테이지들 중 어느 하나를 의미한다. 더미 스테이지에는 게이트 라인이 접속되지 않고, 자신의 전단에 위치한 스테이지의 동작을 제어한다.
상기 스테이지들(ST1 내지 STn+1)은 첫 번째 스테이지(ST1)부터 더미 스테이지(STn+1) 순서로 차례로 스캔 펄스를 출력한다. 즉, 첫 번째 스테이지(ST1)가 제 1 스캔 펄스(SP1)를 출력하고, 이어서 두 번째 스테이지(ST2)가 제 2 스캔 펄스(SP2)를 출력하고, 다음으로, 세 번째 스테이지(ST3)가 제 3 스캔 펄스(SP3)를 출력하고, ...., 다음으로 n번째 스테이지(STn)가 제 n 스캔 펄스(SPn)를 출력하고, 그리고, 마지막으로 더미 스테이지(STn+1)가 제 n+1 스캔 펄스(SPm+1)를 출력한다.
상기 더미 스테이지(STn+1)를 제외한 스테이지들(ST1 내지 STn)로부터 출력된 스캔 펄스는 액정패널(도 1의 2 참조)의 게이트 라인들에 순차적으로 공급되어 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(ST1 내지STn+1)는 충전용 전압(VDD), 방전용 전압(VSS), 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지CLK4)들 중 어느 하나를 공급받는다. 한편, 상기 스테이지들(ST1 내지 STn+1) 중 첫 번째 스테이지(ST1)는 스타트 펄스(Vst)를 공급받는다.
상기 충전용 전압(VDD)은 주로 각 스테이지(ST1 내지STn+1)의 노드들을 충전시키는데 사용되며, 방전용 전압(VSS)은 주로 각 스테이지(ST1 내지 STn+1)의 노드들 및 출력단자(OT)를 방전시키는데 사용된다.
상기 충전용 전압(VDD) 및 방전용 전압(VSS)은 모두 직류 전압으로서, 상기 충전용 전압(VDD)은 정극성을 나타내며, 상기 방전용 전압(VSS)은 부극성을 나타낸다.
제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 각 스테이지(ST1 내지 STn+1)가 스캔 펄스(SP1 내지 SPn)를 생성하는데 사용되는 신호들로서, 각 스테이지(ST1 내지 STn+1)들은 이들 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 어느 하나를 공급받아 스캔펄스(SP1 내지 SPn+1)를 출력한다.
도 2에서는, 상기 4상의 클럭 펄스를 도시하였지만, 6상 또는 8상의 클럭 펄스를 이용한다.
상기 종래의 쉬프트 레지스터에서, 각 스테이지의 회로 구성은, 도 3에 도시한 바와 같이, 모두 동일하게 구성된다.
단지, 첫 번째 스테이지(ST1)에서는 도 3에서 SP(m-1) 대신에 스타트 펄스(Vst)가 공급된다.
이와 같이, 쉬프트 레지스터의 각 스테이지의 구성이 서로 동일하고, 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지CLK4)들 중 어느 하나를 공급받으므로, 종래의 쉬프트 레지스터는 상술한 바와 같이, 4상, 6상 또는 8상의 클럭 펄스를 이용하였다.
상기 각 스테이지는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지CLK4)들 중 어느 하나{CLK(m)}를 공급 받아 스캔 펄스(SPm)로 출력한다.
이와 같이, 클럭 펄스가 많아지면 좌우 게이트 구동부의 클럭 펄스 배선이 증가하게 되므로, 표시 장치의 좌우 베젤의 사이즈가 증가하게 되는 문제점이 있었다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로, 좁은 베젤을 구현하기 위해 기존의 클럭신호 수를 절반으로 줄여서 구동할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 쉬프트 레지스터를 구성하는 복수개의 스테이지들중, 연속하는 2개의 스테이지, 연속하는 3개의 스테이지, 또는 연속하는 4개의 스테이지를 하나의 쌍으로 구분하여, 홀수 번째 쌍의 스테이지들에는 제 1 스테이지를 배치하고, 짝수 번째 쌍의 스테이지들에는 제 1 스테이지와 다른 구성을 갖는 제 2 스테이지들을 배치하며, 상기 홀수 번째 쌍의 스테이지들은 공급된 클럭 펄스의 하이 구간에 하이 스캔 펄스를 출력하도록 구성되고, 상기 짝수 번째 쌍의 스테이지들은 공급된 클럭 펄스의 로우 구간에 하이 스캔 펄스를 출력하도록 구성하여, 종래의 4, 6 및 8상의 클럭 펄스를 절반으로 줄여서 구동함에 그 특징이 있다.
상기와 같은 특징을 갖는 본 발명에 따른 쉬프트 레지스터에 있어서는 다음가 같은 효과가 있다.
기존의 클럭신호 수를 절반으로 줄여서 구동할 수 있으므로 좁은 베젤을 구현할 수 있다.
도 1은 일반적인 액정 표시장치의 구동장치를 나타낸 구성 회로도
도 2는 종래의 쉬프트 레지스터의 구성도
도 3은 종래의 쉬프트 레지스터의 각 스테이지의 회로 구성도
도 4는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 구성도
도 5는 본 발명의 제 1 실시예에 따른 제 1 스테이지(A 타입)의 회로적 구성도
도 6은 본 발명의 제 1 실시예에 따른 제 2 스테이지(B 타입)의 회로적 구성도
도 7은 본 발명의 제 1 실시예에 따른 제 1 및 제 2 클럭 펄스(CLK1, CLK2) 및 스캔 펄스의 타이밍도
도 8은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 구성도
도 9는 본 발명의 제 2 실시예에 따른 제 2 스테이지(B 타입)의 회로적 구성도
도 10은 본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 구성도
도 11은 본 발명의 제 3 실시예에 따른 제 1 내지 제 3 클럭 펄스(CLK1, CLK2, CLK3) 및 스캔 펄스의 타이밍도
도 12는 본 발명의 제 4 실시예에 따른 쉬프트 레지스터의 구성도
도 13은 본 발명의 제 4 실시예에 따른 제 1 내지 제 4 클럭 펄스(CLK1, CLK2, CLK3, CLK4) 및 스캔 펄스의 타이밍도
상기와 같은 특징을 갖는 본 발명에 따른 표시 쉬프트 레지스터를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 4는 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 구성도이다.
본 발명에 따른 쉬프트 레지스터는, 2상의 클럭 펄스를 이용하여, 종래의 4상의 클럭 펄스를 이용한 것과 같은 효과를 얻을 수 있도록 한 것이다.
도 4에 도시한 바와 같이, 복수개의 스테이지들(... ST(n-2), ST(n-1), ST(n), ST(n+1), ST(n+2), ST(n+3), ...)을 포함한다. 여기서, 각 스테이지들은 각각의 출력단자를 통해 한 프레임 기간 동안 한 번의 스캔 펄스(... SP(n-2) 내지 SP(n+3), ...)를 출력한다.
각 스테이지(... ST(n-2), ST(n-1), ST(n), ST(n+1), ST(n+2), ST(n+3), ...)는 스캔 펄스를 이용하여 자신에게 접속된 게이트 라인을 구동시킨다. 아울러 각 스테이지(... ST(n-2), ST(n-1), ST(n), ST(n+1), ST(n+2), ST(n+3), ...)는 자신으로부터 후단에 위치한 스테이지 및/또는 자신으로부터 전단에 위치한 스테이지의 동작을 제어한다.
예를 들면, 도 4에서는 n번째 스테이지(ST(n))로부터 출력된 스캔 펄스(SP(n))는 n번째 게이트 라인, n-2번째 스테이지(STn-2) 및 (n+2)번째 스테이지(ST(n+2))에 공급됨을 도시하였다.
이와 같은 구성에서, 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 각 스테이지의 구성이 종래와 다르다.
즉, 4k-3번째 및 4k-2번째 스테이지는 서로 동일한 구성을 갖는(A 타입) 제 1 스테이지가 배치되고, 4k-1번째 및 4k번째 스테이지는 서로 동일한 구성을 갖지만, 상기 제 1 스테이지의 구성과 다른 제 2 스테이지(B 타입)가 배치된다(k는 1 이상의 자연수).
그리고, 4k-3번째 및 4k-1번째 스테이지에는 동일 클럭 펄스인 제 1 클럭 펄스(CLK1)가 인가되고, 4k-2번째 및 4k번째 스테이지에는 동일 클럭 펄스인 제 2 클럭 펄스(CLK2)가 인가되며, 제 1 클럭 펄스(CLK1)와 제 2 클럭 펄스(CLK2)는 서로 다른 클럭 펄스이고, 일정 시간(1/2) 서로 중첩된다.
도 5는 본 발명의 제 1 실시예에 따른 제 1 스테이지(A 타입)의 회로적 구성도이고, 도 6은 본 발명의 제 1 실시예에 따른 제 2 스테이지(B 타입)의 회로적 구성도이다.
본 발명의 제 1 실시예에 따른 4k-3번째 및 4k-2번째 스테이지의 회로적 구성은, 도 5와 같이, 종래의 스테이지의 구성인 도 3과 같을 수 있다.
상기 4k-3번째 및 4k-2번째 스테이지의 구성은 도 5와 같은 구성 뿐만 아니라, 자신으로부터 전단에 위치한 스테이지에서 출력된 스캔 펄스 및 자신으로부터 후단에 위치한 스테이지에서 출력된 신호에 의해 제어되어 상기 제 1 및 제 2 클럭 펄스 중 하나를 공급받아, 상기 제 1 및 제 2 클럭 펄스에 동기되는 스캔 펄스(SP(n-2), SP(n-1), SP(n+2), SP(n+3),...)를 출력하는 회로 구성이면 모두 사용할 수 있다.
즉, 본 발명의 제 1 실시예에 따른 4k-3번째 및 4k-2번째 스테이지(A 타입)의 회로적 구성은, 상기 제 1 및 제 2 클럭 펄스 중 하나를 공급받고, 상기 공급된 제 1 또는 제 2 클럭 펄스의 하이 구간에 하이 스캔 펄스를 출력하도록 구성되면 모두 사용할 수 있다.
여기서, 상기 4k-3번째 스테이지에는 제 1 클럭 펄스(CLK1)가 공급되고, 4k-2번째 스테이지에는 제 2 클럭 펄스(CLK2)가 공급됨이 바람직하다.
4k-1번째 및 4k번째 스테이지의 회로적 구성을 구체적으로 설명하면 다음과 같다.
도 6에는 4k-1번째 및 4k번째 스테이지의 회로적 구성을 도시하였으며, 구체적으로는 4k-1번째 스테이지(도 4에서, n번째 스테이지(ST(n))를 나타낸 것이다.
즉, 제 1 클럭 펄스(CLK1)에 의해 제어되어 이전단 스테이지(4k-3, 도 4에서 (n-2)번째 스테이지(ST(n-2))에서 출력된 스캔 펄스((도 4에서 SP(n-2))를 Q노드에 공급하는 제 1 스위칭소자(T11)와, 상기 Q노드의 전압에 따라 제어되어 제 1 정전압(Vdd1)를 공급하는 제 2 스위칭소자(T12)와, 상기 제 1 클럭 펄스(CLK1)에 의해 제어되어 상기 출력단을 Vss로 방전시키는 제 3 스위칭소자(T13)와, 상기 제 2 스위칭소자(T12)를 통해 공급된 제 1 정전압(Vdd1)에 의해 제어되어 제 2 정전압(Vdd2)를 출력단으로 출력하는 제 4 스위칭소자(T14)와, 상기 제 1 클럭 펄스(CLK1)에 의해 제어되어 상기 출력단을 Vss로 방전시키는 제 5 스위칭소자(T15)를 구비하여 구성된다.
여기서, 4k번째 스테이지(도 4에서 (n+1)번째 스테이지(ST(n+1)의 회로적 구성은, 도 6과 같으나, 제 1 클럭 펄스(CLK1) 대신에 제 2 클럭 펄스(CLK2)가 인가되고, 이전단 스테이지(4k-2, 도 4에서 (n-1)번째 스테이지(ST(n-1))에서 출력된 스캔 펄스(ST(n-1))가 제 1 스위칭소자(T11)의 소스 전극에 인가됨에 차이가 있다.
따라서, 도 4에 도시한 바와 같이, 상기 4k-3번째 및 4k-2번째 스테이지(A 타입)는 전단 및 후단의 스테이지로부터 출력된 스캔 펄스들에 의해 제어되고, 상기 4k-1번째 및 4k번째 스테이지(B 타입)는 전단 스테이지로부터 출력된 스캔 펄스에 의해만 제어된다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 각 스테이지의 동작을 설명하면 다음과 같다.
도 7은 본 발명의 제 1 실시예에 따른 제 1 및 제 2 클럭 펄스(CLK1, CLK2) 및 스캔 펄스의 타이밍도이다.
먼저, 상기 4k-3번째 및 4k-2번째 스테이지(A 타입)의 동작은 종래와 같은 구성을 갖기 때문에 생략하고, 4k-1번째 및 4k번째 스테이지(B 타입)의 동작을 설명하면 다음과 같다.
먼저, 4k-1번째 스테이지(도 4에서 n번째 스테이지(ST(n))의 동작을 설명하면 다음과 같다.
상술한 바와 같이, 4k-1번째 스테이지(도 4에서 n번째 스테이지(ST(n))에는 제 1 클럭 펄스(CLK1)와 4k-3번째 스테이지(도 4에서 (n-2)번째 스테이지(ST(n-2))에서 출력된 스캔 펄스(도 4에서 SP(n-2))가 입력된다. 따라서, 상기 제 1 클럭 펄스(CLK1)의 하이 구간(도 7에서 t1 구간 참조)에 상기 제 1 스위칭소자(T11)가 턴온되어 4k-3번째 스테이지(도 4에서 (n-2)번째 스테이지(ST(n-2))에서 출력된 스캔 펄스(4에서 SP(n-2))를 Q노드에 충전시킨다.
상기 Q노드가 충전되면, 상기 제 2 스위칭소자(T12)도 턴온되어 제 1 정전압(Vdd1)를 상기 제 4 스위칭소자(T14)의 게이트 단자에 공급하고, 상기 제 4 스위칭소자(T14)도 턴온되어 제 2 정전압(Vdd2)를 출력단으로 출력한다.
이 때, 상기 제 3 스위칭소자(T13) 및 제 5 스위칭소자(T15)도 상기 제 1 클럭 펄스(CLK1)의 하이 구간에 턴온되므로, 상기 출력단은 상기 제 3 스위칭소자(T13) 및 제 5 스위칭소자(T15)를 통해 Vss로 방전된다. 따라서, 상기 출력단은 로우 신호를 출력한다.
그리고, 상기 제 1 클럭 펄스(CLK1)가 하이 구간에서 로우 구간으로 천이되면(도 7에서 t2 구간 참조), 상기 제 1 스위칭소자(T11)는 턴 오프되고, 상기 Q노드는 4k-3번째 스테이지(도 4에서 (n-2)번째 스테이지(ST(n-2))에서 출력된 스캔 펄스(SP(n-2)를 충전시킨 상태에서 플로우팅 된다.
또한, 상기 제 1 클럭 펄스(CLK1)가 하이 구간에서 로우 구간으로 천이되면,상기 제 3 스위칭소자(T13) 및 제 5 스위칭소자(T15)도 턴 오프되어 상기 출력단을 Vss로 방전시키지 않는다.
이 때, 상기 Q노드가 충전된 상태에서 플로팅되어 있으므로, 상기 제 2 스위칭소자(T12)는 턴온되어 제 1 정전압(Vdd1)를 상기 제 4 스위칭소자(T14)의 게이트 단자에 공급하고, 상기 제 4 스위칭소자(T14)도 턴온되어 제 2 정전압(Vdd2)를 출력단으로 출력한다. 따라서, 상기 출력단은 하이 신호를 출력한다.
그리고, 다시 상기 제 1 클럭 펄스(CLK1)가 로우 구간에서 하이 구간으로 천이되면(도 7의 t3 구간 참조), 상기 제 1 스위칭소자(T11)가 턴온 되지만, 이 때 상기 4k-3번째 스테이지(도 4에서 (n-2)번째 스테이지(ST(n-2))에서 출력된 스캔 펄스(SP(n-2))가 로우 상태이므로 상기 Q노드가 충전되지 않으므로, 상기 4k-3번째 스테이지(도 4에서 (n-2)번째 스테이지(ST(n-2))에서 출력된 스캔 펄스(SP(n-2)가 하이 상태가 될 때까지 상기 출력단은 로우 상태를 유지한다.
이와 같은 방법에 의해 4k-1번째 스테이지(도 4에서 n번째 스테이지(ST(n))는 상기 제 1 클럭 펄스(CLK1)의 로우 구간에 하이 신호를 갖는 스캔 펄스(SP(n)를 출력하게 된다.
상술한 바와 같은 동일한 방법으로, 4k번째 스테이지(도 4에서 (n+1)번째 스테이지(ST(n+1)도 상기 제 2 클럭 펄스(CLK2)의 로우 구간에 하이 신호를 갖는 스캔 펄스(SP(n+1)를 출력하게 된다.
이와 같은 방법에 의해, 본 발명에 따른 제 1 실시예의 쉬프트 레지스터는 2상의 클럭 펄스를 이용하여, 종래의 4상의 클럭 펄스를 이용한 것과 같은 효과를 얻을 수 있다.
즉, 도 4에서, A 타입의 스테이지는 입력된 클럭 펄스의 하이 구간에 하이 신호를 갖는 스캔 펄스를 출력하고, B 타입의 스테이지는 입력된 클럭 펄스의 로우 구간에 하이 신호를 갖는 스캔 펄스를 출력한다.
도 8은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 구성도이고, 도 9는 본 발명의 제 2 실시예에 따른 제 2 스테이지(B 타입)의 회로적 구성도이고, 구체적으로 4k-1번째 스테이지(도 8에서는 n번째 스테이지(ST(n))를 나타낸 것이다.
도 8에 도시한 바와 같이, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 구성은, 본 발명의 제 1 실시예와 같으나, 상기 4k-1번째 및 4k번째 스테이지(B 타입, 도 8에서 (ST(n), ST(n+1))도 전단 스테이지 및 후단 스테이지로부터 출력된 스캔 펄스들에 의해 제어됨에 차이가 있다.
또한, 이와 같은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 각 스테이지의 구성은, 본 발명의 제 1 실시예의 각 스테이지의 구성과 같으나, 본 발명의 제 1 실시예의 상기 4k-1번째 및 4k번째 스테이지(B 타입, 도 4에서 (ST(n) 및 ST(n+1)번째 스테이지)의 구성에, 후단 스테이지에서 출력된 스캔 펄스에 의해 제어되어 Q노드를 방전하는 제 6 스위칭소자(T16)를 더 구비한 것이다.
즉, 본 발명의 제 2 실시예에 따른 상기 4k-1번째 스테이지(도 8에서 n번째 스테이지(ST(n))의 구성은, 도 9에 도시한 바와 같이, 제 1 클럭 펄스(CLK1)에 의해 제어되어 이전단 스테이지(4k-3, 도 8에서 (n-2)번째 스테이지(ST(n-2))에서 출력된 스캔 펄스(4에서 SP(n-2))를 Q노드에 공급하는 제 1 스위칭소자(T11)와, 상기 Q노드의 전압에 따라 제어되어 제 1 정전압(Vdd1)를 공급하는 제 2 스위칭소자(T12)와, 상기 제 2 스위칭소자(T12)를 통해 공급된 제 1 정전압(Vdd1)에 의해 제어되어 제 2 정전압(Vdd2)를 출력단으로 출력하는 제 4 스위칭소자(T14)와, 상기 제 1 클럭 펄스(CLK1)에 의해 제어되어 상기 출력단을 Vss로 방전시키는 제 3 스위칭소자(T13)와, 상기 제 1 클럭 펄스(CLK1)에 의해 제어되어 상기 출력단을 Vss로 방전시키는 제 5 스위칭소자(T15)와, 후단 스테이지(도 8에서 (n+2)번째 스테이지(ST(n+2))에서 출력된 스캔 펄스(SP(n+2)에 의해 제어되어 Q노드를 방전하는 제 6 스위칭소자(T16)를 구비하여 구성된다.
여기서, 4k번째 스테이지(도 8에서 (n+1)번째 스테이지(ST(n+1)의 회로적 구성은, 도 9와 같으나, 제 1 클럭 펄스(CLK1) 대신에 제 2 클럭 펄스(CLK2)가 인가되고, 제 1 스위칭소자(T11)의 소스 전극에 전단 스테이지(4k-2, 도 8에서 (n-1)번째 스테이지(ST(n-1))에서 출력된 스캔 펄스(ST(n-1)가 인가되고, 제 6 스위칭소자(T16)의 게이트 전극에 후단 스테이지(도 8에서 (n+3)번째 스테이지(ST(n+3))에서 출력된 스캔 펄스(SP(n+3)가 인가됨에 차이가 있다.
본 발명의 제 2 실시예에 따른 제 1 및 제 2 클럭 펄스(CLK1, CLK2) 및 스캔 펄스의 타이밍도는 본 발명의 제 1 실시예의 도 7과 같고, B 타입 스테이지의 동작도 같으므로 생략한다.
단, 제 6 스위칭소자(T16)가 후단 스테이지(도 8에서 (n+2)번째 스테이지(ST(n+2))에서 출력된 스캔 펄스(SP(n+2)에 의해 제어되어 Q노드를 방전하므로 보다 더 정확하게 동작할 수 있다.
도 10은 본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 구성도이다.
본 발명의 제 3 실시예에 따른 쉬프트 레지스터는, 3상의 클럭 펄스를 이용하여, 종래의 6상의 클럭 펄스를 이용한 것과 같은 효과를 얻기 위한 것이다.
본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 구성은, 본 발명의 제 2 실시예와 같으나, 6k-5번째,6k-4번째 및 6k-3번째 스테이지는 서로 동일한 구성을 갖는(A 타입) 제 1 스테이지가 배치되고, 6k-2번째, 6k-1 및 6k번째 스테이지는 서로 동일한 구성을 갖고, 상기 제 1 스테이지의 구성과 다른 제 2 스테이지(B 타입)가 배치된다.
그리고, 상기 6k-5번째 및 6k-2번째 스테이지에는 제 1 클럭 펄스(CLK1)가 인가되고, 상기 6k-4번째 및 6k-1번째 스테이지에는 제 2 클럭 펄스(CLK2)가 인가되며, 상기 6k-3번째 및 6k번째 스테이지에는 제 3 클럭 펄스(CLK3)가 인가되며, 상기 제 1 내지 제 3 클럭 펄스(CLK1 - CKL3)는 서로 다른 위상을 갖고, 일정 시간(2/3) 서로 중첩된다.
본 발명의 제 3 실시예에 따른 쉬프트 레지스터에서, 6k-5번째,6k-4번째 및 6k-3번째 스테이지에 배치되는 A 타입의 제 1 스테이지의 회로 구성은, 도 5에서 설명한 바와 같거나, 상기 공급된 제 1, 제 2 또는 제 3 클럭 펄스의 하이 구간에 하이 스캔 펄스를 출력하도록 구성되면 모두 사용할 수 있다.
단, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터에서, A 타입의 제 1 스테이지에는 3개 전단 스테이지에서 출력된 스캔 펄스와 3개 후단의 스테이지에서 출력된 스캔 펄스가 공급된다.
즉, 도 5에서, (n-3)번째 스테이지(ST(n-3))에는 (n-6)번째 스테이지에서 출력된 스캔 펄스가 스위칭소자(T1)의 게이트 전극에 공급되고, n번째 스테이지(ST(n)에서 출력된 스캔 펄스(SP(n)가 스위칭소자(T3n)의 게이트 전극에 공급되며, 제 1 클럭 펄스가 스위칭소자(T6)의 소오스 전극에 공급된다.
또한, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터에서, 상기 6k-2번째, 6k-1 및 6k번째 스테이지에 배치되는 B 타입의 제 2 스테이지의 회로 구성은, 도 9에서 설명한 바와 같고, 상기 공급된 제 1, 제 2 또는 제 3 클럭 펄스의 로우 구간에 하이 스캔 펄스를 출력하도록 구성된다.
즉, 도 9와 같은 구성에서, 상기 6k-2번째 스테이지(도 10에서 n번째 스테이지(ST(n)는, 제 1 스위칭소자(T11)의 소스 전극에 전단 스테이지(6k-5번째 스테이지, 도 10에서 (n-3)번째 스테이지(ST(n-3))에서 출력된 스캔 펄스(ST(n-3)가 인가되고, 제 6 스위칭소자(T16)의 게이트 전극에 후단 스테이지(도 10에서 (n+3)번째 스테이지(ST(n+3))에서 출력된 스캔 펄스(SP(n+3)가 인가된다.
상기 6k-1번째 스테이지(도 10에서 (n+1)번째 스테이지(ST(n+1))는, 제 1 스위칭소자(T11)의 소스 전극에 전단 스테이지(6k-4번째 스테이지, 도 10에서 (n-2)번째 스테이지(ST(n-2))에서 출력된 스캔 펄스(ST(n-2)가 인가되고, 제 6 스위칭소자(T16)의 게이트 전극에 후단 스테이지(도 10에서 (n+4)번째 스테이지(ST(n+4))에서 출력된 스캔 펄스(SP(n+4)가 인가된다.
상기 6k번째 스테이지(도 10에서 (n+2)번째 스테이지(ST(n+2))는, 제 1 스위칭소자(T11)의 소스 전극에 전단 스테이지(도 10에서 (n-1)번째 스테이지(ST(n-1))에서 출력된 스캔 펄스(ST(n-1)가 인가되고, 제 6 스위칭소자(T16)의 게이트 전극에 후단 스테이지(도 10에서 (n+5)번째 스테이지(ST(n+5))에서 출력된 스캔 펄스(SP(n+5)가 인가된다.
한편, 본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 구성을 본 발명의 제 1 실시예와 같이 구성할 수 있다. 즉, 상기 6k-2번째, 6k-1 및 6k번째 스테이지(B 타입)는, 도 6과 같이 구성되어, 전단 스테이지로부터 출력된 스캔 펄스에 의해만 제어될 수 있도록 구성할 수 있다.
이와 같이 구성된 본 발명의 제 3 실시예에 따른 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
도 11은 본 발명의 제 3 실시예에 따른 제 1 내지 제 3 클럭 펄스(CLK1, CLK2, CLK3) 및 스캔 펄스의 타이밍도이다.
먼저, 상기 6k-5번째, 6k-4 및 6k-3번째 스테이지(A 타입)의 동작은 종래와 같은 구성을 갖기 때문에 생략하고, 6k-2번째, 6k-1 및 6k번째 스테이지(B 타입)의 동작을 설명하면 다음과 같다.
따라서, 도 9, 도 10 및 도 11을 이용하여, 6k-2번째 스테이지(도 10에서 n번째 스테이지(ST(n))의 동작을 설명하면 다음과 같다.
상술한 바와 같이, 6k-2번째 스테이지(도 10에서 n번째 스테이지(ST(n))에는 제 1 클럭 펄스(CLK1)와 6k-5번째 스테이지(도 10에서 (n-3)번째 스테이지(ST(n-3))에서 출력된 스캔 펄스(도 10에서 SP(n-3))가 입력된다. 따라서, 상기 제 1 클럭 펄스(CLK1)의 하이 구간(도 11에서 t1 구간 참조)에 상기 제 1 스위칭소자(T11)가 턴온되어 6k-5번째 스테이지(도 10에서 (n-3)번째 스테이지(ST(n-3))에서 출력된 스캔 펄스(도 10에서 SP(n-3))를 Q노드에 충전시킨다.
상기 Q노드가 충전되면, 상기 제 2 스위칭소자(T12)도 턴온되어 제 1 정전압(Vdd1)를 상기 제 4 스위칭소자(T14)의 게이트 단자에 공급하고, 상기 제 4 스위칭소자(T14)도 턴온되어 제 2 정전압(Vdd2)를 출력단으로 출력한다.
이 때, 상기 제 3 스위칭소자(T13) 및 제 5 스위칭소자(T15)도 상기 제 1 클럭 펄스(CLK1)의 하이 구간에 턴온되므로, 상기 출력단은 상기 제 3 스위칭소자(T13) 및 제 5 스위칭소자(T15)를 통해 Vss로 방전된다. 따라서, 상기 출력단은 로우 신호를 출력한다.
그리고, 상기 제 1 클럭 펄스(CLK1)가 하이 구간에서 로우 구간으로 천이되면(도 11에서 t2 구간 참조), 상기 제 1 스위칭소자(T11)는 턴 오프되고, 상기 Q노드는 6k-5번째 스테이지(도 10에서 (n-3)번째 스테이지(ST(n-3))에서 출력된 스캔 펄스(SP(n-3)를 충전시킨 상태에서 플로우팅 된다.
또한, 상기 제 1 클럭 펄스(CLK1)가 하이 구간에서 로우 구간으로 천이되면,상기 제 3 스위칭소자(T13) 및 제 5 스위칭소자(T15)도 턴 오프되어 상기 출력단을 Vss로 방전시키지 않는다.
이 때, 상기 Q노드가 충전된 상태에서 플로팅되어 있으므로, 상기 제 2 스위칭소자(T12)는 턴온되어 제 1 정전압(Vdd1)를 상기 제 4 스위칭소자(T14)의 게이트 단자에 공급하고, 상기 제 4 스위칭소자(T14)도 턴온되어 제 2 정전압(Vdd2)를 출력단으로 출력한다. 따라서, 상기 출력단은 하이 신호를 출력한다.
그리고, 다시 상기 제 1 클럭 펄스(CLK1)가 로우 구간에서 하이 구간으로 천이되면(도 11의 t3 구간 참조), 상기 제 1 스위칭소자(T11)가 턴온 되지만, 이 때 상기 6k-5번째 스테이지(도 10에서 (n-3)번째 스테이지(ST(n-3))에서 출력된 스캔 펄스(SP(n-3))가 로우 상태이므로 상기 Q노드가 충전되지 않는다. 그러므로, 상기 6k-5번째 스테이지(도 10에서 (n-3)번째 스테이지(ST(n-3))에서 출력된 스캔 펄스(SP(n-3)가 하이 상태가 될 때까지 상기 출력단은 로우 상태를 유지한다.
이와 같은 방법에 의해 6k-2번째 스테이지(도 10에서 n번째 스테이지(ST(n))는 상기 제 1 클럭 펄스(CLK1)의 로우 구간에 하이 신호를 갖는 스캔 펄스(SP(n)를 출력하게 된다.
상술한 바와 같은 동일한 방법으로, 6k-1번째 및 6k번째 스테이지(도 10에서 (n+1)번째 스테이지(ST(n+1) 및 (n+2)번째 스테이지(ST(n+2))도 상기 제 2 클럭 펄스(CLK2) 및 제 3 클럭 펄스(CLK3)의 로우 구간에 하이 신호를 갖는 스캔 펄스(SP(n+1 및 SP(n+2))를 각각 출력하게 된다.
이와 같은 방법에 의해, 본 발명에 따른 제 3 실시예의 쉬프트 레지스터는 3상의 클럭 펄스를 이용하여, 종래의 6상의 클럭 펄스를 이용한 것과 같은 효과를 얻을 수 있다.
즉, 도 10에서, A 타입의 스테이지는 입력된 클럭 펄스의 하이 구간에 하이 신호를 갖는 스캔 펄스를 출력하고, B 타입의 스테이지는 입력된 클럭 펄스의 로우 구간에 하이 신호를 갖는 스캔 펄스를 출력한다.
도 12는 본 발명의 제 4 실시예에 따른 쉬프트 레지스터의 구성도이다.
본 발명의 제 4 실시예에 따른 쉬프트 레지스터는, 4상의 클럭 펄스를 이용하여, 종래의 8상의 클럭 펄스를 이용한 것과 같은 효과를 얻기 위한 것이다.
본 발명의 제 4 실시예에 따른 쉬프트 레지스터의 구성은, 본 발명의 제 2 실시예와 같으나, 8k-7번째, 8k-6번째, 8k-5번째 및 8k-4번째 스테이지는 서로 동일한 구성을 갖는(A 타입) 제 1 스테이지가 배치되고, 8k-3번째, 8k-2번째, 8k-1 및 8k번째 스테이지는 서로 동일한 구성을 갖고, 상기 제 1 스테이지의 구성과 다른 제 2 스테이지(B 타입)가 배치된다.
그리고, 제 1 클럭 내지 제 4 클럭 펄스(CLK1, CLK2, CLK3, CLK4)가 인가되어, 8k-7번째 및 8k-3번째 스테이지에는 제 1 클럭 펄스(CLK1)가 인가되고, 8k-6번째 및 8k-2번째 스테이지에는 제 2 클럭 펄스(CLK2)가 인가되며, 8k-5번째 및 8k-1번째 스테이지에는 제 3 클럭 펄스(CLK3)가 인가되고, 8k-4번째 및 8k번째 스테이지에는 제 4 클럭 펄스(CLK4)가 인가되며, 상기 제 1 내지 제 4 클럭 펄스(CLK1 - CKL4)는 서로 다른 위상을 갖고, 일정 시간(3/4) 서로 중첩된다.
본 발명의 제 4 실시예에 따른 쉬프트 레지스터에서, 상기 8k-7번째, 8k-6번째, 8k-5번째 및 8k-4번째 스테이지에 배치되는 A 타입의 제 1 스테이지의 회로 구성은, 도 5에서 설명한 바와 같거나, 상기 공급된 제 1, 제 2, 제 3 또는 제 4 클럭 펄스의 하이 구간에 하이 스캔 펄스를 출력하도록 구성되면 모두 사용할 수 있다.
단, 본 발명의 제 4 실시예에 따른 쉬프트 레지스터에서, A 타입의 제 1 스테이지에는 4개 전단 스테이지에서 출력된 스캔 펄스와 4개 후단의 스테이지에서 출력된 스캔 펄스가 공급된다.
즉, 도 5에서, (n-4)번째 스테이지(ST(n-4))에는 (n-8)번째 스테이지에서 출력된 스캔 펄스가 스위칭소자(T1)의 게이트 전극에 공급되고, n번째 스테이지(ST(n)에서 출력된 스캔 펄스(SP(n)가 스위칭소자(T3n)의 게이트 전극에 공급되며, 제 1 클럭 펄스가 스위칭소자(T6)의 소오스 전극에 공급된다.
또한, 본 발명의 제 4 실시예에 따른 쉬프트 레지스터에서, 상기 8k-3번째, 8k-2번째, 8k-1 및 8k번째 스테이지에 배치되는 B 타입의 제 2 스테이지의 회로 구성은, 도 9에서 설명한 바와 같고, 상기 공급된 제 1, 제 2, 제 3 또는 제 43 클럭 펄스의 로우 구간에 하이 스캔 펄스를 출력하도록 구성된다.
한편, 본 발명의 제 4 실시예에 따른 쉬프트 레지스터의 구성을 본 발명의 제 1 실시예와 같이 구성할 수 있다. 즉, 상기 8k-3번째, 8k-2번째, 8k-1 및 8k번째 스테이지(B 타입)는, 도 6과 같이 구성되어, 전단 스테이지로부터 출력된 스캔 펄스에 의해만 제어될 수 있도록 구성할 수 있다.
이와 같이 구성된 본 발명의 제 4 실시예에 따른 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
도 13은 본 발명의 제 4 실시예에 따른 제 1 내지 제 4 클럭 펄스(CLK1, CLK2, CLK3, CLK4) 및 스캔 펄스의 타이밍도이다.
먼저, 상기 8k-7번째, 8k-6번째, 8k-5 및 8k-4번째 스테이지(A 타입)의 동작은 종래와 같은 구성을 갖기 때문에 생략하고, 8k-3번째, 8k-2번째, 8k-1 및 8k번째 스테이지(B 타입)의 동작을 설명하면 다음과 같다.
따라서, 도 9, 도 12 및 도 13을 이용하여, 8k-3번째 스테이지(도 11에서 n번째 스테이지(ST(n))의 동작을 설명하면 다음과 같다.
상술한 바와 같이, 8k-3번째 스테이지(도 12에서 n번째 스테이지(ST(n))에는 제 1 클럭 펄스(CLK1)와 8k-7번째 스테이지(도 12에서 (n-4)번째 스테이지(ST(n-4))에서 출력된 스캔 펄스(도 12에서 SP(n-4))가 입력된다. 따라서, 상기 제 1 클럭 펄스(CLK1)의 하이 구간(도 13에서 t1 구간 참조)에 상기 제 1 스위칭소자(T11)가 턴온되어 8k-7번째 스테이지(도 12에서 (n-4)번째 스테이지(ST(n-4))에서 출력된 스캔 펄스(도 12에서 SP(n-4))를 Q노드에 충전시킨다.
상기 Q노드가 충전되면, 상기 제 2 스위칭소자(T12)도 턴온되어 제 1 정전압(Vdd1)를 상기 제 4 스위칭소자(T14)의 게이트 단자에 공급하고, 상기 제 4 스위칭소자(T14)도 턴온되어 제 2 정전압(Vdd2)를 출력단으로 출력한다.
이 때, 상기 제 3 스위칭소자(T13) 및 제 5 스위칭소자(T15)도 상기 제 1 클럭 펄스(CLK1)의 하이 구간에 턴온되므로, 상기 출력단은 상기 제 3 스위칭소자(T13) 및 제 5 스위칭소자(T15)를 통해 Vss로 방전된다. 따라서, 상기 출력단은 로우 신호를 출력한다.
그리고, 상기 제 1 클럭 펄스(CLK1)가 하이 구간에서 로우 구간으로 천이되면(도 13에서 t2 구간 참조), 상기 제 1 스위칭소자(T11)는 턴 오프되고, 상기 Q노드는 8k-7번째 스테이지(도 12에서 (n-4)번째 스테이지(ST(n-4))에서 출력된 스캔 펄스(SP(n-4)를 충전시킨 상태에서 플로우팅 된다.
또한, 상기 제 1 클럭 펄스(CLK1)가 하이 구간에서 로우 구간으로 천이되면,상기 제 3 스위칭소자(T13) 및 제 5 스위칭소자(T15)도 턴 오프되어 상기 출력단을 Vss로 방전시키지 않는다.
이 때, 상기 Q노드가 충전된 상태에서 플로팅되어 있으므로, 상기 제 2 스위칭소자(T12)는 턴온되어 제 1 정전압(Vdd1)를 상기 제 4 스위칭소자(T14)의 게이트 단자에 공급하고, 상기 제 4 스위칭소자(T14)도 턴온되어 제 2 정전압(Vdd2)를 출력단으로 출력한다. 따라서, 상기 출력단은 하이 신호를 출력한다.
그리고, 다시 상기 제 1 클럭 펄스(CLK1)가 로우 구간에서 하이 구간으로 천이되면(도 13의 t3 구간 참조), 상기 제 1 스위칭소자(T11)가 턴온 되지만, 이 때 상기 8k-7번째 스테이지(도 12에서 (n-4)번째 스테이지(ST(n-4))에서 출력된 스캔 펄스(SP(n-4))가 로우 상태이므로 상기 Q노드가 충전되지 않는다. 그러므로, 상기 8k-7번째 스테이지(도 12에서 (n-4)번째 스테이지(ST(n-3))에서 출력된 스캔 펄스(SP(n-4)가 하이 상태가 될 때까지 상기 출력단은 로우 상태를 유지한다.
이와 같은 방법에 의해 8k-3번째 스테이지(도 12에서 n번째 스테이지(ST(n))는 상기 제 1 클럭 펄스(CLK1)의 로우 구간에 하이 신호를 갖는 스캔 펄스(SP(n)를 출력하게 된다.
상술한 바와 같은 동일한 방법으로, 8k-2, 8k-1번째 및 8k번째 스테이지(도 12에서 (n+1)번째 스테이지(ST(n+1), (n+2)번째 스테이지(ST(n+2) 및 (n+3)번째 스테이지(ST(n+3))도 상기 제 2 클럭 펄스(CLK2), 제 3 클럭 펄스(CLK3) 및 제 4 클럭 펄스(CLK4)의 로우 구간에 하이 신호를 갖는 스캔 펄스(SP(n+1), SP(n+2) 및 Sp(n+3))를 각각 출력하게 된다.
이와 같은 방법에 의해, 본 발명에 따른 제 4 실시예의 쉬프트 레지스터는 4상의 클럭 펄스를 이용하여, 종래의 8상의 클럭 펄스를 이용한 것과 같은 효과를 얻을 수 있다.
즉, 도 12에서, A 타입의 스테이지는 입력된 클럭 펄스의 하이 구간에 하이 신호를 갖는 스캔 펄스를 출력하고, B 타입의 스테이지는 입력된 클럭 펄스의 로우 구간에 하이 신호를 갖는 스캔 펄스를 출력한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (12)

  1. 순차적으로 배열되는 복수개의 스테이지를 구비하고,
    4k-3번째 및 4k-2번째 스테이지에는 A 타입의 제 1 스테이지가 배치되고, 4k-1번째 및 4k번째 스테이지에는 상기 제 1 스테이지의 구성과 다른 B 타입의 제 2 스테이지가 배치되고(k는 1 이상의 자연수),
    상기 4k-3번째 및 4k-1번째 스테이지에는 제 1 클럭 펄스가 인가되고, 상기 4k-2번째 및 4k번째 스테이지에는 제 2 클럭 펄스가 인가되며,
    상기 4k-3번째 및 4k-2번째 스테이지는 상기 공급된 제 1 또는 제 2 클럭 펄스의 하이 구간에 하이 스캔 펄스를 출력하도록 구성되고,
    상기 4k-1번째 및 4k번째 스테이지는 상기 공급된 제 1 또는 제 2 클럭 펄스의 로우 구간에 하이 스캔 펄스를 출력하도록 구성되는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    제 1 클럭 펄스와 제 2 클럭 펄스는 서로 다른 위상을 갖고, 1/2 기간 서로 중첩되는 쉬프트 레지스터.
  3. 제 1 항에 있어서,
    각 스테이지는, 2개 전단 스테이지에서 출력된 스캔 펄스와, 2개 후단 스테이지에서 출력된 스캔 펄스에 의해 제어되는 쉬프트 레지스터.
  4. 순차적으로 배열되는 복수개의 스테이지를 구비하고,
    6k-5번째, 6k-4번째 및 6k-3번째 스테이지에는 A 타입의 제 1 스테이지가 배치되고, 6k-2번째, 6k-1번째 및 6k번째 스테이지에는 상기 제 1 스테이지의 구성과 다른 B 타입의 제 2 스테이지가 배치되고(k는 1 이상의 자연수),
    상기 6k-5번째 및 6k-2번째 스테이지에는 제 1 클럭 펄스가 인가되고, 상기 6k-4번째 및 6k-1번째 스테이지에는 제 2 클럭 펄스가 인가되고, 상기 6k-3번째 및 6k번째 스테이지에는 제 3 클럭 펄스가 인가되며,
    상기 6k-5번째, 6k-4번째 및 6k-3번째 스테이지는 상기 공급된 제 1, 제 2 또는 제 3 클럭 펄스의 하이 구간에 하이 스캔 펄스를 출력하도록 구성되고,
    상기 6k-2번째, 6k-1 및 6k번째 스테이지는 상기 공급된 제 1, 제 2 또는 제 3 클럭 펄스의 로우 구간에 하이 스캔 펄스를 출력하도록 구성되는 쉬프트 레지스터.
  5. 제 4 항에 있어서,
    제 1, 제 2 및 제 3 클럭 펄스는 서로 다른 위상을 갖고, 2/3 기간 서로 중첩되는 쉬프트 레지스터.
  6. 제 4 항에 있어서,
    각 스테이지는, 3개 전단 스테이지에서 출력된 스캔 펄스와, 3개 후단 스테이지에서 출력된 스캔 펄스에 의해 제어되는 쉬프트 레지스터.
  7. 순차적으로 배열되는 복수개의 스테이지를 구비하고,
    8k-7번째, 8k-6번째, 8k-5번째 및 8k-4번째 스테이지에는 A 타입의 제 1 스테이지가 배치되고, 8k-3번째, 8k-2번째, 8k-1번째 및 8k번째 스테이지에는 상기 제 1 스테이지의 구성과 다른 B 타입의 제 2 스테이지가 배치되고(k는 1 이상의 자연수),
    상기 8k-7번째 및 8k-3번째 스테이지에는 제 1 클럭 펄스가 인가되고, 상기 8k-6번째 및 8k-2번째 스테이지에는 제 2 클럭 펄스가 인가되며, 상기 8k-5번째 및 8k-1번째 스테이지에는 제 3 클럭 펄스가 인가되고, 상기 8k-4번째 및 8k번째 스테이지에는 제 4 클럭 펄스가 인가되며,
    상기 8k-7번째, 8k-6번째, 8k-5번째 및 8k-4번째 스테이지는 상기 공급된 제 1, 제 2, 제 3 또는 제 4 클럭 펄스의 하이 구간에 하이 스캔 펄스를 출력하도록 구성되고,
    상기 8k-3번째, 8k-2번째, 8k-1번째 및 8k번째 스테이지는 상기 공급된 제 1, 제 2, 제 3 또는 제 4 클럭 펄스의 로우 구간에 하이 스캔 펄스를 출력하도록 구성되는 쉬프트 레지스터.
  8. 제 7 항에 있어서,
    제 1, 제 2, 제 3 및 제 4 클럭 펄스는 서로 다른 위상을 갖고, 3/4 기간 서로 중첩되는 쉬프트 레지스터.
  9. 제 7 항에 있어서,
    각 스테이지는, 4개 전단 스테이지에서 출력된 스캔 펄스와, 4개 후단 스테이지에서 출력된 스캔 펄스에 의해 제어되는 쉬프트 레지스터.
  10. 제 1 항, 제 4 항 또는 제 7 항에 있어서,
    상기 B 타입의 제 2 스테이지는,
    제 1 내지 제 4 클럭 펄스 중 어느 하나에 의해 제어되어 전단 스테이지에서 출력된 스캔 펄스를 Q노드에 공급하는 제 1 스위칭소자와,
    상기 Q노드의 전압에 따라 제어되어 제 1 정전압를 공급하는 제 2 스위칭소자와,
    상기 제 1 내지 제 4 클럭 펄스 중 어느 하나에 의해 제어되어 상기 출력단을 방전시키는 제 3 스위칭소자와,
    상기 제 2 스위칭소자를 통해 공급된 제 1 정전압에 의해 제어되어 제 2 정전압를 출력단으로 출력하는 제 4 스위칭소자와,
    상기 제 1 내지 제 4 클럭 펄스 중 어느 하나에 의해 제어되어 상기 출력단을 방전시키는 제 5 스위칭소자를 구비하여 구성되는 쉬프트 레지스터.
  11. 제 10항에 있어서,
    상기 B 타입의 제 2 스테이지는, 후단 스테이지에서 출력된 스캔 펄스에 의해 제어되어 상기 Q 노드를 방전시키는 제 6 스위칭소자를 더 구비하는 쉬프트 레지스터.
  12. 복수개의 스테이지를 구비하고,
    상기 복수개의 스테이지 중, 연속하는 2개의 스테이지, 연속하는 3개의 스테이지, 또는 연속하는 4개의 스테이지를 하나의 쌍으로 구분하여, 홀수 번째 쌍의 스테이지들에는 제 1 스테이지를 배치하고, 짝수 번째 쌍의 스테이지들에는 제 1 스테이지와 다른 구성을 갖는 제 2 스테이지들을 배치하며,
    상기 홀수 번째 쌍의 스테이지들은 공급된 클럭 펄스의 하이 구간에 하이 스캔 펄스를 출력하도록 구성되고, 상기 짝수 번째 쌍의 스테이지들은 공급된 클럭 펄스의 로우 구간에 하이 스캔 펄스를 출력하도록 구성하는 쉬프트 레지스터.
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