KR102452523B1 - 주사 구동부 - Google Patents

주사 구동부 Download PDF

Info

Publication number
KR102452523B1
KR102452523B1 KR1020150120996A KR20150120996A KR102452523B1 KR 102452523 B1 KR102452523 B1 KR 102452523B1 KR 1020150120996 A KR1020150120996 A KR 1020150120996A KR 20150120996 A KR20150120996 A KR 20150120996A KR 102452523 B1 KR102452523 B1 KR 102452523B1
Authority
KR
South Korea
Prior art keywords
input terminal
supplied
node
voltage
transistor
Prior art date
Application number
KR1020150120996A
Other languages
English (en)
Other versions
KR20170026760A (ko
Inventor
박준현
김금남
김성환
신경주
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020150120996A priority Critical patent/KR102452523B1/ko
Priority to US15/092,466 priority patent/US10008143B2/en
Publication of KR20170026760A publication Critical patent/KR20170026760A/ko
Priority to US16/017,999 priority patent/US10699616B2/en
Application granted granted Critical
Publication of KR102452523B1 publication Critical patent/KR102452523B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Abstract

본 발명은 실장면적을 최소화할 수 있도록 한 주사 구동부에 관한 것이다.
본 발명의 실시예에 의한 주사선들로 주사신호를 공급하기 위하여 복수의 스테이지를 포함하는 주사 구동부는; 제 1클럭신호, 제 3클럭신호, 제어전압에 대응하여 Qi-1노드를 제어하면서 제 i-1주사선으로 제 i-1주사신호를 공급하기 위한 제 i-1스테이지와; 제 2클럭신호, 제 4클럭신호, 상기 제어전압에 대응하여 Qi노드를 제어하면서 제 i주사선으로 제 i주사신호를 공급하기 위한 제 i스테이지와; 상기 i-1스테이지 및 제 i스테이지에 접속되며, 상기 제어전압을 공급하기 위한 제어부를 구비한다.

Description

주사 구동부{SCAN DRIVER}
본 발명의 실시예는 주사 구동부에 관한 것으로, 특히 실장면적을 최소화할 수 있도록 한 주사 구동부에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시장치(Liquid Crystal Display Device : LCD) 및 유기전계발광 표시장치(Organic Light Emitting Display Device : OLED) 등과 같은 표시장치(Display Device)의 사용이 증가하고 있다.
일반적으로, 표시장치는 데이터선들로 데이터신호를 공급하기 위한 데이터 구동부, 주사선들로 주사신호를 공급하기 위한 주사 구동부, 주사선들 및 데이터선들에 의하여 구획된 영역에 위치되는 화소들을 포함하는 화소부를 구비한다.
화소부에 포함된 화소들은 주사선으로 주사신호가 공급될 때 선택되어 데이터선으로부터 데이터신호를 공급받는다. 데이터신호를 공급받은 화소들은 데이터신호에 대응하는 휘도의 빛을 외부로 공급한다.
주사 구동부는 주사선들에 접속되는 스테이지들을 구비한다. 스테이지들은 타이밍 제어부로부터의 신호들에 대응하여 자신과 접속된 주사선으로 주사신호를 공급한다. 이를 위하여, 스테이지들 각각은 P형(예를 들면, PMOS) 및/또는 N형(예를 들면, NMOS)의 트랜지스터로 구성되며, 화소들과 동시에 패널에 실장될 수 있다.
한편, 패널에 실장되는 스테이지들은 소정의 실장 면적을 차지하고, 이에 따라 스테이지들의 실장 면적을 최소화할 수 있는 방법이 요구되고 있다.
따라서, 본 발명은 실장면적을 최소화할 수 있도록 한 주사 구동부를 제공하는 것이다.
본 발명의 실시예에 의한 주사선들로 주사신호를 공급하기 위하여 복수의 스테이지를 포함하는 주사 구동부는; 제 1클럭신호, 제 3클럭신호, 제어전압에 대응하여 Qi-1노드를 제어하면서 제 i-1주사선으로 제 i-1주사신호를 공급하기 위한 제 i-1스테이지와; 제 2클럭신호, 제 4클럭신호, 상기 제어전압에 대응하여 Qi노드를 제어하면서 제 i주사선으로 제 i주사신호를 공급하기 위한 제 i스테이지와; 상기 i-1스테이지 및 제 i스테이지에 접속되며, 상기 제어전압을 공급하기 위한 제어부를 구비한다.
실시 예에 의한, 상기 제 1클럭신호 내지 제 4클럭신호는 하이구간이 중첩되지 않도록 순차적으로 공급된다.
실시 예에 의한, 상기 제어부는 상기 제 2클럭신호가 공급되는 제 1입력단자와, 상기 제어전압이 출력되는 제 1출력단자 사이에 접속되는 제 1트랜지스터와; 상기 제 1트랜지스터의 게이트전극과 상기 제 1입력단자 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 2트랜지스터와; 상기 제 i-1스테이지 및 제 i스테이지 중 적어도 하나로부터 공급되는 전압에 대응하여 상기 제 1출력단자의 전압을 제어하는 제 1구동부를 구비한다.
실시 예에 의한, 상기 제 1구동부는 상기 제 1트랜지스터의 게이트전극과 제 2오프전압을 공급받는 제 2전원 입력단자 사이에 접속되며, 상기 Qi노드와 전기적으로 접속되는 제 2입력단자에 게이트전극이 접속되는 제 3트랜지스터와; 상기 제 1출력단자와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 4트랜지스터를 구비한다.
실시 예에 의한, 상기 제 1구동부는 상기 제 1트랜지스터의 게이트전극과 제 2오프전압을 공급받는 제 2전원 입력단자 사이에 접속되며, 상기 제 i주사신호가 공급될 때 턴-온되는 제 3트랜지스터와; 상기 제 1출력단자와 상기 제 2전원 입력단자 사이에 접속되며, 상기 제 i-1주사신호가 공급될 때 턴-온되는 제 4트랜지스터를 구비한다.
실시 예에 의한, 상기 제 1구동부는 상기 제 1클럭신호가 공급되는 제 3입력단자와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 5트랜지스터를 더 구비한다.
실시 예에 의한, 상기 제어부는 제 i+2주사신호를 공급받는 제 1입력단자와 상기 제어전압이 출력되는 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 1트랜지스터와; 상기 제 1출력단자와 제 2오프전압을 공급받는 제 2전원 입력단자 사이에 접속되며, 게이트전극이 제 i-2주사신호를 공급받는 제 2입력단자에 접속되는 제 2트랜지스터를 구비한다.
실시 예에 의한, 상기 제 i-1스테이지 및 제 i스테이지 각각은 제 11입력단자 및 제 1오프전압을 공급받는 제 1전원 입력단자 사이에 위치되며, 제 1노드 및 상기 제어전압을 공급받는 제 14입력단자의 전압에 대응하여 제 2출력단자로 주사신호를 공급하기 위한 출력부와; 제 12입력단자 및 제 2오프전압을 공급받는 제 2전원 입력단자와 접속되어 상기 제 1노드의 전압을 제어하기 위한 풀다운부와; 제 13입력단자와 상기 제 1노드 사이에 위치되어 상기 제 1노드의 전압을 제어하기 위한 풀업부와; 상기 제 1노드, 상기 제 2전원 입력단자 및 상기 제 14입력단자에 접속되어 상기 제 1노드의 전압을 제어하기 위한 제 2구동부를 구비한다.
실시 예에 의한, 상기 제 1오프전압 및 제 2오프전압은 동일한 전압으로 설정된다.
실시 예에 의한, 상기 제 2오프전압은 상기 제 1오프전압보다 낮은 전압으로 설정된다.
실시 예에 의한, 상기 i-1스테이지의 제 11입력단자로는 제 1클럭신호, 제 12입력단자로는 제 3클럭신호, 제 13입력단자로는 이전단 스테이지의 출력신호인 제 i-2주사신호가 공급되며, 상기 제 1노드는 상기 Qi-1노드이다.
실시 예에 의한, 상기 제 i스테이지의 제 11입력단자로는 제 2클럭신호, 제 12입력단자로는 제 4클럭신호, 제 13입력단자로는 이전단 스테이지의 출력신호인 제 i-1주사신호가 공급되며, 상기 제 1노드는 상기 Qi노드이다.
실시 예에 의한, 상기 풀업부는 상기 제 13입력단자와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 13입력단자에 접속되는 하나 이상의 제 11트랜지스터를 구비한다.
실시 예에 의한, 상기 풀업부는 상기 제 13입력단자와 제 2노드 사이에 접속되며, 게이트전극이 상기 제 13입력단자에 접속되는 제 11트랜지스터와; 상기 제 2노드와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 12트랜지스터와; 상기 제 2노드와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 2출력단자에 접속되는 제 13트랜지스터를 구비한다.
실시 예에 의한, 상기 풀업부는 상기 제 13입력단자와 상기 제 2노드 사이에 접속되며, 제 i-2주사신호가 공급될 때 턴-온되는 제 11트랜지스터와; 상기 제 2노드와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 12트랜지스터와; 상기 제 2노드와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 2출력단자에 접속되는 제 13트랜지스터를 구비한다.
실시 예에 의한, 상기 제 11입력단자로 상기 제 1클럭신호가 공급되면 상기 제 13입력단자로는 상기 제 4클럭신호가 공급되고, 상기 제 11입력단자로 상기 제 2클럭신호가 공급되면 상기 제 13입력단자로는 상기 제 1클럭신호가 공급된다.
실시 예에 의한, 상기 출력부는 상기 제 11입력단자와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 14트랜지스터와; 상기 제 2출력단자와 상기 제 1전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 14입력단자에 접속되는 제 15트랜지스터와; 상기 제 1노드와 상기 제 2출력단자 사이에 접속되는 제 1커패시터를 구비한다.
실시 예에 의한, 상기 풀다운부는 상기 제 1노드와 상기 제 2전원 입력단자 사이에 직렬로 접속되며, 게이트전극이 상기 제 12입력단자에 접속되는 하나 이상의 제 16트랜지스터를 구비한다.
실시 예에 의한, 상기 제 2구동부는 상기 제 1노드와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 14입력단자에 접속되는 하나 이상의 제 17트랜지스터를 구비한다.
본 발명의 실시예에 의한 주사 구동부에 의하면 서로 인접된 스테이지들은 Q노드의 전압을 안정화하는 제어부를 공유하고, 이에 따라 실장면적을 최소화할 수 있다.
도 1은 본 발명의 실시예에 의한 표시장치를 개략적으로 나타내는 블록도이다.
도 2는 도 1에 도시된 주사 구동부를 개략적으로 나타내는 도면이다.
도 3은 제어부에 연결된 단자들을 개략적으로 나타내는 도면이다.
도 4는 스테이지에 연결된 단자들을 개략적으로 나타내는 도면이다.
도 5는 도 3에 도시된 제어부의 실시예를 나타내는 도면이다.
도 6은 도 4에 도시된 스테이지의 실시예를 나타내는 도면이다.
도 7은 제 i-1스테이지, 제 i스테이지 및 제어부의 연결 구성 실시예를 나타내는 도면이다.
도 8은 도 7의 동작과정의 실시예를 나타내는 도면이다.
도 9는 도 3에 도시된 제어부의 다른 실시예를 나타내는 도면이다.
도 10은 도 3에 도시된 제어부의 또 다른 실시예를 나타내는 도면이다.
도 11은 도 10에 도시된 제어부의 동작과정을 나타내는 파형도이다.
도 12는 도 6에 도시된 풀업부의 다른 실시예를 나타내는 도면이다.
도 13은 도 6에 도시된 풀업부의 또 다른 실시예를 나타내는 도면이다.
이하 첨부한 도면을 참고하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 기재한다. 다만, 본 발명은 청구범위에 기재된 범위 안에서 여러 가지 상이한 형태로 구현될 수 있으므로 하기에 설명하는 실시예는 표현 여부에 불구하고 예시적인 것에 불과하다.
즉, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다.
도 1은 본 발명의 실시예에 의한 표시장치를 개략적으로 나타내는 블록도이다. 도 1에서는 설명의 편의성을 위하여 표시장치가 액정 표시장치인 것으로 가정하여 설명하였지만, 본 발명이 이에 한정되지는 않는다.
도 1을 참조하면, 본 발명의 실시예에 의한 표시장치는 화소부(100), 주사 구동부(110), 데이터 구동부(120), 타이밍 제어부(130) 및 호스트 시스템(140)을 구비한다.
화소부(100)는 액정패널의 유효 표시부를 의미한다. 액정패널은 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함) 기판과 컬러필터 기판을 포함한다. TFT 기판과 컬러필터 기판 사이에는 액정층이 형성된다. TFT 기판 상에는 데이터선(D)들 및 주사선(S)들이 형성되고, 주사선(S)들 및 데이터선(D)들에 의하여 구획된 영역에는 복수의 화소들이 배치된다.
화소들 각각에 포함되는 TFT는 주사선(S)으로부터의 주사신호에 응답하여 데이터선(D)을 경유하여 공급되는 데이터신호의 전압을 액정 커패시터(Clc)에 전달한다. 이를 위하여 TFT의 게이트전극은 주사선(S)에 접속되고, 제 1전극은 데이터선(D)에 접속된다. 그리고, TFT의 제 2전극은 액정 커패시터(Clc) 및 스토리지 커패시터(Storage Capacitor : SC)에 접속된다.
여기서, 제 1전극은 TFT의 소오스전극 및 드레인전극 중 어느 하나를 의미하며, 제 2전극은 제 1전극과 다른 전극을 의미한다. 일례로, 제 1전극이 드레인전극으로 설정되는 경우, 제 2전극은 소오스전극으로 설정된다. 또한, 액정 커패시터(Clc)는 TFT 기판에 형성되는 화소전극(미도시)과 공통전극 사이의 액정을 등가적으로 표현한 것이다. 스토리지 커패시터(SC)는 화소전극에 전달된 데이터신호의 전압을 다음 데이터신호가 공급될 때까지 일정시간 유지한다.
컬러필터 기판에는 블랙 매트릭스 및 컬러필터 등이 형성된다.
공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 컬러필터 기판에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극과 함께 TFT 기판에 형성된다. 이와 같은 공통전극으로는 공통전압(Vcom)이 공급된다. 또한, 액정패널의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.
데이터 구동부(120)는 타이밍 제어부(130)로부터 입력되는 영상 데이터(RGB)를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압들을 생성한다. 데이터 구동부(120)에서 생성된 정극성/부극성 아날로그 데이터전압은 데이터신호로써 데이터선(D)들로 공급된다.
주사 구동부(110)는 주사선(S)들로 주사신호를 공급한다. 일례로, 주사 구동부(110)는 주사선(S)들로 주사신호를 순차적으로 공급할 수 있다. 주사선(S)들로 주사신호가 순차적으로 공급되면 화소들이 수평라인 단위로 선택되고, 주사신호에 의하여 선택된 화소들은 데이터신호를 공급받는다. 이를 위하여, 주사 구동부(110)는 도 2에 도시된 바와 같이 주사선(S)들 각각에 접속되는 스테이지(ST)를 구비한다. 이와 같은 주사 구동부(110)는 ASG(Armophous silicon gate driver)의 형태로 액정패널에 실장될 수 있다. 즉, 주사 구동부(110)는 박막 공정을 통해서 TFT 기판에 실장될 수 있다. 또한, 주사 구동부(110)는 화소부(100)를 사이에 두고 액정패널의 양측에 실장될 수도 있다.
타이밍 제어부(130)는 호스트 시스템(140)으로부터 출력된 영상 데이터(RGB), 수직동기신호(Vsync), 수평동기신호(Hsync), 데이터 인에이블 신호(DE) 및 클럭신호(CLK) 등의 타이밍 신호들에 기초하여 게이트 제어신호를 주사 구동부(110)로 공급하고, 데이터 제어신호를 데이터 구동부(120)로 공급한다.
게이트 제어신호에는 게이트 스타트 펄스(Gate Start Pulse : GSP), 하나 이상의 게이트 쉬프트 클럭(Gate Shift Clock : GSC) 등이 포함된다. 게이트 스타트 펄스(GSP)는 첫 번째 주사신호의 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 하나 이상의 클럭신호를 의미한다.
데이터 제어신호에는 소스 스타트 펄스(Source Start Pulse : SSP), 소스 샘플링 클럭(Source Sampling Clock : SSC), 소스 출력 인에이블신호(Source Output Enable : SOE) 및 극성 제어신호(POL) 등이 포함된다. 소스 스타트 펄스(SSP)는 데이터 구동부(120)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120)의 샘플링 동작을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(120)의 출력 타이밍을 제어한다. 극성 제어신호(POL)는 데이터 구동부(120)로부터 출력되는 데이터신호의 극성을 반전시킨다.
호스트 시스템(140)은 LVDS(Low Voltage Differential Signaling), TMDS(Transition Minimized Differential Signaling) 등의 인터페이스를 통해 영상 데이터(RGB)를 타이밍 제어부(130)로 공급한다. 또한, 호스트 시스템(140)은 타이밍 신호들(Vsync, Hsync, DE, CLK)을 타이밍 제어부(130)로 공급한다.
도 2는 도 1에 도시된 주사 구동부를 개략적으로 나타내는 도면이다.
도 2를 참조하면, 본 발명의 실시예에 의한 주사 구동부(110)는 복수의 스테이지들(ST1 내지 STn)과, 서로 인접된 2개의 스테이지(ST)들을 공유하면서 제어전압을 공급하기 위한 제어부(112)를 구비한다.
스테이지들(ST1 내지 STn) 각각은 주사선들(S1 내지 Sn) 중 어느 하나와 접속되며, 게이트 스타트 펄스(GSP)에 대응하여 주사선들(S1 내지 Sn)로 주사신호를 공급한다. 일례로, i(i는 자연수)번째 스테이지(STi)는 제 i주사선(Si)에 접속되며, 제 i주사선(Si)으로 주사신호를 공급한다.
스테이지들(ST1 내지 STn) 각각은 복수의 클럭신호들(CLK1 내지 CLK4) 중 두 개의 클럭신호를 공급받는다. 일례로, 제 1스테이지(ST1)는 제 1클럭신호(CLK1) 및 제 3클럭신호(CLK3)를 공급받고, 제 2스테이지(ST2)는 제 2클럭신호(CLK2) 및 제 4클럭신호(CLK4)를 공급받는다. 또한, 제 3스테이지(ST3)는 제 3클럭신호(CLK3) 및 제 1클럭신호(CLK1)를 공급받고, 제 4스테이지(ST4)는 제 4클럭신호(CLK4) 및 제 2클럭신호(CLK2)를 공급받는다. 이후, 스테이지들(ST)에서는 상술한 제 1스테이지(ST1) 내지 제 4스테이지(ST4)의 연결구성이 반복되면서 배치될 수 있다.
제 1클럭신호(CLK1) 내지 제 4클럭신호(CLK4)는 도 8에 도시된 바와 같이 하이전압(하이구간) 및 로우전압(로우구간)을 반복하는 구형파 신호이다. 여기서, 하이전압은 스테이지(ST)에 포함된 트랜지스터들이 턴-온될 수 있도록 게이트 온 전압, 로우전압은 스테이지(ST)에 포함된 트랜지스터들이 턴-오프될 수 있도록 게이트 오프 전압으로 설정된다. 그리고, 제 1클럭신호(CLK1) 내지 제 4클럭신호(CLK4)는 하이구간이 중첩되지 않도록 순차적으로 공급된다
제어부(112)는 인접된 2개의 스테이지(ST)와 접속된다. 일례로, 제 1스테이지(ST1) 및 제 2스테이지(ST1)는 첫 번째 제어부(112)와 공통적으로 접속되고, 제 3스테이지(ST3) 및 제 4스테이지(ST4)는 두 번째 제어부(112)와 공통적으로 접속된다. 이와 같은 제어부(112)는 스테이지(ST)에 포함된 Q노드를 제어하기 위하여 사용된다.
제어부(112) 각각은 복수의 클럭신호들(CLK1 내지 CLK4) 중 두 개의 클럭신호를 공급받는다. 일례로, 첫 번째 제어부(112)는 제 1클럭신호(CLK1) 및 제 2클럭신호(CLK2)를 공급받고, 두 번째 제어부(112)는 제 3클럭신호(CLK3) 및 제 4클럭신호(CLK4)를 공급받는다. 이후, 제어부(112)들은 상술한 첫 번째 및 두 번째 제어부(112)의 연결구성을 반복하면서 배치될 수 있다.
한편, 상술한 바와 같이 2개의 스테이지(ST)가 하나의 제어부(112)를 공유하는 경우 주사 구동부(110)의 실장면적을 최소화할 수 있다. 실험적으로, 2개의 스테이지(ST)가 하나의 제어부(112)를 공유하는 경우 대략 20% 정도 베젤(Bezel) 사이즈를 감소시킬 수 있다.
또한, 도 2에서는 n개의 스테이지(ST1 내지 STn)만이 도시되었지만, 본 발명이 이에 한정되지는 않는다. 일례로, 주사 구동부(110)는 구동의 안정성을 확보하기 위하여 복수의 더미 스테이지들을 추가로 구비할 수 있다.
도 3은 제어부에 연결된 단자들을 개략적으로 나타내는 도면이다. 도 3에서는 설명의 편의성을 위하여 제 i-1스테이지(STi-1) 및 제 i스테이지(STi)와 접속된 제어부를 도시하기로 한다.
도 3을 참조하면, 제어부(112)는 제 1입력단자(1121), 제 2입력단자(1122), 제 3입력단자(1123), 제 1출력단자(1124) 및 제 2전원 입력단자(1125)를 구비한다.
제 1입력단자(1121)는 제 2클럭신호(CLK2)를 공급받는다.
제 2입력단자(1122)는 제 i스테이지의 Q 노드(Qi)의 전압을 공급받는다.
제 3입력단자(1123)는 제 1클럭신호(CLK1)를 공급받는다.
제 1출력단자(1124)는 제어전압(CVi/2)을 제 i-1스테이지(STi-1) 및 제 i스테이지(STi)로 공급한다.
제 2전원 입력단자(1125)는 제 2오프전압(VSS2)을 공급받는다. 여기서, 제 2오프전압(VSS2)은 제어부(112)에 포함된 트랜지스터들이 턴-오프되는 전압으로 설정된다.
추가적으로, 제 i+1스테이지(STi+1) 및 제 i+2스테이지(STi+2)에 접속된 제어부(112)는 제 1입력단자(1121)로 제 4클럭신호(CLK4), 제 2입력단자(1122)로 제 i+2스테이지의 Q노드(Qi+2) 전압, 제 3입력단자(1123)로 제 3클럭신호(CLK3)를 공급받을 뿐 회로의 구성은 동일하게 설정된다.
도 4는 스테이지에 연결된 단자들을 개략적으로 나타내는 도면이다. 도 4에서는 설명의 편의성을 위하여 제 i-1스테이지(STi-1)를 도시하기로 한다.
도 4를 참조하면, 제 i-1스테이지(STi-1)는 제 11입력단자(1101), 제 12입력단자(1102), 제 13입력단자(1103), 제 14입력단자(1104), 제 2출력단자(1105), 제 1전원 입력단자(1106) 및 제 2전원 입력단자(1107)를 구비한다.
제 11입력단자(1101)는 제 1클럭신호(CLK1)를 공급받는다.
제 12입력단자(1102)는 제 3클럭신호(CLK3)를 공급받는다.
제 13입력단자(1103)는 이전단 스테이지(STi-2)의 출력단(Gi-2)으로부터 제 i-2주사신호(SSi-2)를 공급받는다.
제 14입력단자(1104)는 자신이 접속된 제어부(112)로부터 제어전압(CVi/2)을 공급받는다.
제 2출력단자(1105)(또는 출력단(Gi-1))는 제 i-1스테이지(STi-1)의 주사신호(SSi-1)를 제 i-1주사선(Si-1) 및 다음단 스테이지(STi)로 공급한다.
제 1전원 입력단자(1106)는 제 1오프전압(VSS1)을 공급받고, 제 2전원 입력단자(1107)는 제 2오프전압(VSS2)을 공급받는다. 여기서, 제 1오프전압(VSS1) 및 제 2오프전압(VSS2)은 스테이지(ST)에 포함된 트랜지스터가 턴-오프되는 전압으로 설정된다. 그리고, 제 2오프전압(VSS2)은 제 1오프전압(VSS1)보다 낮은 전압으로 설정된다. 추가적으로, 본 발명에서는 트랜지스터를 완전히 턴-오프하기 위하여 제 1오프전압(VSS1) 및 제 2오프전압(VSS2)을 사용하지만, 본 발명이 이에 한정되지는 않는다. 일례로, 제 1전원 입력단자(1126) 및 제 2전원 입력단자(1127)로 제 2오프전압(VSS2)이 공급될 수도 있다.
한편, 제 i-1스테이지(STi-1) 이외의 스테이지들은 도 2에 도시된 바와 같이 제 1입력단자(1101) 및 제 2입력단자(1102)로 공급되는 클럭신호들만 변경될 뿐 회로의 구성은 동일하게 설정된다.
도 5는 도 3에 도시된 제어부의 실시예를 나타내는 도면이다.
도 5를 참조하면, 본 발명의 실시예에 의한 제어부(112)는 제 1트랜지스터(M1), 제 2트랜지스터(M2), 제 5트랜지스터(M5) 및 제 1구동부(200)를 구비한다.
제 1트랜지스터(M1)는 제 1입력단자(1121)와 제 1출력단자(1124) 사이에 접속된다. 이와 같은 제 1트랜지스터(M1)는 자신의 게이트전극의 전압에 대응하여 턴-온 또는 턴-오프된다. 제 1트랜지스터(M1)가 턴-온되면 제 1입력단자(1121)와 제 1출력단자(1124)가 전기적으로 접속된다.
제 2트랜지스터(M2)는 제 1입력단자(1121)와 제 1트랜지스터(M1)의 게이트전극 사이에 접속된다. 그리고, 제 2트랜지스터(M2)의 게이트전극은 제 1입력단자(1121)에 접속된다. 즉, 제 2트랜지스터(M2)는 제 1입력단자(1121)로부터 제 1트랜지스터(M1)의 게이트전극으로 전류가 흐를 수 있도록 다이오드 형태로 접속되며, 제 1입력단자(1121)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제 1구동부(200)는 제 i-1스테이지(STi-1) 및 제 i스테이지(STi) 중 적어도 하나로부터 공급되는 전압에 대응하여 제 1출력단자(1124)의 전압을 제어한다. 일례로, 제 1구동부(200)는 제 i스테이지(STi)의 Q노드(Qi)의 전압에 대응하여 제 1출력단자(1124)의 전압을 제어한다. 이를 위하여, 제 1구동부(200)는 제 3트랜지스터(M3) 및 제 4트랜지스터(M4)를 구비한다.
제 3트랜지스터(M3)는 제 1트랜지스터(M1)의 게이트전극과 제 2전원 입력단자(1125) 사이에 접속된다. 그리고, 제 3트랜지스터(M3)의 게이트전극은 제 2입력단자(1122)에 접속된다. 이와 같은 제 3트랜지스터(M3)는 제 2입력단자(1122)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제 4트랜지스터(M4)는 제 1출력단자(1124)와 제 2전원 입력단자(1125) 사이에 접속된다. 그리고, 제 4트랜지스터(M4)의 게이트전극은 제 2입력단자(1122)에 접속된다. 이와 같은 제 4트랜지스터(M4)는 제 2입력단자(1122)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제 5트랜지스터(M5)는 제 3입력단자(1123)와 제 1출력단자(1124) 사이에 접속된다. 그리고, 제 5트랜지스터(M5)의 게이트전극은 제 3입력단자(1123)에 접속된다. 즉, 제 5트랜지스터(M5)는 제 3입력단자(1123)로부터 제 1출력단자(1124)로 전류가 흐를 수 있도록 다이오드 형태로 접속되며, 제 3입력단자(1123)의 전압에 대응하여 턴-온 또는 턴-오프된다.
도 6은 도 4에 도시된 스테이지의 실시예를 나타내는 도면이다.
도 6을 참조하면, 본 발명의 실시예에 의한 스테이지(STi-1)는 풀업부(202), 풀다운부(204), 제 2구동부(206) 및 출력부(208)를 구비한다.
풀업부(202)는 제 13입력단자(1103)와 Qi-1노드(Qi-1 : 또는 제 1노드) 사이에 접속된다. 이와 같은 풀업부(202)는 제 13입력단자(1103)로 공급되는 이전단 스테이지(STi-2)의 출력단(Gi-2)으로부터의 제 i-2주사신호(SSi-2)에 대응하여 Qi-1노드(Qi-1)의 전압을 제어한다. 이를 위하여, 풀업부(202)는 제 13입력단자(1103)와 Qi-1노드(Qi-1) 사이에 접속되는 복수의 제 11트랜지스터(M11_1, M11_2)를 구비한다. 제 11트랜지스터(M11_1, M11_2)의 게이트전극은 제 13입력단자(1103)에 접속된다. 즉, 제 11트랜지스터(M11_1, M11_2)는 제 13입력단자(1103)로부터 Qi-1노드(Qi-1)로 전류가 흐를 수 있도록 다이오드 형태로 접속되며, 제 13입력단자(1103)의 전압에 대응하여 턴-온 또는 턴-오프된다.
출력부(208)는 제 11입력단자(1101), 제 1전원 입력단자(1106), Qi-1노드(Qi-1) 및 제 14입력단자(1104)로 공급되는 전압에 대응하여 제 2출력단자(1105)로 주사신호(SSi-1)를 출력한다. 이를 위하여, 출력부(208)는 제 14트랜지스터(M14) 및 제 15트랜지스터(M15)를 구비한다.
제 14트랜지스터(M14)는 제 11입력단자(1101)와 제 2출력단자(1105) 사이에 접속된다. 그리고, 제 14트랜지스터(M14)의 게이트전극은 Qi-1노드(Qi-1)에 접속된다. 이와 같은 제 14트랜지스터(M14)는 Qi-1노드(Qi-1)의 전압에 대응하여 턴-온 또는 턴-오프되면서 제 11입력단자(1101)와 제 2출력단자(1105)의 접속을 제어한다.
제 15트랜지스터(M15)는 제 2출력단자(1105)와 제 1전원 입력단자(1106) 사이에 접속된다. 그리고, 제 15트랜지스터(M15)의 게이트전극은 제 14입력단자(1104)에 접속된다. 이와 같은 제 15트랜지스터(M15)는 제 14입력단자(1104)로 공급되는 제어전압(CVi/2)에 대응하여 턴-온 또는 턴-오프되면서 제 2출력단자(1105)와 제 1전원 입력단자(1106)의 접속을 제어한다.
풀다운부(204)는 제 12입력단자(1102) 및 제 2전원 입력단자(1107)로 공급되는 전압에 대응하여 Qi-1노드(Qi-1)의 전압을 제어한다. 이를 위하여, 풀다운부(204)는 Qi-1노드(Qi-1)와 제 2전원 입력단자(1107) 사이에 접속되는 복수의 제 16트랜지스터(M16_1, M16_2)를 구비한다.
제 16트랜지스터(M16_1, M16_2)는 Qi-1노드(Qi-1)와 제 2전원 입력단자(1107) 사이에 접속되며, 게이트전극이 제 12입력단자(1102)에 접속된다. 이와 같은 제 16트랜지스터(M16_1, M16_2)는 제 12입력단자(1102)로 공급되는 클럭신호(CLK3)에 대응하여 턴-온 또는 턴-오프되면서 Qi-1노드(Qi-1)와 제 2전원 입력단자(1107)의 접속을 제어한다.
제 2구동부(206)는 제 14입력단자(1104) 및 제 2전원 입력단자(1107)로 공급되는 전압에 대응하여 Qi-1노드(Qi-1)의 전압을 제어한다. 이를 위하여, 제 2구동부(206)는 복수의 제 17트랜지스터(M17_1, M17_2)를 구비한다.
제 17트랜지스터(M17_1, M17_2)는 Qi-1노드(Qi-1) 및 제 2전원 입력단자(1107) 사이에 접속된다. 그리고, 제 17트랜지스터(M17_1, M17_2)의 게이트전극은 제 14입력단자(1104)에 접속된다. 이와 같은 제 17트랜지스터(M17_1, M17_2)는 제 14입력단자(1104)로 공급되는 제어전압(CVi/2)에 대응하여 턴-온 또는 턴-오프되면서 Qi-1노드(Qi-1)와 제 2전원 입력단자(1107)의 접속을 제어한다.
한편, 도 6을 설명할 때 제 11트랜지스터(M11_1, M11_2), 제 16트랜지스터(M16_1, M16_2) 및 제 17트랜지스터(M17_1, M17_2)가 복수의 트랜지스터로 구성된다고 설명하였지만, 본 발명이 이에 한정되지는 않는다. 일례로, 제 11트랜지스터(M11_1, M11_2), 제 16트랜지스터(M16_1, M16_2) 및 제 17트랜지스터(M17_1, M17_2) 각각은 하나 이상의 트랜지스터가 직렬로 접속되어 구성될 수 있다.
또한, 스테이지들(ST1 내지 STn) 각각은 상술한 도 6과 동일한 구조로 형성된다. 다만, 도 2에 도시된 바와 같이 위치에 대응하여 각 입력단자들로 공급되는 신호들이 변경된다.
도 7은 제 i-1스테이지, 제 i스테이지 및 제어부의 연결 구성 실시예를 나타내는 도면이다. 도 8은 도 7의 동작과정의 실시예를 나타내는 도면이다. 도 7의 동작과정을 설명하기 위하여 제 i-1스테이지(STi-1)에 포함된 단자들 및 트랜지스터들 앞에 첫 번째를 붙이고, 제 i스테이지(STi)에 포함된 단자들 및 트랜지스터들 앞에 두 번째를 붙이기로 한다.
도 7 및 도 8을 참조하면, 먼저 제 1기간(T1) 동안 제 3클럭신호(CLK3)가 첫 번째 제 12입력단자(1102)로 공급된다. 첫 번째 제 12입력단자(1102)로 제 3클럭신호(CLK3)가 공급되면 첫 번째 제 16트랜지스터(M16_1, M16_2)가 턴-온된다. 첫 번째 제 16트랜지스터(M16_1, M16_2)가 턴-온되면 제 2전원 입력단자(1107)로부터의 제 2오프전압(VSS2)이 Qi-1노드(Qi-1)로 공급되고, 이에 따라 첫 번째 제 14트랜지스터(M14)가 턴-오프된다.
제 2기간(T2)에는 두 번째 제 12입력단자(1102)로 제 4클럭신호(CLK4)가 공급된다. 두 번째 제 12입력단자(1102)로 제 4클럭신호(CLK4)가 공급되면 두 번째 제 16트랜지스터(M16_1, M16_2)가 턴-온된다. 두 번째 제 16트랜지스터(M16_1, M16_2)가 턴-온되면 제 2전원 입력단자(1107)로부터의 제 2오프전압(VSS2)이 Qi노드(Qi)로 공급되고, 이에 따라 두 번째 제 14트랜지스터(M14)가 턴-오프된다.
또한, 제 2기간(T2)에는 제 i-2스테이지(STi-2)의 제 i-2주사신호(SSi-2)가 첫 번째 제 13입력단자(1103)로 공급된다. 첫 번째 제 13입력단자(1103)로 제 i-2주사신호(SSi-2)가 공급되면 첫 번째 제 11트랜지스터(M11_1, M11_2)가 턴-온되고, 이에 따라 Qi-1노드(Qi-1)의 전압이 게이트 온 전압으로 상승된다. Qi-1노드(Qi-1)노드가 게이트 온전 전압으로 상승되면 첫 번째 제 14트랜지스터(M14)가 턴-온되고, 이에 따라 첫 번째 제 11입력단자(1101)와 첫 번째 제 2출력단자(1105)가 전기적으로 접속된다. 제 2기간(T2)동안 첫 번째 제 1커패시터(C1)는 Qi-1노드(Qi-1)에 대응되는 전압을 저장한다.
제 3기간(T3)에는 첫 번째 제 11입력단자(1101)로 제 1클럭신호(CLK1)가 공급된다. 이때, 첫 번째 제 14트랜지스터(M14)가 턴-온 상태로 설정되기 때문에 첫 번째 제 11입력단자(1101)로 공급된 제 1클럭신호(CLK1)는 첫 번째 제 2출력단자(1105)로 공급된다. 여기서, 첫 번째 제 2출력단자(1105)로 공급된 제 1클럭신호(CLK1)는 제 i-1주사신호(SSi-1)로서 제 i-1주사선(Si-1)으로 공급된다. 추가적으로, 첫 번째 제 2출력단자(1105)로 제 i-1주사신호(SSi-1)으로 공급될 때 제 1커패시터(C1)의 부스팅(boosting)에 의하여 Qi-1노드(Qi-1)의 전압이 상승하고, 이에 따라 첫 번째 제 14트랜지스터(M14)는 안정적으로 턴-온 상태를 유지한다.
한편, 첫 번째 제 2출력단자(1105)로 공급된 제 i-1주사신호(SSi-1)는 두 번째 제 13입력단자(1103)로 공급된다. 두 번째 제 13입력단자(1103)로 제 i-1주사신호(SSi-1)가 공급되면 두 번째 제 11트랜지스터(M11_1, M11_2)가 턴-온되고, 이에 따라 Qi노드(Qi)의 전압이 게이트 온 전압으로 상승된다. Qi노드(Qi)가 게이트 온 전압으로 상승되면 두 번째 제 14트랜지스터(M14)가 턴-온되고, 이에 따라 두 번째 제 11입력단자(1101)와 두 번째 제 2출력단자(1105)가 전기적으로 접속된다. 그리고, 제 3기간(T3)동안 두 번째 제 1커패시터(C1)는 Qi노드(Qi)에 대응되는 전압을 저장한다.
한편, Qi노드(Qi)가 게이트 온 전압으로 상승되면 제어부(112)에 포함된 제 3트랜지스터(M3) 및 제 4트랜지스터(M4)가 턴-온된다. 제 3트랜지스터(M3)가 턴-온되면 제 2오프전압(VSS2)이 제 1트랜지스터(M1)의 게이트전극으로 공급되고, 이에 따라 제 1트랜지스터(M1)가 턴-오프된다. 제 4트랜지스터(M4)가 턴-온되면 제 2오프전압(VSS2)이 제 1출력단자(1124)로 공급된다. 제 1출력단자(1124)로 제 2오프전압(VSS2)이 공급되면 첫 번째 제 15트랜지스터(M15), 첫 번째 제 17트랜지스터(M17_1, M17-2), 두 번째 제 15트랜지스터(M15), 두 번째 제 17트랜지스터(M17_1, M17-2)가 턴-오프 상태로 설정된다.
추가적으로, 제 3기간(T3) 동안 제 3입력단자(1123)로 제 1클럭신호(CLK1)가 공급된다. 제 3입력단자(1123)로 제 1클럭신호(CLK1)가 공급되면 제 5트랜지스터(M5)가 턴-온된다. 이때, 제 5트랜지스터(M5)는 다이오드 형태로 접속되기 때문에 제 5트랜지스터(M5) 및 제 4트랜지스터(M4)의 채널폭이 유사하다고 가정하는 경우 제 1출력단자(1124)는 제 2오프전압(VSS2)의 전압을 유지한다.
제 4기간(T4)에는 두 번째 제 11입력단자(1101)로 제 2클럭신호(CLK2)가 공급된다. 이때, 두 번째 제 14트랜지스터(M14)가 턴-온 상태로 설정되기 때문에 두 번째 제 11입력단자(1101)로 공급된 제 2클럭신호(CLK2)는 두 번째 제 2출력단자(1105)로 공급된다. 여기서, 두 번째 제 2출력단자(1105)로 공급된 제 2클럭신호(CLK2)는 제 i주사신호(SSi)로서 제 i주사선(Si)으로 공급된다. 추가적으로, 제 4기간(T4) 동안 두 번째 제 1커패시터(C1)에 의하여 Qi노드(Qi) 전압이 상승하고, 이에 따라 두 번째 제 14트랜지스터(M14)는 안정적으로 턴-온 상태를 유지한다.
그리고, 제 4기간(T4) 동안 Qi노드(Qi)의 전압에 대응하여 제 3트랜지스터(M3) 및 제 4트랜지스터(M4)가 턴-온 상태를 유지한다. 그러면, 제 2오프전압(VSS2)이 제 1출력단자(1124)로 공급된다. 제 1출력단자(1124)로 제 2오프전압(VSS2)이 공급되면 첫 번째 제 15트랜지스터(M15), 첫 번째 제 17트랜지스터(M17_1, M17-2), 두 번째 제 15트랜지스터(M15), 두 번째 제 17트랜지스터(M17_1, M17-2)가 턴-오프 상태로 설정된다.
추가적으로, 제 4기간(T4) 동안 제 1입력단자(1121)로 제 2클럭신호(CLK2)가 공급된다. 제 1입력단자(1121)로 제 2클럭신호(CLK2)가 공급되면 다이오드 형태로 접속된 제 2트랜지스터(M2)가 턴-온된다. 이때, 제 3트랜지스터(M3)는 Qi노드(Qi)의 전압을 직접 공급받기 때문에 제 2트랜지스터(M2)와 제 3트랜지스터(M3)가 채널폭이 유사하다고 가정하는 경우 제 1트랜지스터(M1)의 게이트전극으로는 제 2오프전압(VSS2)이 공급된다. 따라서, 제 4기간(T4) 동안 제 1트랜지스터(M1)는 턴-오프 상태로 설정되고, 이에 따라 제 1출력단자(1124)는 제 2오프전압(VSS2)의 전압을 유지한다.
제 5기간(T5)에는 제 3클럭신호(CLK3)가 첫 번째 제 12입력단자(1102)로 공급된다. 첫 번째 제 12입력단자(1102)로 제 3클럭신호(CLK3)가 공급되면 첫 번째 제 16트랜지스터(M16_1, M16_2)가 턴-온된다. 첫 번째 제 16트랜지스터(M16_1, M16_2)가 턴-온되면 제 2전원 입력단자(1107)로부터의 제 2오프전압(VSS2)이 Qi-1노드(Qi-1)로 공급되고, 이에 따라 첫 번째 제 14트랜지스터(M14)가 턴-오프된다.
제 6기간(T6)에는 두 번째 제 12입력단자(1102)로 제 4클럭신호(CLK4)가 공급된다. 두 번째 제 12입력단자(1102)로 제 4클럭신호(CLK4)가 공급되면 두 번째 제 16트랜지스터(M16_1, M16_2)가 턴-온된다. 두 번째 제 16트랜지스터(M16_1, M16_2)가 턴-온되면 제 2전원 입력단자(1107)로부터의 제 2오프전압(VSS2)이 Qi노드(Qi)로 공급되고, 이에 따라 두 번째 제 14트랜지스터(M14)가 턴-오프된다.
이후, 제 7기간(T7)에는 제 1클럭신호(CLK1) 및 제 2클럭신호(CLK2)가 순차적으로 공급된다.
제 7기간(T7)에 공급되는 제 1클럭신호(CLK1)는 첫 번째 제 11입력단자(1101) 및 제 3입력단자(1123)로 공급된다.
첫 번째 제 11입력단자(1101)로 제 1클럭신호(CLK1)가 공급될 때 첫 번째 제 14트랜지스터(M14)는 턴-오프 상태로 설정된다. 따라서, 첫 번째 제 2출력단자(1105)로는 주사신호(SSi-1)가 공급되지 않는다.
제 3입력단자(1123)로 제 1클럭신호(CLK1)가 공급되면 제 5트랜지스터(M5)가 턴-온된다. 제 5트랜지스터(M5)가 턴-온되면 제 1클럭신호(CLK1)가 제 1출력단자(1124)로 공급된다. 제 1출력단자(1124)로 제 1클럭신호(CLK1)가 공급되면 첫 번째 제 15트랜지스터(M15), 첫 번째 제 17트랜지스터(M17_1, M17-2), 두 번째 제 15트랜지스터(M15), 두 번째 제 17트랜지스터(M17_1, M17-2)가 턴-온된다.
첫 번째 제 15트랜지스터(M15)가 턴-온되면 제 1오프전압(VSS1)이 첫 번째 제 2출력단자(1105)로 공급된다. 첫 번째 제 17트랜지스터(M17_1, M17-2)가 턴-온되면 제 2오프전압(VSS2)이 Qi-1노드(Qi-1)로 공급된다. 이때, 제 2오프전압(VSS2)이 제 1오프전압(VSS1)보다 낮은 전압으로 설정되기 때문에 첫 번째 제 14트랜지스터(M14)는 완전히 턴-오프되고, 이에 따라 누설전류가 최소화되어 소비전력이 향상된다.
두 번째 제 15트랜지스터(M15)가 턴-온되면 제 1오프전압(VSS1)이 두 번째 제 2출력단자(1105)로 공급된다. 두 번째 제 17트랜지스터(M17_1, M17-2)가 턴-온되면 제 2오프전압이 Qi노드(Qi)로 공급된다. 이때, 제 2오프전압(VSS2)이 제 1오프전압(VSS1)보다 낮은 전압으로 설정되기 때문에 두 번째 제 14트랜지스터(M14)는 완전히 턴-오프되고, 이에 따라 누설전류가 최소화되어 소비전력이 향상된다.
제 7기간(T7)에 공급되는 제 2클럭신호(CLK2)는 두 번째 제 11입력단자(1101) 및 제 1입력단자(1121)로 공급된다.
두 번째 제 11입력단자(1101)로 제 2클럭신호(CLK2)가 공급될 때 두 번째 제 14트랜지스터(M14)는 턴-오프 상태로 설정된다. 따라서, 두 번째 제 2출력단자(1105)로는 주사신호(SSi)가 공급되지 않는다.
제 1입력단자(1121)로 제 2클럭신호(CLK2)가 공급되면 제 2트랜지스터(M2)가 턴-온된다. 제 2트랜지스터(M2)가 턴-온되면 제 2클럭신호(CLK2)가 제 1트랜지스터(M1)의 게이트전극으로 공급되고, 이에 따라 제 1트랜지스터(M1)가 턴-온된다. 제 1트랜지스터(M1)가 턴-온되면 제 1입력단자(1121)로의 제 2클럭신호(CLK2)가 제 1출력단자(1124)로 공급된다. 제 1출력단자(1124)로 제 2클럭신호(CLK2)가 공급되면 첫 번째 제 15트랜지스터(M15), 첫 번째 제 17트랜지스터(M17_1, M17-2), 두 번째 제 15트랜지스터(M15), 두 번째 제 17트랜지스터(M17_1, M17-2)가 턴-온된다.
첫 번째 제 15트랜지스터(M15)가 턴-온되면 제 1오프전압(VSS1)이 첫 번째 제 2출력단자(1105)로 공급된다. 첫 번째 제 17트랜지스터(M17_1, M17-2)가 턴-온되면 제 2오프전압(VSS2)이 Qi-1노드(Qi-1)로 공급된다. 이때, 제 2오프전압(VSS2)이 제 1오프전압(VSS1)보다 낮은 전압으로 설정되기 때문에 첫 번째 제 14트랜지스터(M14)는 완전히 턴-오프되고, 이에 따라 누설전류가 최소화되어 소비전력이 향상된다.
두 번째 제 15트랜지스터(M15)가 턴-온되면 제 1오프전압(VSS1)이 두 번째 제 2출력단자(1105)로 공급된다. 두 번째 제 17트랜지스터(M17_1, M17-2)가 턴-온되면 제 2오프전압(VSS2)이 Qi노드(Qi)로 공급된다. 이때, 제 2오프전압(VSS2)이 제 1오프전압(VSS1)보다 낮은 전압으로 설정되기 때문에 두 번째 제 14트랜지스터(M14)는 완전히 턴-오프되고, 이에 따라 누설전류가 최소화되어 소비전력이 향상된다.
한편, 제 i+1스테이지(STi+1)는 제 3클럭신호(CLK3)를 이용하여 제 i+1주사신호(SSi+1)를 출력하고, 제 i+2스테이지(STi+2)는 제 4클럭신호(CLK4)를 이용하여 제 i+2주사신호(SSi+2)를 출력한다. 실제로, 본 발명의 스테이지들은 상술한 과정을 반복하면서 주사선들(S1 내지 Sn)로 주사신호를 순차적으로 출력할 수 있다.
도 9는 도 3에 도시된 제어부의 다른 실시예를 나타내는 도면이다. 도 9를 설명할 때 도 5와 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 9를 참조하면,본 발명의 다른 실시예에 의한 제어부(112)는 제 1트랜지스터(M1), 제 2트랜지스터(M2), 제 5트랜지스터(M5) 및 제 1구동부(200')를 구비한다.
제 1구동부(200')는 제 3트랜지스터(M3') 및 제 4트랜지스터(M4')를 구비한다.
제 3트랜지스터(M3')는 제 1트랜지스터(M1)의 게이트전극과 제 2전원 입력단자(1125) 사이에 접속된다. 그리고, 제 3트랜지스터(M3')의 게이트전극은 제 4입력단자(1126)에 접속된다. 이와 같은 제 3트랜지스터(M3')는 제 4입력단자(1126)로 제 i주사신호(SSi)가 공급될 때 턴-온되어 제 2오프전압(VSS2)을 제 1트랜지스터(M1)의 게이트전극으로 공급한다.
제 4트랜지스터(M4')는 제 1출력단자(1124)와 제 2전원 입력단자(1125) 사이에 접속된다. 그리고, 제 4트랜지스터(M4')의 게이트전극은 제 5입력단자(1127)에 접속된다. 이와 같은 제 4트랜지스터(M4')는 제 5입력단자(1127)로 제 i-1주사신호(SSi-1)가 공급될 때 턴-온되어 제 2오프전압(VSS2)은 제 1출력단자(1124)로 공급한다.
본 발명의 다른 실시예에 의한 제어부(112)는 제 3트랜지스터(M3') 및 제 4트랜지스터(M4')의 게이트전극으로 공급되는 신호만 변경될 뿐 실질적 동작과정은 도 5의 제어부(112)와 동일하게 설정된다. 따라서, 상세한 동작과정의 설명은 생략하기로 한다.
도 10은 도 3에 도시된 제어부의 또 다른 실시예를 나타내는 도면이다.
도 10을 참조하면, 본 발명의 또 다른 실시예에 의한 제어부(112)는 제 1트랜지스터(M1') 및 제 2트랜지스터(M2')를 구비한다.
제 1트랜지스터(M1')는 제 1입력단자(1121')와 제 1출력단자(1124') 사이에 접속된다. 그리고, 제 1트랜지스터(M1')의 게이트전극은 제 1입력단자(1121')에 접속된다. 이와 같은 제 1트랜지스터(M1')는 제 1입력단자(1121')로 제 i+2주사신호(SSi+2)가 공급될 때 턴-온된다.
제 2트랜지스터(M2')는 제 1출력단자(1124')와 제 2전원 입력단자(1125) 사이에 접속된다. 그리고, 제 2트랜지스터(M2')의 게이트전극은 제 2입력단자(1122')에 접속된다. 이와 같은 제 2트랜지스터(M2')는 제 2입력단자(1122')로 제 i-2주사신호(SSi-2)가 공급될 때 턴-온된다.
도 11은 도 10에 도시된 제어부의 동작과정을 나타내는 파형도이다.
도 11을 참조하면, 먼저 제 2입력단자(1122')로 제 i-2주사신호(SSi-2)가 공급되어 제 2트랜지스터(M2')가 턴-온된다. 제 2트랜지스터(M2')가 턴-온되면 제 2전원 입력단자(1125)로부터의 제 2오프전압(VSS2)이 제 1출력단자(1124')로 공급된다. 제 1출력단자(1124')로 공급된 제 2오프전압(VSS2)은 제 1트랜지스터(M1')가 턴-온될 때까지 전압을 유지한다.
이후, 제 1입력단자(1121')로 제 i+2주사신호(SSi+2)가 공급되어 제 1트랜지스터(M1')가 턴-온된다. 제 1트랜지스터(M1')가 턴-온되면 제 1출력단자(1124')로 제 i+2주사신호(SSi+2)의 전압, 즉 게이트 온 전압이 공급된다.
상술한 본 발명의 또 다른 실시예에 의한 제어부(112)는 제 i-1스테이지(STi-1) 및 제 i스테이지(STi)에서 주사신호(SSi-1, SSi)가 출력되는 기간 동안 제 1출력단자(1124')의 제어전압(CVi/2)을 제 2오프전압(VSS2)으로 유지하고, 그 외의 기간 동안 게이트 온 전압으로 유지한다. 그러면, 제 i-1스테이지(STi-1) 및 제 i스테이지(STi)는 안정적으로 주사신호(SSi-1, SSi)를 출력할 수 있다.
도 12는 도 6에 도시된 풀업부의 다른 실시예를 나타내는 도면이다.
도 12를 참조하면, 본 발명의 다른 실시예에 의한 풀업부(202)는 제 11트랜지스터(M11'), 제 12트랜지스터(M12) 및 제 13트랜지스터(M13)를 구비한다.
제 11트랜지스터(M11')는 제 13입력단자(1103)와 제 2노드(N2) 사이에 접속된다. 그리고, 제 11트랜지스터(M11')의 게이트전극은 제 13입력단자(1103)에 접속된다. 이와 같은 제 11트랜지스터(M11')는 제 13입력단자(1103)로 제 i-2주사신호(SSi-2)가 공급될 때 턴-온된다.
제 12트랜지스터(M12)는 제 2노드(N2)와 Qi-1노드(Qi-1) 사이에 접속된다. 그리고, 제 12트랜지스터(M12)의 게이트전극은 제 2노드(N2)에 접속된다. 이와 같은 제 12트랜지스터(M120는 제 2노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제 13트랜지스터(M13)는 제 2노드(N2)와 제 2출력단자(1105) 사이에 접속된다. 그리고 제 13트랜지스터(M13)의 게이트전극은 제 2출력단자(1105)에 접속된다. 이와 같은 제 13트랜지스터(M13)는 제 2출력단자(1105)로 제 i-1주사신호(SSi-1)가 공급될 때 턴-온된다.
동작과정을 설명하면, 제 i-2주사신호(SSi-2)가 공급되면 제 11트랜지스터(M11')가 턴-온된다. 제 11트랜지스터(M11')가 턴-온되면 제 2노드(N2)로 제 i-2주사신호(SSi-2)의 전압이 공급된다. 제 2노드(N2)로 제 i-2주사신호(SSi-2)의 전압이 공급되면 제 12트랜지스터(M12)가 턴-온된다. 그러면, Qi-1노드(Qi-1)로 제 i-2주사신호(SSi-2)의 전압, 즉 게이트 온 전압이 공급된다.
이후, 제 2출력단자(1105)로 공급되는 제 i-1주사신호(SSi-1)에 의하여 제 13트랜지스터(M13)가 턴-온된다. 제 13트랜지스터(M13)가 턴-온되면 제 2노드(N2)로 제 i-1주사신호(SSi-1)의 전압이 공급된다.
한편, 제 i-1주사신호(SSi-1)가 공급되는 시점에 제 13입력단자(1103)는 오프전압, 제 2노드(N2)는 제 i-1주사신호(SSi-1)의 전압, Qi-1노드(Qi-1)는 제 1커패시터(C1)의 부스팅에 대응하여 제 i-1주사신호(SSi-1)보다 높은 제 1전압(V1)으로 설정된다.
이때, 제 11트랜지스터(M11')에는 오프전압과 제 i-1주사신호(SSi-1)의 차전압, 제 12트랜지스터(M12)에는 제 i-1주사신호(SSi-1)와 제 1전압(V1)의 차전압이 인가된다. 그러면, 제 11트랜지스터(M11') 및 제 12트랜지스터(M12)의 열화가 최소화되고, 이에 따라 신뢰성 있는 구동을 확보할 수 있다.
다시 말하면, 제 6에 도시된 제 11트랜지스터(M11_1, M11_2)는 Qi-1노드(Q1-1)가 제 1전압(V1)으로 설정되는 기간 동안, 제 1전압(V1)과 오프전압의 차전압에 대응되는 전압을 인가받는다. 그러면, 제 11트랜지스터(M11_1, M11_2)의 양단 전압차는 대략 35V 이상으로 설정되고, 이에 따라 제 11트랜지스터(M11_1, M11_2)가 쉽게 열화될 수 있다.
이에 비하여, 도 12에 도시된 제 11트랜지스터(M11') 및 제 12트랜지스터(M12)는 Qi-1노드(Qi-1)가 제 1전압(V1)으로 설정되는 기간 동안 각각의 양단 전압차가 30V이하로 설정되고, 이에 따라 제 11트랜지스터(M11') 및 제 12트랜지스터(M12)의 열화를 최소화할 수 있다.
도 13은 도 6에 도시된 풀업부의 또 다른 실시예를 나타내는 도면이다. 도 13을 설명할 때 도 12와 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 13을 참조하면, 본 발명의 또 다른 실시예에 의한 풀업부(202)는 제 11트랜지스터(M11''), 제 12트랜지스터(M12) 및 제 13트랜지스터(M13)를 구비한다.
제 11트랜지스터(M11'')는 제 13입력단자(1103')와 제 2노드(N2) 사이에 접속된다. 이와 같은 제 11트랜지스터(M11'')는 제 i-2주사신호(SSi-2)가 공급될 때 턴-온되어 제 13입력단자(1103')로부터의 제 4클럭신호(CLK4)를 제 2노드(N2)로 공급한다.
즉, 제 i-1스테이지(STi-1)(즉, 제 11입력단자로 제 1클럭신호 공급)에 위치된 제 13입력단자(1103')로는 제 4클럭신호(CLK4)가 공급된다. 그리고, 제 i스테이지(STi)(즉, 제 11입력단자로 제 2클럭신호 공급)에 위치된 제 13입력단자(1103')로는 제 1클럭신호(CLK1)가 공급된다.
이와 같은 본 발명의 또 다른 실시예에 의한 풀업부(202)는 제 11트랜지스터(M11'')로 입력되는 신호만 변경될 뿐 실질적 동작과정은 도 12와 동일하다. 따라서, 상세한 설명은 생략하기로 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
전술한 발명에 대한 권리범위는 이하의 특허청구범위에서 정해지는 것으로써, 명세서 본문의 기재에 구속되지 않으며, 청구범위의 균등 범위에 속하는 변형과 변경은 모두 본 발명의 범위에 속할 것이다.
100 : 화소부 110 : 주사 구동부
112 : 제어부 120 : 데이터 구동부
130 : 타이밍 제어부 140 : 호스트 시스템
200,206 : 구동부 202 : 풀업부
204 : 풀다운부 208 : 출력부
1106,1107,1125 : 전원 입력단자 1124,1105 : 출력단자
1121,1122,1123,1101,1102,1103,1104 : 입력단자

Claims (19)

  1. 주사선들로 주사신호를 공급하기 위하여 복수의 스테이지를 포함하는 주사 구동부를 구비하며;
    상기 주사 구동부는
    제 1클럭신호, 제 3클럭신호, 제어전압에 대응하여 Qi-1(i는 자연수)노드를 제어하면서 제 i-1주사선으로 제 i-1주사신호를 공급하기 위한 제 i-1스테이지와;
    제 2클럭신호, 제 4클럭신호, 상기 제어전압에 대응하여 Qi노드를 제어하면서 제 i주사선으로 제 i주사신호를 공급하기 위한 제 i스테이지와;
    상기 i-1스테이지 및 제 i스테이지에 접속되며, 상기 제어전압을 공급하기 위한 제어부를 구비하며,
    상기 제 1클럭신호 내지 제 4클럭신호는 하이구간이 중첩되지 않도록 순차적으로 공급되는 것을 특징으로 하는 주사 구동부.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제어부는
    상기 제 2클럭신호가 공급되는 제 1입력단자와, 상기 제어전압이 출력되는 제 1출력단자 사이에 접속되는 제 1트랜지스터와;
    상기 제 1트랜지스터의 게이트전극과 상기 제 1입력단자 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 2트랜지스터와;
    상기 제 i-1스테이지 및 제 i스테이지 중 적어도 하나로부터 공급되는 전압에 대응하여 상기 제 1출력단자의 전압을 제어하는 제 1구동부를 구비하는 것을 특징으로 하는 주사 구동부.
  4. 제 3항에 있어서,
    상기 제 1구동부는
    상기 제 1트랜지스터의 게이트전극과 제 2오프전압을 공급받는 제 2전원 입력단자 사이에 접속되며, 상기 Qi노드와 전기적으로 접속되는 제 2입력단자에 게이트전극이 접속되는 제 3트랜지스터와;
    상기 제 1출력단자와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 4트랜지스터를 구비하는 것을 특징으로 하는 주사 구동부.
  5. 제 3항에 있어서,
    상기 제 1구동부는
    상기 제 1트랜지스터의 게이트전극과 제 2오프전압을 공급받는 제 2전원 입력단자 사이에 접속되며, 상기 제 i주사신호가 공급될 때 턴-온되는 제 3트랜지스터와;
    상기 제 1출력단자와 상기 제 2전원 입력단자 사이에 접속되며, 상기 제 i-1주사신호가 공급될 때 턴-온되는 제 4트랜지스터를 구비하는 것을 특징으로 하는 주사 구동부.
  6. 제 3항에 있어서,
    상기 제 1구동부는
    상기 제 1클럭신호가 공급되는 제 3입력단자와 상기 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 5트랜지스터를 더 구비하는 것을 특징으로 하는 주사 구동부.
  7. 제 1항에 있어서,
    상기 제어부는
    제 i+2주사신호를 공급받는 제 1입력단자와 상기 제어전압이 출력되는 제 1출력단자 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 1트랜지스터와;
    상기 제 1출력단자와 제 2오프전압을 공급받는 제 2전원 입력단자 사이에 접속되며, 게이트전극이 제 i-2주사신호를 공급받는 제 2입력단자에 접속되는 제 2트랜지스터를 구비하는 것을 특징으로 하는 주사 구동부.
  8. 제 1항에 있어서,
    상기 제 i-1스테이지 및 제 i스테이지 각각은
    제 11입력단자 및 제 1오프전압을 공급받는 제 1전원 입력단자 사이에 위치되며, 제 1노드 및 상기 제어전압을 공급받는 제 14입력단자의 전압에 대응하여 제 2출력단자로 주사신호를 공급하기 위한 출력부와;
    제 12입력단자 및 제 2오프전압을 공급받는 제 2전원 입력단자와 접속되어 상기 제 1노드의 전압을 제어하기 위한 풀다운부와;
    제 13입력단자와 상기 제 1노드 사이에 위치되어 상기 제 1노드의 전압을 제어하기 위한 풀업부와;
    상기 제 1노드, 상기 제 2전원 입력단자 및 상기 제 14입력단자에 접속되어 상기 제 1노드의 전압을 제어하기 위한 제 2구동부를 구비하는 것을 특징으로 하는 주사 구동부.
  9. 제 8항에 있어서,
    상기 제 1오프전압 및 제 2오프전압은 동일한 전압으로 설정되는 것을 특징으로 하는 주사 구동부.
  10. 제 8항에 있어서,
    상기 제 2오프전압은 상기 제 1오프전압보다 낮은 전압으로 설정되는 것을 특징으로 하는 주사 구동부.
  11. 제 8항에 있어서,
    상기 i-1스테이지의 제 11입력단자로는 제 1클럭신호, 제 12입력단자로는 제 3클럭신호, 제 13입력단자로는 이전단 스테이지의 출력신호인 제 i-2주사신호가 공급되며, 상기 제 1노드는 상기 Qi-1노드인 것을 특징으로 하는 주사 구동부.
  12. 제 8항에 있어서,
    상기 제 i스테이지의 제 11입력단자로는 제 2클럭신호, 제 12입력단자로는 제 4클럭신호, 제 13입력단자로는 이전단 스테이지의 출력신호인 제 i-1주사신호가 공급되며, 상기 제 1노드는 상기 Qi노드인 것을 특징으로 하는 주사 구동부.
  13. 제 8항에 있어서,
    상기 풀업부는
    상기 제 13입력단자와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 13입력단자에 접속되는 하나 이상의 제 11트랜지스터를 구비하는 것을 특징으로 하는 주사 구동부.
  14. 제 8항에 있어서,
    상기 풀업부는
    상기 제 13입력단자와 제 2노드 사이에 접속되며, 게이트전극이 상기 제 13입력단자에 접속되는 제 11트랜지스터와;
    상기 제 2노드와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 12트랜지스터와;
    상기 제 2노드와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 2출력단자에 접속되는 제 13트랜지스터를 구비하는 것을 특징으로 하는 주사 구동부.
  15. 제 8항에 있어서,
    상기 풀업부는
    상기 제 13입력단자와 제 2노드 사이에 접속되며, 제 i-2주사신호가 공급될 때 턴-온되는 제 11트랜지스터와;
    상기 제 2노드와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 제 12트랜지스터와;
    상기 제 2노드와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 2출력단자에 접속되는 제 13트랜지스터를 구비하는 것을 특징으로 하는 주사 구동부.
  16. 제 15항에 있어서,
    상기 제 11입력단자로 상기 제 1클럭신호가 공급되면 상기 제 13입력단자로는 상기 제 4클럭신호가 공급되고,
    상기 제 11입력단자로 상기 제 2클럭신호가 공급되면 상기 제 13입력단자로는 상기 제 1클럭신호가 공급되는 것을 특징으로 하는 주사 구동부.
  17. 제 8항에 있어서,
    상기 출력부는
    상기 제 11입력단자와 상기 제 2출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 14트랜지스터와;
    상기 제 2출력단자와 상기 제 1전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 14입력단자에 접속되는 제 15트랜지스터와;
    상기 제 1노드와 상기 제 2출력단자 사이에 접속되는 제 1커패시터를 구비하는 것을 특징으로 하는 주사 구동부.
  18. 제 8항에 있어서,
    상기 풀다운부는
    상기 제 1노드와 상기 제 2전원 입력단자 사이에 직렬로 접속되며, 게이트전극이 상기 제 12입력단자에 접속되는 하나 이상의 제 16트랜지스터를 구비하는 것을 특징으로 하는 주사 구동부.
  19. 제 8항에 있어서,
    상기 제 2구동부는
    상기 제 1노드와 상기 제 2전원 입력단자 사이에 접속되며, 게이트전극이 상기 제 14입력단자에 접속되는 하나 이상의 제 17트랜지스터를 구비하는 것을 특징으로 하는 주사 구동부.
KR1020150120996A 2015-08-27 2015-08-27 주사 구동부 KR102452523B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150120996A KR102452523B1 (ko) 2015-08-27 2015-08-27 주사 구동부
US15/092,466 US10008143B2 (en) 2015-08-27 2016-04-06 Scan driver
US16/017,999 US10699616B2 (en) 2015-08-27 2018-06-25 Scan driver

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150120996A KR102452523B1 (ko) 2015-08-27 2015-08-27 주사 구동부

Publications (2)

Publication Number Publication Date
KR20170026760A KR20170026760A (ko) 2017-03-09
KR102452523B1 true KR102452523B1 (ko) 2022-10-11

Family

ID=58104152

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150120996A KR102452523B1 (ko) 2015-08-27 2015-08-27 주사 구동부

Country Status (2)

Country Link
US (2) US10008143B2 (ko)
KR (1) KR102452523B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107068087B (zh) * 2017-03-31 2019-11-26 深圳市华星光电技术有限公司 一种goa驱动电路
KR102519539B1 (ko) 2017-05-15 2023-04-11 삼성디스플레이 주식회사 스테이지 및 이를 이용한 주사 구동부
KR102611466B1 (ko) * 2019-01-30 2023-12-08 삼성디스플레이 주식회사 주사 구동부
KR20210027576A (ko) 2019-08-28 2021-03-11 삼성디스플레이 주식회사 주사 구동부
CN115244610B (zh) 2020-12-26 2023-11-28 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示装置
KR20220125871A (ko) * 2021-03-04 2022-09-15 삼성디스플레이 주식회사 픽셀 및 이를 포함하는 표시 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104464595A (zh) * 2014-12-19 2015-03-25 京东方科技集团股份有限公司 扫描驱动电路及显示装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101097347B1 (ko) * 2010-03-11 2011-12-21 삼성모바일디스플레이주식회사 게이트 구동 회로 및 이를 이용한 표시 장치
TWI415052B (zh) * 2010-12-29 2013-11-11 Au Optronics Corp 開關裝置與應用該開關裝置之移位暫存器電路
KR20130003252A (ko) * 2011-06-30 2013-01-09 삼성디스플레이 주식회사 스테이지 회로 및 이를 이용한 주사 구동부
KR101848472B1 (ko) * 2011-07-25 2018-04-13 삼성디스플레이 주식회사 표시 패널 및 표시 패널에 집적된 구동 장치
KR102005938B1 (ko) 2012-06-19 2019-10-02 삼성디스플레이 주식회사 게이트 구동 회로 및 이를 구비한 표시 장치
CN103761937B (zh) * 2014-01-27 2017-01-11 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及其驱动方法、显示装置
CN104537970B (zh) * 2014-11-27 2017-03-15 上海天马微电子有限公司 栅极驱动单元、栅极驱动电路及驱动方法、显示装置
CN104575353B (zh) * 2014-12-30 2017-02-22 厦门天马微电子有限公司 一种驱动电路、阵列基板及显示装置
CN104978944A (zh) * 2015-08-06 2015-10-14 京东方科技集团股份有限公司 一种显示面板的驱动方法、显示面板及显示装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104464595A (zh) * 2014-12-19 2015-03-25 京东方科技集团股份有限公司 扫描驱动电路及显示装置

Also Published As

Publication number Publication date
US20170061914A1 (en) 2017-03-02
KR20170026760A (ko) 2017-03-09
US10699616B2 (en) 2020-06-30
US10008143B2 (en) 2018-06-26
US20180308409A1 (en) 2018-10-25

Similar Documents

Publication Publication Date Title
KR102426106B1 (ko) 스테이지 회로 및 이를 이용한 주사 구동부
US9978328B2 (en) Scan driver which reduces a voltage ripple
KR102281753B1 (ko) 스테이지 회로 및 이를 이용한 주사 구동부
KR102452523B1 (ko) 주사 구동부
US11024245B2 (en) Gate driver and display device using the same
KR102156769B1 (ko) 표시장치와 그의 게이트 쉬프트 레지스터 초기화방법
KR102023641B1 (ko) 쉬프트 레지스터와 이의 구동방법
KR20130107528A (ko) 게이트 구동 회로 및 이를 이용한 표시 장치
KR102498256B1 (ko) 주사 구동부
KR101661026B1 (ko) 표시장치
KR102328638B1 (ko) 주사 구동부
WO2018196084A1 (zh) 扫描驱动电路、阵列基板与显示面板
KR20130067989A (ko) 게이트 쉬프트 레지스터 및 이를 이용한 표시장치
US10127874B2 (en) Scan driver and display device using the same
KR20140136254A (ko) 스캔 구동부 및 이를 이용한 표시장치
KR102636068B1 (ko) 스캔 구동부 및 이를 포함하는 표시 장치
KR102634178B1 (ko) 게이트 구동회로와 이를 이용한 표시장치
KR20170039807A (ko) 주사 구동부 및 그의 구동방법
KR102283377B1 (ko) 표시장치와 그 게이트 구동 회로
KR102148489B1 (ko) 표시장치의 전원 공급 장치
KR102031365B1 (ko) 스캔 구동부 및 이를 이용한 표시장치
KR102274434B1 (ko) 표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant