KR102274434B1

KR102274434B1 - 표시장치

Info

Publication number: KR102274434B1
Application number: KR1020140189013A
Authority: KR
Inventors: 조영성; 허승호
Original assignee: 엘지디스플레이 주식회사
Priority date: 2014-12-24
Filing date: 2014-12-24
Publication date: 2021-07-09
Also published as: KR20160078804A

Abstract

본 발명은 대화면 구현에 적합한 표시장치에 관한 것이다. 이 표시장치는 TFT에 연결된 화소 전극과, 상기 화소 전극과 보상 라인 사이에 형성된 용량을 포함한다. 상기 TFT는 상기 게이트 라인에 연결된 게이트와, I자 형태의 채널을 사이에 두고 분리된 드레인 및 소스를 포함한다.

Description

표시장치{DISPLAY DEVICE}

본 발명은 대화면 구현에 적합한 표시장치에 관한 것이다.

평판 표시장치는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display, 이하 "OLED 표시장치"라 함), 전기영동 표시장치(Electrophoretic Display Device: EPD) 등이 있다.

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다.

액정표시장치는 표시패널, 표시패널에 빛을 조사하는 백라이트 유닛, 표시패널의 데이터 라인들에 데이터 전압을 공급하기 위한 소스 드라이브 집적회로(Integrated Circuit, 이하 "IC"라 함), 표시패널의 게이트 라인들(또는 스캔라인들)에 게이트 펄스(또는 스캔펄스)를 공급하기 위한 게이트 드라이브 IC, 및 상기 IC들을 제어하는 제어회로, 백라이트 유닛의 광원을 구동하기 위한 광원 구동회로 등을 구비한다.

액티브 매트릭스 타입의 액정표시장치에서 액정셀의 전압(Vlc)은 도 1 및 도 2와 같이 킥백 전압(Kickback Voltage 또는 Feed Through Voltage, △Vp) 만큼 변동된다. 도 1에서 Vdata는 데이터 전압, Vgate는 게이트 펄스의 전압이다. Vom은 액정셀의 공통 전극에 공급되는 공통 전압이다. 1H는 1 수평 기간이다.

킥백 전압(△Vp)이 클수록 데이터 전압과 액정셀의 전압 사이의 차이가 커져 화질이 나빠진다. 킥백 전압(△Vp)은 수학식 1과 같이 TFT(Thin Film Transistor)의 기생 용량(Parasitic Capacitance)과 게이트 펄스의 전압에 영향을 받는다.

여기서, 'Cgs'는 TFT의 게이트와 소스 간 간의 기생 용량이다. TFT의 게이트는 표시패널의 게이트 라인과 연결되고, TFT의 소스는 액정셀의 화소 전극에 연결된다. Clc는 액정셀의 용량(Capacitance)이고, Cst는 액정셀의 스토리지 커패시터의 용량이다. VGH는 게이트 펄스의 게이트 하이 전압(Gate High voltage)이고, VGL은 게이트 펄스의 로우 전압(Gate Low voltage)이다.

TFT는 도 3과 같은 형태로 설계될 수 있다. 도 3에서, TFT의 드레인(D)은 데이터 라인에 연결되고 'U'자 형태로 패터닝된다. TFT의 소스(S)는 화소 전극과 연결되고 그 일부가 드레인(D)의 오목한 부분 내부에 위치한다. TFT의 게이트(G)는 게이트 라인과 연결된다. 도 3과 같은 TFT는 Cgs가 작기 때문에 킥백 전압(△Vp)을 줄일 수 있으나 게이트(G)와 드레인(D) 간의 기생 용량(Cgd)이 커서 게이트 라인의 부하(load)를 증가시킨다.

게이트 라인의 부하가 커지면, 게이트 펄스의 폴링 타임(falling time)이 길어진다. 게이트 드라이브 IC의 출력 단자로부터 먼 위치에 존재하는 픽셀의 경우에 게이트 라인의 RC 딜레이로 인하여 게이트 펄스의 폴링 타임이 길어지기 때문에 게이트 라인의 부하가 커지면, 표시패널의 위치에 따라 게이트 펄스의 폴링 타임 편차가 커진다. 게이트 펄스의 폴링 타임을 줄이기 위해서는 게이트 드라이브 IC의 풀업 트랜지스터(Pull-up transitort)의 채널 크기를 크게 하여야 하지만 이 방법은 표시패널의 베젤(Bezel) 증가를 초래한다. 따라서, 도 3과 같은 U자형 채널 구조의 TFT는 킥백 전압(△Vp)을 줄일 수 있는 장점이 있으나 게이트 라인 부하 문제로 인하여 대화면 표시장치에 적용되기가 어렵다.

본 발명은 액정셀의 킥백 전압(△Vp)과 게이트 라인 부하를 줄일 수 있는 표시장치를 제공한다.

본 발명의 데이터 라인과 게이트 라인의 교차부에 형성된 TFT, 상기 TFT에 연결된 화소 전극, 상기 화소 전극과 보상 라인 사이에 형성된 용량, 상기 데이터 라인에 데이터 전압을 공급하는 데이터 구동부, 상기 게이트 라인에 게이트 펄스를 공급하고 상기 게이트 펄스에 동기되는 보상 신호를 상기 보상 라인에 공급하는 게이트 구동부를 포함한다.

상기 TFT는 상기 게이트 라인에 연결된 게이트와, I자 형태의 채널을 사이에 두고 분리된 드레인 및 소스를 포함한다.

본 발명은 TFT를 I자형 채널 구조로 설계하여 신호 배선들(게이트 라인, 데이터 라인)의 부하를 줄이고 화소 전극(1)에 별도의 추가 용량(Ca)을 연결하여 킥백 전압(△Vp)을 보상한다. 그 결과, 본 발명은 표시장치에서 킥백 전압(△Vp)과 게이트 라인 부하를 줄일 수 있어 우수한 화질로 입력 영상을 재현할 수 있는 대화면 표시장치를 구현할 수 있다.

도 1 및 도 2는 킥백 전압(△Vp)을 보여 주는 파형도이다.
도 3은 U자형 채널을 갖는 TFT를 보여 주는 도면이다.
도 4는 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 5는 도 4에 도시된 표시장치에서 하나의 서브 픽셀을 보여 주는 등가 회로도이다.
도 6은 I자형 채널을 갖는 TFT를 보여 주는 도면이다.
도 7은 본 발명의 실시예에 따른 킥백 전압 보상 방법을 보여 주는 파형도이다.
도 8은 하나의 서브 픽셀을 확대하여 보상 라인과 보상 용량을 상세히 보여 주는 평면도이다.
도 9는 본 발명의 실시에에 따른 게이트 구동부를 보여 주는 평면도이다.
도 10은 도 9에 도시된 게이트 구동부로부터 출력되는 게이트 펄스와 △Vp 보상 신호를 보여 주는 파형도이다.
도 11은 게이트 구동부에서 시프트 레지스터의 한 스테이지를 보여 주는 회로도이다.
도 12는 도 11에 도시된 회로의 동작을 보여 주는 파형도이다.

이하의 실시예는 액정표시장치(LCD)를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 예컨대, 본 발명에서 제안하는 TFT의 구조나 화소의 추가 용량 구조는 OLED 표시장치에도 적용 가능하다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 4를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100), 타이밍 콘트롤러(101), 데이터 구동부(102), 및 게이트 구동부(103)를 구비한다.

표시패널(100)은 두 장의 기판 사이에 형성된 액정층을 포함한다. 표시패널(100)은 데이터 라인들(DL)과 게이트 라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 픽셀들을 포함한다. 픽셀들은 컬러 구현을 위하여 적색(Red : R), 녹색(Green : G) 및 청색(Blue : B)의 서브 픽셀들로 나뉘어진다. 서브 픽셀들 각각은 도 5와 같은 등가 회로로 표현될 수 있다.

표시패널(100)의 하부 기판에는 TFT 어레이가 형성된다. 서브 픽셀들 각각에는 도 5와 같이 데이터 라인들(DL)과 게이트 라인들(GL)의 교차부에 형성된 액정셀(Clc), 액정셀들의 화소 전극(1)에 접속된 TFT(T), 및 스토리지 커패시터(Cst)를 포함한다. TFT 어레이에는 게이트 라인들(GL)과 나란하게 형성되는 보상 라인들(NL)이 더 형성된다. 서브 픽셀들 각각에는 하나의 데이터 라인(DL), 하나의 게이트 라인(GL), 및 하나의 보상 라인(NL)이 연결된다

TFT(T)는 도 6과 같은 I자 형태의 채널을 갖는 TFT로 제작될 수 있다. I자 형태의 채널은 소스(S)와 드레인(D) 사이에서 구부러지는 부분이 없는 직선 형태의 채널 공간의 의미한다. 액정셀들(Clc)은 TFT에 접속되어 화소 전극(1)과 공통 전극(2) 사이의 전계에 의해 구동된다. 표시패널(100)의 상부 기판 상에는 블랙매트릭스, 컬러필터 등을 포함한 컬러 필터 어레이가 형성된다. 표시패널(100)의 상부 기판과 하부 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

공통 전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소 전극(1)과 함께 하부 유리기판 상에 형성된다.

본 발명에서 적용 가능한 표시패널(100)은 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.

타이밍 콘트롤러(Timing controller, TCON)(101)는 호스트 시스템(Host system, HOST)(104)로부터 입력된 입력 영상의 디지털 비디오 데이터(RGB)를 데이터 구동부(102)으로 전송한다. 타이밍 콘트롤러(101)는 호스트 시스템(104)으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭(CLK) 등의 타이밍 신호를 입력받는다. 타이밍 콘트롤러(101)는 타이밍 신호를 바탕으로 데이터 구동부(102)와 게이트 구동부(103)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들(SDC, GDC)을 발생한다.

게이트 타이밍 제어신호(GDC)는 게이트 스타트 펄스(GSP), 게이트 시프트 클럭(GSC), 게이트 출력 인에이블신호(GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 게이트 구동부(103)의 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 게이트 펄스의 시프트 타이밍을 제어한다. 게이트 출력 인에이블신호(GOE)는 게이트 구동부((103)의 출력 타이밍을 제어한다.

데이터 타이밍 제어신호(SDC)는 소스 스타트 펄스(SSP), 소스 샘플링 클럭(SSC), 극성제어신호(POL), 및 소스 출력 인에이블신호(SOE), 차지쉐어제어신호(CS) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(102)를 구성하는 소스 드라이브 IC들의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이브 IC들 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(102)의 출력 타이밍을 제어한다. 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다. 극성제어신호(POL)는 데이터 전압의 극성을 제어한다.

데이터 구동부(102)는 타이밍 콘트롤러(101)로부터 수신된 입력 영상의 디지털 비디오 데이터(RGB)를 아날로그 정극성/부극성 감마보상전압으로 변환하여 데이터전압을 발생한다. 데이터 구동부(102)는 데이터 전압을 데이터 라인들(DL)로 출력한다.

게이트 구동부(103)는 타이밍 콘트롤러(101)의 제어 하에 시프트 레지스터(shift register)를 이용하여 게이트 펄스를 순차적으로 시프트시키면서 그 게이트 펄스를 게이트 라인들(GL)로 출력한다. 게이트 구동부(103)는 게이트 펄스와 동기되는 △Vp 보상 신호를 보상 라인들(NL)에 순차적으로 공급하는 보상 신호 발생부를 더 포함한다. 게이트 펄스와 △Vp 보상 신호는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다. 게이트 펄스의 펄스 폭이 대략 1 수평 기간(1H)일 때 도 10 및 도 11과 같이 △Vp 보상 신호의 펄스 폭이 대략 2 수평 기간이다.

게이트 구동부(103)의 시프트 레지스터와 보상 신호 발생부는 GIP(Gate In Panel) 공정으로 표시패널(100)의 기판 상에 직접 형성되어 표시패널(100)에 내장될 수 있다. 이하에서, 표시패널(100)에 내장된 게이트 구동부(103)를 "GIP(Gate In Panel) 회로"로 칭한다. 본 발명의 게이트 구동부(103)는 GIP 회로에 한정되지 않는다는 것에 주의하여야 한다. 예컨대, 게이트구동부(103)의 시프트 레지스터와 레벨 쉬프터(level shifter)는 IC 칩 내에 함께 집적되어 표시패널의 기판에 접착될 수도 있다.

호스트 시스템(104)은 텔레비젼 시스템, 홈 시어터 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템(104)은 입력 영상의 디지털 비디오 데이터(RGB)를 표시패널(100)의 해상도에 맞게 스케일링하나다. 호스트 시스템(14)은 입력 영상의 디지털 비디오 데이터(RGB)와 함께 타이밍 신호들(Vsync, Hsync, DE, CLK)을 타이밍 콘트롤러(101)로 전송한다.

본 발명은 대화면 액정표시장치에 적합하도록 도 5 및 도 6과 같이 TFT의 구조를 변경하고 화소 전극(1)에 별도의 용량(Capacitance)을 추가 연결한다.

도 5는 도 4에 도시된 액정표시장치에서 하나의 서브 픽셀을 보여 주는 등가 회로도이다. 도 6은 I자형 채널을 갖는 TFT를 보여 주는 도면이다.

도 5 및 도 6을 참조하면, 서브 화소들 각각에서 TFT(T)는 데이터 라인과 연결된 드레인(D), 게이트 라인게 연결된 게이트(G) 및 화소 전극(1)과 연결된 소스(S)를 포함한다. 도 7은 본 발명의 실시예에 따른 킥백 전압 보상 방법을 보여 주는 파형도이다.

TFT(T)의 드레인(D)과 소스(S)는 I자 형태의 채널을 사이에 두고 분리된다. I자 형태의 채널은 U자형 채널에 비하여 게이트-드레인간 기생 용량(Cgd)를 줄여 게이트 라인 부하와 데이터 라인 부하를 줄일 수 있다. Cgd가 감소되면, 게이트 펄스의 폴링 타임이 감소하여 게이트 구동부(103)의 출력 채널에 연결된 풀업 트랜지스터의 크기가 감소될 수 있다. 그런데, TFT의 I자 채널 구조는 U자형 채널에 비하여 게이트-소스간 기생 용량(Cgs)을 크게 하여 킥백 전압(△Vp)을 크게 하고 킥백 전압(△Vp)의 면내 편차(In-plane variation)을 크게 한다. 본 발명은 TFT를 I자형 채널 구조로 설계하여 신호 배선들(게이트 라인, 데이터 라인)의 부하를 줄이고 화소 전극(1)에 별도의 추가 용량(Ca)을 연결하여 킥백 전압(△Vp)을 보상한다. 본 발명의 킥백 전압(△Vp)은 수학식 2와 같다.

추가 용량(Ca)은 액정셀의 화소 전극(1)과 보상 라인(NL) 사이에 연결된다. 보상 라인(NL)에 공급되는 △Vp 보상 신호는 도 7과 같이 추가 용량(Ca)을 통해 화소 전극(1)에 인가되어 킥백 전압(△Vp)을 보상한다.

도 8은 하나의 서브 픽셀을 확대하여 보상 라인과 보상 용량을 상세히 보여 주는 평면도이다. 도 8에서 COM은 공통 라인이고, CE는 공통 라인과 연결된 공통 전극(2)이다. PE는 화소 전극(1)이다.

도 9는 게이트 구동부(103)를 보여 주는 평면도이다. 도 10은 게이트 펄스와 △Vp 보상 신호를 보여 주는 파형도이다. 도 9에서 AA는 입력 영상이 재현되는 픽셀 어레이를 나타낸다.

도 9를 참조하면, 본 발명의 GIP 회로는 시프트 레지스터(SR)와, 시프트 레지스터(SR)의 출력 단자에 연결된 보상 신호 발생부(VCP)를 포함한다. 도 10은 도 9에 도시된 게이트 구동부로부터 출력되는 게이트 펄스와 보상 신호를 보여 주는 파형도이다.

시프트 레지스터(SR)는 종속적으로 접속된 다수의 스테이지들(ST1~ST13)을 이용하여 게이트 시프트 클럭 타이밍 마다 스타트 펄스 또는 앞단 스테이지로부터의 출력을 시프트함으로써 게이트 펄스를 시프트시킨다. 이러한 시프트 레지스터(SR)의 스테이지(ST1~ST13) 각각은 도 11과 같은 회로로 구현될 수 있으나 이에 한정되지 않는다. 스테이지(ST1~ST13) 각각은 출력 타이밍을 제어하는 Q 노드, 출력의 방전을 제어하는 QB 노드, Q 노드 전압에 따라 출력 단자를 충전시키는 풀업 트랜지스터, 및 QB 노드 전압에 따라 출력 단자를 방전시키는 풀다운 트랜지스터를 포함한다. 게이트 구동부(103)의 시프트 레지스터(SR)는 공지된 어떠한 회로로도 구현될 수 있다.

보상 신호 발생부(VCP)는 시프트 레지스터(SR)의 스테이지에 1:1로 연결된 추가 용량 구동부(VN1~VN13)를 포함한다. 추가 용량 구동부(VN1~VN13) 각각은 시프트 레지스터(SR)의 Q 노드와 QB 노드 신호에 응답하여 △Vp 보상 신호를 출력한다. 게이트 펄스(Vgout(n-2)~Vgout(n+2))와 △Vp 보상 신호(Vnout(n-2)~Vnout(n+2))은 시프트 레지스터의 시프트 동작으로 인하여 도 10과 같이 순차적으로 시프트된다.

도 11은 시프트 레지스터(SR)의 제n(n은 양의 정수) 스테이지와 그 스테이지에 연결된 추가 용량 구동부(VN(n))를 보여 주는 회로도이다. 도 12는 도 11에 도시된 회로의 동작을 보여 주는 파형도이다.

도 11 및 도 12를 참조하면, 스테이지(ST1~ST13) 각각은 Q 노드, QB 노드, Q 노드와 QB 노드를 충방전하는 다수의 스위치 소자들(T1a~7b), 풀업 트랜지스터로 동작하는 제8 TFT, 및 풀다운 트랜지스터로 동작하는 제9a 및 제9b TFT(T9a, T9b)를 포함한다.

풀다운 트랜지스터의 게이트에 직류 전압이 장시간 인가되면, 게이트 바이어스 스트레스(gate bias stress)로 인하여 그 트랜지스터의 문턱 전압이 시프트될 수 있다. 이러한 스트레스를 보상하기 위하여, 스테이지는 기수 번째 프레임 기간과 우수 번째 프레임 기간에 교번 구동되는 2 개의 QB 노드들과, 그 QB 노드들에 연결되어 교번 구동되는 두 개의 풀다운 트랜지스터들(T9a, T9b)를 포함한다. 풀다운 트랜지스터들(T9a, T9b)을 교번 구동하기 위하여, 스테이지(ST(n))에는 기수 번째 프레임 기간에 발생되는 제1 게이트 하이 전압(VGH1)과, 우수 번째 프레임 기간에 발생되는 제2 게이트 하이 전압(VGH1)이 공급된다.

스위치 소자들(T1a~T7b)은 제1 내지 제7b TFT(T1~T7b)를 포함한다.

제1a 내지 제1c TFT(T1a, T1b, T1c)는 기수 번째 프레임 기간 동안 제1 게이트 하이 전압(VGH1)을 제1 QB 노드(QB1)에 공급하고 Q 노드 전압에 따라 스위칭한다.

제1a TFT(T1a)의 게이트 및 드레인에는 제1 게이트 하이 전압(VGH1)이 공급된다. 제1a TFT(T1a)의 소스는 제1b TFT(T1b)의 드레인과 제1c TFT(T1c)의 게이트에 연결된다. 제1b TFT(T1b)의 드레인은 제1a TFT(T1a)의 소스와 제1c TFT(T1c)의 게이트에 연결된다. 제1b TFT(T1b)의 게이트는 Q 노드(Q)에 연결된다. 제1b TFT(T1b)의 소스는 VGL 라인에 연결된다. VGL 라인에는 게이트 로우 전압(VGL)이 인가된다. 제1c TFT(T1c)의 게이트는 제1a TFT(T1a)의 소스와 제1b TFT(T1b)의 드레인에 연결된다. 제1c TFT(T1c)의 드레인은 제1a TFT(T1a)의 게이트 및 드레인에 연결된다. 제1c TFT(T1c)의 소스는 제1 QB 노드(QB1)에 연결된다.

제2a 내지 제2c TFT(T2a, T2b, T2c)는 우수 번째 프레임 기간 동안 제2 게이트 하이 전압(VGH2)을 제2 QB 노드에 공급하고 Q 노드 전압에 따라 스위칭한다.

제2a TFT(T2a)의 게이트 및 드레인에는 제2 게이트 하이 전압(VGH2)이 공급된다. 제2a TFT(T2a)의 소스는 제2b TFT(T2b)의 드레인과 제2c TFT(T2c)의 게이트에 연결된다. 제2b TFT(T2b)의 드레인은 제2a TFT(T2a)의 소스와 제2c TFT(T2c)의 게이트에 연결된다. 제2b TFT(T2b)의 게이트는 Q 노드(Q)에 연결된다. 제2b TFT(T2b)의 소스는 VGL 라인에 연결된다. 제2c TFT(T2c)의 게이트는 제2a TFT(T2a)의 소스와 제2b TFT(T2b)의 드레인에 연결된다. 제2c TFT(T2c)의 드레인은 제2a TFT(T2a)의 게이트 및 드레인에 연결된다. 제2c TFT(T2c)의 소스는 제2 QB 노드(QB2)에 연결된다.

제3 TFT(T3)는 스타트 펄스(Vst) 또는 앞단 스테이지의 출력 신호(Vgout(n-1))에 응답하여 게이트 하이 전압(VGH)을 Q 노드(Q)에 공급한다. 게이트 하이 전압(VGH)은 기수 번째 프레임 기간과 우수 번째 프레임 기간 동안 같은 전위로 유지되는 게이트 하이 전압이다. 제3 TFT(T3)의 게이트에는 스타트 펄스(Vst) 또는 앞단 스테이지의 출력(Vgout(n-1))이 공급된다. 제3 TFT(T3)의 드레인에는 게이트 하이 전압(VGH)이 공급된다. 제3 TFT(T3)의 소스는 VGL 라인에 연결된다.

제4 TFT(T4)는 다음 단 스테이지의 출력 신호(Vgout(n+1))에 응답하여 Q 노드(Q)를 방전시킨다. 제4 TFT(T4)의 게이트에는 다음 단 스테이지의 출력 신호(Vgout(n+1))가 공급된다. 제4 TFT(T4)의 드레인은 Q 노드(Q)에 연결된다. 제4 TFT(T4)의 소스는 VGL 라인에 연결된다.

제5a TFT(T5a)는 제1 QB 노드(QB1)의 전압에 응답하여 Q 노드(Q)를 방전시킨다. 제5b TFT(T5b)는 제2 QB 노드(QB2)의 전압에 응답하여 Q 노드(Q)를 방전시킨다. 제5a TFT(T5a)의 게이트는 제1 QB 노드(QB1)에 연결된다. 제5a TFT(T5a)의 드레인은 Q 노드(Q)에 연결된다. 제5a TFT(T5a)의 소스는 VGL 라인에 연결된다. 제5b TFT(T5b)의 게이트는 제2 QB 노드(QB2)에 연결된다. 제5a TFT(T5a)의 드레인은 Q 노드(Q)에 연결된다. 제5a TFT(T5a)의 소스는 VGL 라인에 연결된다.

제6a TFT(T6a)는 Q 노드(Q)의 전압에 응답하여 제1 QB 노드(QB1)를 방전시킨다. 제6b TFT(T6a)는 Q 노드(Q)의 전압에 응답하여 제2 QB 노드(QB2)를 방전시킨다. 제6a TFT(T6a)의 게이트는 Q 노드(Q)에 연결된다. 제6a TFT(T6a)의 드레인은 제1 QB 노드(QB1)에 연결된다. 제6a TFT(T6a)의 소스는 VGL 라인에 연결된다. 제6b TFT(T6b)의 게이트는 Q 노드(Q)에 연결된다. 제6b TFT(T6b)의 드레인은 제2 QB 노드(QB2)에 연결된다. 제6b TFT(T6b)의 소스는 VGL 라인에 연결된다.

제7a TFT(T7a)는 스타트 펄스(Vst) 또는 앞단 스테이지의 출력 신호(Vgout(n-1))에 응답하여 제1 QB 노드(QB1)를 방전시킨다. 제7b TFT(T7b)는 스타트 펄스(Vst) 또는 앞단 스테이지의 출력 신호(Vgout(n-1))에 응답하여 제2 QB 노드(QB2)를 방전시킨다. 제7a TFT(T7a)의 게이트에는 스타트 펄스(Vst) 또는 앞단 스테이지의 출력(Vgout(n-1))이 공급된다. 제7a TFT(T7a)의 드레인은 제1 QB 노드(QB1)에 연결된다. 제7a TFT(T7a)의 소스는 VGL 라인에 연결된다. 제7b TFT(T7b)의 게이트에는 스타트 펄스(Vst) 또는 앞단 스테이지의 출력(Vgout(n-1))이 공급된다. 제7b TFT(T7b)의 드레인은 제2 QB 노드(QB1)에 연결된다. 제7b TFT(T7b)의 소스는 VGL 라인에 연결된다.

제8 TFT(T8)는 풀업 트랜지스터이다. 제8 TFT(T8)는 Q 노드(Q)의 전압이 충전된 상태에서 게이트 시프트 클럭(CLK)의 라이징 에지(rising edge)에서 게이트 펄스(Vgout(n))를 라이징시키고, 그 클럭 신호(CLK)의 폴링 에지(falling edge)에서 게이트 펄스(Vgout(n))를 폴링시킨다. Q 노드(Q)의 전압은 게이트 시프트 클럭(CLK)이 발생될 때 부트스트래핑(bootstrapping)에 의해 2VGH 만큼 상승한다. 제8 TFT(T8)의 게이트는 Q 노드(Q)에 연결된다. 제8 TFT(T8)의 드레인에는 게이트 시프트 클럭(CLK)이 공급된다. 제8 TFT(T8)의 소스는 게이트 펄스의 출력 단자에 연결된다.

제9a TFT(T9a)는 제1 풀다운 트랜지스터이다. 제9a TFT(T9a)는 제1 QB 노드(QB1)의 전압에 응답하여 게이트 펄스의 출력 단자 전압을 방전시킨다. 제9a TFT(T9a)의 게이트는 제1 QB 노드(QB1)에 연결된다. 제9a TFT(T9a)의 드레인은 게이트 펄스의 출력 단자에 연결된다. 제9a TFT(T9a)의 소스는 VGL 라인에 연결된다.

제9b TFT(T9b)는 제2 풀다운 트랜지스터이다. 제9b TFT(T9b)는 제2 QB 노드(QB2)의 전압에 응답하여 게이트 펄스의 출력 단자 전압을 방전시킨다. 제9b TFT(T9b)의 게이트는 제2 QB 노드(QB2)에 연결된다. 제9b TFT(T9b)의 드레인은 게이트 펄스의 출력 단자에 연결된다. 제9b TFT(T9b)의 소스는 VGL 라인에 연결된다.

한편, 게이트 시프트 레지스터의 회로 구성은 도 11에 한정되지 않는다는 것에 주의하여야 한다. 예컨대, 게이트 시프트 레지스터는 Q 노드와 QB 노드를 갖는 공지된 어떠한 회로로도 구현 가능한다.

추가 용량 구동부(VN(n))는 Q 노드(Q)와 QB 노드(QB1, QB2)의 전압에 응답하여 △Vp 보상 신호(Vnout(n))를 발생한다. 추가 용량 구동부(VN(n))는 제1 TFT(T11)와, 제2 TFT(T10a, T10b)를 포함한다.

제1 TFT(T11)는 Q 노드(Q)의 전압에 응답하여 △Vp 보상 신호(Vnout(n))를 라이징(rising)시킨다. 제1 TFT(T11)의 게이트는 Q 노드(Q)에 연결된다. 제1 TFT(T11)의 드레인은 △Vp 보상 신호의 출력 단자에 연결된다. 제1 TFT(T11)의 소스는 VGL 라인에 연결된다.

제2 TFT(T10a, T10b)는 제1 QB 노드(QB1)의 전압에 응답하여 △Vp 보상 신호(Vnout(n))를 폴링(falling)시키는 제2a TFT(T10a)와, 제2 QB 노드(QB2)의 전압에 응답하여 △Vp 보상 신호(Vnout(n))를 폴링시키는 제2b TFT(T10b)를 포함한다. 제2a TFT(T10a)의 게이트 및 소스는 제1 QB 노드(QB1)에 연결된다. 제2a TFT(T10a)의 소스는 △Vp 보상 신호의 출력 단자에 연결된다. 제2b TFT(T10b)의 게이트 및 소스는 제2 QB 노드(QB2)에 연결된다. 제2b TFT(T10b)의 소스는 △Vp 보상 신호의 출력 단자에 연결된다. 제2 TFT(T10a, T10b)는 반드시 2 개의 TFT로 구성될 필요가 없다.

게이트 시프트 레지스터(SR)의 스테이지에서 QB 노드가 한 개이면, 제2 TFT(T10a, T10b)는 그 QB 노드에 연결된 한 개의 TFT로 감소될 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 표시패널 101 : 타이밍 콘트롤러
102 : 데이터 구동부 103 : 게이트 구동부
SR : 시프트 레지스터 VCP : 보상 신호 발생부

Claims

데이터 라인과 게이트 라인의 교차부에 형성된 TFT(Thin Film Transistor);
상기 TFT에 연결된 화소 전극;
상기 화소 전극과 상기 TFT의 소스를 연결하는 연결부;
상기 화소전극과 상기 게이트 라인 사이에서 상기 게이트 라인과 나란하게 배열되며, 상기 연결부와 교차하도록 배치되어 용량을 형성하는 보상 라인;
상기 데이터 라인에 데이터 전압을 공급하는 데이터 구동부; 및
상기 게이트 라인에 게이트 펄스를 공급하고 상기 게이트 펄스에 동기되는 보상 신호를 상기 보상 라인에 공급하는 게이트 구동부를 포함하고,
상기 TFT는 상기 게이트 라인에 연결된 게이트와, I자 형태의 채널을 사이에 두고 분리된 드레인 및 상기 소스를 포함하는 표시장치.
제 1 항에 있어서,
상기 게이트 구동부는,
Q 노드와 QB 노드의 전압에 응답하여 출력을 발생하는 다수의 스테이지들이 종속적으로 접속되어 상기 게이트 펄스를 시프트하는 시프트 레지스터;
상기 Q 노드에 응답하여 상기 보상 신호를 라이징시키고 상기 QB 노드에 응답하여 상기 보상 신호를 폴링시키는 용량 구동부를 포함하는 표시장치.
제 2 항에 있어서,
상기 용량 구동부는
상기 Q 노드의 전압에 응답하여 상기 보상 신호를 라이징시키는 제1 TFT;
상기 QB 노드의 전압에 응답하여 상기 보상 신호를 폴링시키는 제2 TFT를 포함하는 표시장치.
제 2 항에 있어서,
상기 QB 노드는 교대로 충전되는 제1 및 제2 QB 노드들을 포함하고,
상기 용량 구동부는,
상기 Q 노드의 전압에 응답하여 상기 보상 신호를 라이징시키는 제1 TFT;
상기 제1 QB 노드의 전압에 응답하여 상기 보상 신호를 폴링시키는 제2a TFT; 및
상기 제2 QB 노드의 전압에 응답하여 상기 보상 신호를 폴링시키는 제2b TFT를 포함하는 표시장치.
제 1 항에 있어서,
상기 게이트 펄스는 순차적으로 시프트되면서 상기 게이트 라인들에 공급되고,
상기 보상 신호는 순차적으로 시프트되면서 상기 보상 라인들에 공급되는 표시장치.
제 5 항에 있어서,
상기 게이트 펄스의 펄스 폭은 1 수평기간일 때 상기 보상 신호의 펄스 폭이 2 수평 기간인 표시장치.
제 1 항에 있어서,
상기 연결부는 상기 보상 라인과 교차하는 부분의 폭이 교차하지 않는 부분의 폭보다 큰 표시장치.