KR20110108036A - 액정표시장치와 그 소비전력 저감방법 - Google Patents

Abstract

본 발명은 액정표시장치에 관한 것으로, 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 상기 데이터라인들과 상기 게이트라인들의 교차부에 형성된 TFT들, 및 공통전압이 공급되는 액정셀들을 포함하는 액정표시패널; 입력 영상 데이터가 없는 버티컬 블랭크 기간을 검출하고 상기 버티컬 블랭크 기간 내의 일부 시간 동안 내부 데이터 인에이블 신호와 타겟 디지털 데이터를 생성하는 타이밍 콘트롤러; 및 상기 타겟 디지털 데이터를 상기 공통전압과 실질적으로 등전위인 타겟 전압으로 변환하여 상기 데이터라인들로 출력하고 그 타겟 전압을 상기 버티컬 블랭크 기간 동안 유지하는 데이터 구동회로를 구비한다.

Description

액정표시장치와 그 소비전력 저감방법{LIQUID CRYSTAL DISPLAY AND METHOD OF REDUCING POWER CONSUMPTION THEREOF}

본 발명은 액정표시장치와 그 소비전력 저감방법에 관한 것이다.

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 음극선관을 빠르게 대체하고 있다.

액정표시장치의 픽셀들 각각은 도 1과 같이 데이터라인(105)과 게이트라인(106)이 교차되고, 그 교차부에 접속된 TFT를 포함한다. TFT는 게이트라인(106)으로부터의 게이트펄스에 응답하여 데이터라인(105)을 통해 공급되는 데이터전압을 액정셀(Clc)의 화소전극(1)에 공급한다. 액정셀(Clc)은 화소전극(1)의 전압과 공통전극(2)에 인가되는 공통전압(Vcom)의 전압차에 따라 발생되는 전계에 의해 회동하여 편광판을 통과하는 광양을 조절한다. 스토리지 커패시터(Cst)는 액정셀(Clc)의 화소전극에 접속되어 액정셀(Clc)의 전압을 유지한다.

공통전극(2)에 인가되는 공통전압(Vcom)은 화소전극(1)과의 전기적 커플링(Coupling)에 의해 변동될 수 있다. 예컨데, 공통전압(Vcom)의 전압차가 발생하는 직류 전압이 데이터라인(105)에 인가되면 TFT의 소스전극과 게이트전극 사이의 기생용량(Cgs)을 통해 그 직류전압과의 커플링으로 인하여 공통전압(Vcom)이 변할 수 있다.

액정표시장치는 도 2와 같은 타이밍 신호들(Vsync, Hsync, DE)를 기준으로 동작한다. 데이터 인에이블신호(Data enable signal, DE)는 1 라인의 유효 디지털 비디오 데이터들이 입력되는 기간을 정의하는 타이밍 신호이다. 수직 동기신호(Vsync)는 1 프레임기간을 정의하는 타이밍 신호이고, 수평 동기신호(Hsync)는 1 수평기간을 정의하는 타이밍 신호이다. 이와 같은 타이밍 신호들(Vsync, Hsync, DE)와 디지털 비디오 데이터들은 외부의 시스템 보드로부터 액정모듈의 타이밍 콘트롤러에 입력된다. 타이밍 콘트롤러는 데이터 인에이블(DE) 기간 내에서 디지털 비디오 데이터들을 시스템 보드로부터 입력되는 클럭신호로 샘플링하여 소스 드라이브 IC들(Integrated Circuit)로 전송한다. 소스 드라이브 IC는 타이밍 콘트롤러로부터 입력되는 디지털 비디오 데이터를 액정표시패널의 데이터라인들로 출력한다. 액티브 기간(ACT)에는 외부의 시스템 보드부터 데이터 인에이블신호(DE)와 유효 비디오 데이터들이 연속적으로 입력된다. 액티브 기간(ACT) 동안, 수직 동기신호(Vsync)는 하이 로직 레벨을 유지한다. 버티컬 블랭크 기간(BL)에는 데이터 인에이블신호(DE)가 입력되지 않는다. 버티컬 블랭크 기간(BL) 동안, 수직 동기신호(Vsync)는 프레임기간을 분리하는 로우 로직 레벨 구간을 포함한다.

소스 드라이브 IC들은 N(N은 양의 정수) 번째 프레임의 마지막 데이터전압을 데이터라인(105)으로 출력한 후 그 마지막 데이터전압을 N+1 번째 프레임의 첫번째 데이터가 입력되기 전까지 유지한다. 따라서, 블랭크 기간(BL) 동안 액정표시패널의 데이터라인들에는 N 번째 프레임의 마지막 데이터 전압이 직류 전압으로 인가되고 TFT의 기생용량(Cgs)을 통해 그 직류 전압의 영향으로 공통전압(Vcom)이 변동될 수 있다.

이러한 문제를 해결하기 위하여, 버티컬 블랭크 기간(BL) 동안, 타이밍 콘트롤러는 시스템 보드로부터 입력되지 않은 가상의 데이터를 소스 드라이브 IC들에 공급하여 액정표시패널의 공통전압(Vcom)을 안정화시키는 방법이 알려져 있다. 그런데, 이 방법은 소스 드라이브 IC로부터 교류 전압이 데이터라인들로 인가되기 때문에 버티컬 기간(BL) 동안 데이터전압의 트랜지션(Transition)으로 인하여 액정표시패널에서 비교적 큰 소비전력이 발생한다.

휴대폰과 노트북 컴퓨터와 같은 휴대 정보기기는 소비전력 기술을 적용하여 배터리 사용시간을 가능한 늘려야 한다. 이를 위하여, 휴대 정보기기의 표시소자로 이용되는 액정표시장치에서도 소비전력을 최소화하여야 한다. 액정표시장치의 소비전력을 줄이기 위한 한 방법으로 프레임 주파수를 낮추어 버티컬 블랭크 기간(BL)을 늘릴 수 있다. 이 경우, 전술한 바와 같이 버티컬 블랭크 기간(BL) 동안 액정표시패널에서 많은 소비전력이 발생되면 소비전력 저감 효과가 작아진다.

본 발명은 버티컬 블랭크 기간 동안 발생되는 액정표시패널의 소비전력을 최소화할 수 있는 액정표시장치와 그 소비전력 저감방법을 제공하는데 있다.

본 발명의 액정표시장치는 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 상기 데이터라인들과 상기 게이트라인들의 교차부에 형성된 TFT들, 및 공통전압이 공급되는 액정셀들을 포함하는 액정표시패널; 입력 영상 데이터가 없는 버티컬 블랭크 기간을 검출하고 상기 버티컬 블랭크 기간 내의 일부 시간 동안 내부 데이터 인에이블 신호와 타겟 디지털 데이터를 생성하는 타이밍 콘트롤러; 및 상기 타겟 디지털 데이터를 상기 공통전압과 실질적으로 등전위인 타겟 전압으로 변환하여 상기 데이터라인들로 출력하고 그 타겟 전압을 상기 버티컬 블랭크 기간 동안 유지하는 데이터 구동회로를 구비한다.

상기 타이밍 콘트롤러는 외부로부터 입력되는 수직 동기신호와 데이터 인에이블신호에 기초하여 상기 버티컬 블랭크 기간을 검출한다.

상기 액정표시장치는 상기 버티컬 블랭크 기간 동안 출력을 발생하지 않는 게이트 구동회로를 구비한다.

상기 타이밍 콘트롤러는 상기 입력 영상 데이터가 입력되는 액티브 기간 동안 상기 입력 영상 데이터를 상기 데이터 구동회로에 전송한다. 상기 데이터 구동회로는 상기 액티브 기간 동안, 상기 입력 영상 데이터를 정극성/부극성 데이터전압으로 변환하여 상기 데이터라인들로 출력한다. 상기 게이트 구동회로는 상기 액티브 기간 동안, 상기 게이트라인들에 게이트펄스를 순차적으로 출력한다.

상기 타겟 전압은 직류 전압이다.

상기 타이밍 콘트롤러는 상기 외부로부터 입력되는 데이터 인에이블신호와 상기 내부 데이터 인에이블신호를 논리합 연산하여 최종 데이터 인에이블 신호를 발생하고, 상기 최종 데이터 인에이블 신호에 기초하여 상기 입력 영상 데이터와 상기 타겟 데이터를 샘플링하여 상기 데이터 구동회로에 전송한다.

상기 타이밍 콘트롤러는 상기 버티컬 블랭크 기간 동안, 상기 내부 데이터 인에이블신호를 1 회 이상 4 회 미만으로 발생한다.

상기 액정표시장치의 소비전력 저감방법은 입력 영상 데이터가 없는 버티컬 블랭크 기간을 검출하는 단계; 상기 버티컬 블랭크 기간 내의 일부 시간 동안 내부 데이터 인에이블 신호와 타겟 디지털 데이터를 생성하는 단계; 및 상기 타겟 디지털 데이터를 상기 공통전압과 실질적으로 등전위인 타겟 전압으로 변환하여 상기 데이터라인들에 공급하고 그 타겟 전압을 상기 버티컬 블랭크 기간 동안 유지하는 단계를 포함한다.

본 발명은 버티컬 블랭크 기간의 초기에 액정표시장치의 타이밍 콘트롤러 내에서 내부 데이터 인에이블신호와 타겟 디지털 데이터를 발생한다. 소스 드라이브 IC들은 타겟 디지털 데이터를 직류 타겟 전압으로 변환하여 액정표시패널의 데이터라인들에 공급함으로써 그 데이터라인들의 전압을 버티컬 블랭크 기간 동안 공통전압과 실질적으로 등전위인 직류 전압의 타겟 전압으로 유지시킨다. 따라서, 본 발명의 액정표시장치는 버티컬 블랭크 기간 동안 공통전압은 변동을 억제할 수 있음은 물론, 버티컬 블랭크 기간 동안 소비 전력을 최소화할 수 있다.

도 1은 액정표시장치의 픽셀을 보여 주는 등가 회로도이다.
도 2는 액정표시장치에 입력되는 타이밍 신호들을 보여 주는 파형도이다.
도 3은 본 발명의 실시예에 따른 액정표시장치를 보여 주는 블록도이다.
도 4는 도 3에 도시된 타이밍 콘트롤러를 상세히 보여 주는 회로도이다.
도 5는 본 발명의 실시예에 따른 내부 데이터 인에이블신호를 보여 주는 파형도이다.
도 6은 본 발명의 실시예에 따른 액정표시장치의 소비전력 저감방법의 제어 수순을 단계적으로 보여 주는 흐름도이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.

도 3을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(100), 타이밍 콘트롤러(101), 데이터 구동회로(102), 및 게이트 구동회로(103)를 구비한다. 데이터 구동회로(102)는 다수의 소스 드라이브 IC들을 포함한다. 게이트 구동회로(103)는 다수의 게이트 드라이브 IC들을 포함한다.

액정표시패널(100)은 TFT 어레이 기판, TFT 어레이 기판과 대향하는 컬러필터 어레이 기판, TFT 어레이 기판과 컬러필터 어레이 기판 사이에 형성된 액정층을 포함한다. TFT 어레이 기판과 컬러필터 어레이 기판 사이의 액정층에는 데이터라인들(105)과 게이트라인들(106)의 교차 구조에 의해 정의된 매트릭스 형태로 액정셀들(Clc)이 배치된다.

TFT 어레이 기판은 하부 유리기판에 형성된 데이터라인들(105), 게이트라인들(106), 데이터라인들(105)과 게이트라인들(106)의 교차부에 형성된 TFT들, 및 TFT들에 1 : 1로 접속된 화소전극(1), 스토리지 커패시터(Cst) 등을 포함한다. 컬러필터 어레이 기판은 상부 유리기판에 형성된 블랙매트릭스, 컬러필터 등을 포함한다. 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

화소전극(1)과 대향하는 공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다.

본 발명에서 적용 가능한 액정표시패널(100)은 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.

타이밍 콘트롤러(101)는 액티브 기간(ACT) 동안 시스템 보드(104)로부터 입력된 입력 영상의 디지털 비디오 데이터(RGB)를 데이터 구동회로(102)에 공급한다. 또한, 타이밍 콘트롤러(101)는 시스템 보드(104)로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 타이밍신호를 입력받아 데이터 구동회로(102)와 게이트 구동회로(103)의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다. 제어신호들은 게이트 구동회로(103)의 동작 타임을 제어하기 위한 게이트 타이밍 제어신호, 데이터 구동회로(102)의 동작 타이밍과 데이터전압의 수직 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.

게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트펄스를 발생화는 게이트 드라이브 IC에 인가되어 첫 번째 게이트펄스가 발생되도록 그 게이트 드라이브 IC를 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력을 제어한다.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity : POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동회로(102)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들 각각으로부터 출력되는 데이터전압들의 극성 반전 타이밍을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 구동회로(102)의 출력 타이밍을 제어한다. 데이터 구동회로(102)에 입력될 디지털 비디오 데이터가 mini LVDS(Low Voltage Differential Signaling) 인터페이스 규격으로 전송된다면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.

버티컬 블랭크 기간(BL) 동안 공통전극(1)에 공급되는 공통전압(Vcom)의 변동을 억제하고 액정표시패널(100)의 소비 전력을 최소화하기 위하여, 타이밍 콘트롤러(101)는 버티컬 블랭크 기간(BL)의 초기에 하나 이상의 내부 데이터 인에이블신호(IDE)를 생성하고, 내부 데이터 인에이블 신호(IDE)의 펄스 기간 동안 소정의 값을 갖는 타겟 디지털 데이터(TD)를 발생한다. 또한, 타이밍 콘트롤러(101)는 버티컬 블랭크 기간(BL) 동안, 게이트 타이밍 제어신호들(GSP, GSC, GOE)를 출력하지 않고, 소스 출력 인에이블 신호(SOE)를 로우 로직 레벨로 유지한다.

데이터 구동회로(102)의 소스 드라이브 IC들 각각은 쉬프트 레지스터, 래치, 디지털-아날로그 변환기, 출력 버퍼 등을 포함한다. 소스 드라이브 IC들은 소스 TCP(Tape Carrier Package) 상에 실장되어 TAB(Tape Automated Bonding) 공정에 의해 액정표시패널의 TFT 어레이 기판에 접합되고, 소스 PCB(Printed Circuit Board)에 접속된다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정에 의해 액정표시패널의 TFT 어레이 기판 상에 접착될 수도 있다. 소스 드라이브 IC들 각각의 데이터 출력채널들은 데이터라인들(105)에 1:1로 접속된다. 소스 드라이브 IC들은 액티브 기간(ACT) 동안, 타이밍 콘트롤러(101)로부터 입력되는 디지털 비디오 데이터(RGB)를 래치한다. 그리고 소스 드라이브 IC들은 극성제어신호(POL)에 응답하여 디지털 비디오 데이터(RGB)를 아날로그 정극성/부극성 감마보상전압으로 변환하여 데이터전압의 극성을 반전시킨다. 소스 드라이브 IC들은 소스 출력 인에이블신호(SOE)의 로우 로직 레벨 구간 동안 데이터전압들을 데이터라인들(105)로 출력한다.

소스 드라이브 IC들은 버티컬 블랭크 기간(BL) 동안, 타이밍 콘트롤러(10)로부터 입력되는 타겟 디지털 데이터(TD)를 정극성/부극성 감마보상전압으로 변환하여 타겟 전압을 생성하고, 그 타겟 전압을 로우 로직 레벨을 유지하는 소스 출력 인에이블신호(SOE)에 응답하여 데이터라인들(105)로 출력한다. 버티컬 블랭크 기간(BL) 동안 데이터라인들(105)의 전압은 타겟 전압으로 유지된다. 버티컬 블랭크 기간(BL) 동안, 데이터라인들(105)에 유지되는 타겟 전압은 공통전압(Vcom)과 실질적으로 전위차가 없는 직류 전압이다. 따라서, 버티컬 블랭크 기간(BL) 동안, 공통전압(Vcom)과 실질적으로 등전위인 타겟 전압이 데이터라인들(105)에 유지되므로 공통전압(Vcom)은 변동되지 않는다. 소스 드라이브 IC들과 액정표시패널은 버티컬 블랭크 기간(BL) 동안, 트랜지스션이 없는 직류 전압이 유지되므로 거의 소비전류를 발생하지 않는다.

게이트 구동회로(103)는 쉬프트 레지스터와 레벨 쉬프터를 이용하여 액티브 기간(ACT) 동안 타이밍 콘트롤러(101)로부터 입력되는 게이트 타이밍 제어신호들(GSP, GSC, GOE)에 응답하여 게이트펄스를 게이트라인들(106)에 순차적으로 공급한다. 게이트 구동회로(103)는 게이트 TCP(도시하지 않음) 상에 실장되어 TAB 공정으로 액정표시패널의 TFT 어레이 기판에 접합되거나, GIP(Gate In Panel) 공정에 의해 화소 어레이와 동시에 TFT 어레이 기판 상에 직접 형성될 수 있다.

게이트 구동회로(103)는 버티컬 블랭크 기간(BL) 동안, 게이트 타이밍 제어신호들(GSP, GSC, GOE)가 발생되지 않으므로 게이트펄스를 출력하지 않는다. 따라서, TFT 어레이 기판의 TFT들은 오프 상태를 유지하므로 액정셀들(Clc)에 타겟 전압이 공급되지 않는다.

도 4는 도 3에 도시된 타이밍 콘트롤러(101)를 상세히 보여 주는 회로도이다. 도 5는 본 발명의 실시예에 따른 내부 데이터 인에이블신호를 보여 주는 파형도이다.

도 4 및 도 5를 참조하면, 타이밍 콘트롤러(101)는 내부 데이터 인에이블신호 발생부(11), OR 게이트(12), 데이터 전송부(13), 타이밍 제어신호 발생부(14) 등을 구비한다.

내부 데이터 인에이블신호 발생부(11)는 외부의 시스템 보드(104)로부터 입력되는 수직 동기신호(Vsync)와 데이터 인에이블신호(DE)를 카운트하여 데이터 인에이블신호(DE)가 없는 버티컬 블랭크 기간(BL)을 검출한다. 그리고 내부 데이터 인에이블신호 발생부(11)는 버티컬 블랭크 기간(BL)의 초기 1/2 기간 내에서 하나 이상의 내부 데이터 인에이블신호(IDE)를 발생한다. 내부 데이터 인에이블신호(IDE)의 펄스폭은 외부로부터 입력되는 데이터 인에이블신호(DE)의 그 것과 실질적으로 동일하다. 버티컬 블랭크 기간(BL) 동안, 시스템 보드(104)는 데이터 인에이블신호(DE)가 발생되지 않고 수직 동기신호(Vsync)는 로우 로직 레벨 구간을 포함한다.

OR 게이트(12)는 내부 데이터 인에이블신호 발생부(11)로부터의 내부 데이터 인에이블신호(IDE)와, 시스템 보드(104)로부터 입력되는 데이터 인에이블신호(DE)를 논리합 연산하고, 그 결과를 최종 데이터 인에이블신호(FDE)로서 출력한다.

데이터 전송부(13)는 액티브 기간(ACT) 동안 입력되는 유효 디지털 비디오 데이터(RGB)를 최종 데이터 인에이블신호(FDE)와 클럭신호(CLK)로 샘플링하고 재정렬하여 소스 드라이브 IC들로 전송한다. 데이터 전송부(13)는 버티컬 블랭크 기간(BL) 동안, 내장 레지스터에 저장된 타겟 디지털 데이터를 독출하여 소스 드라이브 IC들로 전송한다.

타이밍 제어신호 발생부(14)는 액티브 기간(ACT) 동안 유효 디지털 비디오 데이터들(RGB)이 액정표시패널(100)의 액정셀들(Clc)에 어드레싱될 수 있도록 데이터 타이밍 제어신호들(SSP, SSC, SOE, POL)과 게이트 타이밍 제어신호들(GSP, GSC, GOE)를 출력한다. 타이밍 제어신호 발생부(14)는 버티컬 블랭크 기간(BL) 동안, 게이트 스타트 펄스(GSP)을 출력하지 않고, 소스 출력 인에이블신호(SOE)를 로우 로직 레벨로 유지한다. 버티컬 블랭크 기간(BL) 동안, 게이트 쉬프트 클럭(GSC)과 게이트 인에이블 신호(GOE)는 출력될 수 있다. 이는 버티컬 블랭크 기간(BL) 동안게이트 구동회로(103)는 게이트 쉬프트 클럭(GSC)과 게이트 인에이블 신호(GOE)가 입력되더라도 게이트 스타트 펄스(GSP)가 입력되지 않으면 출력(게이트펄스)을 발생하지 않기 때문이다. 버티컬 블랭크 기간(BL) 동안, 소스 출력 인에이블 신호(SOE)가 로우 논리를 유지하면 다른 데이터 타이밍 제어신호들(SSP, SSC, POL)은 액정표시패널(100)에 어떠한 영향도 줄 수 없으므로 액티브 기간(ACT)과 동일 주기의 펄스로 발생될 수 있다.

도 6은 본 발명의 실시예에 따른 액정표시장치의 소비전력 저감방법의 제어 수순을 단계적으로 보여 주는 흐름도이다.

도 6을 참조하면, 타이밍 콘트롤러(101)는 외부의 시스템 보드로부터 입력 영상 데이터와 타이밍 신호들(Vsync, Hsync, DE, CLK)을 입력 받는다.(S1)

타이밍 콘트롤러(101)는 수직 동기신호(Vsync)와 데이터 인에이블신호(DE)에 기초하여 버티컬 블랭크 기간(BL)을 검출한다. 그리고 타이밍 콘트롤러(101)는 버티컬 블랭크 기간(BL)의 초기에 하나 이상의 내부 데이터 인에이블신호(IDE)를 발생하고 타겟 디지털 데이터(TD)를 생성하여 소스 드라이브 IC들로 전송한다.(S2 및 S3)

소스 드라이브 IC들은 버티컬 블랭크 기간(BL) 동안 로우 로직 레벨을 유지하는 소스 출력 인에이블신호에 응답하여 공통전압(Vcom)과 실질적으로 등전위인 타겟 전압을 출력하고 그 타겟 전압을 버티컬 블랭크 기간(BL) 동안 유지한다.(S4)

타이밍 콘트롤러(101)는 수직 동기신호(Vsync)와 데이터 인에이블신호(DE)에 기초하여 액티브 기간(ACT)을 검출한다. 그리고 타이밍 콘트롤러(101)는 액티브 기간(ACT) 동안 유효 디지털 비디오 데이터(RGB)를 샘플링하고 재정렬하여 소스 드라이브 IC들로 전송한다.(S5)

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 액정표시패널 101 : 타이밍 콘트롤러
102 : 데이터 구동회로 103 : 게이트 구동회로

Claims (10)

1. 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 상기 데이터라인들과 상기 게이트라인들의 교차부에 형성된 TFT들, 및 공통전압이 공급되는 액정셀들을 포함하는 액정표시패널;
   입력 영상 데이터가 없는 버티컬 블랭크 기간을 검출하고 상기 버티컬 블랭크 기간 내의 일부 시간 동안 내부 데이터 인에이블 신호와 타겟 디지털 데이터를 생성하는 타이밍 콘트롤러; 및
   상기 타겟 디지털 데이터를 상기 공통전압과 실질적으로 등전위인 타겟 전압으로 변환하여 상기 데이터라인들로 출력하고 그 타겟 전압을 상기 버티컬 블랭크 기간 동안 유지하는 데이터 구동회로를 구비하는 것을 특징으로 하는 액정표시장치.
2. 제 1 항에 있어서,
   상기 타이밍 콘트롤러는,
   외부로부터 입력되는 수직 동기신호와 데이터 인에이블신호에 기초하여 상기 버티컬 블랭크 기간을 검출하는 것을 특징으로 하는 액정표시장치.
3. 제 2 항에 있어서,
   상기 버티컬 블랭크 기간 동안 출력을 발생하지 않는 게이트 구동회로를 구비하는 것을 특징으로 하는 액정표시장치.
4. 제 3 항에 있어서,
   상기 타이밍 콘트롤러는,
   상기 입력 영상 데이터가 입력되는 액티브 기간 동안 상기 입력 영상 데이터를 상기 데이터 구동회로에 전송하고,
   상기 데이터 구동회로는,
   상기 액티브 기간 동안, 상기 입력 영상 데이터를 정극성/부극성 데이터전압으로 변환하여 상기 데이터라인들로 출력하며,
   상기 게이트 구동회로는,
   상기 액티브 기간 동안, 상기 게이트라인들에 게이트펄스를 순차적으로 출력하는 것을 특징으로 하는 액정표시장치.
5. 제 1 항에 있어서,
   상기 타겟 전압은 직류 전압인 것을 특징으로 하는 액정표시장치.
6. 제 1 항에 있어서,
   상기 타이밍 콘트롤러는,
   상기 외부로부터 입력되는 데이터 인에이블신호와 상기 내부 데이터 인에이블신호를 논리합 연산하여 최종 데이터 인에이블 신호를 발생하고,
   상기 최종 데이터 인에이블 신호에 기초하여 상기 입력 영상 데이터와 상기 타겟 데이터를 샘플링하여 상기 데이터 구동회로에 전송하는 것을 특징으로 하는 액정표시장치.
7. 제 1 항에 있어서,
   상기 타이밍 콘트롤러는,
   상기 버티컬 블랭크 기간 동안, 상기 내부 데이터 인에이블신호를 1 회 이상 4 회 미만으로 발생하는 것을 특징으로 하는 액정표시장치.
8. 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 상기 데이터라인들과 상기 게이트라인들의 교차부에 형성된 TFT들, 및 공통전압이 공급되는 액정셀들을 포함하는 액정표시패널을 포함하는 액정표시장치의 소비전력 저감방법에 있어서,
   입력 영상 데이터가 없는 버티컬 블랭크 기간을 검출하는 단계;
   상기 버티컬 블랭크 기간 내의 일부 시간 동안 내부 데이터 인에이블 신호와 타겟 디지털 데이터를 생성하는 단계; 및
   상기 타겟 디지털 데이터를 상기 공통전압과 실질적으로 등전위인 타겟 전압으로 변환하여 상기 데이터라인들에 공급하고 그 타겟 전압을 상기 버티컬 블랭크 기간 동안 유지하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 소비전력 저감방법.
9. 제 8 항에 있어서,
   상기 버티컬 블랭크 기간을 검출하는 단계는,
   외부로부터 입력되는 수직 동기신호와 데이터 인에이블신호에 기초하여 상기 버티컬 블랭크 기간을 검출하는 것을 특징으로 하는 액정표시장치의 소비전력 저감방법.
10. 제 9 항에 있어서,
    상기 버티컬 블랭크 기간 동안 상기 게이트라인들에 게이트펄스를 공급하지 않는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 소비전력 저감방법.

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