KR20130069122A - 액정표시장치용 타이밍 콘트롤러 및 이의 구동방법 - Google Patents

액정표시장치용 타이밍 콘트롤러 및 이의 구동방법 Download PDF

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Abstract

본 발명은 액정표시장치를 공개한다. 보다 상세하게는, 본 발명은 디지털 감마 알고리즘(DGA)이 적용된 타이밍 콘트롤러 내에 구비된 라인 메모리에 저장된 데이터가 외부요인에 인해 변경되어 화상에 영향을 주는 문제를 개선한 액정표시장치용 타이밍 콘트롤러 및 이의 구동방법에 관한 것이다.
본 발명의 실시예 따른 타이밍 콘트롤러는, 외부시스템으로부터 타이밍 제어신호를 인가받아 액정표시장치 구동부의 제어신호를 생성하는 제어신호 발생부 및, 외부 메모리에 저장된 보상 데이터를 리드(read) 및 디코딩(decoding)하고 임시 저장하여 영상 데이터를 라인단위로 보상하되, 디코딩 전후 체크섬(checksum)을 생성하여 임시 저장된 데이터의 오류여부를 판단하고, 오류발생시 갱신된 보상 데이터를 통해 상기 영상 데이터를 보상하는 영상 데이터 변조부로 이루어진다.
이에 따라, 본 발명은 EEPROM에 저장된 보상데이터의 읽기시 제1 체크섬 코드를 생성하고, 매 프레임의 버티컬 블랭크 구간마다 인코딩된 보상데이터를 다시 디코딩하여 제2 체크섬 코드를 생성 및 비교하여 데이터 데이터변동유무를 판단한 후, 변동시 EEPROM로부터 보상데이터를 재 수신받아 동작함으로서, 오류 전 원 데이터를 통해 영상데이터의 보상을 수행 할 수 있어 화질저하 문제를 개선할 수 있는 효과가 있다.

Description

액정표시장치용 타이밍 콘트롤러 및 이의 구동방법 {TIMING CONTROLLER FOR LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF DRIVING THEREOF}
본 발명은 액정표시장치에 관한 것으로, 특히 디지털 감마 알고리즘(DGA)이 적용된 타이밍 콘트롤러 내에 구비된 라인 메모리에 저장된 데이터가 외부요인에 인해 변경되어 화상에 영향을 주는 문제를 개선한 액정표시장치용 타이밍 콘트롤러 및 이의 구동방법에 관한 것이다.
최근, 휴대폰(Mobile Phone), 노트북컴퓨터와 같은 각종 포터플기기(potable device) 및, HDTV 등의 고해상도, 고품질의 영상을 구현하는 정보전자장치가 발전함에 따라, 이에 적용되는 평판표시장치(Flat Panel Display Device)에 대한 수요가 점차 증대되고 있다. 이러한 평판표시장치로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), FED(Field Emission Display) 및 OLED(Organic Light Emitting Diodes) 등이 활발히 연구되었지만, 양산화 기술, 구동수단의 용이성, 고화질의 구현, 대면적 화면의 실현이라는 이유로 인해 현재에는 액정표시장치(LCD)가 각광을 받고 있다.
특히, 스위치 소자로서 박막 트랜지스터(Thin Film Transistor)가 이용되는 액티브 매트릭스(active matrix)방식의 액정표시장치는 동적인 영상을 표시하기에 적합하다.
도 1은 종래의 액정표시장치의 기본 구성을 도시한 블록도로 나타낸 도면으로서, 액정패널(10)과 구동회로부(20)로 이루어진다.
액정패널(10)은 도 2와 같이, 글라스를 이용한 기판 상에 다수의 데이터라인(DL1~DLm)과 다수의 게이트라인 (GL1~GLn)이 매트릭스 형태로 교차되고, 교차지점에 다수의 화소영역을 형성하며 각 화소영역에는 박막트랜지스터(T)와 액정(LC)이 구성되어 화면을 표시한다.
구동회로부(20)는 인터페이스(21), 타이밍 콘트롤러(22), 게이트 구동부(25) 및 데이터 구동부(26)를 포함한다.
인터페이스(21)는 퍼스널 컴퓨터등과 같은 외부시스템으로부터 구동회로부(20)로 입력되는 영상 데이터(RGB Data)와, 클록신호(CLK), 수평동기신호(Hsync), 수직동기신호(Vsync) 및 데이터 인에이블 신호(DE) 등을 포함하는 타이밍 제어신호들을 입력받아 타이밍 콘트롤러(22)로 공급한다. 이러한 인터페이스(21)의 방식으로는 LVDS(Low Voltage Differential Signal) 인터페이스와 TTL 인터페이스 등이 사용되고 있다. 또한, 이러한 인터페이스는 그 기능이 타이밍 콘트롤러(22)에 내장되어 함께 단일 칩(Chip)으로 집적시킨 형태로 구성될 수 있다.
타이밍 콘트롤러(22)는 인터페이스(21)를 통해 입력되는 타이밍 제어신호를 이용하여 복수개의 집적회로들로 구성된 게이트 구동부(25)와 복수개의 집적회로들로 구성된 데이터 구동부(26)를 구동하기 위한 제어신호를 생성한다. 또한 인터페이스부(21)를 통해 입력되는 영상관련 데이터(RGB DATA)를 재배치 및 변환하여 영상 변환데이터(RGB DATA')로서 데이터 구동부(26)로 공급한다.
게이트구동부(25)는 타이밍 콘트롤러(22)로부터 입력되는 게이트 제어신호(GCS)에 응답하여 액정패널(10)상에 배열된 박막트랜지스터(T)들의 온/오프(on/off) 제어를 수행하는데, 게이트신호(gate signal)를 출력하여 액정패널(10)상의 게이트 라인(GL1~GLn)을 1 수평동기 시간씩 순차적으로 인에이블(enable) 시킴으로써 액정패널(10) 상의 박막트랜지스터(T)을 하나의 라인씩 순차적으로 구동시켜 데이터 구동부(18)로부터 공급되는 영상 데이터(RGB DATA')에 대응하는 아날로그 파형의 데이터전압이 각 박막트랜지스터(T)들에 접속된 픽셀들로 인가되도록 한다.
데이터 구동부(26)는 타이밍 콘트롤러(22)로부터 입력되는 데이터 제어신호(DCS)에 응답하여 입력되는 디지털 파형의 영상 데이터(RGB DATA')를 아날로그 파형으로 변조한 후 데이터 라인(DL1~DLn)을 통해 하나의 수평라인씩 액정패널(10)에 공급하여 액정분자의 회전 각도를 제어한다.
이러한 액정표시장치의 화상품질을 높이기 위하여 다양한 방법이 제안되고 있으며, 그 중 하나로서 디지털 감마 알고리즘(Digital Gamma Algorism, DGA)를 적용하여 각 계조의 휘도 및 색 온도 편차를 보상하는 방법이 있다. DGA 방식은 모든 계조의 보상데이터를 EEPROM(electrically erasable and programmable read only memory)등의 비휘발성 메모리에 저장하고, 입력되는 영상데이터를 메모리에 저장된 보상데이터에 대응하여 데이터 구동부(26)에 제공하는 방식이다.
여기서, 전술한 DGA 방식에서는 10bit 해상도에 대하여 2048byte X 3의 크기의 보상데이터가 필요하지만, 메모리용량의 낭비를 절감하기 위해 EEPROM 에는 각 계조의 차값만을 저장하고, 타이밍 콘트롤러(22)에 라인 메모리를 내장하여 계조에 대한 차값을 입력받아 디코딩하여 저장한 후, 영상데이터를 보상하여 데이터 구동부에 제공하게 된다.
그런데, 외부 시스템으로부터 입력되는 클록신호(CLK)의 주파수 변경, 글리치(Glith) 성분 또는, 외부로부터 유입되는 정전기(ESD)에 의해 라인 메모리에 저장된 값이 변동되는 현상이 종종 발생되었다.
이에 따라, 변동된 보상 데이터를 통해 영상 데이터가 변환되어 화상의 품질이 저하되는 불량이 발생하게 되며, 이는 액정표시장치의 신뢰성을 떨어뜨리는 원인이 된다.
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로, 클록신호의 주파수 또는 외부환경의 변경에 의해 DGA이 적용된 타이밍 콘트롤러의 라인 메모리에 저장된 데이터가 변동되어 발생하는 화질저하 문제를 개선하는 데 목적이 있다.
전술한 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따른 액정표시장치용 타이밍 콘트롤러는, 외부시스템으로부터 타이밍 제어신호를 인가받아 액정표시장치 구동부의 제어신호를 생성하는 제어신호 발생부; 및, 외부 메모리에 저장된 보상 데이터를 리드(read) 및 디코딩(decoding)하고 임시 저장하여 영상 데이터를 라인단위로 보상하되, 디코딩 전후 체크섬(checksum)을 생성하여 임시 저장된 데이터의 오류여부를 판단하고, 오류발생시 갱신된 보상 데이터를 통해 상기 영상 데이터를 보상하는 영상 데이터 변조부를 포함한다.
영상 데이터 변조부는, 외부 메모리로부터 보상 데이터를 리드하는 I2C 마스터; 상기 보상 데이터에 대응하여 제1 체크섬을 생성하는 체크섬 생성부; 상기 보상 데이터를 디코딩하는 디코딩부; 디코딩된 보상 데이터를 수평라인 단위로 임시 저장하는 라인 메모리; 상기 라인 메모리에 저장된 보상 데이터에 대응하여 제2 체크섬을 생성하고, 상기 제1 체크섬과 비교하여 상기 라인 메모리에 저장된 데이터의 변동여부를 판단하는 비교부; 및, 상기 비교부의 판단결과에 따라, 상기 라인메모리에 기 저장된 데이터 또는 갱신된 데이터 중 어느 하나에 대응하여 영상 데이터를 보상 및 출력하는 데이터 보상부를 포함한다.
상기 제2 체크섬은, 상기 외부 메모리에 저장된 방식으로 상기 라인 메모리에 저장된 보상 데이터를 인코딩(ecoding)한 데이터인 것을 특징으로 한다.
상기 디코딩부는 상기 라인 메모리에 저장된 데이터의 변동시, 상기 I2C 마스터가 다시 리드한 보상 데이터를 디코딩하는 것을 특징으로 한다.
영상 데이터 변조부는, 상기 I2C 마스터가 리드한 보상 데이터를 저장하는 레지스터를 더 포함하는 것을 특징으로 한다.
상기 디코딩부는 상기 라인 메모리에 저장된 데이터의 변동시, 상기 레지스터에 저장된 보상 데이터를 다시 디코딩하는 것을 특징으로 한다.
상기 영상 데이터 변조부는, 상기 타이밍 제어신호 중, 어느 하나에 동기하여 상기 비교부에 데이터 변동여부 판단시점을 제공하는 버티컬 블랭크 감지부를 더 포함하는 것을 특징으로 한다.
전술한 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따른 타이밍 콘트롤러의 구동방법은, 외부 메모리로부터 보상 데이터를 리드하는 단계; 상기 보상 데이터에 대응하여 제1 체크섬을 생성하는 단계; 상기 보상 데이터를 디코딩하는 단계; 디코딩된 보상 데이터를 수평라인 단위로 라인 메모리에 임시 저장하는 단계; 임시 저장된 보상 데이터에 대응하여 제2 체크섬을 생성하고, 상기 제1 체크섬과 비교하여 상기 라인 메모리에 저장된 데이터의 변동여부를 판단하는 단계; 상기 비교부의 판단결과에 따라, 상기 라인메모리에 기 저장된 데이터 또는 갱신된 데이터 중 어느 하나에 대응하여 영상 데이터를 보상 및 출력하는 단계를 포함한다.
상기 보상 데이터를 디코딩하는 단계는, 상기 라인 메모리에 저장된 데이터의 변동시, 상기 외부 메모리로부터 다시 리드한 보상 데이터를 디코딩하는 것을 특징으로 한다.
상기 제2 체크섬을 생성하는 단계는, 상기 외부 메모리에 저장된 방식으로 상기 라인 메모리에 저장된 보상 데이터를 인코딩(ecoding)하는 단계를 포함하는 것을 특징으로 한다.
상기 외부 메모리로부터 보상 데이터를 리드하는 단계 이후, 레지스터에 상기 외부 메모리로부터 리드한 보상 데이터를 저장하는 단계를 더 포함하고, 상기 라인 메모리에 저장된 데이터의 변동시, 상기 레지스터에 저장된 보상 데이터를 다시 디코딩하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 따른 타이밍 콘트롤러는, EEPROM에 저장된 보상 데이터의 리드(READ)시 제1 체크섬 코드를 생성하고, 매 프레임의 버티컬 블랭크 구간마다 인코딩된 보상데이터를 다시 디코딩하여 제2 체크섬 코드를 생성 및 비교하여 데이터 데이터변동유무를 판단한 후, 변동시 EEPROM로부터 보상데이터를 재 수신받아 동작함으로서, 오류 전 원 데이터를 통해 영상데이터의 보상을 수행 할 수 있어, 화질저하 문제를 개선할 수 있는 효과가 있다.
도 1은 종래의 액정표시장치의 기본 구성을 도시한 블록도로 나타낸 도면이다.
도 2는 본 발명의 타이밍 콘트롤러를 포함하는 액정표시장치의 구성을 도시한 도면이다.
도 3은 본 발명의 실시예에 따른 액정표시장치용 타이밍 콘트롤러의 구조를 도시한 도면이다.
도 4a는 본 발명의 제1 실시예에 따른 타이밍 콘트롤러의 영상데이터 변조부의 구조를 도시한 도면이고, 도 4b는 도 4a의 타이밍 콘트롤러의 구동방법을 도시한 도면이다.
도 5a는 본 발명의 제2 실시예에 따른 타이밍 콘트롤러의 영상데이터 변조부의 구조를 도시한 도면이고, 도 5b는 도 5a의 타이밍 콘트롤러의 구동방법을 도시한 도면이다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 따른 액정표시장치용 타이밍 콘트롤러 및 이의 구동방법을 설명하면 다음과 같다.
도 2는 본 발명의 타이밍 콘트롤러를 포함하는 액정표시장치의 구성을 도시한 도면이다.
도시한 바와 같이, 본 발명의 액정표시장치는, 영상을 표시하는 액정패널(100)과, 액정패널(100)을 구동하는 구동회로부(200)를 포함한다.
액정패널(100)은 글라스를 이용한 기판 상에 다수의 데이터라인(DL1~DLm, m은 자연수)과 다수의 게이트라인(GL1~GLn, n은 자연수)이 매트릭스 형태로 교차되고, 교차지점에 다수의 화소영역을 형성하며, 각 화소영역에는 박막트랜지스터(T)와 액정(LC)이 구성되어 화면을 표시한다.
구동회로부(200)는 인터페이스(210)를 통해 외부 시스템과 연결되는 타이밍 콘트롤러(220)와, EEPROM(230)과, 게이트 구동부(250) 및 데이터 구동부(260)로 이루어진다.
인터페이스(210)는 외부시스템(미도시)으로부터 출력되는 영상관련 신호와 각종 타이밍 제어신호를 타이밍 콘트롤러(220)에 오류없이 고속으로 제공하는 역할을 하며, LVDS(Low Voltage Differential Signal)방식 또는 TTL(Transistor-Transistor Logic) 인터페이스 방식 등이 이용된다. 이러한 인터페이스(210)는 타이밍 콘트롤러(220)에 단일 칩(Chip)으로 내장시킨 형태로 구성될 수도 있다.
타이밍 콘트롤러(220)는 타 PCB기판에 실장되어 인터페이스(210)를 통해 입력되는 영상 데이터(RGB Data) 및 클럭신호(DCLK), 수평동기신호(Hsync), 수직동기신호(Vsync), 데이터 인에이블 신호(DE)등의 타이밍 제어신호를 인가받아, 후술하는 게이트 구동부(250) 및 데이터 구동부(260)의 제어신호를 생성한다.
여기서, 수평동기신호(Hsync)는 화면의 한 라인을 표시하는 걸리는 시간을 나타내고, 수직동기신호(Vsync)는 한 프레임의 화면을 표시하는 데 걸리는 시간을 나타낸다. 또한, 데이터 인에이블 신호(DE)는 액정패널(100)에 정의된 화소에 실제 변환된 영상 데이터를 공급하는 기간을 나타낸다.
타이밍 콘트롤러(220)는 입력되는 타이밍 제어신호에 동기하여 복수개의 집적회로들로 이루어진 게이트 구동부(250)와, 복수개의 집적회로들로 구성된 데이터 구동부(260)를 구동하기 위한 제어신호를 생성하는데, 게이트 구동부(250)의 제어신호(GCS)로는 게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP; Gate Start Pulse), 게이트 쉬프트 클럭(GSC; Gate Shift Clock), 게이트 출력 인에이블(GOE; Gate Output Enable)등이 있다.
또한, 타이밍 콘트롤러(220)는 데이터 구동부(260)의 제어신호(DCS)를 생성하며, 데이터 제어신호(DCS)로는 소스 스타트 펄스(SSP; Source Start Pulse), 소스 쉬프트 클럭(SSC; Source Shift Clock) 및 소스 출력 인에이블(SOE; Source Output Enable) 등이 있다.
그리고, 본 발명의 실시예에 따른 타이밍 콘트롤러(220)는 인터페이스(210)를 통해 입력되는 영상 데이터(RGB DATA)을 보상하여 데이터 구동부(260)로 공급한다. 여기서, 영상 데이터(RGB DATA)는 화질개선을 위한 DGA가 적용되어 변조되며, 이를 위해 타이밍 콘트롤러(220)는 인코딩된 디지털 감마 데이터가 저장된 외부 메모리인 EEPROM(230)으로부터 보상 데이터(DVS)를 입력받아 이에 대응하여 보상된 영상 데이터(RGB DATA')를 출력하게 된다.
DGA는 미리 설정된 보상 알고리즘에 따라 복수의 변수에 기초하여 입력되는 영상 데이터를 보상하는 것으로, 액정패널(100)의 색온도 특성, 감마특성, 액정의 응답특성 등 화질에 관계된 특정 중 적어도 하나의 특성을 개선하기 위한 것으로, 영상 데이터를 변조하게 된다.
일 예로서, DGA 방식에 따라, 계조1(gray1)에 0, 계조2(gray2)에 4, 계조3(gray3)에 8, 계조4(gray4)에 11 이라는 값(value)이 할당된다고 하면, EEPROM(230)에는 어드레스1(address1)에 4, 어드레스2(address2)에 4, 어드레스3(address3)에 3이 할당된다. 이는 메모리용량을 줄이기 위해 모든 계조에 대한 데이터 전체를 저장하는 것이 아닌, 그 차이값에 따른 값만을 저장해두고 타이밍 콘트롤러(220)에는 그 차이값만을 제공하여 디코딩을 통해 원 계조값을 다시 생성 후 영상 데이터에 대한 보상을 수행하기 때문이다.
이에 따라, 인코딩에 의해 그 크기를 2048 X 3 byte를 확보해야 하는 기존의 방식과는 달리, 각 계조간 차이값만을 저장하여 그 데이터 크기를 줄일 수 있게 된다. 여기서, 타이밍 콘트롤러(220)는 수평라인 보상데이터를 라인 메모리에 임시저장하여 영상 데이터를 보상하는 데, 외부환경에 변경에 따라 라인 메모리에 저장된 데이터가 삭제되거나 그 값이 변동될 수 있다.
이러한 문제점을 해결하기 위해, 본 발명의 타이밍 콘트롤러(220)는 라인 메모리에 데이터 저장 전후, 각각의 체크섬(checksum)을 생성하여 비교 결과에 따라 라인 메모리의 저장 데이터를 통해 영상 데이터(RGB DATA)를 보상하거나, 또는 재 전송받아 보상단계를 수행하는 것을 특징으로 한다.
이러한 보상프로세스를 수행하기 위한 타이밍 콘트롤러(220)의 보다 구체적인 구성에 대한 설명은 후술하도록 한다.
또한, 액정패널(100)의 일단에는 복수의 쉬프트레지스터로 이루어지는 게이트 구동부(250)가 구비되며, 액정패널(100)에 형성된 게이트 라인(GL1~GLn)의 과 전기적으로 접속되어 하나의 수평라인씩 순차적으로 게이트 구동신호를 출력한다.
전술한 게이트 구동부(250)는 타이밍 콘트롤러(220)로부터 입력되는 전술한 게이트 제어신호(GCS)에 응답하여 액정패널(100)상에 배열된 박막트랜지스터(T)을 턴-온(turn on) 하며, 이에 따라 데이터 구동부(260)로부터 공급되는 아날로그 파형의 데이터전압이 각 박막트랜지스터(T)에 접속된 화소들로 인가되도록 한다.
이때, 게이트 구동부(250)에 입력되는 게이트 제어신호 중, 게이트 스타트 펄스(GSP)는 첫 번째 게이트펄스를 발생시키는 쉬프트 레지스터에 인가되어 첫 번째 게이트펄스가 발생되도록 그 쉬프트 레지스터를 제어하는 신호이고, 게이트 쉬프트 클럭(GSC)은 모든 쉬프트 레지스터에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 그리고, 게이트 출력 인에이블신호(GOE)는 쉬프트 레지스터들의 출력을 제어하는 기능을 수행하는 신호이다.
데이터 구동부(260)는 타이밍 콘트롤러(260)로부터 입력되는 데이터 제어신호들에 대응하여 입력되는 디지털형태의 영상신호(RGB)를 정렬하고, 기준전압(gamma)들을 선택하여 아날로그 형태의 데이터전압으로 변환한다. 데이터전압은 하나의 수평라인씩 래치되어 모든 데이터 라인(DL1 ~ DLm)을 통해 동시에 액정패널(100)에 입력된다.
이때, 데이터 구동부(260)에 입력되는 데이터 제어신호 중, 소스 스타트 펄스(SSP)는 데이터 구동부(260)의 데이터 샘플링 시작 타이밍을 제어하는 신호이며, 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 대응하여 데이터 구동부(260)를 구성하는 각 구동IC에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 또한, 극성제어신호(POL)는 구동IC 각각으로부터 동시에 출력되는 데이터 전압들의 수평 극성 반전 타이밍을 제어하는 신호이며, 소스 출력 인에이블신호(SOE)는 데이터 구동부(260)의 출력 타이밍을 제어하는 역할을 한다.
전술한 구조에 따라, 본 발명의 타이밍 콘트롤러를 구비하는 액정표시장치는 외부환경의 변화에도 구동안정성을 확보하여 고품질을 화상을 구현할 수 있다. 이하, 도면을 참조하여 본 발명의 실시예에 따른 타이밍 콘트롤러의 구조를 보다 상세하게 설명하도록 한다.
도 3은 본 발명의 실시예에 따른 액정표시장치용 타이밍 콘트롤러의 구조를 도시한 도면이다.
도시한 바와 같이, 본 발명의 타이밍 콘트롤러(220)는 구동부를 제어하기 위한 제어신호를 생성하는 제어신호 발생부(221) 및 영상 데이터를 변조하는 영상 데이터 변조부(225)로 이루어진다.
제어신호 발생부(221)는 수직 및 수평 동기신호(Vsync, Hsync), 데이터 인에이블 신호(DE) 및 클럭신호(DCLK) 등의 타이밍 신호를 입력받아 게이트 구동부(250) 및 데이터 구동부(260)의 동작 타이밍을 제어하기 위한 제어신호들(DCS, GCS)을 생성한다.
영상데이터 변조부(225)는 영상 데이터(RGB DATA)를 인가받아 변조하여 데이터 구동부(260)에 보상된 영상 데이터(RGB DATA')를 공급한다. 특히, 타이밍 콘트롤러(220)는 색온도, 감마, 액정의 응답특성을 개선하기 위하여 입력 디지털 비디오 데이터(RGB)의 각 계조별로 할당된 데이터가 저장되는 비휘발성 메모리인 EEPROM(도 2의 230)과 연결되어 보상데이터(DVS)를 제공받게 된다.
여기서, 전술한 영상데이터 변조부는 타이밍 콘트롤러의 종류에 따라, 보상데이터의 임시저장수단인 레지스터가 실장되어 있거나, 혹은 그렇지 않을 수 있으며, 이하 도면을 참조하여 본 발명의 제1 실시예에 따른 레지스터를 구비한 액정표시장치용 타이밍 콘트롤러의 영상데이터 변조부의 구조를 설명하도록 한다.
도 4a는 본 발명의 제1 실시예에 따른 타이밍 콘트롤러의 영상데이터 변조부의 구조를 도시한 도면이고, 도 4b는 도 4a의 타이밍 콘트롤러의 구동방법을 도시한 도면이다.
먼저, 도 4a에 도시한 바와 같이, 본 발명의 타이밍 콘트롤러의 영상데이터 변조부(225)는, I2C마스터(2251)와, 레지스터(2252)와, 체크섬 생성부(2253)와, 디코딩부(2254)와, 라인메모리(2255)와, 데이터보상부(2256)와, 비교부(2257)과, 버티컬 블랭크 감지부(2258)로 이루어진다.
I2C 마스터(2251)는, 외부메모리인 EEPROM(210)와 I2C 방식으로 연결되어 EEPROM(310)에 디코딩되어 저장된 보상 데이터(DVS)를 전송받아 레지스터(2254)에 저장하는 역할을 한다. 이를 위해 I2C 마스터(2251)는 SCL 를 통해 동기를 위한 클록신호를 출력하고, SDA를 통해 EEPROM(210)에 저장된 보상 데이터(DVS)를 리드(READ)하게 된다. 본 발명의 실시예에서는 I2C 데이터 전송방식이 적용된 일 예를 도시하였으나, 다른 데이터 전송방식으로 대체될 수도 있다.
레지스터(2252)는 I2C 마스터(2251)가 리드(READ)한 보상 데이터(DVS)를 저장하는 역할을 한다. 레지스터(2252)에 저장된 보상 데이터(DVS)는 체크섬(checksum)생성 및 디코딩 과정을 거쳐 영상 데이터(RGB DATA) 보상에 이용되며, 또한 후술하는 라인 메모리(2255)에 저장된 데이터에 오류가 발생한 경우 I2C 마스터(2251)를 통해 다시 로딩하지 않고, 레지스터(2252)에 저장된 데이터를 이용하여 복구할 수 있도록 한다. 여기서, I2C 마스터(2251)가 리드(READ)한 보상 데이터(DVS)는 384 byte X 3 정도이며, 따라서 레지스터(2252)는 적어도 그보다는 큰 저장용량을 갖게 된다.
체크섬 생성부(2253)는 라인 메모리(2255)에 저장된 데이터의 오류를 검출하기 위한 체크섬(checksum)를 생성하는 역할을 하는 것으로, 제1 체크섬(2253a) 및 제2 체크섬(2253b) 생성블록으로 이루어진다. 먼저 레지스터(2252)에 보상 데이터(DVS)가 저장되면, 이를 기준으로 제1 체크섬 블록(2253a)를 통해 제1 체크섬(checksum1)을 생성하고, 이후 데이터 보상부(2256)에서 라인 메모리(2255)에 저장된 디코딩된 보상 데이터(DVS')을 이용한 영상 데이터(RGB DATA)의 보상시, 보상단계 이전에 디코딩된 보상 데이터(DVS')를 다시 인코딩하여 제2 체크섬 생성블록(2253b)을 통해 제2 체크섬(checksum2)을 생성한다.
디코딩부(2254)는 제1 체크섬(checksum1)이 형성되고 레지스터(2252)에 저장된 보상 데이터(DVS)를 디코딩하여 영상 데이터(RGB DATA)에 적용가능한 형태로 라인 메모리(2255)에 저장하는 역할을 한다.
라인 메모리(2255)는 디코딩부(2254)에 의해 디코딩된 보상 데이터(DVS')를 수평라인 단위로 임시저장하는 역할을 한다. 따라서, 라인 메모리(2255)에 저장되는 데이터는 R,G,B 각각에 대하여 10bit의 크기를 갖게 된다. 이러한 라인 메모리(2255)로는 SDRAM (Synchronous Dynamic Random Access Memory)이 이용될 수 있다.
데이터 보상부(2256)는 라인 메모리(2255)에 저장된 디코딩된 보상 데이터(DVS')를 리드(READ)하여 타이밍 콘트롤러에 입력되는 영상 데이터(RGB DATA)에 대한 색온도 편차특성, 감마특성, 액정의 응답특성 등 화질에 관계된 특정 중 적어도 하나의 특성을 보상 및 출력하게 된다.
또한, 데이터 보상부(2256)의 영상 데이터 보상 이전에, 전술한 체크섬 생성부(2253)은 라인 메모리(2255)로부터 리드(READ)한 디코딩된 보상 데이터(DVS')를 EEPROM(210)에 저장된 데이터와 동일한 형태로 다시 인코딩하여 원 보상 데이터(DVS)를 생성하고 이를 제2 체크섬 블록(2253b)을 통해 제2 체크섬(checksum)을 생성한다. 이후, 후술하는 비교부(2257)에 의해 판별되는 데이터 변경여부에 따라, 데이터 보상부(2256)은 라인 메모리(2255)에 기 저장된 보상 데이터를 이용하여 보상하거나, 또는 라인 메모리(2255)부터 갱신된 보상 데이터(DVS')를 다시 리드(READ)하여 보상된 영상 데이터(RGB DATA')를 출력하게 된다.
비교부(2257)는 제1 체크섬 블록(2253a) 및 제2 체크섬 블록(2253b)으로부터 생성된 제1 및 제2 체크섬(checksum1, checksum2)를 리드(READ) 및 비교하여 라인 메모리(2255)에 저장된 보상 데이터(DVS')의 오류를 검출한다. 이에 따라, 오류 미검출시에는 데이터 보상부(2256)가 현재 리드(READ)된 보상 데이터(DVS')에 대응하여 보상된 영상 데이터(RGB DATA')를 출력하도록 한다. 또한, 오류 검출시에는 디코딩부(2254)가 레지스터(2252)에 저장된 보상 데이터(DVS)를 다시 디코딩하여 라인 메모리(2255)의 데이터를 갱신하도록 한다. 이때, 제1 및 제2 체크섬(checksum1, checksum2)의 비교 시점은 프레임 변경이 개시되는 시점이며, 이는 전후 프레임 사이 버티컬 블랭크(vertical blank)구간에 대응하게 된다. 따라서, 이를 감지하는 후술하는 버티컬 블랭크 감지부(2258)에 의해 결정된다.
버티컬 블랭크 감지부(2258)는 타이밍 콘트롤러로 입력되는 타이밍 제어신호 중, 어느 하나에 따라 프레임 변경 시점을 감지하고 이를 비교부(2257)에 알려준다. 이때 이용되는 타이밍 제어신호로는 수직동기신호(Vsync)인 것이 바람직하다.
전술한 구조에 따라, 본 발명의 타이밍 콘트롤러의 영상데이터 변조부는 EEPROM으로부터 리드(READ)한 보상 데이터(DVS)를 라인 메모리에 임시저장하고, 저장된 데이터에 대응하여 영상 데이터를 보상하되, 복수의 체크섬을 통해 라인 메모리에 저장된 데이터의 오류여부를 판단하고, 오류 발생시 실장된 레지스터의 데이터를 이용하여 라인 메모리의 데이터를 갱신함으로서 라인 메모리의 데이터가 변동되어도 정상적으로 구동하게 된다.
이하, 도면을 참조하여 전술한 타이밍 콘트롤러의 구동방법을 설명하면 다음과 같다.
도 4b를 참조하면, 본 발명의 제1 실시예에 따른 타이밍 콘트롤러의 구동방법은, 데이터 읽기(READ) 단계(S400), 데이터 저장 단계(S410), 제1 체크섬 생성 단계(S420), 데이터 디코딩 및 저장 단계(S430), 데이터 읽기(READ) 및 제2 체크섬 생성 단계(S440), 체크섬 비교 단계(S450) 및 데이터 보상 및 출력단계(S460)를 포함한다.
먼저, 데이터 읽기 단계(S400)는 I2C 마스터가 EEPROM에 저장된 보상 데이터(DVS)를 리드(READ)하는 단계이다. 이때, EEPROM에 저장된 보상 데이터(DVS)는 인코딩되어 원 데이터보다 그 데이터 크기가 384 byte X 3 정도이다.
데이터 저장 단계(S410)는 I2C 마스터에 의해 로딩된 보상 데이터(DVS)를 레지스터에 저장하는 단계이다. 이때, 전술한 바와 같이 보상 데이터(DVS)는 384 byte X 3 크기를 가지므로, 레지스터는 적어도 이보다는 큰 저장용량을 갖게 된다.
제1 체크섬 생성 단계(S420)는 레지스터에 저장된 보상 데이터(DVS)에 대하여 체크섬 생성부가 제1 체크섬(checksum1)을 생성하는 단계이다.
데이터 디코딩 및 저장 단계(S430)는 레지스터에 저장된 보상 데이터(DVS)는 원 데이터의 차값만이 반영된 데이터로서, 디코딩부는 이를 디코딩하여 다시 원 데이터로 복원하고, 라인 메모리는 디코딩된 보상 데이터(DVS')를 임시저장하는 단계이다.
데이터 읽기 및 제2 체크섬 생성 단계(S440)는 데이터 보상부가 라인 메모리에 저장된 디코딩된 보상 데이터(DVS')를 리드(READ)하는 단계이며, 또한 체크섬 생성부를 통해 제2 체크섬(checksum2)를 생성하는 단계이다.
체크섬 비교 단계(S450)는 비교부가 S420 단계 및 S440 단계에서 생성된 제1 및 제2 체크섬(checksum1, checksum2)를 비교하고, 이를 통해 라인 메모리에 저장된 데이터의 변동여부를 판단하는 단계이다. 제1 및 제2 체크섬(checksum1, checksum2)가 동일한 경우, 데이터의 변동이 없는 것으로 판단하고, 다음의 S460 단계를 진행하며, 제1 및 제2 체크섬(checksum1, checksum2)가 서로 상이한 경우, 전술한 S430 단계부터 재 진행하여 디코딩부가 레지스터에 저장된 보상 데이터(DVS)를 다시 리드(READ)하여 디코딩하게 된다.
전술한 S450 단계는 영상의 각 프레임의 개시시점에 수행되어야 하며, 이를 위해 버티컬 블랭크 감지부에 의한 프레임 개시시점 판단단계가 더 포함될 수 있다.
데이터 보상 및 출력단계(S460)는 입력된 영상 데이터(RGB DATA)를 보상하는 단계이다. 본 단계에서, 데이터 보상부는 라인 메모리에 저장된 디코딩된 보상 데이터 또는 갱신된 보상 데이터(DVS')를 통해 영상 데이터(RGB DATA)에 대한 색온도 편차특성, 감마특성, 액정의 응답특성 등 화질에 관계된 특정 중 적어도 하나의 특성을 보상하고 및 보상된 영상 데이터(RGB DATA')출력하게 된다.
이하, 도면을 참조하여 타이밍 콘트롤러에 별도의 레지스터가 구비되지 않은 본 발명의 제2 실시예에 따른 액정표시장치용 타이밍 콘트롤러 및 그 구동방법을 설명하도록 한다.
도 5a는 본 발명의 제2 실시예에 따른 타이밍 콘트롤러의 영상데이터 변조부의 구조를 도시한 도면이고, 도 5b는 도 5a의 타이밍 콘트롤러의 구동방법을 도시한 도면이다.
먼저, 도 5a에 도시한 바와 같이, 본 발명의 타이밍 콘트롤러의 영상데이터 변조부(325)는, I2C마스터(3251)와, 체크섬 생성부(3253)와, 디코딩부(3254)와, 라인메모리(3255)와, 데이터보상부(3256)와, 비교부(3257)과, 버티컬 블랭크 감지부(3258)로 이루어진다.
I2C 마스터(3251)는, EEPROM(310)와 I2C 방식으로 연결되어 EEPROM(310)에 디코딩되어 저장된 보상 데이터(DVS)를 전송받아 레지스터(3254)에 저장하는 역할을 한다.
체크섬 생성부(3253)는 후술하는 라인 메모리(3255)에 저장된 데이터의 오류를 검출하기 위한 체크섬(checksum)를 생성하는 역할을 하는 것으로, 제1 체크섬(3253a) 및 제2 체크섬(3253b) 생성블록으로 이루어진다. 먼저 I2C 마스터(3251)에 의해 보상 데이터(DVS)가 로딩되면, 이를 기준으로 제1 체크섬 블록(3253a)를 통해 제1 체크섬(checksum1)을 생성하고, 이후 데이터 보상부(3256)에서 라인 메모리(3255)에 저장된 디코딩된 보상 데이터(DVS')을 이용한 영상 데이터(RGB DATA)의 보상시, 보상단계 이전에 디코딩된 보상 데이터(DVS')를 다시 인코딩하여 제2 체크섬 생성블록(3253b)을 통해 제2 체크섬(checksum2)을 생성한다.
디코딩부(3254)는 I2C 마스터(3251)에 의해 보상 데이터(DVS)가 로딩되면, 영상 데이터(RGB DATA)에 적용가능한 형태로 디코딩하여 라인 메모리(3255)에 저장하는 역할을 한다.
라인 메모리(3255)는 디코딩부(3254)에 의해 디코딩된 보상 데이터(DVS')를 수평라인 단위로 임시저장하는 역할을 한다.
데이터 보상부(3256)는 라인 메모리(3255)에 저장된 디코딩된 보상 데이터(DVS')를 리드(READ)하여 타이밍 콘트롤러에 입력되는 영상 데이터(RGB DATA)에 대한 색온도 편차특성, 감마특성, 액정의 응답특성 등 화질에 관계된 특정 중 적어도 하나의 특성을 보상 및 출력하게 된다.
또한, 데이터 보상부(3256) 후술하는 비교부(3257)에 의해 판별되는 데이터 변경여부에 따라 바로 영상 데이터를 보상하거나, 또는 라인 메모리(3255)부터 갱신된 보상 데이터(DVS')를 다시 리드(READ)하여 보상된 영상 데이터(RGB DATA')를 출력하게 된다.
비교부(3257)는 제1 체크섬 블록(3253a) 및 제2 체크섬 블록(3253b)으로부터 생성된 제1 및 제2 체크섬(checksum1, checksum2)를 리드(READ) 및 비교하여 라인 메모리(3255)에 저장된 보상 데이터(DVS')의 오류를 검출한다. 이에 따라, 오류 미검출시에는 데이터보상부(3256)가 현재 리드(READ)된 보상 데이터(DVS')에 대응하여 보상된 영상 데이터(RGB DATA')를 출력하도록 하고, 오류 검출시에는 I2C 마스터(3251)가 EEPROM(310)으로부터 보상 데이터(DVS)를 다시 리드(READ)하고, 이를 디코딩하여 라인 메모리(3255)의 데이터를 갱신하도록 한다. 이때, 제1 및 제2 체크섬(checksum1, checksum2)의 비교 시점은 프레임 변경이 개시되는 시점이며, 이는 후술하는 버티컬 블랭크 감지부(3258)에 의해 결정된다.
버티컬 블랭크 감지부(3258)는 타이밍 콘트롤러로 입력되는 타이밍 제어신호 중, 어느 하나에 따라 프레임 변경 시점을 감지하고 이를 비교부(3257)에 알려준다. 이때 이용되는 수직동기신호(Vsync)가 이용될 수 있다.
전술한 구조에 따라, 본 발명의 타이밍 콘트롤러의 영상데이터 변조부는 EEPROM으로부터 리드(READ)한 보상 데이터(DVS)를 라인 메모리에 임시저장하고, 저장된 데이터에 대응하여 영상 데이터를 보상하되, 복수의 체크섬을 통해 라인 메모리에 저장된 데이터의 오류여부를 판단하고, 오류 발생시 EEPROM으로부터 데이터를 다시 리드(READ)하여 라인 메모리의 데이터를 갱신함으로서, 라인 메모리의 데이터가 변동되어도 정상적으로 구동하게 된다.
이하, 도면을 참조하여 전술한 타이밍 콘트롤러의 구동방법을 설명하면 다음과 같다.
도 5b를 참조하면, 본 발명의 제2 실시예에 따른 타이밍 콘트롤러의 구동방법은, 데이터 읽기 단계(S500), 제1 체크섬 생성 단계(S510), 데이터 디코딩 및 저장 단계(S520), 데이터 읽기 및 제2 체크섬 생성 단계(S530), 체크섬 비교 단계(S540) 및 데이터 보상 및 출력단계(S550)를 포함한다.
먼저, 데이터 읽기 단계(S500)는 I2C 마스터가 EEPROM에 저장된 보상 데이터(DVS)를 리드(READ)하는 단계이다.
제1 체크섬 생성 단계(S510)는 로딩된 보상 데이터(DVS)에 대하여 체크섬 생성부가 제1 체크섬(checksum1)을 생성하는 단계이다.
데이터 디코딩 및 저장 단계(S520)는 로딩된 보상 데이터(DVS)는 원 데이터의 차값만이 반영된 데이터로서, 디코딩부는 이를 디코딩하여 다시 원 데이터로 복원하고, 라인 메모리는 디코딩된 보상 데이터(DVS')를 임시저장하는 단계이다.
데이터 읽기 및 제2 체크섬 생성 단계(S530)는 데이터 보상부가 라인 메모리에 저장된 디코딩된 보상 데이터(DVS')를 리드(READ)하는 단계이며, 또한 체크섬 생성부를 통해 제2 체크섬(checksum2)를 생성하는 단계이다.
체크섬 비교 단계(S540)는 비교부가 S510 단계 및 S530 단계에서 생성된 제1 및 제2 체크섬(checksum1, checksum2)를 비교하고, 이를 통해 라인 메모리에 저장된 데이터의 변동여부를 판단하는 단계이다. 제1 및 제2 체크섬(checksum1, checksum2)가 동일한 경우, 데이터의 변동이 없는 것으로 판단하고, 다음의 S550 단계를 진행하며, 제1 및 제2 체크섬(checksum1, checksum2)가 서로 상이한 경우, 전술한 S510 단계부터 재 진행하여 I2C 마스터가 EEPROM에 저장된 보상 데이터(DVS)를 다시 리드(READ)하고 디코딩부가 로딩된 데이터를 디코딩 하는 단계를 다시 진행하게 된다.
여기서, S540 단계는 영상의 각 프레임의 개시시점에 수행되어야 하며, 이를 위해 버티컬 블랭크 감지부에 의한 프레임 개시시점 판단단계가 더 포함될 수 있다.
데이터 보상 및 출력단계(S550)는 입력된 영상 데이터(RGB DATA)를 보상하는 단계이다. 본 단계에서, 데이터 보상부는 라인 메모리에 저장된 디코딩된 보상 데이터 또는 갱신된 보상 데이터(DVS')를 통해 영상 데이터(RGB DATA)에 대한 색온도 편차특성, 감마특성, 액정의 응답특성 등 화질에 관계된 특정 중 적어도 하나의 특성을 보상하고 및 보상된 영상 데이터(RGB DATA')출력하게 된다.
전술한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
100 : 액정패널 200 : 구동회로부
210 : 인터페이스 220 : 타이밍 콘트롤러
230 : EEPROM 250 : 게이트 구동부
260 : 데이터 구동부 T : 박막트랜지스터
LC : 액정셀 GL1 ~ GLn : 게이트 라인
DL1 ~ DLm : 데이터 라인 RGB DATA : 영상 데이터
RGB DATA' : 보상된 영상 데이터 GCS : 게이트 제어신호
DCS : 데이터 제어신호 DVS : 보상 데이터
DE, Hsync, Vsync, DCLK : 타이밍 제어신호

Claims (11)

  1. 외부시스템으로부터 타이밍 제어신호를 인가받아 액정표시장치 구동부의 제어신호를 생성하는 제어신호 발생부; 및,
    외부 메모리에 저장된 보상 데이터를 리드(read) 및 디코딩(decoding)하고 임시 저장하여 영상 데이터를 라인단위로 보상하되, 디코딩 전후 체크섬(checksum)을 생성하여 임시 저장된 데이터의 오류여부를 판단하고, 오류발생시 갱신된 보상 데이터를 통해 상기 영상 데이터를 보상하는 영상 데이터 변조부
    를 포함하는 액정표시장치용 타이밍 콘트롤러.
  2. 제 1 항에 있어서,
    영상 데이터 변조부는,
    외부 메모리로부터 보상 데이터를 리드하는 I2C 마스터;
    상기 보상 데이터에 대응하여 제1 체크섬을 생성하는 체크섬 생성부;
    상기 보상 데이터를 디코딩하는 디코딩부;
    디코딩된 보상 데이터를 수평라인 단위로 임시 저장하는 라인 메모리;
    상기 라인 메모리에 저장된 보상 데이터에 대응하여 제2 체크섬을 생성하고, 상기 제1 체크섬과 비교하여 상기 라인 메모리에 저장된 데이터의 변동여부를 판단하는 비교부; 및
    상기 비교부의 판단결과에 따라, 상기 라인메모리에 기 저장된 데이터 또는 갱신된 데이터 중 어느 하나에 대응하여 영상 데이터를 보상 및 출력하는 데이터 보상부
    를 포함하는 액정표시장치용 타이밍 콘트롤러.
  3. 제 2 항에 있어서,
    상기 제2 체크섬은, 상기 외부 메모리에 저장된 방식으로 상기 라인 메모리에 저장된 보상 데이터를 인코딩(ecoding)한 데이터인 것을 특징으로 하는 액정표시장치용 타이밍 콘트롤러.
  4. 제 2 항에 있어서,
    상기 디코딩부는 상기 라인 메모리에 저장된 데이터의 변동시, 상기 I2C 마스터가 다시 리드한 보상 데이터를 디코딩하는 것을 특징으로 하는 액정표시장치용 타이밍 콘트롤러.
  5. 제 2 항에 있어서,
    영상 데이터 변조부는,
    상기 I2C 마스터가 리드한 보상 데이터를 저장하는 레지스터
    를 더 포함하는 것을 특징으로 하는 액정표시장치용 타이밍 콘트롤러.
  6. 제 5 항에 있어서,
    상기 디코딩부는 상기 라인 메모리에 저장된 데이터의 변동시, 상기 레지스터에 저장된 보상 데이터를 다시 디코딩하는 것을 특징으로 하는 액정표시장치용 타이밍 콘트롤러.
  7. 제 2 항에 있어서,
    상기 타이밍 제어신호 중, 어느 하나에 동기하여 상기 비교부에 데이터 변동여부 판단시점을 제공하는 버티컬 블랭크 감지부
    를 더 포함하는 것을 특징으로 하는 액정표시장치용 타이밍 콘트롤러.
  8. 외부 메모리로부터 보상 데이터를 리드하는 단계;
    상기 보상 데이터에 대응하여 제1 체크섬을 생성하는 단계;
    상기 보상 데이터를 디코딩하는 단계;
    디코딩된 보상 데이터를 수평라인 단위로 라인 메모리에 임시 저장하는 단계;
    임시 저장된 보상 데이터에 대응하여 제2 체크섬을 생성하고, 상기 제1 체크섬과 비교하여 상기 라인 메모리에 저장된 데이터의 변동여부를 판단하는 단계; 및
    상기 비교부의 판단결과에 따라, 상기 라인메모리에 기 저장된 데이터 또는 갱신된 데이터 중 어느 하나에 대응하여 영상 데이터를 보상 및 출력하는 단계
    를 포함하는 액정표시장치용 타이밍 콘트롤러의 구동방법.
  9. 제 8 항에 있어서,
    상기 보상 데이터를 디코딩하는 단계는,
    상기 라인 메모리에 저장된 데이터의 변동시, 상기 외부 메모리로부터 다시 리드한 보상 데이터를 디코딩하는 것을 특징으로 하는 액정표시장치용 타이밍 콘트롤러의 구동방법.
  10. 제 8 항에 있어서,
    상기 제2 체크섬을 생성하는 단계는,
    상기 외부 메모리에 저장된 방식으로 상기 라인 메모리에 저장된 보상 데이터를 인코딩(ecoding)하는 단계를 포함하는 것을 특징으로 하는 액정표시장치용 타이밍 콘트롤러의 구동방법.
  11. 제 8 항에 있어서,
    상기 외부 메모리로부터 보상 데이터를 리드하는 단계 이후,
    레지스터에 상기 외부 메모리로부터 리드한 보상 데이터를 저장하는 단계를 더 포함하고,
    상기 라인 메모리에 저장된 데이터의 변동시, 상기 레지스터에 저장된 보상 데이터를 다시 디코딩하는 단계
    를 포함하는 것을 특징으로 하는 액정표시장치용 타이밍 콘트롤러의 구동방법.
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