KR20100032110A - 액정표시장치와 그 메모리 제어방법 - Google Patents

액정표시장치와 그 메모리 제어방법 Download PDF

Info

Publication number
KR20100032110A
KR20100032110A KR1020080091093A KR20080091093A KR20100032110A KR 20100032110 A KR20100032110 A KR 20100032110A KR 1020080091093 A KR1020080091093 A KR 1020080091093A KR 20080091093 A KR20080091093 A KR 20080091093A KR 20100032110 A KR20100032110 A KR 20100032110A
Authority
KR
South Korea
Prior art keywords
data
memory
blank time
input
time
Prior art date
Application number
KR1020080091093A
Other languages
English (en)
Other versions
KR101252090B1 (ko
Inventor
지하영
김진성
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020080091093A priority Critical patent/KR101252090B1/ko
Priority to CN2008101856663A priority patent/CN101676984B/zh
Priority to US12/318,208 priority patent/US8089444B2/en
Publication of KR20100032110A publication Critical patent/KR20100032110A/ko
Application granted granted Critical
Publication of KR101252090B1 publication Critical patent/KR101252090B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/18—Use of a frame buffer in a display terminal, inclusive of the display panel

Abstract

본 발명은 타이밍 콘트롤러의 소비전류를 줄일 수 있는 액정표시장치에 관한 것으로, 현재 입력되는 데이터와 그 이전에 입력된 이전 데이터를 비교하여 그 데이터들의 동일여부를 판단하고 데이터의 입력이 없는 블랭크 타임을 검출하여 이전 데이터와 동일한 데이터가 입력되는 데이터 유지 타임과 상기 블랭크 타임을 지시하는 플래그신호를 발생하는 데이터 비교 및 블랭크 타임 검출부; 메모리 클럭을 발생하고 상기 플래그신호가 발생할 때 상기 메모리 클럭의 발생을 중지하는 메모리 제어신호 발생부; 상기 플래그 신호에 따라 단속되는 상기 메모리 클럭에 따라 동작하는 메모리부; 다수의 데이터라인들과 다수의 게이트라인들이 교차되는 액정표시패널; 상기 메모리부로부터의 데이터를 아날로그 데이터전압으로 변환하여 상기 데이터라인들에 공급하는 데이터 구동회로; 및 상기 게이트라인들에 스캔펄스를 공급하는 게이트 구동회로를 구비하는 액정표시장치를 제공한다.

Description

액정표시장치와 그 메모리 제어방법{Liquid Crystal Display and Memory controlling Method thereof}
본 발명은 타이밍 콘트롤러의 소비전류를 줄일 수 있는 액정표시장치와 그 메모리 제어방법에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 음극선관을 빠르게 대체하고 있다.
액정표시장치는 액정표시패널, 그 액정표시패널을 구동하기 위한 구동회로, 및 구동회로를 제어하기 위한 타이밍 콘트롤러를 포함한다. 타이밍 콘트롤러는 디지털 비디오 데이터를 입력받아 메모리에 저장하고 그 메모리에 저장된 데이터를 읽어 들여 데이터 구동회로에 전달한다.
타이밍 콘트롤러의 메모리는 지속적으로 토글링되는 메모리 클럭에 따라 디지털 비디오 데이터를 기입(write) 및 독출(Read)하고 있다. 메모리 클럭은 액정표시패널에 표시될 디지털 비디오 데이터가 입력되는 기간 뿐만 아니라, 디지털 비디오 데이터가 입력되지 않는 블랭크 타임 동안에도 매우 높은 주파수로 지속적으로 토글링(toggling)한다. 이렇게 높은 주파수로 지속적으로 토글링되는 메모리 클럭으로 인하여, 타이밍 콘트롤러에서 소비전류가 많이 흐르게 되어 액정표시장치의 소비전력을 상승시킨다. 이 뿐만 아니라, 지속적으로 토글링되는 메모리 클럭은 타이밍 콘트롤러의 과열을 유발하여 타이밍 콘트롤러의 신뢰성을 떨어뜨린다. 또한, 지속적으로 토글링되는 메모리 클럭으로는 복수의 메모리를 개별 제어하기가 쉽지 않은 문제점도 있다.
본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출된 발명으로써 타이밍 콘트롤러의 소비전류를 줄이도록 한 액정표시장치와 그 메모리 제어방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는 현재 입력되는 데이터와 그 이전에 입력된 이전 데이터를 비교하여 그 데이터들의 동 일여부를 판단하고 데이터의 입력이 없는 블랭크 타임을 검출하여 이전 데이터와 동일한 데이터가 입력되는 데이터 유지 타임과 상기 블랭크 타임을 지시하는 플래그신호를 발생하는 데이터 비교 및 블랭크 타임 검출부; 메모리 클럭을 발생하고 상기 플래그신호가 발생할 때 상기 메모리 클럭의 발생을 중지하는 메모리 제어신호 발생부; 상기 플래그 신호에 따라 단속되는 상기 메모리 클럭에 따라 동작하는 메모리부; 다수의 데이터라인들과 다수의 게이트라인들이 교차되는 액정표시패널; 상기 메모리부로부터의 데이터를 아날로그 데이터전압으로 변환하여 상기 데이터라인들에 공급하는 데이터 구동회로; 및 상기 게이트라인들에 스캔펄스를 공급하는 게이트 구동회로를 구비한다.
상기 액정표시장치는 상기 데이터 비교 및 블랭크 타임 검출부와 상기 메모리 제어신호 발생부의 처리시간만큼 상기 데이터들을 지연시켜 상기 메모리부에 입력되는 데이터와 상기 메모리 클럭을 동기시키는 데이터 동기부를 더 구비한다.
상기 데이터 비교 및 블랭크 타임 검출부는 데이터 인에이블신호에 근거하여 상기 블랭크 타임을 검출한다.
상기 블랭크 타임은 상기 데이터 인에이블신호의 펄스와 펄스 사이의 수평 블랭크 타임; 및 상기 데이터 인에이블신호가 일정시간 동안 입력되지 않는 프레임기간들 사이의 수직 블랭크 타임을 포함한다.
상기 메모리부는 상기 데이터 유지 타임과 상기 블랭크 타임 동안, 현재 입력되는 데이터의 기입 및 독출을 행하지 않고 이전에 저장하였던 이전 데이터를 출력한다.
본 발명의 실시예에 따른 액정표시장치의 메모리 제어방법은 현재 입력되는 데이터와 그 이전에 입력된 이전 데이터를 비교하여 그 데이터들의 동일여부를 판단하고 데이터의 입력이 없는 블랭크 타임을 검출하여 이전 데이터와 동일한 데이터가 입력되는 데이터 유지 타임과 상기 블랭크 타임을 지시하는 플래그신호를 발생하는 단계; 메모리 클럭을 발생하고 상기 플래그신호가 발생할 때 상기 메모리 클럭의 발생을 중지하는 단계; 및 상기 플래그 신호에 따라 단속되는 상기 메모리 클럭을 상기 메모리부에 공급하는 단계를 포함한다.
본 발명의 실시예에 따른 액정표시장치와 그 메모리 제어방법은 동일 데이터 유지타임과 블랭크 타임 동안 메모리 클럭의 발생을 중지한다. 그 결과, 본 발명은 타이밍 콘트롤러의 소비전류와 과열을 줄일 수 있을 뿐 아니라 복수의 메모리를 쉽게 개별 제어할 수 있다.
이하, 도 1 내지 도 7을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 1을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(10), 타이밍 콘트롤러(11), 데이터 구동회로(12), 및 게이트 구동회로(13)를 구비한다. 데이터 구동회로(12)는 다수의 소스 드라이브 IC들을 포함한다. 게이트 구동회로(13)는 다수의 게이트 드라이브 IC들을 포함한다.
액정표시패널(10)은 두 장의 유리기판 사이에 액정층이 형성된다. 이 액정표시패널은 데이터라인들(14)과 게이트라인들(15)의 교차 구조에 의해 매트릭스 형태로 배치된 액정셀들(Clc)을 포함한다.
액정표시패널(10)의 하부 유리기판에는 데이터라인들(14), 게이트라인들(15), TFT들, 및 스토리지 커패시터(Cst)가 형성된다. 액정셀들(Clc)은 TFT에 접속되어 화소전극들(1)과 공통전극(2) 사이의 전계에 의해 구동된다. 액정표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(2)이 형성된다. 공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다.
액정표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
타이밍 콘트롤러(11)는 데이터 구동회로(12)에 디지털 비디오 데이터(RGB)를 공급한다. 또한, 타이밍 콘트롤러(11)는 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 타이밍신호를 입력받아 데이터 구동회로(12)와 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다. 타이밍 콘트롤러(11)는 데이터 인에이블 신호(DE)를 카운트하여 1 프레임기간과 1 수평기간을 식별할 수 있다. 타이밍 콘트롤러(11)에 타이밍신호에는 수직 동기신호(Vsync)와 수 평 동기신호(Hsync)가 포함될 수 있다. 구동회로들(12, 13)의 동작 타이밍을 제어하기 위한 제어신호들은 게이트 구동회로(13)의 동작 타임을 제어하기 위한 게이트 타이밍 제어신호, 및 데이터 구동회로(12)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
타이밍 콘트롤러(11)는 입력 디지털 비디오 데이터를 메모리에 저장(write)한 후에 그 메모리의 데이터를 읽어 들여 데이터 구동회로(12)에 공급될 디지털 비디오 테이터(RGB)를 재정렬한다. 타이밍 콘트롤러(11)은 픽셀 단위로 이웃하는 데이터들을 비교하여 이전 데이터와 동일한 데이터가 입력될 때 그리고, 유효 데이터가 입력되지 않는 블랭크타임 동안 메모리 클럭을 발생하지 않는다. 따라서, 타이밍 콘트롤러(11)의 내장 메모리는 이전 데이터와 동일한 데이터가 입력되거나 블랭크 타임 동안 기입 및 독출 동작을 하지 않는다. 즉, 타이밍 콘트롤러(11)의 내장 메모리는 이전 데이터와 동일한 데이터가 입력되는 동일 데이터 유지타임과 블랭크 타임 동안 현재 입력되는 새로운 데이터에 대하여 기입 및 독출을 하지 않고 이전에 저장되어 있던 데이터를 독출한다.
이전 데이터와 다른 데이터가 입력되거나, 액정표시패널(10)에 표시될 유효데이터들이 입력되는 데이터 인에이블기간 동안, 타이밍 콘트롤러(11)는 메모리 클럭을 발생하여 메모리의 기입 및 독출 동작을 활성화한다.
타이밍 콘트롤러(11)에서 발생되는 게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE1 내지 GOE3) 등을 포함한다. 게이 트 스타트 펄스(GSP)는 첫 번째 게이트펄스(또는 스캔펄스)를 발생하는 게이트 드라이브 IC에 인가된다. 게이트 쉬프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력을 제어한다.
타이밍 콘트롤러(11)에서 발생되는 데이터 타이밍 제어신호는 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity : POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동회로(12) 내에서 데이터의 샘플링 동작을 제어하는 클럭신호이다. 극성제어신호(POL)는 데이터 구동회로(12)로부터 출력되는 데이터전압의 수직 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 구동회로(12)의 출력을 제어한다.
데이터 구동회로(12)의 데이터 드라이브 IC들 각각은 도 5와 같이 쉬프트 레지스터, 래치, 디지털-아날로그 변환기, 출력 버퍼 등을 포함한다. 데이터 구동회로(12)는 타이밍 콘트롤러(11)의 제어 하에 디지털 비디오 데이터(RGB)를 래치한다. 그리고 데이터 구동회로(12)는 디지털 비디오 데이터(RGB)를 극성제어신호(POL)에 따라 아날로그 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압을 발생하고 그 데이터전압을 데이터라인들(14)에 공급한다.
게이트 구동회로(13)는 도 6과 같이 쉬프트 레지스터, AND, 게이트, 레벨 쉬프터, 출력버퍼 등을 포함한다. 이러한 게이트 구동회로(13)는 게이트 타이밍 제 어신호들에 응답하여 게이트펄스를 게이트라인들(15)에 순차적으로 공급한다.
도 2는 타이밍 콘트롤러(11)의 메모리 콘트롤러를 상세히 나타낸다.
도 2를 참조하면, 타이밍 콘트롤러(11)의 메모리 콘트롤러는 데이터 입력부(21), 데이터 비교 및 블랭크 타임 검출부(22), 메모리 제어신호 발생부(23), 데이터 동기부(24) 및 메모리부(25)를 구비한다.
데이터 입력부(21)는 LVDS(low-voltage differential signaling) 인터페이스 등의 인터페이스 회로를 통해 시스템의 스케일러로부터 입력되는 디지털 비디오 데이터(RGB)를 미리 정해진 배열 형태로 배열하여 데이터 비교 및 블랭크 타임 검출부(22)와 데이터 동기부(24)에 공급한다.
데이터 비교 및 블랭크 타임 검출부(22)에는 데이터 인에이블신호(DE), 클럭신호(CLK) 등의 타이밍 신호들과, 데이터 입력부(21)로부터의 디지털 비디오 데이터가 입력된다. 이 데이터 비교 및 블랭크 타임 검출부(22)는 레지스터에 저장된 이전 데이터와 그 데이터에 이어서 현재 입력되는 데이터를 비교하여 동일여부를 판단한다. 또한, 데이터 비교 및 블랭크 타임 검출부(22)는 데이터 인에이블신호(DE)에 따라 유효한 디지털 비디오 데이터의 입력이 없는 블랭크 타임을 검출한다.
데이터 비교 및 블랭크 타임 검출부(22)는 상기 데이터 비교 및 블랭크 타임의 검출 결과, 이전 데이터와 동일한 데이터가 입력되는 데이터를 지시하는 동일 데이터 유지 타임과 블랭크 타임을 지시하는 플래그신호(FL)를 발생한다.
메모리 제어신호 발생부(23)는 메모리부(25)를 제어하기 위한 리드 인에이블 신호(memory enable, RE) 및 메모리 클럭(MCLK)을 발생한다. 리드 인에이블신호(RE)는 메모리부(25)의 독출 시간(read time)을 지시한다. 메모리 클럭(MCLK)은 메모리의 기입 및 독출 동작시에 데이터 각각의 샘플링을 지시하는 클럭신호이다. 메모리 제어신호 발생부(23)는 플래그 신호(FL)와 외부로부터 입력되는 클럭신호(CLK)를 연산하여 플래그 신호(FL)의 특정 논리기간 동안 클럭신호(CLK)와 같은 주기로 토글링되고 그 외의 시간 즉, 동일 데이터 유지타임과 블랭크 타임 동안 토글링되지 않고 로우논리를 유지하는 메모리 클럭신호(MCLK)를 발생한다. 예컨대, 메모리 제어신호 발생부(23)는 논리 반전된 플래그 신호(FL)와 외부로부터 입력되는 클럭신호(CLK)를 논리곱(AND) 연산하여 플래그 신호(FL)의 로우논리기간 동안 토글링되고 플래그 신호(FL)의 하이논리기간 동안 로우논리를 유지하는 메모리 클럭신호(MCLK)를 발생한다. 메모리 제어신호 발생부(23)는 메모리의 기입 시간(write time)을 지시하는 라이트 인에이블(write enable) 신호를 더 발생할 수 있다.
데이터 동기부(24)는 데이터 비교 및 블랭크 타임 검출부(22)와 메모리 제어신호 발생부(23)의 처리시간만큼 디지털 비디오 데이터를 지연시켜 메모리부에 입력되는 메모리 제어신호들(RE, MCKL)과 디지털 비디오 데이터(RGB)를 동기시킨다.
메모리부(25)는 메모리 제어신호 발생부(23)의 제어 하에 디지털 비디오 데이터를 메모리에 쓰고 메모리의 데이터를 읽어 들여 데이터 구동회로(12)에 공급한다. 메모리부(25)는 4 개의 라인 메모리들을 포함할 수 있다. 4 개의 라인 메모리들은 데이터 인에이블신호(DE)의 하이논리구간 동안 데이터를 기입(write)하고 리드 인에이블신호(RE)의 로우논리기간 동안 저장된 데이터를 독출(read)한다. 두 개의 라인 메모리들이 데이터를 기입하는 동안, 다른 두 개의 라인 메모리들은 데이터를 독출한다.
메모리부(25)의 메모리는 메모리 클럭(MCLK)에 따라 디지털 비디오 데이터를 독출하거나 기입한다. 메모리 클럭(MCLK)은 플래그 신호(FL)에 의해 동일 데이터 유지타임과 블랭크 타임 동안 비활성화되어 로우논리를 유지한다. 따라서, 메모리부(25)의 메모리들은 동일 데이터 유지타임과 블랭크 타임 동안 비활성화되어 데이터를 쓰거나 읽지 않고 그 이외의 기간 즉, 이전 데이터와 다른 유효 데이터가 입력될 때에 활성화되어 데이터를 기입 및 독출한다.
도 3은 메모리 제어신호들(RE, FL)을 보여 주는 파형도이다.
도 3을 참조하면, 메모리부(25)는 리드 인에이블신호(RE)의 로우논리기간 동안 메모리 클럭(MCLK)에 따라 메모리로부터 데이터를 읽어 낸다.
메모리 클럭신호(MCLK)는 동일 데이터 유지타임(Thold)과 블랭크 타임 동안 토글링되지 않는다. 블랭크 타임은 도 4와 같이 1 수평기간(1H) 주기로 발생되는 데이터 인에이블신호(DE)의 클럭들 사이에서 데이터가 없는 로우논리기간에 해당하는 수평 블랭크타임(HBLK)과, 프레임기간들 사이에 데이터의 입력이 없는 수직 블랭크타임(VBLK)을 포함한다. 수직 동기신호(Vsync)의 입력이 없는 경우에, 메모리 콘트롤러는 데이터 인에이블신호(DE)를 카운트하여 데이터 인에이블신호(DE)가 일정시간 동안 입력되지 않는 시간을 블랭크 타임으로 판단할 수 있다.
"Thold"는 이전 데이터와 현재 입력되는 데이터의 비교 결과, 그 데이터들이 동일 데이터로 판단되는 동일 데이터 유지타임이다. 이 동일 데이터 유지타임(Thold)과 블랭크 타임(HBLK, VBLK) 동안, 데이터 비교 및 블랭크 타임 검출부(22)는 플래그 신호(FL)를 발생하여 메모리 클럭(MCLK)을 로우논리로 유지한다. 따라서, 메모리부(25)의 메모리들은 리드 인에이블신호(RE)가 인가되더라도 메모리 클럭(MCLK)이 입력되지 않으므로 현재 입력되는 데이터를 독출하지 않는다. 다시 말하여, 메모리부(25)의 메모리(들)는 동일 데이터 유지타임(Thold)와 블랭크 타임(HBLK, VBLK) 동안 현재 입력되는 데이터에 대하여 기입 및 독출 동작을 행하지 않고 이전에 저장된 데이터를 독출한다.
한편, 메모리 콘트롤러에서 지연된 데이터의 기입 및 독출을 위하여 블랭크 타임의 일부기간 동안에 메모리 클럭(MCLK)이 발생될 수 있다.
도 5는 데이터 구동회로(12)를 상세히 나타낸다.
도 5를 참조하면, 데이터 구동회로(12)는 각각 k(k는 양의 정수) 개의 데이터라인들(D1 내지 Dk)을 구동하는 다수의 집적회로(Integrated Circuit, IC)를 포함한다. 집적회로 각각은 쉬프트 레지스터(51), 데이터 레지스터(52), 제1 래치(53), 제2 래치(54), 디지털/아날로그 변환기(이하, "DAC"라 한다)(55), 출력회로(56), 및 차지쉐어회로(57)를 포함한다.
쉬프트레지스터(51)는 타이밍 콘트롤러(11)로부터의 소스 스타트 펄스(SSP)를 소스 샘플링 클럭(SSC)에 따라 쉬프트시켜 샘플링신호를 발생한다. 또한, 쉬프트 레지스터(51)는 소스 스타트 펄스(SSP)를 쉬프트시켜 다음 단 집적회로의 쉬프트 레지스터(51)에 캐리신호(CAR)를 전달한다. 데이터 레지스터(52)는 타이밍 콘 트롤러(11)로부터의 디지털 비디오 데이터(RGB)를 일시 저장하고 저장된 디지털 비디오 데이터들(RGB)을 제1 래치(53)에 공급한다. 제1 래치(53)는 쉬프트 레지스터(51)로부터 순차적으로 입력되는 샘플링신호에 응답하여 데이터 레지스터(52)로부터의 디지털 비디오 데이터들(RGB)을 샘플링하여 래치한 다음, 그 데이터들을 동시에 출력한다. 제2 래치(54)는 제1 래치(53)로부터 입력되는 데이터들을 래치한 다음, 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 다른 집적회로들의 제2 래치(54)와 동시에 래치된 디지털 비디오 데이터들을 출력한다. DAC(55)는 극성제어신호(POL)에 응답하여 제2 래치(54)로부터의 디지털 비디오 데이터를 정극성 감마보상전압(GH) 또는 부극성 감마보상전압(GL)으로 변환하여 아날로그 정극성/부극성 데이터전압으로 변환한다. 출력회로(56)는 버퍼를 포함하여 데이터라인(D1 내지 Dk)으로 공급되는 아날로그 데이터전압의 신호감쇠를 최소화한다. 차지쉐어회로(57)는 소스 출력 인에이블신호(SOE)의 하이논리기간에 동기하여 차지쉐어전압이나 공통전압(Vcom)을 데이터라인들(D1 내지 Dk)에 공급한다.
도 6은 게이트 구동회로(13)의 게이트 IC를 나타낸다.
도 6을 참조하면, 게이트 구동회로(13)의 게이트 IC는 쉬프트 레지스터(61), 레벨 쉬프터(64) 및 쉬프트 레지스터(61)와 레벨 쉬프터(64) 사이에 접속된 다수의 논리곱 게이트(이하, "AND 게이트"라 함)(63)를 구비한다.
쉬프트 레지스터(61)는 종속적으로 접속된 다수의 D-플립플롭을 이용하여 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭(GSC)에 따라 순차적으로 쉬프트시킨다. AND 게이트들(63) 각각은 쉬프트 레지스터(61)의 D-플립플롭의 비반전 출력신 호와 게이트 출력 인에이블신호(GOE)의 반전신호를 논리곱하여 출력을 발생한다. 게이트 출력 인에블신호(GOE)는 인버터(62)에 의해 반전되어 AND 게이트(63)의 일측 입력단자에 입력된다. 레벨 쉬프터(64)는 AND 게이트(63)의 출력전압 스윙폭을 액정표시패널의 TFT의 동작이 가능한 스윙폭으로 쉬프트시킨다. 레벨 쉬프터(64)의 출력신호(G1 내지 Gk)는 k(k는 정수) 개의 게이트라인들에 순차적으로 공급된다. 이 게이트 구동회로(13)는 액정표시패널(10)의 유리기판 상에 TFT 어레이와 함께 형성될 수 있다. 이 경우에, 레벨 쉬프터(64)는 인쇄회로보드 상에 형성되고 그 레벨 쉬프터(64)의 출력전압을 쉬프트시키기 위한 쉬프트 레지스터가 액정표시패널(10)의 유리기판 상에 형성된다.
도 7은 본 발명의 실시예에 따른 액정표시장치의 메모리 제어방법을 단계적으로 나타내는 흐름도이다.
타이밍 콘트롤러(11)의 메모리 콘트롤러는 현재 입력되는 디지털 비디오 데이터를 그 이전에 레지스터에 저장된 데이터와 비교하여 동일여부를 판단한다.(S1, S2) 현재 입력되는 데이터가 이전 데이터와 동일한 데이터이면, 메모리 콘트롤러는 메모리 클럭(MCLK)을 생성하지 않는다.(S4) 이 때, 메모리는 현재 입력되는 데이터를 저장하지(write) 않고 이전 데이터를 유지한다.
또한, 타이밍 콘트롤러(11)의 메모리 콘트롤러는 타이밍 신호들에 기초하여 블랭크 타임을 검출하여 그 블랭크 타임에 메모리 클럭(MCLK)을 발생하지 않는다.(S4)
타이밍 콘트롤러(11)는 동일 데이터 유지타임이 아니고 또한, 블랭크 타임이 아닌 데이터 입력기간 즉, 이전 데이터와 다른 유효한 데이터가 입력되는 기간 동안 메모리 클럭(MCLK)을 발생하여 현재 입력되는 새로운 데이터에 대한 메모리의 기입 및 독출 동작을 활성화한다.(S5)
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도이다.
도 2는 타이밍 콘트롤러의 메모리 콘트롤러를 보여 주는 블록도이다.
도 3은 메모리 제어신호들을 보여 주는 파형도이다.
도 4는 블랭크 타임을 보여 주는 파형도이다.
도 5는 도 1에 도시된 데이터 구동회로의 회로 구성을 보여 주는 블록도이다.
도 6은 도 1에 도시된 게이트 구동회로의 회로 구성을 보여 주는 블록도이다.
도 7은 본 발명의 실시예에 따른 액정표시장치의 메모리 제어방법의 제어수순을 단계적으로 나타내는 흐름도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 액정표시패널 11 : 타이밍 콘트롤러
12 : 데이터 구동회로 13 : 게이트 구동회로
21 : 데이터 입력부 22 : 데이터 비교 및 블랭크 타임 검출부
23 : 메모리 제어신호 발생부 24 : 데이터 동기부
25 : 메모리부

Claims (10)

  1. 현재 입력되는 데이터와 그 이전에 입력된 이전 데이터를 비교하여 그 데이터들의 동일여부를 판단하고 데이터의 입력이 없는 블랭크 타임을 검출하여 이전 데이터와 동일한 데이터가 입력되는 데이터 유지 타임과 상기 블랭크 타임을 지시하는 플래그신호를 발생하는 데이터 비교 및 블랭크 타임 검출부;
    메모리 클럭을 발생하고 상기 플래그신호가 발생할 때 상기 메모리 클럭의 발생을 중지하는 메모리 제어신호 발생부;
    상기 플래그 신호에 따라 단속되는 상기 메모리 클럭에 따라 동작하는 메모리부;
    다수의 데이터라인들과 다수의 게이트라인들이 교차되는 액정표시패널;
    상기 메모리부로부터의 데이터를 아날로그 데이터전압으로 변환하여 상기 데이터라인들에 공급하는 데이터 구동회로; 및
    상기 게이트라인들에 스캔펄스를 공급하는 게이트 구동회로를 구비하는 것을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 데이터 비교 및 블랭크 타임 검출부와 상기 메모리 제어신호 발생부의 처리시간만큼 상기 데이터들을 지연시켜 상기 메모리부에 입력되는 데이터와 상기 메모리 클럭을 동기시키는 데이터 동기부를 더 구비하는 것을 특징으로 하는 액정 표시장치.
  3. 제 1 항에 있어서,
    상기 데이터 비교 및 블랭크 타임 검출부는,
    데이터 인에이블신호에 근거하여 상기 블랭크 타임을 검출하는 것을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서,
    상기 블랭크 타임은,
    상기 데이터 인에이블신호의 펄스와 펄스 사이의 수평 블랭크 타임; 및
    상기 데이터 인에이블신호가 일정시간 동안 입력되지 않는 프레임기간들 사이의 수직 블랭크 타임을 포함하는 것을 특징으로 하는 액정표시장치.
  5. 제 1 항에 있어서,
    상기 메모리부는,
    상기 데이터 유지 타임과 상기 블랭크 타임 동안, 현재 입력되는 데이터의 기입 및 독출 동작을 행하지 않고 이전에 저장하였던 이전 데이터를 출력하는 것을 특징으로 하는 액정표시장치.
  6. 다수의 데이터라인들과 다수의 게이트라인들이 교차되는 액정표시패널, 메모 리부로부터의 데이터를 아날로그 데이터전압으로 변환하여 상기 데이터라인들에 공급하는 데이터 구동회로, 및 상기 게이트라인들에 스캔펄스를 공급하는 게이트 구동회로를 구비하는 액정표시장치의 메모리 제어방법에 있어서,
    현재 입력되는 데이터와 그 이전에 입력된 이전 데이터를 비교하여 그 데이터들의 동일여부를 판단하고 데이터의 입력이 없는 블랭크 타임을 검출하여 이전 데이터와 동일한 데이터가 입력되는 데이터 유지 타임과 상기 블랭크 타임을 지시하는 플래그신호를 발생하는 단계;
    메모리 클럭을 발생하고 상기 플래그신호가 발생할 때 상기 메모리 클럭의 발생을 중지하는 단계; 및
    상기 플래그 신호에 따라 단속되는 상기 메모리 클럭을 상기 메모리부에 공급하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 메모리 제어방법.
  7. 제 6 항에 있어서,
    상기 데이터들을 지연시켜 상기 메모리부에 입력되는 데이터와 상기 메모리 클럭을 동기시키는 데이터 동기부를 더 구비하는 것을 특징으로 하는 액정표시장치의 메모리 제어방법.
  8. 제 6 항에 있어서,
    상기 플래그신호를 발생하는 단계는,
    데이터 인에이블신호에 근거하여 상기 블랭크 타임을 검출하는 것을 특징으 로 하는 액정표시장치의 메모리 제어방법.
  9. 제 6 항에 있어서,
    상기 블랭크 타임은,
    상기 데이터 인에이블신호의 펄스와 펄스 사이의 수평 블랭크 타임; 및
    상기 데이터 인에이블신호가 일정시간 동안 입력되지 않는 프레임기간들 사이의 수직 블랭크 타임을 포함하는 것을 특징으로 하는 액정표시장치의 메모리 제어방법.
  10. 제 6 항에 있어서,
    상기 메모리부는,
    상기 데이터 유지 타임과 상기 블랭크 타임 동안, 현재 입력되는 데이터의 기입 및 독출 동작을 행하지 않고 이전에 저장하였던 이전 데이터를 출력하는 것을 특징으로 하는 액정표시장치의 메모리 제어방법.
KR1020080091093A 2008-09-17 2008-09-17 액정표시장치 KR101252090B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080091093A KR101252090B1 (ko) 2008-09-17 2008-09-17 액정표시장치
CN2008101856663A CN101676984B (zh) 2008-09-17 2008-12-19 液晶显示器及其存储器控制方法
US12/318,208 US8089444B2 (en) 2008-09-17 2008-12-23 Liquid crystal display and memory controlling method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080091093A KR101252090B1 (ko) 2008-09-17 2008-09-17 액정표시장치

Publications (2)

Publication Number Publication Date
KR20100032110A true KR20100032110A (ko) 2010-03-25
KR101252090B1 KR101252090B1 (ko) 2013-04-12

Family

ID=42006808

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080091093A KR101252090B1 (ko) 2008-09-17 2008-09-17 액정표시장치

Country Status (3)

Country Link
US (1) US8089444B2 (ko)
KR (1) KR101252090B1 (ko)
CN (1) CN101676984B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110108036A (ko) * 2010-03-26 2011-10-05 엘지디스플레이 주식회사 액정표시장치와 그 소비전력 저감방법
KR101480842B1 (ko) * 2013-09-24 2015-01-09 엘지디스플레이 주식회사 데이터 구동부 및 이를 포함하는 액정표시장치

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5578411B2 (ja) * 2010-01-13 2014-08-27 Ｎｌｔテクノロジー株式会社 表示装置の駆動回路及び駆動方法
TWI421836B (zh) * 2010-05-12 2014-01-01 Au Optronics Corp 顯示裝置及其顯示方法以及電流驅動元件的驅動電路
KR20120012637A (ko) * 2010-08-02 2012-02-10 삼성전자주식회사 표시 장치의 구동 장치 및 방법
TW201312529A (zh) * 2011-09-01 2013-03-16 Chunghwa Picture Tubes Ltd 顯示器、時序控制器及其操作方法
CN104115217B (zh) * 2012-03-01 2017-09-19 夏普株式会社 显示装置及其驱动方法
CN103295555B (zh) * 2012-03-01 2015-08-05 晨星软件研发(深圳)有限公司 影像处理系统及影像处理方法
WO2017145224A1 (ja) * 2016-02-22 2017-08-31 オリンパス株式会社 画像受信端末、画像通信システム、画像受信方法、およびプログラム
TWI597713B (zh) * 2016-08-12 2017-09-01 瑞鼎科技股份有限公司 驅動電路及其運作方法
KR102293145B1 (ko) * 2017-06-09 2021-08-26 삼성전자주식회사 소스 구동기 및 타이밍 제어기를 포함하는 표시 구동 장치 및 표시 구동 장치의 동작 방법
KR20190098891A (ko) * 2018-02-14 2019-08-23 삼성디스플레이 주식회사 게이트 구동 장치 및 이를 포함하는 표시 장치
CN109767732B (zh) * 2019-03-22 2021-09-10 明基智能科技（上海）有限公司 减少影像延迟的显示方法及显示系统
KR20230016767A (ko) 2021-07-26 2023-02-03 삼성디스플레이 주식회사 클록 게이팅을 수행하는 표시 장치
CN114373433A (zh) * 2022-03-22 2022-04-19 惠科股份有限公司 显示面板、显示面板的驱动方法和显示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US783534A (en) * 1904-06-21 1905-02-28 Albert L Munson Process of manufacturing stone or brick.
US5146211A (en) * 1990-08-10 1992-09-08 Ncr Corporation Bit mapped color cursor
US5361081A (en) * 1993-04-29 1994-11-01 Digital Equipment Corporation Programmable pixel and scan-line offsets for a hardware cursor
JP2002323876A (ja) * 2001-04-24 2002-11-08 Nec Corp 液晶表示装置における画像表示方法及び液晶表示装置
US8131133B2 (en) * 2002-04-16 2012-03-06 Roth David A System and method for modifying broadcast signals in closed circuit systems
US7835343B1 (en) * 2006-03-24 2010-11-16 Rsi Video Technologies, Inc. Calculating transmission anticipation time using dwell and blank time in spread spectrum communications for security systems
US8155105B2 (en) * 2005-09-22 2012-04-10 Rsi Video Technologies, Inc. Spread spectrum wireless communication and monitoring arrangement and method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110108036A (ko) * 2010-03-26 2011-10-05 엘지디스플레이 주식회사 액정표시장치와 그 소비전력 저감방법
KR101480842B1 (ko) * 2013-09-24 2015-01-09 엘지디스플레이 주식회사 데이터 구동부 및 이를 포함하는 액정표시장치

Also Published As

Publication number Publication date
US8089444B2 (en) 2012-01-03
CN101676984A (zh) 2010-03-24
US20100066726A1 (en) 2010-03-18
CN101676984B (zh) 2012-05-23
KR101252090B1 (ko) 2013-04-12

Similar Documents

Publication Publication Date Title
KR101252090B1 (ko) 액정표시장치
US9240154B2 (en) Liquid crystal display
US8368629B2 (en) Liquid crystal display
US8872748B2 (en) Liquid crystal display device and driving method thereof
KR102315963B1 (ko) 액정표시장치
US20150187334A1 (en) Display Device Capable Of Driving at Low Speed
US20150187308A1 (en) Display Device Capable Of Driving At Low Speed
KR101739133B1 (ko) 액정표시장치
KR101818247B1 (ko) 액정표시장치 및 그 구동방법
US8803778B2 (en) Liquid crystal display device capable of reducing number of output channels of data driving circuit
KR20090092644A (ko) 액정표시장치와 그 구동방법
US9224349B2 (en) Display device and driving method thereof
KR101653006B1 (ko) 액정표시장치와 그 소비전력 저감방법
KR101635204B1 (ko) 표시장치와 그 파워 시퀀스 제어방법
KR101510879B1 (ko) 표시장치
KR101510905B1 (ko) 액정표시장치
KR102279494B1 (ko) 액정표시장치
KR101354432B1 (ko) 액정표시장치와 그 구동방법
KR20100067389A (ko) 액정표시장치와 그 구동방법
JP2013228460A (ja) 表示装置
KR20100030173A (ko) 액정표시장치
KR20150030533A (ko) 디스플레이 장치와 이의 구동 방법
KR102582158B1 (ko) 표시장치와 그 구동방법
KR20080076578A (ko) 스토리지 온 커먼 구조 액정표시장치 및 이의 구동방법
KR20150072705A (ko) 액정표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160329

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170320

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190318

Year of fee payment: 7