KR20150030533A - 디스플레이 장치와 이의 구동 방법 - Google Patents

디스플레이 장치와 이의 구동 방법 Download PDF

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Abstract

본 발명은 본 발명은 베젤 사이즈를 줄이고, GIP 방식의 게이트 쉬프트 레지스터에 클럭 신호들을 입력하기 위한 클럭 신호 라인들의 로드를 감소시킬 수 있는 디스플레이 장치 및 게이트 신호의 라이징 타임(rising time) 및 폴링 타임(falling time)을 줄일 수 있는 디스플레이 장치의 구동 방법에 관한 것이다.

Description

디스플레이 장치와 이의 구동 방법{DISPLAY DEVICE AND METHOD FOR DRIVING THE SAME}
본 발명은 베젤 사이즈를 줄이고, GIP 방식의 게이트 쉬프트 레지스터에 클럭 신호들을 입력하기 위한 클럭 신호 라인들의 로드를 감소시킬 수 있는 디스플레이 장치 및 게이트 신호의 라이징 타임(rising time) 및 폴링 타임(falling time)을 줄일 수 있는 디스플레이 장치의 구동 방법에 관한 것이다.
디스플레이 장치는 디스플레이 패널, 백라이트 유닛, 상기 디스플레이 패널 및 백라이트(광원)를 구동시키기 위한 구동 회로부를 포함한다. 구동 회로부는 타이밍 컨트롤러, 데이터 드라이버, 게이트 쉬프트 레지스터(게이트 드라이버), 백라이트 드라이버(LED 드라이버) 및 전원 공급부를 포함한다.
아몰퍼스 실리콘(a-Si)을 이용하여 디스플레이 패널의 하부 기판(TFT 어레이 기판)에 각 화소들을 구동시키기 위한 박막 트랜지스터(TFT)를 형성함과 아울러, 게이트 쉬프트 레지스터를 디스플레이 패널의 하부 기판에 집적화시키는 GIP(Gate In Panel) 방식이 적용되고 있다. 이때, 게이트 쉬프트 레지스터는 하부 기판의 비표시 영역(패드 영역)의 좌측 및 우측에 분산되어 형성될 수 있다.
도 1은 종래 기술에 따른 GIP 방식의 게이트 쉬프트 레지스터를 포함하는 디스플레이 장치를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 종래 기술에 따른 GIP 방식의 게이트 쉬프트 레지스터(20)는 액티브 영역(10)의 좌측 및 우측에 형성되어, 디스플레이 패널에 형성된 복수의 게이트 라인에 게이트 신호(gate signal)를 순차적으로 공급한다.
여기서, 액티브 영역(10)에 n개의 게이트 라인이 형성된 경우, GIP 방식으로 액티브 영역(10)의 좌측 및 우측에 n개의 스테이지를 포함하는 게이트 쉬프트 레지스터(20)가 형성되어 있다.
좌측 게이트 쉬프트 레지스터와 우측 게이트 쉬프트 레지스터에 구동 전압(VDD, VSS) 및 구동 신호(Vst, CLK1~6)을 공급하기 위해서, 좌측 및 우측의 비 표시 영역에는 복수의 신호 라인(30)이 형성되어 있다. 이때, 복수의 신호 라인(30)은, VDD 라인, VSS 라인, Vst 신호 라인 및 CLK1 내지 CLK6의 신호 라인으로 구성된다.
타이밍 컨트롤러는 게이트 쉬프트 레지스터(20)를 구동시키기 위한 Vst, CLK1~6를 생성하여, 비 표시 영역의 좌측 및 우측에 형성된 복수의 신호 라인(30)에 공급한다.
좌측 및 우측의 게이트 쉬프트 레지스터(20)는 입력된 VDD, VSS 및 Vst, CLK1~6 신호들을 이용하여 게이트 신호(gate signal)을 생성하고, 생성된 게이트 신호를 디스플레이 패널의 액티브 영역(10)에 형성된 복수의 게이트 라인에 순차적으로 공급한다.
여기서, 좌측 게이트 쉬프트 레지스터와 우측 게이트 쉬프트 레지스터는 더블 피딩(double feeding) 방식으로 동일 시점에 게이트 신호를 동일한 게이트 라인으로 출력한다.
이와 같이, 더블 피딩 방식으로 게이트 신호를 공급할 수 있어 게이트 신호의 딜레이를 줄이는 장점이 있지만, 좌측 및 우측의 비 표시 영역에 동일한 게이트 쉬프트 레지스터 및 신호 라인들을 형성해야 함으로 제조 비용이 증가하고 베젤 사이즈가 증가하는 문제점이 있다.
액티브 영역(10)에 1080개의 게이트 라인이 형성된 경우, 액티브 영역의 좌측 및 우측에 1080개의 스테이지를 포함하는 게이트 쉬프트 레지스터가 형성되어야 함으로, 좌측 및 우측의 게이트 쉬프트 레지스터의 로직을 형성하기 위한 공간이 필요하다.
또한, 게이트 시그널의 더블 피딩을 위해서, 좌측 및 우측의 게이트 쉬프트 레지스터에 각각 CLK1~6 신호들을 공급해야 함으로, CLK1~6 신호 라인들을 형성하기 위한 공간이 필요하여 좌측 및 우측의 베젤 사이즈가 증가하는 문제점이 있다.
도 2는 종래 기술에 따른 게이트 쉬프트 레지스터의 게이트 신호의 출력 파형을 나타내는 도면이다.
도 2를 참조하면, 대화면 및 고해상도의 디스플레이 장치는 좌측 및 우측 게이트 쉬프트 레지스터(20)에 CLK1~6 신호들을 공급하기 위한 클럭 신호 라인들의 길이가 증가하고, 신호 라인들의 길이 증가에 비례하여 로드(load)가 증가하게 되어 게이트 쉬프트 레지스터(20)에서 출력되는 게이트 신호가 불안정해지는 문제점이 있다.
특히, 게이트 신호의 라이징 타임(rising time) 및 폴링 타임(falling time)이 증가하게 된다. UHD 해상도의 경우, 화소의 차징 타임이 3.9us로 형성되는데, 게이트 신호의 라이징 및 폴링 타임의 지연에 의해 실제 데이터 전압의 차징 타임(charging time)이 1~2us로 짧아져 데이터 전압의 미 충전이 발생되는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 게이트 쉬프트 레지스터에 클럭 신호들을 입력하기 위한 클럭 신호 라인들의 로드를 감소시킬 수 있는 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 게이트 쉬프트 레지스터에 신호를 공급하는 클럭 신호 라인들을 개선하여 게이트 신호를 균일하게 출력할 수 있는 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 게이트 쉬프트 레지스터에서 출력되는 게이트 신호의 딜레이를 줄일 수 있는 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.
본 발명은 전술한 문제점을 해결하기 위한 것으로서, GIP(gate in panel) 방식의 게이트 쉬프트 레지스터를 포함하는 디스플레이 장치의 베젤 사이즈(bezel size)를 줄이는 것을 기술적 과제로 한다.
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 게이트 신호의 라이징 타임(rising time) 및 폴링 타임(falling time)을 줄여, 데이터 전압의 차징 타임(charging time)을 충분히 확보할 수 있는 디스플레이 장치와 이의 구동 방법을 제공하는 것을 기술적 과제로 한다.
위에서 언급된 본 발명의 기술적 과제 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예에 따른 디스플레이 장치는, 복수의 게이트 라인과 복수의 데이터 라인이 교차하도록 형성된 디스플레이 패널; 상기 디스플레이 패널의 일측 비 표시 영역에 형성되어 상기 복수의 게이트 라인 중에서 복수의 오드 게이트 라인에 오드 게이트 신호를 공급하는 복수의 오드 스테이지를 포함하는 제1 게이트 쉬프트 레지스터; 상기 디스플레이 패널의 타측 비 표시 영역에 형성되어 상기 복수의 게이트 라인 중에서 복수의 이븐 게이트 라인에 이븐 게이트 신호를 공급하는 복수의 이븐 스테이지를 포함하는 제2 게이트 쉬프트 레지스터; 상기 제1 게이트 쉬프트 레지스터의 구동을 위한 오드 클럭 신호들을 생성하고 상기 제2 게이트 쉬프트 레지스터의 구동을 위한 이븐 클럭 신호들을 생성하는 데이터 드라이버; 상기 오드 클럭 신호들을 상기 제1 게이트 쉬프트 레지스터에 공급하기 위한 복수의 오드 클럭 신호 라인들; 및 상기 이븐 클럭 신호들을 상기 제2 게이트 쉬프트 레지스터에 공급하기 위한 복수의 이븐 클럭 신호 라인들;을 포함하고, 상기 오드 클럭 신호 라인들의 양측 입력단에 상기 오드 클럭 신호를 인가하고, 상기 이븐 클럭 신호 라인들의 양측 입력단에 상기 이븐 클럭 신호를 인가하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 디스플레이 장치의 구동 방법은 오드 게이트 신호를 생성하는 제1 게이트 쉬프트 레지스터와 이븐 게이트 신호를 생성하는 제2 게이트 쉬프트 레지스터가 디스플레이 패널의 양측에 분리되어 형성된 디스플레이 장치의 구동 방법에 있어서, 상기 제1 게이트 쉬프트 레지스터를 구동시키기 위한 오드 클럭 신호들 및 상기 제2 게이트 쉬프트 레지스터를 구동시키기 위한 이븐 클럭 신호들을 생성하고, 상기 제1 게이트 쉬프트 레지스터와 연결된 오드 클럭 신호 라인들의 양측 입력단에 상기 오드 클럭 신호들을 입력하고, 상기 제2 게이트 쉬프트 레지스터와 연결된 이븐 클럭 신호 라인들의 양측 입력단에 상기 이븐 클럭 신호들을 입력하는 것을 특징으로 한다.
전술한 과제를 달성하기 위한 본 발명의 실시 예에 따른 디스플레이 장치는 게이트 쉬프트 레지스터에 클럭 신호들을 입력하기 위한 클럭 신호 라인들의 로드를 감소시킬 수 있다.
전술한 과제를 달성하기 위한 본 발명의 실시 예에 따른 디스플레이 장치는 게이트 쉬프트 레지스터에 신호를 공급하는 클럭 신호 라인들을 개선하여 게이트 신호를 균일하게 출력할 수 있다.
전술한 과제를 달성하기 위한 본 발명의 실시 예에 따른 디스플레이 장치는 게이트 쉬프트 레지스터에서 출력되는 게이트 신호의 딜레이를 줄일 수 있다.
전술한 과제를 달성하기 위한 본 발명의 실시 예에 따른 디스플레이 장치는 GIP(gate in panel) 방식의 게이트 쉬프트 레지스터를 포함하는 디스플레이 장치의 베젤 사이즈(bezel size)를 줄일 수 있다.
전술한 과제를 달성하기 위한 본 발명의 실시 예에 따른 디스플레이 장치는 게이트 신호의 라이징 타임(rising time) 및 폴링 타임(falling time)을 줄여, 데이터 전압의 차징 타임(charging time)을 충분히 확보시킬 수 있다.
이 밖에도, 본 발명의 실시 예들을 통해 본 발명의 또 다른 특징 및 이점들이 새롭게 파악될 수도 있을 것이다.
도 1은 종래 기술에 따른 GIP 방식의 게이트 쉬프트 레지스터를 포함하는 디스플레이 장치를 개략적으로 나타내는 도면이다.
도 2는 종래 기술에 따른 게이트 쉬프트 레지스터의 게이트 신호의 출력 파형을 나타내는 도면이다.
도 3은 본 발명의 실시 예에 따른 GIP 방식의 게이트 쉬프트 레지스터를 포함하는 디스플레이 장치를 개략적으로 나타내는 도면이다.
도 4는 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터 및 신호 라인들의 구성을 나타내는 도면이다.
도 5는 클럭 신호를 신호 라인의 양쪽에 인가함에 따라 클럭 신호의 로드(load)가 감소된 것을 나타내는 도면이다.
도 6은 신호 라인의 저항에 따른 게이트 신호의 라이징 타임 및 폴링 타임을 나타내는 도면이다.
도 7은 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터의 게이트 신호 출력 파형과 종래 기술의 게이트 신호 출력 파형을 비교하여 나타내는 도면이다.
도 8은 본 발명의 다른 실시 예에 따른 게이트 쉬프트 레지스터 및 신호 라인의 구성을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 디스플레이 장치와 이의 구동 방법에 대하여 설명하기로 한다.
도면을 참조한 설명에 앞서, 본 발명의 실시 예에 따른 디스플레이 장치는 액정 패널 또는 OLED 패널을 디스플레이 패널로 적용할 수 있다.
디스플레이 패널로 액정 패널을 적용하는 경우, TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드에 제한이 없이 적용이 가능하다. 이하, 실시 예에서는 디스플레이 패널로서 액정 패널이 적용된 것을 일 예로 설명한다.
도 3은 본 발명의 실시 예에 따른 GIP 방식의 게이트 쉬프트 레지스터를 포함하는 디스플레이 장치를 개략적으로 나타내는 도면이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 화소들이 매트릭스 형태로 배열되어 공급되는 영상 데이터(데이터 전압)에 따라 화상을 표시하는 디스플레이 패널(100); 상기 디스플레이 패널(100)에 광을 공급하는 백라이트 유닛(미도시); 상기 디스플레이 패널(100) 및 백라이트 유닛(미도시)의 광원을 구동시키기 위한 구동 회로부를 포함하여 구성된다.
디스플레이 패널(100)은 대향 합착된 하부 기판(TFT 어레이 기판) 및 상부 기판(컬러필터 어레이 기판)과, 상기 하부 기판과 상부 기판 사이에 형성된 층을 포함한다.
상부 기판은 하부 기판의 화소를 경유하여 입사된 광을 색광으로 변환시켜 컬러 영상을 표시하기 위한 컬러 필터 및 각 화소를 구분하고 색광의 혼색을 방지하기 위한 차광층을 포함한다.
하부 기판에는 N개의 게이트 라인(G1~Gn)과 M개의 데이터 라인(D1~Dm)이 교차하도록 형성되어 있다. 게이트 라인들과 데이터 라인들이 교차에 의해 화소가 정의되고, 각 화소는 TFT(Thin Film Transistor) 및 스토리지 커패시터(Cst)를 포함한다. 또한, 각 화소는 데이터 전압을 인가하는 화소 전극과 공통 전압(Vcom)을 인가하는 공통 전극을 포함한다.
각 화소의 TFT는 게이트 라인을 통해 공급되는 스캔 신호에 의해 스위칭 되고, TFT가 온(on)되면 데이터 라인을 통해 공급되는 데이터 전압이 화소에 공급된다.
데이터 전압과 공통 전압의 전계차에 의해 각 화소에서 액정의 배열 상태가 변화되고, 액정의 배열을 조절하여 백라이트 유닛에서 입사되는 광의 투과율을 조절함으로써 화상을 표시한다.
이어서, 구동 회로부는 구동 회로부는 데이터 드라이버(300), 게이트 쉬프트 레지스터(200, 게이트 드라이버), 백라이트 구동부(미도시) 및 전원 공급부(미도시)를 포함한다.
여기서, 데이터 드라이버(300)는 타이밍 컨트롤러(T-con) 및 복수의 데이터 드라이브 IC가 통합되어 구성된 것으로, 디스플레이 패널(100)의 패드 영역에 형성된 패드(120)와 연결되어 액티브 영역(110)에 데이터 전압을 공급한다.
타이밍 컨트롤러는 외부로부터의 영상 신호를 프레임 단위로 정렬하여 디지털 영상 데이터(R, G, B)를 생성하고, 생성된 디지털 영상 데이터를 복수의 데이터 드라이브 IC에 공급한다.
또한, 타이밍 컨트롤러는 입력되는 타이밍 신호(TS)를 이용하여 게이트 쉬프트 레지스터(200)의 제어를 위한 게이트 제어 신호(GCS) 및 데이터 드라이브 IC의 제어를 위한 데이터 제어 신호(DCS)를 생성한다.
여기서, 상기 타이밍 신호(TS)는 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync), 클럭 신호(CLK)을 포함한다.
게이트 제어 신호(GCS)는 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock) 및 게이트 출력 인에이블(GOE: Gate Output Enable) 등을 포함할 수 있다.
데이터 제어 신호(DCS)는 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블(SOE: Source Output Enable), 극성 제어 신호(POL: Polarity) 등을 포함할 수 있다.
이러한, 데이터 드라이버(300)는 디지털 영상 데이터(R, G, B)를 아날로그 영상 데이터(데이터 전압)으로 변환한다. 이후, 디스플레이 패널(100)의 데이터 라인들을 통해 아날로그 데이터 전압을 각 화소에 공급한다.
또한, 데이터 드라이버(300)는 GIP 방식으로 디스플레이 패널(100)의 좌측 및 우측 비 표시 영역에 형성된 게이트 쉬프트 레지스터(200)를 구동시키기 위한 VDD 전압, VSS 전압, Vst 신호 및 CLK1~6 신호들을 생성하고, VDD 전압, VSS 전압, Vst 신호 및 CLK1~6 신호들을 게이트 쉬프트 레지스터(200)에 공급한다.
도 4는 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터 및 신호 라인들의 구성을 나타내는 도면이다.
도 4를 참조하면, 게이트 쉬프트 레지스터(200)는 게이트 신호(gate signal)를 생성하여 디스플레이 패널(100)의 액티브 영역(110)에 형성된 복수의 게이트 라인 각각에 공급하는 것으로, 복수의 게이트 라인에 대응되는 복수의 채널 즉, 복수의 스테이지를 포함하여 구성된다.
게이트 쉬프트 레지스터(200)는 하부 기판의 비표시 영역(패드 영역)의 좌측 및 우측에 분산되어 형성된다. 하부 기판의 비표시 영역의 좌측에 좌측 게이트 쉬프트 레지스터(210)가 형성되어 있고, 하부 기판의 비표시 영역의 우측에 우측 게이트 쉬프트 레지스터(220)가 형성되어 있다.
좌측 게이트 쉬프트 레지스터(210)는 디스플레이 패널(100)에 형성된 복수의 게이트 라인 개수의 1/2에 해당하는 채널을 가지는 복수의 오드 스테이지(ST)를 포함한다.
우측 게이트 쉬프트 레지스터(220)는 디스플레이 패널(100)에 형성된 복수의 게이트 라인 개수의 1/2에 해당하는 채널을 가지는 복수의 이븐 스테이지(ST)를 포함한다.
좌측 게이트 쉬프트 레지스터(210) 및 우측 게이트 쉬프트 레지스터(220)는 Vout 출력(게이트 신호)을 박막 트랜지스터(TFT)의 구동에 적합한 스윙 폭으로 변환하기 위한 레벨 쉬프터를 포함할 수 있다.
디스플레이 패널(100)의 좌측 비 표시 영역에는 복수의 제1 신호 라인(230)이 형성되어 있다. 복수의 제1 신호 라인(230)은 디스플레이 패널(100)의 좌측 게이트 쉬프트 레지스터(210)를 구동시키기 위한, VDD 전압, VSS 전압, Vst 신호 및 오드 클럭 신호들(CLK1, CLK3, CLK5)을 공급하기 위한 것이다.
복수의 제1 신호 라인(230) 중에서, 오드 클럭 신호들(CLK1, CLK3, CLK5)을 좌측 게이트 쉬프트 레지스터(210)의 오드 스테이지들에 공급하기 위한 오드 클럭 신호 라인들(232)에는 오드 클럭 신호가 더블 피딩 방식으로 입력된다. 즉, 데이터 드라이버(300)에서 출력된 오드 클럭 신호들(CLK1, CLK3, CLK5)을 오드 클럭 신호 라인들(232)의 양측 입력단에 입력한다.
제1 오드 클럭 신호 라인의 양측 입력단에는 제1 클럭 신호(CLK1)가 입력되고, 제2 오드 클럭 신호 라인의 양측 입력단에는 제3 클럭 신호(CLK3)가 입력되고, 제3 오드 클럭 신호 라인의 양측 입력단에는 제5 클럭 신호(CLK5)가 입력된다.
데이터 드라이버(300)가 디스플레이 패널(100)의 상측 또는 하측에 형성된 경우, 오드 클럭 신호 라인들(232)에 오드 클럭 신호가 더블 피딩 방식으로 입력될 수 있도록 오드 클럭 신호 라인들(232)은 'U' 형상으로 형성되어 있다.
오드 클럭 신호 라인들(232)의 양측 입력단은 디스플레이 패널(100)의 상측에 형성되고, 디스플레이 패널(100)의 하측에서 오드 클럭 신호 라인들(232)이 상측방향으로 라우팅되어 라인의 형상이 'U' 형태가 된다.
이어서, 디스플레이 패널(100)의 우측 비 표시 영역에는 복수의 제2 신호 라인(240)이 형성되어 있다. 복수의 제2 신호 라인(240)은 디스플레이 패널(100)의 우측 게이트 쉬프트 레지스터(220)를 구동시키기 위한, VDD 전압, VSS 전압, Vst 신호 및 이븐 클럭 신호들(CLK2, CLK4, CLK6)을 공급하기 위한 것이다.
복수의 제2 신호 라인(240) 중에서, 이븐 클럭 신호들(CLK2, CLK4, CLK6)을 우측 게이트 쉬프트 레지스터(220)의 이븐 스테이지들에 공급하기 위한 이븐 클럭 신호 라인들(242)에는 이븐 클럭 신호가 더블 피딩 방식으로 입력된다. 즉, 데이터 드라이버(300)에서 출력된 이븐 클럭 신호들(CLK2, CLK4, CLK6)을 이븐 클럭 신호 라인들(242)의 양측 입력단에 입력한다.
제1 이븐 클럭 신호 라인의 양측 입력단에는 제2 클럭 신호(CLK2)가 입력되고, 제2 이븐 클럭 신호 라인의 양측 입력단에는 제4 클럭 신호(CLK3)가 입력되고, 제3 오드 클럭 신호 라인의 양측 입력단에는 제6 클럭 신호(CLK6)가 입력된다.
데이터 드라이버(300)가 디스플레이 패널(100)의 상측 또는 하측에 형성된 경우, 이븐 클럭 신호 라인들(242)에 이븐 클럭 신호가 더블 피딩 방식으로 입력될 수 있도록 이븐 클럭 신호 라인들(242)은 'U' 형상으로 형성되어 있다.
이븐 클럭 신호 라인들(242)의 양측 입력단은 디스플레이 패널(100)의 상측에 형성되고, 디스플레이 패널(100)의 하측에서 이븐 클럭 신호 라인들(242)이 상측방향으로 라우팅되어 라인의 형상이 'U' 형태가 된다.
좌측 게이트 쉬프트 레지스터(210)는 입력된 VDD 전압, VSS 전압, Vst 신호 및 오드 클럭 신호(CLK1, CLK3, CLK5)를 이용하여 오드 게이트 신호를 생성하고, 디스플레이 패널(100)에 형성된 복수의 게이트 라인들 중에서 오드 게이트 라인들에게 오드 게이트 신호를 순차적으로 공급한다.
그리고, 우측 게이트 쉬프트 레지스터(220)는 입력된 VDD 전압, VSS 전압, Vst 신호 및 이븐 클럭 신호(CLK2, CLK4, CLK6)를 이용하여 이븐 게이트 신호를 생성하고, 디스플레이 패널(100)에 형성된 복수의 게이트 라인들 중에서 이븐 게이트 라인들에게 이븐 게이트 신호를 순차적으로 공급한다.
여기서, 좌측 게이트 쉬프트 레지스터(210)와 우측 게이트 쉬프트 레지스터(220)는 1채널씩 게이트 신호를 교번적으로 출력한다. 즉, 좌측 게이트 쉬프트 레지스터(210)의 오드 스테이지들은 복수의 오드 게이트 라인에 게이트 신호를 순차적으로 공급한다. 그리고, 우측 게이트 쉬프트 레지스터(220)의 이븐 스테이지들은 복수의 이븐 게이트 라인에 게이트 신호를 순차적으로 공급한다.
본 발명의 실시 예에 따른 디스플레이 장치는 게이트 쉬프트 레지스터(200)가 좌측 게이트 쉬프트 레지스터(210)와 우측 게이트 쉬프트 레지스터(220)로 나뉘어 디스플레이 패널의 좌측 및 우측에 형성된다. 그리고, 싱글 피딩(single feeding) 방식으로 좌측 게이트 쉬프트 레지스터(210)와 우측 게이트 쉬프트 레지스터(220)가 1채널씩 게이트 신호를 교번적으로 출력함으로, 스테이지들의 개수를 1/2로 줄여 게이트 쉬프트 레지스터의 로직을 형성하기 위한 면적을 줄일 수 있다.
도 5는 클럭 신호를 신호 라인의 양쪽에 인가함에 따라 클럭 신호의 로드(load)가 감소된 것을 나타내는 도면이다.
도 5를 참조하면, 종래 기술에서는 클럭 신호 라인의 한쪽으로만 클럭 신호가 인가되어, 한 개의 클럭 신호 라인의 RC가 클럭 신호에 대한 로드로 작용하여 클럭 신호의 지연이 발생되고, 이로 인해서 스테이지에서 출력되는 게이트 신호가 불안정해지는 문제점이 있었다.
반면, 본 발명은 클럭 신호 라인들의 양쪽 입력단에 클럭 신호가 인가되어, 한 개의 클럭 신호 라인의 RC에 의한 로드가 1/2로 감소하게 된다. 클럭 신호에 대한 로드가 1/2로 감소하여 클럭 신호의 지연이 줄고, 따라서 오드 스테이지들 및 이븐 스테이지들에서 게이트 신호가 안정적으로 출력될 수 있다.
도 6은 신호 라인의 저항에 따른 게이트 신호의 라이징 타임 및 폴링 타임을 나타내는 도면이고, 도 7은 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터의 게이트 신호 출력 파형과 종래 기술의 게이트 신호 출력 파형을 비교하여 나타내는 도면이다.
도 6 및 도 7을 참조하면, 클럭 신호 라인의 저항이 감소하면 게이트 신호의 라이징 타임이 줄어들고, 클럭 신호 라인의 저항이 증가하면 게이트 신호의 라이징 타임도 증가하는 것을 알 수 있다. 도 6에서, 'Link R'은 더블 피딩 방식으로 클럭 신호가 인가된 클럭 신호 라인의 저항을 의미한다.
종래 기술에서 게이트 신호의 라이징 타임이 8.0ums 수준이었다. 반면, 본 발명의 실시 예에 따른 디스플레이 장치와 이의 구동 방법은 더블 피딩 방식으로 클럭 신호 라인에 클럭 신호(CLK)를 인가하여 게이트 신호의 라이징 타임을 6.67us로 줄일 수 있다.
마찬가지로, 클럭 신호 라인의 저항이 감소하면 게이트 신호의 폴링 타임이 줄어들고, 클럭 신호 라인의 저항이 증가하면 게이트 신호의 폴링 타임도 증가하는 것을 알 수 있다.
종래 기술에서 게이트 신호의 폴링 타임이 3.2ums 수준이었다. 반면, 본 발명의 실시 예에 따른 디스플레이 장치와 이의 구동 방법은 더블 피딩 방식으로 클럭 신호 라인에 클럭 신호(CLK)를 인가하여 게이트 신호의 폴링 타임을 2.48us로 줄일 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치와 이의 구동 방법은 더블 피딩 방식으로 클럭 신호 라인에 클럭 신호(CLK)를 인가하여 게이트 신호의 라이징 타임을 1.33us 감소시키고, 폴링 타임을 0.72us 감소시켜 안정적으로 게이트 신호를 액티브 영역(110)에 공급할 수 있다.
또한, 종래 기술은 게이트 신호의 폴링 타임을 기준으로 최저 수준(worst) 지점이 디스플레이 패널의 하단부에 형성되어 있었다. 반면, 본 발명은 게이트 신호의 폴링 타임을 기준으로 최저 수준 지점을 디스플레이 패널의 중앙부로 이동시킬 수 형성할 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 게이트 쉬프트 레지스터 및 신호 라인의 구성을 나타내는 도면이다.
도 8을 참조하면, 오드 클럭 신호 라인들(232)에 오드 클럭 신호를 더블 피딩 방식으로 입력하고, 이븐 클럭 신호 라인들(242)에 이븐 클럭 신호를 더블 피딩 방식으로 입력할 수 있다.
데이터 드라이버(300)가 디스플레이 패널(100)의 상측과 하측에 형성된 경우에는 오드 클럭 신호 라인들(232) 및 이븐 클럭 신호 라인들(242)을 'U' 형태로 라우팅시키지 않고, 디스플레이 패널(100)의 상측에서부터 하측까지 'I' 형상으로 형성되어 있다.
디스플레이 패널(100)의 상측에 형성된 제1 데이터 드라이버에서 출력된 클럭 신호들은 오드 클럭 신호 라인들(232) 및 이븐 클럭 신호 라인들(242)의 상측 입력단에 인가한다.
그리고, 디스플레이 패널(100)의 하측에 형성된 제2 데이터 드라이버에서 출력된 클럭 신호들은 오드 클럭 신호 라인들(232) 및 이븐 클럭 신호 라인들(242)의 하측 입력단에 인가한다.
좌측 게이트 쉬프트 레지스터(210)는 입력된 VDD 전압, VSS 전압, Vst 신호 및 오드 클럭 신호(CLK1, CLK3, CLK5)를 이용하여 오드 게이트 신호를 생성하고, 디스플레이 패널(100)에 형성된 복수의 게이트 라인들 중에서 오드 게이트 라인들에게 오드 게이트 신호를 순차적으로 공급한다.
그리고, 우측 게이트 쉬프트 레지스터(220)는 입력된 VDD 전압, VSS 전압, Vst 신호 및 이븐 클럭 신호(CLK2, CLK4, CLK6)를 이용하여 이븐 게이트 신호를 생성하고, 디스플레이 패널(100)에 형성된 복수의 게이트 라인들 중에서 이븐 게이트 라인들에게 이븐 게이트 신호를 순차적으로 공급한다.
도 8에 도시된, 싱글 피딩(single feeding) 방식으로 좌측 게이트 쉬프트 레지스터(210)와 우측 게이트 쉬프트 레지스터(220)가 1채널씩 게이트 신호를 교번적으로 출력함으로, 스테이지들의 개수를 1/2로 줄여 게이트 쉬프트 레지스터의 로직을 형성하기 위한 면적을 줄일 수 있다. 이를 통해, GIP(gate in panel) 방식의 게이트 쉬프트 레지스터를 포함하는 디스플레이 장치의 베젤 사이즈(bezel size)를 줄일 수 있다.
또한, 클럭 신호 라인들의 양쪽 입력단에 클럭 신호를 인가하여 클럭 신호의 지연을 줄이고, 오드 스테이지들 및 이븐 스테이지들에서 게이트 신호를 안정적으로 출력할 수 있다.
또한, 게이트 신호의 라이징 타임(rising time) 및 폴링 타임(falling time)을 줄여, 데이터 전압의 차징 타임(charging time)을 충분히 확보시킬 수 있다.
본 발명이 속하는 기술분야의 당 업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 디스플레이 패널 110: 액티브 영역
120: 패드 200: 게이트 쉬프트 레지스터
210: 좌측 게이트 쉬프트 레지스터
220: 우측 게이트 쉬프트 레지스터
230: 제1 신호 라인 232: 오드 클럭 신호 라인
240: 제2 신호 라인 242: 이븐 클럭 신호 라인
300: 데이터 드라이버

Claims (11)

  1. 복수의 게이트 라인과 복수의 데이터 라인이 교차하도록 형성된 디스플레이 패널;
    상기 디스플레이 패널의 일측 비 표시 영역에 형성되어 상기 복수의 게이트 라인 중에서 복수의 오드 게이트 라인에 오드 게이트 신호를 공급하는 복수의 오드 스테이지를 포함하는 제1 게이트 쉬프트 레지스터;
    상기 디스플레이 패널의 타측 비 표시 영역에 형성되어 상기 복수의 게이트 라인 중에서 복수의 이븐 게이트 라인에 이븐 게이트 신호를 공급하는 복수의 이븐 스테이지를 포함하는 제2 게이트 쉬프트 레지스터;
    상기 제1 게이트 쉬프트 레지스터의 구동을 위한 오드 클럭 신호들을 생성하고 상기 제2 게이트 쉬프트 레지스터의 구동을 위한 이븐 클럭 신호들을 생성하는 데이터 드라이버;
    상기 오드 클럭 신호들을 상기 제1 게이트 쉬프트 레지스터에 공급하기 위한 복수의 오드 클럭 신호 라인들; 및
    상기 이븐 클럭 신호들을 상기 제2 게이트 쉬프트 레지스터에 공급하기 위한 복수의 이븐 클럭 신호 라인들;을 포함하고,
    상기 오드 클럭 신호 라인들의 양측 입력단에 상기 오드 클럭 신호를 인가하고,
    상기 이븐 클럭 신호 라인들의 양측 입력단에 상기 이븐 클럭 신호를 인가하는 것을 특징으로 하는 디스플레이 장치.
  2. 제1 항에 있어서,
    상기 오드 클럭 신호 라인들은 상기 디스플레이 패널의 일측 비 표시 영역에 형성되고,
    상기 이븐 클럭 신호 라인들은 상기 디스플레이 패널의 타측 비 표시 영역에 형성된 것을 특징으로 하는 디스플레이 장치.
  3. 제1 항에 있어서,
    상기 데이터 드라이버는 상기 디스플레이 패널의 상측 또는 하측에 형성된 것을 특징으로 하는 디스플레이 장치.
  4. 제1 항에 있어서,
    상기 오드 클럭 신호 라인들 및 상기 이븐 클럭 신호 라인들은 'U' 형상으로 형성된 것을 특징으로 하는 디스플레이 장치.
  5. 제4 항에 있어서,
    상기 오드 클럭 신호 라인들 및 상기 이븐 클럭 신호 라인들의 양측 입력단은 상기 디스플레이 패널의 상측에 형성된 것을 특징으로 하는 디스플레이 장치.
  6. 제1 항에 있어서,
    상기 데이터 드라이버는 상기 디스플레이 패널의 상측 및 하측에 형성된 것을 특징으로 하는 디스플레이 장치.
  7. 제6 항에 있어서,
    상기 오드 클럭 신호 라인들 및 상기 이븐 클럭 신호 라인들은 'I' 형상으로 형성되고,
    디스플레이 패널의 상측에 형성된 데이터 드라이버에서 출력된 클럭 신호들은 상기 오드 클럭 신호 라인들 및 상기 이븐 클럭 신호 라인들의 상측 입력단에 인가되고,
    상기 디스플레이 패널의 하측에 형성된 데이터 드라이버에서 출력된 클럭 신호들은 상기 오드 클럭 신호 라인들 및 상기 이븐 클럭 신호 라인들의 하측 입력단에 인가되는 것을 특징으로 하는 디스플레이 장치.
  8. 오드 게이트 신호를 생성하는 제1 게이트 쉬프트 레지스터와 이븐 게이트 신호를 생성하는 제2 게이트 쉬프트 레지스터가 디스플레이 패널의 양측에 분리되어 형성된 디스플레이 장치의 구동 방법에 있어서,
    상기 제1 게이트 쉬프트 레지스터를 구동시키기 위한 오드 클럭 신호들 및 상기 제2 게이트 쉬프트 레지스터를 구동시키기 위한 이븐 클럭 신호들을 생성하고,
    상기 제1 게이트 쉬프트 레지스터와 연결된 오드 클럭 신호 라인들의 양측 입력단에 상기 오드 클럭 신호들을 입력하고,
    상기 제2 게이트 쉬프트 레지스터와 연결된 이븐 클럭 신호 라인들의 양측 입력단에 상기 이븐 클럭 신호들을 입력하는 것을 특징으로 하는 디스플레이 장치의 구동 방법.
  9. 제8 항에 있어서,
    더블 피딩 방식으로 하나의 클럭 신호 라인의 양측 입력단에 클럭 신호를 인가하는 것을 특징으로 하는 디스플레이 장치의 구동 방법.
  10. 제9 항에 있어서,
    상기 제1 게이트 쉬프트 레지스터에서 오드 게이트 신호를 생성하여 상기 디스플레이 패널에 형성된 복수의 게이트 라인 중에서 오드 게이트 라인에 순차적으로 공급하고,
    상기 제2 게이트 쉬프트 레지스터에서 이븐 게이트 신호를 생성하여 상기 디스플레이 패널에 형성된 복수의 게이트 라인 중에서 이븐 게이트 라인에 순차적으로 공급하는 것을 특징으로 하는 디스플레이 장치의 구동 방법.
  11. 제10 항에 있어서,
    상기 제1 게이트 쉬프트 레지스터와 상기 제2 게이트 쉬프트 레지스터가 싱글 피딩 방식으로 1채널씩 게이트 신호를 교번적으로 출력하는 것을 특징으로 하는 디스플레이 장치의 구동 방법.
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