CN112216249A - 栅极驱动电路及显示装置 - Google Patents

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Abstract

本公开提供一种栅极驱动电路及显示装置，属于显示技术领域，其可解决现有的不同行的像素单元容易发生信号错充及充电率较低的技术问题。本公开的栅极驱动电路，包括级联的多个移位寄存器；还包括：电平转换模块和调节模块；电平转换模块被配置为根据预设时序，将逻辑电平信号转换为第一时钟信号；调节模块被配置为将第一时钟信号调整为第二时钟信号，并输出至移位寄存器的时钟信号端；其中，第二时钟信号的下降沿时间小于第一时钟信号的下降沿时间。

Description

栅极驱动电路及显示装置
技术领域
本公开属于显示技术领域，具体涉及一种栅极驱动电路及显示装置。
背景技术
随着显示行业的不断发展，液晶显示产品以其低成本、窄边框、轻薄化等优势受到了更多的关注，在此背景下阵列基板栅极驱动技术(Gate Driver on Array，GOA)应运而生。
在大尺寸显示产品中，GOA信号需要经过较长的多条控制信号线进行传输，每条控制信号线的线阻R很大(如200Ω)，而且每条控制信号线和其相邻的金属、介质、彩膜基板等会形成一定的电容C(nF级)；R和C的存在会造成信号的衰减、延迟、形变，进而会带来错充等画质不良，为解决错充现象，往往需要设定比较大的栅极输出使能(Gate Output Enable，GOE)时间，这就牺牲了像素单元的充电时间，降低了充电率。
发明内容
本公开旨在至少解决现有技术中存在的技术问题之一，提供一种栅极驱动电路及显示装置。
第一方面，本公开实施例提供一种栅极驱动电路，包括级联的多个移位寄存器；还包括：电平转换模块和调节模块；
所述电平转换模块被配置为根据预设时序，将逻辑电平信号转换为第一时钟信号；
所述调节模块被配置为将所述第一时钟信号调整为第二时钟信号，并输出至移位寄存器的时钟信号端；其中，所述第二时钟信号的下降沿时间小于所述第一时钟信号的下降沿时间。
可选地，所述第二时钟信号的上升沿时间小于所述第一时钟信号的上升沿时间。
可选地，所述电平转换模块包括：电平转换芯片；所述电平转换芯片具有逻辑电平信号输入端和时钟信号输出端；
所述逻辑电平信号输入端与时序控制芯片连接，时钟信号输出端与所述调节模块连接。
可选地，所述调节模块包括：电感；
所述电感的一端与所述电平转换芯片的所述时钟信号输出端连接，另一端与所述移位寄存模块的时钟信号端连接。
可选地，所述电感的电感量为50微亨至100微亨。
可选地，所述移位寄存器包括：输入子电路、输出子电路、上拉复位子电路，输出复位子电路；
所述输入子电路被配置为响应于信号输入端所输入的输入信号，并通过输入信号给上拉节点进行充电；所述上拉节点为所述输入子电路、所述输出子电路和所述上拉复位子电路之间的节点；
所述输出子电路被配置为响应于所述上拉节点的电位，将栅极驱动信号通过信号输出端输出；
所述上拉复位子电路被配置为响应于上拉复位信号端输出的上拉复位信号，通过非工作电平信号将上拉节点进行复位；
所述输出复位子电路被配置为响应于输出复位信号端输出的输出复位信号，通过非工作电平信号将信号输出端进行复位。
可选地，所述输入子电路包括第一晶体管；所述第一晶体管的控制极和第一极连接所述输入信号端，第二极连接所述上拉节点；
所述输出子电路包括第二晶体管和存储电容；所述第二晶体管的控制极连接所述上拉节点，第一极连接所述时钟信号端，第二极连接所述输出信号端；所述存储电容的第一极连接所述上拉节点，第二极连接所述输出信号端；
所述上拉复位子电路包括第三晶体管；所述第三晶体管的控制极连接上拉复位信号端，第一极连接非工作电平信号端，第二极连接所述上拉节点；
所述输出复位子电路包括第四晶体管；所述第四晶体管的控制极连接输出复位信号端，第一极连接非工作电平信号端，第二极连接所述信号输出端。
可选地，所述栅极驱动电路还包括N条时钟信号线；每个所述移位寄存器连接一条移时钟信号线；相邻设置的N个移位寄存器分别连接不同的所述N条时钟信号线；
第M级移位寄存器的信号输出端连接第M+P级移位寄存器的信号输入端、第M-Q级移位寄存器的上拉复位信号端以及第M-P级移位寄存器的输出复位信号端；N、M、P、Q均为正整数，且M、P、Q均大于1且小于N。
可选地，所述栅极驱动电路还包括：帧开启信号线；
第一级至第P级所述移位寄存器的所述信号输入端均与所述帧开启信号线连接。
第二方面，本公开实施例提供一种显示装置，包括如上述提供的栅极驱动电路。
附图说明
图1为一种理想状态下的栅极驱动信号的波形图；
图2为第一时钟信号的波形图；
图3为本公开实施例提供的一种栅极驱动电路的结构示意图；
图4为第二时钟信号的波形图；
图5为本公开实施例提供的一种移位寄存器的电路结构示意图；
图6为本公开实施例提供的一种栅极驱动电路的结构示意图。
具体实施方式
为使本领域技术人员更好地理解本公开的技术方案，下面结合附图和具体实施方式对本公开作进一步详细描述。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在此需要说明的是，本公开实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本公开实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入高电平时，源漏极导通，P型相反。可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本公开实施例的保护范围内的。其中，由于在本公开实施例中以所采用晶体管为N型晶体管，故在本公开实施例中的工作电平信号则是指高电平信号，非工作电平信号为低电平信号；相应的工作电平端为高电平信号端，非工作电平端为低电平信号端。
通常显示面板包括多条栅线和多条数据线，栅线和数据线交叉设置限定出多个像素区，每个像素区均设置有像素单元。其中，以各栅线的延伸方向为行方向，各数据线的延伸方向为列方向为例对显示面板的结构进行说明。在驱动显示面板进行显示时，可以根据待显示画面，逐行给栅线写入栅极驱动信号，同时给各数据线写入数据电压信号，以使显示面板中的像素单元逐行被点亮。其中，栅极驱动信号由栅极驱动电路提供，数据电压信号由源极驱动电路提供；在相关技术中可以将栅极驱动电路集成在栅极驱动芯片中，将源极驱动电路集成在源极驱动芯片中；而目前为了较少芯片数量，以及实现窄边框或者无边框，提供了一种将栅极驱动电路集成在阵列基板上(Gate On Array；GOA)的技术；其中，栅极驱动电路包括集成在阵列基板上、多个级联的移位寄存器，每个移位寄存器与栅线一一对应连接，用于为与之连接的栅线提供栅极驱动信号。
图1为一种理想状态下的栅极驱动信号的波形图，如图1所示，理论上输入栅极驱动电路的时钟信号以及由栅极驱动电路输出的栅极驱动信号均为理想的方波信号，当栅极驱动电路以及像素单元中的像素电路接收到方波信号后，其中的晶体管等器件立即开启或关闭，实现信号的快速传输。但是由于在大尺寸显示产品中，GOA信号需要经过较长的多条控制信号线进行传输，在本公开中将以GOA信号具体为始终信号、控制信号线为始终信号线为例进行说明，由于每条时钟信号线的线阻R很大(如200Ω)，而且每条时钟信号线和其相邻的金属、介质、彩膜基板等会形成一定的电容C(nF级)；R和C的存在会造成信号的衰减、延迟、形变(其波形图如图2所示)，使得GOA信号具有一定的上升沿时间和下降沿时间，进而会带来错充等画质不良，为解决错充现象，往往需要设定比较大的GOE时间及图2中的T2，这就牺牲了像素单元的充电时间，降低了充电率。为了至少解决上述的技术问题之一，本公开提供了一种栅极驱动电路及显示面板。下面将结合附图和具体实施方式对本公开提供的栅极驱动电路及显示面板作进一步详细描述。
实施例一
图3为本公开实施例提供的一种栅极驱动电路的结构示意图，如图3所示，该栅极驱动电路包括级联的多个移位寄存器101；还包括：电平转换模块102和调节模块103；电平转换模块102被配置为根据预设时序，将逻辑电平信号转换为第一时钟信号；调节模块103被配置为将第一时钟信号调整为第二时钟信号，并输出至移位寄存器101的时钟信号端；其中，第二时钟信号的下降沿时间小于第一时钟信号的下降沿时间。
本公开实施例提供的栅极驱动电路中，电平转换模块102可以根据预设时序，将逻辑电平转换为第一时钟信号(其波形图如图2所示)，第一时钟信号具有一定的下降沿时间，调整模块103可以将第一时钟信号调整为第二时钟信号(其波形图如图4所示)，第二时钟信号具有一定的下降沿时间，其中，第二时钟信号的下降沿时间小于第一时钟信号的下降沿时间，经过调节模块103输出的第二时钟信号可以输出至移位寄存器101的时钟信号端，使得移位寄存器101输出的栅极驱动信号同样具有较小的下降沿时间，这样可以使得移位寄存器101接收到具有较小的下降沿时间的第二时钟信号以及像素单元中的像素电路接收到具有较小的下降沿时间的栅极驱动信号后，其中的晶体管等器件立即关闭，实现信号的快速传输，从而可以避免由于信号的衰减、延迟、形变带来的错充等画质不良，并且，由于第二时钟信号的下降沿时间小于第一时钟信号的下降沿时间，且第二时钟信号的下降延时间与GOE时间相等，这样可以实现较小的GOE时间，即图4中所示的时间T2，从而可以延长充电时间，提高像素单元的充电率。
在一些实施例中，第二时钟信号的上升沿时间小于第一时钟信号的上升沿时间。
需要说明的是，如图4所示，在逻辑电平信号的有效时间确定的情况下，时钟信号的有效时间也为固定值，即每一帧显示画面的周期为固定值，T2、T3与T5三者之和为固定值。在上述中，由于第二时钟信号的下降沿时间小于第一时钟信号的下降沿时间，且第二时钟信号的下降延时间与GOE时间相等，这样可以实现较小的GOE时间，从而可以延长充电时间，提高像素单元的充电率。同时，第二时钟信号的上升沿时间小于第一时钟信号的上升沿时间，即图4中的T3减小，这样可以进一步延长充电时间，以进一步提高像素单元的充电率。
在一些实施例中，电平转换模块102包括：电平转换芯片；电平转换芯片具有逻辑电平信号输入端和时钟信号输出端；逻辑电平信号输入端与时序控制芯片连接，时钟信号输出端与调节模块103连接。
需要说明的是，在实际应用中，电平转换模块102可以由电平转换芯片(levelshift，LS)构成，电平转换芯片的逻辑电平信号输入端可以与时序控制芯片T-con连接，时序控制信号T-con可以提供数字信号形式的逻辑电平信号。电平转换芯片可以将数字信号形式的逻辑电平信号转换为模拟信号形式的第一时钟信号(高电平信号VGL或低电平信号VGL)。电平转换芯片的时钟信号输出端可以与调节模块103连接，并向调节模块103输入第一时钟信号。调节模块103以将接收的第一时钟信号调整为第二时钟信号，并提供给移位寄存器101接收，从而控制移位寄存器101中的晶体管等器件的开启或关闭，进而输出具有较小的下降沿时间的栅极驱动信号，驱动像素单元中的发光器件发光，实现显示功能，并延长充电时间，保证较高的充电率。可以理解的是，电平转换模102块除了包括上述的电平转换芯片，还可以包括其他的逻辑电路，其实现原理与相关技术中的电平转换原理相同，在此不再赘述。
在一些实施例中，调节模块103包括：电感；电感的一端与电平转换芯片的时钟信号输出端连接，另一端与移位寄存模块101的时钟信号端连接。
需要说明的是，调节模块103可以由电感构成，利用电感的电感效应，对电平转换芯片输出的第一时钟信号进行过驱动处理，将第一时钟信号调整为第二时钟信号，其中第二时钟信号的下降沿时间小于第一时钟信号的下降沿时间，这样可以避免由于信号的衰减、延迟、形变带来的错充等画质不良，并且，由于第二时钟信号的下降沿时间小于第一时钟信号的下降沿时间，且第二时钟信号的下降延时间与GOE时间相等，这样可以实现较小的GOE时间，从而可以延长充电时间，提高像素单元的充电率。可以理解的是，调节模块103除了包括上述的电感，还可以包括其他的逻辑电路，其实现原理与相关技术中的过驱动处理原理相同，在此不再赘述。
在一些实施例中，电感的电感量为50微亨至100微亨。
需要说明的是，在实际应用中，电感的电感量可以为50微亨至100微亨，可以根据第二时钟信号的下降沿时间的大小，来选择具有合理电感量的电感。例如，在本公开实施例中，电感的电感量具体可以为50微亨，第二时钟信号的下降沿时间为0.99微妙(μs)，明显小于第一时钟信号的下降沿时间1.41μs，这样，充电时间可以增加0.42μs，因此可以延长充电时间，提高像素单元的充电率。并且在下降沿时间的前半程，栅极驱动信号电压维持较高电压，利于像素单元充电，下降沿时间的后半程，栅极驱动信号电压可以迅速拉到VGL电压，关闭像素单元中的晶体管，防止错充。
在一些实施例中，图5为本公开实施例提供的一种移位寄存器的电路结构示意图，如图5所示，该移位寄存器包括：输入子电路1、输出子电路2、上拉复位子电路3，输出复位子电路4；输入子电路1被配置为响应于信号输入端INPUT所输入的输入信号，并通过输入信号给上拉节点PU进行充电；上拉节点PU为输入子电路1、输出子电路2和上拉复位子电路3之间的节点；输出子电路2被配置为响应于上拉节点PU的电位，将栅极驱动信号通过信号输出端OUTPUT输出；上拉复位子电路3被配置为响应于上拉复位信号端RESET_PU输出的上拉复位信号，通过低电平信号将上拉节点PU进行复位；输出复位子电路4被配置为响应于输出复位信号端RESET_OUTPUT输出的输出复位信号，通过低电平信号将信号输出端OUTPUT进行复位。
具体地，输入子电路1包括第一晶体管M1；第一晶体管M1的栅极和源极连接输入信号端INPUT，漏极连接上拉节点PU；输出子电路2包括第二晶体管M2和存储电容C；第二晶体管M的栅极连接上拉节点PU，源极连接时钟信号端CLK，漏极连接输出信号端OUTPUT；存储电容C的第一极连接上拉节点PU，第二极连接输出信号端OUTPUT；上拉复位子电路3包括第三晶体管M3；第三晶体管M3的栅极连接上拉复位信号端RESET_PU，源极连接低电平信号端VGL，漏极连接上拉节点PU；输出复位子电路4包括第四晶体管M4；第四晶体管M4的栅极连接输出复位信号端RESET_OUTPUT，源极连接低电平信号端，漏极连接信号输出端OUTPUT。可以理解的是，本公开实施例提供的栅极驱动电路除了包括上述的各个子电路，还可以包括下拉子电路、下拉控制子电路，降噪子电路等电路结构，其可以采用相关技术中的电路结构构成，并且实现原理与相关技术中的实现原理相同，在此不再赘述。
在输入阶段，信号输入端INPUT写入高电平信号，第一晶体管M1打开，通过高电平信号拉高上拉节点PU的电位，并对存储电容C进行充电。
在输出阶段，由于在输入阶段上拉节点PU的电位被拉高，第二晶体管M2打开，将栅极驱动信号通过信号输出端OUTPUT输出至与移位寄存器101连接的栅线。
在复位阶段，上拉复位信号端RESET_PU输入高电平信号，第三晶体管M3打开通过低电平信号端VGL输入的低电平信号拉低上拉节点PU的电位。输出复位信号端RESET_OUTPUT输入高电平信号，第四晶体管M4打开，通过低电平信号端VGL输入的低电平信号拉低信号输出端OUTPUT的输出。至此完成上拉节点PU和信号输出端OUTPUT的复位。
在一些实施例中，该栅极驱动电路还包括N条时钟信号线；每个移位寄存器连接一条移时钟信号线；相邻设置的N个移位寄存器分别连接不同的N条时钟信号线。第M级移位寄存器的信号输出端连接第M+P级移位寄存器的信号输入端、第M-Q级移位寄存器的上拉复位信号端以及第M-P级移位寄存器的输出复位信号端；N、M、P、Q均为正整数，且M、P、Q均大于1且小于N。
在此需要说明的是，在本公开实施例中以6条时钟信号线，即CLK1至CLK6，6个移位寄存器，即GOA1至GOA6，并且第二时钟信号的占空比为50％为例进行说明。图6为本公开实施例提供的一种栅极驱动电路的结构示意图，如图6所示，相邻设置的6个移位寄存器分别连接不同的6条时钟信号线，第二时钟信号的占空比为50％，每条时钟信号线可以同时为相隔三级的移位寄存器提供第二时钟信号，第一级移位寄存器GOA1至第三级移位寄存器GOA3的信号输出端OUTPUT分别对应连接第四级移位寄存器GOA4至第六级移位寄存器GOA6的信号输入端INPUT，第四级移位寄存器GOA4至第六移位寄存器GOA6的信号输出端OUTPUT分别对应连接第一级移位寄存器GOA1至第三级移位寄存器GOA3的上拉复位信号端RESET_PU和输出复位信号端RESET_OUTPUT。这样，可以将第一级移位寄存器GOA1至第三级移位寄存器GOA3的输出信号用作第四级移位寄存器GOA4至第六移位寄存器GOA6的输入信号，从而实现栅极驱动信号的移位寄存器功能。同时，可以利用第四级移位寄存器GOA4至第六移位寄存器GOA6的输出信号用作第一级移位寄存器GOA1至第三级移位寄存器GOA3的上拉复位信号和输出复位信号，从而实现各个移位寄存器中上拉节点PU和信号输出端OUTPUT的复位，以防止信号错充，造成显示不良。
在一些实施例中，栅极驱动电路还包括：帧开启信号线STV；第一级至第P级移位寄存器的信号输入端均与帧开启信号线STV连接。
需要说明的是，在栅极驱动电路中，排列在前的移位寄存器的输出信号可以用作排列在后的移位寄存器的输入信号，这样帧开启信号线STV提供的帧开启信号可以为排列在前的移位寄存器提供输入信号，保证排列在前的移位寄存器正常工作。可以理解的是，该栅极驱动电路还可以包括初始帧开启信号线STV0，初始帧开启信号线STV0可以连接各个移位寄存器，在各个移位寄存器第一次开始工作时，将各个移位寄存器中的上拉节点PU和信号输出端OUTUT进行初始化，保证干扰各个移位寄存器的正常工作时信号的输入。
实施例二
本公开实施例提供了一种显示装置，该显示装置包括如上述实施例提供的栅极驱动电路。该显示装置可以为手机、平板电脑、笔记本电脑、智能电视等终端设备，其实现原理与上述实施例提供的栅极驱动电路的实现原理相同，在此不再赘述。
本公开实施例提供的显示装置中，栅极驱动电路的电平转换模块可以根据预设时序，将逻辑电平转换为第一时钟信号，第一时钟信号具有一定的下降沿时间，调整模块可以将第一时钟信号调整为第二时钟信号，第二时钟信号具有一定的下降沿时间，其中，第二时钟信号的下降沿时间小于第一时钟信号的下降沿时间，经过调节模块输出的第二时钟信号可以输出至移位寄存器的时钟信号端，使得移位寄存器输出的栅极驱动信号同样具有较小的下降沿时间，这样可以使得移位寄存器接收到具有较小的下降沿时间的第二时钟信号以及像素单元中的像素电路接收到具有较小的下降沿时间的栅极驱动信号后，其中的晶体管等器件立即关闭，实现信号的快速传输，从而可以避免由于信号的衰减、延迟、形变带来的错充等画质不良，并且，由于第二时钟信号的下降沿时间小于第一时钟信号的下降沿时间，且第二时钟信号的下降延时间与GOE时间相等，这样可以实现较小的GOE时间从而可以延长充电时间，提高像素单元的充电率。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (10)

1.一种栅极驱动电路，包括级联的多个移位寄存器；其特征在于，还包括：电平转换模块和调节模块；
所述电平转换模块被配置为根据预设时序，将逻辑电平信号转换为第一时钟信号；
所述调节模块被配置为将所述第一时钟信号调整为第二时钟信号，并输出至移位寄存器的时钟信号端；其中，所述第二时钟信号的下降沿时间小于所述第一时钟信号的下降沿时间。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述第二时钟信号的上升沿时间小于所述第一时钟信号的上升沿时间。
3.根据权利要求1所述的栅极驱动电路，其特征在于，所述电平转换模块包括：电平转换芯片；所述电平转换芯片具有逻辑电平信号输入端和时钟信号输出端；
所述逻辑电平信号输入端与时序控制芯片连接，时钟信号输出端与所述调节模块连接。
4.根据权利要求3所述的栅极驱动电路，其特征在于，所述调节模块包括：电感；
所述电感的一端与所述电平转换芯片的所述时钟信号输出端连接，另一端与所述移位寄存模块的时钟信号端连接。
5.根据权利要求4所述的栅极驱动电路，其特征在于，所述电感的电感量为50微亨至100微亨。
6.根据权利要求4所述的栅极驱动电路，其特征在于，所述移位寄存器包括：输入子电路、输出子电路、上拉复位子电路，输出复位子电路；
所述输入子电路被配置为响应于信号输入端所输入的输入信号，并通过输入信号给上拉节点进行充电；所述上拉节点为所述输入子电路、所述输出子电路和所述上拉复位子电路之间的节点；
所述输出子电路被配置为响应于所述上拉节点的电位，将栅极驱动信号通过信号输出端输出；
所述上拉复位子电路被配置为响应于上拉复位信号端输出的上拉复位信号，通过非工作电平信号将上拉节点进行复位；
所述输出复位子电路被配置为响应于输出复位信号端输出的输出复位信号，通过非工作电平信号将信号输出端进行复位。
7.根据权利要求6所述的栅极驱动电路，其特征在于，所述输入子电路包括第一晶体管；所述第一晶体管的控制极和第一极连接所述输入信号端，第二极连接所述上拉节点；
所述输出子电路包括第二晶体管和存储电容；所述第二晶体管的控制极连接所述上拉节点，第一极连接所述时钟信号端，第二极连接所述输出信号端；所述存储电容的第一极连接所述上拉节点，第二极连接所述输出信号端；
所述上拉复位子电路包括第三晶体管；所述第三晶体管的控制极连接上拉复位信号端，第一极连接非工作电平信号端，第二极连接所述上拉节点；
所述输出复位子电路包括第四晶体管；所述第四晶体管的控制极连接输出复位信号端，第一极连接非工作电平信号端，第二极连接所述信号输出端。
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括N条时钟信号线；每个所述移位寄存器连接一条移时钟信号线；相邻设置的N个移位寄存器分别连接不同的所述N条时钟信号线；
第M级移位寄存器的信号输出端连接第M+P级移位寄存器的信号输入端、第M-Q级移位寄存器的上拉复位信号端以及第M-P级移位寄存器的输出复位信号端；N、M、P、Q均为正整数，且M、P、Q均大于1且小于N。
9.根据权利要求8所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括：帧开启信号线；
第一级至第P级所述移位寄存器的所述信号输入端均与所述帧开启信号线连接。
10.一种显示装置，其特征在于，包括如权利要求1-9任一项所述的栅极驱动电路。
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