CN115331644A - 栅极驱动电路及其驱动方法、显示装置 - Google Patents

栅极驱动电路及其驱动方法、显示装置 Download PDF

Info

Publication number
CN115331644A
CN115331644A CN202211053168.XA CN202211053168A CN115331644A CN 115331644 A CN115331644 A CN 115331644A CN 202211053168 A CN202211053168 A CN 202211053168A CN 115331644 A CN115331644 A CN 115331644A
Authority
CN
China
Prior art keywords
transistor
electrode
gate
signal
control electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211053168.XA
Other languages
English (en)
Inventor
江尚洪
李大超
范龙飞
马瑶希
卢鹏程
杨盛际
陈小川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Yunnan Chuangshijie Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Yunnan Chuangshijie Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Yunnan Chuangshijie Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN202211053168.XA priority Critical patent/CN115331644A/zh
Publication of CN115331644A publication Critical patent/CN115331644A/zh
Priority to PCT/CN2023/110251 priority patent/WO2024045983A1/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

本公开提供一种栅极驱动电路及其驱动方法、显示装置，属于显示技术领域，其可解决现有的栅极驱动电路中的薄膜晶体管的尺寸较大，不利于显示产品的窄边框的问题。本公开的栅极驱动电路包括：级联的多个移位寄存器和缓冲器；移位寄存器被配置为根据预设扫描时序，逐级输出第一栅极扫描信号；缓冲器被配置为对第一栅极扫描信号进行多次波形翻转，以将第一栅极扫描信号转换为第二栅极扫描信号；第二栅极扫描信号的下降沿时间小于第一栅极扫描信号的下降沿时间。

Description

栅极驱动电路及其驱动方法、显示装置
技术领域
本公开属于显示技术领域，具体涉及一种栅极驱动电路及其驱动方法、显示装置。
背景技术
随着显示行业的不断发展，液晶显示产品以其低成本、窄边框、轻薄化等优势受到了更多的关注，在此背景下阵列基板栅极驱动技术(Gate Driver on Array，GOA)应运而生。
发明内容
本公开旨在至少解决现有技术中存在的技术问题之一，提供了一种栅极驱动电路及其驱动方法、显示装置。
第一方面，本公开实施例提供了一种栅极驱动电路，其中，所述栅极驱动电路包括：级联的多个移位寄存器和缓冲器；
所述移位寄存器被配置为根据预设扫描时序，逐级输出第一栅极扫描信号；
所述缓冲器被配置为对所述第一栅极扫描信号进行多次波形翻转，以将所述第一栅极扫描信号转换为第二栅极扫描信号；所述第二栅极扫描信号的下降沿时间小于所述第一栅极扫描信号的下降沿时间。
可选地，所述第二栅极扫描信号的上升沿时间小于所述第一栅极扫描信号的上升沿时间。
可选地，所述移位寄存器包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一存储电容、第二存储电容；
所述第一晶体管的控制极连接第一时钟信号端，第一极连接第一信号输入端，第二极连接第一节点；所述第一节点为所述第一晶体管的第二极、所述第二晶体管的第一极、所述第四晶体管的控制极和所述第八晶体管的第一极的连接点；
所述第二晶体管的控制极连接第二时钟信号端，第一极连接所述第一节点，第二极连接所述第三晶体管的第一极；
所述第三晶体管的控制极连接第二节点，第一极连接第一电平信号端，第二极连接所述第二晶体管的第二极；所述第二节点为所述第三晶体管的控制极、所述第四晶体管的第二极、所述第五晶体管的第二极、所述第六晶体管的控制极和所述第一存储电容的第一极板的连接点；
所述第四晶体管的控制极所述第一节点，第一极连接第一时钟信号端，第二极连接第二节点；
所述第五晶体管的控制极连接第一时钟信号端，第一极连接第二电平信号端，第二极连接第二节点；
所述第六晶体管的控制极连接第二节点，第一极连接第一电平信号端和第一存储电容的第二极板，第二极连接第一栅极扫描信号输出端；
所述第七晶体管的控制连接第三节点，第一极连接第二时钟信号端，第二极连接第一栅极扫描信号端和所述第二存储电容的第二极板；所述第三节点为所述第七晶体管的控制极、所述第八晶体管的第二极和所述第二存储电容的第一极板的连接点；
所述第八晶体管的控制极连接第二电平信号端，第一极连接第一节点，第二极连接第三节点；
第一存储电容的第一极板连接第二节点，第二极板连接第一电平信号端和所述第六晶体管的第一极；
第二存储电容的第一极板连接第三节点，第二极板连接第一栅极扫描信号输出端和所述第七晶体管的第二极。
可选地，所述缓冲器包括：级联的偶数个反相器；
所述反相器被配置为对所述第一栅极扫描信号进行一次波形翻转。
可选地，所述缓冲器包括：第一反相器和第二反相器；所述第一反相器包括：第九晶体管和第十晶体管；所述第二反向其包括：第十一晶体管和第十二晶体管；所述第九晶体管和所述第十晶体管的极性相反；所述第十一晶体管和所述第十二晶体管的极性相反；
所述第九晶体管的控制极连接所述移位寄存器的第一栅极扫描信号输出端，第一极连接第一电源电压端，第二极连接所述第十一晶体管的控制极和所述第十二晶体管的控制极；
所述第十晶体管的控制极连接所述移位寄存器的第一栅极扫描信号输出端，第一极连接第二电源电压端，第二极连接所述第十一晶体管的控制极和所述第十二晶体管的控制极；
所述第十一晶体管的控制极连接所述第九晶体管的第二极的第二极和所述第十晶体管的第二极，第一极连接第一电源电压端，第二极连接第二栅极扫描信号输出端；
所述第十二晶体管的控制极连接所述第九晶体管的第二极的第二极和所述第十晶体管的第二极，第一极连接第二电源电压端，第二极连接第二栅极扫描信号输出端。
可选地，所述栅极驱动电路还包括：电平转换器；
所述电平转换器被配置为根据预设时序，向所述移位寄存器提供第一电平信号和第二电平信号；所述第一电平信号和所述第二电平信号的极性相反。
可选地，所述电平转换器包括：第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管和第十八晶体管；
所述第十三晶体管的控制极连接第二信号输入端，第一极连接第一电源电压端，第二极连接所述第十五晶体管的控制极和所述第十六晶体管的第二极；
所述第十四晶体管的控制极连接第二信号输入端，第一极连接第一电源电压端，第二极连接所述第十七晶体管的第二极和所述第十八晶体管的控制极；
所述第十五晶体管的控制极连接所述第十三晶体管的第二极和所述第十六晶体管的第二极，第一极连接第一电源电压端，第二极连接所述第一信号输入端；
所述第十六晶体管的控制极连接第二信号输入端，第一极连接第二电源电压端，第二极连接所述第十三晶体管的第二极和所述第十五晶体管的控制极；
所述第十七晶体管的控制极连接第十八晶体管的第二极和所述第十五晶体管的第二极，第一极连接第二电源电压端，第二极连接所述第十四晶体管的第二极和所述第十八晶体管的控制极；
所述第十八晶体管的控制极连接所述第十四晶体管的第二极和所述第十七晶体管的第二极，第一极连接第二电源电压端，第二极连接所述第一信号输入端。
第二方面，本公开实施例提供了一种显示装置，其中，所述显示装置，包括如上述提供的栅极驱动电路。
第三方面，本公开实施例提供了一种栅极驱动电路的驱动方法，其中，所述栅极驱动电路的驱动方法包括：
利用移位寄存器根据预设扫描时序，逐级输出第一栅极扫描信号；
利用缓冲器对所述第一栅极扫描信号进行多次波形翻转，以将所述第一栅极扫描信号转换为第二栅极扫描信号；所述第二栅极扫描信号的上升沿时间小于所述第一栅极扫描信号的上升沿时间。
可选地，所述第二栅极扫描信号的下降沿时间小于所述第一栅极扫描信号的下降沿时间。
可选地，根据预设扫描时序，逐级输出第一栅极扫描信号，之前还包括：
利用电平转换器根据预设时序，向所述移位寄存器提供第一电平信号和第二电平信号；所述第一电平信号和所述第二电平信号的极性相反。
附图说明
图1为本公开实施例提供的一种栅极驱动电路的结构示意图。
图2为本公开试试提供的栅极驱动电路中的移位寄存器的电路结构示意图。
图3为图2所示移位寄存器的时序图。
图4为本公开实施例提供的栅极驱动电路中的缓冲器的电路结构示意图。
图5为本公开实施例提供的栅极驱动电路中的反相器的时序图。
图6为一种示例性的栅极驱动电路输出的栅极扫描信号的仿真示意图。
图7为本公开实施例提供的栅极驱动电路输出的栅极扫描信号的仿真图。
图8为本公开实施例提供的栅极驱动电路中的电平转换器的电路结构图。
图9为本公开实施例提供的一种栅极驱动电路的驱动方法的流程示意图。
具体实施方式
为使本领域技术人员更好地理解本公开的技术方案，下面结合附图和具体实施方式对本公开作进一步详细描述。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在此需要说明的是，本公开实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本公开实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用P型晶体管时，第一极为P型晶体管的源极，第二极为P型晶体管的漏极，栅极输入低电平时，源漏极导通，N型晶体管相反。可以想到的是采用N型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本公开实施例的保护范围内的。其中，在本公开实施例中以所采用晶体管为P型晶体管时，第一电平信号以为非工作电平信号，即为高电平信号，第二电平信号可以为工作电平信号，即为低电平信号；相应的第一电平信号端为高电平信号端，第二电平信号端为低电平信号端。
通常显示面板包括多条栅线和多条数据线，栅线和数据线交叉设置限定出多个像素区，每个像素区均设置有像素单元。其中，以各栅线的延伸方向为行方向，各数据线的延伸方向为列方向为例对显示面板的结构进行说明。在驱动显示面板进行显示时，可以根据待显示画面，逐行给栅线写入栅极扫描信号，同时给各数据线写入数据电压信号，以使显示面板中的像素单元逐行被点亮。其中，栅极扫描信号由栅极驱动电路提供，数据电压信号由源极驱动电路提供；在相关技术中可以将栅极驱动电路集成在栅极驱动芯片中，将源极驱动电路集成在源极驱动芯片中；而目前为了较少芯片数量，以及实现窄边框或者无边框，提供了一种将栅极驱动电路集成在阵列基板上(Gate On Array；GOA)的技术；其中，栅极驱动电路包括集成在阵列基板上、多个级联的移位寄存器，每个移位寄存器与栅线一一对应连接，用于为与之连接的栅线提供栅极扫描信号。
在显示产品中，栅极驱动电路可以设置于显示面板的非显示区中，然而目前的栅极驱动电路中的驱动能力有限，为了能够驱动更大的负载，栅极驱动电路中的薄膜晶体管的宽长比需要设置的较大，导致薄膜晶体管所占用的面积增大，这样显示面板的非显示区的面积较大，不利于显示产品的窄边框。
同时，在当前电子设计行业中，芯片最常见的供电电压是5伏(V)和3.3V，低功耗的芯片电压甚至更低，其并不能提高负值电压。但是，对于栅极驱动电路所驱动的一部分像素电路，为降低功耗或让其开关特性更灵敏，往往需要负值电压，例如，低电平电压为-2V。当供电电压不同的芯片进行通信时，相互之间电平不匹配就会影响通信质量，造成通信失败，甚至会损伤芯片。
为了至少解决上述的技术问题之一，本公开实施例提供了一种栅极驱动电路及其驱动方法、显示装置，下面将结合附图和具体实施方式，对本公开实施例提供的栅极驱动电路及其驱动方法、显示装置进行进一步详细描述。
图1为本公开实施例提供的一种栅极驱动电路的结构示意图，如图1所示，该栅极驱动电路包括：级联的多个移位寄存器101和缓冲器102；移位寄存器101被配置为根据预设扫描时序，逐级输出第一栅极扫描信号；缓冲器102被配置为对第一栅极扫描信号进行多次波形翻转，以将第一栅极扫描信号转换为第二栅极扫描信号；第二栅极扫描信号的上升沿时间小于第一栅极扫描信号的上升沿时间。
本公开实施例提供的栅极驱动电路中，移位寄存器101可以根据预设时序，逐级输出第一栅极扫描信号，缓冲器102可以对第一栅极扫描信号进行多次波形翻转，以将第一栅极扫描信号转换为第二栅极扫描信号，其中，第二栅极扫描信号的下降沿时间小于第一栅极扫描信号的下降沿时间，这样，可以延长栅极扫描信号的有效工作时间，保证显示区中的像素单元的充电时间，提高栅极驱动电路的驱动能力。同时，栅极驱动电路中可以不必采用较大宽长比的薄膜晶体管，因此可以减小薄膜晶体管的尺寸，减少栅极驱动电路所占用的面积，从而有利于显示产品的窄边框化，进而提高显示产品的屏占比，提高用户使用体验。
在一些实施例中，第二栅极扫描信号的上升沿时间小于第一栅极扫描信号的上升沿时间。
缓冲器102输出的第二栅极扫描信号的上升沿时间小于第一栅极扫描信号的上升沿时间，这样，可以进一步延长栅极扫描信号的有效工作时间，保证显示区中的像素单元的充电时间，提高栅极驱动电路的驱动能力。同时，栅极驱动电路中可以不必采用较大宽长比的薄膜晶体管，因此可以减小薄膜晶体管的尺寸，减少栅极驱动电路所占用的面积，从而有利于显示产品的窄边框化，进而提高显示产品的屏占比，提高用户使用体验。
图2为本公开试试提供的栅极驱动电路中的移位寄存器的电路结构示意图，如图2所示，移位寄存器包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第一存储电容C1、第二存储电容C2。
具体地，第一晶体管T1的栅极连接第一时钟信号端SCK1，源极连接第一信号输入端SIN，漏极连接第一节点N1；第一节点N1为第一晶体管T1的漏极、第二晶体管T2的源极、第四晶体管T4的栅极和第八晶体管T8的源极的连接点。
第二晶体管T2的栅极连接第二时钟信号端SCK2，源极连接第一节点N1，漏极连接第三晶体管T3的源极。
第三晶体管T3的栅极连接第二节点N2，源极连接高电平信号端VGH，漏极连接第二晶体管T2的漏极；第二节点N2为第三晶体管T3的栅极、第四晶体管T4的漏极、第五晶体管T5的漏极、第六晶体管T6的栅极和第一存储电容C1的源极板的连接点。
第四晶体管T4的栅极第一节点N1，源极连接第一时钟信号端SCK1，漏极连接第二节点N2。
第五晶体管T5的栅极连接第一时钟信号端SCK1，源极连接低电平信号端VGL，漏极连接第二节点N2。
第六晶体管T6的栅极连接第二节点N2，源极连接高电平信号端VGH和第一存储电容C1的漏极板，漏极连接第一栅极扫描信号输出端OUT1。
第七晶体管T7的控制连接第三节点N3，源极连接第二时钟信号端SCK2，漏极连接第一栅极扫描信号端和第二存储电容C2的漏极板；第三节点N3为第七晶体管T7的栅极、第八晶体管T8的漏极和第二存储电容C2的源极板的连接点。
第八晶体管T8的栅极连接低电平信号端VGL，源极连接第一节点N1，漏极连接第三节点N3。
第一存储电容C1的第一极板连接第二节点N2，漏极板连接高电平信号端VGH和第六晶体管T6的源极。
第二存储电容C2的第一极板连接第三节点N3，漏极板连接第一栅极扫描信号输出端和第七晶体管T7的漏极。
在此需要说明的是，移位寄存器101中的各个晶体管可以均为P型晶体管，当P型晶体管的栅极输入低电平信号时，源极和漏极导通。图3为图2所示移位寄存器的时序图，下面将结合时序图对本公开实施例提供的栅极驱动电路中的移位寄存器的工作原理进行进一步详细描述。
第一阶段：第一信号输入端SIN输入低电平信号，第一时钟信号端SCK1的第一时钟信号为低电平信号，第二时钟信号端SCK2的第二时钟信号为高电平信号，此时，第一晶体管T1被导通，第四晶体管T4的源极被传输低电平信号，第一信号输入端SIN的低电平信号通过第一晶体管T1，并控制第四晶体管T4导通，第四晶体管T4的源极的低电平信号流经第一存储电容C1(充电)和第六晶体管T6的栅极，此时第六晶体管T6被打开，高电平信号端VGH的高电平信号传输到第一栅极扫描信号端OUT1。与此同时，低电平信号端VGL一直保持低电平，第一晶体管T1一直被打开，此时，第一信号输入端SIN的低电平信号流经第一晶体管T1，并流经第一晶体管T1，到达第七晶体管T7的栅极及第二存储电容C2，为第二存储电容C2充电并打开第七晶体管T7，此时，第二时钟信号端SCK2的高电平信号，经过第七晶体管T7传到第一栅极扫描信号端OUT1。因为第二时钟信号端SCK2的高电平信号与高电平信号端VGH的高电平数值相同，所以，OUT1＝VGH＝SCK2。
第二阶段：第二时钟信号端SCK2的信号为低电平信号，第一时钟信号端SCK1与第一信号输入端SIN的信号为高电平信号，第一存储电容C1、第二存储电容C2保持低电平信号，第八晶体管T8常开，此时，第三晶体管T3、第四晶体管T4、第六晶体管T6、第七晶体管T7被两存储电容导通，第二晶体管T2在第二时钟信号端SCK2的作用下被导通，而第一晶体管T1、第五晶体管T5被截止，因此，第一时钟信号端SCK1的高信号流经第四晶体管T4为第一存储电容C1(高电平)充电并关闭第六晶体管T6、第三晶体管T3，第二时钟信号端SCK2的低电平信号流经第七晶体管T7，输出至第一栅极扫描信号端OUT1，因此，OUT1＝SCK2。
第三阶段：(1)第一时钟信号端SCK1的信号为低电平信号，第一信号输入端SIN、第二时钟信号端SCK2的信号为高电平信号，此时，第一晶体管T1、第五晶体管T5被导通、低电平信号端VGL的低电平信号流经第五晶体管T5为第一存储电容C1(低电平)充电并打开第六晶体管T6、第三晶体管T3，高电平信号端VGH的高电平信号流经第六晶体管T6，输出至第一栅极扫描信号端OUT1。第二时钟信号端SCK2的高电平信号将第二晶体管T2关闭，第一信号输入端SIN的高电平流经第一晶体管T1将第四晶体管T4关闭，并经过第八晶体管T8将第二存储电容C2(高电平)充电与关闭第七晶体管T7，第二时钟信号端SCK2的高电平无法输出。(2)第二时钟信号端SCK2的信号为低电平信号，第一信号输入端SIN、第一时钟信号端SCK1的信号为高电平信号，此时，第二晶体管T2被打开，第六晶体管T6、第三晶体管T3在第一存储电容C1的低电平信号作用下被打开，高电平信号端VGH的高电平信号流经第六晶体管T6输出至第一栅极扫描信号端OUT1，高电平信号端VGH的高电平信号流经第三晶体管T3、第二晶体管T2、第八晶体管T8为第二存储电容电容C2充电，并关闭第四晶体管T4、第七晶体管T7、第一晶体管T1、第五晶体管T5在第一时钟信号端SCK1的高电平信号作用下被关闭。所以，OUT1＝VGH。
图4为本公开实施例提供的栅极驱动电路中的缓冲器的电路结构示意图，如图4所示，缓冲器102包括：级联的偶数个反相器；反相器被配置为对第一栅极扫描信号进行一次波形翻转。
每个反相器可以对第一栅极扫描信号进行依次波形翻转，使得栅极扫描信号由高电平信号快速转换为低电平信号，或者由低电平信号快速转换为高电平信号，这样，可以减少栅极扫描信号的下降沿时间和上升沿时间，可以延长栅极扫描信号的有效工作时间，保证显示区中的像素单元的充电时间，提高栅极驱动电路的驱动能力。同时，栅极驱动电路中可以不必采用较大宽长比的薄膜晶体管，因此可以减小薄膜晶体管的尺寸，减少栅极驱动电路所占用的面积，从而有利于显示产品的窄边框化，进而提高显示产品的屏占比，提高用户使用体验。
具体地，如图4所示，缓冲器包括：第一反相器和第二反相器；第一反相器包括：第九晶体管T9和第十晶体管T10；第二反向其包括：第十一晶体管T11和第十二晶体管T12；第九晶体管T9和第十晶体管T10的极性相反；第十一晶体管T11和第十二晶体管T12的极性相反。
第九晶体管T9的栅极连接移位寄存器的第一栅极扫描信号输出端，源极连接第一电源电压端VDD，漏极连接第十一晶体管T11的栅极和第十二晶体管T12的栅极。
第十晶体管T10的栅极连接移位寄存器的第一栅极扫描信号输出端，源极连接第二电源电压端VSS，漏极连接第十一晶体管T11的栅极和第十二晶体管T12的栅极。
第十一晶体管T11的栅极连接第九晶体管T9的漏极和第十晶体管T10的漏极，源极连接第一电源电压端VDD，漏极连接第二栅极扫描信号输出端。
第十二晶体管T12的栅极连接第九晶体管T9的漏极和第十晶体管T10的漏极，源极连接第二电源电压端VSS，漏极连接第二栅极扫描信号输出端。
图5为本公开实施例提供的栅极驱动电路中的反相器的时序图，以第九晶体管T9和第十晶体管T10组成的第一反相器为例，第一信号输出端OUT1输入的信号为经过第一反相器之前的波形，OUT2信号为经过第一反相器后的波形(图中带箭头的可看作时间轴)，在Vth_N～3V的电压范围内(A点往左和D点往右的波形)N型晶体管的第十晶体管T10都是打开状态，因此输出第二电源电压端VSS的低电平信号；在-2V～Vth_P的电压范围内(B～C点间的波形)，N型晶体管的第九晶体管T9都是打开状态，因此输出第一电源电压端VDD的高电平信号，经过该形式的波形翻转，从而可以减小了上升沿时间和下降沿时间，同时最后一级的反相器输出的高电平是由第一电源电压端VDD提供，低电平信号由第二电源电压端VSS直接提供，故可提高带负载能力。(注：Vth_N和Vth_P分别为N型晶体管、N型晶体管阈值电压，为方便理解，可假设Vth_N＝0.8V，Vth_P＝-0.9V。)
假设负载为10kΩ，5pF，图6为一种示例性的栅极驱动电路输出的栅极扫描信号的仿真示意图，图7为本公开实施例提供的栅极驱动电路输出的栅极扫描信号的仿真示意图，如图6所示，该栅极驱动电路中的薄膜晶体管的宽长比为20um/2um，其输出的波形失真严重，无法满足驱动像素电路打开开关管的要求。如图7所示，该栅极驱动电路中的薄膜晶体管的宽长比同样为20um/2um，其输出的波形完整，下降沿时间由原来的895ns变为74ns，上升沿时间由原来的233ns变为100ns，输出信号用于驱动像素电路的开关晶体管，故上升沿和下降沿斜率越大，开关特性越好，故能将开关晶体管开关性能提升最少233％，大大提升了栅极驱动电路的驱动能力。
在一些实施例中，如图1所示，栅极驱动电路还包括：电平转换器103；电平转换器103被配置为根据预设时序，向移位寄存器101提供第一电平信号和第二电平信号；第一电平信号和第二电平信号的极性相反。
具体地，图8为本公开实施例提供的栅极驱动电路中的电平转换器的电路结构示意图，如图8所示，电平转换器103包括：第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16、第十七晶体管T17和第十八晶体管T18。
第十三晶体管T13的栅极连接第二信号输入端IN，源极连接第一电源电压端VDD，漏极连接第十五晶体管T15的栅极和第十六晶体管T16的漏极。
第十四晶体管T14的栅极连接第二信号输入端IN，源极连接第一电源电压端VDD，漏极连接第十七晶体管T17的漏极和第十八晶体管T18的栅极。
第十五晶体管T15的栅极连接第十三晶体管T13的漏极和第十六晶体管T16的漏极，源极连接第一电源电压端VDD，漏极连接第一信号输入端SIN。
第十六晶体管T16的栅极连接第二信号输入端IN，源极连接第二电源电压端VSS，漏极连接第十三晶体管T13的漏极和第十五晶体管T15的栅极。
第十七晶体管T17的栅极连接第十八晶体管T18的漏极和第十五晶体管T15的漏极，源极连接第二电源电压端VSS，漏极连接第十四晶体管T14的漏极和第十八晶体管T18的栅极。
第十八晶体管T18的栅极连接第十四晶体管T14的漏极和第十七晶体管T17的漏极，源极连接第二电源电压端VSS，漏极连接第一信号输入端SIN。
第一电源电压端VDD的电压可以为3V，第二电源电压端VSS的电压可以为-2V，时序信号由第二信号输入端IN输入，当输入的时序信号为高电平信号时，第十三晶体管T13、第十四晶体管T14关断，第十六晶体管T16打开，第二电源电压端VSS的电压经第十六晶体管T16打开第十五晶体管T15，第一电源电压端VDD的电压直接输出到移位寄存器101的第一信号输入端SIN；当输入的时序信号为低电平信号时，第十六晶体管T16关断，第十三晶体管T13、第十四晶体管T14打开，第一电源电压端VDD的电压流经第十三晶体管T13关断第十五晶体管T15，流经第十四晶体管T14打开第十八晶体管T18，第二电源电压端VSS的电压输出到移位寄存器101的第一信号输入端SIN，其中第十七晶体管T17的作用是可以输出与移位寄存器101的第一信号输入端SIN相反的时序的信号。
第二方面，本公开实施例提供了一种显示装置，该显示装置包括如上述任一实施例提供的栅极驱动电路，该显示装置可以为手机、平板电脑、笔记本电脑、智能电视等终端设备，其实现原理与上述实施例提供的栅极驱动电路的实现原理相同，在此不再赘述。
第三方面，本公开实施例提供了一种栅极驱动电路的驱动方法，图9为本公开实施例提供的一种栅极驱动电路的驱动方法的流程示意图，如图9所示，栅极驱动电路的驱动方法包括如下步骤S901至步骤S902。
S901，利用移位寄存器根据预设扫描时序，逐级输出第一栅极扫描信号。
S902，利用缓冲器对第一栅极扫描信号进行多次波形翻转，以将第一栅极扫描信号转换为第二栅极扫描信号；第二栅极扫描信号的上升沿时间小于第一栅极扫描信号的上升沿时间。
本公开实施例提供的栅极驱动电路的驱动方法中，可以利用移位寄存器101根据预设时序，逐级输出第一栅极扫描信号，之后可以利用缓冲器102对第一栅极扫描信号进行多次波形翻转，以将第一栅极扫描信号转换为第二栅极扫描信号，其中，第二栅极扫描信号的下降沿时间小于第一栅极扫描信号的下降沿时间，这样，可以延长栅极扫描信号的有效工作时间，保证显示区中的像素单元的充电时间，提高栅极驱动电路的驱动能力。同时，栅极驱动电路中可以不必采用较大宽长比的薄膜晶体管，因此可以减小薄膜晶体管的尺寸，减少栅极驱动电路所占用的面积，从而有利于显示产品的窄边框化，进而提高显示产品的屏占比，提高用户使用体验。
在一些实施例中，第二栅极扫描信号的下降沿时间小于第一栅极扫描信号的下降沿时间。
第二栅极扫描信号的上升沿时间小于第一栅极扫描信号的上升沿时间，这样，可以进一步延长栅极扫描信号的有效工作时间，保证显示区中的像素单元的充电时间，提高栅极驱动电路的驱动能力。同时，栅极驱动电路中可以不必采用较大宽长比的薄膜晶体管，因此可以减小薄膜晶体管的尺寸，减少栅极驱动电路所占用的面积，从而有利于显示产品的窄边框化，进而提高显示产品的屏占比，提高用户使用体验。
在一些实施例中，如图9所示，在步骤S901之前还包括：步骤S901a。
S901a，利用电平转换器根据预设时序，向移位寄存器提供第一电平信号和第二电平信号；第一电平信号和第二电平信号的极性相反。
在步骤S901a中，可以利用电平转换器为移位寄存器提供极性相反的第一电平信号和第二电平信号，例如3V和-2V，可以能实现电平转换，解决有的芯片不能产生负压或正压问题。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (11)

1.一种栅极驱动电路，其中，所述栅极驱动电路包括：级联的多个移位寄存器和缓冲器；
所述移位寄存器被配置为根据预设扫描时序，逐级输出第一栅极扫描信号；
所述缓冲器被配置为对所述第一栅极扫描信号进行多次波形翻转，以将所述第一栅极扫描信号转换为第二栅极扫描信号；所述第二栅极扫描信号的下降沿时间小于所述第一栅极扫描信号的下降沿时间。
2.根据权利要求1所述的栅极驱动电路，其中，所述第二栅极扫描信号的上升沿时间小于所述第一栅极扫描信号的上升沿时间。
3.根据权利要求2所述的栅极驱动电路，其中，所述移位寄存器包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一存储电容、第二存储电容；
所述第一晶体管的控制极连接第一时钟信号端，第一极连接第一信号输入端，第二极连接第一节点；所述第一节点为所述第一晶体管的第二极、所述第二晶体管的第一极、所述第四晶体管的控制极和所述第八晶体管的第一极的连接点；
所述第二晶体管的控制极连接第二时钟信号端，第一极连接所述第一节点，第二极连接所述第三晶体管的第一极；
所述第三晶体管的控制极连接第二节点，第一极连接第一电平信号端，第二极连接所述第二晶体管的第二极；所述第二节点为所述第三晶体管的控制极、所述第四晶体管的第二极、所述第五晶体管的第二极、所述第六晶体管的控制极和所述第一存储电容的第一极板的连接点；
所述第四晶体管的控制极所述第一节点，第一极连接第一时钟信号端，第二极连接第二节点；
所述第五晶体管的控制极连接第一时钟信号端，第一极连接第二电平信号端，第二极连接第二节点；
所述第六晶体管的控制极连接第二节点，第一极连接第一电平信号端和第一存储电容的第二极板，第二极连接第一栅极扫描信号输出端；
所述第七晶体管的控制连接第三节点，第一极连接第二时钟信号端，第二极连接第一栅极扫描信号端和所述第二存储电容的第二极板；所述第三节点为所述第七晶体管的控制极、所述第八晶体管的第二极和所述第二存储电容的第一极板的连接点；
所述第八晶体管的控制极连接第二电平信号端，第一极连接第一节点，第二极连接第三节点；
第一存储电容的第一极板连接第二节点，第二极板连接第一电平信号端和所述第六晶体管的第一极；
第二存储电容的第一极板连接第三节点，第二极板连接第一栅极扫描信号输出端和所述第七晶体管的第二极。
4.根据权利要求3所述的栅极驱动电路，其中，所述缓冲器包括：级联的偶数个反相器；
所述反相器被配置为对所述第一栅极扫描信号进行一次波形翻转。
5.根据权利要求4所述的栅极驱动电路，其中，所述缓冲器包括：第一反相器和第二反相器；所述第一反相器包括：第九晶体管和第十晶体管；所述第二反向其包括：第十一晶体管和第十二晶体管；所述第九晶体管和所述第十晶体管的极性相反；所述第十一晶体管和所述第十二晶体管的极性相反；
所述第九晶体管的控制极连接所述移位寄存器的第一栅极扫描信号输出端，第一极连接第一电源电压端，第二极连接所述第十一晶体管的控制极和所述第十二晶体管的控制极；
所述第十晶体管的控制极连接所述移位寄存器的第一栅极扫描信号输出端，第一极连接第二电源电压端，第二极连接所述第十一晶体管的控制极和所述第十二晶体管的控制极；
所述第十一晶体管的控制极连接所述第九晶体管的第二极的第二极和所述第十晶体管的第二极，第一极连接第一电源电压端，第二极连接第二栅极扫描信号输出端；
所述第十二晶体管的控制极连接所述第九晶体管的第二极的第二极和所述第十晶体管的第二极，第一极连接第二电源电压端，第二极连接第二栅极扫描信号输出端。
6.根据权利要求5所述的栅极驱动电路，其中，所述栅极驱动电路还包括：电平转换器；
所述电平转换器被配置为根据预设时序，向所述移位寄存器提供第一电平信号和第二电平信号；所述第一电平信号和所述第二电平信号的极性相反。
7.根据权利要求6所述的栅极驱动电路，其中，所述电平转换器包括：第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管和第十八晶体管；
所述第十三晶体管的控制极连接第二信号输入端，第一极连接第一电源电压端，第二极连接所述第十五晶体管的控制极和所述第十六晶体管的第二极；
所述第十四晶体管的控制极连接第二信号输入端，第一极连接第一电源电压端，第二极连接所述第十七晶体管的第二极和所述第十八晶体管的控制极；
所述第十五晶体管的控制极连接所述第十三晶体管的第二极和所述第十六晶体管的第二极，第一极连接第一电源电压端，第二极连接所述第一信号输入端；
所述第十六晶体管的控制极连接第二信号输入端，第一极连接第二电源电压端，第二极连接所述第十三晶体管的第二极和所述第十五晶体管的控制极；
所述第十七晶体管的控制极连接第十八晶体管的第二极和所述第十五晶体管的第二极，第一极连接第二电源电压端，第二极连接所述第十四晶体管的第二极和所述第十八晶体管的控制极；
所述第十八晶体管的控制极连接所述第十四晶体管的第二极和所述第十七晶体管的第二极，第一极连接第二电源电压端，第二极连接所述第一信号输入端。
8.一种显示装置，其中，所述显示装置，包括如权利要求1至7任一项所述的栅极驱动电路。
9.一种栅极驱动电路的驱动方法，其中，所述栅极驱动电路的驱动方法包括：
利用移位寄存器根据预设扫描时序，逐级输出第一栅极扫描信号；
利用缓冲器对所述第一栅极扫描信号进行多次波形翻转，以将所述第一栅极扫描信号转换为第二栅极扫描信号；所述第二栅极扫描信号的上升沿时间小于所述第一栅极扫描信号的上升沿时间。
10.根据权利要求9所述的栅极驱动电路的驱动方法，其中，所述第二栅极扫描信号的下降沿时间小于所述第一栅极扫描信号的下降沿时间。
11.根据权利要求10所述的栅极驱动电路的驱动方法，其中，根据预设扫描时序，逐级输出第一栅极扫描信号，之前还包括：
利用电平转换器根据预设时序，向所述移位寄存器提供第一电平信号和第二电平信号；所述第一电平信号和所述第二电平信号的极性相反。
CN202211053168.XA 2022-08-31 2022-08-31 栅极驱动电路及其驱动方法、显示装置 Pending CN115331644A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202211053168.XA CN115331644A (zh) 2022-08-31 2022-08-31 栅极驱动电路及其驱动方法、显示装置
PCT/CN2023/110251 WO2024045983A1 (zh) 2022-08-31 2023-07-31 栅极驱动电路及其驱动方法、显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211053168.XA CN115331644A (zh) 2022-08-31 2022-08-31 栅极驱动电路及其驱动方法、显示装置

Publications (1)

Publication Number Publication Date
CN115331644A true CN115331644A (zh) 2022-11-11

Family

ID=83927178

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211053168.XA Pending CN115331644A (zh) 2022-08-31 2022-08-31 栅极驱动电路及其驱动方法、显示装置

Country Status (2)

Country Link
CN (1) CN115331644A (zh)
WO (1) WO2024045983A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024045983A1 (zh) * 2022-08-31 2024-03-07 京东方科技集团股份有限公司 栅极驱动电路及其驱动方法、显示装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015232602A (ja) * 2014-06-09 2015-12-24 株式会社ジャパンディスプレイ 表示装置
CN204029332U (zh) * 2014-07-04 2014-12-17 京东方科技集团股份有限公司 发射电极扫描电路、阵列基板和显示装置
CN104795106B (zh) * 2015-04-14 2019-04-05 上海天马有机发光显示技术有限公司 移位寄存器及驱动方法、驱动电路、阵列基板和显示装置
CN106057117B (zh) * 2016-06-28 2019-11-12 厦门天马微电子有限公司 移位寄存单元、移位寄存器及显示面板
CN108320708B (zh) * 2018-05-10 2021-01-26 京东方科技集团股份有限公司 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置
CN113196368B (zh) * 2019-09-25 2023-05-23 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN111210754B (zh) * 2020-02-19 2022-08-19 京东方科技集团股份有限公司 一种移位寄存器及其驱动方法、栅极驱动电路
JP2021170092A (ja) * 2020-04-17 2021-10-28 シャープ株式会社 走査信号線駆動回路、それを備えた表示装置、および、走査信号線の駆動方法
CN111696469B (zh) * 2020-06-18 2022-09-23 昆山国显光电有限公司 移位寄存器、扫描电路和显示面板
CN111883083B (zh) * 2020-07-30 2021-11-09 惠科股份有限公司 一种栅极驱动电路和显示装置
CN115331644A (zh) * 2022-08-31 2022-11-11 京东方科技集团股份有限公司 栅极驱动电路及其驱动方法、显示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024045983A1 (zh) * 2022-08-31 2024-03-07 京东方科技集团股份有限公司 栅极驱动电路及其驱动方法、显示装置

Also Published As

Publication number Publication date
WO2024045983A1 (zh) 2024-03-07

Similar Documents

Publication Publication Date Title
CN108806611B (zh) 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
CN108346405B (zh) 移位寄存器单元、栅极驱动电路、显示面板及显示装置
US10283030B2 (en) Shift register, gate driver, display panel and driving method
CN100397446C (zh) 脉冲输出电路、移位寄存器和显示器件
CN104867438B (zh) 移位寄存器单元及其驱动方法、移位寄存器和显示装置
US11581051B2 (en) Shift register and driving method thereof, gate drive circuit, and display device
CN101937718B (zh) 双向移位寄存器
CN107958649B (zh) 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN107564459B (zh) 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
US11037502B2 (en) Shift register and driving method thereof, gate driving circuit, array substrate, and display device
CN107331418B (zh) 移位寄存器及其驱动方法、栅极驱动电路及显示装置
CN109243351B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN101609719B (zh) 显示装置的移位寄存器
CN103280200A (zh) 移位寄存器单元、栅极驱动电路与显示器件
CN106228927A (zh) 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN110111715B (zh) Goa电路及显示面板
CN105489189A (zh) 栅极驱动单元、栅极驱动电路及其驱动方法和显示装置
CN109166542B (zh) 移位寄存器单元及驱动方法、栅极驱动电路、显示装置
CN105551422A (zh) 一种移位寄存器、栅极驱动电路及显示面板
WO2022062415A1 (zh) 电荷共享电路、方法、显示驱动模组和显示装置
CN101593561B (zh) 液晶显示器
CN114038385B (zh) 栅极驱动器及显示装置
CN110689839B (zh) 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN106847159B (zh) 一种移位寄存器、栅极驱动电路及显示面板
CN109859701B (zh) 移位暂存器和栅极驱动电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination