JP2021170092A - 走査信号線駆動回路、それを備えた表示装置、および、走査信号線の駆動方法 - Google Patents

Abstract

【課題】ゲートバスラインの高速な充放電およびゲートバスラインの走査順序の切り替えが可能であって狭額縁化を図ることができる表示装置を実現する。【解決手段】ゲートドライバは、表示部の一方側に配置され奇数行目のゲートバスラインに対応する双安定回路によって構成されたシフト方向の切り替えが可能な第１シフトレジスタ４１１を含む第１ゲートドライバ４１０と、表示部の他方側に配置され偶数行目のゲートバスラインに対応する双安定回路によって構成されたシフト方向の切り替えが可能な第２シフトレジスタ４２１を含む第２ゲートドライバ４２０とによって構成される。各ゲートバスラインの両端の一方側には第１バッファ回路Ｂｕｆ１が設けられ、その他方側には第２および第３バッファ回路Ｂｕｆ２，Ｂｕｆ３が設けられる。【選択図】図１

Description

以下の開示は、表示装置に関し、更に詳しくは、表示装置の表示部に配設された走査信号線を駆動するための走査信号線駆動回路および走査信号線の駆動方法に関する。

従来より、複数本のソースバスライン（データ信号線）および複数本のゲートバスライン（走査信号線）を含む表示部を備えた液晶表示装置が知られている。そのような液晶表示装置において、ソースバスラインとゲートバスラインとの交差点には、画素を形成する画素形成部が設けられている。各画素形成部は、対応する交差点を通過するゲートバスラインにゲート端子が接続されるとともに当該交差点を通過するソースバスラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ（画素ＴＦＴ）や、画素電圧値を保持するための画素容量などを含んでいる。液晶表示装置には、また、ゲートバスラインを駆動するためのゲートドライバ（走査信号線駆動回路）とソースバスラインを駆動するためのソースドライバ（データ信号線駆動回路）とが設けられている。

画素電圧値を示すデータ信号はソースバスラインによって伝達される。しかしながら、各ソースバスラインは複数行分の画素電圧値を示すデータ信号を一時（同時）に伝達することができない。このため、表示部に設けられた複数個の画素形成部内の画素容量へのデータ信号の書き込み（充電）は１行ずつ順次に行われる。これを実現するために、各フレーム期間において、ゲートドライバは上記複数本のゲートバスラインを順次に選択する。

ところで、従来、ゲートドライバは、液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かった。しかしながら、近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。

上記モノリシックゲートライバとして、表示部を介して対向するように配置された第１ゲートドライバおよび第２ゲートドライバからなるモノリシックゲートドライバが知られている。このような構成においてゲートドライバから走査信号をゲートバスラインに与える方式として、図３３に示すように各ゲートバスラインの両端に走査信号を印加する両側入力方式と、図３４に示すように表示部におけるゲートバスラインの一端と他端に交互に走査信号を印加する片側入力方式（例えば奇数行目のゲートバスラインには第１ゲートドライバから走査信号を印加し偶数行目のゲートバスラインには第２ゲートドライバから走査信号を印加する方式）とが知られている。なお、図３３および図３４で符号ＵＣ１〜ＵＣ４を付した構成要素は、後述の単位回路である。図３４に示すような片側入力方式を採用する液晶表示装置は、例えば、日本の特開２０１４−７１４５１号公報に開示されている。

一般に、ゲートドライバは、それぞれが１つの双安定回路を含む複数の単位回路を縦続接続した構成を有している。各単位回路は、上記複数本のゲートバスラインのうちのいずれか１つに接続され、その接続されたゲートバスラインに走査信号を印加する。図３４に示す片側入力方式では、奇数行目のゲートバスラインには第１ゲートドライバ内の単位回路が接続され、偶数行目のゲートバスラインには第２ゲートドライバ内の単位回路が接続される。すなわち、上記複数本のゲートバスラインに接続される単位回路は、上記複数本のゲートバスラインの一端側と他端側とに交互に配置される。そこで、図３４に示すような片側入力方式のゲートドライバは、「インターレース配置方式」のゲートドライバと呼ばれる。

図３５は、両側入力方式が採用されているケースにおける第１ゲートドライバ９００の構成を示す概略回路図である。この第１ゲートドライバ９００は、シフトレジスタ９０１と出力バッファ部９０２とを含み、第１〜第４ゲートクロック信号ＧＣＫ１〜ＧＣＫ４からなる４相のクロック信号に基づき動作する。第２ゲートドライバの構成は、第１ゲートドライバ９００の構成と同様である。以下、表示部にはｉ本のゲートバスラインが配設されているものと仮定する。

シフトレジスタ９０１は、互いに縦続接続されたｉ個の双安定回路ＳＲ（１）〜ＳＲ（ｉ）を含み、スタートパルスを第１〜第４ゲートクロック信号ＧＣＫ１〜ＧＣＫ４に基づき初段の双安定回路ＳＲ（１）から最終段の双安定回路ＳＲ（ｉ）へと順次に転送するように構成されている。出力バッファ部９０２は、シフトレジスタ９０１を構成するｉ個の双安定回路ＳＲ（１）〜ＳＲ（ｉ）にそれぞれ対応するｉ個のバッファ回路Ｂｕｆｆ（１）〜Ｂｕｆｆ（ｉ）を含んでいる。ｉ個のバッファ回路Ｂｕｆｆ（１）〜Ｂｕｆｆ（ｉ）には第１〜第４ゲートクロック信号ＧＣＫ１〜ＧＣＫ４が循環的に対応する。ｉ個のバッファ回路Ｂｕｆｆ（１）〜Ｂｕｆｆ（ｉ）の出力端には、ｉ本のゲートバスラインＧＬ（１）〜ＧＬ（ｉ）がそれぞれ接続されている。各バッファ回路Ｂｕｆｆは、対応する双安定回路ＳＲの出力信号および対応するゲートクロック信号ＧＣＫを受け取り、これらの信号からゲートバスラインＧＬに印加すべき走査信号を生成する。例えば、ｎ番目のバッファ回路Ｂｕｆｆ（ｎ）は、ｎ段目の双安定回路ＳＲ（ｎ）の出力信号および第１ゲートクロック信号ＧＣＫ１から走査信号を生成し、当該走査信号をｎ行目のゲートバスラインＧＬ（ｎ）に印加する。

図３６は、上記第１ゲートドライバ９００において１本のゲートバスラインＧＬに対応する回路（単位回路）の構成を示す回路図である。なお、図３６に示す単位回路はｎ行目のゲートバスラインＧＬ（ｎ）に対応する単位回路であると仮定する。この単位回路は、シフトレジスタ９０１におけるｎ段目の双安定回路ＳＲ（ｎ）と出力バッファ部９０２におけるｎ番目のバッファ回路Ｂｕｆｆ（ｎ）とからなる。

なお、本明細書では、Ｎチャネル型の薄膜トランジスタ（ＴＦＴ）が用いられる例を挙げて説明する。これに関し、Ｎチャネル型トランジスタではドレインとソースのうち電位の高い方がドレインと呼ばれているが、本明細書の説明では、一方をドレイン，他方をソースと定義するので、ドレイン電位よりもソース電位の方が高くなることもある。

図３６に示すように、双安定回路ＳＲ（ｎ）は、２個のＮチャネル型の薄膜トランジスタＴＡ１，ＴＡ２を含む。薄膜トランジスタＴＡ１のドレイン端子は高レベル電源ラインＶＤＤに接続され、薄膜トランジスタＴＡ２のソース端子は低レベル電源ラインＶＳＳに接続され、薄膜トランジスタＴＡ１のソース端子と薄膜トランジスタＴＡ２のドレイン端子とは互いに接続されて出力端を構成する。以下、この出力端を含むノードを「状態ノード」という。薄膜トランジスタＴＡ１のゲート端子はセット端子Ｓに相当し、薄膜トランジスタＴＡ２のゲート端子はリセット端子Ｒに相当する。双安定回路ＳＲ（ｎ）は、状態ノードＮＡ（ｎ）に接続される容量（バッファ回路Ｂｕｆｆ（ｎ）内の薄膜トランジスタＴＢのゲート容量等により構成される、後述のブーストキャパシタＣｂｓｔ）に電荷を充電または放電することにより２つの状態のいずれかの状態となる。すなわち、薄膜トランジスタＴＡ１のゲート端子であるセット端子Ｓにアクティブな信号（ハイレベルの信号）が与えられると、双安定回路ＳＲ（ｎ）はセット状態（状態ノードＮＡ（ｎ）の電圧がハイレベルである状態）となり、薄膜トランジスタＴＡ２のゲート端子であるリセット端子Ｒにアクティブな信号（ハイレベルの信号）が与えられると、双安定回路ＳＲ（ｎ）はリセット状態（状態ノードＮＡ（ｎ）の電圧がローレベルである状態）となる。図３６に示す双安定回路ＳＲ（ｎ）については、セット端子Ｓは（ｎ−２）行目のゲートバスラインＧＬ（ｎ−２）に接続され、リセット端子Ｒは（ｎ＋３）行目のゲートバスラインＧＬ（ｎ＋３）に接続されている。なお、双安定回路ＳＲ（ｎ）がセット状態のときには、その出力端からアクティブな信号が出力されている。ここでのアクティブな信号とは、ハイレベルの信号である（後述のブースト動作により通常のハイレベルよりも高いレベルとなった信号も含む）。

図３６に示すように、バッファ回路Ｂｕｆｆ（ｎ）は、Ｎチャネル型の薄膜トランジスタであるバッファトランジスタＴＢと、ブーストキャパシタＣｂｓｔとを含む。バッファトランジスタＴＢのドレイン端子には、そのバッファ回路Ｂｕｆｆ（ｎ）に対応するゲートクロック信号である第１ゲートクロック信号ＧＣＫ１が与えられる。バッファトランジスタＴＢのゲート端子は、バッファ回路Ｂｕｆｆ（ｎ）の入力端に相当し、上記状態ノードＮＡ（ｎ）に接続されている。バッファトランジスタＴＢのソース端子は、バッファ回路Ｂｕｆｆ（ｎ）の出力端に相当し、ブーストキャパシタＣｂｓｔを介してバッファトランジスタＴＢのゲート端子に接続されるとともに、ｎ行目のゲートバスラインＧＬ（ｎ）に接続されている。

次に、インターレース配置方式のゲートドライバの構成について説明する。図３７は、ゲートバスラインＧＬ（１）〜ＧＬ（ｉ）の一端側および他端側にそれぞれ配置された第１ゲートドライバ９１０および第２ゲートドライバ９２０からなるインターレース配置方式のゲートドライバの構成を示す概略回路図である。このようなインターレース配置方式のゲートドライバが使用される液晶表示装置では、第１ゲートドライバ９１０に接続されるゲートバスラインＧＬと第２ゲートドライバ９２０に接続されるゲートバスラインＧＬとが表示部に交互に配置される形態となる。

このインターレース配置方式のゲートドライバも第１〜第４ゲートクロック信号ＧＣＫ１〜ＧＣＫ４からなる４相のクロック信号に基づき動作する。但し、第１ゲートドライバ９１０は、第１および第３ゲートクロック信号ＧＣＫ１，ＧＣＫ３に基づき動作し、第２ゲートドライバ９２０は、第２および第４ゲートクロック信号ＧＣＫ２，ＧＣＫ４に基づき動作する。第１ゲートドライバ９１０は第１シフトレジスタ９１１および第１出力バッファ部９１２を含む。第１シフトレジスタ９１１は、図３５に示した第１ゲートドライバ９００内のシフトレジスタ９０１におけるｉ個の双安定回路ＳＲ（１）〜ＳＲ（ｉ）から１つおきに選んだ双安定回路（…，ＳＲ（ｎ−２），ＳＲ（ｎ），ＳＲ（ｎ＋２），…）を縦続接続した構成を有している。第１出力バッファ部９１２は、それらの双安定回路（…，ＳＲ（ｎ−２），ＳＲ（ｎ），ＳＲ（ｎ＋２），…）にそれぞれ対応するバッファ回路（…，Ｂｕｆｆ（ｎ−２），Ｂｕｆｆ（ｎ），Ｂｕｆｆ（ｎ＋２），…）を含む。第１出力バッファ部９１２内の各バッファ回路Ｂｕｆｆは、対応する双安定回路ＳＲの出力信号と、第１ゲートクロック信号ＧＣＫ１または第３ゲートクロック信号ＧＣＫ３のいずれかとに基づき、ゲートバスラインＧＬに印加すべき走査信号を生成する。一方、第２ゲートドライバ９２０は第２シフトレジスタ９２１および第２出力バッファ部９２２を含む。第２シフトレジスタ９２１は、上記ｉ個の双安定回路ＳＲ（１）〜ＳＲ（ｉ）のうち第１シフトレジスタ９１１に含まれない双安定回路（…，ＳＲ（ｎ−１），ＳＲ（ｎ＋１），ＳＲ（ｎ＋３），…）を縦続接続した構成を有している。第２出力バッファ部９２２は、それらの双安定回路（…，ＳＲ（ｎ−１），ＳＲ（ｎ＋１），ＳＲ（ｎ＋３），…）にそれぞれ対応するバッファ回路（…，Ｂｕｆｆ（ｎ−１），Ｂｕｆｆ（ｎ＋１），Ｂｕｆｆ（ｎ＋３），…）を含む。第２出力バッファ部９２２内の各バッファ回路Ｂｕｆｆは、対応する双安定回路ＳＲの出力信号と、第２ゲートクロック信号ＧＣＫ２または第４ゲートクロック信号ＧＣＫ４のいずれかとに基づき、ゲートバスラインＧＬに印加すべき走査信号を生成する。

インターレース配置方式のゲートドライバによれば、表示部に配設された各ゲートバスラインＧＬに対し片側からのみ走査信号が印加されるので、第１ゲートドライバ９１０および第２ゲートドライバ９２０のそれぞれが占める面積が小さくなり、表示装置の狭額縁化を図ることができる。また、日本の特開２０１４−７１４５１号公報に開示された液晶表示装置によれば、ゲート駆動部を構成する複数のステージ（単位回路）がインターレース配置されており、各ゲートバスラインに関して、一端は第１または第２ゲート駆動部内のステージに連結され、他端は放電回路（放電トランジスタ）に連結されている。このような構成によれば、狭額縁化を図ることができるとともに、ゲートバスラインの放電を補助する放電回路（放電トランジスタ）が設けられるのでゲート駆動電圧の放電遅延が防止される（同公報の段落００４２，００６５〜００６６を参照）。

ところが、日本の特開２０１４−７１４５１号公報に開示された液晶表示装置では、ゲートバスラインの放電を補助する放電トランジスタは、ゲートバスラインの放電の開始後にオフ状態からオン状態への遷移を開始するので、十分に高速な放電を行うことができない。また、インターレース配置方式のゲートドライバでは、各ゲートバスラインにはその一方の端部からのみ走査信号が与えられるので、その他方の端部では、走査信号の波形が鈍り、画素容量を充電する速度が低下する。従って、表示パネルのサイズが大きい場合、インターレース配置方式のゲートドライバを使用して良好な画像を表示するのは困難である。

そこで、日本の特開２０１９−７４５６０号公報には、狭額縁化およびゲートバスラインの速やかな充放電を実現する液晶表示装置の発明が開示されている。同公報の第７実施形態および第８実施形態の欄には、狭額縁化を実現するために１つの双安定回路に複数のバッファ回路を対応付けるという構成が記載されている。なお、１つの双安定回路に複数のバッファ回路を対応付けるという構成は、SID 2018 DIGESTの“Novel 1‐to‐N Architecture of Bidirectional Gate Driver for Ultra‐Narrow‐Border Display”にも記載されている。

特開２０１４−７１４５１号公報 特開２０１９−７４５６０号公報

Zhijun Wang, Hongtao Huang, Chao Dai, and Di Xia, "Novel 1‐to‐N Architecture of Bidirectional Gate Driver for Ultra‐Narrow‐Border Display", SID 2018 DIGEST, p.1223-1226, 2018．

ところで、近年の表示装置には、ゲートドライバ内のシフトレジスタにおけるシフト方向の切り替え（すなわち、複数本のゲートバスラインの走査順序の切り替え）が可能なものもある。ところが、日本の特開２０１９−７４５６０号公報に記載された液晶表示装置は、シフト方向の切り替えを行うことができない。また、SID 2018 DIGESTの“Novel 1‐to‐N Architecture of Bidirectional Gate Driver for Ultra‐Narrow‐Border Display”に記載された構成によれば、シフト方向の切り替えは可能であるが、双安定回路に相当する“inter-stage transfer unit”には１１個もの薄膜トランジスタが含まれるので狭額縁化の効果は小さい。

そこで、ゲートバスラインの高速な充放電およびゲートバスラインの走査順序の切り替えが可能であって狭額縁化を図ることができる表示装置を実現することが望まれている。

（１）本発明のいくつかの実施形態による走査信号線駆動回路は、表示装置の表示部に配設された複数の走査信号線に順次にオンレベルの走査信号を印加する走査信号線駆動回路であって、
前記複数の走査信号線の一端側に配置され多相クロック信号に基づき動作する第１の走査信号線駆動部と、
前記複数の走査信号線の他端側に配置され前記多相クロック信号に基づき動作する第２の走査信号線駆動部と
を備え、
前記第１の走査信号線駆動部および前記第２の走査信号線駆動部のそれぞれは、
互いに縦続接続された複数の双安定回路を含むシフトレジスタと、
前記複数の双安定回路と１対１で対応し、１本おきの複数の走査信号線にそれぞれ接続された複数の第１バッファ回路と、
前記複数の第１バッファ回路に接続されていない複数の走査信号線にそれぞれ接続された複数の補助バッファ部と
を含み、
前記第１の走査信号線駆動部に含まれる前記シフトレジスタを構成する前記複数の双安定回路は、奇数行目の複数の走査信号線と１対１で対応し、
前記第１の走査信号線駆動部に含まれる各第１バッファ回路は、奇数行目の走査信号線に接続され、
前記第１の走査信号線駆動部に含まれる各補助バッファ部は、偶数行目の走査信号線に接続され、
前記第２の走査信号線駆動部に含まれる前記シフトレジスタを構成する前記複数の双安定回路は、偶数行目の複数の走査信号線と１対１で対応し、
前記第２の走査信号線駆動部に含まれる各第１バッファ回路は、偶数行目の走査信号線に接続され、
前記第２の走査信号線駆動部に含まれる各補助バッファ部は、奇数行目の走査信号線に接続され、
各第１バッファ回路には、対応する双安定回路の出力信号が与えられ、
各補助バッファ部は、
接続先の走査信号線に隣接する一方の走査信号線に対応する双安定回路の出力信号が与えられる第２バッファ回路と、
接続先の走査信号線に隣接する他方の走査信号線に対応する双安定回路の出力信号が与えられる第３バッファ回路と
を含み、
同一の双安定回路の出力信号が与えられる前記第１バッファ回路、前記第２バッファ回路、および前記第３バッファ回路には、前記多相クロック信号における互いに位相の異なるクロック信号が供給され、
同一の走査信号線に接続された前記第１バッファ回路、前記第２バッファ回路、および前記第３バッファ回路には、前記多相クロック信号における同一のクロック信号が供給され、
前記第１バッファ回路、前記第２バッファ回路、および前記第３バッファ回路のそれぞれは、対応する双安定回路の出力信号と、供給されるクロック信号とに基づいて、接続先の走査信号線にオンレベルの走査信号を印加し、
Ｉ、Ｊ、およびＫを整数として、Ｋ行目の走査信号線に対応する双安定回路は、
出力信号の出力先の前記第１バッファ回路、前記第２バッファ回路、および前記第３バッファ回路に接続された第１状態ノードと、
前記第１状態ノードから出力される出力信号を（Ｋ−Ｉ）行目の走査信号線に印加されている走査信号に基づいてオフレベルからオンレベルに変化させるための第１の出力信号ターンオン部と、
前記第１状態ノードから出力される出力信号を（Ｋ＋Ｊ）行目の走査信号線に印加されている走査信号に基づいてオンレベルからオフレベルに変化させるための第１の出力信号ターンオフ部と、
前記第１状態ノードから出力される出力信号を（Ｋ＋Ｉ）行目の走査信号線に印加されている走査信号に基づいてオフレベルからオンレベルに変化させるための第２の出力信号ターンオン部と、
前記第１状態ノードから出力される出力信号を（Ｋ−Ｊ）行目の走査信号線に印加されている走査信号に基づいてオンレベルからオフレベルに変化させるための第２の出力信号ターンオフ部と
を含む。

（２）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
前記Ｉは、前記Ｊよりも小さい２以上の整数であって、
前記多相クロック信号の相数は、６以上である。

（３）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
前記第１の出力信号ターンオン部は、前記（Ｋ−Ｉ）行目の走査信号線に接続された制御端子と、オンレベルに相当する電源電圧が与えられる第１導通端子と、前記第１状態ノードに接続された第２導通端子とを有する第１の第１状態ノードターンオントランジスタを含み、
前記第１の出力信号ターンオフ部は、前記（Ｋ＋Ｊ）行目の走査信号線に接続された制御端子と、前記第１状態ノードに接続された第１導通端子と、オフレベルに相当する電源電圧が与えられる第２導通端子とを有する第１の第１状態ノードターンオフトランジスタを含み、
前記第２の出力信号ターンオン部は、前記（Ｋ＋Ｉ）行目の走査信号線に接続された制御端子と、オンレベルに相当する電源電圧が与えられる第１導通端子と、前記第１状態ノードに接続された第２導通端子とを有する第２の第１状態ノードターンオントランジスタを含み、
前記第２の出力信号ターンオフ部は、前記（Ｋ−Ｊ）行目の走査信号線に接続された制御端子と、前記第１状態ノードに接続された第１導通端子と、オフレベルに相当する電源電圧が与えられる第２導通端子とを有する第２の第１状態ノードターンオフトランジスタを含む。

（４）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
前記第１の出力信号ターンオン部は、前記（Ｋ−Ｉ）行目の走査信号線に接続された制御端子と、前記（Ｋ−Ｉ）行目の走査信号線に接続された第１導通端子と、前記第１状態ノードに接続された第２導通端子とを有する第１の第１状態ノードターンオントランジスタを含み、
前記第１の出力信号ターンオフ部は、前記（Ｋ＋Ｊ）行目の走査信号線に接続された制御端子と、前記第１状態ノードに接続された第１導通端子と、オフレベルに相当する電源電圧が与えられる第２導通端子とを有する第１の第１状態ノードターンオフトランジスタを含み、
前記第２の出力信号ターンオン部は、前記（Ｋ＋Ｉ）行目の走査信号線に接続された制御端子と、前記（Ｋ＋Ｉ）行目の走査信号線に接続された第１導通端子と、前記第１状態ノードに接続された第２導通端子とを有する第２の第１状態ノードターンオントランジスタを含み、
前記第２の出力信号ターンオフ部は、前記（Ｋ−Ｊ）行目の走査信号線に接続された制御端子と、前記第１状態ノードに接続された第１導通端子と、オフレベルに相当する電源電圧が与えられる第２導通端子とを有する第２の第１状態ノードターンオフトランジスタを含む。

（５）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（３）または上記（４）の構成を含み、
前記第１の第１状態ノードターンオントランジスタがオン状態になっている期間と前記第２の第１状態ノードターンオフトランジスタがオン状態になっている期間とは重ならず、かつ、前記第２の第１状態ノードターンオントランジスタがオン状態になっている期間と前記第１の第１状態ノードターンオフトランジスタがオン状態になっている期間とは重ならないように、前記Ｉの値および前記Ｊの値が設定されている。

（６）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（３）または上記（４）の構成を含み、
前記第１の第１状態ノードターンオントランジスタのサイズと前記第２の第１状態ノードターンオントランジスタのサイズとは同じであり、
前記第１の第１状態ノードターンオフトランジスタのサイズと前記第２の第１状態ノードターンオフトランジスタのサイズとは同じである。

（７）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
各第１バッファ回路は、
対応する双安定回路に含まれる前記第１状態ノードに接続された制御端子と、供給されるクロック信号が与えられる第１導通端子と、対応する走査信号線に接続された第２導通端子とを有する第１バッファトランジスタと、
一端が前記第１バッファトランジスタの制御端子に接続され、他端が前記第１バッファトランジスタの第２導通端子に接続された第１キャパシタと
を含む。

（８）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
各第２バッファ回路は、
第２状態ノードと、
オンレベルに相当する電源電圧が与えられる制御端子と、接続先の走査信号線に隣接する一方の走査信号線に対応する双安定回路に含まれる前記第１状態ノードに接続された第１導通端子と、前記第２状態ノードに接続された第２導通端子とを有する第１制御トランジスタと、
前記第２状態ノードに接続された制御端子と、供給されるクロック信号が与えられる第１導通端子と、対応する走査信号線に接続された第２導通端子とを有する第２バッファトランジスタと、
一端が前記第２バッファトランジスタの制御端子に接続され、他端が前記第２バッファトランジスタの第２導通端子に接続された第２キャパシタと
を含み、
各第３バッファ回路は、
第３状態ノードと、
オンレベルに相当する電源電圧が与えられる制御端子と、接続先の走査信号線に隣接する他方の走査信号線に対応する双安定回路に含まれる前記第１状態ノードに接続された第１導通端子と、前記第３状態ノードに接続された第２導通端子とを有する第２制御トランジスタと、
前記第３状態ノードに接続された制御端子と、供給されるクロック信号が与えられる第１導通端子と、対応する走査信号線に接続された第２導通端子とを有する第３バッファトランジスタと、
一端が前記第３バッファトランジスタの制御端子に接続され、他端が前記第３バッファトランジスタの第２導通端子に接続された第３キャパシタと
を含む。

（９）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（８）の構成を含み、
前記第１制御トランジスタのサイズと前記第２制御トランジスタのサイズとは同じであり、
前記第２バッファトランジスタのサイズと前記第３バッファトランジスタのサイズとは同じであり、
前記第２キャパシタの容量値と前記第３キャパシタの容量値とは同じである。

（１０）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
前記第１の出力信号ターンオン部は、前記（Ｋ−Ｉ）行目の走査信号線に接続された制御端子と、オンレベルに相当する電源電圧が与えられる第１導通端子と、前記第１状態ノードに接続された第２導通端子とを有する第１の第１状態ノードターンオントランジスタを含み、
前記第１の出力信号ターンオフ部は、前記（Ｋ＋Ｊ）行目の走査信号線に接続された制御端子と、前記第１状態ノードに接続された第１導通端子と、オフレベルに相当する電源電圧が与えられる第２導通端子とを有する第１の第１状態ノードターンオフトランジスタを含み、
前記第２の出力信号ターンオン部は、前記（Ｋ＋Ｉ）行目の走査信号線に接続された制御端子と、オンレベルに相当する電源電圧が与えられる第１導通端子と、前記第１状態ノードに接続された第２導通端子とを有する第２の第１状態ノードターンオントランジスタを含み、
前記第２の出力信号ターンオフ部は、前記（Ｋ−Ｊ）行目の走査信号線に接続された制御端子と、前記第１状態ノードに接続された第１導通端子と、オフレベルに相当する電源電圧が与えられる第２導通端子とを有する第２の第１状態ノードターンオフトランジスタを含み、
各第２バッファ回路は、
第２状態ノードと、
オンレベルに相当する電源電圧が与えられる制御端子と、接続先の走査信号線に隣接する一方の走査信号線に対応する双安定回路に含まれる前記第１状態ノードに接続された第１導通端子と、前記第２状態ノードに接続された第２導通端子とを有する第１制御トランジスタと、
前記第２状態ノードに接続された制御端子と、供給されるクロック信号が与えられる第１導通端子と、対応する走査信号線に接続された第２導通端子とを有する第２バッファトランジスタと、
一端が前記第２バッファトランジスタの制御端子に接続され、他端が前記第２バッファトランジスタの第２導通端子に接続された第２キャパシタと
を含み、
各第３バッファ回路は、
第３状態ノードと、
オンレベルに相当する電源電圧が与えられる制御端子と、接続先の走査信号線に隣接する他方の走査信号線に対応する双安定回路に含まれる前記第１状態ノードに接続された第１導通端子と、前記第３状態ノードに接続された第２導通端子とを有する第２制御トランジスタと、
前記第３状態ノードに接続された制御端子と、供給されるクロック信号が与えられる第１導通端子と、対応する走査信号線に接続された第２導通端子とを有する第３バッファトランジスタと、
一端が前記第３バッファトランジスタの制御端子に接続され、他端が前記第３バッファトランジスタの第２導通端子に接続された第３キャパシタと
を含み、
前記第１の第１状態ノードターンオントランジスタのサイズと前記第２の第１状態ノードターンオントランジスタのサイズとは同じであり、
前記第１の第１状態ノードターンオフトランジスタのサイズと前記第２の第１状態ノードターンオフトランジスタのサイズとは同じであり、
前記第１制御トランジスタのサイズと前記第２制御トランジスタのサイズとは同じであり、
前記第２バッファトランジスタのサイズと前記第３バッファトランジスタのサイズとは同じであり、
前記第２キャパシタの容量値と前記第３キャパシタの容量値とは同じである。

（１１）また、本発明のいくつかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
前記第１の出力信号ターンオン部は、前記（Ｋ−Ｉ）行目の走査信号線に接続された制御端子と、前記（Ｋ−Ｉ）行目の走査信号線に接続された第１導通端子と、前記第１状態ノードに接続された第２導通端子とを有する第１の第１状態ノードターンオントランジスタを含み、
前記第１の出力信号ターンオフ部は、前記（Ｋ＋Ｊ）行目の走査信号線に接続された制御端子と、前記第１状態ノードに接続された第１導通端子と、オフレベルに相当する電源電圧が与えられる第２導通端子とを有する第１の第１状態ノードターンオフトランジスタを含み、
前記第２の出力信号ターンオン部は、前記（Ｋ＋Ｉ）行目の走査信号線に接続された制御端子と、前記（Ｋ＋Ｉ）行目の走査信号線に接続された第１導通端子と、前記第１状態ノードに接続された第２導通端子とを有する第２の第１状態ノードターンオントランジスタを含み、
前記第２の出力信号ターンオフ部は、前記（Ｋ−Ｊ）行目の走査信号線に接続された制御端子と、前記第１状態ノードに接続された第１導通端子と、オフレベルに相当する電源電圧が与えられる第２導通端子とを有する第２の第１状態ノードターンオフトランジスタを含み、
各第２バッファ回路は、
第２状態ノードと、
オンレベルに相当する電源電圧が与えられる制御端子と、接続先の走査信号線に隣接する一方の走査信号線に対応する双安定回路に含まれる前記第１状態ノードに接続された第１導通端子と、前記第２状態ノードに接続された第２導通端子とを有する第１制御トランジスタと、
前記第２状態ノードに接続された制御端子と、供給されるクロック信号が与えられる第１導通端子と、対応する走査信号線に接続された第２導通端子とを有する第２バッファトランジスタと、
一端が前記第２バッファトランジスタの制御端子に接続され、他端が前記第２バッファトランジスタの第２導通端子に接続された第２キャパシタと
を含み、
各第３バッファ回路は、
第３状態ノードと、
オンレベルに相当する電源電圧が与えられる制御端子と、接続先の走査信号線に隣接する他方の走査信号線に対応する双安定回路に含まれる前記第１状態ノードに接続された第１導通端子と、前記第３状態ノードに接続された第２導通端子とを有する第２制御トランジスタと、
前記第３状態ノードに接続された制御端子と、供給されるクロック信号が与えられる第１導通端子と、対応する走査信号線に接続された第２導通端子とを有する第３バッファトランジスタと、
一端が前記第３バッファトランジスタの制御端子に接続され、他端が前記第３バッファトランジスタの第２導通端子に接続された第３キャパシタと
を含み、
前記第１の第１状態ノードターンオントランジスタのサイズと前記第２の第１状態ノードターンオントランジスタのサイズとは同じであり、
前記第１の第１状態ノードターンオフトランジスタのサイズと前記第２の第１状態ノードターンオフトランジスタのサイズとは同じであり、
前記第１制御トランジスタのサイズと前記第２制御トランジスタのサイズとは同じであり、
前記第２バッファトランジスタのサイズと前記第３バッファトランジスタのサイズとは同じであり、
前記第２キャパシタの容量値と前記第３キャパシタの容量値とは同じである。

（１２）また、本発明のいくつかの実施形態による表示装置は、上記（１０）または上記（１１）の構成を含み、
各第１バッファ回路は、
対応する双安定回路に含まれる前記第１状態ノードに接続された制御端子と、供給されるクロック信号が与えられる第１導通端子と、対応する走査信号線に接続された第２導通端子とを有する第１バッファトランジスタと、
一端が前記第１バッファトランジスタの制御端子に接続され、他端が前記第１バッファトランジスタの第２導通端子に接続された第１キャパシタと
を含み、
前記第１バッファトランジスタのサイズは、前記第２バッファトランジスタのサイズよりも大きく、
前記第１バッファトランジスタのサイズは、前記第３バッファトランジスタのサイズよりも大きく、
前記第１キャパシタの容量値は、前記第２キャパシタの容量値よりも大きく、
前記第１キャパシタの容量値は、前記第３キャパシタの容量値よりも大きい。

（１３）また、本発明のいくつかの実施形態による表示装置は、複数のデータ信号線と、前記複数のデータ信号線に交差する複数の走査信号線と、前記複数のデータ信号線および前記複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とが設けられた表示部を有する表示装置であって、
前記複数のデータ信号線を駆動するデータ信号線駆動回路と、
上記（１）から（１２）までのいずれかの構成を含む走査信号線駆動回路と、
前記データ信号線駆動回路および前記走査信号線駆動回路を制御する表示制御回路と
を備える。

（１４）また、本発明のいくつかの実施形態による表示装置は、上記（１３）の構成を含み、
前記走査信号線駆動回路と前記表示部とは同一基板上に一体的に形成されている。

（１５）また、本発明のいくつかの実施形態による（走査信号線の）駆動方法は、表示装置の表示部に配設された複数の走査信号線の駆動方法であって、
前記表示装置は、
前記複数の走査信号線の一端側に配置され多相クロック信号に基づき動作する第１の走査信号線駆動部と、
前記複数の走査信号線の他端側に配置され前記多相クロック信号に基づき動作する第２の走査信号線駆動部と
を備え、
前記第１の走査信号線駆動部および前記第２の走査信号線駆動部のそれぞれは、
互いに縦続接続された複数の双安定回路を含むシフトレジスタと、
前記複数の双安定回路と１対１で対応し、１本おきの複数の走査信号線にそれぞれ接続された複数の第１バッファ回路と、
前記複数の第１バッファ回路に接続されていない複数の走査信号線にそれぞれ接続された複数の補助バッファ部と
を含み、
前記第１の走査信号線駆動部に含まれる前記シフトレジスタを構成する前記複数の双安定回路は、奇数行目の複数の走査信号線と１対１で対応し、
前記第１の走査信号線駆動部に含まれる各第１バッファ回路は、奇数行目の走査信号線に接続され、
前記第１の走査信号線駆動部に含まれる各補助バッファ部は、偶数行目の走査信号線に接続され、
前記第２の走査信号線駆動部に含まれる前記シフトレジスタを構成する前記複数の双安定回路は、偶数行目の複数の走査信号線と１対１で対応し、
前記第２の走査信号線駆動部に含まれる各第１バッファ回路は、偶数行目の走査信号線に接続され、
前記第２の走査信号線駆動部に含まれる各補助バッファ部は、奇数行目の走査信号線に接続され、
各第１バッファ回路には、対応する双安定回路の出力信号が与えられ、
各補助バッファ部は、
接続先の走査信号線に隣接する一方の走査信号線に対応する双安定回路の出力信号が与えられる第２バッファ回路と、
接続先の走査信号線に隣接する他方の走査信号線に対応する双安定回路の出力信号が与えられる第３バッファ回路と
を含み、
同一の双安定回路の出力信号が与えられる前記第１バッファ回路、前記第２バッファ回路、および前記第３バッファ回路には、前記多相クロック信号における互いに位相の異なるクロック信号が供給され、
同一の走査信号線に接続された前記第１バッファ回路、前記第２バッファ回路、および前記第３バッファ回路には、前記多相クロック信号における同一のクロック信号が供給され、
前記第１バッファ回路、前記第２バッファ回路、および前記第３バッファ回路のそれぞれは、対応する双安定回路の出力信号と、供給されるクロック信号とに基づいて、接続先の走査信号線にオンレベルの走査信号を印加し、
各双安定回路は、出力信号の出力先の前記第１バッファ回路、前記第２バッファ回路、および前記第３バッファ回路に接続された第１状態ノードを含み、
前記複数の走査信号線へのオンレベルの走査信号の印加が昇順で行われる際には、前記シフトレジスタに対して、初段側の双安定回路にスタートパルスが与えられ、
前記複数の走査信号線へのオンレベルの走査信号の印加が降順で行われる際には、前記シフトレジスタに対して、最終段側の双安定回路にスタートパルスが与えられ、
前記複数の走査信号線へのオンレベルの走査信号の印加が昇順で行われる際と前記複数の走査信号線へのオンレベルの走査信号の印加が降順で行われる際とで、前記多相クロック信号についてのクロックパルスの発生順序が逆にされ、
前記駆動方法は、Ｉ、Ｊ、およびＫを整数として、Ｋ行目の走査信号線に対応する双安定回路に関して、
前記第１状態ノードから出力される出力信号を（Ｋ−Ｉ）行目の走査信号線に印加されている走査信号に基づいてオフレベルからオンレベルに変化させる第１の出力信号ターンオンステップと、
前記第１状態ノードから出力される出力信号を（Ｋ＋Ｊ）行目の走査信号線に印加されている走査信号に基づいてオンレベルからオフレベルに変化させる第１の出力信号ターンオフステップと、
前記第１状態ノードから出力される出力信号を（Ｋ＋Ｉ）行目の走査信号線に印加されている走査信号に基づいてオフレベルからオンレベルに変化させる第２の出力信号ターンオンステップと、
前記第１状態ノードから出力される出力信号を（Ｋ−Ｊ）行目の走査信号線に印加されている走査信号に基づいてオンレベルからオフレベルに変化させる第２の出力信号ターンオフステップと
を含み、
前記複数の走査信号線へのオンレベルの走査信号の印加が昇順で行われる際には、前記第１状態ノードから出力される出力信号が、前記第１の出力信号ターンオンステップでオフレベルからオンレベルに変化した後、第１の出力信号ターンオフステップでオンレベルからオフレベルに変化し、
前記複数の走査信号線へのオンレベルの走査信号の印加が降順で行われる際には、前記第１状態ノードから出力される出力信号が、前記第２の出力信号ターンオンステップでオフレベルからオンレベルに変化した後、第２の出力信号ターンオフステップでオンレベルからオフレベルに変化する。

本発明のいくつかの実施形態による走査信号線駆動回路によれば、表示装置の表示部に配設された各走査信号線は、第１の走査信号線駆動部および第２の走査信号線駆動部によって駆動される。すなわち、各走査信号線には、その両端からオンレベルまたはオフレベルの電圧が走査信号として印加される。これにより、各走査信号線に対して高速に充電および放電を行うことができるので、サイズの大きな表示部についても高速な駆動により良好に画像を表示することができる。ここで、第１の走査信号線駆動部内のシフトレジスタは奇数行目の走査信号線に対応する双安定回路によって構成され、第２の走査信号線駆動部内のシフトレジスタは偶数行目の走査信号線に対応する双安定回路によって構成されている。そして、各双安定回路の出力信号によって３つのバッファ回路（第１〜第３バッファ回路）の動作が制御される。以上のような構成により、シフトレジスタの実現に必要な面積が低減され、狭額縁化を図ることができる。また、Ｉ、Ｊ、およびＫを整数として、Ｋ行目の走査信号線に対応する双安定回路には、（Ｋ−Ｉ）行目の走査信号線に印加されている走査信号に基づいて出力信号をオフレベルからオンレベルに変化させるための第１の出力信号ターンオン部と、（Ｋ＋Ｊ）行目の走査信号線に印加されている走査信号に基づいて出力信号をオンレベルからオフレベルに変化させるための第１の出力信号ターンオフ部と、（Ｋ＋Ｉ）行目の走査信号線に印加されている走査信号に基づいて出力信号をオフレベルからオンレベルに変化させるための第２の出力信号ターンオン部と、（Ｋ−Ｊ）行目の走査信号線に印加されている走査信号に基づいて出力信号をオンレベルからオフレベルに変化させるための第２の出力信号ターンオフ部とが含まれている。また、第２バッファ回路と第３バッファ回路とで構成される各補助バッファ部に関し、第２バッファ回路には接続先の走査信号線に隣接する一方の走査信号線に対応する双安定回路の出力信号が与えられ、第３バッファ回路には接続先の走査信号線に隣接する他方の走査信号線に対応する双安定回路の出力信号が与えられる。以上のような構成により、シフトレジスタに対して初段側の双安定回路にスタートパルスを与えると順方向走査が行われ、シフトレジスタに対して最終段側の双安定回路にスタートパルスを与えると逆方向走査が行われる。このように、走査信号線の走査順序の切り替えを行うことが可能である。以上のように、走査信号線の高速な充放電および走査信号線の走査順序の切り替えが可能であって狭額縁化を図ることができる表示装置が実現される。

一実施形態におけるゲートドライバの全体構成を示す概略回路図である。 上記実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。 上記実施形態において、表示部内の１つの画素形成部の電気的構成を示す回路図である。 上記実施形態において、第１ゲートドライバの構成を示す回路図である。 上記実施形態において、第２ゲートドライバの構成を示す回路図である。 上記実施形態において、双安定回路の詳細な構成を示す回路図である。 上記実施形態において、ｎ行目のゲートバスラインに接続されているバッファ回路（第１バッファ回路、第２バッファ回路、および第３バッファ回路）の詳細な構成を示す回路図である。 上記実施形態において、順方向走査が行われる際のゲートドライバの動作について説明するための信号波形図である。 上記実施形態に関し、シミュレーションによって得られた順方向走査時の信号波形図である。 上記実施形態において、逆方向走査が行われる際のゲートドライバの動作について説明するための信号波形図である。 上記実施形態に関し、シミュレーションによって得られた逆方向走査時の信号波形図である。 第１の変形例において、順方向走査が行われる際のゲートドライバの動作について説明するための信号波形図である。 上記第１の変形例において、逆方向走査が行われる際のゲートドライバの動作について説明するための信号波形図である。 第２の変形例において、双安定回路の詳細な構成を示す回路図である。 上記第２の変形例において、順方向走査が行われる際のゲートドライバの動作について説明するための信号波形図である。 上記第２の変形例において、逆方向走査が行われる際のゲートドライバの動作について説明するための信号波形図である。 第３の変形例において、双安定回路の詳細な構成を示す回路図である。 上記第３の変形例において、順方向走査が行われる際のゲートドライバの動作について説明するための信号波形図である。 上記第３の変形例において、逆方向走査が行われる際のゲートドライバの動作について説明するための信号波形図である。 第４の変形例において、双安定回路の詳細な構成を示す回路図である。 上記第４の変形例において、順方向走査が行われる際のゲートドライバの動作について説明するための信号波形図である。 上記第４の変形例において、逆方向走査が行われる際のゲートドライバの動作について説明するための信号波形図である。 上記実施形態および全ての変形例における双安定回路を包括的に説明するための回路図である。 上記実施形態および全ての変形例に関し、双安定回路の別の構成例を示す回路図である。 上記実施形態および上記第１の変形例における第１状態ノードの電圧の変化を示す波形図である。 上記第２の変形例における第１状態ノードの電圧の変化を示す波形図である。 上記第３の変形例における第１状態ノードの電圧の変化を示す波形図である。 上記第４の変形例における第１状態ノードの電圧の変化を示す波形図である。 第５の変形例における第１状態ノードの電圧の変化を示す波形図である。 第６の変形例における第１状態ノードの電圧の変化を示す波形図である。 上記実施形態において、各ゲートバスラインに対応する第１〜第３状態ノードの電圧の変化を示す波形図である。 上記実施形態において、ゲートクロック信号として用いる多相クロック信号の最小の相数について説明するための図である。 従来例に関し、両側入力方式について説明するための図である。 従来例に関し、片側入力方式について説明するための図である。 従来例に関し、両側入力方式が採用されているケースにおける第１ゲートドライバの構成を示す概略回路図である。 従来例に関し、第１ゲートドライバにおいて１本のゲートバスラインに対応する回路（単位回路）の構成を示す回路図である。 従来例に関し、ゲートバスラインの一端側および他端側にそれぞれ配置された第１ゲートドライバおよび第２ゲートドライバからなるインターレース配置方式のゲートドライバの構成を示す概略回路図である。

以下、添付図面を参照しつつ、一実施形態について説明する。なお、以下で言及する各トランジスタに関し、ゲート端子は制御端子に相当し、ドレイン端子およびソース端子の一方は第１導通端子に相当し、他方は第２導通端子に相当する。また、本実施形態におけるトランジスタはすべてＮチャネル型の薄膜トランジスタであると仮定するが、本発明はこれに限定されない。

＜１．全体構成および動作概要＞
図２は、一実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示制御回路２００と、ソースドライバ（データ信号線駆動回路）３００と、液晶パネル６００とを備えている。液晶パネル６００には、第１ゲートドライバ４１０および第２ゲートドライバ４２０からなるゲートドライバ（走査信号線駆動回路）と、表示部５００とが含まれている。第１ゲートドライバ４１０と第２ゲートドライバ４２０とは、図２に示すように表示部５００を介して対向するように配置されている。本実施形態では、液晶パネル６００を構成する２枚の基板のうちの一方の基板（アクティブマトリクス基板）に、表示部５００を構成する画素回路とゲートドライバとが一体的に形成されている。なお、第１ゲートドライバ４１０によって第１の走査信号線駆動部が実現され、第２ゲートドライバ４２０によって第２の走査信号線駆動部が実現される。

表示部５００には、複数（ｊ本）のデータ信号線としてのソースバスラインＳＬ（１）〜ＳＬ（ｊ）と、当該複数のソースバスラインＳＬ（１）〜ＳＬ（ｊ）に交差する複数（ｉ本）の走査信号線としてのゲートバスラインＧＬ（１）〜ＧＬ（ｉ）と、当該複数のソースバスラインＳＬ（１）〜ＳＬ（ｊ）および当該複数のゲートバスラインＧＬ（１）〜ＧＬ（ｉ）に沿ってマトリクス状に配置された複数個（ｉ×ｊ個）の画素形成部Ｐｓとが設けられている。各画素形成部Ｐｓは、当該複数のソースバスラインＳＬ（１）〜ＳＬ（ｊ）のいずれか１つに対応するとともに、当該複数のゲートバスラインＧＬ（１）〜ＧＬ（ｉ）のいずれか１つに対応する。なお、液晶パネル６００の方式は、液晶層に垂直な方向に電界が印加されるＶＡ（Vertical Alignment）方式やＴＮ（Twisted Nematic）方式等に限定されず、液晶層に略平行な方向に電界が印加されるＩＰＳ（In-Plane Switching）方式であってもよい。

ところで、本実施形態に係る液晶表示装置では、ゲートドライバ内のシフトレジスタにおけるシフト方向の切り替え（複数本のゲートバスラインＧＬの走査順序の切り替え）が可能となっている。これに関し、以下の説明では、「１行目，２行目，・・・，（ｉ−１）行目，ｉ行目」の順序でゲートバスラインＧＬの走査を行うことを「順方向走査」といい、「ｉ行目，（ｉ−１）行目，・・・，２行目，１行目」の順序でゲートバスラインＧＬの走査を行うことを「逆方向走査」という。

図３は、表示部５００内の１つの画素形成部Ｐｓ（ｎ，ｍ）の電気的構成を示す回路図である。図３に示すように画素形成部Ｐｓ（ｎ，ｍ）は、対応する交差点を通過するゲートバスラインＧＬ（ｎ）にゲート端子が接続されると共に当該交差点を通過するソースバスラインＳＬ（ｍ）にソース端子が接続された薄膜トランジスタ１０と、その薄膜トランジスタ１０のドレイン端子に接続された画素電極Ｅｐと、上記複数個の画素形成部Ｐｓに共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部Ｐｓに共通的に設けられ画素電極Ｅｐと共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極Ｅｐと共通電極Ｅｃとによって形成される液晶容量Ｃｌｃにより画素容量Ｃｐが構成される。なお、通常、画素容量Ｃｐに確実に電荷を保持すべく、液晶容量Ｃｌｃに並列に補助容量が設けられるが、補助容量は本発明に直接に関係するわけではないのでその説明および図示を省略する。液晶パネル６００がＩＰＳ方式の場合には、共通電極Ｅｃは、液晶パネル６００を構成する２枚の基板のうちの上記一方の基板（アクティブマトリクス基板）に形成される。液晶パネル６００がＶＡ方式等の場合には、共通電極Ｅｃは、液晶パネル６００を構成する２枚の基板のうちの他方の基板に形成される。

画素形成部Ｐｓ内の薄膜トランジスタ１０としては、チャネル層にアモルファスシリコンを用いた薄膜トランジスタ（ａ−Ｓｉ ＴＦＴ）、チャネル層に微結晶シリコンを用いた薄膜トランジスタ、チャネル層に酸化物半導体を用いた薄膜トランジスタ（酸化物ＴＦＴ）、チャネル層に低温ポリシリコンを用いた薄膜トランジスタ（ＬＴＰＳ−ＴＦＴ）などを採用することができる。酸化物ＴＦＴとしては、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む酸化物半導体層を有する薄膜トランジスタを採用することができる。これらの点については、第１ゲートドライバ４１０および第２ゲートドライバ４２０内の薄膜トランジスタについても同様である。

表示制御回路２００は、外部から与えられる画像信号ＤＡＴおよびタイミング制御信号ＴＧを受け取り、デジタル映像信号ＤＶと、ソースドライバ３００の動作を制御するためのソース制御信号ＳＣＴと、第１ゲートドライバ４１０の動作を制御するための第１ゲート制御信号ＧＣＴ１と、第２ゲートドライバ４２０の動作を制御するための第２ゲート制御信号ＧＣＴ２とを出力する。ソース制御信号ＳＣＴには、ソーススタートパルス信号と、ソースクロック信号と、ラッチストローブ信号とが含まれている。第１ゲート制御信号ＧＣＴ１には、順方向走査用のゲートスタートパルス信号と、逆方向走査用のゲートスタートパルス信号と、互いに位相の異なる第１〜第６ゲートクロック信号ＧＣＫ１〜ＧＣＫ６とが含まれている。第２ゲート制御信号ＧＣＴ２には、順方向走査用のゲートスタートパルス信号と、逆方向走査用のゲートスタートパルス信号と、互いに位相の異なる第１〜第６ゲートクロック信号ＧＣＫ１〜ＧＣＫ６とが含まれている。

ソースドライバ３００は、表示制御回路２００から送られるデジタル映像信号ＤＶおよびソース制御信号ＳＣＴに基づいて、ソースバスラインＳＬ（１）〜ＳＬ（ｊ）にそれぞれデータ信号Ｄ（１）〜Ｄ（ｊ）を印加する。このとき、ソースドライバ３００では、ソースクロック信号のパルスが発生するタイミングで、各ソースバスラインＳＬに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧は、データ信号Ｄ（１）〜Ｄ（ｊ）として全てのソースバスラインＳＬ（１）〜ＳＬ（ｊ）に一斉に印加される。

第１ゲートドライバ４１０は、ゲートバスラインＧＬ（１）〜ＧＬ（ｉ）の一端側に配置されていて、表示制御回路２００から送られる第１ゲート制御信号ＧＣＴ１に基づいてゲートバスラインＧＬ（１）〜ＧＬ（ｉ）の一端側に走査信号Ｇ（１）〜Ｇ（ｉ）をそれぞれ印加する。一方、第２ゲートドライバ４２０は、ゲートバスラインＧＬ（１）〜ＧＬ（ｉ）の他端側に配置されていて、表示制御回路２００から送られる第２ゲート制御信号ＧＣＴ２に基づいてゲートバスラインＧＬ（１）〜ＧＬ（ｉ）の他端側に走査信号Ｇ（１）〜Ｇ（ｉ）をそれぞれ印加する。これにより、各フレーム期間において、アクティブな走査信号がゲートバスラインＧＬ（１）〜ＧＬ（ｉ）に両端から順次に印加される。ゲートバスラインＧＬ（１）〜ＧＬ（ｉ）へのアクティブな走査信号のこのような印加が、１フレーム期間（１垂直走査期間）を周期として繰り返される。

以上のように、ソースバスラインＳＬ（１）〜ＳＬ（ｊ）にデータ信号Ｄ（１）〜Ｄ（ｊ）が印加され、ゲートバスラインＧＬ（１）〜ＧＬ（ｉ）に走査信号Ｇ（１）〜Ｇ（ｉ）が印加される。これにより、デジタル映像信号ＤＶに基づく画素データが各画素形成部Ｐｓに書き込まれる。

また、液晶パネル６００の背面側には、図示しないバックライトユニットが設けられている。これにより、液晶パネル６００の背面にバックライト光が照射される。このバックライトユニットも表示制御回路２００により駆動されるが、その他の方法により駆動される構成であってもよい。なお、液晶パネル６００が反射型である場合には、バックライトユニットは不要である。

以上のようにして、デジタル映像信号ＤＶに基づく画素データが各画素形成部Ｐｓに書き込まれるとともに、液晶パネル６００の背面にバックライト光が照射されることにより、外部から与えられる画像信号ＤＡＴの表す画像が表示部５００に表示される。

＜２．ゲートドライバ＞
＜２．１ ゲートドライバの全体構成＞
図１は、本実施形態におけるゲートドライバの全体構成を示す概略回路図である。なお、図１には、（ｎ−２）〜（ｎ＋４）行目のゲートバスラインＧＬ（ｎ−２）〜ＧＬ（ｎ＋４）に対応する構成要素のみを示している。このゲートドライバは、ゲートバスラインＧＬ（１）〜ＧＬ（ｉ）の一端側（図１における左側）に配置された第１ゲートドライバ４１０と、ゲートバスラインＧＬ（１）〜ＧＬ（ｉ）の他端側（図１における右側）に配置された第２ゲートドライバ４２０とによって構成されている。第１ゲートドライバ４１０も第２ゲートドライバ４２０も、第１〜第６ゲートクロック信号ＧＣＫ１〜ＧＣＫ６からなる６相クロック信号に基づき動作する。

第１ゲートドライバ４１０は、第１シフトレジスタ４１１および第１走査信号出力部４１２を含んでいる。第１シフトレジスタ４１１は、（ｉ／２）本の奇数行目のゲートバスラインＧＬと１対１で対応する（ｉ／２）個の双安定回路ＳＲを縦続接続した構成を有している。第１走査信号出力部４１２には、（ｉ／２）本の奇数行目のゲートバスラインＧＬにそれぞれ接続された（ｉ／２）個の第１バッファ回路Ｂｕｆ１と、（ｉ／２）本の偶数行目のゲートバスラインＧＬにそれぞれ接続された（ｉ／２）個の第２バッファ回路Ｂｕｆ２と、（ｉ／２）本の偶数行目のゲートバスラインＧＬにそれぞれ接続された（ｉ／２）個の第３バッファ回路Ｂｕｆ３とが含まれている。

第２ゲートドライバ４２０は、第２シフトレジスタ４２１および第２走査信号出力部４２２を含んでいる。第２シフトレジスタ４２１は、（ｉ／２）本の偶数行目のゲートバスラインＧＬと１対１で対応する（ｉ／２）個の双安定回路ＳＲを縦続接続した構成を有している。第２走査信号出力部４２２には、（ｉ／２）本の偶数行目のゲートバスラインＧＬにそれぞれ接続された（ｉ／２）個の第１バッファ回路Ｂｕｆ１と、（ｉ／２）本の奇数行目のゲートバスラインＧＬにそれぞれ接続された（ｉ／２）個の第２バッファ回路Ｂｕｆ２と、（ｉ／２）本の奇数行目のゲートバスラインＧＬにそれぞれ接続された（ｉ／２）個の第３バッファ回路Ｂｕｆ３とが含まれている。

なお、第１走査信号出力部４１２では、偶数行目の各ゲートバスラインＧＬに対応する第２および第３バッファ回路Ｂｕｆ２，Ｂｕｆ３によって補助バッファ部が構成され、第２走査信号出力部４２２では、奇数行目の各ゲートバスラインＧＬに対応する第２および第３バッファ回路Ｂｕｆ２，Ｂｕｆ３によって補助バッファ部が構成されている。

本実施形態におけるゲートドライバでは、図３７に示した従来のゲートドライバとは異なり、第１シフトレジスタ４１１および第２シフトレジスタ４２１における各双安定回路ＳＲは、３つのバッファ回路（第１〜第３バッファ回路Ｂｕｆ１〜Ｂｕｆ３）に対応している。第１ゲートドライバ４１０では、例えば、ｎ行目のゲートバスラインＧＬ（ｎ）に対応する双安定回路ＳＲ（ｎ）からの出力信号は、（ｎ−１）行目のゲートバスラインＧＬ（ｎ−１）に接続されている第３バッファ回路Ｂｕｆ３（ｎ−１）、ｎ行目のゲートバスラインＧＬ（ｎ）に接続されている第１バッファ回路Ｂｕｆ１（ｎ）、および（ｎ＋１）行目のゲートバスラインＧＬ（ｎ＋１）に接続されている第２バッファ回路Ｂｕｆ２（ｎ＋１）に与えられる。また、第２ゲートドライバ４２０では、例えば、（ｎ−１）行目のゲートバスラインＧＬ（ｎ−１）に対応する双安定回路ＳＲ（ｎ−１）からの出力信号は、（ｎ−２）行目のゲートバスラインＧＬ（ｎ−２）に接続されている第３バッファ回路Ｂｕｆ３（ｎ−２）、（ｎ−１）行目のゲートバスラインＧＬ（ｎ−１）に接続されている第１バッファ回路Ｂｕｆ１（ｎ−１）、およびｎ行目のゲートバスラインＧＬ（ｎ）に接続されている第２バッファ回路Ｂｕｆ２（ｎ）に与えられる。なお、各双安定回路ＳＲは、上記３つのバッファ回路に加えて４本のゲートバスラインＧＬにも接続されている。これについての詳しい説明は後述する。

６相クロック信号に関しては、第１ゲートドライバ４１０においては、第１バッファ回路Ｂｕｆ１には、第１ゲートクロック信号ＧＣＫ１、第３ゲートクロック信号ＧＣＫ３、および第５ゲートクロック信号ＧＣＫ５のうちのいずれかが与えられ、第２バッファ回路Ｂｕｆ２および第３バッファ回路Ｂｕｆ３には、第２ゲートクロック信号ＧＣＫ２、第４ゲートクロック信号ＧＣＫ４、および第６ゲートクロック信号ＧＣＫ６のうちのいずれかが与えられる。第２ゲートドライバ４２０においては、第１バッファ回路Ｂｕｆ１には、第２ゲートクロック信号ＧＣＫ２、第４ゲートクロック信号ＧＣＫ４、および第６ゲートクロック信号ＧＣＫ６のうちのいずれかが与えられ、第２バッファ回路Ｂｕｆ２および第３バッファ回路Ｂｕｆ３には、第１ゲートクロック信号ＧＣＫ１、第３ゲートクロック信号ＧＣＫ３、および第５ゲートクロック信号ＧＣＫ５のうちのいずれかが与えられる。また、図１に示すように、同一のゲートバスラインＧＬに接続された第１〜第３バッファ回路Ｂｕｆ１〜Ｂｕｆ３には、上記６相クロック信号における同一のクロック信号が供給される。さらに、図１に示すように、同一の双安定回路ＳＲの出力信号が与えられる第１〜第３バッファ回路Ｂｕｆ１〜Ｂｕｆ３には、上記６相クロック信号における互いに位相の異なるクロック信号が供給される。

第１〜第３バッファ回路Ｂｕｆ１〜Ｂｕｆ３のそれぞれは、対応する双安定回路ＳＲの出力信号および対応するゲートクロック信号ＧＣＫｋ（ｋは１〜６のいずれか）に基づいて、対応するゲートバスラインＧＬに印加すべき走査信号Ｇを生成する。

ところで、任意のゲートバスラインＧＬに着目すると、一方の端部は第１バッファ回路Ｂｕｆ１に接続され、他方の端部は第２バッファ回路Ｂｕｆ２および第３バッファ回路Ｂｕｆ３に接続されている。これにより、各ゲートバスラインＧＬの充電および放電は、第１バッファ回路Ｂｕｆ１によって一方の端部から行われるとともに、第２バッファ回路Ｂｕｆ２および第３バッファ回路Ｂｕｆ３によって他方の端部からも行われる。

なお、第１シフトレジスタ４１１に含まれる双安定回路および第２シフトレジスタ４２１に含まれる双安定回路を実際にシフトレジスタとして動作させるためには、ゲートクロック信号の相数などに応じて、初段の双安定回路の前および最終段の双安定回路の後にダミーの双安定回路を設ける必要がある。但し、これに関する具体的な構成は、当業者にとって明らかであるので、その説明を省略する。

＜２．２ ゲートドライバの詳細な構成＞
図４〜図７を参照しつつ、ｎ行目のゲートバスラインＧＬ（ｎ）に対応する構成要素に着目して、本実施形態におけるゲートドライバの詳細な構成について説明する。

図４に示すように、第１ゲートドライバ４１０において、ゲートバスラインＧＬ（ｎ）は第１バッファ回路Ｂｕｆ１（ｎ）に接続されている。第１バッファ回路Ｂｕｆ１（ｎ）には、第１ゲートクロック信号ＧＣＫ１と双安定回路ＳＲ（ｎ）の出力信号とが与えられる。第１バッファ回路Ｂｕｆ１（ｎ）に出力信号を与える双安定回路ＳＲ（ｎ）は、（ｎ−１）行目のゲートバスラインＧＬ（ｎ−１）に接続された第３バッファ回路Ｂｕｆ１（ｎ−１）および（ｎ＋１）行目のゲートバスラインＧＬ（ｎ＋１）に接続された第２バッファ回路Ｂｕｆ２（ｎ＋１）にも出力信号を与える。

図５に示すように、第２ゲートドライバ４２０において、ゲートバスラインＧＬ（ｎ）は第２バッファ回路Ｂｕｆ２（ｎ）および第３バッファ回路Ｂｕｆ３（ｎ）に接続されている。第２バッファ回路Ｂｕｆ２（ｎ）と第３バッファ回路Ｂｕｆ３（ｎ）とによって１つの補助バッファ部４３（ｎ）が構成されている。第２バッファ回路Ｂｕｆ２（ｎ）には、第１ゲートクロック信号ＧＣＫ１と（ｎ−１）行目のゲートバスラインＧＬ（ｎ−１）に対応する双安定回路ＳＲ（ｎ−１）の出力信号とが与えられる。第３バッファ回路Ｂｕｆ３（ｎ）には、第１ゲートクロック信号ＧＣＫ１と（ｎ＋１）行目のゲートバスラインＧＬ（ｎ＋１）に対応する双安定回路ＳＲ（ｎ＋１）の出力信号とが与えられる。

なお、各双安定回路ＳＲ、各第２バッファ回路Ｂｕｆ２、および各第３バッファ回路Ｂｕｆ３は、高レベル電源ラインＶＤＤに接続されている。以下、高レベル電源ラインＶＤＤの電圧を「高レベル電源電圧」といい、高レベル電源電圧にも符号ＶＤＤを付す。また、各双安定回路ＳＲは、低レベル電源ラインＶＳＳにも接続されている。

図６は、ｎ行目のゲートバスラインＧＬ（ｎ）に対応する双安定回路ＳＲ（ｎ）の詳細な構成を示す回路図である。なお、ｎ行目以外のゲートバスラインＧＬに対応する双安定回路ＳＲの構成も同様である。この双安定回路ＳＲ（ｎ）には、４個のＮチャネル型の薄膜トランジスタＴＳ１，ＴＲ１，ＴＳ２，およびＴＲ２が含まれている。薄膜トランジスタＴＳ１については、セット端子Ｓ１に相当するゲート端子は（ｎ−２）行目のゲートバスラインＧＬ（ｎ−２）に接続され、ドレイン端子は高レベル電源ラインＶＤＤに接続され、ソース端子は第１状態ノードＮ１（ｎ）に接続されている。薄膜トランジスタＴＲ１については、リセット端子Ｒ１に相当するゲート端子は（ｎ＋４）行目のゲートバスラインＧＬ（ｎ＋４）に接続され、ドレイン端子は第１状態ノードＮ１（ｎ）に接続され、ソース端子は低レベル電源ラインＶＳＳに接続されている。薄膜トランジスタＴＳ２については、セット端子Ｓ２に相当するゲート端子は（ｎ＋２）行目のゲートバスラインＧＬ（ｎ＋２）に接続され、ドレイン端子は高レベル電源ラインＶＤＤに接続され、ソース端子は第１状態ノードＮ１（ｎ）に接続されている。薄膜トランジスタＴＲ２については、リセット端子Ｒ２に相当するゲート端子は（ｎ−４）行目のゲートバスラインＧＬ（ｎ−４）に接続され、ドレイン端子は第１状態ノードＮ１（ｎ）に接続され、ソース端子は低レベル電源ラインＶＳＳに接続されている。なお、第１状態ノードＮ１（ｎ）は、この双安定回路ＳＲ（ｎ）の出力端を含むノードである。

本実施形態においては、薄膜トランジスタＴＳ１によって第１の第１状態ノードターンオントランジスタが実現され、薄膜トランジスタＴＲ１によって第１の第１状態ノードターンオフトランジスタが実現され、薄膜トランジスタＴＳ２によって第２の第１状態ノードターンオントランジスタが実現され、薄膜トランジスタＴＲ２によって第２の第１状態ノードターンオフトランジスタが実現されている。

図７は、ｎ行目のゲートバスラインＧＬ（ｎ）に接続されているバッファ回路（第１バッファ回路Ｂｕｆ１（ｎ）、第２バッファ回路Ｂｕｆ２（ｎ）、および第３バッファ回路Ｂｕｆ３（ｎ））の詳細な構成を示す回路図である。

第１バッファ回路Ｂｕｆ１（ｎ）には、Ｎチャネル型の薄膜トランジスタＴ１とブーストキャパシタＣ１とが含まれている。薄膜トランジスタＴ１については、ゲート端子は第１状態ノードＮ１（ｎ）に接続され、ドレイン端子には第１ゲートクロック信号ＧＣＫ１が与えられ、ソース端子はゲートバスラインＧＬ（ｎ）に接続されている。ブーストキャパシタＣ１については、一端は薄膜トランジスタＴ１のゲート端子に接続され、他端は薄膜トランジスタＴ１のソース端子に接続されている。

第２バッファ回路Ｂｕｆ２（ｎ）には、２個のＮチャネル型の薄膜トランジスタＴ２Ａ，Ｔ２Ｂと、ブーストキャパシタＣ２とが含まれている。薄膜トランジスタＴ２Ａについては、ゲート端子は第２状態ノードＮ２（ｎ）に接続され、ドレイン端子には第１ゲートクロック信号ＧＣＫ１が与えられ、ソース端子はゲートバスラインＧＬ（ｎ）に接続されている。薄膜トランジスタＴ２Ｂについては、ゲート端子は高レベル電源ラインＶＤＤに接続され、ドレイン端子は（ｎ−１）行目のゲートバスラインＧＬ（ｎ−１）に対応する双安定回路ＳＲ（ｎ−１）に含まれる第１状態ノードＮ１（ｎ−１）に接続され、ソース端子は第２状態ノードＮ２（ｎ）に接続されている。ブーストキャパシタＣ２については、一端は薄膜トランジスタＴ２Ａのゲート端子に接続され、他端は薄膜トランジスタＴ２Ａのソース端子に接続されている。

第３バッファ回路Ｂｕｆ３（ｎ）には、２個のＮチャネル型の薄膜トランジスタＴ３Ａ，Ｔ３Ｂと、ブーストキャパシタＣ３とが含まれている。薄膜トランジスタＴ３Ａについては、ゲート端子は第３状態ノードＮ３（ｎ）に接続され、ドレイン端子には第１ゲートクロック信号ＧＣＫ１が与えられ、ソース端子はゲートバスラインＧＬ（ｎ）に接続されている。薄膜トランジスタＴ３Ｂについては、ゲート端子は高レベル電源ラインＶＤＤに接続され、ドレイン端子は（ｎ＋１）行目のゲートバスラインＧＬ（ｎ＋１）に対応する双安定回路ＳＲ（ｎ＋１）に含まれる第１状態ノードＮ１（ｎ＋１）に接続され、ソース端子は第３状態ノードＮ３（ｎ）に接続されている。ブーストキャパシタＣ３については、一端は薄膜トランジスタＴ３Ａのゲート端子に接続され、他端は薄膜トランジスタＴ３Ａのソース端子に接続されている。

本実施形態においては、薄膜トランジスタＴ１によって第１バッファトランジスタが実現され、ブーストキャパシタＣ１によって第１キャパシタが実現され、薄膜トランジスタＴ２Ｂによって第１制御トランジスタが実現され、薄膜トランジスタＴ２Ａによって第２バッファトランジスタが実現され、ブーストキャパシタＣ２によって第２キャパシタが実現され、薄膜トランジスタＴ３Ｂによって第２制御トランジスタが実現され、薄膜トランジスタＴ３Ａによって第３バッファトランジスタが実現され、ブーストキャパシタＣ３によって第３キャパシタが実現されている。

＜２．３ ゲートドライバの動作＞
次に、図１および図６〜図１１を参照しつつ、本実施形態におけるゲートドライバの動作について説明する。

＜２．３．１ 順方向走査時の動作＞
図８は、順方向走査が行われる際（複数のゲートバスラインＧＬへのハイレベルの走査信号Ｇの印加が昇順で行われる際）のゲートドライバの動作について説明するための信号波形図である。ここでは、ｎ行目のゲートバスラインＧＬ（ｎ）が選択状態となる期間付近の動作に着目する。

順方向走査が行われる際には、第１シフトレジスタ４１１および第２シフトレジスタ４２１に対して、順方向走査用のスタートパルス（ゲートスタートパルス信号）が与えられる。すなわち、第１シフトレジスタ４１１および第２シフトレジスタ４２１に対して、初段側の双安定回路ＳＲにスタートパルスが与えられる。また、図８に示すように、６相クロック信号に関し、「第１ゲートクロック信号ＧＣＫ１、第２ゲートクロック信号ＧＣＫ２、第３ゲートクロック信号ＧＣＫ３、第４ゲートクロック信号ＧＣＫ４、第５ゲートクロック信号ＧＣＫ５、第６ゲートクロック信号ＧＣＫ６」という順序でクロックパルスが発生する。

時刻ｔ００以前の期間には、第１状態ノードＮ１（ｎ−１）、第２状態ノードＮ２（ｎ）、第１状態ノードＮ１（ｎ）、第３状態ノードＮ３（ｎ）、および第１状態ノードＮ１（ｎ＋１）の電圧はいずれもローレベルで維持されている。

時刻ｔ００になると、走査信号Ｇ（ｎ−４）がローレベルからハイレベルに変化する。これにより、双安定回路ＳＲ（ｎ）において、薄膜トランジスタＴＲ２がオン状態となる。薄膜トランジスタＴＲ２のソース端子は低レベル電源ラインＶＳＳに接続されているので、第１状態ノードＮ１（ｎ）の電圧はローレベルで維持される。

時刻ｔ０１になると、走査信号Ｇ（ｎ−３）（図８では不図示）がローレベルからハイレベルに変化する。これにより、双安定回路ＳＲ（ｎ−１）において、薄膜トランジスタＴＳ１がオン状態となることによって、第１状態ノードＮ１（ｎ−１）の電圧がローレベルからハイレベルに変化する。補助バッファ部４３（ｎ）内の第２バッファ回路Ｂｕｆ２（ｎ）において薄膜トランジスタＴ２Ｂのゲート端子は高レベル電源ラインＶＤＤに接続されているので、第１状態ノードＮ１（ｎ−１）の電圧がローレベルからハイレベルに変化するのに伴って、第２状態ノードＮ２（ｎ）の電圧もローレベルからハイレベルに変化する。

ところで、時刻ｔ０１〜ｔ０３における第１状態ノードＮ１（ｎ−１）の電圧レベルは、高レベル電源電圧ＶＤＤよりも薄膜トランジスタＴＳ１の閾値電圧だけ低い電圧レベルである。以下、このような電圧レベルのことを「プリチャージ電圧レベル」という。なお、第２バッファ回路Ｂｕｆ２（ｎ）内の薄膜トランジスタＴ２Ｂの閾値電圧は、ドレイン端子の電圧レベルおよびソース端子の電圧レベルがプリチャージ電圧レベルを超えると当該薄膜トランジスタＴ２Ｂがオフ状態となるような大きさとなっている。同様に、第３バッファ回路Ｂｕｆ３（ｎ）内の薄膜トランジスタＴ３Ｂの閾値電圧は、ドレイン端子の電圧レベルおよびソース端子の電圧レベルがプリチャージ電圧レベルを超えると当該薄膜トランジスタＴ３Ｂがオフ状態となるような大きさとなっている。

時刻ｔ０２になると、走査信号Ｇ（ｎ−２）がローレベルからハイレベルに変化する。これにより、双安定回路ＳＲ（ｎ）において、薄膜トランジスタＴＳ１がオン状態となる。薄膜トランジスタＴＳ１のドレイン端子は高レベル電源ラインＶＤＤに接続されているので、薄膜トランジスタＴＳ１がオン状態となることによって、第１状態ノードＮ１（ｎ）の電圧がローレベルからハイレベル（プリチャージ電圧レベル）に変化する。このとき、第１バッファ回路Ｂｕｆ１（ｎ）内の薄膜トランジスタＴ１のドレイン端子に与えられている第１ゲートクロック信号ＧＣＫ１はローレベルとなっているので、走査信号Ｇ（ｎ）はローレベルで維持される。

時刻ｔ０３になると、第６ゲートクロック信号ＧＣＫ６がローレベルからハイレベルに変化することによって、（ｎ−１）行目のゲートバスラインＧＬ（ｎ−１）に接続された第１バッファ回路Ｂｕｆ１（ｎ−１）でのブースト動作に基づき、第１状態ノードＮ１（ｎ−１）の電圧が更に上昇する。また、時刻ｔ０３には、走査信号Ｇ（ｎ−１）（図８では不図示）がローレベルからハイレベルに変化する。これにより、双安定回路ＳＲ（ｎ＋１）において、薄膜トランジスタＴＳ１がオン状態となることによって、第１状態ノードＮ１（ｎ＋１）の電圧がローレベルからプリチャージ電圧レベルへと変化する。補助バッファ部４３（ｎ）内の第３バッファ回路Ｂｕｆ３（ｎ）において薄膜トランジスタＴ３Ｂのゲート端子は高レベル電源ラインＶＤＤに接続されているので、第１状態ノードＮ１（ｎ＋１）の電圧がローレベルからプリチャージ電圧レベルに変化するのに伴って、第３状態ノードＮ３（ｎ）の電圧もローレベルからプリチャージ電圧レベルへと変化する。

時刻ｔ０４になると、第１ゲートクロック信号ＧＣＫ１がローレベルからハイレベルに変化する。これにより、第１バッファ回路Ｂｕｆ１（ｎ）において、薄膜トランジスタＴ１を介したｎ行目のゲートバスラインＧＬ（ｎ）の充電が開始される。このとき、当該ゲートバスラインＧＬ（ｎ）の電圧変化（すなわち、走査信号Ｇ（ｎ）の電圧変化）が、ブーストキャパシタＣ１を介して第１状態ノードＮ１（ｎ）の電圧を押し上げる。このようなブースト動作によって、通常のハイレベルよりも十分に高い電圧が薄膜トランジスタＴ１のゲート端子に印加される。その結果、薄膜トランジスタＴ１が完全にオン状態となり、ｎ行目のゲートバスラインＧＬ（ｎ）が一端側（図１における左側）から完全なハイレベルに充電される。

図７に示すように、第１ゲートクロック信号ＧＣＫ１は、補助バッファ部４３（ｎ）内の第２バッファ回路Ｂｕｆ２（ｎ）にも与えられている。詳しくは、第１ゲートクロック信号ＧＣＫ１は、第２バッファ回路Ｂｕｆ２（ｎ）内の薄膜トランジスタＴ２Ａのドレイン端子に与えられている。また、時刻ｔ０４の直前の時点には、第２状態ノードＮ２（ｎ）の電圧はプリチャージ電圧レベルとなっている。従って、時刻ｔ０４には、第２バッファ回路Ｂｕｆ２（ｎ）において、薄膜トランジスタＴ２Ａを介したｎ行目のゲートバスラインＧＬ（ｎ）の充電が開始される。このとき、当該ゲートバスラインＧＬ（ｎ）の電圧変化が、ブーストキャパシタＣ２を介して第２状態ノードＮ２（ｎ）の電圧を押し上げる。これにより、通常のハイレベルよりも十分に高い電圧が薄膜トランジスタＴ２Ａのゲート端子に印加される。その結果、薄膜トランジスタＴ２Ａが完全にオン状態となる。同様にして、補助バッファ部４３（ｎ）内の第３バッファ回路Ｂｕｆ３（ｎ）において、薄膜トランジスタＴ３Ａが完全にオン状態となる。以上より、ｎ行目のゲートバスラインＧＬ（ｎ）が他端側（図１における右側）からも完全なハイレベルに充電される。

時刻ｔ０５には、第６ゲートクロック信号ＧＣＫ６がハイレベルからローレベルに変化することによって、第１状態ノードＮ１（ｎ−１）の電圧がプリチャージ電圧レベルにまで低下する。このとき、薄膜トランジスタＴ２Ｂはオフ状態となっており、第２状態ノードＮ２（ｎ）の電圧は変化しない。また、時刻ｔ０５には、第２ゲートクロック信号ＧＣＫ２がローレベルからハイレベルに変化することによって、（ｎ＋１）行目のゲートバスラインＧＬ（ｎ＋１）に接続された第１バッファ回路Ｂｕｆ１（ｎ＋１）でのブースト動作に基づき、第１状態ノードＮ１（ｎ＋１）の電圧が更に上昇する。このとき、薄膜トランジスタＴ３Ｂはオフ状態となっており、第３状態ノードＮ３（ｎ）の電圧は変化しない。

時刻ｔ０６には、第１ゲートクロック信号ＧＣＫ１がハイレベルからローレベルに変化する。これにより、ｎ行目のゲートバスラインＧＬ（ｎ）の電荷は、第１バッファ回路Ｂｕｆ１（ｎ）内の薄膜トランジスタＴ１を介して上記一端側（図１における左側）から放電されるとともに、第２バッファ回路Ｂｕｆ２（ｎ）内の薄膜トランジスタＴ２Ａおよび第３バッファ回路Ｂｕｆ３（ｎ）内の薄膜トランジスタＴ３Ａを介して上記他端側（図１における右側）からも放電される。その結果、走査信号Ｇ（ｎ）の電圧が高速にローレベルへと低下する。このようにして、時刻ｔ０４に選択状態となったｎ行目のゲートバスラインＧＬ（ｎ）は、時刻ｔ０６に速やかに非選択状態へと変化する。

上述のように、時刻ｔ０６には走査信号Ｇ（ｎ）の電圧がハイレベルからローレベルへと変化する。これにより、第１バッファ回路Ｂｕｆ１（ｎ）内のブーストキャパシタＣ１を介して第１状態ノードＮ１（ｎ）の電圧は低下し、第２バッファ回路Ｂｕｆ２（ｎ）内のブーストキャパシタＣ２を介して第２状態ノードＮ２（ｎ）の電圧は低下し、第３バッファ回路Ｂｕｆ３（ｎ）内のブーストキャパシタＣ３を介して第３状態ノードＮ３（ｎ）の電圧は低下する。ところで、時刻ｔ０６には、走査信号Ｇ（ｎ＋２）がローレベルからハイレベルに変化する。これにより、双安定回路ＳＲ（ｎ）において、薄膜トランジスタＴＳ２がオン状態となる。薄膜トランジスタＴＳ２のドレイン端子は高レベル電源ラインＶＤＤに接続されているので、第１状態ノードＮ１（ｎ）の電圧はローレベルにまで低下することはなくプリチャージ電圧レベルで維持される。

時刻ｔ０７になると、走査信号Ｇ（ｎ＋３）（図８では不図示）がローレベルからハイレベルに変化する。これにより、双安定回路ＳＲ（ｎ−１）において、薄膜トランジスタＴＲ１がオン状態となることによって、第１状態ノードＮ１（ｎ−１）の電圧がローレベルにまで低下する。このとき、第２バッファ回路Ｂｕｆ２（ｎ）内の薄膜トランジスタＴ２Ｂはオン状態となっていて、第２状態ノードＮ２（ｎ）の電圧もローレベルにまで低下する。

時刻ｔ０８になると、走査信号Ｇ（ｎ＋４）がローレベルからハイレベルに変化する。これにより、双安定回路ＳＲ（ｎ）において、薄膜トランジスタＴＲ１がオン状態となる。薄膜トランジスタＴＲ１のソース端子は低レベル電源ラインＶＳＳに接続されているので、薄膜トランジスタＴＲ１がオン状態となることによって第１状態ノードＮ１（ｎ）の電圧はローレベルにまで低下する。

時刻ｔ０９になると、走査信号Ｇ（ｎ＋５）（図８では不図示）がローレベルからハイレベルに変化する。これにより、双安定回路ＳＲ（ｎ＋１）において、薄膜トランジスタＴＲ１がオン状態となることによって、第１状態ノードＮ１（ｎ＋１）の電圧がローレベルにまで低下する。このとき、第３バッファ回路Ｂｕｆ３（ｎ）内の薄膜トランジスタＴ３Ｂはオン状態となっていて、第３状態ノードＮ３（ｎ）の電圧もローレベルにまで低下する。

なお、この例では、時刻ｔ０２の動作によって第１の出力信号ターンオンステップが実現され、時刻ｔ０８の動作によって第１の出力信号ターンオフステップが実現される。

図９は、シミュレーションによって得られた順方向走査時の信号波形図である。いずれの波形も、横軸は時間で、縦軸は電圧である。第２状態ノードＮ２（ｎ）、第１状態ノードＮ１（ｎ）、および第３状態ノードＮ３（ｎ）の電圧に着目すると、「第２状態ノードＮ２（ｎ）、第１状態ノードＮ１（ｎ）、第３状態ノードＮ３（ｎ）」という順序でローレベルからプリチャージ電圧レベルへと変化している。そして、第２状態ノードＮ２（ｎ）、第１状態ノードＮ１（ｎ）、および第３状態ノードＮ３（ｎ）は、同じ期間（符号６１を付した矢印で示す期間）に、通常のハイレベルよりも充分に高い電圧で維持されている。その後、「第２状態ノードＮ２（ｎ）、第１状態ノードＮ１（ｎ）、第３状態ノードＮ３（ｎ）」という順序でプリチャージ電圧レベルからローレベルへと変化している。

＜２．３．２ 逆方向走査時の動作＞
図１０は、逆方向走査が行われる際（複数のゲートバスラインＧＬへのハイレベルの走査信号Ｇの印加が降順で行われる際）のゲートドライバの動作について説明するための信号波形図である。ここでも、ｎ行目のゲートバスラインＧＬ（ｎ）が選択状態となる期間付近の動作に着目する。

逆方向走査が行われる際には、第１シフトレジスタ４１１および第２シフトレジスタ４２１に対して、逆方向走査用のスタートパルス（ゲートスタートパルス信号）が与えられる。すなわち、第１シフトレジスタ４１１および第２シフトレジスタ４２１に対して、最終段側の双安定回路ＳＲにスタートパルスが与えられる。また、図１０に示すように、６相クロック信号に関し、「第６ゲートクロック信号ＧＣＫ６、第５ゲートクロック信号ＧＣＫ５、第４ゲートクロック信号ＧＣＫ４、第３ゲートクロック信号ＧＣＫ３、第２ゲートクロック信号ＧＣＫ２、第１ゲートクロック信号ＧＣＫ１」という順序でクロックパルスが発生する。

時刻ｔ１０以前の期間には、第１状態ノードＮ１（ｎ−１）、第２状態ノードＮ２（ｎ）、第１状態ノードＮ１（ｎ）、第３状態ノードＮ３（ｎ）、および第１状態ノードＮ１（ｎ＋１）の電圧はいずれもローレベルで維持されている。

時刻ｔ１０になると、走査信号Ｇ（ｎ＋４）がローレベルからハイレベルに変化する。これにより、双安定回路ＳＲ（ｎ）において、薄膜トランジスタＴＲ１がオン状態となる。薄膜トランジスタＴＲ１のソース端子は低レベル電源ラインＶＳＳに接続されているので、第１状態ノードＮ１（ｎ）の電圧はローレベルで維持される。

時刻ｔ１１になると、走査信号Ｇ（ｎ＋３）（図８では不図示）がローレベルからハイレベルに変化する。これにより、双安定回路ＳＲ（ｎ＋１）において、薄膜トランジスタＴＳ１がオン状態となることによって、第１状態ノードＮ１（ｎ＋１）の電圧がローレベルからプリチャージ電圧レベルに変化する。補助バッファ部４３（ｎ）内の第３バッファ回路Ｂｕｆ３（ｎ）において薄膜トランジスタＴ３Ｂのゲート端子は高レベル電源ラインＶＤＤに接続されているので、第１状態ノードＮ１（ｎ＋１）の電圧がローレベルからプリチャージ電圧レベルに変化するのに伴って、第３状態ノードＮ３（ｎ）の電圧もローレベルからプリチャージ電圧レベルに変化する。

時刻ｔ１２になると、走査信号Ｇ（ｎ＋２）がローレベルからハイレベルに変化する。これにより、双安定回路ＳＲ（ｎ）において、薄膜トランジスタＴＳ２がオン状態となる。薄膜トランジスタＴＳ２のドレイン端子は高レベル電源ラインＶＤＤに接続されているので、薄膜トランジスタＴＳ２がオン状態となることによって、第１状態ノードＮ１（ｎ）の電圧がローレベルからハイレベル（プリチャージ電圧レベル）に変化する。このとき、第１バッファ回路Ｂｕｆ１（ｎ）内の薄膜トランジスタＴ１のドレイン端子に与えられている第１ゲートクロック信号ＧＣＫ１はローレベルとなっているので、走査信号Ｇ（ｎ）はローレベルで維持される。

時刻ｔ１３になると、第２ゲートクロック信号ＧＣＫ２がローレベルからハイレベルに変化することによって、（ｎ＋１）行目のゲートバスラインＧＬ（ｎ＋１）に接続された第１バッファ回路Ｂｕｆ１（ｎ＋１）でのブースト動作に基づき、第１状態ノードＮ１（ｎ＋１）の電圧が更に上昇する。また、時刻ｔ１３には、走査信号Ｇ（ｎ＋１）（図８では不図示）がローレベルからハイレベルに変化する。これにより、双安定回路ＳＲ（ｎ−１）において、薄膜トランジスタＴＳ２がオン状態となることによって、第１状態ノードＮ１（ｎ−１）の電圧がローレベルからプリチャージ電圧レベルへと変化する。補助バッファ部４３（ｎ）内の第２バッファ回路Ｂｕｆ２（ｎ）において薄膜トランジスタＴ２Ｂのゲート端子は高レベル電源ラインＶＤＤに接続されているので、第１状態ノードＮ１（ｎ−１）の電圧がローレベルからプリチャージ電圧レベルに変化するのに伴って、第２状態ノードＮ２（ｎ）の電圧もローレベルからプリチャージ電圧レベルへと変化する。

時刻ｔ１４になると、第１ゲートクロック信号ＧＣＫ１がローレベルからハイレベルに変化する。これにより、順方向走査が行われる際の時刻ｔ０４（図８参照）と同様にして、ｎ行目のゲートバスラインＧＬ（ｎ）が一端側（図１における左側）および他端側（図１における右側）の双方から完全なハイレベルに充電される。

時刻ｔ１５には、第２ゲートクロック信号ＧＣＫ２がハイレベルからローレベルに変化することによって、第１状態ノードＮ１（ｎ＋１）の電圧がプリチャージ電圧レベルにまで低下する。このとき、薄膜トランジスタＴ３Ｂはオフ状態となっており、第３状態ノードＮ３（ｎ）の電圧は変化しない。また、時刻ｔ１５には、第６ゲートクロック信号ＧＣＫ６がローレベルからハイレベルに変化することによって、（ｎ−１）行目のゲートバスラインＧＬ（ｎ−１）に接続された第１バッファ回路Ｂｕｆ１（ｎ−１）でのブースト動作に基づき、第１状態ノードＮ１（ｎ−１）の電圧が更に上昇する。このとき、薄膜トランジスタＴ２Ｂはオフ状態となっており、第２状態ノードＮ２（ｎ）の電圧は変化しない。

時刻ｔ１６には、第１ゲートクロック信号ＧＣＫ１がハイレベルからローレベルに変化する。これにより、順方向走査が行われる際の時刻ｔ０６（図８参照）と同様、ｎ行目のゲートバスラインＧＬ（ｎ）の電荷は、第１バッファ回路Ｂｕｆ１（ｎ）内の薄膜トランジスタＴ１を介して上記一端側（図１における左側）から放電されるとともに、第２バッファ回路Ｂｕｆ２（ｎ）内の薄膜トランジスタＴ２Ａおよび第３バッファ回路Ｂｕｆ３（ｎ）内の薄膜トランジスタＴ３Ａを介して上記他端側（図１における右側）からも放電される。その結果、走査信号Ｇ（ｎ）の電圧が高速にローレベルへと低下する。このようにして、時刻ｔ１４に選択状態となったｎ行目のゲートバスラインＧＬ（ｎ）は、時刻ｔ１６に速やかに非選択状態へと変化する。また、順方向走査が行われる際の時刻ｔ０６（図８参照）と同様、第１状態ノードＮ１（ｎ）の電圧、第２状態ノードＮ２（ｎ）の電圧、および第３状態ノードＮ３（ｎ）の電圧は低下する。

時刻ｔ１７になると、走査信号Ｇ（ｎ−３）（図８では不図示）がローレベルからハイレベルに変化する。これにより、双安定回路ＳＲ（ｎ＋１）において、薄膜トランジスタＴＲ２がオン状態となることによって、第１状態ノードＮ１（ｎ＋１）の電圧がローレベルにまで低下する。このとき、第３バッファ回路Ｂｕｆ３（ｎ）内の薄膜トランジスタＴ３Ｂはオン状態となっていて、第３状態ノードＮ３（ｎ）の電圧もローレベルにまで低下する。

時刻ｔ１８になると、走査信号Ｇ（ｎ−４）がローレベルからハイレベルに変化する。これにより、双安定回路ＳＲ（ｎ）において、薄膜トランジスタＴＲ２がオン状態となる。薄膜トランジスタＴＲ２のソース端子は低レベル電源ラインＶＳＳに接続されているので、薄膜トランジスタＴＲ２がオン状態となることによって第１状態ノードＮ１（ｎ）の電圧はローレベルにまで低下する。

時刻ｔ１９になると、走査信号Ｇ（ｎ−５）（図８では不図示）がローレベルからハイレベルに変化する。これにより、双安定回路ＳＲ（ｎ−１）において、薄膜トランジスタＴＲ２がオン状態となることによって、第１状態ノードＮ１（ｎ−１）の電圧がローレベルにまで低下する。このとき、第２バッファ回路Ｂｕｆ２（ｎ）内の薄膜トランジスタＴ２Ｂはオン状態となっていて、第２状態ノードＮ２（ｎ）の電圧もローレベルにまで低下する。

なお、この例では、時刻ｔ１２の動作によって第１の出力信号ターンオンステップが実現され、時刻ｔ１８の動作によって第１の出力信号ターンオフステップが実現される。

図１１は、シミュレーションによって得られた逆方向走査時の信号波形図である。いずれの波形も、横軸は時間で、縦軸は電圧である。第２状態ノードＮ２（ｎ）、第１状態ノードＮ１（ｎ）、および第３状態ノードＮ３（ｎ）の電圧に着目すると、「第３状態ノードＮ３（ｎ）、第１状態ノードＮ１（ｎ）、第２状態ノードＮ２（ｎ）」という順序でローレベルからプリチャージ電圧レベルへと変化している。そして、第２状態ノードＮ２（ｎ）、第１状態ノードＮ１（ｎ）、および第３状態ノードＮ３（ｎ）は、同じ期間（符号６２を付した矢印で示す期間）に、通常のハイレベルよりも充分に高い電圧で維持されている。その後、「第３状態ノードＮ３（ｎ）、第１状態ノードＮ１（ｎ）、第２状態ノードＮ２（ｎ）」という順序でプリチャージ電圧レベルからローレベルへと変化している。

＜２．４ 薄膜トランジスタのサイズについて＞
ここで、本実施形態で用いられる薄膜トランジスタの好ましいサイズについて説明する。図６に示した構成の双安定回路ＳＲ（ｎ）に関し、第１状態ノードＮ１（ｎ）の充電は順方向走査が行われる際と逆方向走査が行われる際とで同じように行われることが好ましい。従って、薄膜トランジスタＴＳ１のサイズと薄膜トランジスタＴＳ２のサイズとは同じであることが好ましい。同様に、第１状態ノードＮ１（ｎ）の放電は順方向走査が行われる際と逆方向走査が行われる際とで同じように行われることが好ましい。従って、薄膜トランジスタＴＲ１のサイズと薄膜トランジスタＴＲ２のサイズとは同じであることが好ましい。

また、順方向走査が行われる際と逆方向走査が行われる際とで補助バッファ部４３（ｎ）は同じように動作することが好ましく、かつ、ゲートバスラインＧＬ（ｎ）に対する充放電能力が第２バッファ回路Ｂｕｆ２（ｎ）と第３バッファ回路Ｂｕｆ３（ｎ）とで同じであることが好ましい。従って、薄膜トランジスタＴ２Ａのサイズと薄膜トランジスタＴ３Ａのサイズとは同じであって、かつ、薄膜トランジスタＴ２Ｂのサイズと薄膜トランジスタＴ３Ｂのサイズとは同じであって、かつ、ブーストキャパシタＣ２の容量値とブーストキャパシタＣ３の容量値とは同じであることが好ましい。

さらに、ゲートバスラインＧＬ（ｎ）に対する充放電は、当該ゲートバスラインＧＬ（ｎ）の一端側からは１つのバッファ回路（第１バッファ回路Ｂｕｆ１（ｎ））によって行われるのに対し、当該ゲートバスラインＧＬ（ｎ）の他端側からは２つのバッファ回路（第２バッファ回路Ｂｕｆ２（ｎ）および第３バッファ回路Ｂｕｆ３（ｎ））によって行われる。それ故、ゲートバスラインＧＬ（ｎ）の一端側からの充放電とゲートバスラインＧＬ（ｎ）の他端側からの充放電とが同じように行われるようにするため、薄膜トランジスタＴ１のサイズは薄膜トランジスタＴ２Ａのサイズよりも大きく、かつ、薄膜トランジスタＴ１のサイズは薄膜トランジスタＴ３Ａのサイズよりも大きく、かつ、ブーストキャパシタＣ１の容量値はブーストキャパシタＣ２の容量値よりも大きく、かつ、ブーストキャパシタＣ１の容量値はブーストキャパシタＣ３の容量値よりも大きいことが好ましい。このような構成を採用することによって、各ゲートバスラインＧＬが選択状態から非選択状態へと遷移する際の各画素形成部Ｐｓでの引き込み電圧の大きさが、上記一端側近傍と上記他端側近傍とで同程度となる。これにより、フリッカの発生が抑制される。

なお、薄膜トランジスタの駆動能力はチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌで決まる。ここで、チャネル長Ｌが一定であると仮定すると、一方の薄膜トランジスタのサイズが他方の薄膜トランジスタのサイズよりも大きいということは、一方の薄膜トランジスタのチャネル幅Ｗが他方の薄膜トランジスタのチャネル幅Ｗよりも大きいことを意味する。

＜３．効果＞
本実施形態によれば、表示部５００内の各ゲートバスラインＧＬは、第１ゲートドライバ４１０および第２ゲートドライバ４２０によって駆動される。すなわち、各ゲートバスラインＧＬには、その両端からハイレベルまたはローレベルの電圧が走査信号Ｇとして印加される。これにより、各ゲートバスラインＧＬに対して高速に充電および放電を行うことができるので、サイズの大きな表示部５００についても高速な駆動により良好に画像を表示することができる。ここで、第１ゲートドライバ４１０内の第１シフトレジスタ４１１は奇数行目のゲートバスラインＧＬに対応する双安定回路ＳＲによって構成され、第２ゲートドライバ４２０内の第２シフトレジスタ４２１は偶数行目のゲートバスラインＧＬに対応する双安定回路ＳＲによって構成されている。そして、各双安定回路ＳＲの出力信号によって３つのバッファ回路の動作が制御される。このような構成が採用されているので、従来に比べてシフトレジスタの実現に必要な面積が低減され、表示パネルとしての液晶パネル６００の狭額縁化を図ることができる。

また、各双安定回路ＳＲには、ゲートバスラインＧＬに接続された第１バッファ回路Ｂｕｆ１内の薄膜トランジスタＴ１のゲート端子に接続された第１状態ノードＮ１の電圧を制御するための構成要素として、４つの薄膜トランジスタが設けられている。詳しくは、Ｋを１以上ｉ以下の整数として、Ｋ行目のゲートバスラインＧＬ（Ｋ）に対応する双安定回路ＳＲ（Ｋ）には、（Ｋ−２）行目のゲートバスラインＧＬ（Ｋ−２）に印加されている走査信号Ｇ（Ｋ−２）に基づいて第１状態ノードＮ１（Ｋ）を充電する薄膜トランジスタＴＳ１と、（Ｋ＋４）行目のゲートバスラインＧＬ（Ｋ＋４）に印加されている走査信号Ｇ（Ｋ＋４）に基づいて第１状態ノードＮ１（Ｋ）を放電する薄膜トランジスタＴＲ１と、（Ｋ＋２）行目のゲートバスラインＧＬ（Ｋ＋２）に印加されている走査信号Ｇ（Ｋ＋２）に基づいて第１状態ノードＮ１（Ｋ）を充電する薄膜トランジスタＴＳ２と、（Ｋ−４）行目のゲートバスラインＧＬ（Ｋ−４）に印加されている走査信号Ｇ（Ｋ−４）に基づいて第１状態ノードＮ１（Ｋ）を放電する薄膜トランジスタＴＲ２とが設けられている。また、Ｋ行目のゲートバスラインＧＬ（Ｋ）に接続された補助バッファ部４３（Ｋ）に関し、第２バッファ回路Ｂｕｆ２（Ｋ）内の薄膜トランジスタＴ２Ａのゲート端子に接続された第２状態ノードＮ２（Ｋ）の充放電は（Ｋ−１）行目のゲートバスラインＧＬ（Ｋ−１）に印加されている走査信号Ｇ（Ｋ−１）に基づいて制御され、第３バッファ回路Ｂｕｆ３（Ｋ）内の薄膜トランジスタＴ３Ａのゲート端子に接続された第３状態ノードＮ３（Ｋ）の充放電は（Ｋ＋１）行目のゲートバスラインＧＬ（Ｋ＋１）に印加されている走査信号Ｇ（Ｋ＋１）に基づいて制御される。以上のような構成により、第１シフトレジスタ４１１および第２シフトレジスタ４２１に対して初段側の双安定回路ＳＲにスタートパルスを与えると順方向走査が行われ、第１シフトレジスタ４１１および第２シフトレジスタ４２１に対して最終段側の双安定回路ＳＲにスタートパルスを与えると逆方向走査が行われる。このように、ゲートバスラインＧＬの走査順序の切り替えを行うことが可能となっている。

以上のように、本実施形態によれば、ゲートバスラインＧＬの高速な充放電およびゲートバスラインＧＬの走査順序の切り替えが可能であって狭額縁化を図ることができる液晶表示装置が実現される。

＜４．変形例＞
上記実施形態においては、各ゲートバスラインに対応する双安定回路ＳＲに関し、セット端子Ｓ１は２行前のゲートバスラインに接続され、セット端子Ｓ２は２行後のゲートバスラインに接続され、リセット端子Ｒ１は４行後のゲートバスラインに接続され、リセット端子Ｒ２は４行前のゲートバスラインに接続されていた。また、ゲートクロック信号ＧＣＫとして用いられる多相クロック信号の相数は６であって、各ゲートクロック信号ＧＣＫのパルス幅は２水平走査期間に相当する長さであった。しかしながら、これらについては様々な変形を施すことができる。そこで、以下、上記実施形態の変形例について説明する。なお、以下においては、ｚを整数としてｚ水平走査期間に相当する長さのことを「ｚＨ」という。例えば、２水平走査期間に相当する長さのことを「２Ｈ」という。

＜４．１ 第１の変形例＞
本変形例においては、双安定回路ＳＲのセット端子Ｓ１，Ｓ２およびリセット端子Ｒ１，Ｒ２の接続先は上記実施形態と同様である（図６参照）。また、上記実施形態と同様、用いられる多相クロック信号の相数は６である。但し、用いられる多相クロック信号の相数は７以上であっても良い。各ゲートクロック信号ＧＣＫのパルス幅は、上記実施形態とは異なり、１Ｈである。

図１２は、順方向走査が行われる際のゲートドライバの動作について説明するための信号波形図である。第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ２２にローレベルからプリチャージ電圧レベルに変化した後、時刻ｔ２４に通常のハイレベルよりも十分に高い電圧レベルに変化する。そして、１Ｈの期間、その十分に高い電圧レベルは維持される。すなわち、第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ２５にプリチャージ電圧レベルに変化する。その後、第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ２８にローレベルに変化する。また、時刻ｔ２４から時刻ｔ２５までの１Ｈの期間に、第２状態ノードＮ２（ｎ）、第１状態ノードＮ１（ｎ）、および第３状態ノードＮ３（ｎ）の電圧は通常のハイレベルよりも十分に高い電圧レベルで維持される。第１〜第６ゲートクロック信号ＧＣＫ１〜ＧＣＫ６のクロックパルスを図１２に示すように発生させ、かつ、第１シフトレジスタ４１１および第２シフトレジスタ４２１に対して初段側の双安定回路ＳＲにスタートパルスを与えることによって、複数のゲートバスラインＧＬへのハイレベル（オンレベル）の走査信号Ｇの印加が昇順で行われる。

図１３は、逆方向走査が行われる際のゲートドライバの動作について説明するための信号波形図である。第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ３２にローレベルからプリチャージ電圧レベルに変化した後、時刻ｔ３４に通常のハイレベルよりも十分に高い電圧レベルに変化する。そして、１Ｈの期間、その十分に高い電圧レベルは維持される。すなわち、第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ３５にプリチャージ電圧レベルに変化する。その後、第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ３８にローレベルに変化する。また、時刻ｔ３４から時刻ｔ３５までの１Ｈの期間に、第２状態ノードＮ２（ｎ）、第１状態ノードＮ１（ｎ）、および第３状態ノードＮ３（ｎ）の電圧は通常のハイレベルよりも十分に高い電圧レベルで維持される。第１〜第６ゲートクロック信号ＧＣＫ１〜ＧＣＫ６のクロックパルスを図１３に示すように発生させ、かつ、第１シフトレジスタ４１１および第２シフトレジスタ４２１に対して最終段側の双安定回路ＳＲにスタートパルスを与えることによって、複数のゲートバスラインＧＬへのハイレベル（オンレベル）の走査信号Ｇの印加が降順で行われる。

＜４．２ 第２の変形例＞
図１４は、本変形例における双安定回路ＳＲ（ｎ）の詳細な構成を示す回路図である。セット端子Ｓ１は（ｎ−２）行目のゲートバスラインＧＬ（ｎ−２）に接続され、セット端子Ｓ２は（ｎ＋２）行目のゲートバスラインＧＬ（ｎ＋２）に接続され、リセット端子Ｒ１は（ｎ＋５）行目のゲートバスラインＧＬ（ｎ＋５）に接続され、リセット端子Ｒ２は（ｎ−５）行目のゲートバスラインＧＬ（ｎ−５）に接続されている。用いられる多相クロック信号の相数は７である。但し、用いられる多相クロック信号の相数は８以上であっても良い。各ゲートクロック信号ＧＣＫのパルス幅は３Ｈである。但し、各ゲートクロック信号ＧＣＫのパルス幅は１Ｈまたは２Ｈであっても良い。

図１５は、順方向走査が行われる際のゲートドライバの動作について説明するための信号波形図である。第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ４２にローレベルからプリチャージ電圧レベルに変化した後、時刻ｔ４４に通常のハイレベルよりも十分に高い電圧レベルに変化する。そして、３Ｈの期間、その十分に高い電圧レベルは維持される。すなわち、第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ４７にプリチャージ電圧レベルに変化する。その後、第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ４９にローレベルに変化する。また、時刻ｔ４４から時刻ｔ４７までの３Ｈの期間に、第２状態ノードＮ２（ｎ）、第１状態ノードＮ１（ｎ）、および第３状態ノードＮ３（ｎ）の電圧は通常のハイレベルよりも十分に高い電圧レベルで維持される。第１〜第６ゲートクロック信号ＧＣＫ１〜ＧＣＫ６のクロックパルスを図１５に示すように発生させ、かつ、第１シフトレジスタ４１１および第２シフトレジスタ４２１に対して初段側の双安定回路ＳＲにスタートパルスを与えることによって、複数のゲートバスラインＧＬへのハイレベル（オンレベル）の走査信号Ｇの印加が昇順で行われる。

図１６は、逆方向走査が行われる際のゲートドライバの動作について説明するための信号波形図である。第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ５２にローレベルからプリチャージ電圧レベルに変化した後、時刻ｔ５４に通常のハイレベルよりも十分に高い電圧レベルに変化する。そして、３Ｈの期間、その十分に高い電圧レベルは維持される。すなわち、第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ５７にプリチャージ電圧レベルに変化する。その後、第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ５９にローレベルに変化する。また、時刻ｔ５４から時刻ｔ５７までの３Ｈの期間に、第２状態ノードＮ２（ｎ）、第１状態ノードＮ１（ｎ）、および第３状態ノードＮ３（ｎ）の電圧は通常のハイレベルよりも十分に高い電圧レベルで維持される。第１〜第６ゲートクロック信号ＧＣＫ１〜ＧＣＫ６のクロックパルスを図１６に示すように発生させ、かつ、第１シフトレジスタ４１１および第２シフトレジスタ４２１に対して最終段側の双安定回路ＳＲにスタートパルスを与えることによって、複数のゲートバスラインＧＬへのハイレベル（オンレベル）の走査信号Ｇの印加が降順で行われる。

＜４．３ 第３の変形例＞
図１７は、本変形例における双安定回路ＳＲ（ｎ）の詳細な構成を示す回路図である。セット端子Ｓ１は（ｎ−２）行目のゲートバスラインＧＬ（ｎ−２）に接続され、セット端子Ｓ２は（ｎ＋２）行目のゲートバスラインＧＬ（ｎ＋２）に接続され、リセット端子Ｒ１は（ｎ＋６）行目のゲートバスラインＧＬ（ｎ＋６）に接続され、リセット端子Ｒ２は（ｎ−６）行目のゲートバスラインＧＬ（ｎ−６）に接続されている。用いられる多相クロック信号の相数は８である。但し、用いられる多相クロック信号の相数は９以上であっても良い。各ゲートクロック信号ＧＣＫのパルス幅は４Ｈである。但し、各ゲートクロック信号ＧＣＫのパルス幅は１Ｈまたは２Ｈまたは３Ｈであっても良い。

図１８は、順方向走査が行われる際のゲートドライバの動作について説明するための信号波形図である。第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ６２にローレベルからプリチャージ電圧レベルに変化した後、時刻ｔ６４に通常のハイレベルよりも十分に高い電圧レベルに変化する。そして、４Ｈの期間、その十分に高い電圧レベルは維持される。すなわち、第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ６８にプリチャージ電圧レベルに変化する。その後、第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ６ａにローレベルに変化する。また、時刻ｔ６４から時刻ｔ６８までの４Ｈの期間に、第２状態ノードＮ２（ｎ）、第１状態ノードＮ１（ｎ）、および第３状態ノードＮ３（ｎ）の電圧は通常のハイレベルよりも十分に高い電圧レベルで維持される。第１〜第６ゲートクロック信号ＧＣＫ１〜ＧＣＫ６のクロックパルスを図１８に示すように発生させ、かつ、第１シフトレジスタ４１１および第２シフトレジスタ４２１に対して初段側の双安定回路ＳＲにスタートパルスを与えることによって、複数のゲートバスラインＧＬへのハイレベル（オンレベル）の走査信号Ｇの印加が昇順で行われる。

図１９は、逆方向走査が行われる際のゲートドライバの動作について説明するための信号波形図である。第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ７２にローレベルからプリチャージ電圧レベルに変化した後、時刻ｔ７４に通常のハイレベルよりも十分に高い電圧レベルに変化する。そして、４Ｈの期間、その十分に高い電圧レベルは維持される。すなわち、第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ７８にプリチャージ電圧レベルに変化する。その後、第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ７ａにローレベルに変化する。また、時刻ｔ７４から時刻ｔ７８までの４Ｈの期間に、第２状態ノードＮ２（ｎ）、第１状態ノードＮ１（ｎ）、および第３状態ノードＮ３（ｎ）の電圧は通常のハイレベルよりも十分に高い電圧レベルで維持される。第１〜第６ゲートクロック信号ＧＣＫ１〜ＧＣＫ６のクロックパルスを図１９に示すように発生させ、かつ、第１シフトレジスタ４１１および第２シフトレジスタ４２１に対して最終段側の双安定回路ＳＲにスタートパルスを与えることによって、複数のゲートバスラインＧＬへのハイレベル（オンレベル）の走査信号Ｇの印加が降順で行われる。

＜４．４ 第４の変形例＞
図２０は、本変形例における双安定回路ＳＲ（ｎ）の詳細な構成を示す回路図である。セット端子Ｓ１は（ｎ−３）行目のゲートバスラインＧＬ（ｎ−３）に接続され、セット端子Ｓ２は（ｎ＋３）行目のゲートバスラインＧＬ（ｎ＋３）に接続され、リセット端子Ｒ１は（ｎ＋６）行目のゲートバスラインＧＬ（ｎ＋６）に接続され、リセット端子Ｒ２は（ｎ−６）行目のゲートバスラインＧＬ（ｎ−６）に接続されている。用いられる多相クロック信号の相数は８である。但し、用いられる多相クロック信号の相数は９以上であっても良い。各ゲートクロック信号ＧＣＫのパルス幅は３Ｈである。但し、各ゲートクロック信号ＧＣＫのパルス幅は１Ｈまたは２Ｈであっても良い。

図２１は、順方向走査が行われる際のゲートドライバの動作について説明するための信号波形図である。第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ８２にローレベルからプリチャージ電圧レベルに変化した後、時刻ｔ８５に通常のハイレベルよりも十分に高い電圧レベルに変化する。そして、３Ｈの期間、その十分に高い電圧レベルは維持される。すなわち、第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ８８にプリチャージ電圧レベルに変化する。その後、第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ８ｂにローレベルに変化する。また、時刻ｔ８５から時刻ｔ８８までの３Ｈの期間に、第２状態ノードＮ２（ｎ）、第１状態ノードＮ１（ｎ）、および第３状態ノードＮ３（ｎ）の電圧は通常のハイレベルよりも十分に高い電圧レベルで維持される。第１〜第６ゲートクロック信号ＧＣＫ１〜ＧＣＫ６のクロックパルスを図２１に示すように発生させ、かつ、第１シフトレジスタ４１１および第２シフトレジスタ４２１に対して初段側の双安定回路ＳＲにスタートパルスを与えることによって、複数のゲートバスラインＧＬへのハイレベル（オンレベル）の走査信号Ｇの印加が昇順で行われる。

図２２は、逆方向走査が行われる際のゲートドライバの動作について説明するための信号波形図である。第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ９２にローレベルからプリチャージ電圧レベルに変化した後、時刻ｔ９５に通常のハイレベルよりも十分に高い電圧レベルに変化する。そして、３Ｈの期間、その十分に高い電圧レベルは維持される。すなわち、第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ９８にプリチャージ電圧レベルに変化する。その後、第１状態ノードＮ１（ｎ）の電圧は、時刻ｔ９ｂにローレベルに変化する。また、時刻ｔ９５から時刻ｔ９８までの３Ｈの期間に、第２状態ノードＮ２（ｎ）、第１状態ノードＮ１（ｎ）、および第３状態ノードＮ３（ｎ）の電圧は通常のハイレベルよりも十分に高い電圧レベルで維持される。第１〜第６ゲートクロック信号ＧＣＫ１〜ＧＣＫ６のクロックパルスを図２２に示すように発生させ、かつ、第１シフトレジスタ４１１および第２シフトレジスタ４２１に対して最終段側の双安定回路ＳＲにスタートパルスを与えることによって、複数のゲートバスラインＧＬへのハイレベル（オンレベル）の走査信号Ｇの印加が降順で行われる。

＜４．５ その他の変形例＞
上記の他、Ｋを整数として、例えば、（Ｋ−３）行目のゲートバスラインＧＬ（Ｋ−３）に接続されたセット端子Ｓ１と（Ｋ＋３）行目のゲートバスラインＧＬ（Ｋ＋３）に接続されたセット端子Ｓ２と（Ｋ＋７）行目のゲートバスラインＧＬ（Ｋ＋７）に接続されたリセット端子Ｒ１と（Ｋ−７）行目のゲートバスラインＧＬ（Ｋ−７）に接続されたリセット端子Ｒ２とを含む双安定回路ＳＲ（Ｋ）を採用した上でゲートクロック信号ＧＣＫとして相数が９以上の多相クロック信号を用いるという構成（以下では、「第５の変形例」という。）や（Ｋ−４）行目のゲートバスラインＧＬ（Ｋ−４）に接続されたセット端子Ｓ１と（Ｋ＋４）行目のゲートバスラインＧＬ（Ｋ＋４）に接続されたセット端子Ｓ２と（Ｋ＋８）行目のゲートバスラインＧＬ（Ｋ＋８）に接続されたリセット端子Ｒ１と（Ｋ−８）行目のゲートバスラインＧＬ（Ｋ−８）に接続されたリセット端子Ｒ２とを含む双安定回路ＳＲ（Ｋ）を採用した上でゲートクロック信号ＧＣＫとして相数が１０以上の多相クロック信号を用いるという構成（以下では、「第６の変形例」という。）が考えられる。

＜４．６ 変形例のまとめ＞
上記実施形態および上記全ての変形例より、包括的には各双安定回路ＳＲは以下のような構成を有すると考えることができる。Ｉ、Ｊ、およびＫを整数として、Ｋ行目のゲートバスラインＧＬ（Ｋ）に対応する双安定回路ＳＲ（Ｋ）は、図２３に示すように、出力信号の出力先のバッファ回路（第１〜第３バッファ回路）に接続された第１状態ノードＮ１（Ｋ）と、第１状態ノードＮ１（Ｋ）から出力される出力信号を（Ｋ−Ｉ）行目のゲートバスラインＧＬ（Ｋ−Ｉ）に印加されている走査信号Ｇ（Ｋ−Ｉ）に基づいてローレベルからハイレベルに変化させるための第１の出力信号ターンオン部４５１と、第１状態ノードＮ１（Ｋ）から出力される出力信号を（Ｋ＋Ｊ）行目のゲートバスラインＧＬ（Ｋ＋Ｊ）に印加されている走査信号Ｇ（Ｋ＋Ｊ）に基づいてハイレベルからローレベルに変化させるための第１の出力信号ターンオフ部４５２と、第１状態ノードＮ１（Ｋ）から出力される出力信号を（Ｋ＋Ｉ）行目のゲートバスラインＧＬ（Ｋ＋Ｉ）に印加されている走査信号Ｇ（Ｋ＋Ｉ）に基づいてローレベルからハイレベルに変化させるための第２の出力信号ターンオン部４５３と、第１状態ノードＮ１（Ｋ）から出力される出力信号を（Ｋ−Ｊ）行目のゲートバスラインＧＬ（Ｋ−Ｊ）に印加されている走査信号Ｇ（Ｋ−Ｊ）に基づいてハイレベルからローレベルに変化させるための第２の出力信号ターンオフ部４５４とを含む。第１の出力信号ターンオン部４５１は上述した薄膜トランジスタＴＳ１を含み、第１の出力信号ターンオフ部４５２は上述した薄膜トランジスタＴＲ１を含み、第２の出力信号ターンオン部４５３は上述した薄膜トランジスタＴＳ２を含み、第２の出力信号ターンオフ部４５４は上述した薄膜トランジスタＴＲ２を含む。ここで、ＩはＪよりも小さい２以上の整数であって、ゲートクロック信号ＧＣＫとして用いられる多相クロック信号の相数は６以上である。

なお、双安定回路ＳＲ内の薄膜トランジスタＴＳ１，ＴＳ２については、図２４に示すように、ダイオード接続の構成を採用しても良い。すなわち、Ｋ行目のゲートバスラインＧＬ（Ｋ）に対応する双安定回路ＳＲ（Ｋ）に関し、薄膜トランジスタＴＳ１についてはゲート端子に加えてドレイン端子も（Ｋ−Ｉ）行目のゲートバスラインＧＬ（Ｋ−Ｉ）に接続されている構成を採用しても良く、薄膜トランジスタＴＳ２についてはゲート端子に加えてドレイン端子も（Ｋ＋Ｉ）行目のゲートバスラインＧＬ（Ｋ＋Ｉ）に接続されている構成を採用しても良い。

上述したように、各双安定回路ＳＲには、４つの薄膜トランジスタＴＳ１，ＴＳ２，ＴＲ１,およびＴＲ２が含まれている。ここで、上記実施形態および上記第１〜第６の変形例に関し、４つの薄膜トランジスタＴＳ１，ＴＳ２，ＴＲ１,およびＴＲのそれぞれがオン状態で維持される期間について説明する。なお、図２５〜図３０では、薄膜トランジスタＴＲ２がオン状態で維持される期間を符号７１を付した矢印で表し、薄膜トランジスタＴＳ１がオン状態で維持される期間を符号７２を付した矢印で表し、薄膜トランジスタＴＳ２がオン状態で維持される期間を符号７３を付した矢印で表し、薄膜トランジスタＴＲ１がオン状態で維持される期間を符号７４を付した矢印で表している。

図２５は、上記実施形態および上記第１の変形例における第１状態ノードＮ１の電圧の変化を示す波形図である。なお、各波形の左方には、ゲートクロック信号ＧＣＫのパルス幅を記している（図２６〜図３０も同様）。図２６は、上記第２の変形例における第１状態ノードＮ１の電圧の変化を示す波形図である。図２７は、上記第３の変形例における第１状態ノードＮ１の電圧の変化を示す波形図である。図２８は、上記第４の変形例における第１状態ノードＮ１の電圧の変化を示す波形図である。図２９は、上記第５の変形例における第１状態ノードＮ１の電圧の変化を示す波形図である。図３０は、上記第６の変形例における第１状態ノードＮ１の電圧の変化を示す波形図である。なお、図２５〜図３０に示す波形図は、順方向走査が行われる際の波形図である。図２５〜図３０から把握されるように、いずれの例についても、任意の時点においてオン状態の薄膜トランジスタは多くても１個だけである。

ここで、実現可能な構成の要件について説明する。ゲートバスラインＧＬの走査順序の切り替えを行うためには、図１における上下方向に関して対称性を有する必要がある。従って、Ｉ、Ｊ、およびＫを整数として、各ゲートバスラインＧＬ（Ｋ）に対応する双安定回路ＳＲ（Ｋ）に関し、上述したように、セット端子Ｓ１をＩ行前のゲートバスラインＧＬ（Ｋ−Ｉ）に接続する場合にはセット端子Ｓ２をＩ行後のゲートバスラインＧＬ（Ｋ＋Ｉ）に接続する必要があり、リセット端子Ｒ１をＪ行後のゲートバスラインＧＬ（Ｋ＋Ｊ）に接続する場合にはリセット端子Ｒ２をＪ行前のゲートバスラインＧＬ（Ｋ−Ｊ）に接続する必要がある。

また、仮に或る期間中に薄膜トランジスタＴＲ２および薄膜トランジスタＴＳ１の双方がオン状態になっていると、当該期間中に第１状態ノードＮ１を充電しようとする動作と第１状態ノードＮ１を放電しようとする動作とが行われ、誤動作が引き起こされる。従って、薄膜トランジスタＴＲ２がオン状態になっている期間と薄膜トランジスタＴＳ１がオン状態になっている期間とは重ならないようにする必要がある。同様の理由により、薄膜トランジスタＴＳ２がオン状態になっている期間と薄膜トランジスタＴＲ１がオン状態になっている期間とは重ならないようにする必要がある。

各ゲートバスラインＧＬに対応する第１〜第３状態ノードＮ１〜Ｎ３の電圧変化は概略的には図３１に示すようなものとなる。なお、ここでは、順方向走査が行われる際に着目している。第２状態ノードＮ２の電圧は、第１状態ノードＮ１の電圧よりも１水平走査期間だけ早いタイミングでローレベルからプリチャージ電圧レベルに変化し、第１状態ノードＮ１の電圧よりも１水平走査期間だけ早いタイミングでプリチャージ電圧レベルからローレベルに変化する。また、第３状態ノードＮ３の電圧は、第１状態ノードＮ１の電圧よりも１水平走査期間だけ遅いタイミングでローレベルからプリチャージ電圧レベルに変化し、第１状態ノードＮ１の電圧よりも１水平走査期間だけ遅いタイミングでプリチャージ電圧レベルからローレベルに変化する。しかしながら、図３１に示すように、第１〜第３状態ノードＮ１〜Ｎ３の電圧は同じ期間（符号８２を付した矢印で示す期間）に通常のハイレベルよりも十分に高い電圧レベルで維持される必要がある。従って、符号８１を付した矢印で示す期間は２Ｈ以上の期間であって、符号８３を付した矢印で示す期間も２Ｈ以上の期間である必要がある。

ゲートクロック信号ＧＣＫとして用いる多相クロック信号の最小の相数は、順方向走査のケースでは第３状態ノードＮ３の波形で決まり、逆方向走査のケースでは第２状態ノードＮ２の波形で決まる。順方向走査のケースに関し、仮に、上述したブースト動作が行われるべき時点以外の時点に、第３状態ノードＮ３の電圧がローレベルで維持されていない状態で第３バッファ回路Ｂｕｆ３への入力ゲートクロック信号ＧＣＫ（図７に示した例では、第１ゲートクロック信号ＧＣＫ１）がローレベルからハイレベルに変化すると、誤動作が引き起こされる。また、逆方向走査のケースに関し、仮に、上述したブースト動作が行われるべき時点以外の時点に第１状態ノードＮ１の電圧がローレベルで維持されていない状態で第１バッファ回路Ｂｕｆ１への入力ゲートクロック信号ＧＣＫ（図７に示した例では、第１ゲートクロック信号ＧＣＫ１）がローレベルからハイレベルに変化すると、誤動作が引き起こされる。例えば、順方向走査のケースに関し、第３状態ノードＮ３の電圧が図３２に示すように変化すると仮定する。この場合、５相クロック信号を用いると、時刻ｔｙに第３バッファ回路Ｂｕｆ３への入力ゲートクロック信号ＧＣＫがローレベルからハイレベルに変化するので、誤動作が引き起こされる。一方、６相クロック信号を用いると、時刻ｔｘ以降に第３バッファ回路Ｂｕｆ３への入力ゲートクロック信号ＧＣＫが初めてローレベルからハイレベルに変化するのは時刻ｔｚであるので、誤動作は引き起こされない。従って、この場合には、ゲートクロック信号ＧＣＫとして用いる多相クロック信号の最小の相数は６となる。

＜５．その他＞
以上において本発明を詳細に説明したが、以上の説明は全ての面で例示的なものであって制限的なものではない。多数の他の変更や変形が本発明の範囲を逸脱することなく案出可能であると了解される。

１０，ＴＳ１，ＴＳ２，ＴＲ１，ＴＲ２，Ｔ１，Ｔ２Ａ，Ｔ２Ｂ，Ｔ３Ａ，Ｔ３Ｂ…薄膜トランジスタ
４３…補助バッファ部
４１０…第１ゲートドライバ
４１１…第１シフトレジスタ
４１２…第１走査信号出力部
４２０…第２ゲートドライバ
４２１…第２シフトレジスタ
４２２…第２走査信号出力部
５００…表示部
６００…液晶パネル
Ｂｕｆ１〜Ｂｕｆ３…第１〜第３バッファ回路
Ｃ１〜Ｃ３…ブーストキャパシタ
ＳＲ…双安定回路
ＧＬ…ゲートバスライン
Ｇ…走査信号
ＧＣＫ１〜ＧＣＫ６…ゲートクロック信号
Ｎ１〜Ｎ３…第１〜第３状態ノード
Ｒ１，Ｒ２…リセット端子
Ｓ１，Ｓ２…セット端子

Claims (15)

1. 表示装置の表示部に配設された複数の走査信号線に順次にオンレベルの走査信号を印加する走査信号線駆動回路であって、
   前記複数の走査信号線の一端側に配置され多相クロック信号に基づき動作する第１の走査信号線駆動部と、
   前記複数の走査信号線の他端側に配置され前記多相クロック信号に基づき動作する第２の走査信号線駆動部と
   を備え、
   前記第１の走査信号線駆動部および前記第２の走査信号線駆動部のそれぞれは、
   互いに縦続接続された複数の双安定回路を含むシフトレジスタと、
   前記複数の双安定回路と１対１で対応し、１本おきの複数の走査信号線にそれぞれ接続された複数の第１バッファ回路と、
   前記複数の第１バッファ回路に接続されていない複数の走査信号線にそれぞれ接続された複数の補助バッファ部と
   を含み、
   前記第１の走査信号線駆動部に含まれる前記シフトレジスタを構成する前記複数の双安定回路は、奇数行目の複数の走査信号線と１対１で対応し、
   前記第１の走査信号線駆動部に含まれる各第１バッファ回路は、奇数行目の走査信号線に接続され、
   前記第１の走査信号線駆動部に含まれる各補助バッファ部は、偶数行目の走査信号線に接続され、
   前記第２の走査信号線駆動部に含まれる前記シフトレジスタを構成する前記複数の双安定回路は、偶数行目の複数の走査信号線と１対１で対応し、
   前記第２の走査信号線駆動部に含まれる各第１バッファ回路は、偶数行目の走査信号線に接続され、
   前記第２の走査信号線駆動部に含まれる各補助バッファ部は、奇数行目の走査信号線に接続され、
   各第１バッファ回路には、対応する双安定回路の出力信号が与えられ、
   各補助バッファ部は、
   接続先の走査信号線に隣接する一方の走査信号線に対応する双安定回路の出力信号が与えられる第２バッファ回路と、
   接続先の走査信号線に隣接する他方の走査信号線に対応する双安定回路の出力信号が与えられる第３バッファ回路と
   を含み、
   同一の双安定回路の出力信号が与えられる前記第１バッファ回路、前記第２バッファ回路、および前記第３バッファ回路には、前記多相クロック信号における互いに位相の異なるクロック信号が供給され、
   同一の走査信号線に接続された前記第１バッファ回路、前記第２バッファ回路、および前記第３バッファ回路には、前記多相クロック信号における同一のクロック信号が供給され、
   前記第１バッファ回路、前記第２バッファ回路、および前記第３バッファ回路のそれぞれは、対応する双安定回路の出力信号と、供給されるクロック信号とに基づいて、接続先の走査信号線にオンレベルの走査信号を印加し、
   Ｉ、Ｊ、およびＫを整数として、Ｋ行目の走査信号線に対応する双安定回路は、
   出力信号の出力先の前記第１バッファ回路、前記第２バッファ回路、および前記第３バッファ回路に接続された第１状態ノードと、
   前記第１状態ノードから出力される出力信号を（Ｋ−Ｉ）行目の走査信号線に印加されている走査信号に基づいてオフレベルからオンレベルに変化させるための第１の出力信号ターンオン部と、
   前記第１状態ノードから出力される出力信号を（Ｋ＋Ｊ）行目の走査信号線に印加されている走査信号に基づいてオンレベルからオフレベルに変化させるための第１の出力信号ターンオフ部と、
   前記第１状態ノードから出力される出力信号を（Ｋ＋Ｉ）行目の走査信号線に印加されている走査信号に基づいてオフレベルからオンレベルに変化させるための第２の出力信号ターンオン部と、
   前記第１状態ノードから出力される出力信号を（Ｋ−Ｊ）行目の走査信号線に印加されている走査信号に基づいてオンレベルからオフレベルに変化させるための第２の出力信号ターンオフ部と
   を含む、走査信号線駆動回路。
2. 前記Ｉは、前記Ｊよりも小さい２以上の整数であって、
   前記多相クロック信号の相数は、６以上である、請求項１に記載の走査信号線駆動回路。
3. 前記第１の出力信号ターンオン部は、前記（Ｋ−Ｉ）行目の走査信号線に接続された制御端子と、オンレベルに相当する電源電圧が与えられる第１導通端子と、前記第１状態ノードに接続された第２導通端子とを有する第１の第１状態ノードターンオントランジスタを含み、
   前記第１の出力信号ターンオフ部は、前記（Ｋ＋Ｊ）行目の走査信号線に接続された制御端子と、前記第１状態ノードに接続された第１導通端子と、オフレベルに相当する電源電圧が与えられる第２導通端子とを有する第１の第１状態ノードターンオフトランジスタを含み、
   前記第２の出力信号ターンオン部は、前記（Ｋ＋Ｉ）行目の走査信号線に接続された制御端子と、オンレベルに相当する電源電圧が与えられる第１導通端子と、前記第１状態ノードに接続された第２導通端子とを有する第２の第１状態ノードターンオントランジスタを含み、
   前記第２の出力信号ターンオフ部は、前記（Ｋ−Ｊ）行目の走査信号線に接続された制御端子と、前記第１状態ノードに接続された第１導通端子と、オフレベルに相当する電源電圧が与えられる第２導通端子とを有する第２の第１状態ノードターンオフトランジスタを含む、請求項１に記載の走査信号線駆動回路。
4. 前記第１の出力信号ターンオン部は、前記（Ｋ−Ｉ）行目の走査信号線に接続された制御端子と、前記（Ｋ−Ｉ）行目の走査信号線に接続された第１導通端子と、前記第１状態ノードに接続された第２導通端子とを有する第１の第１状態ノードターンオントランジスタを含み、
   前記第１の出力信号ターンオフ部は、前記（Ｋ＋Ｊ）行目の走査信号線に接続された制御端子と、前記第１状態ノードに接続された第１導通端子と、オフレベルに相当する電源電圧が与えられる第２導通端子とを有する第１の第１状態ノードターンオフトランジスタを含み、
   前記第２の出力信号ターンオン部は、前記（Ｋ＋Ｉ）行目の走査信号線に接続された制御端子と、前記（Ｋ＋Ｉ）行目の走査信号線に接続された第１導通端子と、前記第１状態ノードに接続された第２導通端子とを有する第２の第１状態ノードターンオントランジスタを含み、
   前記第２の出力信号ターンオフ部は、前記（Ｋ−Ｊ）行目の走査信号線に接続された制御端子と、前記第１状態ノードに接続された第１導通端子と、オフレベルに相当する電源電圧が与えられる第２導通端子とを有する第２の第１状態ノードターンオフトランジスタを含む、請求項１に記載の走査信号線駆動回路。
5. 前記第１の第１状態ノードターンオントランジスタがオン状態になっている期間と前記第２の第１状態ノードターンオフトランジスタがオン状態になっている期間とは重ならず、かつ、前記第２の第１状態ノードターンオントランジスタがオン状態になっている期間と前記第１の第１状態ノードターンオフトランジスタがオン状態になっている期間とは重ならないように、前記Ｉの値および前記Ｊの値が設定されている、請求項３または４に記載の走査信号線駆動回路。
6. 前記第１の第１状態ノードターンオントランジスタのサイズと前記第２の第１状態ノードターンオントランジスタのサイズとは同じであり、
   前記第１の第１状態ノードターンオフトランジスタのサイズと前記第２の第１状態ノードターンオフトランジスタのサイズとは同じである、請求項３または４に記載の走査信号線駆動回路。
7. 各第１バッファ回路は、
   対応する双安定回路に含まれる前記第１状態ノードに接続された制御端子と、供給されるクロック信号が与えられる第１導通端子と、対応する走査信号線に接続された第２導通端子とを有する第１バッファトランジスタと、
   一端が前記第１バッファトランジスタの制御端子に接続され、他端が前記第１バッファトランジスタの第２導通端子に接続された第１キャパシタと
   を含む、請求項１に記載の走査信号線駆動回路。
8. 各第２バッファ回路は、
   第２状態ノードと、
   オンレベルに相当する電源電圧が与えられる制御端子と、接続先の走査信号線に隣接する一方の走査信号線に対応する双安定回路に含まれる前記第１状態ノードに接続された第１導通端子と、前記第２状態ノードに接続された第２導通端子とを有する第１制御トランジスタと、
   前記第２状態ノードに接続された制御端子と、供給されるクロック信号が与えられる第１導通端子と、対応する走査信号線に接続された第２導通端子とを有する第２バッファトランジスタと、
   一端が前記第２バッファトランジスタの制御端子に接続され、他端が前記第２バッファトランジスタの第２導通端子に接続された第２キャパシタと
   を含み、
   各第３バッファ回路は、
   第３状態ノードと、
   オンレベルに相当する電源電圧が与えられる制御端子と、接続先の走査信号線に隣接する他方の走査信号線に対応する双安定回路に含まれる前記第１状態ノードに接続された第１導通端子と、前記第３状態ノードに接続された第２導通端子とを有する第２制御トランジスタと、
   前記第３状態ノードに接続された制御端子と、供給されるクロック信号が与えられる第１導通端子と、対応する走査信号線に接続された第２導通端子とを有する第３バッファトランジスタと、
   一端が前記第３バッファトランジスタの制御端子に接続され、他端が前記第３バッファトランジスタの第２導通端子に接続された第３キャパシタと
   を含む、請求項１に記載の走査信号線駆動回路。
9. 前記第１制御トランジスタのサイズと前記第２制御トランジスタのサイズとは同じであり、
   前記第２バッファトランジスタのサイズと前記第３バッファトランジスタのサイズとは同じであり、
   前記第２キャパシタの容量値と前記第３キャパシタの容量値とは同じである、請求項８に記載の走査信号線駆動回路。
10. 前記第１の出力信号ターンオン部は、前記（Ｋ−Ｉ）行目の走査信号線に接続された制御端子と、オンレベルに相当する電源電圧が与えられる第１導通端子と、前記第１状態ノードに接続された第２導通端子とを有する第１の第１状態ノードターンオントランジスタを含み、
    前記第１の出力信号ターンオフ部は、前記（Ｋ＋Ｊ）行目の走査信号線に接続された制御端子と、前記第１状態ノードに接続された第１導通端子と、オフレベルに相当する電源電圧が与えられる第２導通端子とを有する第１の第１状態ノードターンオフトランジスタを含み、
    前記第２の出力信号ターンオン部は、前記（Ｋ＋Ｉ）行目の走査信号線に接続された制御端子と、オンレベルに相当する電源電圧が与えられる第１導通端子と、前記第１状態ノードに接続された第２導通端子とを有する第２の第１状態ノードターンオントランジスタを含み、
    前記第２の出力信号ターンオフ部は、前記（Ｋ−Ｊ）行目の走査信号線に接続された制御端子と、前記第１状態ノードに接続された第１導通端子と、オフレベルに相当する電源電圧が与えられる第２導通端子とを有する第２の第１状態ノードターンオフトランジスタを含み、
    各第２バッファ回路は、
    第２状態ノードと、
    オンレベルに相当する電源電圧が与えられる制御端子と、接続先の走査信号線に隣接する一方の走査信号線に対応する双安定回路に含まれる前記第１状態ノードに接続された第１導通端子と、前記第２状態ノードに接続された第２導通端子とを有する第１制御トランジスタと、
    前記第２状態ノードに接続された制御端子と、供給されるクロック信号が与えられる第１導通端子と、対応する走査信号線に接続された第２導通端子とを有する第２バッファトランジスタと、
    一端が前記第２バッファトランジスタの制御端子に接続され、他端が前記第２バッファトランジスタの第２導通端子に接続された第２キャパシタと
    を含み、
    各第３バッファ回路は、
    第３状態ノードと、
    オンレベルに相当する電源電圧が与えられる制御端子と、接続先の走査信号線に隣接する他方の走査信号線に対応する双安定回路に含まれる前記第１状態ノードに接続された第１導通端子と、前記第３状態ノードに接続された第２導通端子とを有する第２制御トランジスタと、
    前記第３状態ノードに接続された制御端子と、供給されるクロック信号が与えられる第１導通端子と、対応する走査信号線に接続された第２導通端子とを有する第３バッファトランジスタと、
    一端が前記第３バッファトランジスタの制御端子に接続され、他端が前記第３バッファトランジスタの第２導通端子に接続された第３キャパシタと
    を含み、
    前記第１の第１状態ノードターンオントランジスタのサイズと前記第２の第１状態ノードターンオントランジスタのサイズとは同じであり、
    前記第１の第１状態ノードターンオフトランジスタのサイズと前記第２の第１状態ノードターンオフトランジスタのサイズとは同じであり、
    前記第１制御トランジスタのサイズと前記第２制御トランジスタのサイズとは同じであり、
    前記第２バッファトランジスタのサイズと前記第３バッファトランジスタのサイズとは同じであり、
    前記第２キャパシタの容量値と前記第３キャパシタの容量値とは同じである、請求項１に記載の走査信号線駆動回路。
11. 前記第１の出力信号ターンオン部は、前記（Ｋ−Ｉ）行目の走査信号線に接続された制御端子と、前記（Ｋ−Ｉ）行目の走査信号線に接続された第１導通端子と、前記第１状態ノードに接続された第２導通端子とを有する第１の第１状態ノードターンオントランジスタを含み、
    前記第１の出力信号ターンオフ部は、前記（Ｋ＋Ｊ）行目の走査信号線に接続された制御端子と、前記第１状態ノードに接続された第１導通端子と、オフレベルに相当する電源電圧が与えられる第２導通端子とを有する第１の第１状態ノードターンオフトランジスタを含み、
    前記第２の出力信号ターンオン部は、前記（Ｋ＋Ｉ）行目の走査信号線に接続された制御端子と、前記（Ｋ＋Ｉ）行目の走査信号線に接続された第１導通端子と、前記第１状態ノードに接続された第２導通端子とを有する第２の第１状態ノードターンオントランジスタを含み、
    前記第２の出力信号ターンオフ部は、前記（Ｋ−Ｊ）行目の走査信号線に接続された制御端子と、前記第１状態ノードに接続された第１導通端子と、オフレベルに相当する電源電圧が与えられる第２導通端子とを有する第２の第１状態ノードターンオフトランジスタを含み、
    各第２バッファ回路は、
    第２状態ノードと、
    オンレベルに相当する電源電圧が与えられる制御端子と、接続先の走査信号線に隣接する一方の走査信号線に対応する双安定回路に含まれる前記第１状態ノードに接続された第１導通端子と、前記第２状態ノードに接続された第２導通端子とを有する第１制御トランジスタと、
    前記第２状態ノードに接続された制御端子と、供給されるクロック信号が与えられる第１導通端子と、対応する走査信号線に接続された第２導通端子とを有する第２バッファトランジスタと、
    一端が前記第２バッファトランジスタの制御端子に接続され、他端が前記第２バッファトランジスタの第２導通端子に接続された第２キャパシタと
    を含み、
    各第３バッファ回路は、
    第３状態ノードと、
    オンレベルに相当する電源電圧が与えられる制御端子と、接続先の走査信号線に隣接する他方の走査信号線に対応する双安定回路に含まれる前記第１状態ノードに接続された第１導通端子と、前記第３状態ノードに接続された第２導通端子とを有する第２制御トランジスタと、
    前記第３状態ノードに接続された制御端子と、供給されるクロック信号が与えられる第１導通端子と、対応する走査信号線に接続された第２導通端子とを有する第３バッファトランジスタと、
    一端が前記第３バッファトランジスタの制御端子に接続され、他端が前記第３バッファトランジスタの第２導通端子に接続された第３キャパシタと
    を含み、
    前記第１の第１状態ノードターンオントランジスタのサイズと前記第２の第１状態ノードターンオントランジスタのサイズとは同じであり、
    前記第１の第１状態ノードターンオフトランジスタのサイズと前記第２の第１状態ノードターンオフトランジスタのサイズとは同じであり、
    前記第１制御トランジスタのサイズと前記第２制御トランジスタのサイズとは同じであり、
    前記第２バッファトランジスタのサイズと前記第３バッファトランジスタのサイズとは同じであり、
    前記第２キャパシタの容量値と前記第３キャパシタの容量値とは同じである、請求項１に記載の走査信号線駆動回路。
12. 各第１バッファ回路は、
    対応する双安定回路に含まれる前記第１状態ノードに接続された制御端子と、供給されるクロック信号が与えられる第１導通端子と、対応する走査信号線に接続された第２導通端子とを有する第１バッファトランジスタと、
    一端が前記第１バッファトランジスタの制御端子に接続され、他端が前記第１バッファトランジスタの第２導通端子に接続された第１キャパシタと
    を含み、
    前記第１バッファトランジスタのサイズは、前記第２バッファトランジスタのサイズよりも大きく、
    前記第１バッファトランジスタのサイズは、前記第３バッファトランジスタのサイズよりも大きく、
    前記第１キャパシタの容量値は、前記第２キャパシタの容量値よりも大きく、
    前記第１キャパシタの容量値は、前記第３キャパシタの容量値よりも大きい、請求項１０または１１に記載の走査信号線駆動回路。
13. 複数のデータ信号線と、前記複数のデータ信号線に交差する複数の走査信号線と、前記複数のデータ信号線および前記複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とが設けられた表示部を有する表示装置であって、
    前記複数のデータ信号線を駆動するデータ信号線駆動回路と、
    請求項１から１２までのいずれか１項に記載の走査信号線駆動回路と、
    前記データ信号線駆動回路および前記走査信号線駆動回路を制御する表示制御回路と
    を備える、表示装置。
14. 前記走査信号線駆動回路と前記表示部とは同一基板上に一体的に形成されている、請求項１３に記載の表示装置。
15. 表示装置の表示部に配設された複数の走査信号線の駆動方法であって、
    前記表示装置は、
    前記複数の走査信号線の一端側に配置され多相クロック信号に基づき動作する第１の走査信号線駆動部と、
    前記複数の走査信号線の他端側に配置され前記多相クロック信号に基づき動作する第２の走査信号線駆動部と
    を備え、
    前記第１の走査信号線駆動部および前記第２の走査信号線駆動部のそれぞれは、
    互いに縦続接続された複数の双安定回路を含むシフトレジスタと、
    前記複数の双安定回路と１対１で対応し、１本おきの複数の走査信号線にそれぞれ接続された複数の第１バッファ回路と、
    前記複数の第１バッファ回路に接続されていない複数の走査信号線にそれぞれ接続された複数の補助バッファ部と
    を含み、
    前記第１の走査信号線駆動部に含まれる前記シフトレジスタを構成する前記複数の双安定回路は、奇数行目の複数の走査信号線と１対１で対応し、
    前記第１の走査信号線駆動部に含まれる各第１バッファ回路は、奇数行目の走査信号線に接続され、
    前記第１の走査信号線駆動部に含まれる各補助バッファ部は、偶数行目の走査信号線に接続され、
    前記第２の走査信号線駆動部に含まれる前記シフトレジスタを構成する前記複数の双安定回路は、偶数行目の複数の走査信号線と１対１で対応し、
    前記第２の走査信号線駆動部に含まれる各第１バッファ回路は、偶数行目の走査信号線に接続され、
    前記第２の走査信号線駆動部に含まれる各補助バッファ部は、奇数行目の走査信号線に接続され、
    各第１バッファ回路には、対応する双安定回路の出力信号が与えられ、
    各補助バッファ部は、
    接続先の走査信号線に隣接する一方の走査信号線に対応する双安定回路の出力信号が与えられる第２バッファ回路と、
    接続先の走査信号線に隣接する他方の走査信号線に対応する双安定回路の出力信号が与えられる第３バッファ回路と
    を含み、
    同一の双安定回路の出力信号が与えられる前記第１バッファ回路、前記第２バッファ回路、および前記第３バッファ回路には、前記多相クロック信号における互いに位相の異なるクロック信号が供給され、
    同一の走査信号線に接続された前記第１バッファ回路、前記第２バッファ回路、および前記第３バッファ回路には、前記多相クロック信号における同一のクロック信号が供給され、
    前記第１バッファ回路、前記第２バッファ回路、および前記第３バッファ回路のそれぞれは、対応する双安定回路の出力信号と、供給されるクロック信号とに基づいて、接続先の走査信号線にオンレベルの走査信号を印加し、
    各双安定回路は、出力信号の出力先の前記第１バッファ回路、前記第２バッファ回路、および前記第３バッファ回路に接続された第１状態ノードを含み、
    前記複数の走査信号線へのオンレベルの走査信号の印加が昇順で行われる際には、前記シフトレジスタに対して、初段側の双安定回路にスタートパルスが与えられ、
    前記複数の走査信号線へのオンレベルの走査信号の印加が降順で行われる際には、前記シフトレジスタに対して、最終段側の双安定回路にスタートパルスが与えられ、
    前記複数の走査信号線へのオンレベルの走査信号の印加が昇順で行われる際と前記複数の走査信号線へのオンレベルの走査信号の印加が降順で行われる際とで、前記多相クロック信号についてのクロックパルスの発生順序が逆にされ、
    前記駆動方法は、Ｉ、Ｊ、およびＫを整数として、Ｋ行目の走査信号線に対応する双安定回路に関して、
    前記第１状態ノードから出力される出力信号を（Ｋ−Ｉ）行目の走査信号線に印加されている走査信号に基づいてオフレベルからオンレベルに変化させる第１の出力信号ターンオンステップと、
    前記第１状態ノードから出力される出力信号を（Ｋ＋Ｊ）行目の走査信号線に印加されている走査信号に基づいてオンレベルからオフレベルに変化させる第１の出力信号ターンオフステップと、
    前記第１状態ノードから出力される出力信号を（Ｋ＋Ｉ）行目の走査信号線に印加されている走査信号に基づいてオフレベルからオンレベルに変化させる第２の出力信号ターンオンステップと、
    前記第１状態ノードから出力される出力信号を（Ｋ−Ｊ）行目の走査信号線に印加されている走査信号に基づいてオンレベルからオフレベルに変化させる第２の出力信号ターンオフステップと
    を含み、
    前記複数の走査信号線へのオンレベルの走査信号の印加が昇順で行われる際には、前記第１状態ノードから出力される出力信号が、前記第１の出力信号ターンオンステップでオフレベルからオンレベルに変化した後、第１の出力信号ターンオフステップでオンレベルからオフレベルに変化し、
    前記複数の走査信号線へのオンレベルの走査信号の印加が降順で行われる際には、前記第１状態ノードから出力される出力信号が、前記第２の出力信号ターンオンステップでオフレベルからオンレベルに変化した後、第２の出力信号ターンオフステップでオンレベルからオフレベルに変化する、駆動方法。

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