KR101385465B1 - 쉬프트 레지스터 및 이를 포함하는 액정 표시 장치, 이의구동 방법 - Google Patents

쉬프트 레지스터 및 이를 포함하는 액정 표시 장치, 이의구동 방법 Download PDF

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Abstract

본 발명은 표시 품질을 향상시킬 수 있는 쉬프트 레지스터 및 이를 포함하는 액정 표시 장치, 이의 구동 방법에 관한 것이다.
본 발명에 따른 쉬프트 레지스터는 스타트 펄스 및 클럭 신호를 이용하여 샘플링 신호를 생성하는 다수의 스테이지를 포함하며, 상기 인접한 스테이지는 서로 반전된 샘플링 신호를 상기 스타트 펄스로 공급받는 것을 특징으로 한다.
쉬프트 레지스터, 스테이지, 버퍼부

Description

쉬프트 레지스터 및 이를 포함하는 액정 표시 장치, 이의 구동 방법{SHIFT REGISTER AND LIQUID CRYSTAL DISSLAY INCLUDING, METHOD OF DRIVING THE SAME}
도 1은 본 발명의 실시 예에 따른 액정 표시 장치의 블록도를 나타낸 도면이다.
도 2는 도 1에 도시된 액정 표시 장치를 데이터 구동부 위주로 도시한 블록도이다.
도 3은 본 발명의 실시 예에 따른 쉬프트 레지스터의 블록도를 나타낸 도면이다.
도 4는 도 3에 도시된 쉬프트 레지스터의 상세한 회로도를 나타낸 도면이다.
도 5는 도 4에 도시된 쉬프트 레지스터의 구동 파형도를 나타낸 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 액정 표시 패널 110 : 샘플링 신호 생성부
112 : 버퍼부 114 : 레벨 쉬프터
120 : 쉬프트 레지스터 130 : 샘플링 스위치 어레이
140 : 데이터 구동부 150 : 게이트 구동부
160 : 화상 표시부
본 발명은 액정 표시 장치에 관한 것으로, 특히 표시 품질을 향상시킬 수 있는 쉬프트 레지스터 및 이를 포함하는 액정 표시 장치, 이의 구동 방법에 관한 것이다.
본 발명의 실시 예에 따른 액정 표시 장치(Liquid Crystal DiSSlay)는 비디오 신호에 따라 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정셀들이 액티브 매트릭스 형태로 배열된 액정 패널과, 이 액정 패널을 구동하기 위한 구동 회로들을 포함한다. 액정 패널은 액정셀들 각각을 액티브 구동하기 위한 스위칭 소자로 박막 트랜지스터(Thin Film Transistor)를 구비한다. 이러한 박막 트랜지스터는 아몰퍼스(Amorphous) 실리콘을 이용한 아몰퍼스형 박막 트랜지스터와, 폴리(Poly) 실리콘을 이용한 폴리형 박막 트랜지스터로 구분된다. 여기서, 폴리형 박막 트랜지스터는 아몰퍼스 실리콘 보다 전하 이동도가 약 100배 정도 빠른 폴리 실리콘을 이용함에 따라 구동 회로를 액정 패널에 내장할 수 있게 한다.
구동 회로는 액정 표시 패널의 게이트 라인을 구동하는 게이트 구동부와, 데이터 라인을 구동하는 데이터 구동부와, 게이트 구동부 및 데이터 구동부의 구동 타이밍을 제어하는 타이밍 제어부와, 상기 액정 표시 패널과 상기 구동부의 구동에 필요한 전원 신호들을 공급하는 전원부를 포함한다.
데이터 구동부는 외부로부터 입력된 비디오 신호를 데이터 라인들 각각에 공 급한다. 이를 위하여, 데이터 드라이버는 샘플링 신호를 발생하는 쉬프트 레지스터와, 샘플링 신호에 따라 비디오 신호를 샘플링하여 데이터 라인들 각각에 공급하는 샘플링 스위치 어레이를 구비한다. 이때, 쉬프트 레지스터는 샘플링 신호를 생성하기 위해 제1 내지 제n 스테이지를 구비한다. 제1 내지 제n 스테이지에는 클럭 신호가 공급되며, 스타트 펄스 또는 전단 스테이지의 출력 신호가 공급된다. 제1 스테이지는 스타트 펄스 및 클럭 신호에 응답하여 샘플링 스위치 어레이에 공급한다. 제2 스테이지 내지 제n 스테이지는 이전단 스테이지의 출력 신호와 클럭 신호에 응답하여 순차적으로 샘플링 스위치 어레이에 공급한다. 여기서, 제2 스테이지 내지 제n 스테이지는 이전단 스테이지의 출력 신호가 지연되면 이와 연결된 다음단 스테이지의 출력 신호도 지연 현상이 발생한다. 이러한 지연 현상은 마지막 스테이지로 갈수록 심하게 되며, 이에 따른 동작 마진 또한 부족하여 표시 품질이 나빠지게 된다.
따라서, 본 발명의 기술적 과제는 표시 품질을 향상시킬 수 있는 쉬프트 레지스터 및 이를 포함하는 액정 표시 장치, 이의 구동 방법을 제공하는 것이다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명에 따른 쉬프트 레지스터는 스타트 펄스 및 클럭 신호를 이용하여 샘플링 신호를 생성하는 다수의 스테이지를 포함하며, 상기 인접한 스테이지는 서로 반전된 샘플링 신호를 상기 스타트 펄스로 공급받는 것을 특징으로 한다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명에 따른 액정 표시 장치는 박막 트랜지스터를 이용하여 액티브 구동하는 화소 매트릭스를 갖는 화상 표시부와, 비디오 신호 입력 라인들을 통해 공급된 비디오 신호를 샘플링하여 상기 화소 매트릭스에 포함되는 데이터 라인들 각각에 공급하는 다수의 샘플링 스위치들과, 상기 다수의 샘플링 신호를 생성하며, 상기 다수의 샘플링 신호를 스타트 펄스 및 클럭 신호를 이용하여 샘플링 신호를 생성하는 다수의 스테이지를 가지는 쉬프트 레지스터를 포함하며, 상기 인접한 스테이지는 서로 반전된 샘플링 신호를 상기 스타트 펄스로 공급받는 것을 특징으로 한다.
상기와 같은 기술적 과제를 달성하기 위해 스타트 펄스 및 클럭 신호를 이용하여 샘플링 신호를 생성하는 다수의 스테이지를 포함하는 쉬프트 레지스터의 구동 방법에 있어서, 상기 인접한 스테이지는 서로 반전된 샘플링 신호를 상기 스타트 펄스로 공급받는 단계를 포함하는 것을 특징으로 한다.
상기 기술적 과제 외에 본 발명의 다른 기술적 과제 및 특징들은 첨부한 도면들을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명한다.
도 1은 도 1은 본 발명의 실시 예에 따른 액정 표시 장치의 블록도를 나타낸 도면이고, 도 2는 도 1에 도시된 액정 표시 장치를 데이터 구동부 위주로 블록도이다.
본 발명의 실시 예에 따른 액정 표시 장치는 화상을 표시하는 화상 표시부(160)와, 화상 표시부(160)의 게이트 라인(GL1 내지 GLi 여기서, i는 2이상의 정 수)을 구동하는 게이트 구동부(150)와, 화상 표시부(160)의 데이터 라인(DL)을 구동하는 데이터 구동부(140)와, 화상 표시부(160), 게이트 구동부(150), 데이터 구동부(140)를 내장한 액정 표시 패널(100)을 포함한다.
화상 표시부(160)에는 게이트 라인(GL1 내지 GLi)과 데이터 라인(DL)의 교차로 정의된 영역마다 액정셀과, 액정셀 구동용 박막 트랜지스터(TFT)가 배열된다. 박막 트랜지스터(TFT)는 게이트 라인으로부터의 스캔 신호에 응답하여 데이터 라인으로부터의 비디오 신호(VS)를 액정셀에 공급한다. 액정셀은 액정 캐패시터(Clc)와, 액정 캐패시터(Clc)와 병렬 접속된 스토리지 캐패시터(Cst)를 구비한다. 액정 캐패시터(Clc)는 박막 트랜지스터(TFT)와 접속된 화소 전극과, 그 화소 전극과 액정을 사이에 두고 기준 전압인 공통 전압(Vcom)을 공급하는 공통 전극으로 구성된다. 여기서, 유전 이방성을 갖는 액정은 화소 전극에 공급된 비디오 신호(VS)와 공통 전극에 공급된 공통 전압(Vcom)과의 전위차에 따라 회전하여 광투과율을 조절하게 된다. 스토리지 캐패시터(Cst)는 상기 화소 전극과, 그 화소 전극과 절연막을 사이에 두고 스토리지 기준 전압(Vst)을 공급하는 스토리지 전극으로 구성된다. 이러한 스토리지 캐패시터(Cst)는 화소 전극에 공급된 비디오 신호(VS)와 스토리지 전극에 공급된 스토리지 전압(Vst)과의 차전압을 충전하여 박막 트랜지스터(TFT)의 턴-오프시 화소 전극 쪽으로 방전함으로써 화소 전극에 충전된 비디오 신호의 변동을 감소시킨다. 스토리지 전극은 게이트 라인(GL1 내지 GLi)과 나란한 스토리지 라인(STL)에 공통으로 접속된다.
게이트 구동부(150)는 게이트 라인들(GL1 내지 GLi)에 스캔 신호를 공급한 다. 이를 위하여, 게이트 구동부(150)는 입력된 게이트 스타트 펄스를 쉬프트시켜 순차적인 스캔 신호를 발생하는 쉬프트 레지스터를 구비한다.
데이터 구동부(140)는 외부로부터 입력된 비디오 신호를 데이터 라인들(DL) 각각에 공급한다. 이를 위하여, 데이터 구동부(140)는 샘플링 신호를 발생하는 쉬프트 레지스터(120)와, 샘플링 신호에 따라 비디오 신호를 샘플링하여 데이터 라인들(DL) 각각에 공급하는 샘플링 스위치 어레이(130)를 구비한다.
쉬프트 레지스터(120)는 외부로부터 입력된 스타트 펄스를 쉬프트시켜 도 5에 도시된 바와 같이 각각의 출력 라인을 통해 샘플링 신호(LSS1, LSS2,...)를 순차적으로 발생한다. 쉬프트 레지스터(120)는 다수의 샘플링 신호(LSS1, LSS2,...)를 형성하기 위해 다수의 스테이지를 갖는다. 쉬프트 레지스터(120)의 구체적인 구성은 후술하기로 한다.
샘플링 스위치 어레이(130)에 포함되는 다수의 아날로그 샘플링 스위치군(SW1,SW2,...) 각각은 샘플링 신호들(LSS1, LSS2, ...) 각각에 응답하여 순차적으로 턴-온된다. 여기서, 아날로그 샘프링 스위치군(SW1,SW2,...) 각각은 동일한 샘플링 신호에 응답하여 동시에 턴온되는 적색 아날로그 샘플링 스위치(SWR1,SWR2,..)와, 녹색 아날로그 샘플링 스위치(SWG1,SWG2,..), 청색 아날로그 샘플링 스위치(SWB1,SWB2,..)를 포함한다. 이에 따라, 아날로그 샘플링 스위치군(SW1, SW2,...) 각각은 별도의 비디오 신호 공급 라인들을 통해 공급된 비디오 신호들(VSR, VSG, VSB) 각각을 샘플링하여 데이터 라인들(DLR1, DLG1, DLB1, DLR2, ...) 각각에 공급한다. 즉, 적색 아날로그 샘플링 스위치(SWR1,SWR2,..)를 통해 적색 데이터 라인(DLR1,DLR2,...)에는 적색 비디오 신호(VSR)가 공급되며, 녹색 아날로그 샘플링 스위치(SWG1,SWG2,..)를 통해 녹색 데이터 라인(DLG1,DLG2,...)에는 녹색 비디오 신호(VSG)가 공급되며, 청색 아날로그 샘프링 스위치(SWB1,SWB2,..)를 통해 청색 데이터 라인(DLB1,DLB2,...)에는 청색 비디오 신호(VSB)가 공급된다.
이에 따라, 데이터 라인들(DLR1, DLG1, DLB1, DLR2, ...) 각각에는 비디오 신호들(VSR, VSG, VSB) 각각이 순차적으로 공급된다. 그리고, 한 수평 라인에 포함되는 박막 트랜지스터들(TFT)은 게이트 라인(GL)에 공급되는 게이트 하이 전압에 의해 턴-온되어 데이터 라인들(DLR1, DLG1, DLB1, DLR2, ...) 각각에 순차적으로 공급된 비디오 신호를 액정 캐패시터(Clc)의 화소 전극에 충전한다. 그리고, 박막 트랜지스터들(TFT)은 게이트 로우 전압에 의해 턴-오프되어 화소 전극에 충전된 비디오 신호를 한 프레임동안 유지되게 한다. 이 경우, 스토리지 캐패시터(Cst)는 화소 전극에 충전된 비디오 신호의 변동을 저감시킨다.
도 3은 본 발명의 실시 예에 따른 쉬프트 레지스터의 블록도를 나타낸 도면이다. 도 4는 도 3에 도시된 쉬프트 레지스터의 상세한 회로도를 나타낸 도면이고, 도 5는 도 4에 도시된 쉬프트 레지스터의 구동 파형도를 나타낸 도면이다.
쉬프트 레지스터(120)는 클럭 신호(CLK)와 스타트 펄스(SP)를 이용해서 다수의 샘플링 신호(SS1 내지 SSn)를 생성하는 샘플링 신호 생성부(110)와, 다수의 쉬프트 클럭 신호(SS1 내지 SSn)에 따라 반전 또는 비반전시키는 버퍼부(112)와, 다수의 샘플링 신호(SS1 내지 SSn)를 레벨 쉬프팅하는 레벨 쉬프트(114)를 포함한다.
샘플링 신호 생성부(110)는 타이밍 컨트롤로부터 입력되는 클럭 신호(CLK) 및 스타트 펄스(SP)를 이용하여 순차적으로 쉬프트되는 다수의 샘플링 신호(SS1 내지 SSn, 여기서 n는 2이상의 정수)를 생성한다. 이를 위해, 샘플링 신호 생성부(110)는 직렬로 연결된 다수개의 스테이지(1101 내지 110n)를 필요로 한다.
구체적으로, 샘플링 신호 생성부(110)는 제1 내지 제n 스테이지(1101 내지 110n)를 구비한다. 제1 내지 제n 스테이지(1101 내지 110n)는 제1 내지 제n 샘플링 신호(SS1 내지 SSn)를 생성하여 버퍼부(112)에 공급한다.
제1 내지 제n 스테이지(1101 내지 110n)의 각각의 클럭 단자(CP)에는 타이밍 컨트롤러로부터의 클럭 신호(CLK)가 공통으로 공급된다. 그리고, 제1 스테이지(1101)의 입력 단자에는 타이밍 컨트롤러로부터의 스타트 펄스(SP)가 공급되며, 제2 내지 제n 스테이지(1102 내지 110n)의 입력단자에는 이전단 스테이지에서 생성된 샘플링 신호가 각각 공급된다.
제1 내지 제n 스테이지(1101 내지 110n)는 클럭 신호(CLK)에 응답하여 스타트 펄스(SP)가 순차적으로 쉬프트된 형태의 제1 내지 제n 샘플링 신호(SS1 내지 SSn)를 생성하여 출력한다. 이때, 기수번째 스테이지(1101,1103...110n-1) 각각은 동일한 회로로 구성되고, 우수번째 스테이지(1102,1104...110n) 각각은 동일한 회로로 구성된다. 기수번째 및 우수번째 스테이지는 도 4에 도시된 샘플링 신호 생성부(110)를 상세히 나타낸 도면을 보면서 설명하기로 한다.
구체적으로, 기수번째 스테이지(1101,1103...110n-1)는 스타트 펄스(SP), 이전단의 출력 신호 및 현재단의 샘플링 신호를 노어 연산하는 노어 연산기(20)와, 노어 연산기(20)의 출력 신호에 따라 스위칭되는 N형 및 P형 트랜지스터(22,24)와, 클럭 신호(CLK)를 반전시켜 다수의 기수번째 버퍼(1121,1123,..112n-1) 및 제2 인버터(28)에 공급하는 제1 인버터(26)와, 제1 인버터(26)의 출력 신호를 반전시켜 노어 연산기(20), N형 및 P형 트랜지스터(22,24)에 공급하는 제2 인버터(28)를 구비한다. 이때, 제2 인버터(28)로부터 출력된 신호는 제1 폐루프를 통해 피드백되어 순환하거나, 제2 폐루프를 통해 피드백되어 순환한다. 여기서, 제1 폐루프는 P형 트랜지스터(24), 제1 및 제2 인버터(26,28)로 폐루프가 형성되며, 제2 폐루프는 N형 트랜지스터(22), 제1 및 제2 인버터(26,28)로 폐루프가 형성된다. 또한, 기수번째 스테이지(1101,1103...110n-1)에서 생성된 제1, 제3, 제5,...제n-1 샘플링 신호(SS1,SS3,...SSn-1)는 버퍼부(112)의 기수번째 제1, 제3, 제5,...제n-1 버퍼(1121,1123,..112n-1)에 공급된다.
기수번째 스테이지는 제1, 제3, 제5,..제n-1번째 스테이지(1101,1103...110n-1)를 정의하지만, 이하에서는 설명의 편의상 제1 스테이지(1101)를 예로 들어 설명한다.
제1 스테이지(1101)는 노어 연산기(20)에 스타트 펄스(SP) 및 현재 단의 출력 신호 중 어느 하나가 하이 논리로 입력될 경우 노어 연산기(20)와 연결된 P형 트랜지스터(24)가 턴-온되면서, 클럭 신호(CLK)를 반전시켜 출력한다. 이때, 제1 스테이지(1101)의 노어 연산기(20)에 스타트 펄스(SP) 및 현재 단의 출력 신호 모두 로우 논리가 되기 이전까지 클럭 신호(CLK)를 반전시켜 출력한다.
도 5를 참조하면, 제1 스테이지(1101)는 A기간에서 하이 논리의 스타트 펄스(SP) 및 로우 논리의 초기 출력 신호가 노어 연산기(20)에 입력되면 P형 트랜지스터(24)가 턴-온되어 로우 논리의 클럭 신호(CLK)가 P형 트랜지스터(24), 제1 인버터(26), 제2 인버터(28)의 제1 폐루프 방향으로 순환하게 된다. 여기서, 제1 스테이지(1101)로 공급된 로우 클럭 신호는 제1 인버터(26)에 의해 반전되어 하이 논리의 제1 샘플링 신호(SS1)를 제1 버퍼(1121) 및 다음단 스테이지(1102)로 공급한다. 이와 동시에, 제2 인버터(28)에 의해 하이 논리의 제1 샘플링 신호(SS2)는 로우 논리 상태가 되어 노어 연산기(20)로 공급된다.
B기간에서 로우 논리의 제1 샘플링 신호(SS1) 및 하이 논리의 스타트 펄스(SP)가 노어 연산기(20)에 입력되면 P형 트랜지스터(24)가 턴-온되어 하이 논리의 클럭 신호(CLK)가 P형 트랜지스터(24), 제1 인터버(26), 제2 인버터(28)의 제1 폐루프 방향으로 순환하게 된다. 여기서, 제1 스테이지(1101)로 공급된 하이 논리의 클럭 신호(CLK)는 제1 인버터(26)에 의해 반전되어 로우 논리의 제1 샘플링 신호(SS1)를 제1 버퍼(1121) 및 다음단 스테이지(1102)로 공급한다. 이와 동시에, 제2 인버터(28)에 의해 로우 논리의 제1 샘플링 신호(SS1)는 하이 논리 상태가 되어 노어 연산기(20)로 공급된다.
C기간에서 하이 논리의 제1 샘플링 신호(SS1) 및 로우 논리의 스타트 펄스(SP)가 노어 연산기(20)에 입력되면 P형 트랜지스터(24)가 턴-온되어 하이 논리의 클럭 신호(CLK)가 P형 트랜지스터(24), 제1 인버터(26), 제2 인버터(28)의 제1 폐루프 방향으로 순환하게 된다. 여기서, 제1 스테이지(1101)로 공급된 하이 논리의 클럭 신호(CLK)는 제1 인버터(26)에 의해 반전되어 로우 논리의 제1 샘플링 신호(SS1)를 제1 버퍼(1121) 및 다음단 스테이지(1102)로 공급한다. 이와 동시에, 제2 인버터(28)에 의해 로우 논리의 제1 샘플링 신호(SS1)는 하이 논리 상태가 되어 노어 연산기(20)로 공급된다.
D기간에서 하이 논리의 제1 샘플링 신호(SS1) 및 로우 논리의 스타트 펄스(SP)가 노어 연산기(20)에 입력되면 P형 트랜지스터(24)가 턴-온되어 로우 논리의 클럭 신호(CLK)가 P형 트랜지스터(24), 제1 인버터(26), 제2 인버터(28)의 제1 폐루프 방향으로 순환하게 된다. 여기서, 제1 스테이지(1101)로 공급된 로우 클럭 신호(CLK)는 제1 인버터(26)에 의해 반전되어 하이 논리의 제1 샘플링 신호(SS1)를 제1 버퍼(1121) 및 다음단 스테이지로 공급한다. 이와 동시에, 제2 인버터(28)에 의해 하이 논리의 제1 샘플링 신호(SS1)는 로우 논리 상태가 되어 노어 연산기(20)로 공급된다.
E기간에서 로우 논리의 제1 샘플링 신호(SS1) 및 로우 논리의 스타트 펄스(SP)가 노어 연산기(20)에 입력되면 N형 트랜지스터(22)가 턴-온되어 로우 논리의 클럭 신호(CLK)가 N형 트랜지스터(22), 제1 인버터(26), 제2 인버터(28)의 제2 폐루프 방향으로 순환하게 된다. E기간 이후부터 제1 스테이지(1101)로 공급된 로우 논리의 클럭 신호(CLK)는 P형 트랜지스터(24)가 턴-오프됨으로써 제2 폐루프 방향으로 계속 순환하여 로우 논리의 클럭 신호(CLK) 상태를 유지하게 된다. 이때, 제1 버퍼(1121) 및 다음단 스테이지(1102)에는 제1 인버터(26)에 의해 반전된 하이 논리의 제1 샘플링 신호(SS1)가 그 상태로 계속 유지되어 공급된다. 이에 따라, 제1 스테이지(1101)는 클럭 신호(CLK)의 한 구간만큼 로우 논리를 갖는 제1 샘플링 신호(SS1)를 생성하여 제1 버퍼(1121)에 공급한다. 이와 같이, 기수번째 스테이지(1101,1103,...110n-1) 각각은 제1 스테이지(1101)와 동일한 구조 및 동일한 방법으로 순차적으로 기수번째 샘플링 신호(SS1,SS3,...SSn-1)를 생성하여 각각에 대응되는 기수번째 버퍼(1121,1123,...112n-1)에 공급한다.
우수번째 스테이지(1102,1104,...110n)는 이전단의 출력 신호 및 현재단의 쉬프트 클럭 신호(CLK)를 낸드 연산하는 낸드 연산기(30)와, 낸드 연산기(30)의 출력 신호에 따라 스위칭되는 N형 및 P형 트랜지스터(32,34)와, 클럭 신호(CLK)를 반전시켜 버퍼부(112) 및 제4 인버터(38)로 공급하는 제3 인버터(36)와, 제3 인버터(36)의 출력 신호를 반전된 신호를 낸드 연산기(30), N형 및 P형 트랜지스터(32,34)에 공급하는 제4 인버터(38)를 구비한다. 이때, 제4 인버터(38)로부터 출력된 신호는 제3 폐루프를 통해 피드백되어 순환하거나, 제4 폐루프를 통해 피드백되어 순환한다. 제3 폐루프는 N형 트랜지스터(34), 제3 및 제4 인버터(36,38)로 폐루프가 형성되며, 제4 폐루프는 P형 트랜지스터(32), 제3 및 제4 인버터(36,38)로 폐루프가 형성된다. 또한, 우수번째 스테이지(1102,1104,...110n)에서 생성된 제2, 제4, 제5,....제n 샘플링 신호(SS2,SS4,...SSn)는 버퍼부(112)의 우수번째 제2, 제4, 제6,...제n 버퍼(1122,1124,...112n)에 공급된다.
우수번째 스테이지는 제2, 제4, 제6,..제n번째 스테이지(1102,1104,...110n)를 정의하지만, 이하에서는 설명의 편의상 제2 스테이지(1102)를 예로 들어 설명한다. 한편, 제2 스테이지(1102)의 제2 샘플링 신호(SS2)는 위에서 설명한 제1 스테이지(1101)의 노어 연산기(20)와 구조만 상이하고 구동 방법은 동일하므로 간단히 설명하기로 한다.
제2 스테이지(1102)는 낸드 연산기(30)에 이전단의 출력 신호 및 현재 단의 출력 신호 중 어느 하나가 로우 논리로 입력될 경우 낸드 연산기(30)와 연결된 N형 트랜지스터(34)가 턴-온되면서, 클럭 신호(CLK)를 반전시켜 출력한다. 이때, 제2 스테이지(1102)의 낸드 연산기(30)에 이전단의 출력 신호 및 현재 단의 출력 신호 모두 하이 논리가 되기 이전까지 클럭 신호(CLK)를 반전시켜 출력한다. 다시 말하여, 제2 스테이지(1102)의 낸드 연산기(30)에 입력 신호 중 어느 하나가 로우 논리로 입력될 경우에는 클럭 신호(CLK)가 턴-온된 N형 트랜지스터(34)에 의해 제3 폐루프를 순환한다. 제2 스테이지(1102)의 낸드 연산기(30)에 입력 신호 모두 하이 논리가 된 이후부터는 턴-온된 P형 트랜지스터(32)에 의해 제4 폐루프를 순환한다. 이에 따라, 제2 스테이지(1102)는 클럭 신호(CLK)의 한 구간만큼 하이 논리를 갖는 제2 샘플링 신호(SS2)를 생성하여 제2 버퍼(1122)에 공급한다. 이와 같이, 우수번째 스테이지(1102,1104,...110n) 각각은 제2 스테이지(1102)와 동일한 구조 및 동일한 방법으로 순차적으로 우수번째 샘플링 신호(SS2,SS4,...SSn)를 생성하여 각각에 대응되는 우수번째 버퍼(1122,1124,...112n)에 공급한다.
위에서 설명한 기수번째 및 우수번째 스테이지(1101 내지 110n)는 모두 스테이지 내부의 첫번째 인버터에서 샘플링 신호를 생성하여 다음단 스테이지로 공급한다. 이에 따라, 현재단 스테이지는 이전단 스테이지의 출력 신호를 공급받아 구동될 때, 기수번째 및 우수번째 스테이지(1101 내지 110n) 모두 스테이지 내부의 첫번째 인버터에서 출력된 신호로 이용하여 샘플링 신호(SS)를 생성한다. 이에 따 라, 본 발명의 쉬프트 레지스터(120)는 이전단의 출력 신호에 의해 발생되는 지연 현상을 방지할 수 있으며, 구동 마진 확보 및 표시 품질을 향상시킬 수 있다.
버퍼부(112)는 다수의 샘플링 신호(SS1 내지 SSn)에 따라 반전시켜 출력하며, 제1 내지 제n 버퍼(1121 내지 112n)로 형성된다. 기수번째 버퍼(1121,1123,...112n-1)는 동일한 구성회로를 가지며, 기수번째 스테이지(1101,1103,...110n-1)와 연결된다. 우수번째 버퍼(1122,1124,...112n)는 동일한 구성회로를 가지며, 우수번째 스테이지(1102,1104,...110n)와 연결된다. 이때, 기수번째 버퍼(1121,1123,...112n-1)는 도 3에 도시된 바와 같이 기수번째 스테이지(1101,1103,...110n-1)에서 출력된 기수번째 샘플링 신호(SS1,SS3,...SSn-1)를 반전시키기 위해 홀수개의 인버터를 가지도록한다. 기수번째 버퍼(1121,1123,...112n-1)는 예로 들어 3개의 인버터(42,44,46)를 포함한다. 또한, 우수번째 버퍼(1122,1124,...112n)는 도 3에 도시된 바와 같이 우수번째 스테이지(1102,1104,...110n)에서 출력된 우수번째 샘플링 신호(SS2,SS4,...SSn)를 반전시키지 않고 그대로 출력하기 위해 짝수개의 인버터를 가지도록 한다. 우수번째 버퍼(1122,1124,...112n)는 예로 들어 2개의 인버터(52,54)를 포함한다.
레벨 쉬프트(112)는 도 2 및 도 3에 도시된 바와 같이 버퍼부(112)를 통해 출력된 다수의 샘플링 신호(SS1 내지 SSn)를 레벨 쉬프팅하여 레벨 쉬프팅된 다수의 샘플링 신호(LSS1 내지 LSSn)를 출력한다.
상술한 바와 같이, 본 발명에 따른 쉬프트 레지스터 및 이를 포함하는 액정 표시 장치, 이의 구동 방법은 다수의 스테이지 중 노어 연산기를 사용하는 기수번째 스테이지와, 낸드 연산기를 사용하는 우수번째 스테이지를 가지는 쉬프트 레지스터를 가진다. 이러한, 기수번째 및 우수번째 스테이지는 첫번째 인버터에서 출력 신호를 생성함으로써 출력 신호에 따른 지연 현상을 방지할 수 있다. 이에 따라, 다수의 스테이지의 구동 마진 확보 및 표시 품질을 향상시킬 수 있다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 스타트 펄스 및 클럭 신호를 이용하여 샘플링 신호를 생성하는 다수의 스테이지를 포함하는 샘플링 신호 생성부와;
    상기 각 스테이지로부터 출력되는 샘플링 신호를 반전 또는 비반전시키는 다수의 버퍼를 포함하는 버퍼부를 구비하고;
    상기 다수의 스테이지 중에서 기수번째 스테이지들은
    노어 연산기로부터 출력된 신호에 응답하여 해당 스테이지에 공급된 상기 클럭 신호를 제1 노드에 공급하는 제1 P형 트랜지스터와;
    상기 제1 노드에 공급된 신호를 반전시키고, 반전된 신호를 상기 샘플링 신호로서 다음단 스테이지와 상기 버퍼부에 공급하는 제1 인버터와;
    상기 제1 인버터로부터 출력된 샘플링 신호를 반전시켜 상기 노어 연산기와 제1 N형 트랜지스터에 공급하는 제2 인버터와;
    상기 스타트 펄스 또는 이전단 스테이지로부터 제공된 샘플링 신호와, 상기 제2 인버터로부터 제공된 신호를 노어 연산하여 출력하는 상기 노어 연산기와;
    상기 노어 연산기로부터 출력된 신호에 응답하여 상기 제2 인버터로부터 제공된 신호를 상기 제1 노드에 공급하는 상기 제1 N형 트랜지스터를 구비하고;
    상기 다수의 스테이지 중에서 우수번째 스테이지들은
    낸드 연산기로부터 출력된 신호에 응답하여 해당 스테이지에 공급된 상기 클럭 신호를 제2 노드에 공급하는 제2 N형 트랜지스터와;
    상기 제2 노드에 공급된 신호를 반전시키고, 반전된 신호를 상기 샘플링 신호로서 다음단 스테이지와 상기 버퍼부에 공급하는 제3 인버터와;
    상기 제3 인버터로부터 출력된 샘플링 신호를 반전시켜 상기 낸드 연산기와 제2 P형 트랜지스터에 공급하는 제4 인버터와;
    이전단 스테이지로부터 제공된 샘플링 신호와, 상기 제4 인버터로부터 제공된 신호를 낸드 연산하여 출력하는 상기 낸드 연산기와;
    상기 낸드 연산기로부터 출력된 신호에 응답하여 상기 제4 인버터로부터 제공된 신호를 상기 제2 노드에 공급하는 상기 제2 P형 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  2. 삭제
  3. 제1항에 있어서,
    상기 버퍼부는
    상기 다수의 스테이지와 일대일로 접속되어, 상기 각 스테이지로부터 출력되는 샘플링 신호를 반전 또는 비반전시키는 적어도 2개의 인버터를 포함하는 다수의 버퍼를 구비하고;
    상기 다수의 버퍼 중에서 기수번째 버퍼들에 구비된 인버터의 개수와, 우수번째 버퍼들에 구비된 인버터의 개수는 서로 다른 것을 특징으로 하는 쉬프트 레지스터.
  4. 제3항에 있어서,
    상기 기수번째 버퍼들은 N(단, N은 2이상의 정수)개의 인버터를 구비하고;
    상기 우수번째 버퍼들은 N-1 개의 인버터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 박막 트랜지스터를 이용하여 액티브 구동하는 화소 매트릭스를 갖는 화상 표시부;
    다수의 샘플링 신호를 생성하는 상기 제1항, 제3항, 제4항 중 어느 한 항에 기재된 상기 쉬프트 레지스터와;
    상기 다수의 샘플링 신호에 따라 비디오 신호 입력 라인들을 통해 공급된 비디오 신호를 샘플링하여 상기 화소 매트릭스에 포함되는 데이터 라인들 각각에 공급하는 다수의 샘플링 스위치들을 구비하는 것을 특징으로 하는 액정 표시 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 스타트 펄스 및 클럭 신호를 이용하여 샘플링 신호를 생성하는 다수의 스테이지를 포함하고; 상기 다수의 스테이지 중에서 기수번째 스테이지들은 노어 연산기로부터 출력된 신호에 응답하여 해당 스테이지에 공급된 상기 클럭 신호를 제1 노드에 공급하는 제1 P형 트랜지스터와; 상기 제1 노드에 공급된 신호를 반전시키고, 반전된 신호를 상기 샘플링 신호로서 다음단 스테이지와 버퍼부에 공급하는 제1 인버터와; 상기 제1 인버터로부터 출력된 샘플링 신호를 반전시켜 상기 노어 연산기와 제1 N형 트랜지스터에 공급하는 제2 인버터와; 상기 스타트 펄스 또는 이전단 스테이지로부터 제공된 샘플링 신호와, 상기 제2 인버터로부터 제공된 신호를 노어 연산하여 출력하는 상기 노어 연산기와; 상기 노어 연산기로부터 출력된 신호에 응답하여 상기 제2 인버터로부터 제공된 신호를 상기 제1 노드에 공급하는 상기 제1 N형 트랜지스터를 구비하고; 상기 다수의 스테이지 중에서 우수번째 스테이지들은 낸드 연산기로부터 출력된 신호에 응답하여 해당 스테이지에 공급된 상기 클럭 신호를 제2 노드에 공급하는 제2 N형 트랜지스터와; 상기 제2 노드에 공급된 신호를 반전시키고, 반전된 신호를 상기 샘플링 신호로서 다음단 스테이지와 상기 버퍼부에 공급하는 제3 인버터와; 상기 제3 인버터로부터 출력된 샘플링 신호를 반전시켜 상기 낸드 연산기와 제2 P형 트랜지스터에 공급하는 제4 인버터와; 이전단 스테이지로부터 제공된 샘플링 신호와, 상기 제4 인버터로부터 제공된 신호를 낸드 연산하여 출력하는 상기 낸드 연산기와; 상기 낸드 연산기로부터 출력된 신호에 응답하여 상기 제4 인버터로부터 제공된 신호를 상기 제2 노드에 공급하는 상기 제2 P형 트랜지스터를 구비하는 쉬프트 레지스터의 구동 방법에 있어서,
    상기 기수번째 스테이지가 상기 스타트 펄스 또는 상기 이전단 스테이지로부터 제공된 샘플링 신호에 응답하여, 상기 제1 P형 트랜지스터를 턴-온 시키는 단계와;
    상기 제1 인버터가 턴-온된 상기 제1 P형 트랜지스터로부터 제공된 상기 클럭 신호를 반전시키고, 반전된 신호를 상기 샘플링 신호로서 다음단 스테이지에 공급하는 단계와;
    상기 우수번째 스테이지가 상기 이전단 스테이지로부터 제공된 샘플링 신호에 응답하여, 상기 제2 N형 트랜지스터를 턴-온 시키는 단계와;
    상기 제3 인버터가 턴-온된 상기 제2 N형 트랜지스터로부터 제공된 상기 클럭 신호를 반전시키고, 반전된 신호를 상기 샘플링 신호로서 다음단 스테이지에 공급하는 단계를 포함하는 것을 특징으로 하는 쉬프트 레지스터의 구동 방법.
  18. 삭제
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106952605A (zh) * 2017-05-16 2017-07-14 厦门天马微电子有限公司 一种移位寄存器和显示面板

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107016954B (zh) * 2017-05-25 2020-06-09 厦门天马微电子有限公司 一种显示面板
CN106971692B (zh) * 2017-06-06 2018-12-28 京东方科技集团股份有限公司 显示面板的驱动电路以及显示装置
CN109785791B (zh) * 2019-03-27 2024-01-30 深圳市思坦科技有限公司 一种基于像素驱动的逻辑门运算电路、集成芯片和显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060073680A (ko) * 2004-12-24 2006-06-28 삼성에스디아이 주식회사 주사 구동부 및 이를 이용한 발광 표시장치와 그의 구동방법
KR20060083917A (ko) * 2005-01-18 2006-07-21 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 양방향 시프트 레지스터용 드라이버
KR20060105702A (ko) * 1999-05-21 2006-10-11 엘지.필립스 엘시디 주식회사 데이터라인 구동방법 및 그를 이용한 액정 표시장치
KR20060112994A (ko) * 2005-04-28 2006-11-02 삼성에스디아이 주식회사 주사 구동부 및 이를 이용한 발광 표시장치와 그의 구동방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060105702A (ko) * 1999-05-21 2006-10-11 엘지.필립스 엘시디 주식회사 데이터라인 구동방법 및 그를 이용한 액정 표시장치
KR20060073680A (ko) * 2004-12-24 2006-06-28 삼성에스디아이 주식회사 주사 구동부 및 이를 이용한 발광 표시장치와 그의 구동방법
KR20060083917A (ko) * 2005-01-18 2006-07-21 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 양방향 시프트 레지스터용 드라이버
KR20060112994A (ko) * 2005-04-28 2006-11-02 삼성에스디아이 주식회사 주사 구동부 및 이를 이용한 발광 표시장치와 그의 구동방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106952605A (zh) * 2017-05-16 2017-07-14 厦门天马微电子有限公司 一种移位寄存器和显示面板
CN106952605B (zh) * 2017-05-16 2020-08-11 厦门天马微电子有限公司 一种移位寄存器和显示面板

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