CN106952605B - 一种移位寄存器和显示面板 - Google Patents

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Abstract

本发明实施例公开了一种移位寄存器和显示面板，该移位寄存器包括：锁存单元、与非门单元、缓存单元和开关单元；锁存单元、与非门单元和缓存单元用于产生扫描驱动信号和扫描关闭信号；锁存单元用于控制开关单元导通以使移位寄存器的输出端输出扫描驱动信号或扫描关闭信号，以及锁存单元还用于控制开关单元截止以使移位寄存器的输出端浮空；第一时段，开关单元导通以使移位寄存器输出扫描驱动信号；第二时段，开关单元导通以使移位寄存器输出扫描关闭信号；第三时段，开关单元截止以使移位寄存器的输出端浮空。本发明实施例提供的移位寄存器降低了漏流，解决了显示面板在降低驱动频率时闪烁严重的问题。

Description

一种移位寄存器和显示面板
技术领域
本发明实施例涉及显示技术，尤其涉及一种移位寄存器和显示面板。
背景技术
目前显示面板的主流驱动频率为60HZ即1s内扫描60帧画面，每帧画面的扫描时间长度平均为16.67ms，则一帧时间为16.67ms，任一行像素每隔16.67ms写入一次数据。以现有的全高清FHD显示面板为例，该FHD显示面板在一帧时间里，一条扫描线打开的时间长度为1.5μs，此时像素中的像素开关打开，通过数据线可以将信号写入像素的像素电极，然后像素中的存储电容将像素电极的电压保持16.67ms，直至下一帧画面中像素电极的信号被刷新。
显示面板的驱动频率越高则功耗越大，显然，降低显示面板的驱动频率可以达到降低显示面板功耗的效果。为了不影响显示面板的显示质量，目前多是将显示面板的驱动频率降低至30Hz或15Hz。
然而，降低刷新频率会使闪烁变得严重。
发明内容
本发明实施例提供一种移位寄存器和显示面板，以解决显示面板在降低驱动频率时闪烁严重的问题。
第一方面，本发明实施例提供了一种移位寄存器，该移位寄存器包括：锁存单元、与非门单元和缓存单元；
所述锁存单元的输入端接收移位寄存信号、所述锁存单元的时钟信号端电连接第一时钟信号线、以及所述锁存单元的输出端分别电连接所述与非门单元的输入端和下级移位寄存器的输入端，所述与非门单元的时钟信号端电连接第二时钟信号线、以及所述与非门单元的输出端电连接所述缓存单元的输入端，所述缓存单元的输出端电连接所述移位寄存器的输出端，所述锁存单元、所述与非门单元和所述缓存单元用于产生扫描驱动信号和扫描关闭信号；
还包括：开关单元，所述锁存单元的输出端还电连接所述开关单元的控制端，所述锁存单元用于控制所述开关单元导通以使所述移位寄存器的输出端输出所述扫描驱动信号或所述扫描关闭信号，以及所述锁存单元还用于控制所述开关单元截止以使所述移位寄存器的输出端浮空；
第一时段，所述开关单元导通以使所述移位寄存器输出所述扫描驱动信号；第二时段，所述开关单元导通以使所述移位寄存器输出所述扫描关闭信号；第三时段，所述开关单元截止以使所述移位寄存器的输出端浮空。
第二方面，本发明实施例还提供了一种显示面板，该显示面板包括显示区域和围绕所述显示区域的外围区域，所述外围区域包括设置在其一侧的第一栅极驱动电路，其中，所述第一栅极驱动电路包括n级级联的如上所述的移位寄存器，所述外围区域还包括设置在所述第一栅极驱动电路相对一侧的第二栅极驱动电路，其中，所述第二栅极驱动电路包括n级级联的如上所述的移位寄存器；
所述显示区域包括2n行扫描线，其中，n为正整数，所述第一栅极驱动电路中的各级移位寄存器为奇数行扫描线提供扫描信号，所述第二栅极驱动电路中的各级移位寄存器为偶数行扫描线提供扫描信号。
本发明实施例的移位寄存器在一帧时间内分为第一、第二和第三时段的工作时序，在第二时段移位寄存器控制像素开关截止，可能存在一定的漏电流导致像素电极的电压下降，但在第三时段移位寄存器的输出端浮空以控制像素开关的栅极浮空，则像素开关的漏极不会通过栅极和沟道之间形成的电容放电，避免了在一帧时间内像素电极的电压长时间持续下降。因此本发明实施例提供的移位寄存器降低了漏流，改善了显示面板的闪烁现象，尤其改善了现有显示面板在低频时闪烁严重的问题，解决了显示面板在降低驱动频率时闪烁严重的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1A为现有显示面板的像素开关的等效电路图；
图1B为现有显示面板的像素的示意图；
图2A是本发明一个实施例提供的一种移位寄存器的示意图；
图2B是本发明一个实施例提供的另一种移位寄存器的结构图；
图2C是本发明一个实施例提供的又一种移位寄存器的结构图；
图2D是本发明一个实施例提供的再一种移位寄存器的结构图；
图3是本发明一个实施例提供的另一种移位寄存器的示意图；
图4是本发明另一个实施例提供的一种移位寄存器的示意图；
图5A～图5C是本发明另一个实施例提供的三种移位寄存器的示意图；
图6A是本发明又一个实施例提供的一种移位寄存器的示意图；
图6B是本发明又一个实施例提供的移位寄存器的结构图；
图7A是本发明再一个实施例提供的一种显示面板的示意图；
图7B是图7A所示显示面板的驱动时序图；
图8是本发明实施例提供的一种显示面板的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
目前显示面板的主流驱动频率为60HZ，显示面板的驱动频率越高功耗越大。在尽量保证显示质量的情况下，目前多是将显示面板的驱动频率降低至30Hz或15Hz，达到降低显示面板功耗的效果。显示面板的驱动频率降低即为像素的像素电极的信号刷新频率降低。然而像素的像素开关中存在漏电流，像素开关漏电流的存在以及像素电极刷新频率的降低使得显示面板的闪烁(flicker)变得严重。
图1A为现有显示面板的像素开关的等效电路图，图1B为现有显示面板的像素的示意图。显示面板中包括多条扫描线10和多条数据线20，扫描线10和数据线20交叉限定多个像素30，以及还包括公共电极40，在此仅示出其中一个像素30的结构。其中，像素30中包括像素开关31和像素电极32，像素开关31包括栅极G、源极S和漏极D，栅极G与扫描线10电连接、源极S与数据线20电连接、以及漏极D与像素电极32电连接，像素电极32和公共电极40交叠形成存储电容。扫描线10输出扫描驱动信号以打开像素开关31，通过数据线20将数据电压信号写入像素电极32中；扫描线10输出扫描关闭信号后像素开关31关闭，此时扫描线10处于保持(holding)状态，即存储电容保持像素电极32的电压，直至下一帧画面中该扫描线10再次控制像素开关31打开使像素电极32的信号被刷新。
像素开关31的栅极G、源极S和漏极D可以等效为源极S与沟道的电阻R1、漏极D与沟道的电阻R2、以及沟道与栅极G的电容Cch。以像素开关31是NMOS晶体管为例，扫描驱动信号为高于该NMOS晶体管导通电压的信号，扫描关闭信号为低于该NMOS晶体管导通电压的信号。当扫描线10输出扫描驱动信号时，像素开关31的栅极G接收高电平信号以使像素开关31导通，则数据线20通过像素开关31给像素电极32充电。当扫描线10输出扫描关闭信号时，像素开关31的栅极G接收低电平信号以使像素开关31关闭，此时扫描线10处于holding状态，像素开关31的栅极G的电位等于扫描线10的扫描关闭信号的电位，像素开关31的漏极D的电位等于像素电极32的像素电压信号的电位。
由于像素开关31关闭时，像素开关31的漏极D的电位大于像素开关31的栅极G的电位，而栅极G和沟道之间又形成有一电容Cch，因此像素开关31的漏极D、电阻R2、栅极G和扫描线10形成了放电通路，即像素开关31的漏极D会通过电阻R2和电容Cch放电，则像素开关31的漏极D存在漏电流。
然而，像素开关31的漏极D与像素电极32电连接，则像素开关31的漏电流会导致像素电极32的电压下降，引起灰阶偏移，从而会有flicker现象。驱动频率降低导致一帧时间增加即任一行像素写入数据的间隔延长，像素电极32的信号刷新频率降低，像素开关31的关闭时间延长；而像素开关31持续关闭的时间越长，像素开关31的漏极D通过电容Cch的放电电量越多，相应的像素电极32的电压下降越多，即像素电极32初始写入的电压和像素电极32刷新前的电压的压差增大，导致像素电极32在一帧时间内亮度变化增大。因此在低驱动频率下，显示面板的flicker现象严重。
如图2A所示为本发明一个实施例提供的一种移位寄存器的示意图。本实施例提供的移位寄存器适用于显示面板的栅极驱动电路。本实施例提供的移位寄存器包括：锁存单元(LATCH)110、与非门单元(NAND)120和缓存单元(Buffer)130；锁存单元110的输入端接收移位寄存信号VSRin、锁存单元110的时钟信号端电连接第一时钟信号线CKV1、以及锁存单元110的输出端分别电连接与非门单元120的输入端和下级移位寄存器的输入端NEXTin，与非门单元120的时钟信号端电连接第二时钟信号线CKV2、以及与非门单元120的输出端电连接缓存单元130的输入端，缓存单元130的输出端电连接移位寄存器的输出端OUT，锁存单元110、与非门单元120和缓存单元130用于产生扫描驱动信号和扫描关闭信号；还包括：开关单元140，锁存单元110的输出端还电连接开关单元140的控制端，锁存单元110用于控制开关单元140导通以使移位寄存器的输出端OUT输出扫描驱动信号或扫描关闭信号，以及锁存单元110还用于控制开关单元140截止以使移位寄存器的输出端OUT浮空；第一时段，开关单元140导通以使移位寄存器输出扫描驱动信号；第二时段，开关单元140导通以使移位寄存器输出扫描关闭信号；第三时段，开关单元140截止以使移位寄存器的输出端浮空。
本实施例中可选锁存单元110用于控制开关单元140导通或截止以使与非门单元120和缓存单元130的传输路径导通或断开，则可选与非门单元120的输出端通过开关单元140电连接缓存单元130的输入端，其中，与非门单元120的输出端电连接开关单元140的输入端，缓存单元130的输入端电连接开关单元140的输出端。相应的，开关单元140导通使移位寄存器的输出端OUT输出扫描驱动信号或扫描关闭信号，开关单元140截止使移位寄存器的输出端OUT浮空。
示例性的，可选如图2B所示开关单元140包括：第一NMOS晶体管；第一NMOS晶体管的栅极电连接锁存单元110的输出端。第一时段，锁存单元110的输出端输出高电平信号以控制开关单元140导通，则移位寄存器的输出端OUT输出扫描驱动信号；第二时段，锁存单元110的输出端输出低电平信号以控制开关单元140导通，则移位寄存器的输出端OUT输出扫描关闭信号；第三时段，锁存单元110的输出端输出低电平信号以控制开关单元140截止，则移位寄存器的输出端OUT浮空。可选第一NMOS晶体管的结构为双栅结构，具体的第一NMOS晶体管的宽长比W/L范围为[2.5，7.5]，第一NMOS晶体管的宽度范围为[20μm，60μm]，即可选第一NMOS晶体管的W/L范围为20μm/(4+4)μm～60μm/(4+4)μm。双栅结构的晶体管的其中一个栅极交流接地，另一个栅极和漏极之间起到有效的静电屏蔽作用使得栅极与漏极之间的电容大大减小，结合本发明实施例提供的移位寄存器，本发明实施例中采用双栅结构的晶体管作为开关单元140，降低漏流的效果更好。
晶体管的宽长比越大，其驱动能力越强，其保持关断的效果也越好，相应的晶体管的漏流比较小；晶体管的宽长比越小，其驱动能力越弱，其保持关断的效果也越差，相应的晶体管的漏流比较大。本实施例中开关单元140包括第一NMOS晶体管，该晶体管关断时扫描线浮空，若该晶体管的关断效果好则会使扫描线浮空效果好，降低像素开关的漏流；若该晶体管的关断效果差则会使扫描线浮空效果差，导致像素开关的漏流大。具体的，第一NMOS晶体管的宽长比超过7.5时，其关断效果不再显著提高同时宽长比越高其占用面积越大，因此本实施例中选取第一NMOS晶体管的宽长比小于或等于7.5；第一NMOS晶体管的宽长比低于2.5时，其关断效果差，漏流比较大，导致扫描线浮空效果差，从而导致像素开关的漏流大，因此本实施例中选取第一NMOS晶体管的宽长比大于或等于2.5。
本领域技术人员可以理解，在其他可选实施例中开关单元的组成结构还可以是其他结构，例如开关单元包括串联的反相器和PMOS晶体管，在本发明中不对开关单元的结构进行具体限制，任意一种能够实时本实施例所述开关单元功能的电路结构均落入本发明的保护范围。本领域技术人员也可以理解，第一NMOS晶体管的宽长比和结构不限于上述示例，在本发明中不对第一NMOS晶体管的参数和结构进行具体限制，任意一种能够实时开关单元功能的晶体管均落入本发明的保护范围。
在上述技术方案的基础上，示例性的，可选如图2C所示移位寄存器的锁存单元110包括：第四反相器111、第五反相器112、第一时钟反相器113和第二时钟反相器114；第四反相器111的输入端电连接第一时钟信号线CKV1、以及第四反相器111的输出端分别电连接第一时钟反相器113的时钟输入端和第二时钟反相器114的控制端；第一时钟反相器113的输入端接收移位寄存信号VSRin、第一时钟反相器113的输出端电连接第五反相器112的输入端、以及第一时钟反相器113的控制端电连接第一时钟信号线CKV1；第二时钟反相器114的输入端电连接第五反相器112的输出端、第二时钟反相器114的时钟输入端电连接第一时钟信号线CKV1、以及第二时钟反相器114的输出端电连接第五反相器112的输入端；第五反相器112的输出端还电连接与非门单元120的输入端、开关单元140的控制端和下级移位寄存器的输入端NEXTin。可选与非门单元120包括：一与非门电路；与非门电路的第一输入端电连接第二时钟信号线CKV2、与非门电路的第二输入端电连接锁存单元110的输出端、以及与非门电路的输出端电连接开关单元140的输入端。其中，第一时钟信号线CKV1输出第一时钟信号，第二时钟信号线CKV2输出第二时钟信号，第一时钟信号和第二时钟信号均为脉冲信号。缓存单元130包括：第一反相器131、第二反相器132和第三反相器133；第一反相器131的输入端电连接开关单元140的输出端、以及第一反相器131的输出端电连接第二反相器132的输入端；第三反相器133的输入端电连接第二反相器132的输出端、以及第三反相器133的输出端作为移位寄存器的输出端OUT。
本领域技术人员可以理解，上述实施例所述的锁存单元、开关单元和缓存单元的结构仅为本发明其中一种示例，本发明所示的锁存单元、开关单元和缓存单元包括但不限于上述结构，在本发明中不对锁存单元、开关单元和缓存单元的结构进行具体限制，任意一种能够实时本发明提供的移位寄存器功能的锁存单元、开关单元和缓存单元的结构均落入本发明的保护范围。
具体的，本实施例中可选锁存单元110、与非门单元120、缓存单元130和开关单元140的结构如图2D所示，其中，锁存单元110用于锁存信号以及实现信号移位，锁存单元110还用于输出NEXTin信号，锁存单元110、与非门单元120和缓存单元130用于输出扫描驱动信号和扫描关闭信号。当开关单元140在锁存单元110的控制下导通或截止时，与非门单元120和缓存单元130的传输路径相应导通或断开，则移位寄存器的输出端OUT在第一和第二时段依次输出扫描驱动信号和扫描关闭信号、以及移位寄存器的输出端OUT在第三时段浮空以使扫描线处于浮空状态。需要说明的是，图2D所示的锁存单元110、与非门单元120和缓存单元130只是一种示例性结构，并不构成对移位寄存器具体结构的限定。
本实施例提供的移位寄存器可作为次级移位寄存器以接收上级移位寄存器输出的移位寄存信号VSRin，本实施例提供的移位寄存器也可作为初级移位寄存器与显示面板的驱动芯片电连接以接收驱动芯片输出的移位寄存信号VSRin，在本发明中不限定本实施例提供的移位寄存器在级联电路中的位置；本实施例提供的移位寄存器在第一时钟信号线CKV1、第二时钟信号线CKV2和移位寄存信号VSRin的控制下工作，其中，驱动芯片(未示出)分别电连接第一时钟信号线CKV1和第二时钟信号线CKV2；移位寄存器还具有输出端OUT，该输出端OUT与显示面板的扫描线电连接，用于给扫描线施加信号；以及，移位寄存器还具有与下级移位寄存器的输入端NEXTin电连接的一输出端，用于触发次级移位寄存器，当移位寄存器作为末级移位寄存器应用时移位寄存器可以不具有触发下级移位寄存器的输出端。
本实施例中移位寄存器的锁存单元110的输入端作为移位寄存器的输入端以接收移位寄存信号VSRin、锁存单元110的时钟信号端电连接第一时钟信号线CKV1以接收第一时钟信号、锁存单元110的输出端分别电连接与非门单元120的输入端和开关单元140的控制端、以及锁存单元110的输出端还作为触发端电连接下级移位寄存器的输入端NEXTin。与非门单元120的时钟信号端电连接第二时钟信号线CKV2以接收第二时钟信号、以及与非门单元120的输出端通过开关单元140电连接缓存单元130的输入端。缓存单元130的输出端作为移位寄存器的输出端OUT并电连接对应的一条扫描线。
需要说明的是，本实施例的移位寄存器应用在显示面板中时与对应的一条扫描线电连接，扫描线用于控制一行像素的像素开关的导通或断开。基于此，本实施例中移位寄存器在一帧时间内的工作时序可分为三个时段：第一时段，移位寄存器的开关单元140导通以使移位寄存器输出扫描驱动信号，相应的与移位寄存器电连接的扫描线获取扫描驱动信号并控制对应一行像素的像素开关导通，该行像素进行显示；第二时段，移位寄存器的开关单元140导通以使移位寄存器输出扫描关闭信号，相应的与移位寄存器电连接的扫描线获取扫描关闭信号并控制对应一行像素的像素开关断开，该行像素中存储电容保持像素电极的电压，即扫描线处于holding状态；第三时段，移位寄存器的开关单元140截止以使移位寄存器的输出端OUT浮空，相应的与移位寄存器电连接的扫描线处于断路状态，即扫描线处于floating状态，此时该行像素中存储电容继续保持像素电极的电压。
本实施例中移位寄存器在第一时段的工作原理和在第二时段的工作原理如下所述：第一时段，移位寄存器输出扫描驱动信号即移位寄存器给扫描线施加扫描驱动信号，则与扫描线电连接的像素开关的栅极接收到该扫描驱动信号使像素开关处于导通状态，与像素开关的源极电连接的数据线通过导通的像素开关将数据电压信号传输至与像素开关的漏极电连接的像素电极，实现给像素电极充电；第二时段，移位寄存器输出扫描关闭信号即移位寄存器给扫描线施加扫描关闭信号，则像素开关的栅极接收到扫描关闭信号使像素开关处于截止状态，则存储电容保持像素电极的电压。
结合图1A所示的像素开关的等效电路图，说明本实施例提供的移位寄存器的第三时段的工作过程，具体是：第二时段，移位寄存器通过扫描线输出扫描关闭信号，则像素开关的栅极接收扫描关闭信号以使像素开关处于断开状态；第三时段，移位寄存器的输出端浮空，则扫描线处于floating状态即扫描线不输出信号，则像素开关保持断开状态且像素开关的栅极浮空。已知像素开关的栅极和沟道之间形成电容Cch以及漏极和沟道之间形成电阻R2，则第三时段栅极处于浮空状态时，构成电容Cch的一极即栅极G处于断路状态，因此漏极D、电阻R2、电容Cch和栅极G不会形成放电通路，相应的，漏极D不会通过电阻R2和电容Cch放电，则第三时段像素开关的漏极不会产生漏电流，相应的与漏极电连接的像素电极的电压不会下降。
现有技术中像素开关关断后持续不断的漏电流造成像素电极的电压持续下降直至下次写入数据，导致像素电极在一帧时间内电压大幅下降，亮度变化非常大。而本实施例中移位寄存器控制像素开关在第二时段和第三时段均处于关断状态，在第三时段移位寄存器的输出端浮空以控制像素开关的栅极处于浮空状态，则像素开关的漏极不存在漏电流且像素电极的电压不会下降，由于像素电极仅在第二时段出现电压下降，则像素开关在一帧时间内电压下降较小，相应的像素电极在一帧时间内的亮度变化较小。基于此，本实施例提供的移位寄存器降低了漏流，改善了显示面板的闪烁现象；当显示面板降低驱动频率下，由于像素电极在一帧时间内的电压下降较小，亮度变化较小，因此不会出现严重的闪烁现象，即本实施例解决了显示面板在降低驱动频率时闪烁严重的问题。
示例性的，在上述技术方案的基础上，本发明实施例还提供一种移位寄存器，如图3所示，该移位寄存器的缓存单元130包括：第一反相器131、第二反相器132和第三反相器133；第一反相器131的输入端电连接开关单元140的输出端、以及第一反相器131的输出端电连接第二反相器132的输入端；第三反相器133的输入端电连接第二反相器132的输出端、以及第三反相器133的输出端作为移位寄存器的输出端OUT。
图3所示的移位寄存器中开关单元140的控制端电连接锁存单元110的输出端、开关单元140的输入端电连接与非门单元120的输出端、以及开关单元140的输出端电连接第一反相器131的输入端，则锁存单元110控制开关单元140导通或截止后能够使与非门单元120和缓存单元130的传输路径导通或断开。锁存单元110控制开关单元140导通时，与非门单元120输出的信号能够通过开关单元140传输至缓存单元130，以使缓存单元130的输出端输出信号；锁存单元110控制开关单元140断开时，与非门单元120输出的信号无法传输至缓存单元130，则缓存单元130的输出端浮空，相应的扫描线处于floating状态且不传输信号。
图3所示的移位寄存器，在第三时段移位寄存器的输出端OUT浮空以控制像素开关的栅极处于浮空状态，则像素开关的漏极不存在漏电流且像素电极的电压不会下降，则像素开关在一帧时间内电压下降较小，相应的像素电极在一帧时间内的亮度变化较小。基于此，本实施例提供的移位寄存器降低了漏流，改善了显示面板的闪烁现象；当显示面板降低驱动频率下，由于像素电极在一帧时间内的电压下降较小，亮度变化较小，因此不会出现严重的闪烁现象，即本实施例解决了显示面板在降低驱动频率时闪烁严重的问题。
本领域技术人员可以理解，本发明提供的移位寄存器的缓存单元的结构包括但不限于上述缓存单元结构，现有任意一种移位寄存器中缓存单元的结构均落入本发明的保护范围，在此不对移位寄存器的缓存单元进行具体限定。
如图4所示为本发明另一个实施例提供的一种移位寄存器的示意图。显然，本实施例提供的移位寄存器的结构与上述实施例提供的任意一种移位寄存器的区别在于，本实施例提供的移位寄存器的开关单元140用于在锁存单元110的控制下使缓存单元130的输出路径导通或断开。具体的，本实施例中开关单元140的输入端和输出端均与缓存单元130电连接，开关单元140用于控制缓存单元130的输出路径导通或断开。锁存单元110控制开关单元140导通时，开关单元140可使缓存单元130的输出路径导通，则移位寄存器能够向与其电连接的扫描线传输扫描驱动信号和扫描关闭信号；锁存单元110控制开关单元140截止时，开关单元140可使缓存单元130的输出路径断开，则移位寄存器的输出端OUT浮空并使与其电连接的扫描线处于floating状态。
本实施例的移位寄存器应用在显示面板中时与对应的一条扫描线电连接，扫描线用于控制一行像素的像素开关的导通或断开。基于此，本实施例中移位寄存器在一帧时间内的工作时序可分为三个时段，该移位寄存器在第一、第二和第三时段的工作过程与上述实施例相同，在此不再赘述。
本实施例中由于像素电极仅在第二时段出现电压下降，则像素开关在一帧时间内电压下降较小，相应的像素电极在一帧时间内的亮度变化较小。基于此，本实施例提供的移位寄存器降低了漏流，改善了显示面板的闪烁现象；当显示面板降低驱动频率下，由于像素电极在一帧时间内的电压下降较小，亮度变化较小，因此不会出现严重的闪烁现象，即本实施例解决了显示面板在降低驱动频率时闪烁严重的问题。
示例性的，在上述技术方案的基础上，本发明实施例还提供一种移位寄存器，如图5A所示，该移位寄存器的缓存单元130包括：第一反相器131、第二反相器132和第三反相器133；第一反相器131的输入端电连接与非门单元120的输出端、以及第一反相器131的输出端电连接开关单元140的输入端；第二反相器132的输入端电连接开关单元140的输出端、以及第二反相器132的输出端电连接第三反相器133的输入端；第三反相器133的输出端作为移位寄存器的输出端OUT。
示例性的，在上述技术方案的基础上，本发明实施例还提供另一种移位寄存器，如图5B所示，该移位寄存器的缓存单元130包括：第一反相器131、第二反相器132和第三反相器133；第一反相器131的输入端电连接与非门单元120的输出端、以及第一反相器131的输出端电连接第二反相器132的输入端；第二反相器132的输出端电连接开关单元140的输入端；第三反相器133的输入端电连接开关单元140的输出端、以及第三反相器133的输出端作为移位寄存器的输出端OUT。
示例性的，在上述技术方案的基础上，本发明实施例还提供又一种移位寄存器，如图5C所示，该移位寄存器的缓存单元130的输出端通过开关单元140电连接移位寄存器的输出端OUT，其中，缓存单元130的输出端电连接开关单元140的输入端，开关单元140的输出端作为移位寄存器的输出端OUT。可选的，缓存单元130包括：第一反相器131、第二反相器132和第三反相器133；第一反相器131的输入端电连接与非门单元120的输出端、以及第一反相器131的输出端电连接第二反相器132的输入端；第三反相器133的输入端电连接第二反相器132的输出端、以及第三反相器133的输出端电连接开关单元140的输入端。
图5A～图5C所示的三种移位寄存器，在第三时段移位寄存器的输出端OUT浮空以控制像素开关的栅极处于浮空状态，则像素开关的漏极不存在漏电流且像素电极的电压不会下降，则像素开关在一帧时间内电压下降较小，相应的像素电极在一帧时间内的亮度变化较小。基于此，本实施例提供的多种移位寄存器降低了漏流，改善了显示面板的闪烁现象；当显示面板降低驱动频率下，由于像素电极在一帧时间内的电压下降较小，亮度变化较小，因此不会出现严重的闪烁现象，即本实施例解决了显示面板在降低驱动频率时闪烁严重的问题。
本领域技术人员可以理解，本发明实施例提供的移位寄存器的缓存单元的结构包括但不限于上述缓存单元结构，现有任意一种移位寄存器中缓存单元的结构均落入本发明的保护范围，在此不对移位寄存器的缓存单元进行具体限定。
在上述任意实施例的基础上，本发明又一个实施例还提供了一种移位寄存器，该移位寄存器与上述任意实施例所述的移位寄存器的区别在于，如图6A所示该移位寄存器还包括：复位单元150，复位单元150的输入端电连接复位信号线RES、以及复位单元150的输出端电连接锁存单元110的复位端，复位单元150用于对移位寄存器进行复位。可选本实施例提供的复位单元150的结构如图6B所示。图6A所示的移位寄存器可选以图2A所示移位寄存器为基础进行示例，图6B所示的移位寄存器可选以图2D所示移位寄存器为基础进行示例。本领域技术人员可以理解，图6B所示的复位单元150只是一种示例性结构，并不构成对移位寄存器中复位单元150具体结构的限定。
本发明再一个实施例提供了一种显示面板，如图7A所示，该显示面板200包括显示区域AA和围绕显示区域AA的外围区域201，外围区域201包括设置在其一侧的第一栅极驱动电路202，其中，第一栅极驱动电路202包括n级级联的如上任意实施例所述的移位寄存器100a，外围区域201还包括设置在第一栅极驱动电路202相对一侧的第二栅极驱动电路203，其中，第二栅极驱动电路203包括n级级联的如上任意实施例所述的移位寄存器100b；显示区域AA包括2n行扫描线204，其中，n为正整数，第一栅极驱动电路202中的各级移位寄存器100a为奇数行扫描线204提供扫描信号，第二栅极驱动电路203中的各级移位寄存器100b为偶数行扫描线204提供扫描信号。外围区域201还包括驱动芯片205，驱动芯片205分别与第一栅极驱动电路202和第二栅极驱动电路203电连接。本领域技术人员可以理解，显示面板的结构包括但不限于图示结构，如还包括阵列基板、源极驱动电路等结构，在此仅具体示出其中的栅极驱动电路。
第一栅极驱动电路202中，第m级移位寄存器100a的锁存单元的输入端电连接第m-1级移位寄存器100a的锁存单元的输出端，其中，m＝1,2,…,n，m＝1时第1级移位寄存器100a的锁存单元的输入端接收第一起始信号VSRina，第m级移位寄存器100a的输出端OUT电连接第2m-1行扫描线204，用于在第一时段，控制向第2m-1行扫描线204施加扫描驱动信号，在第二时段，控制向第2m-1行扫描线204施加扫描关闭信号，在第三时段，控制输出端OUT浮空以使第2m-1行扫描线204的电位处于浮空状态。
第二栅极驱动电路203中，第m级移位寄存器100b的锁存单元的输入端电连接第m-1级移位寄存器100b的锁存单元的输出端，其中，m＝1,2,…,n，m＝1时第1级移位寄存器100b的锁存单元的输入端接收第二起始信号VSRinb，第m级移位寄存器100b的输出端OUT电连接第2m行扫描线204，用于在第一时段，控制向第2m行扫描线204施加扫描驱动信号，在第二时段，控制向第2m行扫描线204施加扫描关闭信号，在第三时段，控制输出端OUT浮空以使第2m行扫描线204的电位处于浮空状态。
可选本实施例提供的显示面板逐行扫描2n行扫描线204，2n行扫描线Gate204依次标记为G1、G2、G3、G4、…、G2m-1、G2m、…、G2n-1、G2n，第一栅极驱动电路202中n级级联的移位寄存器100a的输出端依次标记为OUT1、OUT3、…、OUT2m-1、…、OUT2n-1，第二栅极驱动电路203中n级级联的移位寄存器100b的输出端依次标记为OUT2、OUT4、…、OUT2m、…、OUT2n。具体的，第m级移位寄存器100a的输出端OUT2m-1电连接扫描线G2m-1，第m级移位寄存器100b的输出端OUT2m电连接扫描线G2m。
可选第一栅极驱动电路202的第1级移位寄存器100a～第n级移位寄存器100a依次标记为VSRa-1～VSRa-n，第二栅极驱动电路203的第1级移位寄存器100b～第n级移位寄存器100b依次标记为VSRb-1～VSRb-n。需要说明的是，第一栅极驱动电路202的n级级联的移位寄存器100a，其中奇数级移位寄存器100a的锁存单元的时钟信号端CL1接收第一时钟信号CKV1，奇数级移位寄存器100a的与非门单元的时钟信号端CL2接收第二时钟信号CKV2，而偶数级移位寄存器100a的锁存单元的时钟信号端CL1接收第二时钟信号CKV2，偶数级移位寄存器100a的与非门单元的时钟信号端CL2接收第一时钟信号CKV1。第二栅极驱动电路203的n级级联的移位寄存器100b中，奇数级移位寄存器100b的锁存单元的时钟信号端CL3接收第三时钟信号CKV3，奇数级移位寄存器100b的与非门单元的时钟信号端CL4接收第四时钟信号CKV4，而偶数级移位寄存器100b的锁存单元的时钟信号端CL3接收第四时钟信号CKV4，偶数级移位寄存器100b的与非门单元的时钟信号端CL4接收第三时钟信号CKV3。其中，驱动芯片205用于向各移位寄存器100a传输第一时钟信号CKV1和第二时钟信号CKV2，还用于向各移位寄存器100b传输第三时钟信号CKV3和第四时钟信号CKV4。
可选n级级联的移位寄存器100a的锁存单元的输出端NEXTa依次标记为NEXTa1、NEXTa2、…，n级级联的移位寄存器100b的锁存单元的输出端NEXTb依次标记为NEXTb1、NEXTb2、…，显然，第m级移位寄存器100a的锁存单元的输出端NEXTam电连接第m+1级移位寄存器100a的输入端，以及，第m级移位寄存器100b的锁存单元的输出端NEXTbm电连接第m+1级移位寄存器100b的输入端。需要说明的是，第1级移位寄存器100a的输入端电连接驱动芯片205用于接收移位寄存信号VSRina，第1级移位寄存器100b的输入端电连接驱动芯片205用于接收移位寄存信号VSRinb。
图7B是图7A所示显示面板的驱动时序图。结合图2D，对显示面板的第一栅极驱动电路202和第二栅极驱动电路203进行时序描述。具体如下：
t1时段，
VSRa-1：VSRina和CKV1为高电平，CKV2为低电平，则VSRa-1的NEXTa1输出高电平信号，该NEXTa1的高电平信号分别传输至VSRa-2的输入端、VSRa-1的与非门单元的输入端、以及VSRa-1的开关单元的控制端，则VSRa-1的开关单元导通并输出高电平信号，经过VSRa-1的缓存单元，VSRa-1的输出端OUT1向扫描线G1施加低电平信号以控制对应一行像素的像素开关截止。
t2时段，
VSRa-1：VSRina为高电平，CKV1和CKV2为低电平，则VSRa-1的NEXTa1保持输出高电平信号，相应的开关单元保持导通状态，则VSRa-1的OUT1向扫描线G1施加低电平信号以控制对应一行像素的像素开关截止；
VSRb-1：VSRinb和CKV3为高电平，CKV4为低电平，则VSRb-1的NEXTb1输出高电平信号，该NEXTb1的高电平信号分别传输至VSRb-2的输入端、VSRb-1的与非门单元的输入端、以及VSRb-1的开关单元的控制端，则VSRb-1的开关单元导通并输出高电平信号，经过VSRb-1的缓存单元，VSRb-1的输出端OUT2向扫描线G2施加低电平信号以控制对应一行像素的像素开关截止。
t3时段，
VSRa-1：VSRina和CKV1为低电平，CKV2为高电平，则VSRa-1的NEXTa1保持输出高电平信号，相应的开关单元保持导通状态，则VSRa-1的OUT1向扫描线G1施加高电平信号即扫描驱动信号以控制对应一行像素的像素开关导通，数据线该行像素的像素电极充电；
VSRb-1：VSRinb、CKV3和CKV4均为低电平，则VSRb-1的NEXTb1保持输出高电平信号，相应的开关单元保持导通状态，则VSRb-1的OUT2向扫描线G2施加低电平信号以控制对应一行像素的像素开关截止；
VSRa-2：NEXTa1和CKV2为高电平，CKV1为低电平，则VSRa-2的NEXTa2输出高电平信号，该NEXTa2的高电平信号分别传输至VSRa-3的输入端、VSRa-2的与非门单元的输入端、以及VSRa-2的开关单元的控制端，则VSRa-2的开关单元导通并输出高电平信号，经过VSRa-2的缓存单元，VSRa-2的输出端OUT3向扫描线G3施加低电平信号以控制对应一行像素的像素开关截止。
t4时段，
VSRa-1：VSRina、CKV1和CKV2均为低电平，则VSRa-1的NEXTa1保持输出高电平信号，相应的开关单元保持导通状态，则VSRa-1的OUT1向扫描线G1施加低电平信号即扫描关闭信号以控制对应一行像素的像素开关截止，数据线不再给该行像素的像素电极充电；
VSRb-1：VSRinb和CKV3为低电平，CKV4为高电平，则VSRb-1的NEXTb1保持输出高电平信号，相应的开关单元保持导通状态，则VSRb-1的OUT2向扫描线G2施加高电平信号即扫描驱动信号以控制对应一行像素的像素开关导通，数据线该行像素的像素电极充电；
VSRa-2：NEXTa1为高电平，CKV2和CKV1为低电平，则VSRa-2的NEXTa2保持输出高电平信号，相应的开关单元保持导通状态，则VSRa-2的OUT3向扫描线G3施加低电平信号以控制对应一行像素的像素开关截止；
VSRb-2：NEXTb1和CKV4为高电平，CKV3为低电平，则VSRb-2的NEXTb2输出高电平信号，该NEXTb2的高电平信号分别传输至VSRb-3的输入端、VSRb-2的与非门单元的输入端、以及VSRb-2的开关单元的控制端，则VSRb-2的开关单元导通并输出高电平信号，经过VSRb-2的缓存单元，VSRb-2的输出端OUT4向扫描线G4施加低电平信号以控制对应一行像素的像素开关截止。
t5时段，
VSRa-1：VSRina为低电平、CKV1为高电平、以及CKV2为低电平，则VSRa-1的NEXTa1输出低电平信号，相应的开关单元为截止状态，则VSRa-1的OUT1在t5时段及之后保持浮空以使扫描线G1浮空直至下一帧图像信号输入，扫描线浮空降低了漏流；
VSRb-1：VSRinb、CKV3和CKV4均为低电平，则VSRb-1的NEXTb1保持输出高电平信号，相应的开关单元保持导通状态，则VSRb-1的OUT2向扫描线G2施加低电平信号即扫描关闭信号以控制对应一行像素的像素开关截止，数据线不再给该行像素的像素电极充电；
VSRa-2：NEXTa1和CKV2为低电平，CKV1为高电平，则VSRa-2的NEXTa2保持输出高电平信号，相应的开关单元保持导通状态，则VSRa-2的OUT3向扫描线G3施加高电平信号即扫描驱动信号以控制对应一行像素的像素开关导通，数据线该行像素的像素电极充电；
VSRb-2：NEXTb1为高电平，CKV4和CKV3为低电平，则VSRb-2的NEXTb2保持输出高电平信号，相应的开关单元保持导通状态，则VSRb-2的OUT4向扫描线G4施加低电平信号以控制对应一行像素的像素开关截止。
t6时段，
VSRb-1：VSRinb为低电平、CKV3为高电平、以及CKV4为低电平，则VSRb-1的NEXTb1输出低电平信号，相应的开关单元为截止状态，则VSRb-1的OUT2在t6时段及之后保持浮空以使扫描线G2浮空直至下一帧图像信号输入，扫描线浮空降低了漏流；
VSRa-2：NEXTa1、CKV2和CKV1均为低电平，则VSRa-2的NEXTa2保持输出高电平信号，相应的开关单元保持导通状态，则VSRa-2的OUT3向扫描线G3施加低电平信号即扫描关闭信号以控制对应一行像素的像素开关截止，数据线不再给该行像素的像素电极充电；
VSRb-2：NEXTb1和CKV4为低电平，CKV3为高电平，则VSRb-2的NEXTb2保持输出高电平信号，相应的开关单元保持导通状态，则VSRb-2的OUT4向扫描线G4施加高电平信号即扫描驱动信号以控制对应一行像素的像素开关导通，数据线该行像素的像素电极充电。
t7时段，
VSRa-2：NEXTa2为低电平、CKV2为高电平、以及CKV1为低电平，则VSRa-2的NEXTa2输出低电平信号，相应的开关单元为截止状态，则VSRa-2的OUT3在t7时段及之后保持浮空以使扫描线G3浮空直至下一帧图像信号输入，扫描线浮空降低了漏流；
VSRb-2：NEXTb1、CKV4和CKV3均为低电平，则VSRb-2的NEXTb2保持输出高电平信号，相应的开关单元保持导通状态，则VSRb-2的OUT4向扫描线G4施加低电平信号即扫描关闭信号以控制对应一行像素的像素开关截止，数据线不再给该行像素的像素电极充电。
t7时段之后，
VSRb-2：VSRb-2的NEXTb2输出低电平信号，相应的开关单元为截止状态，则VSRb-2的OUT4处于浮空状态以使扫描线G4浮空，直至下一帧图像信号输入，扫描线浮空降低了漏流。
如上所述，为本实施例第一栅极驱动电路202的前两级移位寄存器100a和第二栅极驱动电路203的前两级移位寄存器100b的工作过程，依次类推，即为显示面板在一帧图像中的扫描过程，在此不再赘述。
综上所述，本实施例提供的移位寄存器，第一时段，开关单元为导通状态，保证扫描线正常打开；第二时段，开关单元仍为导通状态，使扫描线切换至关闭状态；第三时段，开关单元截止，能够将扫描线切换至floating状态。
此外，经过仿真测试后发现，本发明提供的显示面板的扫描线输出波形末端延迟与现有方案的扫描线输出波形末端延迟一致；本发明提供的显示面板，当Gate处于floating状态时，不会受数据线耦合作用影响，因此不会出现扫描线电压跳变，即扫描线输出波形不会发生跳变；以及本发明提供的显示面板，在移位寄存器中加入开关单元后，在一帧时间里，像素电极的电压保持能力有所提升。
本实施例提供的移位寄存器在第三阶段控制其输出端OUT浮空，进而能够有效降低与之对应的一行像素的像素开关的漏流，从而提高显示面板的显示效果。
可选的，如图8所示，上述显示面板包括相对设置的阵列基板310和彩膜基板320，阵列基板310和彩膜基板320之间封装有发光功能层，在本实施例中可选该显示面板为液晶显示面板，但在其他可选实施例中该显示面板还可选为有机发光显示面板。本领域技术人员可以理解，在本发明中不具体限定显示面板，现有任意一种采用移位寄存器的显示面板均落入本发明的保护范围。
本实施例中可选显示面板的驱动频率为30Hz或15Hz。具体的，显示面板的第一栅极驱动电路和第二栅极驱动电路的移位寄存器中均加入了开关单元，能够控制扫描线在第一时段即像素充电阶段打开像素开关以给对应一行像素的像素电极充电；还能够控制扫描线在第二时段即像素保持阶段关闭像素开关，进行像素电极电压保持；以及还能够控制扫描线在第三时段即像素保持阶段处于floating状态以使像素开关的栅极处于floating状态，避免像素开关的漏极通过沟道和栅极之间的电容Cch放电，可有效防止像素电压降低，提高电压保持能力。即使在驱动频率为30HZ或15HZ工作状态下，显示面板依然有较好的flicker表现。
对于显示面板的第一栅极驱动电路和第二栅极驱动电路中的任意一个移位寄存器，第m帧图像中，移位寄存器在第二时段的终止时刻到下一帧图像的第一时段的起始时刻即为第三时段，第二时段和第三时段均是像素电极的电压保持时段，因此第二时段和第三时段合并起来即为像素保持阶段。现有技术中像素开关在像素保持阶段持续漏流导致像素电极的电压持续下降；而本实施例提供的显示面板，像素开关在像素保持阶段中的第二时段会存在漏流现象导致像素电极电压下降，但是在像素保持阶段的第三时段不会存在漏流现象，因此与现有技术相比，本实施例的显示面板即使在低频驱动下也有较好的显示效果，改善了现有的flicker严重现象。
本实施例显示面板的第一栅极驱动电路和第二栅极驱动电路均包括如上任意实施例所述的移位寄存器，能够有效降低漏流。当显示面板降低为较低驱动频率时，本实施例提供的显示面板能够有效改善低驱动频率下显示面板闪烁严重的问题。本实施例提供的显示面板在满足充电能力的同时，还能够实现窄边框。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (13)

1.一种移位寄存器，其特征在于，包括：锁存单元、与非门单元和缓存单元；
所述锁存单元的输入端接收移位寄存信号、所述锁存单元的时钟信号端电连接第一时钟信号线、以及所述锁存单元的输出端分别电连接所述与非门单元的输入端和下级移位寄存器的输入端，所述与非门单元的时钟信号端电连接第二时钟信号线、以及所述与非门单元的输出端电连接所述缓存单元的输入端，所述缓存单元的输出端电连接所述移位寄存器的输出端，所述锁存单元、所述与非门单元和所述缓存单元用于产生扫描驱动信号和扫描关闭信号；
还包括：开关单元，所述锁存单元的输出端还电连接所述开关单元的控制端，所述开关单元的输出端与所述缓存单元电连接，或者所述开关单元的输出端作为所述移位寄存器的输出端；所述锁存单元用于控制所述开关单元导通以使所述移位寄存器的输出端输出所述扫描驱动信号或所述扫描关闭信号，以及所述锁存单元还用于控制所述开关单元截止以使所述移位寄存器的输出端浮空；
第一时段，所述开关单元导通以使所述移位寄存器输出所述扫描驱动信号；第二时段，所述开关单元导通以使所述移位寄存器输出所述扫描关闭信号；第三时段，所述开关单元截止以使所述移位寄存器的输出端浮空。
2.根据权利要求1所述的移位寄存器，其特征在于，所述与非门单元的输出端通过所述开关单元电连接所述缓存单元的输入端，其中，所述与非门单元的输出端电连接所述开关单元的输入端，所述缓存单元的输入端电连接所述开关单元的输出端。
3.根据权利要求2所述的移位寄存器，其特征在于，所述缓存单元包括：第一反相器、第二反相器和第三反相器；
所述第一反相器的输入端电连接所述开关单元的输出端、以及所述第一反相器的输出端电连接所述第二反相器的输入端；
所述第三反相器的输入端电连接所述第二反相器的输出端、以及所述第三反相器的输出端作为所述移位寄存器的输出端。
4.根据权利要求1所述的移位寄存器，其特征在于，所述缓存单元包括：第一反相器、第二反相器和第三反相器；
所述第一反相器的输入端电连接所述与非门单元的输出端、以及所述第一反相器的输出端电连接所述开关单元的输入端；
所述第二反相器的输入端电连接所述开关单元的输出端、以及所述第二反相器的输出端电连接所述第三反相器的输入端；
所述第三反相器的输出端作为所述移位寄存器的输出端。
5.根据权利要求1所述的移位寄存器，其特征在于，所述缓存单元包括：第一反相器、第二反相器和第三反相器；
所述第一反相器的输入端电连接所述与非门单元的输出端、以及所述第一反相器的输出端电连接所述第二反相器的输入端；
所述第二反相器的输出端电连接所述开关单元的输入端；
所述第三反相器的输入端电连接所述开关单元的输出端、以及所述第三反相器的输出端作为所述移位寄存器的输出端。
6.根据权利要求1所述的移位寄存器，其特征在于，所述缓存单元的输出端通过所述开关单元电连接所述移位寄存器的输出端，其中，所述缓存单元的输出端电连接所述开关单元的输入端，所述开关单元的输出端作为所述移位寄存器的输出端。
7.根据权利要求6所述的移位寄存器，其特征在于，所述缓存单元包括：第一反相器、第二反相器和第三反相器；
所述第一反相器的输入端电连接所述与非门单元的输出端、以及所述第一反相器的输出端电连接所述第二反相器的输入端；
所述第三反相器的输入端电连接所述第二反相器的输出端、以及所述第三反相器的输出端电连接所述开关单元的输入端。
8.根据权利要求1-7任一项所述的移位寄存器，其特征在于，还包括：复位单元，所述复位单元的输入端电连接复位信号线、以及所述复位单元的输出端电连接所述锁存单元的复位端。
9.根据权利要求1-7任一项所述的移位寄存器，其特征在于，所述开关单元包括：第一NMOS晶体管；所述第一NMOS晶体管的栅极电连接所述锁存单元的输出端，所述第一NMOS晶体管的结构为双栅结构。
10.根据权利要求9所述的移位寄存器，其特征在于，所述第一NMOS晶体管的宽长比W/L范围为[2.5，7.5]。
11.根据权利要求9所述的移位寄存器，其特征在于，所述第一NMOS晶体管的宽度范围为[20μm，60μm]。
12.一种显示面板，其特征在于，包括显示区域和围绕所述显示区域的外围区域，所述外围区域包括设置在其一侧的第一栅极驱动电路，其中，所述第一栅极驱动电路包括n级级联的如权利要求1-11任一项所述的移位寄存器，所述外围区域还包括设置在所述第一栅极驱动电路相对一侧的第二栅极驱动电路，其中，所述第二栅极驱动电路包括n级级联的如权利要求1-11任一项所述的移位寄存器；
所述显示区域包括2n行扫描线，其中，n为正整数，所述第一栅极驱动电路中的各级移位寄存器为奇数行扫描线提供扫描信号，所述第二栅极驱动电路中的各级移位寄存器为偶数行扫描线提供扫描信号。
13.根据权利要求12所述的显示面板，其特征在于，所述显示面板的驱动频率为30Hz或15Hz。
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