CN111445824B - 显示面板及显示装置 - Google Patents

Abstract

本发明公开了一种显示面板及显示装置，显示面板包括：级联的移位寄存器单元、数据信号输出焊盘、多条沿第一方向延伸且沿第二方向排列的扫描线、多条沿第二方向延伸且沿第一方向排列的数据线；扫描线与数据线交叉限定出多个子像素；每级移位寄存器单元包括多个输出端，且每个输出端对应与一条扫描线电连接；每一数据信号输出焊盘与一条数据线电连接；每列子像素对应与一条所述数据线电连接；每行子像素对应与一条所述扫描线电连接，且同一行子像素的显示颜色相同。通过将每一数据信号输出焊盘与一条数据线电连接，以去除数据驱动电路从而消除信号延迟，满足显示面板的高频应用需求；由于去除数据驱动电路缩小了版图面积，因此有利于窄边框设计。

Description

显示面板及显示装置

技术领域

本发明涉及显示技术领域，具体涉及一种显示面板及显示装置。

背景技术

目前，在显示面板的驱动方式中，采用扫描驱动电路向扫描线提供扫描信号，以控制与扫描线电连接的子像素中的薄膜晶体管导通或截止，数据驱动电路向数据线传输数据信号，当与扫描线电连接的子像素中的薄膜晶体管导通时，数据信号通过导通的薄膜晶体管传输至子像素中的像素电极进行充电，其中，扫描线与数据线交叉限定显示面板中的子像素。

然而，由于数据驱动电路包括多个多路选择电路，每个多路选择电路包括多个薄膜晶体管，而多路选择电路中各个薄膜晶体管工作在分时导通模式下，因此在对子像素充电时对信号有延时作用，进而影响子像素的充电能力，而在显示面板的高频应用需求中，信号延迟对子像素充电能力的影响更加严重。

发明内容

本发明的目的是针对上述现有技术的不足提出的一种显示面板及显示装置，该目的是通过以下技术方案实现的。

本发明的第一方面提出了一种显示面板，包括级联的移位寄存器单元、数据信号输出焊盘、多条沿第一方向延伸且沿第二方向排列的扫描线、多条沿第二方向延伸且沿第一方向排列的数据线，所述第一方向和第二方向交叉；所述扫描线与所述数据线交叉限定出多个子像素；

每级移位寄存器单元包括多个输出端，且每个输出端对应与一条扫描线电连接；每一所述数据信号输出焊盘与一条数据线电连接；

每列子像素对应与一条所述数据线电连接；每行子像素对应与一条所述扫描线电连接，且同一行子像素的显示颜色相同；

其中，所述扫描线数量与所述级联的移位寄存器单元包括的输出端的总数量一致；所述数据线数量与所述数据信号输出焊盘的总数量一致。

本发明的第二方面提出了一种显示装置，所述显示装置包括如上述第一方面所述的显示面板和集成电路；

所述集成电路包括第一输出焊盘，所述第一输出焊盘与所述数据信号焊盘绑定，所述集成电路用于通过所述数据信号焊盘向所述数据线提供数据信号。

本申请实施例提供的上述显示面板通过将每一数据信号输出焊盘与一条数据线电连接，数据线数量与数据信号输出焊盘的总数量一致，以去除数据驱动电路，从而消除在子像素充电时，因数据驱动电路的薄膜晶体管对信号的延迟作用，提高子像素的充电能力，满足显示面板的高频应用需求；其次，由于去除数据驱动电路，缩小了数据驱动电路所占用的版图面积，有利于显示面板的窄边框设计。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为现有技术中显示面板的驱动结构示意图；

图2为本发明根据一示例性实施例示出的一种显示面板的结构示意图；

图3为本发明根据一示例性实施例示出的又一种显示面板的结构示意图；

图4为本发明根据一示例性实施例示出的移位寄存器单元结构示意图；

图5为本发明根据图4所示的扫描控制电路20的各个具体输入示意图；

图6-图8为本发明根据一示例性实施例示出的移位寄存器单元电路结构示意图；

图9为本发明根据一示例性实施例示出的一种放电模块50的结构示意图；

图10为本发明根据一示例性实施例示出的一种复位模块60的结构示意图；

图11为图8所示的移位寄存器单元对应的电路时序图；

图12为本发明根据一示例性实施例示出的一种移位寄存器单元的级联结构示意图；

图13为本发明根据一示例性实施例示出的一种显示装置的结构示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

附图中各部件的形状和大小不反映真实比例，目的只是示意说明本发明内容。

如图1所示的现有技术中的显示面板的驱动结构，扫描驱动电路1的每一输出端与一条扫描线电连接；一个像素单元组包含沿扫描线延伸方向排列的3列子像素，分别为红色子像素列、绿色子像素列以及蓝色子像素列，每个像素单元组对应一组数据线(即三根数据线)，像素单元组中的一列子像素与同一条数据线电连接，位于不同列的子像素分别与不同的数据线电连接；每组数据线对应一个多路选择电路2，每一多路选择电路2包括三个薄膜晶体管，第一个薄膜晶体管的栅极与时钟信号端CKHR电连接，第二个薄膜晶体管的栅极与时钟信号端CKHG电连接，第三个薄膜晶体管的栅极与时钟信号端CKHB电连接，每一时钟信号端与一条时钟信号线电连接，由时钟信号线提供的时钟信号控制相应的薄膜晶体管打开或关闭，如向时钟信号端CKHR提供的时钟信号控制红色子像素列对应的薄膜晶体管的打开与关闭，向时钟信号端CKHG提供的时钟信号控制绿色子像素列对应的薄膜晶体管的打开与关闭，向时钟信号端CKHB提供的时钟信号控制蓝色子像素列对应的薄膜晶体管的打开与关闭。S1～SN为驱动芯片提供的N个源极信号。

由此可见，如果显示面板能提供N个源极信号，就需要N*3条数据线和N个多路选择电路，每个多路选择电路包括多个薄膜晶体管，薄膜晶体管存在电容，充电时会对信号有延时作用，进而影响子像素的充电能力，而在显示面板的高频应用需求中，每行子像素的充电时间进一步缩短，信号延迟对子像素充电能力的影响更加严重，因此在显示面板的高频应用需求中，数据驱动电路成为实现高频需求的限制。另外，由于数据驱动电路的电路复杂，会占用较大的版图面积，使得显示面板的边框较大。

为解决上述技术问题，本发明通过将每一数据信号输出焊盘与一条数据线电连接，数据线数量与数据信号输出焊盘的总数量一致，以去除数据驱动电路，从而消除在子像素充电时，因数据驱动电路的薄膜晶体管对信号的延迟作用，提高子像素的充电能力，满足显示面板的高频应用需求；其次，由于去除数据驱动电路，缩小了数据驱动电路所占用的版图面积，有利于显示面板的窄边框设计。

下面以具体实施例对本发明提出的显示面板的电路结构进行详细说明。

参见图2所示，显示面板包括显示区202和围绕所述显示区202的非显示区203；

在显示区202中，包括多条沿第一方向X延伸且沿第二方向Y排列的扫描线204、多条沿第二方向Y延伸且沿第一方向X排列的数据线205；扫描线204与数据线205交叉限定出多个子像素206；每列子像素对应与一条数据线205电连接；每行子像素对应与一条扫描线204电连接，且同一行子像素的显示颜色相同；

在非显示区203中，包括级联的移位寄存器单元201，数据信号输出焊盘S1～SN；每级移位寄存器单元包括多个输出端(图2中示例的是每级移位寄存器包括3个输出端)，且每个输出端对应与一条扫描线204电连接；每一所述数据信号输出焊盘与一条数据线205电连接；

其中，所述显示面板中的扫描线204的数量与级联的移位寄存器单元201包括的输出端的总数量一致；数据线205的数量与数据信号输出焊盘的总数量一致。

其中，级联的移位寄存器单元201也即是显示面板的扫描驱动电路，其中的每级移位寄存器单元中每一输出端输出的扫描信号，用来控制与对应扫描线204电连接的子像素206中的薄膜晶体管导通或截止；数据信号输出焊盘S1～SN中的每一焊盘用于向对应连接的数据线205直接提供数据信号，当与扫描线电连接的子像素206中的薄膜晶体管导通时，数据信号通过导通的薄膜晶体管传输至子像素206中的像素电极进行充电；数据信号输出焊盘S1～SN可以与驱动芯片绑定在一起，以由驱动芯片向每一焊盘输出数据信号。

由此可见，子像素206的行数与扫描线204的数量一致，子像素206的列数与数据线205的数量一致。

基于上述描述，通过将每一数据信号输出焊盘与一条数据线电连接，数据线数量与数据信号输出焊盘的总数量一致，以去除数据驱动电路，从而消除在子像素充电时，因数据驱动电路的薄膜晶体管对信号的延迟作用，提高子像素的充电能力，满足显示面板的高频应用需求；其次，由于去除数据驱动电路，缩小了数据驱动电路所占用的版图面积，有利于显示面板的窄边框设计。

在一些实施例中，参见图3所示，显示区202包括多个行列排布的像素单元207。其中，像素单元207包括红色子像素、绿色子像素、蓝色子像素。

结合图3所示，每一像素单元207中的第一行是红色子像素，第二行是绿色子像素，第三行是蓝色子像素，进而每一像素单元通过组合这三种颜色能够给用户带来良好的视觉体验。

当然，像素单元也可以包括红色子像素、绿色子像素、蓝色子像素、白色子像素，由于白色子像素的加入，可以提高显示面板的亮度。

在一些实施例中，非显示区203可以包括相对设置的第一非显示区和第二非显示区，级联的移位寄存器单元位于第一非显示区或第二非显示区时，显示面板属于单边驱动方式。

当然，显示面板也可以采用交叉驱动方式或双边驱动方式，即级联的移位寄存器单元位于第一非显示区和第二非显示区。

在实际应用中，可以根据实际需求选择相应的驱动方式，设置方式比较灵活，因此可以满足多种显示面板的设置需求。

参见图4所示，显示面板包括的每级移位寄存器单元包括：节点控制电路10、扫描控制电路20、输出控制电路30、复位控制电路40和n个输出电路；

其中，节点控制电路10，用于根据第一节点N1的信号或者第二节点N2的信号，控制所述第一节点N1和所述第二节点N2的信号的电平相反；

扫描控制电路20，用于在输入信号端IN的控制下，将扫描控制端UD的信号提供给第二节点N2；

输出控制电路30，用于在第二节点N2的信号的控制下，将第一时钟信号端的信号提供给栅极信号控制端G，或者在第一节点N1的信号的控制下，将第一参考电压端VGL的信号提供给栅极信号控制端G；

n个输出电路中的每一输出电路分别与一个第二时钟信号端CKH电连接，用于在栅极信号控制端G的控制下，将与其电连接的第二时钟信号端CKH的信号提供给输出电路的输出端，或者在第一节点N1的信号的控制下，将第一参考电压端VGL的信号提供给输出电路的输出端；

复位控制电路40，用于在扫描控制端UD的控制下，将第二参考电压端VGH的信号提供给第一节点N1。

在本实施例中，n个输出电路包括第1至第n个输出端，每一输出端对应与一根扫描线(即栅线)连接，这些第1至第n个输出端分别与第1至第n个第二时钟信号端(即CKH1～CKHn)对应；每一第二时钟信号端提供的信号均包括使能信号，并且这些第1至第n个第二时钟信号端是依次输出使能信号。

其中，第二时钟信号端包括的使能信号指的是用于控制打开扫描线上电连接的一行薄膜晶体管的信号，在薄膜晶体管为N型管时，使能信号为高电平；在薄膜晶体管为P型管时，使能信号为低电平。

参见图5所示，扫描控制电路中的输入信号端IN包括正扫输入信号端INF和反扫输入信号端INB；扫描控制端UD包括正扫控制信号端U2D和反扫控制信号端D2U。

与现有技术相比，现有技术中，数据驱动电路包括多个多路选择电路，每个多路选择电路包括多个薄膜晶体管，数据驱动电路中薄膜晶体管的栅极由对应的时钟信号端提供的时钟信号进行控制，本方案中，将原来用于控制数据驱动电路的时钟信号端(第二时钟信号端)替换为控制移位寄存器中的输出电路，不需要对时钟信号端的时序进行调整，仅仅利用之前控制数据驱动电路的时钟信端实现移位寄存器的多个输出，结构简单，有利于应用到大规模的面板生产中。

在一些实施例中，由于输入数据驱动电路的时钟信号端为3个，并且显示面板能够提供的时钟信号数量也有限，因此，可以将原来输入数据驱动电路的三个时钟信号端转到移位寄存器单元中的输出电路，即一个时钟信号端控制一个输出电路，从而本发明提供的移位寄存器单元中的输出电路数量n可以取3，即每个移位寄存器单元有3个输出。由此可知，在去除数据驱动电路满足高频应用需求的基本前提下，无需显示面板增加提供时钟信号端，因此结构简单，且工艺制作过程更加简洁。

下面结合具体实施例，对移位寄存器单元中的各个电路模块进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

需要说明的是，在具体实施中，可以根据晶体管的类型以及其栅极的信号，将晶体管的第一极作为其源极，第二极作为其漏极；或者，反之，将晶体管的第一极作为其漏极，第二极作为其源极，在此不做具体区分。

需要说明的是，通常的，晶体管分为N型晶体管和P型晶体管。其中，N型晶体管在高电平信号的控制下导通，在低电平信号的控制下截止；P型晶体管在低电平信号的控制下导通，在高电平信号的控制下截止。

可选的，在上述图4所示的移位寄存器单元中，如图6所示，

n个输出电路中的每一输出电路均包括第一晶体管T1、第二晶体管T2和第一电容C1；

以图6中的输出电路1为例，第一晶体管T1的栅极与第一节点N1电连接，第一晶体管T1的第一极与第一参考电压端VGL电连接，第一晶体管T1的第二极与输出电路的输出端电连接；

第二晶体管T2的栅极与栅极信号控制端G电连接，第二晶体管T2的第一极与对应的第二时钟信号端CKH1电连接，第二晶体管T2的第二极与输出电路的输出端Gout1电连接；

第一电容C1电连接于所述输出电路的输出端Gout1与栅极信号控制端G之间。

在本实施例中，第一节点N1用于控制第一晶体管T1的导通或者截止，第一晶体管T1导通时，第一参考电压端VGL的信号可以传输至输出电路的输出端；栅极信号控制端G控制输出电路中的第二晶体管T2导通或者截止，第二晶体管T2导通时，第二时钟信号端的信号可以传输至输出电路的输出端。

可选的，参见图7所示，所述n个输出电路中的每一输出电路还包括：第三晶体管T3；

具体地，栅极信号控制端G通过第三晶体管T3分别与第二晶体管T2的栅极及第一电容C1的第一极电连接；

第三晶体管T3的栅极与第二参考电压端VGH电连接，第三晶体管T3的第一极与栅极信号控制端G电连接，第三晶体管T3的第二极分别与第一电容C1的第一极及第二晶体管T2的栅极电连接；

第一电容C1的第二极与栅极信号控制端G电连接。

在本实施例中，第二参考电压端VGH的信号控制第三晶体管T3导通，使栅极信号控制端G的信号可以传输至第二晶体管T2，从而栅极信号控制端G控制输出电路中的第二晶体管T2导通或者截止，第二晶体管T2导通时，第二时钟信号端的信号可以传输至输出电路的输出端；第一电容C1用于稳定第三晶体管T3的电位。

可选的，在上述图4所示的移位寄存器单元中，如图8所示，

节点控制电路10包括第四晶体管T4、第五晶体管T5；

第四晶体管T4的栅极与第一节点N1电连接，第四晶体管T4的第一极与第一参考电压端VGL电连接，第四晶体管T4的第二极与第二节点N2电连接；

第五晶体管T5的栅极与第二节点N2电连接，第五晶体管T5的第一极与第一参考电压端VGL电连接，第五晶体管T5的第二极与第一节点N1电连接。

在本实施例中，第一节点N1用于控制第四晶体管T4的导通或者截止，当第四晶体管T4导通时，第一参考电压端VGL的信号可以传输至第二节点N2；第二节点N2用于控制第五晶体管T5的导通或者截止，当第五晶体管T5导通时，第一参考电压端VGL的信号可以传输至第一节点N1。

可选的，在上述图4所示的移位寄存器单元中，如图8所示，

输出控制电路30包括第六晶体管T6、第七晶体管T7、第八晶体管T8、第二电容C2、第三电容C3和第三节点N3；

第六晶体管T6的栅极与第一节点N1电连接，第六晶体管T6的第一极与第一参考电压端VGL电连接，第六晶体管T6的第二极与栅极信号控制端G电连接；

第七晶体管T7的栅极与第三节点N3电连接，第七晶体管T7的第一极与第一时钟信号端OUT电连接，第七晶体管T7的第二极与栅极信号控制端G电连接；

第八晶体管T8的栅极与第二参考电压端VGH电连接，第八晶体管T8的第一极与第二节点N2电连接，第八晶体管T8的第二极与第三节点N3电连接；

第二电容C2的第一极与第一参考电压端VGL电连接，第二极与第一节点N1电连接；

第三电容C3的第一极与第三节点N3电连接，第三电容C3的第二极与栅极信号控制端G电连接。

在本实施例中，第一节点N1用于控制第六晶体管T6的导通或截止，当第六晶体管T6导通时，第一参考电压端VGL的信号可以传输至栅极信号控制端G；第二参考电压端VGH的信号控制第八晶体管T8导通，使第二节点N2与第三节点N3导通，当第七晶体管T7导通时，第一时钟信号端OUT的信号可以传输至栅极信号控制端G；第二电容C2和第三电容C3具有耦合作用，可以用于稳定第一节点N1和第三节点N3的电位。

本实施例中，由于节点控制模块10可以控制第一节点N1和第二节点N2的电位相反，从而受第二节点N2控制的第五晶体管T5和受第一节点N1控制的第四晶体管T4中的一者导通、另一者截止，相应的，栅极信号控制端G输出第一参考电压端VGL的信号或者第一时钟信号端OUT的信号，从而保证栅极信号输出端G不会同时输出第一参考电压端VGL的信号和第一时钟信号端OUT的信号。

可选的，在上述图4所示的移位寄存器单元中，如图8所示，

扫描控制电路20包括第九晶体管T9和第十晶体管T10；

第九晶体管T9的栅极与正扫输入信号端INF电连接，第九晶体管T9的第一极与正扫控制信号端U2D电连接，第九晶体管T9的第二极与第二节点N2电连接；

第十晶体管T10的栅极与反扫输入信号端INB电连接，第十晶体管T10的第一极与反扫控制信号端D2U电连接，第十晶体管T10的第二极与第二节点N2电连接。

在本实施例中，正扫输入信号端INF用于控制第九晶体管T9的导通或者截止，当第九晶体管T9导通时，正扫控制信号端U2D的信号可以传输至第二节点N2；反扫输入信号端INB用于控制第十晶体管T10的导通或者截止，当第十晶体管T10导通时，反扫控制信号端D2U的信号可以传输至第二节点N2。

可选的，在上述图4所示的移位寄存器单元中，如图8所示，

复位控制电路40包括第十一晶体管T11和第十二晶体管T12和第十三晶体管T13；

第十一晶体管T11的栅极与正扫控制信号端U2D电连接，第十一晶体管T11的第一极与第三时钟信号端RSTF电连接，第十一晶体管T11的第二极与第十三晶体管T13的栅极电连接；

第十二晶体管T12的栅极与反扫控制信号端D2U电连接，第十二晶体管T12的第一极与第四时钟信号端RSTB电连接，第十二晶体管T12的第二极与第十三晶体管T13的栅极电连接；

第十三晶体管T13的第一极与第二参考电压端VGH电连接，第十三晶体管T13的第二极与第一节点N1电连接。

在本实施例中，正扫控制信号端U2D用于控制第十一晶体管T11的导通或者截止，当第十一晶体管T11导通时，第三时钟信号端RSTF的信号可以传输至第十三晶体管T13的栅极；反扫控制信号端D2U用于控制第十二晶体管T12的导通或者截止，当第十二晶体管T12导通时，第四时钟信号端RSTB的信号可以传输至第十三晶体管T13的栅极；当第三时钟信号端RSTF的信号或者第四时钟信号端RSTB的信号控制第十三晶体管T13导通时，第二参考电压端VGH的信号可以传输至第一节点N1。

由此可见，上述复位控制电路40用于在复位阶段复位第一节点N1的电位，使第一节点N1的电位为第二参考电压端VGH的电位。

下面以移位寄存器单元中包括3个输出电路为例，3个输出电路的输出端分别为Gout1、Gout2、Gout3：

可选的，在上述图4所示的移位寄存器单元中，如图9所示，移位寄存器单元中还可以包括放电模块50。

放电模块50包括：第十四晶体管T14、第十五晶体管T15、第十六晶体管T16、第十七晶体管T17；

第十四晶体管T14、第十五晶体管T15、第十六晶体管T16和第十七晶体管T17的栅极均与放电控制端GAS电连接；

第十四晶体管T14的第一极与第一参考电压端VGL电连接；第十四晶体管T14的第二极与第一节点N1电连接；

第十五晶体管T15、第十六晶体管T16和第十七晶体管T17的第一极均与第二参考电压端VGH电连接,第十五晶体管T15的第二极与第一个输出电路的输出端Gout1电连接，第十六晶体管T16的第二极与第二个输出电路的输出端Gout2电连接，第十七晶体管T17的第二极与第三个输出电路的输出端Gout3电连接。

在本实施例中，放电控制端GAS用于同时控制第十四晶体管T14、第十五晶体管T15、第十六晶体管T16和第十七晶体管T17的导通或截止，当第十四晶体管T14导通时，第一参考电压端VGL的信号可以传输至第一节点N1，当第十五晶体管T15、第十六晶体管T16和第十七晶体管T17导通时，第二参考电压端VGH的信号可以传输至每个输出电路的输出端。

可选的，在上述图4所示的移位寄存器单元中，如图10所示，移位寄存器单元中还可以包括输出电路的输出复位模块60。

输出复位模块60包括第十八晶体管T18、第十九晶体管T19、第二十晶体管T20；

第十八晶体管T18、第十九晶体管T19和第二十晶体管T20的栅极均与复位端GRESET电连接；

第十八晶体管T18、第十九晶体管T19和第二十晶体管T20的第一极均与第一参考电压端VGL电连接；

第十八晶体管T18的第二极与第一个输出电路的输出端Gout1电连接，第十九晶体管T19的第二极与第二个输出电路的输出端Gout2电连接，第二十晶体管T20的第二极与第三个输出电路的输出端Gout3电连接。

在本实施例中，复位端GRESET用于同时控制第十八晶体管T18、第十九晶体管T19和第二十晶体管T20的导通或截止，当第十八晶体管T18、第十九晶体管T19和第二十晶体管T20导通时，第一参考电压端VGL的信号可以传输至每个输出电路的输出端。

由此可见，输出复位模块60用于在显示装置掉电再上电时，将输出电路的输出端的电位拉成低电位，避免上电乱显。

以上仅是举例说明移位寄存器中各模块的具体结构，在具体实施时，各模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其它结构，在此不做限定。

需要说明的是，在本发明实施例提供的移位寄存器单元中，当所有晶体管均为N型晶体管时，第一参考电压端VGL的信号为低电平信号，第二参考电压端VGH的信号为高电平信号；当所有晶体管均为P型晶体管时，第一参考电压端VGL的信号为高电平信号，第二参考电压端VGH的信号为低电平信号。

在本发明实施例提供的移位寄存器单元中，第一时钟信号端OUT、n个第二时钟信号端、第三时钟信号端RSTF、第四时钟信号端RSTB的信号均为脉冲信号。

下面结合图11所示的电路时序图，以上述图8所示的移位寄存器单元有3个输出为例，对本发明实施例提供的移位寄存器单元进行正向扫描时的工作过程作以描述。下述描述中以1表示高电平，0表示低电平。需要说明的是，1和0是逻辑电位，其仅是为了更好的解释本发明实施例的具体工作过程，而不是具体的电压值。

具体地，以正向扫描为例，对应的时序如图11所示。

在正向扫描时，D2U＝0，第十二晶体管T12截止；GAS＝0，第十四晶体管T14、第十五晶体管T15、第十六晶体管T16和第十七晶体管T17均截止；U2D＝1，第十一晶体管T11导通。

在t1阶段，INF＝1，OUT＝0，RSTF＝0，RSTB＝0

反扫输入信号端INB的信号控制第十晶体管T10截止，第九晶体管T9、第八晶体管T8导通，正扫控制信号端U2D的高电平信号传输至第二节点N2，之后经第八晶体管T8传输至第三节点N3，在第二节点N2的控制下，第五晶体管T5导通，在第三节点的控制下第七晶体管T7导通，第一参考电压端VGL的低电平信号通过第五晶体管T5传输至第一节点N1，第一节点N1的电位为低电位。第一时钟信号端OUT的低电平信号通过第七晶体管T7传输至栅极信号控制端G，栅极信号控制端G控制输出电路中的第二晶体管T2截止。在第一节点N1的控制下，第四晶体管T4、第六晶体管T6和第一晶体管T1截止。第二时钟信号端RSTF的低电平信号通过第十一晶体管T11传输至第十三晶体管T13，控制第十三晶体管T13截止。该阶段，第一节点N1与第二节点N2的电位相反。

在t2阶段，INF＝0，OUT＝0，RSTF＝0，RSTB＝1。

反扫输入信号端INB的信号控制第十晶体管T10截止。第九晶体管T9截止，第二节点N2处于浮置状态，第二节点N2的电位仍保持高电位，第八晶体管T8导通，通过第八晶体管T8使第三节点N3的电位仍为高电位，第二节点N2控制第五晶体管T5导通，第一参考电压端VGL的低电平信号通过第五晶体管T5传输至第一节点N1，第一节点N1的电位为低电位。第三节点N3控制第七晶体管T7导通，第一时钟信号端OUT的低电平信号通过第七晶体管T7传输至栅极信号控制端G，栅极信号控制端G控制输出电路中的第二晶体管T2截止。在第一节点N1的控制下，第四晶体管T4、第六晶体管T6和第一晶体管T1截止。第二时钟信号端RSTF的低电平信号通过第十一晶体管T11传输至第十三晶体管T13，控制第十三晶体管T13截止。该阶段，第一节点N1与第二节点N2的电位相反。

在t3阶段，INF＝0，OUT＝1，RSTF＝0，RSTB＝0。

反扫输入信号端INB的信号控制第十晶体管T10截止。第九晶体管T9截止，第二节点N2处于浮置状态，第二节点N2的电位仍保持高电位，第二节点N2的电位仍保持高电位，第八晶体管T8导通，通过第八晶体管T8使第三节点N3的电位仍为高电位，第二节点N2控制第五晶体管T5导通，第一参考电压端VGL的低电平信号通过第五晶体管T5传输至第一节点N1，第一节点N1的电位为低电位。第三节点N3控制第七晶体管T7导通，第一时钟信号端OUT的高电平信号(即使能信号)通过第七晶体管T7传输至栅极信号控制端G，栅极信号控制端G控制每个输出电路中的第二晶体管T2导通，三个输出电路中的CKH1、CKH2、CKH3的信号分别传输至Gout1、Gout2、Gout3。在第一节点N1的控制下，第四晶体管T4、第六晶体管T6和第一晶体管T1截止。第二时钟信号端RSTF的低电平信号通过第十一晶体管T11传输至第十三晶体管T13，控制第十三晶体管T13截止。该阶段，第一节点N1与第二节点N2的电位相反。

在t3阶段，由于第三电容C3的自举作用，第三节点N3的电位被进一步拉高，同时第七晶体管T7栅极的电位也就被拉高，使得第七晶体管T7更好的导通，保证第一时钟信号端OUT的高电平信号通过第七晶体管T7完全传输至栅极信号控制端G。由于此时第三节点N3的电位高于第二节点N2的电位，因此第八晶体管T8截止，使得第三节点N3的电位可以保持，保证栅极信号控制端G信号输出的稳定性。

需要说明的是，基于相同原理，输出电路中的第三晶体管T3是为了保证输出电路的输出端稳定的输出第二时钟信号端的高电平信号，即第二时钟信号端CKH1的高电平信号稳定传输至Gout1，第二时钟信号端CKH2的高电平信号稳定传输至Gout2，第二时钟信号端CKH3的高电平信号稳定传输至Gout3。

在t4阶段，INF＝0，OUT＝0，RSTF＝1，RSTB＝0。

第三时钟信号端RSTF的高电平信号通过第十一晶体管T11传输至第十三晶体管T13，控制第十三晶体管T13导通，第二参考电压端VGH的高电平信号通过第十三晶体管T13传输至第一节点N1，第一节点N1的电位变为高电位，第一节点N1控制第四晶体管T4、第六晶体管T6和第一晶体管T1导通，第一参考电压端VGL的低电平信号通过第四晶体管T4传输至第二节点N2，第二节点N2变为低电位，之后经过第八晶体管T8传输至第三节点N3，第三节点N3的电位变为低电位，同时第一参考电压端VGL的低电平信号通过三个输出电路中的第一晶体管T1分别传输至Gout1、Gout2、Gout3。第二节点N2控制第五晶体管T5截止，第三节点N3控制第七晶体管T7截止。第一参考电压端VGL的低电平信号通过第六晶体管T6传输至栅极信号控制端G。该阶段，第一节点N1和第二节点N2的电位相反。

需要说明的是，第二时钟信号端CKH1、CKH2、CKH3在每个阶段均会依次输出高电平信号，只是在t3阶段，第二时钟信号端CKH1、CKH2、CKH3的信号才分别传输至Gout1、Gout2、Gout3。

t4阶段之后，直到再次收到正扫输入端INF的信号，第一节点N1的电位一直保持高电位，第二节点N2的电位一直保持低电位，栅极信号输出端GOUT的电位一直保持为低电位。

在具体实施时，反向扫描时移位寄存器的工作原理与正向扫描时相似，在此不作详述。

参见图12，为显示面板中包括的级联的移位寄存器单位201的级联示意图，其中的每级移位寄存器单元的Gout1输出端、Gout2输出端、Gout3输出端分别对应与一根扫描线电连接。

以正向扫描驱动模式为例，第1级移位寄存器的正扫输入信号端INF与正扫帧触发信号端STV电连接接；除第1级移位寄存器之外，第n级移位寄存器的正扫输入信号端INF与第n-1级移位寄存器的栅极信号控制端G电连接；第N级移位寄存器的正扫输入信号端INF与第N-1级移位寄存器的栅极信号控制端G电连接；其中，n为大于或等于1且小于或等于N-1的整数。这样可以实现正向扫描驱动。

基于上述图11所示的单个移位寄存器单元的工作原理，在级联关系中各级移位寄存器单元的第一时钟信号端OUT依次输出使能信号，并且在某级移位寄存器单元的第一时钟信号端OUT输出使能信号期间，该级移位寄存器单元的第二时钟信号端的使能信号输出至对应的输出端。

本领域技术人员可以理解的是，反向扫描驱动模式可以采用相关技术中的连接方式实现，在此不作详述。

由此可知，显示面板的非显示区203还包括7条时钟信号线：ckv1～ckv7，7条时钟信号线分别与各级移位寄存器连接。

在本实施例中，时钟信号端与时钟信号线电连接，时钟信号线为时钟信号端提供信号，现有技术中与数据驱动电路的时钟信号端电连接的时钟信号线沿扫描线延伸的方向延伸，本方案中，将原来数据驱动电路中的时钟信号端转移到移位寄存器中，且将时钟信号线的延伸方向改为沿数据线延伸的方向延伸，可以进一步减小原有的数据驱动电路所占用的版图面积，进一步减小显示面板的边框。

基于同一发明构思，参见图13所示，本发明还提供了一种显示装置，包括上述图2所示的显示面板210和集成电路220；

集成电路220包括第一输出焊盘221，第一输出焊盘221与数据信号焊盘212绑定，集成电路220用于通过数据信号焊盘212向数据线211提供数据信号。

其中，第一输出焊盘221设置于集成电路的一侧，该侧靠近显示面板的显示区，且第一输出焊盘221的总数量与数据信号焊盘212的总数量相同。

需要说明的是，图12为显示装置的俯视图，在实际封装的产品中，数据线211位于显示面板210内部，数据信号焊盘212和第一输出焊盘221也包在集成电路220内部，因此在俯视图中实际是看不到数据线211、数据信号焊盘212和第一输出焊盘221的，但为了体现本实施例的技术特征，因此在图中示出上述技术特征。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (9)

1.一种显示面板，其特征在于，包括级联的移位寄存器单元、数据信号输出焊盘、多条沿第一方向延伸且沿第二方向排列的扫描线、多条沿第二方向延伸且沿第一方向排列的数据线，所述第一方向和所述第二方向交叉；所述扫描线与所述数据线交叉限定出多个子像素；

每级移位寄存器单元包括多个输出端，且每个输出端对应与一条所述扫描线电连接；每一所述数据信号输出焊盘与一条所述数据线电连接；

每列子像素对应与一条所述数据线电连接；每行子像素对应与一条所述扫描线电连接，且同一行子像素的显示颜色相同；

其中，所述扫描线的数量与所述级联的移位寄存器单元包括的输出端的总数量一致；所述数据线的数量与所述数据信号输出焊盘的总数量一致；

每级移位寄存器单元还包括：节点控制电路、扫描控制电路、输出控制电路、复位控制电路以及多个输出电路；

所述节点控制电路，用于根据第一节点的信号或者第二节点的信号，控制所述第一节点和所述第二节点的信号的电平相反；

所述扫描控制电路，用于在输入信号端的控制下，将扫描控制端的信号提供给第二节点；

所述输出控制电路，用于在所述第二节点的信号的控制下，将第一时钟信号端的信号提供给栅极信号控制端，或者在所述第一节点的信号的控制下，将第一参考电压端的信号提供给栅极信号控制端；

所述多个输出电路中的每一输出电路分别与一个第二时钟信号端电连接，用于在所述栅极信号控制端的控制下，将与其电连接的第二时钟信号端的信号提供给输出电路的输出端，或者在所述第一节点的信号的控制下，将第一参考电压端的信号提供给输出电路的输出端；

所述复位控制电路，用于在所述扫描控制端的控制下，将第二参考电压端的信号提供给第一节点。

2.根据权利要求1所述的显示面板，其特征在于，所述显示面板包括多个行列排布的像素单元，所述像素单元包括红色子像素、绿色子像素、蓝色子像素；或者，

所述像素单元包括红色子像素、绿色子像素、蓝色子像素、白色子像素。

3.根据权利要求1所述的显示面板，其特征在于，所述显示面板包括显示区和围绕所述显示区的非显示区，所述非显示区包括相对设置的第一非显示区和第二非显示区，所述级联的移位寄存器单元位于所述第一非显示区和/或所述第二非显示区。

4.根据权利要求1所述的显示面板，其特征在于，所述多个输出电路中的每一输出电路均包括第一晶体管、第二晶体管和第一电容；

所述第一晶体管的栅极与所述第一节点电连接，所述第一晶体管的第一极与所述第一参考电压端电连接，所述第一晶体管的第二极与所述输出电路的输出端电连接；

所述第二晶体管的栅极与所述栅极信号控制端电连接，所述第二晶体管的第一极与对应的第二时钟信号端电连接，所述第二晶体管的第二极与所述输出电路的输出端电连接；

所述第一电容电连接于所述输出电路的输出端与所述栅极信号控制端之间。

5.根据权利要求4所述的显示面板，其特征在于，所述多个输出电路中的每一输出电路还包括：第三晶体管，所述栅极信号控制端通过所述第三晶体管分别与所述第二晶体管的栅极及所述第一电容电连接；

所述第三晶体管的栅极与所述第二参考电压端电连接，所述第三晶体管的第一极与所述栅极信号控制端电连接，所述第三晶体管的第二极分别与所述第一电容及所述第二晶体管的栅极电连接。

6.根据权利要求4所述的显示面板，其特征在于，所述栅极信号控制端的信号用于控制所述每一输出电路中的第二晶体管同时打开，以使每一输出电路的输出端输出与其电连接的第二时钟信号端的信号。

7.根据权利要求1所述的显示面板，其特征在于，所述多个输出电路包括第1至第N个输出端，所述第1至第N个输出端分别与第1至第N个所述第二时钟信号端对应；

每一所述第二时钟信号端提供的信号包括使能信号；

所述第1至第N个所述第二时钟信号端依次输出所述使能信号。

8.根据权利要求1所述的显示面板，其特征在于，所述多个输出电路为至少3个。

9.一种显示装置，其特征在于，所述显示装置包括如上述权利要求1-8任一项所述的显示面板和集成电路；

所述集成电路包括第一输出焊盘，所述第一输出焊盘与所述数据信号焊盘绑定，所述集成电路用于通过所述数据信号焊盘向所述数据线提供数据信号。

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