CN108182917B - 移位寄存器及其驱动方法、栅极驱动电路 - Google Patents

Abstract

本发明是关于一种移位寄存器及其驱动方法、栅极驱动电路，涉及显示技术领域，主要解决的技术问题是每一级移位寄存器只能用于驱动一行栅线。主要采用的技术方案为：移位寄存器包括：输入单元、第一输出部、第二输出部。第一输出部开关单元的栅极受控于第一上拉单元输出极，开关单元的输入极与第一输出单元的输出极电连接；第二输出部包括第二上拉单元、第二输出单元、第二下拉单元；第二上拉单元输入极与开关单元输出极电连接，第二输出单元栅极受控于第二上拉单元输出极。相对于现有技术，单个移位寄存器可对两个栅线进行驱动，从而可有效减少栅极驱动电路中移位寄存器的数量，有利于栅极驱动电路的小尺寸化，利于显示面板的窄边框。

Description

移位寄存器及其驱动方法、栅极驱动电路

技术领域

本发明涉及显示技术领域，特别是涉及一种移位寄存器及其驱动方法、栅极驱动电路。

背景技术

TFT-LCD(Th i n Fi lm Trans i stor-Liqu i d Crysta l Di sp l ay，薄膜晶体管液晶显示装置)实现一帧画面显示的基本原理是通过栅极(Gate)驱动从上到下依次对每一行像素输入一定宽度的方波进行选通，再通过源极(Source)驱动每一行像素所需的信号依次从上往下输出。

然而，现有的栅极驱动电路中每一级移位寄存器是通过一个触发信号触发产生一个移位寄存信号，每一级移位寄存器只能用于驱动一行栅线，故整个栅极驱动电路所占用空间较大，不利于窄边框的实现。

由此可见，如何有效减小栅极驱动电路的占用空间，是本领域技术人员亟需解决的技术问题。

发明内容

有鉴于此，本发明提供一种移位寄存器及其驱动方法、栅极驱动电路，主要解决的技术问题是每一级移位寄存器只能用于驱动一行栅线。

为达到上述目的，本发明主要提供如下技术方案：

一方面，本发明的实施例提供一种移位寄存器，包括：

输入单元；

第一输出部，包括第一上拉单元、第一输出单元、第一下拉单元、开关单元；

所述第一上拉单元栅极与输入单元输出极电连接，所述第一下拉单元用于对第一输出单元的电位下拉，所述第一输出单元的栅极、所述开关单元的栅极受控于第一上拉单元输出极，所述开关单元的输入极与第一输出单元的输出极电连接；

第二输出部，包括第二上拉单元、第二输出单元、第二下拉单元；

所述第二上拉单元输入极与所述开关单元输出极电连接，所述第二输出单元栅极受控于第二上拉单元输出极，所述第二下拉单元用于对第二输出单元的电位下拉。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

可选的，前述的移位寄存器，其中输入单元栅极与第一时钟信号接入端CLK1电连接，输入单元输入极与启动信号输入端STV电连接；

所述第一上拉单元输入极与第二时钟信号接入端CLK2电连接；

所述第一下拉单元的栅极与第三时钟信号接入端CLK3电连接；

所述第二上拉单元栅极与第三时钟信号接入端CLK3电连接；

所述第二下拉单元栅极与第一时钟信号接入端CLK1电连接。

可选的，前述的移位寄存器，其中所述输入单元包括第一开关晶体管、第二开关晶体管；

第一开关晶体管第一极与启动信号输入端电连接，第一开关晶体管第二极与第二开关晶体管第一极电连接，第二开关晶体管第二极与第一上拉单元栅极电连接，第一开关晶体管栅极、第二开关晶体管栅极均连接第一时钟信号接入端；

漏电限制开关单元，漏电限制开关单元栅极与所述第一上拉单元栅极电连接，漏电限制开关单元第一极与第一开关晶体管第二极电连接，漏电限制开关单元第二极与第二时钟信号接入端或所述第一上拉单元栅极或高电平电源端电连接。

可选的，前述的移位寄存器，其中所述第一下拉单元包括第三开关晶体管、第四开关晶体管；

第三开关晶体管栅极、第四开关晶体管栅极受控于第三时钟信号接入端；

第三开关晶体管第一极与第一上拉单元栅极电连接，第三开关晶体管第二极与第四开关晶体管第一极电连接，第四开关晶体管第二极接低电平电源端；

漏电限制开关单元第一极与第三开关晶体管第二极电连接。

可选的，前述的移位寄存器，其中所述第一下拉单元包括第五开关晶体管；

第五开关晶体管第一极与第一上拉单元栅极电连接，第五开关晶体管第二极与接低电平电源端，第五开关晶体管栅极与第三时钟信号接入端电连接。

可选的，前述的移位寄存器，其中所述第二下拉单元包括第六开关晶体管、第七开关晶体管；

第六开关晶体管第一极与第二上拉单元输入极电连接，第六开关晶体管第二极与第七开关晶体管第一极电连接，第七开关晶体管第二极接低电平电源端；

漏电限制开关单元第一极与第六开关晶体管第二极电连接。

可选的，前述的移位寄存器，其中所述第一上拉单元包括第八晶体管、第一电容；

第八晶体管第一极与第二时钟信号接入端电连接，第八晶体管第二极与第一电容第一极电连接，第一电容第二极与第八晶体管栅极电连接。

可选的，前述的移位寄存器，其中所述第二输出单元包括第九晶体管、第二电容；

第九晶体管第一极连接高电平电源端，第九晶体管第二极电连接第二电容第一极，第二电容第二极电连接第九晶体管栅极。

另一方面，本发明的实施例提供一种栅极驱动电路，包括：

多个级联的移位寄存器，移位寄存器包括：

输入单元；

第一输出部，包括第一上拉单元、第一输出单元、第一下拉单元、开关单元；

所述第一上拉单元栅极与输入单元输出极电连接，所述第一下拉单元用于对第一输出单元的电位下拉，所述第一输出单元的栅极、所述开关单元的栅极受控于第一上拉单元输出极，所述开关单元的输入极与第一输出单元的输出极电连接；

第二输出部，包括第二上拉单元、第二输出单元、第二下拉单元；

所述第二上拉单元输入极与所述开关单元输出极电连接，所述第二输出单元栅极受控于第二上拉单元输出极，所述第二下拉单元用于对第二输出单元的电位下拉。

再一方面，本发明的实施例提供一种移位寄存器的驱动方法，包括：

写入阶段，第一时钟信号接入端输入高电平，启动信号输入端输入高电平，输入单元导通，输入单元输出极向第一上拉单元栅极输出输入启动信号，第二下拉单元导通，第二下拉单元对第二输出单元电位下拉；

第一输出阶段，第一时钟信号接入端输入低电平，输入单元截止，第二时钟信号接入端输入高电平，第三时钟信号接入端输入低电平，第二上拉单元截止，第一上拉单元导通，第一上拉单元输出极输出高电平，第一输出单元受控于第一上拉单元输出极输出的高电平输出第一输出信号，开关单元受控于第一上拉单元输出极输出的高电平导通，开关单元的输入极接入第一输出单元输出的第一输出信号；

第二输出阶段，第二时钟信号接入端输入低电平，第一上拉单元截止，第三时钟信号接入端输入高电平，第二上拉单元导通，第二上拉单元输出极输出第二上拉单元输入的所述第一输出信号，第二输出单元受控于第二上拉单元输出极输出的第一输出信号输出第二输出信号，第一下拉单元导通，对第一输出单元的电位下拉；

下拉阶段，第三时钟信号接入端输入低电平，第二上拉单元截止，第一时钟信号接入端输入高电平，第二下拉单元导通，对第二输出单元的电位下拉。

借由上述技术方案，本发明技术方案提供的移位寄存器及其驱动方法、栅极驱动电路至少具有下列优点：

本发明实施例提供的技术方案中，移位寄存器包含有两个输出部，第一输出部中第一输出单元的栅极、开关单元的栅极受控于第一上拉单元输出极，开关单元的输入极与第一输出单元的输出极电连接，第一输出阶段中，第一输出单元与开关单元可同时导通，第一输出单元输出第一输出信号的同时，开关单元可导入第一输出单元输出第一输出信号；第二输出部中第二上拉单元输入极与开关单元输出极电连接，第二输出单元栅极受控于第二上拉单元输出极，第一输出阶段中，导通第二上拉单元，使高电位第一输出信号导通第二输出单元，第二输出单元输出第二输出信号，相对于现有技术，单个移位寄存器可对两个栅线进行驱动，从而可有效减少栅极驱动电路中移位寄存器的数量，有利于栅极驱动电路的小尺寸化，利于显示面板的窄边框。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1是本发明的实施例提供的一种移位寄存器电连接的结构示意图；

图2是本发明的实施例提供的一种具体的移位寄存器电路结构示意图；

图3是本发明的实施例提供的一种栅极驱动电路电连接的结构示意图；

图4是本发明的实施例提供的一种移位寄存器驱动方法的时序示意图；

图5是本发明的实施例提供的一种移位寄存器驱动电路仿真示意图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的移位寄存器及其驱动方法、栅极驱动电路其具体实施方式、结构、特征及其功效，详细说明如后。在下述说明中，不同的“一实施例”或“实施例”指的不一定是同一实施例。此外，一或多个实施例中的特定特征、结构、或特点可由任何合适形式组合。

本实施例提供的一种移位寄存器，其中具有双输出部，第一输出部中第一输出单元与开关单元可同时导通，第一输出单元输出第一输出信号的同时，开关单元可导入第一输出单元输出第一输出信号，开关单元输出的第一输出信号可作为第二输出部中第二上拉单元的输入信号，从而可实现双级的输出。图1为本发明提供的移位寄存器一实施例，请参阅图1，本发明的一个实施例提出的移位寄存器，如图1所示，本发明的一个实施例提出的一种移位寄存器，其包括：输入单元、第一输出部、第二输出部。

第一输出部包括第一上拉单元、第一输出单元、第一下拉单元、开关单元，所述第一上拉单元栅极与输入单元输出极电连接，所述第一下拉单元用于对第一输出单元的电位下拉，所述第一输出单元的栅极、所述开关单元的栅极受控于第一上拉单元输出极，所述开关单元的输入极与第一输出单元的输出极电连接。第二输出部包括第二上拉单元、第二输出单元、第二下拉单元，所述第二上拉单元输入极与所述开关单元输出极电连接，所述第二输出单元栅极受控于第二上拉单元输出极，所述第二下拉单元用于对第二输出单元的电位下拉。

写入阶段，导通输入单元，向第一上拉单元输入启动信号；

第一输出阶段，截止输入单元，导通第一上拉单元，上拉第一输出单元栅极电位，使第一输出单元输出第一输出信号，同时开关单元栅极电位被拉升，导通开关单元，开关单元的输入极接入第一输出单元输出的第一输出信号；

第二输出阶段，截止第一上拉单元，导通第二上拉单元，使第一输出信号上拉第二输出单元栅极电位，第二输出单元输出第二输出信号，导通第一下拉单元对第一输出单元的电位下拉。

下拉阶段，截止第二上拉单元，导通第二下拉单元对第二输出单元的电位下拉。

移位寄存器包含有两个输出部，第一输出部中第一输出单元的栅极、开关单元的栅极受控于第一上拉单元输出极，开关单元的输入极与第一输出单元的输出极电连接，第一输出阶段中，第一输出单元与开关单元可同时导通，第一输出单元输出第一输出信号的同时，开关单元可导入第一输出单元输出第一输出信号；第二输出部中第二上拉单元输入极与开关单元输出极电连接，第二输出单元栅极受控于第二上拉单元输出极，第一输出阶段中，导通第二上拉单元，使高电位第一输出信号导通第二输出单元，第二输出单元输出第二输出信号，相对于现有技术，单个移位寄存器可对两个栅线进行驱动，从而可有效减少栅极驱动电路中移位寄存器的数量，有利于栅极驱动电路的小尺寸化，利于显示面板的窄边框。

在具体的实施中，具体的线路布置中，输入单元栅极与第一时钟信号接入端CLK1电连接，输入单元输入极与启动信号输入端STV电连接；所述第一上拉单元输入极与第二时钟信号接入端CLK2电连接；所述第一下拉单元的栅极与第三时钟信号接入端CLK3电连接；所述第二上拉单元栅极与第三时钟信号接入端CLK3电连接；所述第二下拉单元栅极与第一时钟信号接入端CLK1电连接。具体的可采用如下时序：

在写入阶段，第一时钟信号接入端CLK1输入高电平、第二时钟信号接入端CLK2输入低电平、第三时钟信号接入端CLK1输入低电平、向输入单元输入信号的启动信号输入端STV输入高电平；

在第一输出阶段，第一时钟信号接入端CLK1输入低电平、第二时钟信号接入端CLK2输入高电平、第三时钟信号接入端CLK1输入低电平、向输入单元输入信号的启动信号输入端STV输入低电平；

在第二输出阶段，第一时钟信号接入端CLK1输入低电平、第二时钟信号接入端CLK2输入低电平、第三时钟信号接入端CLK1输入高电平、向输入单元输入信号的启动信号输入端STV输入低电平；

在下拉阶段，第一时钟信号接入端CLK1输入高电平、第二时钟信号接入端CLK2输入低电平、第三时钟信号接入端CLK1输入低电平、向输入单元输入信号的启动信号输入端STV输入低电平。

采用三条时钟信号接入端(第一时钟信号接入端、第二时钟信号接入端、第三时钟信号接入端)相对于采用两条时钟信号接入端，可减少各个时钟信号接入线之间的干扰。

在第一输出阶段中，第一上拉单元的栅极可能会从输入单元漏电，本发明提供的实施中，结合图2所示，输入单元包括第一开关晶体管T1、第二开关晶体管T2；第一开关晶体管T1第一极与启动信号输入端STV电连接，第一开关晶体管T1第二极与第二开关晶体管T2第一极电连接，第二开关晶体管T2第二极与第一上拉单元栅极电连接，第一开关晶体管T1栅极、第二开关晶体管T2栅极均连接第一时钟信号接入端CLK1；漏电限制开关单元T16栅极与所述第一上拉单元栅极电连接，漏电限制开关单元T16第一极与第一开关晶体管T1第二极电连接，漏电限制开关单元T16第二极与第二时钟信号接入端CLK2或所述第一上拉单元栅极或高电平电源端VDD电连接。在第一输出阶段中，第一开关晶体管T1、第二开关晶体管T2截止，漏电限制开关单元T16导通，漏电限制开关单元T16第二极处于高电平，第一开关晶体管T1、第二开关晶体管T2、漏电限制开关单元T16配合可使第二开关晶体管T2的Vgs小于零，使第二开关晶体管T2关闭，第一上拉单元的栅极电位Q实现低漏电。同样的，第一下拉单元可包括第三开关晶体管T3、第四开关晶体管T4；第三开关晶体管T3栅极、第四开关晶体管T4栅极受控于第三时钟信号接入端CLK3；第三开关晶体管T3第一极与第一上拉单元栅极电连接，第三开关晶体管T3第二极与第四开关晶体管T4第一极电连接，第四开关晶体管T4第二极接低电平电源端VSS；漏电限制开关单元T16第一极与第三开关晶体管T3第二极电连接。在第一输出阶段中，第三开关晶体管T3、第四开关晶体管T4截止，漏电限制开关单元T16导通，漏电限制开关单元T16第二极处于高电平，第三开关晶体管T3、第四开关晶体管T4、漏电限制开关单元T16配合可使第三开关晶体管T3的Vgs小于零，使第三开关晶体管T3关闭，第一上拉单元的栅极Q电位实现低漏电。

在第一输出阶段对第一上拉单元的栅极快速放电，可实现对高频率显示面板的支持，本发明提供的一些实施例中，第一下拉单元包括第五开关晶体管T17；第五开关晶体管T17第一极与第一上拉单元栅极电连接，第五开关晶体管T17第二极接低电平电源端VSS，第五开关晶体管T17栅极与第三时钟信号接入端CLK3电连接。对第一上拉单元栅极放电，第三时钟信号接入端CLK3输入高电平，使第三开关晶体管T3、第四开关晶体管T4、第五开关晶体管T17同时打开，第五开关晶体管T17栅极一路经第三开关晶体管T3、第四开关晶体管T4放电，第五开关晶体管T17栅极另一路经第五开关晶体管T17放电，可实现对第一上拉单元栅极快速放电，即对Q电位的快速下拉。

为了进一步的降低第二上拉单元输入极的漏电，第二下拉单元包括第六开关晶体管T11、第七开关晶体管T12；第六开关晶体管T11第一极与第二上拉单元T10输入极电连接，第六开关晶体管T11第二极与第七开关晶体管T12第一极电连接，第七开关晶体管T12第二极接低电平电源端VSS；漏电限制开关单元T16第一极与第六开关晶体管T11第二极电连接。在第一输出阶段，第六开关晶体管T11、第七开关晶体管T12截止，漏电限制开关单元T16导通，漏电限制开关单元T16第二极处于高电平，第六开关晶体管T11、第七开关晶体管T12、漏电限制开关单元T16配合可使第六开关晶体管T11的Vgs小于零，使第六开关晶体管T11关闭，第二上拉单元T10输入极A电位实现低漏电。

在第一输出阶段，为了实现第一输出单元的快速输出，以适应高频率的显示面板，第一上拉单元包括第八晶体管T5、第一电容C1；第八晶体管T5第一极与第二时钟信号接入端CLK2电连接，第八晶体管T5第二极与第一电容C1第一极电连接，第一电容C1第二极与第八晶体管T5栅极电连接。第二时钟信号接入端CLK2接入高电平后，第八晶体管T5第二极CR电位通过第一电容C1与第八晶体管T5栅极Q电位耦合提升，第八晶体管T5栅极与第一输出单元T7的栅极、开关单元T9的栅极电连接，Q电位提升后第八晶体管T5可完全导通，可使第一输出单元T7快速输出第一输出信号。

在第二输出阶段，为了实现第二输出单元快速输出，第二输出单元包括第九晶体管T13、第二电容C2；第九晶体管T13第一极连接高电平电源端VDD，第九晶体管T13第二极电连接第二电容C2第一极，第二电容C2第二极电连接第九晶体管T13栅极。第三时钟信号接入端CLK3接入高电平后，第二上拉单元T10导通，第二上拉单元输入极A高电位导通至第九晶体管T13栅极B，使第九晶体管T13栅极B电位提升，第九晶体管T13第二极N_3电位通过第二电容C2与第九晶体管栅极B电位耦合提升，B电位提升后第九晶体管T13可完全导通，可使第九晶体管T13快速输出第二输出信号。

第一下拉单元还包括晶体管T18，晶体管T18栅极电连接第三时钟信号接入端CLK3，晶体管T18第一极与高电平电源端VDD电连接，晶体管T18第二极与第三开关晶体管T3栅极、第四开关晶体管T4栅极电连接，第一下拉单元下拉，晶体管T18导通后，晶体管T18第一极电连接的高电平电源端VDD较高的电压会迅速的导通第三开关晶体管T3、第四开关晶体管T4，从而加快Q点放电。第一下拉单元还包括晶体管T6、晶体管T8，晶体管T6栅极、晶体管T8栅极均电连接晶体管T18第二极，晶体管T6第一极、晶体管T8第一极均接低电平电源端VSS，晶体管T6第二极电连接第八晶体管T5第二极CR，第一输出单元T7第一极电连接高电平电源端VDD，第一输出单元T7第二极电连接晶体管T8第二极，第一下拉单元下拉，晶体管T18导通后，晶体管T18第一极电连接的高电平电源端VDD较高的电压会迅速的导通晶体管T6、晶体管T8，从而加快第八晶体管T5第二极CR、第一输出单元T7第二极N_2放电。第一下拉单元还包括晶体管T19，晶体管T19的栅极与第一上拉单元栅极电连接，晶体管T19第一极与晶体管T18第二极电连接，晶体管T19第二极接低电平电源端VSS，写入阶段，输入单元输出极向第一上拉单元栅极输出输入启动信号后，输入启动信号导通晶体管T19，可对晶体管T18第二极放电，使第三开关晶体管T3、第四开关晶体管T4、晶体管T6、晶体管T8截止。

第二下拉单元还包括晶体管T14，晶体管T14栅极电连接第一时钟信号接入端CLK1，晶体管T14第一极电连接第九晶体管T13第二极，晶体管T14第二极接低电平电源端VSS，在写入阶段和下拉阶段，可对第九晶体管T13第二极N_3放电。

其中，上述不同晶体管连接的高电平电源端VDD电压可相同，容易理解的是，根据需要也可选用不同的电压，高电平电源端VDD可理解为电压高于低电平电源端VSS的电压。同样的，上述不同晶体管连接的低电平电源端VSS电压可相同，容易理解的是，根据需要也可选用不同的电压。

本实施例提供的一种栅极驱动电路，每个移位寄存器中具有双输出部，第一输出部中第一输出单元与开关单元可同时导通，第一输出单元输出第一输出信号的同时，开关单元可导入第一输出单元输出第一输出信号，开关单元输出的第一输出信号可作为第二输出部中第二上拉单元的输入信号，每个移位寄存器的第一输出部、第二输出部可驱动两条栅线，从而可实现单个移位寄存器双级栅线的驱动。

图3为本发明提供的栅极驱动电路一实施例，请参阅图3，本发明的一个实施例提出的栅极驱动电路，如图3所示，本发明的一个实施例提出的一种栅极驱动电路，其包括：多个级联的移位寄存器，移位寄存器包括：输入单元、第一输出部、第二输出部。第一输出部包括第一上拉单元、第一输出单元、第一下拉单元、开关单元，所述第一上拉单元栅极与输入单元输出极电连接，所述第一下拉单元用于对第一输出单元的电位下拉，所述第一输出单元的栅极、所述开关单元的栅极受控于第一上拉单元输出极，所述开关单元的输入极与第一输出单元的输出极电连接。第二输出部包括第二上拉单元、第二输出单元、第二下拉单元，所述第二上拉单元输入极与所述开关单元输出极电连接，所述第二输出单元栅极受控于第二上拉单元输出极，所述第二下拉单元用于对第二输出单元的电位下拉。

栅极驱动电路中每个移位寄存器包含有两个输出部，第一输出部中第一输出单元的栅极、开关单元的栅极受控于第一上拉单元输出极，开关单元的输入极与第一输出单元的输出极电连接，第一输出阶段中，第一输出单元与开关单元可同时导通，第一输出单元输出第一输出信号的同时，开关单元可导入第一输出单元输出第一输出信号；第二输出部中第二上拉单元输入极与开关单元输出极电连接，第二输出单元栅极受控于第二上拉单元输出极，第一输出阶段中，导通第二上拉单元，使高电位第一输出信号导通第二输出单元，第二输出单元输出第二输出信号，相对于现有技术，单个移位寄存器可对两个栅线进行驱动，从而可有效减少栅极驱动电路中移位寄存器的数量，有利于栅极驱动电路的小尺寸化，利于显示面板的窄边框。

本实施例中所述的移位寄存器可直接采用上述实施例提供的所述移位寄存器，具体的实现结构可参见上述实施例中描述的相关内容，此处不再赘述。

下级移位寄存器的驱动信号可采用上级移位寄存器的第一输出部或第二输出部的驱动信号，本发明的实施例中，下级移位寄存器的驱动信号可采用上级移位寄存器的第八晶体管T5第二极CR电位信号，每个移位寄存器单元的第一输出部或第二输出部无需与下级移位寄存器单元相连接，因此该第一输出部或第二输出部输出的栅极扫描信号不会受到下级移位寄存器单元的影响，从而能够使得移位寄存器单元输出的栅极扫描信号稳定，损耗小。

基于同一发明构思，本发明提供的上述实施例中移位寄存器的驱动方法，移位寄存器中具有双输出部，第一输出部中第一输出单元与开关单元可同时导通，第一输出单元输出第一输出信号的同时，开关单元可导入第一输出单元输出第一输出信号，开关单元输出的第一输出信号可作为第二输出部中第二上拉单元的输入信号，采用三条时钟信号接入端(第一时钟信号接入端、第二时钟信号接入端、第三时钟信号接入端)相对于采用两条时钟信号接入端，可减少各个时钟信号接入线之间的干扰。

图4为本发明提供的移位寄存器的驱动方法时序图一实施例，请参阅图4，本发明的一个实施例提出移位寄存器的驱动方法时序图，如图4所示，本发明的一个实施例提出的一种移位寄存器的驱动方法，其包括：

S1写入阶段，第一时钟信号接入端输入高电平，启动信号输入端输入高电平，输入单元导通，输入单元输出极向第一上拉单元栅极输出输入启动信号，第二下拉单元导通，第二下拉单元对第二输出单元电位下拉；

S2第一输出阶段，第一时钟信号接入端输入低电平，输入单元截止，第二时钟信号接入端输入高电平，第三时钟信号接入端输入低电平，第二上拉单元截止，第一上拉单元导通，第一上拉单元输出极输出高电平，第一输出单元受控于第一上拉单元输出极输出的高电平输出第一输出信号，开关单元受控于第一上拉单元输出极输出的高电平导通，开关单元的输入极接入第一输出单元输出的第一输出信号；

S3第二输出阶段，第二时钟信号接入端输入低电平，第一上拉单元截止，第三时钟信号接入端输入高电平，第二上拉单元导通，第二上拉单元输出极输出第二上拉单元输入的所述第一输出信号，第二输出单元受控于第二上拉单元输出极输出的第一输出信号输出第二输出信号，第一下拉单元导通，对第一输出单元的电位下拉；

S4下拉阶段，第三时钟信号接入端输入低电平，第二上拉单元截止，第一时钟信号接入端输入高电平，第二下拉单元导通，对第二输出单元的电位下拉。

本发明对上述实施例进行了验证，进行一级级联驱动电路仿真。结合图5所示，通过高精度电路仿真可以发现电路仿真图和理论时序图一致，一个触发信号STV触发产生两级输出信号G1_OUT(高电平第一输出信号)和G2_OUT(高电平第二输出信号)，并且几乎全摆幅输出，从仿真图可以看出两级输出G1_OUT、G2_OUT在低电平时候几乎没有噪声产生，功耗低。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

可以理解的是，上述装置中的相关特征可以相互参考。另外，上述实施例中的“第一”、“第二”等是用于区分各实施例，而并不代表各实施例的优劣。

在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的结构和技术，以便不模糊对本说明书的理解。

类似地，应当理解，为了精简本公开并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的装置解释成反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，发明方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。

本领域那些技术人员可以理解，可以对实施例中的装置中的部件进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个装置中。可以把实施例中的部件组合成一个部件，以及此外可以把它们分成多个子部件。除了这样的特征中的至少一些是相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何装置的所有部件进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的替代特征来代替。

此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本发明的范围之内并且形成不同的实施例。例如，在下面的权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。本发明的各个部件实施例可以以硬件实现，或者以它们的组合实现。

应该注意的是上述实施例对本发明进行说明而不是对本发明进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的部件或组件。位于部件或组件之前的单词“一”或“一个”不排除存在多个这样的部件或组件。本发明可以借助于包括有若干不同部件的装置来实现。在列举了若干部件的权利要求中，这些部件中的若干个可以是通过同一个部件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (6)

1.一种移位寄存器，其特征在于，包括：

输入单元；

第一输出部，包括第一上拉单元、第一输出单元、第一下拉单元、开关单元；

所述第一上拉单元栅极与输入单元输出极电连接，所述第一下拉单元用于对第一输出单元的电位下拉，所述第一输出单元的栅极、所述开关单元的栅极受控于第一上拉单元输出极，所述开关单元的输入极与第一输出单元的输出极电连接；

第二输出部，包括第二上拉单元、第二输出单元、第二下拉单元；

所述第二上拉单元输入极与所述开关单元输出极电连接，所述第二输出单元栅极受控于第二上拉单元输出极，所述第二下拉单元用于对第二输出单元的电位下拉；

输入单元栅极与第一时钟信号接入端CLK1电连接，输入单元输入极与启动信号输入端STV电连接；

所述第一上拉单元输入极与第二时钟信号接入端CLK2电连接；

所述第一下拉单元的栅极与第三时钟信号接入端CLK3电连接；

所述第二上拉单元栅极与第三时钟信号接入端CLK3电连接；

所述第二下拉单元栅极与第一时钟信号接入端CLK1电连接；

所述输入单元包括第一开关晶体管、第二开关晶体管；

第一开关晶体管第一极与启动信号输入端电连接，第一开关晶体管第二极与第二开关晶体管第一极电连接，第二开关晶体管第二极与第一上拉单元栅极电连接，第一开关晶体管栅极、第二开关晶体管栅极均连接第一时钟信号接入端；

漏电限制开关单元，漏电限制开关单元栅极与所述第一上拉单元栅极电连接，漏电限制开关单元第一极与第一开关晶体管第二极电连接，漏电限制开关单元第二极与第二时钟信号接入端或所述第一上拉单元栅极或高电平电源端电连接；

所述第一下拉单元包括第三开关晶体管、第四开关晶体管；

第三开关晶体管栅极、第四开关晶体管栅极受控于第三时钟信号接入端；

第三开关晶体管第一极与第一上拉单元栅极电连接，第三开关晶体管第二极与第四开关晶体管第一极电连接，第四开关晶体管第二极接低电平电源端；

漏电限制开关单元第一极与第三开关晶体管第二极电连接；

所述第一下拉单元包括第五开关晶体管；

第五开关晶体管第一极与第一上拉单元栅极电连接，第五开关晶体管第二极与接低电平电源端，第五开关晶体管栅极与第三时钟信号接入端电连接。

2.根据权利要求1所述的移位寄存器，其特征在于，

所述第二下拉单元包括第六开关晶体管、第七开关晶体管；

第六开关晶体管第一极与第二上拉单元输入极电连接，第六开关晶体管第二极与第七开关晶体管第一极电连接，第七开关晶体管第二极接低电平电源端；

漏电限制开关单元第一极与第六开关晶体管第二极电连接。

3.根据权利要求1所述的移位寄存器，其特征在于，

所述第一上拉单元包括第八晶体管、第一电容；

第八晶体管第一极与第二时钟信号接入端电连接，第八晶体管第二极与第一电容第一极电连接，第一电容第二极与第八晶体管栅极电连接。

4.根据权利要求1所述的移位寄存器，其特征在于，

所述第二输出单元包括第九晶体管、第二电容；

第九晶体管第一极连接高电平电源端，第九晶体管第二极电连接第二电容第一极，第二电容第二极电连接第九晶体管栅极。

5.一种栅极驱动电路，其特征在于，包括：

多个级联的移位寄存器，所述移位寄存器采用上述权利要求1-4中任一所述移位寄存器。

6.一种上述权利要求1-4中任一所述移位寄存器的驱动方法，其特征在于，包括：

写入阶段，第一时钟信号接入端输入高电平，启动信号输入端输入高电平，输入单元导通，输入单元输出极向第一上拉单元栅极输出输入启动信号，第二下拉单元导通，第二下拉单元对第二输出单元电位下拉；

第一输出阶段，第一时钟信号接入端输入低电平，输入单元截止，第二时钟信号接入端输入高电平，第三时钟信号接入端输入低电平，第二上拉单元截止，第一上拉单元导通，第一上拉单元输出极输出高电平，第一输出单元受控于第一上拉单元输出极输出的高电平输出第一输出信号，开关单元受控于第一上拉单元输出极输出的高电平导通，开关单元的输入极接入第一输出单元输出的第一输出信号；

第二输出阶段，第二时钟信号接入端输入低电平，第一上拉单元截止，第三时钟信号接入端输入高电平，第二上拉单元导通，第二上拉单元输出极输出第二上拉单元输入的所述第一输出信号，第二输出单元受控于第二上拉单元输出极输出的第一输出信号输出第二输出信号，第一下拉单元导通，对第一输出单元的电位下拉；

下拉阶段，第三时钟信号接入端输入低电平，第二上拉单元截止，第一时钟信号接入端输入高电平，第二下拉单元导通，对第二输出单元的电位下拉。

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