CN109285496B - 移位寄存器单元、栅极驱动电路及其驱动方法、显示装置 - Google Patents

Abstract

本公开的实施例提供了一种移位寄存器单元、一种栅极驱动电路及其驱动方法和一种显示装置。移位寄存器单元包括：输入电路，被配置成接收输入信号并将输入信号输出至上拉节点；输出电路，被配置成接收时钟信号并在上拉节点的电平的控制下基于所述时钟信号在所述信号输出端提供输出信号；下拉电路，被配置成在下拉节点的电平的控制下下拉所述信号输出端的电平；以及反馈电路和下拉控制电路中的至少一个，其中，所述反馈电路连接至上拉节点，被配置成基于上拉节点的电平输出第一反馈信号；所述下拉控制电路连接至所述上拉节点和下拉节点，被配置成接收第二反馈信号并在所述上拉节点的电平和第二反馈信号的控制下控制所述下拉节点的电平。

Description

移位寄存器单元、栅极驱动电路及其驱动方法、显示装置

技术领域

本公开涉及显示领域，尤其涉及一种移位寄存器单元、一种栅极驱动电路及其驱动方法和一种显示装置。

背景技术

在基于薄膜晶体管(Thin Film Transistor，TFT)的显示器中，可以将栅极驱动电路形成于显示面板上，构成阵列基板行驱动(Gate drive On Array，GOA)面板。栅极驱动电路包括多个级联的移位寄存器单元。在传统的栅极驱动电路中，通常将下一级移位寄存器单元的输出信号作为本级移位寄存器单元的复位信号，将上一级移位寄存器单元的输出信号作为本级移位寄存器单元的输入信号。随着技术的发展，栅极驱动电路的结构设计越来越复杂。然而显示设备中GOA面板上的空间有限，特别是对于高PPI的显示设备来说，在有限的空间内设置复杂的栅极驱动电路存在困难。

发明内容

本公开实施例提供了一种移位寄存器单元、一种栅极驱动电路及其驱动方法和一种显示装置。

根据本公开实施例的一方面，提供了一种移位寄存器单元，包括：

输入电路，连接至所述移位寄存器单元的上拉节点，被配置成接收输入信号并将输入信号输出至所述上拉节点；

输出电路，连接至所述移位寄存器单元的信号输出端和上拉节点，被配置成接收时钟信号并在上拉节点的电平的控制下基于所述时钟信号在所述信号输出端提供输出信号；

下拉电路，连接至所述信号输出端以及所述移位寄存器单元的下拉节点，被配置成在所述下拉节点的电平的控制下下拉所述信号输出端的电平；以及

反馈电路和下拉控制电路中的至少一个，其中，

所述反馈电路连接至所述上拉节点，被配置成基于所述上拉节点的电平输出第一反馈信号；

所述下拉控制电路连接至所述上拉节点和所述下拉节点，被配置成接收第二反馈信号并在所述上拉节点的电平和所述第二反馈信号的控制下控制所述下拉节点的电平。

例如，所述下拉控制电路包括：

第一控制子电路，连接至所述上拉节点和所述下拉节点，被配置成在所述上拉节点的电平的控制下控制所述下拉节点的电平；以及

第二控制子电路，连接至所述第一控制子电路，具有用于接收第二反馈信号的反馈输入端，被配置成在反馈输入端接收第二反馈信号并根据所述第二反馈信号控制所述第一控制子电路的开启和关闭。

例如，所述反馈电路包括：

反馈子电路，连接至所述上拉节点，具有用于输出第一反馈信号的反馈输出端，被配置成基于上拉节点的电平产生第一反馈信号并在反馈输出端输出所述第一反馈信号；

第一下拉子电路，连接到所述反馈子电路和下拉节点，被配置成在下拉节点的电平的控制下下拉反馈子电路产生的第一反馈信号；

第二下拉子电路，连接到上拉节点和下拉节点，被配置成在下拉节点的电平的控制下下拉所述上拉节点的电平。

例如，所述反馈电路还包括：第三下拉子电路，所述第二下拉子电路经由所述第三下拉子电路连接到用于提供参考信号的参考信号端，所述第三下拉子电路与所述下拉节点相连，被配置成在所述下拉节点的电平的控制下下拉所述第三下拉子电路与所述第二下拉子电路之间的节点的电平；并且

所述反馈输出端连接至所述第三下拉子电路与所述第二下拉子电路之间的节点。

例如，所述移位寄存器单元包括反馈电路和下拉控制电路之一，并且所述下拉节点包括第一下拉节点。

例如，所述移位寄存器单元包括反馈电路和下拉控制电路；

所述下拉节点包括第一下拉节点和第二下拉节点；

所述下拉电路连接至信号输出端、第一下拉节点和第二下拉节点，被配置成在第一下拉节点和第二下拉节点的电平的控制下下拉所述信号输出端的电平；并且

所述下拉控制电路连接至所述上拉节点和第一下拉节点，被配置成接收第二反馈信号并在所述上拉节点的电平和第二反馈信号的控制下控制所述第一下拉节点的电平。

例如，在所述下拉控制电路包括第一控制子电路和第二控制子电路的情况下，

所述第一控制子电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中，

所述第一晶体管的栅极连接到用于提供电源信号的电源信号端，第一极与栅极相连，第二极连接到所述第二晶体管的栅极；

所述第二晶体管的栅极连接到所述第一晶体管的第二极，第一极连接到所述电源信号端，第二极连接到所述第一下拉节点；

所述第三晶体管的栅极连接到所述上拉节点，第一极连接到所述第二晶体管的第二极，第二极连接到用于提供参考信号的参考信号端；并且

所述第四晶体管的栅极连接到所述上拉节点，第一极连接到所述第一晶体管的第二极，第二极连接到所述参考信号端，并且

所述第二控制子电路包括第五晶体管，所述第五晶体管的栅极连接到所述反馈输入端，第一极连接到所述第一晶体管的第二极，第二极连接到所述参考信号端。

例如，在所述反馈电路包括反馈子电路、第一下拉子电路和第二下拉子电路的情况下，

所述反馈子电路包括第六晶体管和第七晶体管，所述第六晶体管的栅极连接到所述上拉节点，第一极连接到用于提供电源信号的电源信号端，第二极连接到第七晶体管的栅极，所述第七晶体管的栅极与第一极相连，第二极连接到反馈输出端；

所述第一下拉子电路包括第八晶体管和第十一晶体管，所述第八晶体管的栅极连接到所述第一下拉节点，第一极连接到所述第六晶体管的第二极，第二极连接到用于提供参考信号的参考信号端，所述第十一晶体管的栅极连接到所述第二下拉节点，第一极连接到所述第六晶体管的第二极，第二极连接到所述参考信号端；

所述第二下拉子电路包括第九晶体管和第十二晶体管，所述第九晶体管的栅极连接到所述第一下拉节点，第一极连接到所述上拉节点，第二极连接到所述参考信号端，所述第十二晶体管的栅极连接到所述第二下拉节点，第一极连接到所述上拉节点，第二极连接到所述参考信号端。

例如，在所述反馈电路还包括第三下拉子电路的情况下，所述第三下拉子电路包括第十晶体管和第十三晶体管，其中，

所述第十晶体管的栅极连接到所述第一下拉节点，第一极连接到所述第九晶体管的第二极和反馈输出端，第二极连接到参考信号端；

所述第十三晶体管的栅极连接到所述第二下拉节点，第一极连接所述第十二晶体管的第二极和反馈输出端，第二极连接到参考信号端。

例如，所述输入电路包括第十四晶体管和第十五晶体管，所述第十四晶体管的栅极和第一极连接到用于提供输入信号的信号输入端，第二极连接到所述第十五晶体管的第一极；所述第十五晶体管的栅极连接到第十四晶体管的栅极，第一极连接到第十四晶体管的第二极，第二极连接到所述上拉节点；并且

所述反馈输出端连接至所述第十四晶体管的第二极和第十五晶体管的第一极。

例如，所述移位寄存器单元还包括：复位电路，所述复位电路包括第十六晶体管和第十七晶体管，其中，

所述第十六晶体管的栅极连接到用于提供复位信号的复位信号端，第一极连接到所述上拉节点，第二极连接到所述第十七晶体管的第一极；

所述第十七晶体管的栅极连接到所述复位信号端，第一极连接到所述第十六晶体管的第二极，第二极连接到所述参考信号端；并且

所述反馈输出端连接至所述第十六晶体管的第二极和第十七晶体管的第一极。

本公开实施例还提供了一种栅极驱动电路，包括N级级联的上述移位寄存器单元，其中，

第n级移位寄存器单元接收第n-1级移位寄存器单元的输出信号作为输入信号，并且接收第n+2级移位寄存器单元的输出信号作为复位信号，其中n和N是整数，N≥4，并且2≤n＜N-2；

每个具有下拉控制电路的移位寄存器单元的下一级移位寄存器单元具有反馈电路，并且具有下拉控制电路的移位寄存器单元接收其下一级移位寄存器单元的反馈电路输出的第一反馈信号作为第二反馈信号；并且

具有下拉控制电路的移位寄存器单元的下拉节点与其上一级或下一级移位寄存器单元的下拉节点相连形成移位寄存器单元组。

例如，所述下拉节点包括第一节点；并且

移位寄存器单元组中的一个移位寄存器单元包括下拉控制电路，另一个移位寄存器单元包括反馈电路。

例如，所述下拉节点包括第一节点和第二节点；

移位寄存器单元组中的每个移位寄存器单元包括下拉控制电路和反馈电路；并且

移位寄存器单元组中的一个移位寄存器单元的第一下拉节点连接到另一个位寄存器单元的第二下拉节点，所述一个移位寄存器单元的第二下拉节点连接到所述另一个位寄存器单元的第一下拉节点。

例如，移位寄存器单元组中一个移位寄存器单元的下拉控制电路被配置成由第一电源信号供电，另一个移位寄存器单元的下拉控制电路被配置成由与第一电源信号反相的第二电源信号供电。

例如，具有反馈电路的移位寄存器单元具有用于输出第一反馈信号的反馈输出端，所述栅极驱动电路还包括：连接部件，设置在移位寄存器单元的反馈输出端与上拉节点之间，所述连接部件被配置为在第一状态下将所述反馈输出端与上拉节点相连，在第二状态下将所述反馈输出端与上拉节点断开。

例如，所述连接部件包括可激光击穿连接的焊盘。

本公开实施例还提供了一种显示装置，包括上述的栅极驱动电路。

本公开实施例还提供了一种上述栅极驱动电路的驱动方法，包括：为栅极驱动电路中的移位寄存器单元的下拉控制电路和/或反馈电路供电，并且向所述寄存器单元提供时钟信号。

例如，在所述下拉节点包括第一节点和第二节点并且移位寄存器单元组中的每个移位寄存器单元包括下拉控制电路和反馈电路的情况下，为移位寄存器单元的下拉控制电路供电包括：

向移位寄存器单元组中的一个移位寄存器单元的下拉控制电路提供第一电源信号，向另一个移位寄存器单元的下拉控制电路提供第二电源信号，其中，

在第一时段，第一电源信号为第一电平，第二电源信号为第二电平；

在第二时段，第一电源信号为第二电平，第二电源信号为第一电平。

本公开实施例提供了一种移位寄存器单元、一种栅极驱动电路及其驱动方法以及一种显示装置。通过使移位寄存器单元包括反馈电路和下拉控制电路中的至少一个，使得能够实现用一个下拉控制电路能够控制两级移位寄存器单元的下拉节点的电平，从而简化电路结构。

附图说明

图1A示出了根据本公开一实施例的移位寄存器单元的示意框图。

图1B示出了图1A的移位寄存器单元的示例的电路图。

图2A示出了根据本公开另一实施例的移位寄存器单元的示意框图。

图2B示出了图2A的移位寄存器单元的一示例的电路图。

图2C示出了图2A的移位寄存器单元的另一示例的电路图。

图3A示出了根据本公开又一实施例的移位寄存器单元的示意框图。

图3B示出了图3A的移位寄存器单元的一示例的电路图。

图3C示出了图3A的移位寄存器单元的另一示例的电路图。

图4A示出了根据本公开一实施例的栅极驱动电路的示意框图。

图4B示出了图4A的栅极驱动电路中的一组移位寄存器单元的示例的电路图。

图5A示出了根据本公开另一实施例的栅极驱动电路的示意框图。

图5B示出了图5A的栅极驱动电路中的一组移位寄存器单元的示例的电路图。

图6A示出了根据本公开又一实施例的栅极驱动电路的示意框图。

图6B示出了图6A的栅极驱动电路中的一组移位寄存器单元的示例的电路图。

图7示出了根据本公开实施例的栅极驱动电路的布线的示意图。

图8A示出了根据本公开实施例的移位寄存器单元的操作时序图。

图8B示出了根据本公开实施例的栅极驱动电路的操作时序图。

图9示出了根据本公开实施例的栅极驱动电路的驱动方法的示意流程图。

图10示出了根据本公开实施例的显示装置的示意方框图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或配置。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。

除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。

此外，在本公开实施例的描述中，术语“相连”或“连接至”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其他组件相连。此外，这两个组件可以通过有线或无线方式相连或相耦合。

此外，在本公开实施例的描述中，术语“第一电平”和“第二电平”仅用于区别两个电平的幅度不同。例如，下文中以“第一电平”为低电平、“第二电平”为高电平为例进行描述。本领域技术人员可以理解，本公开不局限于此。

本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本公开实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，将源极和漏极中的一个称为第一极，将源极和漏极中的另一个称为第二极。在以下示例中以N型薄膜晶体管为例进行描述。本领域技术人员可以理解，本公开实施例显然可以应用于P型薄膜晶体管的情况。

下面将参考图1A和图1B(下文中可以称为图1)来描述根据本公开一实施例的寄存器单元。

图1A示出了根据本公开一实施例的移位寄存器单元的示意框图。如图1A所示，移位寄存器单元100包括输入电路101、输出电路102、下拉电路103和下拉控制电路104。

输入电路101连接至移位寄存器单元100的上拉节点PU。输入电路101可以例如从输入信号端INPUT接收输入信号并将输入信号输出至上拉节点PU。

输出电路102连接至移位寄存器单元100的信号输出端OUTPUT和上拉节点PU。输出电路102可以例如从时钟信号端CLK接收时钟信号并在上拉节点PU的电平的控制下基于所述时钟信号在信号输出端OUTPUT提供输出信号。

下拉电路103连接至移位寄存器单元100的信号输出端OUTPUT以及下拉节点PD。下拉电路103可以在下拉节点PD的电平的控制下下拉信号输出端OUTPUT的电平。

下拉控制电路104连接至上拉节点PU和下拉节点PD。下拉控制电路104可以例如在反馈输入端Ioff_in处接收第二反馈信号并在上拉节点PU的电平和第二反馈信号的控制下控制下拉节点PD的电平。

移位寄存器单元100还可以包括复位电路105，复位电路105连接到上拉节点PU，用于在复位信号的控制下将上拉节点PU复位。例如复位电路105可以连接到用于提供复位信号的复位信号端Rst、上拉节点PU和用于提供参考信号的参考信号端VSS，复位电路105可以在复位信号端Rst处接收到的复位信号的控制下将上拉节点PU复位。

图1B示出了图1A的移位寄存器单元的示例的电路图。如图1B所示，移位寄存器单元100’包括输入电路101’、输出电路102’、下拉电路103’和下拉控制电路104’。

输入电路101’可以包括晶体管14，晶体管14的栅极与第一极连接到信号输入端INPUT以接收输入信号，第二极连接到上拉节点PU。

输出电路102’可以包括晶体管18和电容器C2，晶体管18的栅极连接到上拉节点PU，第一极连接到时钟信号端CLK以接收时钟信号，第二极连接到第一信号输出端OUTPUT以提供第一输出信号。电容器C2连接在晶体管18的栅极和第二极之间。输出电路102还可以包括晶体管19，晶体管19的栅极连接到上拉节点PU，第一极连接到时钟信号端CLK以接收时钟信号，第二极连接到第二信号输出端CR以提供第二输出信号。

下拉电路103’包括晶体管T20和T21。晶体管T20的栅极连接到下拉节点PD，第一极连接到第一信号输出端OUTPUT，第二极连接到第二参考信号端VSS2。晶体管T21的栅极连接到下拉结点PD，第一极连接到第二信号输出端CR，第二极连接到第二参考信号端VSS2。

下拉控制电路104’包括第一控制子电路和第二控制子电路。第一控制子电路连接至上拉节点PU和下拉节点PD，用于在上拉节点PU的电平的控制下控制下拉节点PD的电平。第二控制子电路连接至第一控制子电路，具有用于接收第二反馈信号的反馈输入端Ioff_in，用于在反馈输入端Ioff_in接收第二反馈信号并根据第二反馈信号控制第一控制子电路的开启和关闭。在图1B的示例中，第一控制子电路包括晶体管T1、T2、T3和T4以及电容器C1，第二控制子电路包括晶体管T5。晶体管T1的栅极例如连接到供电端VDD以接收电源信号，第一极与栅极相连，第二极连接到T2晶体管的栅极。晶体管T2的栅极连接到晶体管T1的第二极，第一极连接到供电端VDD以接收电源信号，第二极连接到下拉节点PD。晶体管T3的栅极连接到上拉节点PU，第一极连接到晶体管T2的第二极，第二极连接到第一参考信号端VSS1。晶体管T4的栅极连接到上拉节点PU，第一极连接到晶体管T1的第二极，第二极连接到第一参考信号端VSS1。电容器C1连接在晶体管T2的栅极和第二极之间。晶体管T5的栅极例如连接到反馈输入端Ioff_in以接收第二反馈信号，第一极连接到晶体管T1的第二极，第二极连接到第一参考信号端VSS1。

例如，当反馈输入端Ioff_in处接收到的第二反馈信号为低电平时，晶体管T5关断，第一控制子电路被开启。此时如果上拉节点PU为高电平，则晶体管T3和T4导通，将下拉结点PD下拉到低电平；而如果上拉节点为低电平，则晶体管T3和T4关断，此时由于晶体管T5也处于关断状态并且电源信号端VDD的高电平使晶体管T1和T2导通，使下拉节点PD为高电平。当反馈输入端Ioff_in处接收到的第二反馈信号为高电平时，晶体管T5导通，晶体管T1的第二极被下拉到低电平，晶体管T2关断，第一控制子电路被关闭。此时无论上拉节点PU为高电平还是低电平，下拉结点PD的电压都不会因此而改变。

继续参考图1B，移位寄存器单元100’还可以包括复位电路105’。复位电路105’包括晶体管T16，晶体管T16的栅极连接到第一复位信号端Rst1以接收第一复位信号，第一极连接到上拉节点PU，第二极连接到第一参考信号端VSS1。复位电路105’还可以包括晶体管T22，晶体管T22的栅极连接到第二复位信号端Rst2以接收第二复位信号，第一极连接到上拉节点PU，第二极连接到第一参考信号端VSS1。

在图1B中，输入电路101’还可以包括用于根据输入信号来控制下拉节点PD的电平的控制子电路。在图1B中，该控制子电路包括晶体管T23，晶体管T23的栅极例如连接到信号输入端IINPUT以接收输入信号，第一极连接到下拉结点PD，第二极连接到第一参考信号端VSS1。

在图1B中，移位寄存器单元100’包括两个复位信号端Rst1和Rst2，分别用于接收第一复位信号和第二复位信号。例如，第一复位信号可以是栅极驱动电路中的其他移位寄存器单元提供的复位信号，第二复位信号可以是帧复位信号。在图1B中，移位寄存器单元100’包括两个参考信号端VSS1和VSS2，其中第一参考信号端VSS1可以用来提供第一参考信号VGL，第二参考信号端VSS2可以用来提供与第一参考电平不同的第二参考信号LVGL。当然本领域技术人员应清楚，参考信号端VSS1和VSS2也可以实现为一个参考信号端以提供相同的参考信号。在图1B中，移位寄存器单元100’包括两个信号输出端OUT和CR，其中第一信号输出端OUT可以用来提供第一输出信号作为栅极驱动信号，第二信号输出端CR可以用来提供第二输出信号以控制栅极驱动电路中的其他移位寄存器单元。

下面将参考图2A、图2B和图2C(下文中可以称为图2)来描述根据本公开另一实施例的寄存器单元。

图2的移位寄存器单元与图1的移位寄存器单元类似，区别至少在于图2的移位寄存器单元包括反馈电路，但是不包括下拉控制电路。为了简明起见，下面主要对区别部分进行详细描述。

图2A示出了根据本公开另一实施例的移位寄存器单元的示意框图。如图2A所示，移位寄存器单元200包括输入电路201、输出电路202、下拉电路203。

输入电路201连接至移位寄存器单元200的上拉节点PU。输入电路201可以例如从输入信号端INPUT接收输入信号并将输入信号输出至上拉节点PU。

输出电路202连接至移位寄存器单元200的信号输出端OUTPUT和上拉节点PU。输出电路202可以例如从时钟信号端CLK接收时钟信号并在上拉节点PU的电平的控制下基于所述时钟信号在信号输出端OUTPUT提供输出信号。

下拉电路203连接至移位寄存器单元200的信号输出端OUTPUT以及下拉节点PD。下拉电路203可以在下拉节点PD的电平的控制下下拉信号输出端OUTPUT的电平。下拉节点PD的电平可以由其他移位寄存器单元来控制，在一些实施例中还可以由输入电路201控制，例如可以如上所述在输入电路201中设置可以根据输入信号下拉所述下拉节点PD的电平的控制子电路(例如上述晶体管T23)。

移位寄存器单元200还可以包括复位电路205，复位电路205连接到上拉节点PU，用于在复位信号的控制下将上拉节点PU复位。例如复位电路205可以连接到用于提供复位信号的复位信号端Rst、上拉节点PU和用于提供参考信号的参考信号端VSS，复位电路205可以在复位信号端Rst处接收到的复位信号的控制下将上拉节点PU复位。

图2A的移位寄存器单元200还可以包括反馈电路206，反馈电路206连接至上拉节点PU，可以基于上拉节点PU的电平输出第一反馈信号，例如在反馈输出端Ioff_out处输出第一反馈信号。例如，反馈电路206可以将上拉节点PU连接到反馈输出端Ioff_out，从而将上拉节点的电平作为第一反馈信号来输出。

图2B示出了图2A的移位寄存器单元的一示例的电路图。如图2B所示，输入电路201’、输出电路202’、下拉电路203’和复位电路205’可以分别具有与图1的输入电路101’、输出电路102’、下拉电路103’和复位电路105’相同的结构，在此不再赘述。反馈电路206’包括反馈子电路、第一下拉子电路和第二下拉子电路。在图2B中，反馈子电路包括晶体管T6和晶体管T7，反馈子电路具有用于输出第一反馈信号的反馈输出端Ioff_out，可以基于上拉节点PU的电平产生第一反馈信号并在反馈输出端Ioff_out输出。第一下拉子电路包括晶体管T8，第一下拉子电路可以在下拉节点PD的电平的控制下下拉反馈子电路产生的第一反馈信号。第二下拉子电路包括第九晶体管T9，第二下拉子电路可以在下拉节点PD的电平的控制下下拉所述上拉节点PU的电平。如图2B所示，晶体管T6的栅极连接到上拉节点PU，第一极例如连接到电源信号端VDD以接收电源信号，第二极连接到晶体管T7的栅极。晶体管T7的栅极与第一极相连，第二极连接到反馈输出端Ioff_out以输出第一反馈信号。晶体管T8的栅极连接到下拉节点PD，第一极连接到晶体管T6的栅极，第二极连接到第一参考信号端VSSl。晶体管T9的栅极连接到上拉节点PU，第一极连接到下拉节点PD，第二极连接到第一参考信号端VSS1。

图2C示出了图2A的移位寄存器单元的另一示例的电路图。图2C与图2B类似，区别至少在于图2C的反馈电路的反馈输出端Ioff_out还连接回到移位寄存器单元内部，以起到稳定上拉节点PU的电平的作用。为了简明起见，下面仅对区别部分进行详细描述。

如图2C所示，输出电路202”和下拉电路203”可以分别具有与图1的输出电路102’和下拉电路103’相同的结构，在此不再赘述。

图2C的反馈电路206’除了包括上述反馈子电路、第一下拉子电路和第二下拉子电路之外，还包括第三下拉子电路。第三下拉子电路连接在所述第二下拉子电路与第一参考信号端VSS1之间，反馈输出端Ioff_out连接到第二下拉子电路与第三下拉子电路之间的节点P，第三下拉子电路可以在下拉节点PD的电平的控制下下拉节点P的电平。在图2C中，第三下拉子电路包括晶体管T10，晶体管T10的栅极连接到下拉节点PD，第一极连接到晶体管T9的第二极，第二极连接到第一参考信号端VSS1。反馈输出端Ioff_out连接到晶体管T9与T10之间的节点，使得反馈电路基于上拉节点PU的电平产生的第一反馈信号被提供到该节点，以防止上拉节点PU处漏电，从而起到稳定上拉节点PU的电平的作用。

在一些实施例中，反馈输出端Ioff_out还可以连接到输入电路201”和/或复位电路205”中，以进一步稳定上拉节点的电平。

如图2C所示，输入电路201”包括串联在信号输入端INPUT与上拉节点PU之间的晶体管T14和T15，反馈输出端Ioff_out连接到晶体管T14与T15之间的节点。具体地，晶体管T14的栅极和第一极连接到信号输入端INPUT以接收输入信号，第二极连接到晶体管T15的第一极。晶体管T15的栅极连接到晶体管T14的栅极，第一极连接到晶体管T14的第二极，第二极连接到上拉节点PU。反馈输出端Ioff_out连接至所述晶体管T14的第二极和晶体管T15的第一极。

如图2C所示，复位电路205”包括串联在上拉节点PU与第一参考信号端VSS1之间的晶体管T16和晶体管T17，反馈输出端Ioff_out连接到晶体管T16和T17之间的节点。晶体管T16的栅极例如连接到复位信号端Rst1以接收第一复位信号，第一极连接到上拉节点PU，第二极连接到晶体管T17的第一极。晶体管T17的栅极如连接到复位信号端Rst1以接收第一复位信号，第一极连接到晶体管T16的第二极，第二极连接到第一参考信号端VSS1。反馈输出端Ioff_out连接至晶体管T16的第二极和晶体管T17的第一极。在图2C中，复位电路205”还包括串联在上拉节点PU与第一参考信号端VSS1之间的晶体管T22和T24，反馈输出端Ioff_out还连接到晶体管T22和T24之间的节点。具体地，晶体管T22的栅极例如连接到复位信号端Rst2以接收第二复位信号，第一极连接到上拉节点PU，第二极连接到晶体管T24的第一极。晶体管T24的栅极如连接到复位信号端Rst2以接收第二复位信号，第一极连接到晶体管T22的第二极，第二极连接到第一参考信号端VSS1。反馈输出端Ioff_out连接至晶体管T22的第二极和晶体管T24的第一极。

下面将参考图3A、图3B和图3C(下文中可以称为图3)来描述根据本公开另一实施例的寄存器单元。图3的移位寄存器单元与图1和图2的移位寄存器单元类似，区别至少在于图3的移位寄存器单元既包括反馈电路，又包括下拉控制电路，而且图3的移位寄存器单元具有两个下拉节点PD1和PD2。为了简明起见，下面主要对区别部分进行详细描述。

图3A示出了根据本公开又一实施例的移位寄存器单元的示意框图。如图3A所示，移位寄存器单元300包括输入电路301、输出电路302、下拉电路303、下拉控制电路304和反馈电路306。移位寄存器单元300还可以包括复位电路305。输入电路301、输出电路302和复位电路305可以分别具有与以上参考图1和图2描述的输入电路、输出电路和复位电路相同的结构，在此不再赘述。

下拉电路303连接至信号输出端OUTPUT、第一下拉节点PD1和第二下拉节点PD2，下拉电路303可以在第一下拉节点PD1和第二下拉节点PD2的电平的控制下下拉信号输出端OUTPUT的电平。

反馈电路306连接至上拉节点PU，可以基于上拉节点PU的电平输出第一反馈信号，例如在反馈输出Ioff_out处输出第一反馈信号。

下拉控制电路304连接至上拉节点PU和第一下拉节点PD1，下拉控制电路304可以例如从反馈输入端Ioff_in接收第二反馈信号并在上拉节点PU的电平和第二反馈信号的控制下控制第一下拉节点PD1的电平。

图3B示出了图3A的移位寄存器单元的一示例的电路图。如图3B所示，移位寄存器单元300’包括输入电路301’、输出电路302’、下拉电路303’、下拉控制电路304’、复位电路305’和反馈电路306’。输入电路301’、输出电路302’和复位电路305’可以分别具有与图1B的输入电路101’、输出电路102’和复位电路105’相同的结构，在此不再赘述。

下拉电路303’包括第一下拉电路和第二下拉电路，第一下拉电路用于根据第一下拉节点PD1的电平来下拉信号输出端CR和OUT的电平，第二下拉电路用于根据第二下拉节点PD2的电平来下拉信号输出端CR和OUT的电平。在图3B中，第一下拉电路可以包括晶体管T20和T21，第二下拉电路可以包括晶体管T24和T25。晶体管T20的栅极连接到第一下拉节点PD1，第一极连接到第一信号输出端OUT，第二极连接到第二参考信号端VSS2。晶体管T21的栅极连接到第一下拉节点PD1，第一极连接到第二信号输出端CR，第二极连接到第二参考信号端VSS2。晶体管T24的栅极连接到第二下拉节点PD2，第一极连接到第一信号输出端OUT，第二极连接到第二参考信号端VSS2。晶体管T25的栅极连接到第二下拉节点PD1，第一极连接到第二信号输出端CR，第二极连接到第二参考信号端VSS2。

下拉控制电路304’可以具有与图1B的下拉控制电路104’相同的结构，其中下拉控制电路304’中的晶体管T2的第二极和晶体管T3的第一极连接到第一下拉节点PD1。

反馈电路306’可以具有与图2B的反馈电路206’类似的结构，区别主要在于反馈电路306’的第一下拉子电路除了包括晶体管T8以外还还包括晶体管T11，第二下拉子电路除了包括晶体管T9以外还包括晶体管T12。如图3B所示，晶体管T8的栅极连接到所述第一下拉节点PD1，第一极连接到晶体管T6的第二极，第二极连接到第一参考信号端VSS1；晶体管T11的栅极连接到第二下拉节点PD2，第一极连接到晶体管T6的第二极，第二极连接到第一参考信号端VSS1。晶体管T9的栅极连接到第一下拉节点PD1，第一极连接到上拉节点PU，第二极连接到第一参考信号端VSS1；晶体管T12的栅极连接到第二下拉节点PD2，第一极连接到上拉节点PU，第二极连接到第一参考信号端VSS1。

在图3B中，移位寄存器单元300’具有两个电源信号端VDDl和VDD2，其中电源信号端VDD用于向下拉控制电路304’提供电源信号，电源信号端VDD2用于向反馈电路306’提供电源信号。然而本领域技术人员应清楚，本公开的实施例不限于此，电源信号端VDD1和VDD2也可以实现为一个电源信号端。

图3C示出了图3A的移位寄存器单元的另一示例的电路图。图3C的移位寄存器单元300”与图3B的移位寄存器单元300’类似，区别至少在于图3C的反馈电路306”的反馈输出端Ioff_out还连接回到移位寄存器单元300”内部，以起到稳定上拉节点PU的电平的作用。为了简明起见，下面主要对区别部分进行详细描述。

如图3C所示，移位寄存器单元300”包括输入电路301”、输出电路302”、下拉电路303”、下拉控制电路304”、复位电路305”和反馈电路306”，其中输出电路302”、下拉电路303”和下拉控制电路304”可以分别具有与图3B的输出电路302’、下拉电路303’和下拉控制电路304’相同的结构，在此不再赘述。

图3C所示的反馈电路306”除了包括如图3B所示的反馈子电路(包括晶体管T6和T7)、第一控制子电路(包括晶体管T8和T11)和第二控制子电路(包括晶体管T9和T12)之外，还包括第三控制子电路。在图3C中，第三控制子电路包括晶体管T10和T13。类似于图2C，图3C的第三控制子电路连接在第二控制子电路与第一参考信号端VSS1之间，反馈输出端Ioff_out还连接到第二控制子电路与第三控制子电路之间的节点P，第三控制子电路可以在第一下拉节点PD1和第二下拉节点PD2的电平的控制下下拉节点P的电平。如图3所示，晶体管T10的栅极连接到第一下拉节点PD1，第一极连接到晶体管T9的第二极以接收所述第一反馈信号，第二极连接到第一参考信号端VSS1；晶体管T13的栅极连接到第二下拉节点PD2，第一极连接晶体管T12的第二极以接收所述第一反馈信号，第二极连接到第一参考信号端VSS1。

下面将参考图8A来描述图3C的移位寄存器单元的操作时序。

图8A示出了移位寄存器单元300’的操作时序。如图8A所示，在初始阶段，第二复位信号端Rst2的第二复位信号使移位寄存器单元复位，电源信号VDD_O变为高电平，晶体管T11和T12导通，使得下拉结点PD为高电平。

在时间段p1，时钟信号端CLK的时钟信号为低电平，信号输入端INPUT接收到的输入信号为高电平。输入信号为高电平使晶体管T14和T15导通，上拉节点PU变为高电平，电容器C2开始充电。输入信号为高电平还使晶体管T23导通，从而将第一下拉结点PD下拉到低电平。上拉节点PU的高电平使晶体管T18和T19导通，从而将时钟信号端CLK的时钟信号引入到第一信号输出端OUT和第二信号输出端CR，而此时由于时钟信号端CLK的时钟信号为低电平，所以第一信号输出端OUT和第二信号输出端OUT均为低电平。上拉节点PU的高电平还使晶体管T6导通，进而晶体管T7导通，使得反馈输出端Ioff_out的第一反馈信号为高电平。上拉节点PU的高电平还使晶体管T3和T4导通，使得下拉节点PD被下拉至低电平。

在时间段p2，时钟信号端CLK的时钟信号变为高电平，反馈输入端Ioff_in接收到的第二反馈信号变为高电平。由于此时晶体管T18和T19处于导通状态，时钟信号端CLK的高电平使得第一信号输出端OUT和第二信号输出端CR也变为高电平。由于电容器C2的自举使得上拉节点PU的电平进一步升高，从而反馈输出端Ioff_out的电平也相应地升高。在该时段中，由于上拉节点PU继续为高电平，晶体管T3和T4导通，而由于反馈输入端Ioff_in也为高电平，下拉控制电路304”中的晶体管T5也导通，从而使下拉节点PD继续保持为低电平。

在时间段p3，时钟信号端CLK的时钟信号变为低电平，反馈输入端Ioff_in的电平进一步升高。时钟信号端CLK的高电平使得第一信号输出端OUT和第二信号输出端CR电变为低电平。此时电容器C2的放电，使得上拉节点PU的电平有所降低，相应地反馈输出端Ioff_out的电平也降低。在该时段中，同样由于上拉节点PU和反馈输入端Ioff_in继续为高电平，下拉控制电路304”中的晶体管T3、T4和T5继续导通，使下拉节点PD继续保持为低电平。

在时间段p4，时钟信号端CLK的时钟信号变为高电平，第一复位信号端Rst1的第一复位信号变为高电平，反馈输入端Ioff_in的电平降低。第一复位信号端Rst1的高电平使复位电路305”的晶体管T16和T17导通，从而将上拉节点PU下拉为低电平、使得晶体管T18和T19关断，第一信号输出端OUT和第二信号输出端CR继续保持在低电平。在该时段，上拉节点PU的低电平使下拉控制电路304”中的晶体管T3和T4关断，但是由于反馈输入端Ioff_in仍然为高电平，所以晶体管T5仍然处于导通状态，使得下拉节点PD仍然为低电平。

在时间段p5，反馈输入端Ioff_in的第一反馈信号变为低电平，第一复位信号Rst1变为低电平。此时由于上拉节点PU和反馈输入端Ioff_in均为低电平，使得下拉控制电路304”的晶体管T3、T4和T5均关断，电源信号端VDD的高电平使晶体管T1和T2导通，从而将下拉结点PD上拉为高电平，从而第二下拉节点PD2<n+1>也被下拉为高电平，持续下拉移位寄存器单元SR<n>和SR<n+1>的信号输出端。

以上以具有下拉电路和反馈电路两者的移位寄存器单元为例描述了操作时序，对于具有下拉电路和反馈电路之一的移位寄存器单元来说，操作时序是类似的，在此不再赘述。

本公开的实施例还提供了一种栅极驱动电路，可以包括以上描述的移位寄存器单元。

下面参考图4A和图4B(下文中可以称为图4)来详细描述根据本公开一实施例的栅极驱动电路。

图4A示出了根据本公开一实施例的栅极驱动电路的示意框图。如图4A所示，栅极驱动电路400包括N级级联的移位寄存器单元SR，其中N是大于等于4的整数。移位寄存器单元SR可以由以上参考图1和图2描述的移位寄存器单元来实现，使得每个具有下拉控制电路的移位寄存器单元的下一级移位寄存器单元具有反馈电路。例如奇数级的移位寄存器单元SR可以由上述移位寄存器单元100或100’实现，而偶数级的移位寄存器单元可以由上述移位寄存器单元200、200’或200”实现，反之亦可。在图4A中，移位寄存器单元SR<n>、SR<n+2>、SR<n+4>……由以上参考图2描述的移位寄存器单元200、200’或200”来实现，移位寄存器单元SR<n+1>、SR<n+3>、SR<n+5>……由以上参考图1描述的移位寄存器单元100或100’实现，其中n是整数并且2≤n＜N-2。

如图4A所示，每个移位寄存器单元的电源信号端VDD接收电源信号，参考信号端VSS接收参考信号(例如可以第一参考信号端VSS1接收第一参考信号VGL，第二参考信号端VSS2接收第二参考信号LVGL)。移位寄存器单元SR<n>、SR<n+2>、SR<n+4>……的时钟信号端接收第一时钟信号CLK1，移位寄存器单元SR<n+1>、SR<n+3>、SR<n+5>……的时钟信号端接收第二时钟信号CLK2。

如图4A所示，第n级移位寄存器单元SR<n>的信号输入端INPUT连接到第n-1级移位寄存器单元SR<n-1>的信号输出端(例如第二信号输出端CR)，以接收移位寄存器单元SR<n-1>的输出信号作为输入信号。第n级移位寄存器单元SR<n>的复位信号端Rst(例如第一复位信号端Rst1)连接到第n+2级移位寄存器单元SR<n+2>的输出信号端(例如第二输出信号端CR)以接收移位寄存器单元SR<n+2>的输出信号作为复位信号。

如图4A所示，每个具有下拉控制电路的移位寄存器单元接收其下一级移位寄存器单元的反馈电路输出的第一反馈信号作为第二反馈信号。例如SR<n+1>的反馈输入端Ioff_in连接到其下一级移位寄存器单元SR<n+2>的反馈输出端Ioff_out，移位寄存器单元SR<n+3>的反馈输入端Ioff_in连接到其下一级移位寄存器单元SR<n+4>的反馈输出端Ioff_out，以此类推。

在图4A中，具有下拉控制电路的移位寄存器单元的下拉节点PD与其上一级移位寄存器单元的下拉节点PD相连形成移位寄存器单元组，例如移位寄存器单元SR<n+1>和SR<n>的下拉节点PD互联作为一组(如虚线框所示)，移位寄存器单元SR<n+3>和SR<n+2>的下拉节点PD互联作为一组，以此类推。在图4A中，组中的两个移位寄存器单元分的时钟信号端CLK分别接收第一时钟信号CLK1和第二时钟信号CLK2。

图4B示出了图4A中虚线框所示的移位寄存器单元组的电路连接图。如图4B所示，第n级移位寄存器单元SR<n>具有图2B所示的结构，第n+1级移位寄存器单元SR<n+1>具有如图1B所示的结构，移位寄存器单元SR<n>的下拉节点PD<n>与移位寄存器单元SR<n+1>的下拉节点PD<n+1>相连。

第n级移位寄存器单元SR<n>在输入信号端接收来自第n-1级移位寄存器单元SR<n-1>的第二输出信号CR<n-1>作为输入信号，在第一复位信号端接收来自第n+2级移位寄存器单元SR<n+2>的第二输出信号CR<n+2>作为第一复位信号，在第二复位信号端接收第二复位信号Total Rst，在时钟信号端接收第一时钟信号CLK1，在反馈输出端输出第一反馈信号Ioff<n>以提供给SR<n-1>，在第一信号输出端提供第一输出信号OUT<n>，在第二信号输出端提供第二输出信号CR<n>

第n+1级移位寄存器单元SR<n+1>在输入信号端接收来自第n级移位寄存器单元SR<n>的第二输出信号CR<n>作为输入信号，在第一复位信号端接收来自第n+3级移位寄存器单元SR<n+3>的第二输出信号CR<n+3>作为第一复位信号，在第二复位信号端接收第二复位信号Total Rst，在时钟信号端接收第二时钟信号CLK2，在反馈输入端接收由下一级移位寄存器单元SR<n+2>产生的第一反馈信号Ioff<n+2>，在第一信号输出端提供第一输出信号OUT<n+1>，在第二信号输出端提供第二输出信号CR<n+1>。

下面参考图5A和图5B(下文中可以称为图5)来详细描述根据本公开一实施例的栅极驱动电路。

图5的栅极驱动电路500与图4的栅极驱动电路400类似，区别至少在于图5中每个具有下拉控制电路的移位寄存器单元的下拉节点与其下一级(而非上一级)移位寄存器单元的下拉节点相连。为了简明起见，下面主要对区别部分进行详细描述。

图5A示出了根据本公开另一实施例的栅极驱动电路的示意框图。如图5A所示，移位寄存器单元SR<n-1>和SR<n>的下拉节点PD互联作为一组，移位寄存器单元SR<n+1>和SR<n+2>的下拉节点PD互联作为一组(如虚线框所示)，以此类推。

图5B示出了图5A中虚线框所示的移位寄存器单元组的电路连接图。如图5B所示，第n+1级移位寄存器单元SR<n+1>具有如图1B所示的结构，第n+2级移位寄存器单元SR<n+2>具有图2B所示的结构，移位寄存器单元SR<n+1>的下拉节点PD<n+1>与移位寄存器单元SR<n+2>的下拉节点PD<n+2>相连。

第n+1级移位寄存器单元SR<n+1>在信号输入端接收来自第n级移位寄存器单元SR<n>的第二输出信号CR<n>作为输入信号，在第一复位信号端接收来自第n+3级移位寄存器单元SR<n+3>的第二输出信号CR<n+3>作为第一复位信号，在第二复位信号端接收第二复位信号Total Rst，在时钟信号端接收第二时钟信号CLK2，在反馈输入端接收来自移位寄存器单元SR<n+2>的第一反馈信号Ioff<n+2>，在第一信号输出端提供第一输出信号OUT<n+1>，在第二信号输出端提供第二输出信号CR<n+1>。

第n+2级移位寄存器单元SR<n+2>在信号输入端接收来自第n+1级移位寄存器单元SR<n+1>的第二输出信号CR<n+1>作为输入信号，在第一复位信号端接收来自第n+4级移位寄存器单元SR<n+4>的第二输出信号CR<n+4>作为第一复位信号，在第二复位信号端接收第二复位信号Total Rst，在时钟信号端接收第一时钟信号CLK1，在反馈输出端输出第一反馈信号Ioff<n+2>，在第一信号输出端提供第一输出信号OUT<n+2>，在第二信号输出端提供第二输出信号CR<n+2>。

下面参考图6A和图6B(下文中可以称为图6)来详细描述根据本公开一实施例的栅极驱动电路。图6的栅极驱动电路600与图4和图5的栅极驱动电路400、500类似，区别至少在于图6中每个移位寄存器单元由以上参考图3描述的移位寄存器单元300、300’或300”来实现。为了简明起见，下面主要对区别部分进行详细描述。

图6A示出了根据本公开又一实施例的栅极驱动电路的示意框图。如图6A所示，栅极驱动电路600包括N级级联的移位寄存器单元SR，其中N是大于等于4的整数。移位寄存器单元SR可以由以上参考图3描述的移位寄存器单元300、300’或300”来实现。

图6A中每个移位寄存器单元的信号输入端INPUT、第一信号输出端OUT、第二信号输出端CR、复位信号端Rst、时钟信号端CLK、参考信号端VSS的连接方式可以与图4和图5相同，在此不再赘述。每个移位寄存器单元的第二电源信号端VDD2(即上述用于给反馈电路提供电源信号的电源信号端)接收电源信号VDD。

如图6A所示，每个移位寄存器单元接收其下一级移位寄存器单元输出的第一反馈信号作为第二反馈信号，例如移位寄存器单元SR<n>的反馈输入端Ioff_in连接到其下一级移位寄存器单元SR<n+1>的反馈输出端Ioff_out，移位寄存器单元SR<n+1>的反馈输入端Ioff_in连接到其下一级移位寄存器单元SR<n+2>的反馈输出端Ioff_out，以此类推。

在图6A中，移位寄存器单元SR<n>和SR<n+1>的下拉节点互连形成一组(如虚线框所示)，移位寄存器单元SR<n+2>和SR<n+3>的下拉节点互连形成一组，以此类推，使得每个移位寄存器单元与其上一级或下一级移位寄存器单元的下拉节点互连形成组。

在图6A中，假定移位寄存器单元SR<n>、SR<n+2>、SR<n+4>……为奇数级移位寄存器单元，而SR<n+1>、SR<n+3>、SR<n+5>……为偶数级移位寄存器单元，其中奇数级移位寄存器单元的第一电源信号端VDD1(即上述用于给下拉控制电路提供电源信号的电源信号端)接收第一电源信号VDD_O，而偶数级移位寄存器单元的第一电源信号端VDD1接收第二电源信号VDD_E。当然以上仅是示例，上述“奇数”和“偶数”是可以互换使用的。

图6B示出了图6A中虚线框所示的移位寄存器单元组的示例的电路连接图。

在图6B中，组中的两个移位寄存器单元SR<n>和SR<n+1>均具有如图3C所示的结构，移位寄存器单元SR<n>的第一下拉节点PD1<n>和第二下拉节点PD2<n>分别与移位寄存器单元SR<n+1>的第二下拉节点PD2<n+1>和第一下拉节点PD1<n+1>相连。

第n级移位寄存器单元SR<n>在信号输入端接收来自第n-1级移位寄存器单元SR<n-1>的第二输出信号CR<n-1>作为输入信号，在第一复位信号端接收来自第n+2级移位寄存器单元SR<n+2>的第二输出信号CR<n+2>作为第一复位信号，在第二复位信号端接收第二复位信号Total Rst，在时钟信号端接收第一时钟信号CLK1，在反馈输出端输出反馈信号Ioff<n>以提供给SR<n-1>的下拉控制电路，在反馈输入端接收来自移位寄存器单元SR<n+1>的反馈信号Ioff<n+1>，在第一信号输出端提供第一输出信号OUT<n>，在第二信号输出端提供第二输出信号CR<n>。

第n+1级移位寄存器单元SR<n+1>在信号输入端接收来自第n级移位寄存器单元SR<n>的第二输出信号CR<n>作为输入信号，在第一复位信号端接收来自第n+3级移位寄存器单元SR<n+3>的第二输出信号CR<n+3>作为第一复位信号，在第二复位信号端接收第二复位信号Total Rst，在时钟信号端接收第二时钟信号CLK2，在反馈输出端输出反馈信号Ioff<n+1>以提供给移位寄存器单元SR<n>，在反馈输入端接收来自移位寄存器单元SR<n+2>的反馈信号Ioff<n+2>，在第一信号输出端提供第一输出信号OUT<n+1>，在第二信号输出端提供第二输出信号CR<n+1>。

移位寄存器单元SR<n>的第一电源信号端，即用于给下拉控制电路供电的电源信号端，接收第一电源信号VDD_O。移位寄存器单元SR<n+1>的第一电源信号端，即用于给下拉控制电路供电的电源信号端，接收第二电源信号VDD_E。

根据本公开的实施例，还可以在栅极驱动电路中提供连接部件，以便在需要时对反馈信号的传输路径进行修复。下面将参考图7来对此进行描述。

图7示出了根据本公开实施例的栅极驱动电路的布线的示意图，其中为了简明起见省略了与连接部件无关的部分。图7的布线方式可以应用于上述栅极驱动电路，例如上述栅极驱动电路400、500和600中的任何一个。如图7所示，移位寄存器单元SR<n>具有反馈电路，移位寄存器单元SR<n-1>具有下拉控制电路，移位寄存器单元SR<n>在反馈输出端Ioff_out输出第一反馈信号，移位寄存器单元SR<n>在反馈输入端Ioff_out接收移位寄存器单元SR<n>输出的第一反馈信号作为第二反馈信号。

可以在移位寄存器单元SR<n>的上拉节点PU与反馈输出端Ioff_out之间设置连接部件702。在图7中，具有反馈电路的移位寄存器单元SR<n>的反馈输出端Ioff_out与其上一级具有下拉控制电路的移位寄存器单元SR<n-1>的反馈输入端Ioff_in之间通过第一导线701相连，移位寄存器单元SR<n>的上拉节点通过第一导线703引出，连接部件702设置在第一导线701与第二导线703之间。连接部件702可以设计成在第一状态下将反馈输出端Ioff_out与上拉节点PU相连，从而将移位寄存器单元SR<n>的上拉节点的电平作为第一反馈信号输出到移位寄存器单元SR<n-1>；在第二状态下将反馈输出端Ioff_out与上拉节点PU断开，从而将移位寄存器单元SR<n>的反馈电路产生的第一反馈信号输出至移位寄存器单元SR<n-1>。例如连接部件702包括可激光击穿连接的焊盘，该焊盘在未被光击穿时处于断开状态(第二状态)，在被光击穿后处于连接状态(第一状态)。作为示例，可以在反馈电路正常工作时使连接部件702处于断开状态(第二状态)，这使得上拉节点PU与反馈输出端Ioff_out保持断开，反馈电路产生的第一反馈信号经由反馈输出端Ioff_out输出，从而提供稳定的反馈信号；而在反馈电路发生故障时，可以例如通过激光击穿的方式使连接部件702变为连接状态(第一状态)，这使得上拉节点PU与反馈输出端Ioff_out相连，直接上拉节点PU的电平作为第一反馈信号在反馈输出端Ioff_out输出，从而避免由于反馈电路故障而导致栅极驱动电路不能正常工作，提高了产品良率。

通过设置连接部件702，可以在需要时，例如当移位寄存器单元SR<n>的反馈电路发生故障时，将移位寄存器单元SR<n>的上拉节点PU的电平作为反馈信号提供给上一级移位寄存器单元SR<n-1>，从而避免由于反馈电路故障而导致栅极驱动电路不能正常工作，提高产品良率。

下面参考图8B来描述根据本公开实施例的栅极驱动电路的操作。

图8B示出了图6的栅极驱动电路的操作时序图。图8B中，第二复位信号Total Rst可以为每一帧开始时的帧复位信号，用于针对PU点在每帧行扫描前对所有行进行降噪。第一电源信号VDD_O与第二电源信号VDD_E反相，例如二者可以每m帧翻转一次，从而减少下拉电路中晶体管的正向压力，其中m为大于等于1的整数。图8B示出了VDD_O为高电平、VDD_E为低电平的情况，因此在图8B所示的时间段内移位寄存器单元SR<n>的下拉控制电路工作，而移位寄存器单元SR<n+1>的下拉控制电路不工作，彼此相连的移位寄存器单元SR<n+1>的第二下拉节点PD2<n+1>与移位寄存器单元SR<n>的第一下拉节点PD1<n>共同由移位寄存器单元SR<n>的下拉电路控制。

在初始阶段，第二复位信号Total Rst使栅极驱动电路复位，由于第一电源信号VDD_O为高电平，移位寄存器单元SR<n>的晶体管T11和T12导通，使得第一下拉结点PD1<n>为高电平，由于PD1<n>与PD2<n+1>相连，使得移位寄存器单元SR<n+1>的第二下拉节点PD2<n+1>也为高电平。

在时间段t1，第一时钟信号CLK1为低电平，移位寄存器单元SR<n>在信号输入端接收到的输入信号CR<n-1>为高电平。

输入信号CR<n-1>为高电平使移位寄存器单元SR<n>的晶体管T14和T15导通，上拉节点PU<n>变为高电平，电容器C2开始充电。输入信号CR<n-1>为高电平还使移位寄存器单元SR<n>的晶体管T23导通，从而将第一下拉结点PD1<n>下拉到低电平。

上拉节点PU<n>的高电平使晶体管T18和T19导通，从而将第一时钟信号CLK1引入到第一信号输出端和第二信号输出端，而此时由于第一时钟信号CLK1为低电平，所以第一输出信号OUT<n>和第二输出信号CR<n>均为低电平。上拉节点PU<n>的高电平还使移位寄存器单元SR<n>的晶体管T6导通，进而晶体管T7导通，反馈信号Ioff<n>为高电平。上拉节点PU<n>的高电平还使移位寄存器单元SR<n>的晶体管T3和T4导通，使得第一下拉节点PD1<n>被下拉至低电平，由于PD1<n>与PD2<n+1>相连，使得移位寄存器单元SR<n+1>的第二下拉节点PD2<n+1>也为低电平。

在时间段t2，第一时钟信号CLK1变为高电平，由于此时移位寄存器单元SR<n>的晶体管T18和T19处于导通状态，使得移位寄存器单元SR<n>的第一输出信号OUT<n>和第二输出信号CR<n>也变为高电平。由于电容器C2的自举使得移位寄存器单元SR<n>的上拉节点PU<n>的电平进一步升高，从而反馈信号Ioff<n>也相应地升高。

移位寄存器单元SR<n>的第二输出信号CR<n>作为移位寄存器单元SR<n+1>的输入信号而变为高电平，使得移位寄存器单元SR<n+1>的上拉节点PU<n+1>变为高电平，电容器C2开始充电。输入信号CR<n>为高电平还使移位寄存器单元SR<n+1>的晶体管T23导通，从而将第一下拉结点PD1<n+1>下拉到低电平。上拉节点PU<n+1>的高电平使移位寄存器单元SR<n+1>的晶体管T18和T19导通，从而将第二时钟信号CLK2引入到移位寄存器单元SR<n+1>的第一信号输出端和第二信号输出端，而此时由于第二时钟信号CLK2为低电平，所以第一输出信号OUT<n+1>和第二输出信号CR<n+1>均为低电平。上拉节点PU<n+1>的高电平还使移位寄存器单元SR<n+1>的晶体管T6导通，进而晶体管T7导通，反馈信号Ioff<n+1>为高电平。

在该时段中，由于上拉节点PU<n>继续为高电平，移位寄存器单元SR<n>的下拉控制电路中的晶体管T3和T4导通，而由于反馈信号Ioff<n+1>也为高电平，移位寄存器单元SR<n>的下拉控制电路中的晶体管T5也导通，从而使移位寄存器单元SR<n>的第一下拉节点PD1<n>继续保持为低电平，进而与第一下拉节点PD1<n>相连的第二下拉节点PD2<n+1>也继续保持为低电平。

在时间段t3，第一时钟信号CLK1变为低电平，第二时钟信号CLK2变为高电平。

第一时钟信号CLK1变为低电平使得移位寄存器单元SR<n>的第一输出信号OUT<n>和第二输出信号CR<n>也变为低电平。此时移位寄存器单元SR<n>的电容器C2的放电，使得上拉节点PU<n>的电平有所降低，相应地反馈信号Ioff<n>也降低。

第二时钟信号CLK2变为高电平使得移位寄存器单元SR<n+1>的第一输出信号OUT<n+1>和第二输出信号CR<n+1>也变为高电平(因为移位寄存器单元SR<n+1>的晶体管T18和T19处于导通状态)。此时由于移位寄存器单元SR<n+1>的电容器C2的自举使得上拉节点PU<n+1>的电平进一步升高，相应地反馈信号Ioff<n+1>也升高。

移位寄存器单元SR<n+1>的第二输出信号CR<n+1>作为移位寄存器单元SR<n+2>的输入信号而变为高电平使得移位寄存器单元SR<n+2>的晶体管T14和T15导通，从而使上拉节点PU<n+2>也变为高电平。类似于以上描述的过程，上拉节点PU<n+2>的高电平使反馈信号Ioff<n+2>也变为高电平，并且使移位寄存器单元SR<n+2>的晶体管T18和T19导通，从而使第一时钟信号CLK1被引入到移位寄存器单元SR<n+2>的输出端，而由于此时第一时钟信号CLK1为低电平，使得移位寄存器单元SR<n+2>的第一输出信号OUT<n+2>和第二输出信号CR<n+1>也为低电平。

在该时段中，同样由于上拉节点PU<n>和反馈信号Ioff<n+1>继续为高电平，移位寄存器单元SR<n>的下拉控制电路中的晶体管T3、T4和T5继续导通，使第一下拉节点PD1<n>和第二下拉节点PD2<n+1>继续保持为低电平。

在时间段t4，第一时钟信号CLK1变为高电平，第二时钟信号CLK2变为低电平。

第一时钟信号CLK1变为高电平使得移位寄存器单元SR<n+2>的第一输出信号OUT<n+2>和第二输出信号CR<n+1>也变为高电平(因为此时移位寄存器单元SR<n+2>的输出电路的晶体管T18和T19处于导通状态)。此时由于电容器C2的自举，使得上拉节点PU<n+2>的电平进一步升高。

移位寄存器单元SR<n+2>的第二输出信号CR<n+2>作为移位寄存器单元SR<n>的第一复位信号，其变为高电平使得移位寄存器单元SR<n>的复位电路的晶体管T16和T17导通，从而将上拉节点PU<n>下拉为低电平。

移位寄存器单元SR<n+2>的第二输出信号CR<n+2>还作为移位寄存器单元SR<n+3>的输入信号，其变为高电平使得移位寄存器单元SR<n+3>的晶体管T14和T15导通，从而上拉节点PU<n+3>变为高电平。PU<n+3>的高电平使得移位寄存器单元SR<n+3>的晶体管T18和T19导通，第二时钟信号CLK2被引入移位寄存器单元SR<n+3>的输出端，由于此时第二时钟信号CLK2为低电平，第一输出信号OUT<n+3>和第二输出信号CR<n+3>也为低电平。

第二时钟信号CLK2变为低电平被传递到移位寄存器单元SR<n+1>的输出端(因为此时移位寄存器单元SR<n+1>的晶体管T18和T19处于导通状态)，使得第一输出信号OUT<n+1>和第二输出信号CR<n+1>变为低电平。此时移位寄存器单元SR<n+1>的电容器C2放电，使得上拉节点PU<n+1>的电平有所降低，相应地反馈信号Ioff<n+1>也降低。

上拉节点PU<n>的低电平使移位寄存器单元SR<n>的下拉控制电路中的晶体管T3和T4关断，但是此时由于Ioff<n+1>仍然为高电平，所以晶体管T5仍然处于导通状态，使得第一下拉节点PD1<n>仍然为低电平，从而与之相连的第二下拉结点PD2<n+1>也继续为低电平。

在时间段T5，第一时钟信号CLK1变为低电平，第二时钟信号CLK2变为高电平。

类似于以上描述的过程，第一时钟信号CLK1变为低电使得移位寄存器单元SR<n+2>的第一输出信号OUT<n+2>和第二输出信号CR<n+2>也变为低电平。第二时钟信号CLK2变为高电平使得移位寄存器单元SR<n+3>的第一输出信号OUT<n+3>和第二输出信号CR<n+3>也变为高电平。

移位寄存器单元SR<n+3>的第二输出信号CR<n+3>作为移位寄存器单元SR<n+1>的第一复位信号而变为高电平，使得移位寄存器单元SR<n+1>的上拉节点PU<n+1>下拉为低电平，相应地反馈信号Ioff<n+1>也变为低电平。此时由于上拉节点PU<n>和反馈信号Ioff<n+1>均为低电平，使得移位寄存器单元SR<n+1>的下拉控制电路的晶体管T3、T4和T5均关断，第一电源信号VDD_O的高电平使晶体管T1和T2导通，从而将第一下拉结点PD1<n>上拉为高电平，从而第二下拉节点PD2<n+1>也被下拉为高电平，持续下拉移位寄存器单元SR<n>和SR<n+1>的信号输出端。

以上描述了在第一电源信号VDD_O为高电平并且第二电源信号VDD_E为低电平的情况下的操作时序的示例。在这种情况下，移位寄存器单元SR<n>的下拉控制电路不工作，而移位寄存器单元SR<n+1>的下拉控制电路工作，两级移位寄存器单元SR<n>和SR<n+1>的下拉节点(PD1<n>和PD2<n+1>)共同由移位寄存器单元SR<n>的下拉电路控制。移位寄存器单元SR<n>的下拉电路由反馈信号Ioff<n+1>(或PU<n+1>)和PU<n>共同控制，当Ioff<n+1>(或PU<n+1>)和PU<n>均为低电平时，也就是说两级移位寄存器单元SR<n+1>和SR<n>均完成复位时，移位寄存器单元SR<n>的下拉控制电路将PD1<n>上拉为高电平，相应地PD2<n+1>也上拉为高电平，从而持续下拉这两级移位寄存器单元SR<n+1>和SR<n>的输出信号OUT<n>和OUT<n+1>。

在第一电源信号VDD_O为高电平并且第二电源信号VDD_E为低电平的情况下，图6的栅极驱动电路具有类似的操作时序。在这种情况下，移位寄存器单元SR<n>的下拉控制电路不工作，而移位寄存器单元SR<n+1>的下拉控制电路不工作，两级移位寄存器单元SR<n>和SR<n+1>的下拉节点(PD1<n>和PD2<n+1>)共同由移位寄存器单元SR<n>的下拉电路控制，而移位寄存器单元SR<n>的下拉电路由反馈信号Ioff<n+1>(或PU<n+1>)和PU<n>共同控制。当Ioff<n+1>(或PU<n+1>)和PU<n>均为低电平时，也就是说两级移位寄存器单元SR<n+1>和SR<n>均完成复位时，移位寄存器单元SR<n>的下拉控制电路将PD1<n>上拉为高电平，相应地PD2<n+1>也上拉为高电平，从而持续下拉这两级移位寄存器单元SR<n+1>和SR<n>的输出信号OUT<n>和OUT<n+1>，在此不再赘述。

另外，以上虽然参考图6的栅极驱动电路描述了操作时序，然而本领域技术人员应清楚，对于本公开实施例的其他栅极驱动电路，例如参考图4和图5描述的栅极驱动电路，操作时序是类似的，在此不再赘述。

图9示出了根据本公开实施例的栅极驱动电路的驱动方法900的示意流程图，该驱动方法900可以应用于上述栅极驱动电路，例如栅极驱动电路400、500、600中的任何一个。

在步骤S901，为栅极驱动电路中的移位寄存器单元的下拉控制电路和/或反馈电路供电。例如，对于上述栅极驱动电路400或500，可以用相同的电源电压为每个移位寄存器单元的下拉控制电路或反馈电路供电，例如将下拉控制电路和反馈电路连接到相同的电源信号端VDD，当然也可以用不同的电源电压为下拉控制电路和反馈电路供电。对于上述栅极驱动电路600，可以用互为反相的一对电源信号为移位寄存器组中的两个移位寄存器单元供电，例如，可以如图8B所示向每个移位寄存器单元组中的一个移位寄存器单元的下拉控制电路提供第一电源信号VDD_O，向另一个移位寄存器单元的下拉控制电路提供第二电源信号VDD_E，其中，在第一时段，第一电源信号为VDD_O为高电平，第二电源信号VDD_E为低电平；在第二时段，第一电源信号VDD_O为低电平，第二电源信号为高电平。

在步骤S902，向每个移位寄存器单元提供时钟信号。例如可以如以上描述的采用两个互为反相的时钟信号CLK1和CLK2，分别提供给每一组中的两个移位寄存器单元。如图4至图6所示，可以向移位寄存器单元SR<n>、SR<n+2、SR<n+4>……的时钟信号端提供第一时钟信号CLK1，向移位寄存器单元SR<n+1>、SR<n+3>、SR<n+5>……的时钟信号端提供第二时钟信号CLK2，第一时钟信号CLK1和第二时钟信号CLK2可以如图8B所示是互为反相的。然而本领域技术人员应清楚，本公开的实施例不限于此，可以根据需要采用其他数目的时钟信号，例如4个6个等等，时钟信号的波形也可以根据需要来选择。

以上虽然以特定的顺序描述了方法的步骤，然而本领域技术人员应清楚，本公开的方法步骤的执行顺序不限于此，例如上述步骤S901和S902的执行顺序可以互换，也可以同时执行。

图10示出了根据本公开实施例的显示装置的示意方框图。如图10所示，显示装置1000可以包括根据本公开实施例的栅极驱动电路1001。栅极驱动电路1001可以由以上描述的栅极驱动电路来实现，例如栅极驱动电路400、500、600中的任何一个。根据本公开实施例的显示装置1000可以是电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

根据本公开的实施例，移位寄存器单元包括下拉控制电路和反馈电路中的至少一个，这使得移位寄存器单元具备了提供反馈信号和/或接收反馈信号并根据反馈信号来控制下拉节点的能力，这使得两级移位寄存器单元公用一个下拉控制电路来控制下拉节点成为可能，从而简化了电路结构。根据本公开的实施例，提供了包括这种移位寄存器单元的栅极驱动电路，通过在具有下拉控制电路的移位寄存器单元下级设置具有反馈电路的移位寄存器单元，并将具有下拉控制电路的移位寄存器单元的下拉节点与其上一级或下一级移位寄存器单元的下拉节点相连，使得具有下拉控制电路的移位寄存器单元能够控制两级移位寄存器单元的下拉节点，从而实现下拉控制电路和下拉节点的公用，相比于传统技术，不需要为每个移位寄存器单元的每个下拉节点提供单独的下拉控制电路，简化了栅极驱动电路结构。

根据本公开的实施例，移位寄存器单元可以包括下拉控制电路和反馈电路两者并具有两个下拉节点，这使得每个移位寄存器单元的下拉节点既能够被其他移位寄存器单元的下拉电路控制，也能够控制其他移位寄存器单元的下拉节点。根据本公开的实施例，提供了包括这种移位寄存器单元的栅极驱动电路，通过逐级反馈并将相邻两级移位移位寄存器单元下拉结点交叉相连，在实现下拉控制电路和下拉节点公用的同时，还可以通过切换下拉控制电路的电源信号来减少下拉控制电路中晶体管的正向导通时间，提高使用寿命，而且由于只需要一种类型的移位寄存器单元，更方便工业实现。

根据本公开的实施例，反馈电路可以直接将下拉节点的电平作为反馈信号输出，这使得可以获得相对简单的电路结构；反馈电路也可以包括反馈子电路、第一下拉子电路和第二下拉子电路，这使得反馈电路可以提供相对稳定的反馈信号。

根据本公开的实施例，移位寄存器单元基于上拉节点的电平产生的反馈信号可以被提供回到移位寄存器单元内部，这可以使上拉节点的电平更稳定，从而提供相对稳定的反馈信号。例如通过将反馈输出端连接到第二下拉子电路和第三下拉子电路之间，可以防止上拉节点通过第二下拉子电路漏电，从而起到稳定上拉节点的电平的作用；通过将反馈输出端进一步连接到输入电路和/或复位电路中，可以进一步稳定上拉节点的电平。

根据本公开的实施例，通过在布线方面在移位寄存器单元的上拉节点与反馈输出端之间设置连接部件，可以在需要时，例如反馈电路发生故障时，通过使连接部件处于连接状态来将移位寄存器单元的上拉节点和反馈输出端直接相连，从而避免由于反馈电路故障而导致栅极驱动电路不能正常工作，提高产品良率。

以上所述的具体实施例，对本公开实施例的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开实施例的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (20)

1.一种移位寄存器单元，包括：

输入电路，连接至所述移位寄存器单元的上拉节点，被配置成接收输入信号并将输入信号输出至所述上拉节点；

输出电路，连接至所述移位寄存器单元的信号输出端和上拉节点，被配置成接收时钟信号并在上拉节点的电平的控制下基于所述时钟信号在所述信号输出端提供输出信号；

下拉电路，连接至所述信号输出端以及所述移位寄存器单元的下拉节点，被配置成在所述下拉节点的电平的控制下下拉所述信号输出端的电平；以及

反馈电路和下拉控制电路中的至少一个，其中，

所述反馈电路连接至所述上拉节点，被配置成基于所述上拉节点的电平输出第一反馈信号；

所述下拉控制电路连接至所述上拉节点和所述下拉节点，被配置成接收第二反馈信号并在所述上拉节点的电平和所述第二反馈信号的控制下控制所述下拉节点的电平，

其中，所述第二反馈信号是由下一级移位寄存器单元的反馈电路输出的第一反馈信号。

2.根据权利要求1所述的移位寄存器单元，其中，所述下拉控制电路包括：

第一控制子电路，连接至所述上拉节点和所述下拉节点，被配置成在所述上拉节点的电平的控制下控制所述下拉节点的电平；以及

第二控制子电路，连接至所述第一控制子电路，具有用于接收第二反馈信号的反馈输入端，被配置成在反馈输入端接收第二反馈信号并根据所述第二反馈信号控制所述第一控制子电路的开启和关闭。

3.根据权利要求1所述的移位寄存器单元，其中，所述反馈电路包括：

反馈子电路，连接至所述上拉节点，具有用于输出第一反馈信号的反馈输出端，被配置成基于上拉节点的电平产生第一反馈信号并在反馈输出端输出所述第一反馈信号；

第一下拉子电路，连接到所述反馈子电路和下拉节点，被配置成在下拉节点的电平的控制下下拉反馈子电路产生的第一反馈信号；

第二下拉子电路，连接到上拉节点和下拉节点，被配置成在下拉节点的电平的控制下下拉所述上拉节点的电平。

4.根据权利要求3所述的移位寄存器单元，其中，所述反馈电路还包括：第三下拉子电路，所述第二下拉子电路经由所述第三下拉子电路连接到用于提供参考信号的参考信号端，所述第三下拉子电路与所述下拉节点相连，被配置成在所述下拉节点的电平的控制下下拉所述第三下拉子电路与所述第二下拉子电路之间的节点的电平；并且

所述反馈输出端连接至所述第三下拉子电路与所述第二下拉子电路之间的节点。

5.根据权利要求1至4中任一项所述的移位寄存器单元，其中，所述移位寄存器单元包括反馈电路和下拉控制电路之一，并且所述下拉节点包括第一下拉节点。

6.根据权利要求1至4中任一项所述的移位寄存器单元，其中，

所述移位寄存器单元包括反馈电路和下拉控制电路；

所述下拉节点包括第一下拉节点和第二下拉节点；

所述下拉电路连接至信号输出端、第一下拉节点和第二下拉节点，被配置成在第一下拉节点和第二下拉节点的电平的控制下下拉所述信号输出端的电平；并且

所述下拉控制电路连接至所述上拉节点和第一下拉节点，被配置成接收第二反馈信号并在所述上拉节点的电平和第二反馈信号的控制下控制所述第一下拉节点的电平。

7.根据权利要求6所述的移位寄存器单元，其中，在所述下拉控制电路包括第一控制子电路和第二控制子电路的情况下，

所述第一控制子电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管和电容器，其中，

所述第一晶体管的栅极连接到用于提供电源信号的电源信号端，第一极与栅极相连，第二极连接到所述第二晶体管的栅极；

所述第二晶体管的栅极连接到所述第一晶体管的第二极，第一极连接到所述电源信号端，第二极连接到所述第一下拉节点；

所述第三晶体管的栅极连接到所述上拉节点，第一极连接到所述第二晶体管的第二极，第二极连接到用于提供参考信号的参考信号端；

所述第四晶体管的栅极连接到所述上拉节点，第一极连接到所述第一晶体管的第二极，第二极连接到所述参考信号端；并且

所述电容器连接在第二晶体管的栅极和第二极之间，并且

所述第二控制子电路包括第五晶体管，所述第五晶体管的栅极连接到反馈输入端，第一极连接到所述第一晶体管的第二极，第二极连接到所述参考信号端。

8.根据权利要求6所述的移位寄存器单元，其中，在所述反馈电路包括反馈子电路、第一下拉子电路和第二下拉子电路的情况下，

所述反馈子电路包括第六晶体管和第七晶体管，所述第六晶体管的栅极连接到所述上拉节点，第一极连接到用于提供电源信号的电源信号端，第二极连接到第七晶体管的栅极，所述第七晶体管的栅极与第一极相连，第二极连接到反馈输出端；

所述第一下拉子电路包括第八晶体管和第十一晶体管，所述第八晶体管的栅极连接到所述第一下拉节点，第一极连接到所述第六晶体管的第二极，第二极连接到用于提供参考信号的参考信号端，所述第十一晶体管的栅极连接到所述第二下拉节点，第一极连接到所述第六晶体管的第二极，第二极连接到所述参考信号端；

所述第二下拉子电路包括第九晶体管和第十二晶体管，所述第九晶体管的栅极连接到所述第一下拉节点，第一极连接到所述上拉节点，第二极连接到所述参考信号端，所述第十二晶体管的栅极连接到所述第二下拉节点，第一极连接到所述上拉节点，第二极连接到所述参考信号端。

9.根据权利要求8所述的移位寄存器单元，其中，在所述反馈电路还包括第三下拉子电路的情况下，所述第三下拉子电路包括第十晶体管和第十三晶体管，其中，

所述第十晶体管的栅极连接到所述第一下拉节点，第一极连接到所述第九晶体管的第二极和反馈输出端，第二极连接到参考信号端；

所述第十三晶体管的栅极连接到所述第二下拉节点，第一极连接所述第十二晶体管的第二极和反馈输出端，第二极连接到参考信号端。

10.根据权利要求4所述的移位寄存器单元，其中，所述输入电路包括第十四晶体管和第十五晶体管，所述第十四晶体管的栅极和第一极连接到用于提供输入信号的信号输入端，第二极连接到所述第十五晶体管的第一极；所述第十五晶体管的栅极连接到第十四晶体管的栅极，第一极连接到第十四晶体管的第二极，第二极连接到所述上拉节点；并且

所述反馈输出端连接至所述第十四晶体管的第二极和第十五晶体管的第一极。

11.根据权利要求4所述的移位寄存器单元，还包括：复位电路，所述复位电路包括第十六晶体管和第十七晶体管，其中，

所述第十六晶体管的栅极连接到用于提供复位信号的复位信号端，第一极连接到所述上拉节点，第二极连接到所述第十七晶体管的第一极；

所述第十七晶体管的栅极连接到所述复位信号端，第一极连接到所述第十六晶体管的第二极，第二极连接到所述参考信号端；并且

所述反馈输出端连接至所述第十六晶体管的第二极和第十七晶体管的第一极。

12.一种栅极驱动电路，包括N级级联的如权利要求1至11中任一项所述的移位寄存器单元，其中，

第n级移位寄存器单元接收第n-1级移位寄存器单元的输出信号作为输入信号，并且接收第n+2级移位寄存器单元的输出信号作为复位信号，其中n和N是整数，N≥4，并且2≤n＜N-2；

每个具有下拉控制电路的移位寄存器单元的下一级移位寄存器单元具有反馈电路，并且具有下拉控制电路的移位寄存器单元接收其下一级移位寄存器单元的反馈电路输出的第一反馈信号作为第二反馈信号；并且

具有下拉控制电路的移位寄存器单元的下拉节点与其上一级或下一级移位寄存器单元的下拉节点相连形成移位寄存器单元组。

13.根据权利要求12所述的栅极驱动电路，其中，

所述下拉节点包括第一节点；并且

移位寄存器单元组中的一个移位寄存器单元包括下拉控制电路，另一个移位寄存器单元包括反馈电路。

14.根据权利要求12所述的栅极驱动电路，其中，

所述下拉节点包括第一节点和第二节点；

移位寄存器单元组中的每个移位寄存器单元包括下拉控制电路和反馈电路；并且

移位寄存器单元组中的一个移位寄存器单元的第一下拉节点连接到另一个位寄存器单元的第二下拉节点，所述一个移位寄存器单元的第二下拉节点连接到所述另一个位寄存器单元的第一下拉节点。

15.根据权利要求14所述的栅极驱动电路，其中，移位寄存器单元组中一个移位寄存器单元的下拉控制电路被配置成由第一电源信号供电，另一个移位寄存器单元的下拉控制电路被配置成由与第一电源信号反相的第二电源信号供电。

16.根据权利要求12所述的栅极驱动电路，其中，具有反馈电路的移位寄存器单元具有用于输出第一反馈信号的反馈输出端，所述栅极驱动电路还包括：连接部件，设置在移位寄存器单元的反馈输出端与上拉节点之间，所述连接部件被配置为在第一状态下将所述反馈输出端与上拉节点相连，在第二状态下将所述反馈输出端与上拉节点断开。

17.根据权利要求16所述的栅极驱动电路，其中，所述连接部件包括可激光击穿连接的焊盘。

18.一种显示装置，包括如权利要求12至17中任一项所述的栅极驱动电路。

19.一种根据权利要求12至17中任一项所述的栅极驱动电路的驱动方法，包括：为栅极驱动电路中的移位寄存器单元的下拉控制电路和/或反馈电路供电，并且向所述寄存器单元提供时钟信号。

20.根据权利要求19所述的驱动方法，其中，在所述下拉节点包括第一节点和第二节点并且移位寄存器单元组中的每个移位寄存器单元包括下拉控制电路和反馈电路的情况下，为移位寄存器单元的下拉控制电路供电包括：

向移位寄存器单元组中的一个移位寄存器单元的下拉控制电路提供第一电源信号，向另一个移位寄存器单元的下拉控制电路提供第二电源信号，其中，

在第一时段，第一电源信号为第一电平，第二电源信号为第二电平；

在第二时段，第一电源信号为第二电平，第二电源信号为第一电平。

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