CN210865579U - 移位寄存器电路、栅极驱动电路及显示装置 - Google Patents

移位寄存器电路、栅极驱动电路及显示装置 Download PDF

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Abstract

本公开实施例提供一种移位寄存器电路、栅极驱动电路及显示装置，涉及显示技术领域，可避免显示不良。一种移位寄存器电路包括第一下拉控制子电路和第一降噪子电路；第一下拉控制子电路包括第一晶体管和第二晶体管，第二晶体管的沟道的宽长比与第一晶体管的沟道的宽长比之比大于5:1；第一下拉控制子电路响应于第一电压信号端处接收的第一电压信号，将第一电压信号通过第一晶体管传输至第一下拉节点；及，在上拉节点的电压的控制下，将在第二电压信号端处接收的第二电压信号通过第二晶体管传输至第一下拉节点；所述第一降噪子电路在第一下拉节点的电压的控制下，将第二电压信号传输至上拉节点。

Description

移位寄存器电路、栅极驱动电路及显示装置
技术领域
本公开涉及显示技术领域，尤其涉及一种移位寄存器电路、栅极驱动电路及显示装置。
背景技术
GOA(Gate Driver on Array，阵列基板行驱动)是一种将栅极驱动电路集成于阵列基板上的技术。
实用新型内容
本公开的实施例提供一种移位寄存器电路、栅极驱动电路及显示装置，可避免显示不良。
为达到上述目的，本公开的实施例采用如下技术方案：
一方面，提供一种移位寄存器电路。所述移位寄存器电路包括第一下拉控制子电路和第一降噪子电路。所述第一下拉控制子电路包括第一晶体管和第二晶体管。所述第一晶体管与第一电压信号端和第一下拉节点耦接，所述第二晶体管与上拉节点、第二电压信号端和所述第一下拉节点耦接；所述第二晶体管的沟道的宽长比与所述第一晶体管的沟道的宽长比之比大于5:1。所述第一下拉控制子电路被配置为，响应于在所述第一电压信号端处接收的第一电压信号，将所述第一电压信号通过所述第一晶体管传输至所述第一下拉节点；及，在所述上拉节点的电压的控制下，将在所述第二电压信号端处接收的第二电压信号通过所述第二晶体管传输至所述第一下拉节点。所述第一降噪子电路与所述第一下拉节点、所述第二电压信号端和所述上拉节点耦接；所述第一降噪子电路被配置为，在所述第一下拉节点的电压的控制下，将所述第二电压信号传输至所述上拉节点。
在一些实施例中，所述第二晶体管的沟道的宽长比与所述第一晶体管的沟道的宽长比之比大于或等于8:1。
在一些实施例中，所述第二晶体管的沟道的宽长比与所述第一晶体管的沟道的宽长比之比小于或等于10:1。
在一些实施例中，所述第一晶体管的沟道的宽度为50μm～200μm，长度为3μm～5μm。
在一些实施例中，所述第二晶体管的沟道的宽度为400μm～1500μm，长度为3μm～5μm。
在一些实施例中，所述第一晶体管的控制极与第一下拉控制节点耦接，所述第一晶体管的第一极与所述第一电压信号端耦接，所述第一晶体管的第二极与所述第一下拉节点耦接；所述第二晶体管的控制极与所述上拉节点耦接，所述第二晶体管的第一极与所述第二电压信号端耦接，所述第二晶体管的第二极与所述第一下拉节点耦接。
所述第一下拉控制子电路还包括第三晶体管和第四晶体管。所述第三晶体管的控制极和第一极与所述第一电压信号端耦接，所述第三晶体管的第二极与所述第一下拉控制节点耦接。所述第四晶体管的控制极与所述上拉节点耦接，所述第四晶体管的第一极与所述第二电压信号端耦接，所述第四晶体管的第二极与所述第一下拉控制节点耦接。
在一些实施例中，所述第一降噪子电路包括第五晶体管。所述第五晶体管的控制极与所述第一下拉节点耦接，所述第五晶体管的第一极与所述第二电压信号端耦接，所述第五晶体管的第二极与所述上拉节点耦接。
在一些实施例中，所述移位寄存器电路还包括：第一信号输出子电路、信号输入子电路、第二降噪子电路和第三降噪子电路。所述第一信号输出子电路与所述上拉节点、时钟信号端和第一信号输出端耦接；所述第一信号输出子电路被配置为，在所述上拉节点的电压的控制下，将在所述时钟信号端处接收的时钟信号传输至所述第一信号输出端。所述信号输入子电路与所述上拉节点和信号输入端耦接；所述信号输入子电路被配置为，响应于在所述信号输入端处接收的输入信号，将所述输入信号传输至所述上拉节点。所述第二降噪子电路与所述上拉节点、复位信号端和所述第二电压信号端耦接；所述第二降噪子电路被配置为，响应于在所述复位信号端处接收的复位信号，将在所述第二电压信号端处接收的第二电压信号传输至所述上拉节点。所述第三降噪子电路，与所述第一下拉节点、第三电压信号端和所述第一信号输出端耦接；所述第三降噪子电路被配置为，在所述第一下拉节点的电压的控制下，将在所述第三电压信号端处接收的第三电压信号传输至所述第一信号输出端。
在一些实施例中，所述第一信号输出子电路包括：第六晶体管和存储电容。所述第六晶体管的控制极与所述上拉节点耦接，所述第六晶体管的第一极与所述时钟信号端耦接，所述第六晶体管的第二极与所述第一信号输出端耦接；所述存储电容的第一极与所述上拉节点耦接，所述存储电容的第二极与所述第一信号输出端耦接。所述信号输入子电路包括第七晶体管，所述第七晶体管的控制极和第一极与所述信号输入端耦接，所述第七晶体管的第二极与所述上拉节点耦接。所述第二降噪子电路包括：第八晶体管，所述第八晶体管的控制极与所述复位信号端耦接，所述第八晶体管的第一极与所述第二电压信号端耦接，所述第八晶体管的第二极与所述上拉节点耦接。所述第三降噪子电路包括：第九晶体管，所述第九晶体管的控制极与所述第一下拉节点耦接，所述第九晶体管的第一极与所述第三电压信号端耦接，所述第九晶体管的第二极与所述第一信号输出端耦接。
在一些实施例中，所述移位寄存器电路还包括：第二信号输出子电路和第四降噪子电路。所述第二信号输出子电路与所述上拉节点、所述时钟信号端和第二信号输出端耦接；所述第二信号输出子电路被配置为，在所述上拉节点的电压的控制下，将在所述时钟信号端处接收的时钟信号传输至所述第二信号输出端。所述第四降噪子电路与所述第一下拉节点、所述第二信号输出端和第二电压信号端耦接；所述第四降噪子电路被配置为，在所述第一下拉节点的电压的控制下，将在所述第二电压信号端处接收的第二电压信号传输至所述第二信号输出端。
在一些实施例中，所述第二信号输出子电路包括：第十晶体管，所述第十晶体管的控制极与所述上拉节点耦接，所述第十晶体管的第一极与所述时钟信号端耦接，所述第十晶体管的第二极与所述第二信号输出端耦接。所述第四降噪子电路包括：第十一晶体管，所述第十一晶体管的控制极与所述第一下拉节点耦接，所述第十一晶体管的第一极与所述第二电压信号端耦接，所述第十一晶体管的第二极与所述第二信号输出端耦接。
在一些实施例中，所述移位寄存器电路还包括：第二下拉控制子电路和第五降噪子电路。所述第二下拉控制子电路包括第十二晶体管和第十三晶体管；所述第十二晶体管与第四电压信号端和第二下拉节点耦接，所述第十三晶体管与所述上拉节点、所述第二电压信号端和所述第二下拉节点耦接；所述第十二晶体管的沟道的宽长比与所述第一晶体管的沟道的宽长比相等，所述第十三晶体管的沟道的宽长比与所述第二晶体管的沟道的宽长比相等。所述第二下拉控制子电路被配置为，响应于在所述第四电压信号端处接收的第四电压信号，将所述第四电压信号通过所述第十二晶体管传输至所述第二下拉节点；及，在所述上拉节点的电压的控制下，将在所述第二电压信号端处接收的第二电压信号通过所述第十三晶体管传输至所述第二下拉节点。
所述第五降噪子电路与所述第二下拉节点、所述上拉节点和所述第二电压信号端耦接；所述第五降噪子电路被配置为，在所述第二下拉节点的电压的控制下，将所述第二电压信号传输至所述上拉节点。
在一些实施例中，所述第十二晶体管的控制极与第二下拉控制节点耦接，所述第十二晶体管的第一极与所述第四电压信号端耦接，所述第十二晶体管的第二极与所述第二下拉节点耦接。所述第十三晶体管的控制极与所述上拉节点耦接，所述第十三晶体管的第一极与所述第二电压信号端耦接，所述第十三晶体管的第二极与所述第二下拉节点耦接。
所述第二下拉控制子电路还包括：第十四晶体管和第十五晶体管，所述第十四晶体管的控制极和第一极与所述第四电压信号端耦接，所述第十四晶体管的第二极与所述第二下拉控制节点耦接。所述第十五晶体管的控制极与所述上拉节点耦接，所述第十五晶体管的第一极与所述第二电压信号端耦接，所述第十五晶体管的第二极与所述第二下拉控制节点耦接。
在一些实施例中，所述第五降噪子电路包括：第十六晶体管，所述第十六晶体管的控制极与所述第二下拉节点耦接，所述第十六晶体管的第一极与所述第二电压信号端耦接，所述第十六晶体管的第二极与所述上拉节点耦接。
在一些实施例中，在所述移位寄存器电路包括第一信号输出子电路的情况下，所述移位寄存器电路还包括：第六降噪子电路。所述第六降噪子电路与所述第二下拉节点、所述第三电压信号端和第一信号输出端耦接；所述第六降噪子电路被配置为，在所述第二下拉节点的电压的控制下，将在所述第三电压信号端处接收的第三电压信号传输至所述第一信号输出端。
在所述移位寄存器电路包括第二信号输出子电路的情况下，所述移位寄存器电路还包括：第七降噪子电路。所述第七降噪子电路与所述第二下拉节点、第二电压信号端和第二信号输出端耦接；所述第七降噪子电路被配置为，在所述第二下拉节点的电压的控制下，将在所述第二电压信号端处接收的第二电压信号传输至所述第二信号输出端。
在一些实施例中，所述第六降噪子电路包括：第十七晶体管，所述第十七晶体管的控制极与所述第二下拉节点耦接，所述第十七晶体管的第一极与所述第三电压信号端耦接，所述第十七晶体管的第二极与所述第一信号输出端耦接。所述第七降噪子电路包括：第十八晶体管，所述第十八晶体管的控制极与所述第二下拉节点耦接，所述第十八晶体管的第一极与所述第二电压信号端耦接，所述第十八晶体管的第二极与所述第二信号输出端耦接。
在一些实施例中，所述移位寄存器电路还包括：第八降噪子电路。所述第八降噪子电路与初始信号端、所述上拉节点和所述第二电压信号端耦接；所述第八降噪子电路被配置为，响应于在所述初始信号端处接收的初始信号，将在所述第二电压信号端处接收的第二电压信号传输至所述上拉节点。
在一些实施例中，所述第八降噪子电路包括：第十九晶体管。所述第十九晶体管的控制极与所述初始信号端耦接，所述第十九晶体管的第一极与所述第二电压信号端耦接，所述第十九晶体管的第二极与所述上拉节点耦接。
另一方面，提供一种栅极驱动电路。所述栅极驱动电路包括：多个级联的如上述任一实施例所述的移位寄存器电路。所述移位寄存器电路的第一信号输出端与栅线耦接。除第一级移位寄存器电路外，其余每个移位寄存器电路的第二信号输出端与其下一级移位寄存器电路的信号输入端耦接；除最后一级移位寄存器电路外，其余每个移位寄存器电路的第二信号输出端与其上一级移位寄存器电路的复位信号端耦接。
又一方面，提供一种显示装置，所述显示装置包括如上述实施例所述的栅极驱动电路。
本公开实施例提供一种移位寄存器电路、栅极驱动电路及显示装置，包括第一下拉控制子电路和第一降噪子电路，第一下拉控制子电路包括第一晶体管和第二晶体管，第二晶体管的沟道的宽长比与第一晶体管的沟道的宽长比之比大于5:1，在上拉节点进行充电的情况下，通过第二晶体管将在第二电压信号端处接收的第二电压信号传输至第一下拉节点，使得第一下拉节点的电位可以保持低电平电位，第一降噪子电路不开启，不会将第二电压信号传输至上拉节点，避免第一降噪子电路的漏电影响上拉节点的电位，使得上拉节点可以保持较高电位，从而保证移位寄存器电路的正常输出，避免显示不良。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为根据一些实施例的移位寄存器电路的一种结构图；
图2为根据一些实施例的移位寄存器电路的另一种结构图；
图3为根据一些实施例的移位寄存器电路中上拉节点和第一信号输出端的波形图；
图4为根据一些实施例的移位寄存器电路中第一晶体管和第二晶体管的一种对比结构图；
图5为根据一些实施例的移位寄存器电路中第一晶体管和第二晶体管的另一种对比结构图；
图6为根据一些实施例的移位寄存器电路的又一种结构图；
图7为根据一些实施例的移位寄存器电路的又一种结构图；
图8为根据一些实施例的移位寄存器电路的又一种结构图；
图9为根据一些实施例的移位寄存器电路的又一种结构图；
图10为根据一些实施例的移位寄存器电路的一种时序控制图；
图11为根据一些实施例的阵列基板的一种结构图；
图12为根据一些实施例的栅极驱动电路的一种结构图；
图13为根据一些实施例的栅极驱动电路的另一种结构图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
在相关技术中，移位寄存器电路的各个晶体管之间具有一定的比例关系，移位寄存器电路的信号输入端处接收输入信号，使得移位寄存器电路开始工作并正常输出。如果信号输入端处接收输入信号的电压超出一定的范围，或者，在生产移位寄存器电路的过程中出现工艺波动影响晶体管的结构，导致晶体管的漏电流较大，那么，移位寄存器电路的正常输出会受到影响，导致显示装置的显示效果下降，出现水平黑线不良。
本公开一些实施例提供一种移位寄存器电路RS，如图1所示，该移位寄存器电路RS包括：第一下拉控制子电路101和第一降噪子电路102。
如图2所示，第一下拉控制子电路101包括：第一晶体管M1和第二晶体管M2。第一晶体管M1与第一电压信号端V1和第一下拉节点PD1耦接。第二晶体管M2与上拉节点PU、第二电压信号端V2和第一下拉节点PD1耦接。
其中，第二晶体管M2的沟道的宽长比与第一晶体管M1的沟道的宽长比之比大于5:1。
如图1所示，第一降噪子电路102与第一下拉节点PD1、第二电压信号端V2和上拉节点PU耦接。
第一下拉控制子电路101被配置为响应于在第一电压信号端V1处接收的第一电压信号，将第一电压信号通过第一晶体管M1传输至第一下拉节点PD1，及，在上拉节点PU的电压的控制下，将在第二电压信号端V2处接收的第二电压信号通过第二晶体管M2传输至第一下拉节点PD1。
第一降噪子电路102被配置为在第一下拉节点PD1的电压的控制下，将第二电压信号传输至上拉节点PU。
在一些实施例中，第一电压信号端V1被配置为在第一下拉控制子电路101的工作时段传输直流高电平信号(例如高于或等于时钟信号的高电平部分)，这里将该直流高电平信号称为第一电压信号。
第二电压信号端V2被配置为传输直流低电平信号(例如低于或等于时钟信号的低电平部分)，这里将该直流低电平信号称为第二电压信号。示例性地，第二电压信号的电压的幅值范围小于或等于-8V。
需要说明的是，在本公开实施例中，晶体管包括有源层、源极和漏极，在外加电压的作用下，晶体管的源极和漏极之间的有源层中能够形成导电沟道，该导电沟道称为沟道。本公开实施例中，晶体管的沟道的长度是指，源极与漏极之间的间距L；晶体管的沟道的宽度是指，沿垂直于源极与漏极之间的连线的方向，源极和漏极的宽度W；因此晶体管的沟道的宽长比是指L与W的比值。
在本公开实施例中，由于第二晶体管M2的沟道的宽长比与第一晶体管M1的沟道的宽长比之比大于5:1，第二晶体管M2的驱动能力大于第一晶体管M1的驱动能力，因此，在上拉节点PU进行充电的情况下，通过第二晶体管M2将在第二电压信号端V2处接收的第二电压信号传输至第一下拉节点PD1，使得第一下拉节点PD1的电位可以保持低电平电位，此时，第一降噪子电路102不开启，不会将第二电压信号传输至上拉节点PU，避免第一降噪子电路102的漏电影响上拉节点PU的电位，使得上拉节点PU可以保持较高电位，从而保证移位寄存器电路RS的正常输出。
例如，如图3所示，第二晶体管M2的沟道的宽长比(A2)与第一晶体管M1的沟道的宽长比(A1)之比大于5:1，相比于第二晶体管M2的沟道的宽长比(A2)与第一晶体管M1的沟道的宽长比(A1)之比小于或等于5:1，上拉节点PU的电位可以保持较高电位，缩短使得移位寄存器电路RS的第一信号输出端OUT1的下降沿时间，避免移位寄存器电路RS的第一信号输出端OUT1的下降沿时间延长而引起显示不良。
因此，本公开的实施例提供的移位寄存器电路RS，包括第一下拉控制子电路101和第一降噪子电路102，第一下拉控制子电路101包括第一晶体管M1和第二晶体管M2，第二晶体管M2的沟道的宽长比与第一晶体管M1的沟道的宽长比之比大于5:1，在上拉节点PU进行充电的情况下，通过第二晶体管M2将在第二电压信号端V2处接收的第二电压信号传输至第一下拉节点PD1，使得第一下拉节点PD1的电位可以保持低电平电位，第一降噪子电路102不开启，不会将第二电压信号传输至上拉节点PU，避免第一降噪子电路102的漏电影响上拉节点PU的电位，使得上拉节点PU可以保持较高电位，从而保证移位寄存器电路RS的正常输出，避免显示不良。
在一些实施例中，第二晶体管M2的沟道的宽长比与第一晶体管M1的沟道的宽长比之比大于或等于8:1。在此情况下，第二晶体管M2的驱动能力相比于第一晶体管M1的驱动能力可以得到进一步提升，使得在移位寄存器电路RS的有效输出过程中，上拉节点PD的电位可以保持在高电平，从而保证移位寄存器电路RS正常的输出。
在一些实施例中，第二晶体管M2的沟道的宽长比与第一晶体管M1的沟道的宽长比之比小于或等于10:1。在此情况下，第一晶体管M1的驱动能力与第二晶体管M2的驱动能力相差不会过大，通过第一晶体管M1将第一电压信号传输至第一下拉节点PD1，可以有效地对第一下拉节点PD1充电，从而提高对移位寄存器电路RS降噪效果，避免长期信赖性风险。
在一些实施例中，第一晶体管M1的沟道的宽度为50μm～200μm，长度为3μm～5μm。例如，第一晶体管M1的沟道的宽度可以为62.5μm、100μm或者125μm。例如，第一晶体管M1的沟道的长度可以为3.5μm、4μm或者5μm。
在一些实施例中，第二晶体管M2的沟道的宽度为400μm～1500μm，长度为3μm～5μm。例如，第二晶体管M2的沟道的宽度可以为500μm、625μm或者800μm。例如，第二晶体管M2的沟道的长度可以为3μm、4.5μm或者5μm。
需要说明的是，在调节移位寄存器电路RS中的各晶体管的沟道的宽长比之间的比例关系的过程中，可以在保持晶体管的沟道的长度不变的情况下，通过改变晶体管的沟道的宽度的大小，以改变晶体管的宽长比的大小；或者，可以在保持晶体管的沟道的宽度不变的情况下，通过改变晶体管的沟道的长度的大小，以改变晶体管的宽长比的大小；或者，可以通过调节晶体管的沟道的长度和宽度，以改变晶体管的宽长比的大小，在此不做限定。
示例性地，在一些显示产品中，第二晶体管M2的沟道的宽长比保持不变，第一晶体管M1的沟道的长度保持不变，通过改变第一晶体管M1的沟道的宽度，以改变第二晶体管M2的沟道的宽长比与第一晶体管M1的沟道的宽长比之比的大小。如图4所示，第一晶体管M1包括第一有源层Act1、第一源极S1和第一漏极D1，第二晶体管M2包括第二有源层Act2、第二源极S2和第二漏极D2，其中，图4中的(a)部分和(b)部分中第二晶体管M2的沟道的长度为5μm，宽度为500μm，图4中的(a)部分和(b)部分中第一晶体管M1的沟道的长度为5μm，宽度由100μm(图4中的(a)部分)减小至62.5μm(图4中的(b)部分)，使得第二晶体管M2的沟道的宽长比(A2)与第一晶体管M1的沟道的宽长比(A1)之比由5:1增加至8:1，实际测试产品的不良率由62.5％降低到4.7％。
示例性地，在另一些显示产品中，第二晶体管M2的沟道的长度和第一晶体管M1的沟道的长度保持不变，通过改变第一晶体管M1的沟道的宽度，改变第二晶体管M2的沟道的宽度，以改变第二晶体管M2的沟道的宽长比(A2)与第一晶体管M1的沟道的宽长比(A1)之比的大小。如图5所示，第一晶体管M1包括第一有源层Act1、第一源极S1和第一漏极D1，第二晶体管M2包括第二有源层Act2、第二源极S2和第二漏极D2，其中，图5中的(a)部分和(b)部分中第二晶体管M2的沟道的长度为5μm，而宽度由625μm(图5中的(a)部分)增加至800μm(图5中的(b)部分)，第一晶体管M1的沟道的长度为5μm，宽度由125μm(图5中的(a)部分)减小至100μm(图5中的(b)部分)，使得第二晶体管M2的沟道的宽长比(A2)与第一晶体管M1的沟道的宽长比(A1)之比由5:1增加至8:1，实际测试产品的不良率由26.6％降低到4.6％。
因此，第二晶体管M2的沟道的宽长比与第一晶体管M1的沟道的宽长比之比大于5:1，可以降低显示产品的不良率，避免出现水平黑线等显示问题。
在一些实施例中，如图2所示，第一晶体管M1的控制极与第一下拉控制节点PD_CN1耦接，第一晶体管M1的第一极与第一电压信号端V1耦接，第一晶体管M1的第二极与第一下拉节点PD1耦接。
第二晶体管M2的控制极与上拉节点PU耦接，第二晶体管M2的第一极与第二电压信号端V2耦接，第二晶体管M2的第二极与第一下拉节点PD1耦接。
在一些实施例中，如图2所示，第一下拉控制子电路101还包括：第三晶体管M3和第四晶体管M4。
其中，第三晶体管M3的控制极和第一极与第一电压信号端V1耦接，第三晶体管M3的第二极与第一下拉控制节点PD_CN1耦接。
第四晶体管M4的控制极与上拉节点PU耦接，第四晶体管M4的第一极与第二电压信号端V2耦接，第四晶体管M4的第二极与第一下拉控制节点PD_CN1耦接。
其中，第四晶体管M4的沟道的宽长比大于第三晶体管M3的沟道的宽长比。因此，第四晶体管M4的驱动能力大于第三晶体管M3，在此情况下，当第四晶体管M4和第三晶体管M3导通时，第四晶体管M4将第二电压信号传输至第一下拉控制节点PD_CN1，使得第一下拉控制节点PD_CN1保持第二电压信号的电位。
在一些实施例中，如图2所示，第一降噪子电路102包括：第五晶体管M5。
其中，第五晶体管M5的控制极与第一下拉节点PD1耦接，第五晶体管M5的第一极与第二电压信号端V2耦接，第五晶体管M5的第二极与上拉节点PU耦接。
在一些实施例中，如图1所示，移位寄存器电路RS还包括：第一信号输出子电路103、信号输入子电路104、第二降噪子电路105和第三降噪子电路106。
其中，第一信号输出子电路103与上拉节点PU、时钟信号端CLK和第一信号输出端OUT1耦接。
信号输入子电路104与上拉节点PU和信号输入端IN耦接。
第二降噪子电路105与上拉节点PU、复位信号端RST和第二电压信号端V2耦接。
第三降噪子电路106与第一下拉节点PD1、第三电压信号端V3和第一信号输出端OUT1耦接。
在此基础上，第一信号输出子电路103被配置为在上拉节点PU的电压的控制下，将在时钟信号端CLK处接收的时钟信号传输至第一信号输出端OUT1。
信号输入子电路104被配置为响应于在信号输入端IN处接收的输入信号，将输入信号传输至上拉节点PU。
第二降噪子电路105被配置为响应于在复位信号端RST处接收的复位信号，将在第二电压信号端V2处接收的第二电压信号传输至上拉节点PU。
第三降噪子电路106被配置为在第一下拉节点PD1的电压的控制下，将在第三电压信号端V3处接收的第三电压信号传输至第一信号输出端OUT1。
需要说明的是，第三电压信号端V3被配置为传输直流低电平信号(例如低于或等于时钟信号的低电平部分)，这里将该直流低电平信号称为第三电压信号。
其中，第二电压信号的电位可以低于第三电压信号的电位，或者，第二电压信号的电位等于第三电压信号的电位。
示例性地，如图2所示，第一信号输出子电路103包括：第六晶体管M6和存储电容C。
其中，第六晶体管M6的控制极与上拉节点PU耦接，第六晶体管M6的第一极与时钟信号端CLK耦接，第六晶体管M6的第二极与第一信号输出端OUT1耦接。
存储电容C的第一极与上拉节点PU耦接，存储电容C的第二极与第一信号输出端OUT1耦接。
示例性地，如图2所示，信号输入子电路104包括第七晶体管M7。
其中，第七晶体管M7的控制极和第一极与信号输入端IN耦接，第七晶体管M7的第二极与上拉节点PU耦接。
示例性地，如图2所示，第二降噪子电路105包括第八晶体管M8。
其中，第八晶体管M8的控制极与复位信号端RST耦接，第八晶体管M8的第一极与第二电压信号端V2耦接，第八晶体管M8的第二极与上拉节点PU耦接。
示例性地，如图2所示，第三降噪子电路106包括第九晶体管M9。
其中，第九晶体管M9的控制极与第一下拉节点PD1耦接，第九晶体管M9的第一极与第三电压信号端V3耦接，第九晶体管M9的第二极与第一信号输出端OUT1耦接。
在一些实施例中，如图6所示，移位寄存器电路RS还包括：第二信号输出子电路107和第四降噪子电路108。
第二信号输出子电路107与上拉节点PU、时钟信号端CLK和第二信号输出端OUT2耦接。
第四降噪子电路108与第一下拉节点PD1、第二信号输出端OUT2和第二电压信号端V2耦接。
其中，第二信号输出子电路107被配置为在上拉节点PU的电压的控制下，将在时钟信号端CLK处接收的时钟信号传输至第二信号输出端OUT2。
第四降噪子电路108被配置为在第一下拉节点PD1的电压的控制下，将在第二电压信号端V2处接收的第二电压信号传输至第二信号输出端OUT2。
需要说明的是，在移位寄存器电路RS包括第一信号输出子电路103和第二信号输出子电路107的情况下，第一信号输出子电路103将时钟信号传输至第一信号输出端OUT1，作为栅极驱动信号，第二信号输出子电路107将时钟信号传输至第二信号输出端OUT2，作为级联驱动信号。
示例性地，如图7所示，第二信号输出子电路107包括第十晶体管M10。
其中，第十晶体管M10的控制极与上拉节点PU耦接，第十晶体管M10的第一极与时钟信号端CLK耦接，第十晶体管M10的第二极与第二信号输出端OUT2耦接。
示例性地，如图7所示，第四降噪子电路108包括第十一晶体管M11。
其中，第十一晶体管M11的控制极与第一下拉节点PD1耦接，第十一晶体管M11的第一极与第二电压信号端V2耦接，第十一晶体管M11的第二极与第二信号输出端OUT2耦接。
在一些实施例中，如图8和图9所示，移位寄存器电路RS还包括：第二下拉控制子电路109和第五降噪子电路110。
第二下拉控制子电路109包括第十二晶体管M12和第十三晶体管M13。第十二晶体管M12与第四电压信号端V4和第二下拉节点PD2耦接，第十三晶体管M13与上拉节点PU、第二电压信号端V2和第二下拉节点PD2耦接。
第十二晶体管M12的沟道的宽长比与第一晶体管M1的沟道的宽长比相等，第十三晶体管M13的沟道的宽长比与第二晶体管M2的沟道的宽长比相等。
第五降噪子电路110与第二下拉节点PD2、上拉节点PU和第二电压信号端V2耦接。
其中，第二下拉控制子电路109被配置为响应于在第四电压信号端V4处接收的第四电压信号，将第四电压信号通过第十二晶体管M12传输至第二下拉节点PD2，及，在上拉节点PU的电压的控制下，将在第二电压信号端V2处接收的第二电压信号通过第十三晶体管M13传输至第二下拉节点PD2。
第五降噪子电路110被配置为在第二下拉节点PD2的电压的控制下，将第二电压信号传输至上拉节点PU。
其中，第四电压信号端V4被配置为在第二下拉控制子电路109的工作时段传输直流高电平信号(例如高于或等于时钟信号的高电平部分)，这里将该直流高电平信号称为第四电压信号。
在一些实施例中，第一电压信号和第四电压信号可以互为反转信号。第一下拉控制子电路101和第二下拉控制子电路109交替工作。在此情况下，避免了第一下拉控制子电路101或者第二下拉控制子电路109持续工作，从而可以缩短第一下拉控制子电路101或者第二下拉控制子电路109的工作时长，延长移位寄存器电路RS的使用寿命。
需要说明的是，本公开对第一下拉控制子电路101和第二下拉控制子电路109交替工作的周期不做限定，可以根据实际需要进行设定。
在一些实施例中，第十二晶体管M12的沟道的宽长比与第十三晶体管M13的沟道的宽长比之比，等于第一晶体管M1的沟道的宽长比与第二晶体管M2的沟道的宽长比之比。
在一些实施例中，第十三晶体管M13的沟道的宽长比与第十二晶体管M12的沟道的宽长比大于5:1。第十三晶体管M13的驱动能力大于第十二晶体管M12的驱动能力，因此，在上拉节点PU进行充电的情况下，通过第十三晶体管M13将在第二电压信号端V2处接收的第二电压信号传输至第二下拉节点PD2，使得第二下拉节点PD2的电位可以保持低电平电位，此时，第五降噪子电路110不开启，不会将第二电压信号传输至上拉节点PU，避免第五降噪子电路110的漏电影响上拉节点PU的电位，使得上拉节点PU可以保持较高电位，从而保证移位寄存器电路RS的正常输出。
在一些实施例中，如图9所示，第十二晶体管M12的控制极与第二下拉控制节点PD_CN2耦接，第十二晶体管M12的第一极与第四电压信号端V4耦接，第十二晶体管M12的第二极与第二下拉节点PD2耦接。
第十三晶体管M13的控制极与上拉节点PU耦接，第十三晶体管M13的第一极与第二电压信号端V2耦接，第十三晶体管M13的第二极与第二下拉节点PD2耦接。
在一些实施例中，如图9所示，第二下拉控制子电路109还包括：第十四晶体管M14和第十五晶体管M15。
其中，第十四晶体管M14的控制极和第一极与第四电压信号端V4耦接，第十四晶体管M14的第二极与第二下拉控制节点PD_CN2耦接。
第十五晶体管M15的控制极与上拉节点PU耦接，第十五晶体管M15的第一极与第二电压信号端V2耦接，第十五晶体管M15的第二极与第二下拉控制节点PD_CN2耦接。
在一些实施例中，如图9所示，第五降噪子电路110包括：第十六晶体管M16。
其中，第十六晶体管M16的控制极与第二下拉节点PD2耦接，第十六晶体管M16的第一极与第二电压信号端V2耦接，第十六晶体管M16的第二极与上拉节点PU耦接。
在一些实施例中，如图8所示，在移位寄存器电路RS包括第一信号输出子电路103的情况下，移位寄存器电路RS还包括：第六降噪子电路111。
第六降噪子电路111与第二下拉节点PD2、第三电压信号端V3和第一信号输出端OUT1耦接。
其中，第六降噪子电路111被配置为在第二下拉节点PD2的电压的控制下，将在第三电压信号端V3处接收的第三电压信号传输至第一信号输出端OUT1。
在一些实施例中，如图8所示，在移位寄存器电路RS包括第二信号输出子电路107的情况下，移位寄存器电路RS还包括：第七降噪子电路112。
第七降噪子电路112与第二下拉节点PD2、第二电压信号端V2和第二信号输出端OUT2耦接。
其中，第七降噪子电路112被配置为在第二下拉节点PD2的电压的控制下，将在第二电压信号端V2处接收的第二电压信号传输至第二信号输出端OUT2。
示例性地，如图9所示，第六降噪子电路111包括：第十七晶体管M17。
其中，第十七晶体管M17的控制极与第二下拉节点PD2耦接，第十七晶体管M17的第一极与第三电压信号端V3耦接，第十七晶体管M17的第二极与第一信号输出端OUT1耦接。
示例性地，如图9所示，第七降噪子电路112包括：第十八晶体管M18。
其中，第十八晶体管M18的控制极与第二下拉节点PD2耦接，第十八晶体管M18的第一极与第二电压信号端V2耦接，第十八晶体管M18的第二极与第二信号输出端OUT2耦接。
在一些实施例中，如图8所示，移位寄存器电路RS还包括：第八降噪子电路113。
第八降噪子电路113与初始信号端STV、上拉节点PU和第二电压信号端V2耦接。
其中，第八降噪子电路113被配置为响应于在初始信号端STV处接收的初始信号，将在第二电压信号端V2处接收的第二电压信号传输至上拉节点PU。
示例性地，如图9所示，第八降噪子电路113包括：第十九晶体管M19。
其中，第十九晶体管M19的控制极与初始信号端STV耦接，第十九晶体管M19的第一极与第二电压信号端V2耦接，第十九晶体管M19的第二极与上拉节点PU耦接。
需要说明的是，本公开的实施例提供的移位寄存器电路RS中所采用的晶体管可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开的实施例对此并不设限。
在一些实施例中，移位寄存器电路RS所采用的各晶体管的控制极为晶体管的栅极，第一极为晶体管的源极和漏极中一者，第二极为晶体管的源极和漏极中另一者。由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的晶体管的第一极和第二极在结构上可以是没有区别的。示例性的，在晶体管为P型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性的，在晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。
在本公开的实施例提供的电路中，上拉节点PU、第一下拉节点PD1、第一下拉控制节点PD_CN1、第二下拉节点PD2和第二下拉控制节点PD_CN2并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。
在本公开的实施例提供的电路中，第一下拉控制子电路101、第一降噪子电路102、第一信号输出子电路103、信号输入电路104、第二降噪子电路105、第三降噪子电路106、第二信号输出子电路107、第四降噪子电路108、第二下拉控制子电路109、第五降噪子电路110、第六降噪子电路111、第七降噪子电路112、以及第八降噪子电路113的具体实现方式不局限于上面描述的方式，其可以为任意使用的实现方式，例如为本领域技术人员熟知的常规连接方式，只需保证实现相应功能即可。上述示例并不能限制本公开的保护范围。在实际应用中，技术人员可以根据情况选择使用或不适用上述各电路中的一个或多个，基于前述各电路的各种组合变型均不脱离本公开的原理，对此不再赘述。
以下，以上述各个晶体管均为N型晶体管为例，并结合图10对如图9所示的移位寄存器单元中的各个晶体管，在一图像帧的不同的阶段(P1～P5)的工作情况进行详细地举例说明。
其中，第二电压信号端V2处接收的第二电压信号和第三电压信号端V3处接收的第三电压信号为直流低电平信号。
需要说明的是，本公开的实施例以第一下拉控制子电路101和第二下拉控制子电路109以一图像帧为周期交替工作为例，进行说明。在此基础上，如图10所示，在第F(j)图像帧内，第一电压信号端V1的第一电压信号为直流高电平信号，第四电压信号端V4的第四电压信号为直流低电平信号，第一下拉控制子电路101工作，第二下拉控制子电路109不工作；在第F(j+1)图像帧内，第一电压信号端V1的第一电压信号为直流低电平信号，第四电压信号端V4的第四电压信号为直流高电平信号，第一下拉控制子电路101不工作，第二下拉控制子电路109工作，其中，j为正整数。
在第F(j)图像帧的第一阶段(P1)，参考图8，在信号输入端IN处接收的输入信号的控制下，信号输入子电路104开启，将输入信号传输至上拉节点PU，对上拉节点PU充电。在上拉节点PU的电压的控制下，第一输出子电路103开启，将在时钟信号端CLK接收的时钟信号传输至第一信号输出端OUT1。在上拉节点PU的电压的控制下，第二输出子电路107开启，将在时钟信号端CLK接收的时钟信号传输至第二信号输出端OUT2。
另外，在上拉节点PU的电压的控制下，第一下拉控制子电路101将在第二电压信号端V2处接收的第二电压信号传输至第一下拉节点PD1。
示例性地，如图9所示，在信号输入端IN处接收的高电平电位的输入信号的控制下，第七晶体管M7导通，将输入信号传输至上拉节点PU，对上拉节点PU充电，并且，对存储电容C进行充电。
在上拉节点PU的高电平电压的控制下，第六晶体管M6导通，将在时钟信号端CLK接收的低电平电位的时钟信号传输至第一信号输出端OUT1。在上拉节点PU的高电平电压的控制下，第十晶体管M10导通，将在时钟信号端CLK接收的低电平电位的时钟信号传输至第二信号输出端OUT2。
另外，在第一电压信号端V1处接收的高电平电位的第一电压信号的控制下，第三晶体管M3导通，并且在上拉节点PU的高电平电压的控制下，第四晶体管M4导通，由于第四晶体管M4的沟道的宽长比大于第三晶体管M3的沟道的宽长比，因此第一下拉控制节点PD_CN1为低电平电位，使得第一晶体管M1截止，此时，在上拉节点PU的高电平电压的控制下，第二晶体管M2导通，在第二电压信号端V2处接收的低电平电压的第二电压信号通过第二晶体管M2传输至第一下拉节点PD1。因此，第一下拉节点PD1的电位可以保持第二电压信号的低电位，此时，第五晶体管M5的控制极和源极的电压差为负偏压，使得第五晶体管M5截止，减小第五晶体管M5的漏电流，避免第五晶体管M5漏电过大影响上拉节点PU的电位，从而使得上拉节点PU的电位可以保持高电位。
此外，在一些实施例中，在第F(j+1)图像帧的第一阶段，参考图8，在上拉节点PU的电压的控制下，第二下拉控制子电路109将在第二电压信号端V2处接收的第二电压信号传输至第二下拉节点PD2。示例性地，参考图9，在第四电压信号端V4处接收的高电平电位的第四电压信号的控制下，第十四晶体管M14导通，并且在上拉节点PU的高电平电压的控制下，第十五晶体管M15导通，由于第十五晶体管M15的沟道的宽长比大于第十四晶体管M14的沟道的宽长比，因此第二下拉控制节点PD_CN2为低电平电位，使得第十二晶体管M12截止，此时，在上拉节点PU的高电平电压的控制下，第十三晶体管M13导通，在第二电压信号端V2处接收的低电平电压的第二电压信号通过第十三晶体管M13传输至第二下拉节点PD2。因此，第二下拉节点PD2的电位可以保持第二电压信号的低电位，此时，第十六晶体管M16的控制极和源极的电压差为负偏压，使得第十六晶体管M16截止，减小第十六晶体管M16的漏电流，避免第十六晶体管M16漏电过大影响上拉节点PU的电位，从而使得上拉节点PU的电位可以保持高电位。
在第F(j)图像帧的第二阶段(P2)，参考图1、图6和图8，在移位寄存器电路RS包括第一信号输出子电路103的情况下，在上拉节点PU的电压的控制下，第一信号输出子电路103开启，将在时钟信号端CLK接收的时钟信号传输至第一信号输出端OUT1。参考图8，在移位寄存器电路RS包括第一信号输出子电路103和第二信号输出子电路107的情况下，在上拉节点PU的电压的控制下，第一信号输出子电路103开启的同时，第二输出子电路107开启，将在时钟信号端CLK接收的时钟信号传输至第二信号输出端OUT2。
需要说明的是，第一信号输出端OUT1和第二信号输出端OUT2输出的信号相同，因此，图10中为了简单的说明而采用同一波形表示，但不代表两者为同一信号。
另外，在上拉节点PU的电压的控制下，第一下拉控制子电路101将在第二电压信号端V2处接收的第二电压信号传输至第一下拉节点PD1。
示例性地，在一图像帧的第二阶段(P2)，如图9所示，存储电容C将在第一阶段(P1)存储的电荷释放至上拉节点PU，在上拉节点PU的高电平电压的控制下，第六晶体管M6导通，将在时钟信号端CLK接收的高电平电位的时钟信号传输至第一信号输出端OUT1。在上拉节点PU的高电平电压的控制下，第十晶体管M10导通，将在时钟信号端CLK接收的高电平电位的时钟信号传输至第二信号输出端OUT2。
可以理解的是，由于存储电容C的第一极和第二极的电压差不会发生突变，因此，在第二阶段(P2)存储电容C通过自身的耦合自举作用会进一步的抬升上拉节点PU的电位。
示例性地，如图9所示，在第一电压信号端V1处接收的高电平电位的第一电压信号的控制下，第三晶体管M3导通，并且在上拉节点PU的高电平电压的控制下，第四晶体管M4和第二晶体管M2导通，第一下拉控制节点PD_CN1为低电平电位，使得第一晶体管M1截止，在第二电压信号端V2处接收的低电平电压的第二电压信号通过第二晶体管M2传输至第一下拉节点PD1。因此，第一下拉节点PD1的电位可以保持第二电压信号的低电位，使得第五晶体管M5截止，避免第五晶体管M5漏电过大影响上拉节点PU的电位，从而使得上拉节点PU的电位可以保持高电位，保证第一信号输出端OUT1和第二信号输出端OUT2的正常输出。
此外，在一些实施例中，在第F(j+1)图像帧的第二阶段，在上拉节点PU的电压的控制下，第二下拉控制子电路109将在第二电压信号端V2处接收的第二电压信号传输至第二下拉节点PD2。示例性地，参考图9，在第四电压信号端V4处接收的高电平电位的第四电压信号的控制下，第十四晶体管M14导通，并且在上拉节点PU的高电平电压的控制下，第十五晶体管M15和第十三晶体管M13导通，第二下拉控制节点PD_CN2为低电平电位，使得第十二晶体管M12截止，在第二电压信号端V2处接收的低电平电压的第二电压信号通过第十三晶体管M13传输至第二下拉节点PD2。因此，第二下拉节点PD2的电位可以保持第二电压信号的低电位，使得第十六晶体管M16截止，避免第十六晶体管M16漏电过大影响上拉节点PU的电位，从而使得上拉节点PU的电位可以保持高电位，保证第一信号输出端OUT1和第二信号输出端OUT2的正常输出。
在第F(j)图像帧的第三阶段(P3)，参考图8，在复位信号端RST处接收的复位信号的电压的控制下，第二降噪子电路105开启，将在第二电压信号端V2处接收的第二电压信号传输至上拉节点PU。
在上拉节点PU的电压以及第一电压信号端V1处接收的第一电压信号的控制下，通过第一下拉控制子电路101将第一电压信号传输至第一下拉节点PD1。在第一下拉节点PD1的电压的控制下，第一降噪子电路102开启，将第二电压信号传输出至上拉节点PU。
同时，参考图8，在移位寄存器电路RS包括第一信号输出子电路103的情况下，在第一下拉节点PD1的电压的控制下，第三降噪子电路106开启，将在第三电压信号端V3处接收的第三电压信号传输至第一信号输出端OUT1。参考图8，在移位寄存器电路RS包括第一信号输出子电路103和第二信号输出子电路107的情况下，在第一下拉节点PD1的电压的控制下，第三降噪子电路106和第四降噪子电路107开启，第三降噪子电路106将在第三电压信号端V3处接收的第三电压信号传输至第一信号输出端OUT1，第四降噪子电路107将在第二电压信号端V2处接收的第二电压信号传输至第二信号输出端OUT2。
示例性地，在第三阶段(P3)，参考图9，在复位信号端RST处接收的高电平电压的复位信号的控制下，第八晶体管M8导通，将低电平电压的第二电压信号传输至上拉节点PU。
在上拉节点PU的低电平电压和第一电压信号端V1的高电平电压的控制下，第四晶体管M4截止，第三晶体管M3导通，第三晶体管M3将第一电压信号端V1的高电平电压传输至第一下拉控制节点PD_CN1，使得第一晶体管M1导通，在上拉节点PU的低电平电压的控制下第二晶体管M2截止，第一晶体管M1将第一电压信号端V1的高电平电压传输至第一下拉节点PD1。在第一下拉节点PD1的高电平电压的控制下，第五晶体管M5导通，将低电平电压的第二电压信号传输至上拉节点PU。
同时，在一些实施例中，在移位寄存器电路RS包括第一信号输出子电路103的情况下，如图9所示，在第一下拉节点PD1的高电平电压的控制下，第九晶体管M9导通，第九晶体管M9将第三电压信号端V3的低电平电压的第三电压信号传输至第一信号输出端OUT1。在一些实施例中，在移位寄存器电路RS包括第一信号输出子电路103和第二信号输出子电路107的情况下，如图9所示，在第一下拉节点PD1的高电平电压的控制下，第九晶体管M9和第十一晶体管M11导通，第九晶体管M9将第三电压信号端V3的低电平电压的第三电压信号传输至第一信号输出端OUT1，第十一晶体管M11将第二电压信号端V2的低电平电压的第二电压信号传输至第二信号输出端OUT2。
需要说明的是，在一些实施例中，在第三阶段(P3)开始后的一段时间内，上拉节点PU的电压仍然可以保证第一信号输出子电路103和第二信号输出子电路107开启，第一信号输出子电路103将时钟信号传输至第一信号输出端OUT1，第二信号输出子电路107将时钟信号传输至第二信号输出端OUT2，对第一信号输出端OUT1和第二信号输出端OUT2进行降噪。示例性地，如图9所示，上拉节点PU的高电平电压信号使得第一信号输出子电路103中的第六晶体管M6导通，将低电平电位的时钟信号传输至第一信号输出端OUT1，对第一信号输出端OUT1进行降噪，第二信号输出子电路107中的第十晶体管M10导通，将低电平电位的时钟信号传输至第二信号输出端OUT2，对第二信号输出端OUT2进行降噪。
此外，在一些实施例中，在第F(j+1)图像帧的第三阶段，参考在上拉节点PU的电压以及第四电压信号端V4处接收的第四电压信号的控制下，通过第二下拉控制子电路109将第四电压信号传输至第二下拉节点PD2。在第一下拉节点PD的电压的控制下，第五降噪子电路110开启，将第二电压信号传输出至上拉节点PU。
同时，参考图1、图6和图8，在移位寄存器电路RS包括第一信号输出子电路103的情况下，在第二下拉节点PD2的电压的控制下，第六降噪子电路111开启，将在第三电压信号端V3处接收的第三电压信号传输至第一信号输出端OUT1。参考图8，在移位寄存器电路RS包括第一信号输出子电路103和第二信号输出子电路107的情况下，在第二下拉节点PD2的电压的控制下，第六降噪子电路111和第七降噪子电路112开启，第六降噪子电路111将在第三电压信号端V3处接收的第三电压信号传输至第一信号输出端OUT1，第七降噪子电路112将在第二电压信号端V2处接收的第二电压信号传输至第二信号输出端OUT2。
示例性地，参考图9，在上拉节点PU的低电平电压和第四电压信号端V4的高电平电压的控制下，第十五晶体管M15截止，第十四晶体管M14导通，第十四晶体管M14将第四电压信号端V1的高电平电压传输至第二下拉控制节点PD_CN2，使得第十二晶体管M12导通，在上拉节点PU的低电平电压的控制下第十三晶体管M13截止，第十二晶体管M12将第四电压信号端V4的高电平电压传输至第二下拉节点PD2。在第二下拉节点PD2的高电平电压的控制下，第十六晶体管M16导通，将低电平电压的第二电压信号传输至上拉节点PU。
同时，在一些实施例中，在移位寄存器电路RS包括第一信号输出子电路103的情况下，如图9所示，在第二下拉节点PD2的高电平电压的控制下，第十七晶体管M17导通，第十七晶体管M17将第三电压信号端V3的低电平电压的第三电压信号传输至第一信号输出端OUT1。在一些实施例中，在移位寄存器电路RS包括第一信号输出子电路103和第二信号输出子电路107的情况下，如图9所示，在第二下拉节点PD2的高电平电压的控制下，第十七晶体管M17和第十八晶体管M18导通，第十七晶体管M17将第三电压信号端V3的低电平电压的第三电压信号传输至第一信号输出端OUT1，第十八晶体管M18将第二电压信号端V2的低电平电压的第二电压信号传输至第二信号输出端OUT2。
在一图像帧的第四阶段(P4)，参考图8，在上拉节点PU的电压以及第一电压信号端V1处接收的第一电压信号的控制下，通过第一下拉控制子电路101将第一电压信号传输至第一下拉节点PD1。在第一下拉节点PD1的电压的控制下，第一降噪子电路102开启，将第二电压信号传输出至上拉节点PU。
同时，参考图1、图6和图8，在移位寄存器电路RS包括第一信号输出子电路103的情况下，在第一下拉节点PD1的电压的控制下，第三降噪子电路106开启，将在第三电压信号端V3处接收的第三电压信号传输至第一信号输出端OUT1。参考图8，在移位寄存器电路RS包括第一信号输出子电路103和第二信号输出子电路107的情况下，在第一下拉节点PD1的电压的控制下，第三降噪子电路106和第四降噪子电路107开启，第三降噪子电路106将在第三电压信号端V3处接收的第三电压信号传输至第一信号输出端OUT1，第四降噪子电路107将在第二电压信号端V2处接收的第二电压信号传输至第二信号输出端OUT2。
示例性地，在第三阶段(P3)，参考图9，在复位信号端RST处接收的高电平电压的复位信号的控制下，第八晶体管M8导通，将低电平电压的第二电压信号传输至上拉节点PU。
在上拉节点PU的低电平电压和第一电压信号端V1的高电平电压的控制下，第四晶体管M4截止，第三晶体管M3导通，第三晶体管M3将第一电压信号端V1的高电平电压传输至第一下拉控制节点PD_CN1，使得第一晶体管M1导通，在上拉节点PU的低电平电压的控制下第二晶体管M2截止，第一晶体管M1将第一电压信号端V1的高电平电压传输至第一下拉节点PD1。在第一下拉节点PD1的高电平电压的控制下，第五晶体管M5导通，将低电平电压的第二电压信号传输至上拉节点PU。
在一些实施例中，在移位寄存器电路RS包括第一信号输出子电路103的情况下，如图9所示，在第一下拉节点PD1的高电平电压的控制下，第九晶体管M9导通，第九晶体管M9将第三电压信号端V3的低电平电压的第三电压信号传输至第一信号输出端OUT1。在一些实施例中，在移位寄存器电路RS包括第一信号输出子电路103和第二信号输出子电路107的情况下，如图9所示，在第一下拉节点PD1的高电平电压的控制下，第九晶体管M9和第十一晶体管M11导通，第九晶体管M9将第三电压信号端V3的低电平电压的第三电压信号传输至第一信号输出端OUT1，第十一晶体管M11将第二电压信号端V2的低电平电压的第二电压信号传输至第二信号输出端OUT2。
此外，在一些实施例中，在第F(j+1)图像帧的第四阶段，参考图8，在上拉节点PU的电压以及第四电压信号端V4处接收的第四电压信号的控制下，通过第二下拉控制子电路109将第四电压信号传输至第二下拉节点PD2。在第一下拉节点PD的电压的控制下，第五降噪子电路110开启，将第二电压信号传输出至上拉节点PU。
同时，参考图1、图6和图8，在移位寄存器电路RS包括第一信号输出子电路103的情况下，在第二下拉节点PD2的电压的控制下，第六降噪子电路111开启，将在第三电压信号端V3处接收的第三电压信号传输至第一信号输出端OUT1。参考图8，在移位寄存器电路RS包括第一信号输出子电路103和第二信号输出子电路107的情况下，在第二下拉节点PD2的电压的控制下，第六降噪子电路111和第七降噪子电路112开启，第六降噪子电路111将在第三电压信号端V3处接收的第三电压信号传输至第一信号输出端OUT1，第七降噪子电路112将在第二电压信号端V2处接收的第二电压信号传输至第二信号输出端OUT2。
示例性地，参考图9，在上拉节点PU的低电平电压和第四电压信号端V4的高电平电压的控制下，第十五晶体管M15截止，第十四晶体管M14导通，第十四晶体管M14将第四电压信号端V1的高电平电压传输至第二下拉控制节点PD_CN2，使得第十二晶体管M12导通，在上拉节点PU的低电平电压的控制下第十三晶体管M13截止，第十二晶体管M12将第四电压信号端V4的高电平电压传输至第二下拉节点PD2。在第二下拉节点PD2的高电平电压的控制下，第十六晶体管M16导通，将低电平电压的第二电压信号传输至上拉节点PU。
在一些实施例中，在移位寄存器电路RS包括第一信号输出子电路103的情况下，如图9所示，在第二下拉节点PD2的高电平电压的控制下，第十七晶体管M17导通，第十七晶体管M17将第三电压信号端V3的低电平电压的第三电压信号传输至第一信号输出端OUT1。在一些实施例中，在移位寄存器电路RS包括第一信号输出子电路103和第二信号输出子电路107的情况下，如图9所示，在第二下拉节点PD2的高电平电压的控制下，第十七晶体管M17和第十八晶体管M18导通，第十七晶体管M17将第三电压信号端V3的低电平电压的第三电压信号传输至第一信号输出端OUT1，第十八晶体管M18将第二电压信号端V2的低电平电压的第二电压信号传输至第二信号输出端OUT2。
如图10所示，在一图像帧(即第F(j)图像帧)结束至下一图像帧(即第F(j+1)图像帧)开始之前，具有第五阶段(P5)。
在第五阶段(P5)，参考图8，在初始信号端STV处接收的初始信号的控制下，移位寄存器电路RS中的第八降噪子电路113开启，将在第二电压信号端V2处接收的第二电压信号传输至上拉节点PU。
示例性地，如图9所示，在初始信号端STV处接收的高电平电压的初始信号的控制下，移位寄存器电路RS中的第十九晶体管M19导通，将低电平电压的第二电压信号传输至上拉节点PU，以对移位寄存器电路RS中的上拉节点PU整体初始化，使得显示装置在进入每一图像帧时，栅极驱动电路100中的移位寄存器电路RS的上拉节点PU均处于初始化状态，从而保证在驱动过程中的稳定输出，进而保证显示画面的稳定性。
本公开的实施例还提供一种阵列基板1，如图11所示，阵列基板1具有显示区(active area，AA；简称AA区；也可称为有效显示区)和周边区Q。示例性地，周边区Q围绕AA区一圈设置周边区Q。
如图11所示，阵列基板1包括设置于AA区中的多个亚像素P。在一些实施例中，该多个亚像素P至少包括第一颜色亚像素、第二颜色亚像素和第三颜色亚像素，第一颜色、第二颜色和第三颜色为三基色(例如红色、绿色和蓝色)。
其中，阵列基板1中设置有中多条栅线(Gate Line)GL，栅线GL与亚像素P中的像素电路耦接。
例如，图11中上述多个亚像素P是以矩阵形式排列。在此情况下，沿水平方向X排列成一排的亚像素P称为同一行亚像素，沿竖直方向Y排列成一排的亚像素P称为同一列亚像素。栅线GL沿水平方向X延伸位于同行的像素电路与同一栅线GL连接。
在一些实施例中，如图11所示，阵列基板1在周边区Q设置有栅极驱动电路100。
栅极驱动电路100可以设置在沿栅线GL的延伸方向上的周边区Q，通过栅极驱动电路100逐行开启亚像素P中的像素电路。
需要说明的是，对于栅极驱动电路100而言，图11仅是示意的，以采用单侧驱动(即在阵列基板1的周边区Q的单侧设置栅极驱动电路100，从单侧逐行依次驱动各栅线GL)为例进行说明的。在另一些实施例中，可以采用双侧同时驱动(即在阵列基板1的周边区Q中沿栅线GL的延伸方向上的两个侧边分别设置栅极驱动电路100，通过两个栅极驱动电路100同时从两侧逐行依次驱动各栅线GL)。在另一些实施例中，阵列基板1可以采用双侧交叉驱动(即在阵列基板1的周边区Q中沿栅线GL的延伸方向上的两个侧边分别设置栅极驱动电路100，通过两个栅极驱动电路100交替从两侧，逐行依次驱动各栅线GL)。
需要说明的是，本公开的实施例是以单侧驱动为例，对实施例中提供的栅极驱动电路100进行说明的。
如图12所示，在一些实施例中，栅极驱动电路100中包括多个级联的上述的任一项实施例提供的移位寄存器电路(RS1、RS2……RS(N-1)、RS(N))，阵列基板1中包括与多个级联的移位寄存器电路(RS1、RS2……RS(N-1)、RS(N))分别一一对应连接的N条栅线(G1、G2……G(N-1)、G(N))，其中，N为正整数。
在一些实施例中，移位寄存器电路RS包括第一信号输出子电路103和第二信号输出子电路107的情况下，移位寄存器电路RS的第一信号输出端OUT1与栅线耦接。例如，如图12所示，第一级移位寄存器电路RS1与栅线G1耦接，第二级移位寄存器电路RS2与栅线G2耦接，第N级移位寄存器电路RS(N)与栅线耦接G(N)。除第一级移位寄存器电路RS1外，其余每个移位寄存器电路的第二信号输出端OUT2与其下一级移位寄存器电路的信号输入端IN耦接。除最后一级移位寄存器电路RS(N)外，其余每个移位寄存器电路的第二信号输出端OUT2与其上一级移位寄存器电路的复位信号端RST耦接。
在此情况下，移位寄存器电路RS的第一信号输出端OUT1输出的信号作为栅极驱动信号，传输至栅线。除第一级移位寄存器电路RS1外，其余每个移位寄存器电路的第二信号输出端OUT2输出的信号作为级联驱动信号，传输至该下一级移位寄存器电路的信号输入端IN，以及上一级移位寄存器电路的复位信号端RST。
在另一些实施例中，移位寄存器电路RS包括第一信号输出子电路103的情况下，移位寄存器电路RS的第一信号输出端OUT1与栅线耦接。例如，如图13所示，第一级移位寄存器电路RS1与栅线G1耦接，第二级移位寄存器电路RS2与栅线G2耦接，第N级移位寄存器电路RS(N)与栅线G(N)耦接。除第一级移位寄存器电路RS1，每个移位寄存器电路的第一信号输出端OUT1与其下一级移位寄存器电路的信号输入端IN耦接。除最后一级移位寄存器电路RS(N)，每个移位寄存器电路的第一信号输出端OUT1与其上一级移位寄存器电路的复位信号端RST耦接。
在此情况下，移位寄存器电路RS的第一信号输出端OUT1输出的信号作为栅极驱动信号，传输至栅线。除第一级移位寄存器电路RS1外，其余每个移位寄存器电路的第一信号输出端OUT1输出的信号还作为级联驱动信号，传输至该下一级移位寄存器电路的信号输入端IN，以及上一级移位寄存器电路的复位信号端RST。
在一些实施例中，如图12所示，第一级移位寄存器电路RS1的信号输入端IN与起始信号线INI耦接，第一级移位寄存器电路RS1的信号输入端IN处接收由起始信号线INI传输的起始信号，以使第一级移位寄存器电路RS1开始工作。最后一级移位寄存器电路RS(N)的复位信号端RST与前述的起始信号线INI耦接，在第一级移位寄存器电路RS1开始工作的同时进行复位。或者，最后一级移位寄存器电路RS(N)的复位信号端RST独立设置。
另外，在栅极驱动电路100中，对于各级移位寄存器电路中时钟信号端CLK而言，可以采用多时钟信号模式。例如，可以是2时钟信号模型、可以是4时钟信号模型、6时钟信号模型、8时钟信号模型、或者10时钟信号模型等，在此不做限定。
示例性地，如图12所示，该栅极驱动电路100可以采用2时钟信号模型。也即在阵列基板1的周边区Q中设置有2条时钟信号线(CK1和CK2)，该2条时钟信号线周期性的、依次与级联的移位寄存器电路(RS1、RS2……RS(N-1)、RS(N))的时钟信号端CLK耦接。
此外，阵列基板1还设置有，与移位寄存器RS的初始信号端STV耦接的初始信号线，与移位寄存器RS的第一电压信号端V1耦接的第一电压信号线，与移位寄存器RS的第二电压信号端V2耦接的第二电压信号线，与移位寄存器RS的第三电压信号端V3耦接的第三电压信号线，与移位寄存器RS的第四电压信号端V4耦接的第四电压信号线。
需要说明的是，为了方便描述，如图12所示，初始信号端和初始信号线均采用STV表示，但初始信号端和初始信号线并不是相同部件；第一电压信号端和第一电压信号线均采用V1表示，但第一电压信号端和第一电压信号线不是相同部件；第二电压信号端和第二电压信号线均采用V2表示，但第二电压信号端和第二电压信号线不是相同部件；第三电压信号端和第三电压信号线均采用V3表示，但第三电压信号端和第三电压信号线不是相同部件；第四电压信号端和第四电压信号线均采用V4表示，但第四电压信号端和第四电压信号线并不是相同部件。
本公开的实施例还提供一种显示装置，该显示装置包括框架、设置于框架内的显示面板、电路板、以及其他电子配件等。
其中，显示面板包括上述的阵列基板1，阵列基板1包括上述的任一项实施例提供的栅极驱动电路100，也就是说，显示装置包括上述的任一项实施例提供的栅极驱动电路100。
上述显示装置可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字还是的图像的任何装置。更明确地说，预期所述实施例可实施在多种电子装置中或与多种电子装置关联，所述多种电子装置例如(但不限于)移动电话、无线装置、个人数据助理(PDA)、手持式或便携式计算机、GPS接收器/导航器、相机、MP4视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于一件珠宝的图像的显示器)等。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器电路，其特征在于，包括：
第一下拉控制子电路，包括第一晶体管和第二晶体管；所述第一晶体管与第一电压信号端和第一下拉节点耦接，所述第二晶体管与上拉节点、第二电压信号端和所述第一下拉节点耦接；所述第二晶体管的沟道的宽长比与所述第一晶体管的沟道的宽长比之比大于5:1；
所述第一下拉控制子电路被配置为，响应于在所述第一电压信号端处接收的第一电压信号，将所述第一电压信号通过所述第一晶体管传输至所述第一下拉节点；及，在所述上拉节点的电压的控制下，将在所述第二电压信号端处接收的第二电压信号通过所述第二晶体管传输至所述第一下拉节点；和
第一降噪子电路，与所述第一下拉节点、所述第二电压信号端和所述上拉节点耦接；所述第一降噪子电路被配置为，在所述第一下拉节点的电压的控制下，将所述第二电压信号传输至所述上拉节点。
2.根据权利要求1所述的移位寄存器电路，其特征在于，所述第二晶体管的沟道的宽长比与所述第一晶体管的沟道的宽长比之比大于或等于8:1；
所述第二晶体管的沟道的宽长比与所述第一晶体管的沟道的宽长比之比小于或等于10:1。
3.根据权利要求1所述的移位寄存器电路，其特征在于，所述第一晶体管的沟道的宽度为50μm～200μm，长度为3μm～5μm；
所述第二晶体管的沟道的宽度为400μm～1500μm，长度为3μm～5μm。
4.根据权利要求1～3中任一项所述的移位寄存器电路，其特征在于，
所述第一晶体管的控制极与第一下拉控制节点耦接，所述第一晶体管的第一极与所述第一电压信号端耦接，所述第一晶体管的第二极与所述第一下拉节点耦接；
所述第二晶体管的控制极与所述上拉节点耦接，所述第二晶体管的第一极与所述第二电压信号端耦接，所述第二晶体管的第二极与所述第一下拉节点耦接；
所述第一下拉控制子电路还包括：
第三晶体管，所述第三晶体管的控制极和第一极与所述第一电压信号端耦接，所述第三晶体管的第二极与所述第一下拉控制节点耦接；和
第四晶体管，所述第四晶体管的控制极与所述上拉节点耦接，所述第四晶体管的第一极与所述第二电压信号端耦接，所述第四晶体管的第二极与所述第一下拉控制节点耦接；
所述第一降噪子电路包括：
第五晶体管，所述第五晶体管的控制极与所述第一下拉节点耦接，所述第五晶体管的第一极与所述第二电压信号端耦接，所述第五晶体管的第二极与所述上拉节点耦接。
5.根据权利要求1所述的移位寄存器电路，其特征在于，还包括：
第一信号输出子电路，与所述上拉节点、时钟信号端和第一信号输出端耦接；所述第一信号输出子电路被配置为，在所述上拉节点的电压的控制下，将在所述时钟信号端处接收的时钟信号传输至所述第一信号输出端；
信号输入子电路，与所述上拉节点和信号输入端耦接；所述信号输入子电路被配置为，响应于在所述信号输入端处接收的输入信号，将所述输入信号传输至所述上拉节点；
第二降噪子电路，与所述上拉节点、复位信号端和所述第二电压信号端耦接；所述第二降噪子电路被配置为，响应于在所述复位信号端处接收的复位信号，将在所述第二电压信号端处接收的第二电压信号传输至所述上拉节点；
第三降噪子电路，与所述第一下拉节点、第三电压信号端和所述第一信号输出端耦接；所述第三降噪子电路被配置为，在所述第一下拉节点的电压的控制下，将在所述第三电压信号端处接收的第三电压信号传输至所述第一信号输出端；
第八降噪子电路，与初始信号端、所述上拉节点和所述第二电压信号端耦接；所述第八降噪子电路被配置为，响应于在所述初始信号端处接收的初始信号，将在所述第二电压信号端处接收的第二电压信号传输至所述上拉节点。
6.根据权利要求5所述的移位寄存器电路，其特征在于，
所述第一信号输出子电路包括：
第六晶体管，所述第六晶体管的控制极与所述上拉节点耦接，所述第六晶体管的第一极与所述时钟信号端耦接，所述第六晶体管的第二极与所述第一信号输出端耦接；和
存储电容，所述存储电容的第一极与所述上拉节点耦接，所述存储电容的第二极与所述第一信号输出端耦接；
所述信号输入子电路包括：
第七晶体管，所述第七晶体管的控制极和第一极与所述信号输入端耦接，所述第七晶体管的第二极与所述上拉节点耦接；
所述第二降噪子电路包括：
第八晶体管，所述第八晶体管的控制极与所述复位信号端耦接，所述第八晶体管的第一极与所述第二电压信号端耦接，所述第八晶体管的第二极与所述上拉节点耦接；
所述第三降噪子电路包括：
第九晶体管，所述第九晶体管的控制极与所述第一下拉节点耦接，所述第九晶体管的第一极与所述第三电压信号端耦接，所述第九晶体管的第二极与所述第一信号输出端耦接；
所述第八降噪子电路包括：
第十九晶体管，所述第十九晶体管的控制极与所述初始信号端耦接，所述第十九晶体管的第一极与所述第二电压信号端耦接，所述第十九晶体管的第二极与所述上拉节点耦接。
7.根据权利要求5或6所述的移位寄存器电路，其特征在于，还包括：
第二信号输出子电路，与所述上拉节点、所述时钟信号端和第二信号输出端耦接；所述第二信号输出子电路被配置为，在所述上拉节点的电压的控制下，将在所述时钟信号端处接收的时钟信号传输至所述第二信号输出端；
第四降噪子电路，与所述第一下拉节点、所述第二信号输出端和第二电压信号端耦接；所述第四降噪子电路被配置为，在所述第一下拉节点的电压的控制下，将在所述第二电压信号端处接收的第二电压信号传输至所述第二信号输出端；
第二下拉控制子电路，包括第十二晶体管和第十三晶体管；所述第十二晶体管与第四电压信号端和第二下拉节点耦接，所述第十三晶体管与所述上拉节点、所述第二电压信号端和所述第二下拉节点耦接；所述第十二晶体管的沟道的宽长比与所述第一晶体管的沟道的宽长比相等，所述第十三晶体管的沟道的宽长比与所述第二晶体管的沟道的宽长比相等；
所述第二下拉控制子电路被配置为，响应于在所述第四电压信号端处接收的第四电压信号，将所述第四电压信号通过所述第十二晶体管传输至所述第二下拉节点；及，在所述上拉节点的电压的控制下，将在所述第二电压信号端处接收的第二电压信号通过所述第十三晶体管传输至所述第二下拉节点；
第五降噪子电路，与所述第二下拉节点、所述上拉节点和所述第二电压信号端耦接；所述第五降噪子电路被配置为，在所述第二下拉节点的电压的控制下，将所述第二电压信号传输至所述上拉节点；
第六降噪子电路，与所述第二下拉节点、所述第三电压信号端和第一信号输出端耦接；所述第六降噪子电路被配置为，在所述第二下拉节点的电压的控制下，将在所述第三电压信号端处接收的第三电压信号传输至所述第一信号输出端；
第七降噪子电路，与所述第二下拉节点、第二电压信号端和所述第二信号输出端耦接；所述第七降噪子电路被配置为，在所述第二下拉节点的电压的控制下，将在所述第二电压信号端处接收的第二电压信号传输至所述第二信号输出端。
8.根据权利要求7所述的移位寄存器电路，其特征在于，
所述第二信号输出子电路包括：
第十晶体管，所述第十晶体管的控制极与所述上拉节点耦接，所述第十晶体管的第一极与所述时钟信号端耦接，所述第十晶体管的第二极与所述第二信号输出端耦接；
所述第四降噪子电路包括：
第十一晶体管，所述第十一晶体管的控制极与所述第一下拉节点耦接，所述第十一晶体管的第一极与所述第二电压信号端耦接，所述第十一晶体管的第二极与所述第二信号输出端耦接；
所述第十二晶体管的控制极与第二下拉控制节点耦接，所述第十二晶体管的第一极与所述第四电压信号端耦接，所述第十二晶体管的第二极与所述第二下拉节点耦接；
所述第十三晶体管的控制极与所述上拉节点耦接，所述第十三晶体管的第一极与所述第二电压信号端耦接，所述第十三晶体管的第二极与所述第二下拉节点耦接；
所述第二下拉控制子电路还包括：
第十四晶体管，所述第十四晶体管的控制极和第一极与所述第四电压信号端耦接，所述第十四晶体管的第二极与所述第二下拉控制节点耦接；和
第十五晶体管，所述第十五晶体管的控制极与所述上拉节点耦接，所述第十五晶体管的第一极与所述第二电压信号端耦接，所述第十五晶体管的第二极与所述第二下拉控制节点耦接；
所述第五降噪子电路包括：
第十六晶体管，所述第十六晶体管的控制极与所述第二下拉节点耦接，所述第十六晶体管的第一极与所述第二电压信号端耦接，所述第十六晶体管的第二极与所述上拉节点耦接；所述第六降噪子电路包括：
第十七晶体管，所述第十七晶体管的控制极与所述第二下拉节点耦接，所述第十七晶体管的第一极与所述第三电压信号端耦接，所述第十七晶体管的第二极与所述第一信号输出端耦接；
所述第七降噪子电路包括：
第十八晶体管，所述第十八晶体管的控制极与所述第二下拉节点耦接，所述第十八晶体管的第一极与所述第二电压信号端耦接，所述第十八晶体管的第二极与所述第二信号输出端耦接。
9.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1～8中任一项所述的移位寄存器电路；
所述移位寄存器电路的第一信号输出端与栅线耦接；
除第一级移位寄存器电路外，其余每个移位寄存器电路的第二信号输出端与其下一级移位寄存器电路的信号输入端耦接；
除最后一级移位寄存器电路外，其余每个移位寄存器电路的第二信号输出端与其上一级移位寄存器电路的复位信号端耦接。
10.一种显示装置，其特征在于，包括如权利要求9所述的栅极驱动电路。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112164366A (zh) * 2020-11-11 2021-01-01 福州京东方光电科技有限公司 移位寄存器及栅极驱动电路
WO2021169555A1 (zh) * 2020-02-24 2021-09-02 京东方科技集团股份有限公司 移位寄存器电路、栅极驱动电路及显示装置
WO2023178469A1 (zh) * 2022-03-21 2023-09-28 京东方科技集团股份有限公司 显示基板和显示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI384756B (zh) * 2009-12-22 2013-02-01 Au Optronics Corp 移位暫存器
CN105427799B (zh) 2016-01-05 2018-03-06 京东方科技集团股份有限公司 移位寄存单元、移位寄存器、栅极驱动电路及显示装置
CN107403602B (zh) 2017-09-25 2020-05-19 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器电路和显示装置
CN107464521B (zh) * 2017-09-29 2019-09-20 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及驱动方法、显示装置
CN107527587B (zh) 2017-09-29 2019-04-05 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及驱动方法、显示装置
CN108389539B (zh) 2018-03-15 2020-06-16 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN108288451B (zh) * 2018-04-25 2021-12-14 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
CN109064964B (zh) * 2018-09-18 2021-11-09 合肥鑫晟光电科技有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN109147704B (zh) 2018-09-28 2021-02-26 合肥鑫晟光电科技有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
CN109166600B (zh) 2018-10-26 2021-01-15 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN109285496B (zh) * 2018-12-07 2021-11-12 合肥鑫晟光电科技有限公司 移位寄存器单元、栅极驱动电路及其驱动方法、显示装置
CN110246447A (zh) * 2019-06-18 2019-09-17 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN210865579U (zh) 2020-02-24 2020-06-26 北京京东方显示技术有限公司 移位寄存器电路、栅极驱动电路及显示装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021169555A1 (zh) * 2020-02-24 2021-09-02 京东方科技集团股份有限公司 移位寄存器电路、栅极驱动电路及显示装置
US11830398B2 (en) 2020-02-24 2023-11-28 Beijing Boe Display Technology Co., Ltd. Shift register circuit, gate driving circuit and display apparatus
CN112164366A (zh) * 2020-11-11 2021-01-01 福州京东方光电科技有限公司 移位寄存器及栅极驱动电路
WO2023178469A1 (zh) * 2022-03-21 2023-09-28 京东方科技集团股份有限公司 显示基板和显示装置

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