CN112164366A - 移位寄存器及栅极驱动电路 - Google Patents

Abstract

本公开提供一种移位寄存器及栅极驱动电路，属于显示技术领域。本公开的移位寄存器包括：输入子电路，被配置为响应于输入信号，通过输入信号对上拉节点进行预充电；上拉节点为输入子电路、第一输出子电路、第二输出子电路和复位子电路之间的连接节点；第一输出子电路，被配置为响应于上拉节点的电位，而将时钟信号通过第一输出端进行输出；第二输出子电路，被配置为响应于上拉节点的电位，并通过第二输出端输出与第一输出端所输出的同步信号；复位子电路，被配置为响应于复位信号，通过第二电源电压对上拉节点的电位进行复位；监控子电路，被配置为对第二输出端进行监测，并通过第三输出端将监测结果进行输出。

Description

移位寄存器及栅极驱动电路

技术领域

本公开属于显示技术领域，具体涉及一种移位寄存器及栅极驱动电路。

背景技术

随着显示行业的不断发展，液晶显示产品以其低成本、窄边框、轻薄化等优势受到了更多的关注，在此背景下阵列基板栅极驱动技术(Gate Driver on Array，GOA)应运而生。

近年来，显示面板的尺寸越来越大，对GOA驱动的能力要求越来越高，GOA产品越来越难以满足大尺寸、高分辨率、高刷新率的要求。由于目前的GOA产品中薄膜晶体管的制备工艺尚不够稳定，长时间信赖性过程中可能会出现AD等不良。因此，对于信赖性过程中GOA信号变化的监控十分必要。

发明内容

本公开旨在至少解决现有技术中存在的技术问题之一，提供一种移位寄存器及栅极驱动电路。

第一方面，本公开实施例提供一种移位寄存器，包括：输入子电路、第一输出子电路、第二输出子电路、复位子电路和监控子电路；

所述输入子电路被配置为响应于输入信号，通过所述输入信号对上拉节点进行预充电；所述上拉节点为所述输入子电路、所述第一输出子电路、所述第二输出子电路和所述复位子电路之间的连接节点；

所述第一输出子电路被配置为响应于所述上拉节点的电位，而将时钟信号通过第一输出端进行输出；

所述第二输出子电路被配置为响应于所述上拉节点的电位，并通过第二输出端输出与所述第一输出端所输出的同步信号；

所述复位子电路被配置为响应于复位信号，通过第二电源电压对所述上拉节点的电位进行复位；

所述监控子电路被配置为对所述第二输出端进行监测，并通过第三输出端将监测结果进行输出。

可选地，所述监控子电路包括：第四晶体管；所述第四晶体管的控制极和第一极均连接所述第二输出端，第二极连接所述第三输出端。

可选地，所述监控子电路包括：第四晶体管；所述第四晶体管的控制极连接所述第二输出端，第一极连接测试信号端，第二极连接所述第三输出端。

可选地，所述输入子电路包括：第一晶体管；所述第一晶体管的控制极和第一极均连接输入信号端，第二极连接所述上拉节点；

所述复位子电路包括：第二晶体管；所述第二晶体管的控制极连接复位信号端，第一极连接第二电源电压端，第二极连接所述上拉节点；

所述第一输出子电路包括：第三晶体管和存储电容；所述第三晶体管的控制极连接所述上拉节点，第一极连接时钟信号端，第二极连接所述第一输出端；所述存储电容的一端连接所述上拉节点，第二极连接所述第一输出端；

所述第二输出子电路包括：第十三晶体管；所述第十三晶体管的控制极连接所述上拉节点，第一极连接所述时钟信号端，第二极连接所述第二输出端。

可选地，所述移位寄存器还包括：至少一个下拉控制子电路、至少一个下拉子电路、至少一个第一降噪子电路、至少一个第二降噪子电路和至少一个第三降噪子电路；

所述下拉控制子电路被配置为响应于第一电源电压，通过第一电源电压控制下拉节点的电位；所述下拉节点为所述下拉控制子电路和所述下拉子电路之间的连接节点；

所述下拉子电路被配置为响应于所述上拉节点的电位，通过第二电源电压下拉所述下拉节点的电位；

所述第一降噪子电路被配置为响应于所述下拉节点的电位，通过第二电源电压对所述第一输出端进行降噪；

所述第二降噪子电路被配置为响应于所述下拉节点的电位，通过第二电源电压对所述第二输出端进行降噪；

所述第三降噪子电路被配置为响应于所述下拉节点的电位，通过第二电源电压对所述上拉节点进行降噪。

可选地，所述下拉控制子电路包括：第九晶体管和第五晶体管；所述第九晶体管的控制极和第一极均连接第一电源电压端，第二级连接所述第五晶体管的控制极；所述第五晶体管的控制极连接所述第九晶体管的第二极，第一极连接第一电源电压端，第二极连接下拉节点；

所述下拉子电路包括：第六晶体管和第八晶体管；所述第六晶体管的控制极连接所述上拉节点，第一极连接所述下拉节点，第二极连接所述第二电源电压端；所述第八晶体管的控制极连接所述上拉节点，第一极连接所述第九晶体管的第二极，第二极连接所述第二电源电压端；

所述第一降噪子电路包括：第十一晶体管；所述第十一晶体管的控制极连接所述下拉节点，第一极连接所述第一输出端，第二极连接所述第二电源电压端；

所述第二降噪子电路包括：第十二晶体管；所述第十二晶体管的控制极连接所述下拉节点，第一极连接所述第二输出端，第二极连接所述第二电源电压端；

所述第三降噪子电路包括：第十晶体管；所述第十晶体管的控制极连接所述下拉节点，第一极连接所述上拉节点；第二极连接所述第二电源电压端。

可选地，所述移位寄存器还包括：初始化子电路；

所述初始化子电路被配置为响应于初始化信号，通过所述第二电源电压对所述上拉节点的电位进行初始化。

可选地，所述初始化子电路包括：第七晶体管；所述第七晶体管的控制极连接初始化信号端，第一极连接所述上拉节点，第二极连接所述第二电源电压端。

第一方面，本公开实施例提供一种栅极驱动电路，包括级联的多个如上述提供的移位寄存器；

本级所述移位寄存器的输入信号端连接上一级所述移位寄存器的第二输出端；本级所述移位寄存器的复位信号端连接下一级所述移位寄存器的第二输出端。

可选地，所述栅极驱动电路还包括：M条监控信号传输线；

每个所述移位寄存器的第三输出端连接一条监控信号传输线；相邻设置的M个所述移位寄存器的第三输出端分别连接不同的所述M条监控信号传输线。

附图说明

图1为本公开实施例提供的一种移位寄存器的电路结构示意图；

图2为本公开实施例提供的另一种移位寄存器的电路结构示意图；

图3为本公开实施例提供的一种栅极驱动电路的结构示意图；

图4为本公开实施例提供的一种栅极驱动电路的时序图；

图5为本公开实施例提供的另一种栅极驱动电路的结构示意图；

图6为本公开实施例提供的另一种栅极驱动电路的时序图。

具体实施方式

为使本领域技术人员更好地理解本公开的技术方案，下面结合附图和具体实施方式对本公开作进一步详细描述。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在此需要说明的是，本公开实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入高电平时，源漏极导通，P型相反。可以想到的是采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本发明实施例的保护范围内的。

其中，由于在本公开实施例中以所采用晶体管为N型晶体管，故在本发明实施例中的工作电平信号则是指高电平信号，非工作电平信号为低电平信号；相应的工作电平端为高电平信号端，非工作电平端为低电平信号端。第一电源压端被写入的第一电源电压高于第二电源电压端被写入的第二电源电压，在本发明实施例中以第一电源电压为高电源电压，第二电源电压为低电源电压为例进行说明。

实施例一

图1为本公开实施例提供的一种移位寄存器的电路结构示意图，如图1所示，本公开实施例提供的移位寄存器包括：输入子电路101、第一输出子电路102、第二输出子电路103、复位子电路104和监控子电路105；输入子电路101被配置为响应于输入信号，通过输入信号对上拉节点PU进行预充电；上拉节点PU为输入子电路101、第一输出子电路102、第二输出子电路103和复位子电路104之间的连接节点；第一输出子电路102被配置为响应于上拉节点PU的电位，而将时钟信号通过第一输出端Output1进行输出；第二输出子电路103被配置为响应于上拉节点PU的电位，并通过第二输出端Output2输出与第一输出端Output1所输出的同步信号；复位子电路104被配置为响应于复位信号，通过第二电源电压对上拉节点PU的电位进行复位；监控子电路104被配置为对第二输出端Output2进行监测，并通过第三输出端Output3将监测结果进行输出。

本公开实施例提供的移位寄存器中，第一输出子电路102可以通过第一输出端Output1输出GOA信号，例如时钟信号，第二输出子电路103可以通过第二输出端Output2输出第一输出端Output1所输出的同步信号，由于本公开实施例提供的移位寄存器增加了监控子电路104，监控子电路104可以对第二输出端Output2进行监控，同时可以通过第三输出端Output3将监测结果进行输出，这样，可以对第二输出端Output2输出的GOA信号进行监控，判断出移位寄存器输出的GOA信号是否发生异常，因此可以实现GOA信号的实时监控，从而可以在产品信赖性过程中可以对GOA工作状态变化情况进行监控，进而可以在第一时间检测出GOA信号发生异常的点位，避免出现AD等不良。

在一些实施例中，如图1所示，监控子电路105包括：第四晶体管M4；第四晶体管M4的栅极和源极均连接第二输出端Output2，漏极连接第三输出端Output3。

需要说明的是，第四晶体管M4的栅极和源极连接第二输出端Output2，漏极连接第三输出端Output3，当第二输出端Output2输出的GOA信号为高电平信号时，第四晶体管M4可以在高电平信号的控制下开启，并该高电平信号通过第三输出端Output3输出，通过将第三输出端Output3输出的高电平信号与参考高电平信号进行比较。如果第三输出端Output3输出的信号与参考高电平信号相同，则表示第二输出端Output2输出的GOA信号正常；如果第三输出端Output3输出的信号与参考高电平信号不同或者第三输出端Output3无输出信号，则表示第二输出端Output2输出的GOA信号异常，因此可以实现GOA信号的实时监控，从而可以在产品信赖性过程中可以对GOA工作状态变化情况进行监控，进而可以在第一时间检测出GOA信号发生异常的点位，避免出现AD等不良。

在一些实施例中，如图2所示，监控子电路105包括：第四晶体管M4′；第四晶体管M4′的栅极连接第二输出端Output2，源极连接测试信号端Test，漏极连接第三输出端Output3。

需要说明的是，图2中所示的移位寄存器与图1中所示的移位寄存器的不同之处在于仅监控子电路104的结构不同，其余各个子电路的结构均相同，为了便于区分，图2中的第四晶体管用M4′表示。第四晶体管M4′的栅极连接第二输出端Output2，源极连接测试信号端Test，漏极连接第三输出端Output3，当第二输出端Output2输出的GOA信号为高电平信号时，第四晶体管M4′可以在高电平信号的控制下开启，并该测试信号端Test的测试信号通过第三输出端Output3输出。如果第三输出端Output3输出的信号与测试信号端Test的测试信号相同，则表示第二输出端Output2输出的GOA信号正常；如果第三输出端Output3输出的信号与测试信号端Test的测试信号不同或者第三输出端Output3无输出信号，则表示第二输出端Output2输出的GOA信号异常，因此可以实现GOA信号的实时监控，从而可以在产品信赖性过程中可以对GOA工作状态变化情况进行监控，进而可以在第一时间检测出GOA信号发生异常的点位，避免出现AD等不良。

在一些实施例中，如图1和图2所示，输入子电路101包括：第一晶体管M1；第一晶体管M1的栅极和源极均连接输入信号端Input，漏极连接上拉节点PU；复位子电路104包括：第二晶体管M2；第二晶体管M2的栅极连接复位信号端Reset，源极连接第二电源电压端VSS，漏极连接上拉节点PU；第一输出子电路102包括：第三晶体管M3和存储电容C；第三晶体管M3的栅极连接上拉节点PU，源极连接时钟信号端CLK，漏极连接第一输出端Output1；存储电容C的一端连接上拉节点PU，漏极连接第一输出端Output1；第二输出子电路103包括：第十三晶体管M13；第十三晶体管M13的栅极连接上拉节点PU，源极连接时钟信号端CLK，漏极连接第二输出端Output2。

具体地，在输入阶段，信号输入端Input写入高电平信号，第一晶体管M1被打开，高电平信号可以通过第一晶体管M1给上拉节点PU进行预充电。在输出阶段，由于上拉节点PU的电位被预充电而拉高，且存储在存储电容C中，在该阶段第一晶体管M1截止，存储电容C放电进一步将上拉节点PU的电位拉高，第三晶体管M3和第十三晶体管M13均被打开，第一输出端Output1则将时钟信号端CLK写入的高电平信号输出，第二输出端Output2则将第一输出端Output1所输出的同步信号输出。在复位阶段，复位信号端Reset被写入高电平信号，第二晶体管M2被打开，通过第二电源电压端VSS写入的低电源电压对上拉节点PU的电位进行复位。

在一些实施例中，如图1和图2所示，移位寄存器还包括：至少一个下拉控制子电路106、至少一个下拉子电路107、至少一个第一降噪子电路108、至少一个第二降噪子电路109和至少一个第三降噪子电路110；下拉控制子电路106被配置为响应于第一电源电压，通过第一电源电压控制下拉节点PD的电位；下拉节点PD为下拉控制子电路106和下拉子电路107之间的连接节点；下拉子电路107被配置为响应于上拉节点PU的电位，通过第二电源电压下拉下拉节点PD的电位；第一降噪子电路108被配置为响应于下拉节点PD的电位，通过第二电源电压对第一输出端Output1进行降噪；第二降噪子电路109被配置为响应于下拉节点PD的电位，通过第二电源电压对第二输出端Output2进行降噪；第三降噪子电路110被配置为响应于下拉节点PD的电位，通过第二电源电压对上拉节点PU进行降噪。

具体地，如图1和图2，下拉控制子电路106包括：第九晶体管M9和第五晶体管M5；第九晶体管M9的栅极和源极均连接第一电源电压端VDD，漏极连接第五晶体管的M5栅极；第五晶体管M5的栅极连接第九晶体管M9的漏极，源极连接第一电源电压端VDD，漏极连接下拉节点PD；下拉子电路107包括：第六晶体管M6和第八晶体管M8；第六晶体管M6的栅极连接上拉节点PU，源极连接下拉节点PD，漏极连接第二电源电压端VSS；第八晶体管M8的栅极连接上拉节点PU，源极连接第九晶体管M9的漏极，漏极连接第二电源电压端VSS；第一降噪子电路108包括：第十一晶体管M11；第十一晶体管M11的栅极连接下拉节点PD，源极连接第一输出端Output1，漏极连接第二电源电压端VSS；第二降噪子电路109包括：第十二晶体管M12；第十二晶体管M12的栅极连接下拉节点PD，源极连接第二输出端Output2，漏极连接第二电源电压端VSS；第三降噪子电路110包括：第十晶体管M10；第十晶体管M10的栅极连接下拉节点PD，源极连接上拉节点PU；漏极连接第二电源电压端VSS。

需要说明的是，在本公开实施例中以两个下拉控制子电路106、两个下拉子电路107、两个第一降噪子电路108、两个第二降噪子电路109和两个第三降噪子电路110为例进行说明。可以理解的是，上述的各个子电路的数量还可以为1个或其他数量，实现原理相同，在此不再赘述。其中，第一个和第二个下拉控制子电路106中的第五晶体管分别用M5和M5′表示，第九晶体管分别用M9和M9′表示；第一个和第二个下拉电路5中的第六晶体管分别用M6和M6′表示，第八晶体管M8分别用M8和M8′表示第一个和第二个第一降噪电路108中的第十一晶体管分别用M11和M11′表示；第一个和第二个第二降噪电路109中的第十二晶体管M12分别用M12和M12′表示；第一个和第二个第三降噪电路110中的第十晶体管分别用M10和M10′表示；第一个和第二个下拉控制子电路106所连接的第一电源电压端分别用VDD1和VDD2表示。另外，第一个下拉控制子电路106和第一个下拉电路107连接，二者之间的连接节点用下拉节点PD1表示；第二个下拉控制子电路106和第二个下拉电路107连接，二者之间的连接节点用下拉节点PD2表示；第一个第一降噪电路108连接PD1，第二个第一降噪电路108连接PD2；第一个第二降噪电路109连接PD1，第二个第二降噪电路109连接PD2；第一个第三降噪电路110连接PD1，第二个第三降噪电路110连接PD2。在一帧图像的扫描过程中，第一个下拉控制子电路106、第一个第一下拉电路107、第一个第一降噪电路108、第一个第二降噪电路109、第一个第三降噪电路110进行工作，或者第二个下拉控制子电路106、第二个第一下拉电路107、第二个第一降噪电路108、第二个第二降噪电路109、第二个第三降噪电路110进行工作。也就是，对于下拉控制子电路106、第一下拉电路107、第一降噪电路108、第二降噪电路109、第三降噪电路110数量可以均为多个，相同的功能的子电路在一帧图像扫描时，仅其中一个工作，同时可以在工作预设时间切换为另一个工作，以此可以延长移位寄存器的寿命。在降噪阶段，由于在复位阶段上拉节点PU被下拉至低电平电位；而第五晶体管M5和第九晶体管M9一直被第一电源电压端VDD1写入的第一电源电压控制，此时下拉节点PD1的电位为高电平信号，第十一晶体管M11被打开，第二电源电压端VSS所写入的第二电源电压通过第十一晶体管M11对第一输出端Output1的输出进行降噪。与此同时，第十二晶体管M12和第十晶体管M10也被打开，第二电源电压端VSS所写入的第二电源电压通过第十二晶体管M12和第十晶体管M10分别对第二输出端Output2和上拉节点PU的输出进行降噪。

在一些实施例中，如图1和图2所示，移位寄存器还包括：初始化子电路111；初始化子电路111被配置为响应于初始化信号，通过第二电源电压对上拉节点PU的电位进行初始化。

具体地，如图1和图2所示，初始化子电路111包括：第七晶体管M7；第七晶体管M7的栅极连接初始化信号端STV，源极连接上拉节点PU，漏极连接第二电源电压端VSS。

需要说明的是，在显示下一帧显示画面时，初始化信号端STV写入高电平信号，第七晶体管M7被打开，通过第二电源电压端VSS写入的低电源电压对上拉节点PU的电位进行初始化，以防止相邻帧的显示画面相互干扰，影响显示效果。

可以理解的是，本公开实施例提供的移位寄存器除了可以为上述的19T1C的结构外，还可以为其他的电路结构，例如17T1C结构，其实现原理与上述的移位寄存器的实现原理相同，在此不再赘述。

实施例二

本公开实施例提供了一种栅极驱动电路，该栅极驱动电路包括级联的多个如上述任一实施例提供的移位寄存器；本级移位寄存器的输入信号端Input连接上一级移位寄存器的第二输出端Output2；本级移位寄存器的复位信号端Reset连接下一级移位寄存器的第二输出端Output2。栅极驱动电路还包括：M条监控信号传输线；每个移位寄存器的第三输出端Output3连接一条监控信号传输线；相邻设置的M个移位寄存器的第三输出端Output3分别连接不同的M条监控信号传输线。

本公开实施例提供的栅极驱动电路包括级联的多个移位寄存器，可以对每个移位寄存器的第二输出端Output2输出的GOA信号进行监控，判断出移位寄存器输出的GOA信号是否发生异常，因此可以实现GOA信号的实时监控，从而可以在产品信赖性过程中可以对GOA工作状态变化情况进行监控，进而可以在第一时间检测出GOA信号发生异常的点位，避免出现AD等不良。

下面将以监控信号传输线的数量为4为例并结合时序图对本公开实施例提供的栅极驱动电路的原理进行详细说明。

图3为本公开实施例提供的一种栅极驱动电路的结构示意图，如图3所示，该栅极驱动电路包括级联的多个如图1所示的移位寄存器，图4为与之对应的时序图。如图1所示，第四晶体管M4可以实现自开启功能，当第十三晶体管M13信号正常输出时，第四晶体管M4被打开，第三输出端Output3正常输出信号至监控信号传输线上，当第十三晶体管M13信号输出异常时，第四晶体管M4则无法打开或者打开异常，那么输出到监控信号传输线上的信号就是异常状态，监控信号传输线可以从显示面板内部引出至PCB上并引出测点。如图3所示，为了防止相邻行监控信号传输线上的信号重叠导致时序异常，可以将具有同一进位关系的所有行第三输出端Output3连接至同一监控信号传输线，则需要4条监控信号传输线。如图4所示，当第二输出端Output2都正常输出时，监控信号传输线上的信号都是高电平信号；当其中一行发生异常时，如GOA5的第二输出端Output2输出幅值偏低时，那么监控信号传输线上的信号中则出现一段幅值低的区间，此时表明该行GOA仍正常工作，但该行已出现恶化的情况。当GOA5的第二输出端Output2无输出时，那么将无法往下进位，级联的进位行的监控信号传输线上的信号也无输出。通过对各条监控信号传输线上的信号监控则可及时确定发生异常的GOA是哪一行。

图5为本公开实施例提供的另一种栅极驱动电路的结构示意图，如图5所示，该栅极驱动电路包括级联的多个如图2所示的移位寄存器，图6为与之对应的时序图。如图2所示，该移位寄存器中设置有具有特定信号输入的测试信号端Test，测试信号端Test的信号由驱动IC产生。如图5所示，为了防止相邻行监控信号传输线上的信号重叠导致时序异常，可以将具有同一进位关系的所有行第三输出端Output3连接至同一监控信号传输线，则需要4条监控信号传输线。当第二输出端Output2都正常输出时，监控信号传输线上的信号与测试信号端Test的信号一致；当其中一行发生异常时，如GOA5的第二输出端Output2输出幅值偏低时，那么监控信号传输线上的信号中则出现一段幅值低的区间，此时表明该行GOA仍正常工作，但该行已出现恶化的情况。当GOA5的第二输出端Output2无输出时，那么将无法往下进位，级联的进位行的监控信号传输线上的信号也无输出。通过对各条监控信号传输线上的信号监控则可及时确定发生异常的GOA是哪一行。

可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (10)

1.一种移位寄存器，其特征在于，包括：输入子电路、第一输出子电路、第二输出子电路、复位子电路和监控子电路；

所述输入子电路被配置为响应于输入信号，通过所述输入信号对上拉节点进行预充电；所述上拉节点为所述输入子电路、所述第一输出子电路、所述第二输出子电路和所述复位子电路之间的连接节点；

所述第一输出子电路被配置为响应于所述上拉节点的电位，而将时钟信号通过第一输出端进行输出；

所述第二输出子电路被配置为响应于所述上拉节点的电位，并通过第二输出端输出与所述第一输出端所输出的同步信号；

所述复位子电路被配置为响应于复位信号，通过第二电源电压对所述上拉节点的电位进行复位；

所述监控子电路被配置为对所述第二输出端进行监测，并通过第三输出端将监测结果进行输出。

2.根据权利要求1所述的移位寄存器，其特征在于，所述监控子电路包括：第四晶体管；所述第四晶体管的控制极和第一极均连接所述第二输出端，第二极连接所述第三输出端。

3.根据权利要求1所述的移位寄存器，其特征在于，所述监控子电路包括：第四晶体管；所述第四晶体管的控制极连接所述第二输出端，第一极连接测试信号端，第二极连接所述第三输出端。

4.根据权利要求1所述的移位寄存器，其特征在于，所述输入子电路包括：第一晶体管；所述第一晶体管的控制极和第一极均连接输入信号端，第二极连接所述上拉节点；

所述复位子电路包括：第二晶体管；所述第二晶体管的控制极连接复位信号端，第一极连接第二电源电压端，第二极连接所述上拉节点；

所述第一输出子电路包括：第三晶体管和存储电容；所述第三晶体管的控制极连接所述上拉节点，第一极连接时钟信号端，第二极连接所述第一输出端；所述存储电容的一端连接所述上拉节点，第二极连接所述第一输出端；

所述第二输出子电路包括：第十三晶体管；所述第十三晶体管的控制极连接所述上拉节点，第一极连接所述时钟信号端，第二极连接所述第二输出端。

5.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：至少一个下拉控制子电路、至少一个下拉子电路、至少一个第一降噪子电路、至少一个第二降噪子电路和至少一个第三降噪子电路；

所述下拉控制子电路被配置为响应于第一电源电压，通过第一电源电压控制下拉节点的电位；所述下拉节点为所述下拉控制子电路和所述下拉子电路之间的连接节点；

所述下拉子电路被配置为响应于所述上拉节点的电位，通过第二电源电压下拉所述下拉节点的电位；

所述第一降噪子电路被配置为响应于所述下拉节点的电位，通过第二电源电压对所述第一输出端进行降噪；

所述第二降噪子电路被配置为响应于所述下拉节点的电位，通过第二电源电压对所述第二输出端进行降噪；

所述第三降噪子电路被配置为响应于所述下拉节点的电位，通过第二电源电压对所述上拉节点进行降噪。

6.根据权利要求5所述的移位寄存器，其特征在于，所述下拉控制子电路包括：第九晶体管和第五晶体管；所述第九晶体管的控制极和第一极均连接第一电源电压端，第二级连接所述第五晶体管的控制极；所述第五晶体管的控制极连接所述第九晶体管的第二极，第一极连接第一电源电压端，第二极连接下拉节点；

所述下拉子电路包括：第六晶体管和第八晶体管；所述第六晶体管的控制极连接所述上拉节点，第一极连接所述下拉节点，第二极连接所述第二电源电压端；所述第八晶体管的控制极连接所述上拉节点，第一极连接所述第九晶体管的第二极，第二极连接所述第二电源电压端；

所述第一降噪子电路包括：第十一晶体管；所述第十一晶体管的控制极连接所述下拉节点，第一极连接所述第一输出端，第二极连接所述第二电源电压端；

所述第二降噪子电路包括：第十二晶体管；所述第十二晶体管的控制极连接所述下拉节点，第一极连接所述第二输出端，第二极连接所述第二电源电压端；

所述第三降噪子电路包括：第十晶体管；所述第十晶体管的控制极连接所述下拉节点，第一极连接所述上拉节点；第二极连接所述第二电源电压端。

7.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：初始化子电路；

所述初始化子电路被配置为响应于初始化信号，通过所述第二电源电压对所述上拉节点的电位进行初始化。

8.根据权利要求7所述的移位寄存器，其特征在于，所述初始化子电路包括：第七晶体管；所述第七晶体管的控制极连接初始化信号端，第一极连接所述上拉节点，第二极连接所述第二电源电压端。

9.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-8任一项所述的移位寄存器；

本级所述移位寄存器的输入信号端连接上一级所述移位寄存器的第二输出端；本级所述移位寄存器的复位信号端连接下一级所述移位寄存器的第二输出端。

10.根据权利要求9所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括：M条监控信号传输线；

每个所述移位寄存器的第三输出端连接一条监控信号传输线；相邻设置的M个所述移位寄存器的第三输出端分别连接不同的所述M条监控信号传输线。

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