JP7477460B2 - シフトレジスタ、ゲート駆動回路、表示装置および駆動方法 - Google Patents

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本開示は、2018年11月29日に中国知識産権局に提出された中国特許出願No. 201811442460.4の優先権を主張し、当該特許出願のすべての内容を参照により本願に援用する。

本開示は表示技術分野に関し、具体的に、シフトレジスタと、当該シフトレジスタを含むゲート駆動回路と、当該ゲート駆動回路を含む表示装置と、当該表示装置の駆動方法に関するものである。

有機発光ダイオード表示パネルは、画素回路に有機発光ダイオードの発光を駆動するための駆動トランジスタを含む。製造プロセスのばらつきにより、異なる画素器における駆動トランジスタの閾値電圧が一致しなくなるため、同じ表示パネル内での異なる画素器の発光ダイオードの輝度は均一でない。この点に鑑みると、補償回路を設ける必要がある。
狭額縁の表示装置は市場のトレンドであり、シフトレジスタの構造が複雑になりすぎると狭額縁の表示装置の実現に不利となる。

よって、シフトレジスタの構造、特に、補償機能を有するシフトレジスタの構造を簡略化する必要がある。

第1の態様では、複数の信号入力端子、複数の入力制御端子、プルアップ制御端子に接続された複数の信号入力回路と、複数のリセット制御端子、第1の電源端子、前記プルアップ制御端子に接続された複数のリセット回路と、前記プルアップ制御端子、プルダウン制御端子、出力電源端子、出力クロック信号端子、出力信号端子に接続され、前記プルアップ制御端子箇所の電圧によって前記プルダウン制御端子の電圧を確定し、前記プルアップ制御端子の電圧に応じて、前記出力クロック信号端子から提供される信号を前記信号出力端子により出力し、前記プルダウン制御端子の電圧に応じて、前記出力電源端子から提供される信号を前記信号出力端子により出力するように配置される制御及び出力回路と、を含むシフトレジスタを提供する。前記シフトレジスタの動作サイクルは、時間的に重ならない複数の段階に分割され、各前記段階は少なくとも第1のサブ段階と第2のサブ段階を含む。前記複数の信号入力回路は、前記複数の入力制御端子において相応する1つの信号に応じて、前記複数の段階における異なる段階の第1のサブ段階で、前記複数の信号入力端子において相応する1つから提供される信号を前記プルアップ制御端子へ印加するようにそれぞれ配置される。前記複数のリセット回路は、前記複数のリセット制御端子において相応する1つの信号に応じて、前記複数の段階における異なる段階の第2のサブ段階で、前記第1の電源端子から提供される第1の電源信号を前記プルアップ制御端子へ印加するようにそれぞれ配置される。

ある実施例において、前記制御及び出力回路は、前記プルアップ制御端子、前記プルダウン制御端子、前記第1の電源端子、プルダウン制御クロック端子に接続され、プルアップ制御端子箇所の電圧に基づいて、第1の電源端子とプルダウン制御クロック端子のうちの一方から提供される信号をプルダウン制御端子へ印加するプルダウン制御回路と、前記信号出力端子、前記出力電源端子、前記出力クロック信号端子、前記プルアップ制御端子、前記プルダウン制御端子に接続され、プルアップ制御端子の電圧に応じて、出力クロック信号端子から提供される信号を信号出力端子により出力し、プルダウン制御端子の電圧に応じて、前記出力電源端子から提供される信号を前記信号出力端子により出力するように配置される出力回路と、を含む。

ある実施例において、前記シフトレジスタの動作サイクルは検出段階と表示段階に分割され、前記複数の信号入力回路は第1の入力回路と第2の入力回路を含み、前記複数の信号入力端子は第1の入力端子と第2の入力端子を含み、前記信号出力端子はカスケード出力端子と走査信号出力端子を含む。前記第1の入力回路は、前記カスケード出力端子、検出トリガ端子、前記第1の入力端子、前記プルアップ制御端子に接続され、前記カスケード出力端子と前記検出トリガ端子が有効レベルを受信したことに応じて、前記検出段階の第1のサブ段階で、前記第1の入力端子から提供される信号を前記プルアップ制御端子へ印加するように配置される。前記第2の入力回路は、表示トリガ端子、前記第2の入力端子、前記プルアップ制御端子に接続され、前記表示トリガ端子が有効レベルを受信したことに応じて、前記表示段階の第1のサブ段階で、前記第2の入力端子から提供される信号を前記プルアップ制御端子へ印加するように配置される。

ある実施例において、前記複数のリセット回路は第1のリセット回路と第2のリセット回路を含み、前記複数のリセット制御端子は第1のリセット制御端子と第2のリセット制御端子を含む。前記第1のリセット回路は、前記第1のリセット制御端子、前記第1の電源端子、前記プルアップ制御端子に接続され、前記第1のリセット制御端子の電圧に応じて、前記検出段階の第2のサブ段階で、前記第1の電源信号を前記プルアップ制御端子に提供するように配置される。前記第2のリセット回路は、前記第2のリセット制御端子、前記第1の電源端子、前記プルアップ制御端子に接続され、前記第2のリセット制御端子の電圧に応じて、前記表示段階の第2のサブ段階で、前記第1の電源信号を前記プルアップ制御端子に提供するように配置される。

ある実施例において、前記第1の入力回路は、前記カスケード出力端子、前記検出トリガ端子、検出制御ノードに接続され、前記カスケード出力端子と前記検出トリガ端子のうちの一方が有効レベルを受信したことに応じて、前記カスケード出力端子と前記検出トリガ端子のうちの他方から提供される信号を前記検出制御ノードへ印加するように配置される検出制御サブ回路と、前記検出制御ノード、前記第1の入力端子、前記プルアップ制御端子に接続され、前記検出制御ノードの有効レベルに応じて、前記第1の入力端子から提供される信号を前記プルアップ制御端子へ印加するように配置される検出入力サブ回路と、前記検出制御ノード、前記第1の電源端子に接続され、前記検出制御ノード箇所の電圧を記憶するように配置される検出メモリサブ回路と、を含む。

ある実施例において、前記第1の入力回路は、前記検出制御ノード、検出リセット端子、前記第1の電源端子に接続され、前記検出リセット端子の電圧に応じて、前記第1の電源信号を前記検出制御ノードに提供するように配置される検出リセットサブ回路をさらに含む。

ある実施例において、前記検出制御サブ回路は、制御電極が前記検出トリガ端子に接続され、第1の電極が前記カスケード出力端子に接続され、第2の電極が前記検出制御ノードに接続される検出制御トランジスタを含む。

ある実施例において、前記検出制御サブ回路は、制御電極が前記カスケード出力端子に接続され、第1の電極が前記検出トリガ端子に接続され、第2の電極が前記検出制御ノードに接続される検出制御トランジスタを含む。

ある実施例において、前記検出入力サブ回路は検出入力トランジスタと、スイッチングトランジスタを含む。前記検出入力トランジスタの制御電極が前記検出制御ノードに接続され、前記検出入力トランジスタの第1の電極が前記第1の入力端子に接続され、前記検出入力トランジスタの第2の電極が前記スイッチングトランジスタの第1の電極に接続される。前記スイッチングトランジスタの制御電極が前記第1の入力端子に接続され、第2の電極が前記プルアップ制御端子に接続される。

ある実施例において、前記検出入力サブ回路は、検出入力トランジスタ、スイッチングトランジスタ、検出リーク防止トランジスタを含む。前記検出入力トランジスタの制御電極が前記検出制御ノードに接続され、前記検出入力トランジスタの第1の電極が前記第1の入力端子に接続され、前記検出入力トランジスタの第2の電極が前記スイッチングトランジスタの第1の電極に接続される。前記スイッチングトランジスタの制御電極が検出クロック端子に接続され、第2の電極が前記検出リーク防止トランジスタの第1の電極に接続される。前記検出リーク防止トランジスタの制御電極が前記検出クロック端子に接続され、前記第1の電極が中間リーク防止ノードに接続され、第2の電極が前記プルアップ制御端子に接続される。

ある実施例において、前記検出リセットサブ回路は、制御電極が前記検出リセット端子に接続され、第1の電極が前記検出制御ノードに接続され、第2の電極が前記第1の電源端子に接続される検出リセットトランジスタを含む。

ある実施例において、前記プルダウン制御回路は、前記プルダウン制御クロック端子とプルダウン制御端子に接続され、前記プルダウン制御クロック端子から提供される信号を前記プルアップ制御端子へ印加するように配置される少なくとも1つのプルダウン制御入力サブ回路と、前記プルアップ制御端子、前記プルダウン制御端子、前記第1の電源端子に接続され、前記プルアップ制御端子箇所の電圧に基づいて、前記プルダウン制御端子の電圧を、前記第1の電源端子と前記プルダウン制御クロック端子のうちの一方から提供される電圧と確定するように配置される制御サブ回路と、を含む。

ある実施例において、前記制御サブ回路は第1のプルダウン制御トランジスタと第2のプルダウン制御トランジスタを含む。前記第1のプルダウン制御トランジスタの制御電極が前記プルアップ制御端子に接続され、第1の電極が前記プルダウン制御端子に接続され、第2の電極が前記第1の電源端子に接続される。前記第2のプルダウン制御トランジスタの制御電極が前記プルダウン制御端子に接続され、第1の電極が前記プルアップ制御端子に接続され、第2の電極が前記第1の電源端子に接続される。

ある実施例において、前記制御サブ回路は、第1のプルダウン制御トランジスタ、第2のプルダウン制御トランジスタ、プルダウン制御リーク防止トランジスタを含む。前記第1のプルダウン制御トランジスタの制御電極が前記プルアップ制御端子に接続され、第1の電極が前記プルダウン制御端子に接続され、第2の電極が前記第1の電源端子に接続される。前記第2のプルダウン制御トランジスタの制御電極が前記プルダウン制御端子に接続され、第1の電極が前記プルアップ制御端子に接続され、第2の電極が前記プルダウン制御リーク防止トランジスタの第1の電極に接続される。前記プルダウン制御リーク防止トランジスタの制御電極が前記プルダウン制御端子に接続され、前記プルダウン制御リーク防止トランジスタの第2の電極が前記第1の電源端子に接続される。

ある実施例において、前記プルダウン制御クロック端子は複数のプルダウン制御クロック端子を含み、前記複数のプルダウン制御クロック端子により異なる時間帯に有効信号を提供する。前記プルダウン制御回路は複数の前記プルダウン制御入力サブ回路を含み、各前記プルダウン制御入力サブ回路が前記複数のプルダウン制御クロック端子のうちの1つと前記プルダウン制御端子に接続され、当該プルダウン制御クロック端子が有効信号を受信したことに応じて、当該プルダウン制御クロック端子から提供される信号を前記プルダウン制御端子へ印加するように配置される。

ある実施例において、各前記プルダウン制御入力サブ回路は、プルダウン制御入力トランジスタを含む。前記プルダウン制御入力トランジスタの制御電極と第1の電極が前記複数のプルダウン制御クロック端子のうちの1つに接続され、第2の電極が前記プルダウン制御端子に接続される。

ある実施例において前記出力電源端子は第2の電源端子と前記第1の電源端子を含む。前記出力回路は、前記カスケード出力端子、前記出力クロック信号端子、前記プルアップ制御端子、前記プルダウン制御端子、前記第1の電源端子に接続され、前記プルアップ制御端子の電圧に応じて、前記出力クロック信号端子から提供される信号を前記カスケード出力端子により出力し、前記プルダウン制御端子の電圧に応じて、前記第1の電源端子から提供される信号を前記カスケード出力端子により出力するように配置されるカスケード出力サブ回路と、前記走査信号出力端子、前記出力クロック信号端子、前記プルアップ制御端子、前記プルダウン制御端子、前記第2の電源端子に接続され、前記プルアップ制御端子の電圧に応じて、前記出力クロック信号端子から提供される信号を前記走査信号出力端子により出力し、前記プルダウン制御端子の電圧に応じて、前記第2の電源端子から提供される信号を前記走査信号出力端子により出力するように配置される少なくとも1つの走査信号出力サブ回路と、を含む。

ある実施例において、前記カスケード出力サブ回路は、カスケード出力プルアップランジスタ、カスケード出力プルダウントランジスタ、プルアップ制御キャパシタを含む。前記カスケード出力プルアップランジスタの制御電極がプルアップ制御端子に接続され、第1の電極が前記出力クロック信号端子に接続され、第2の電極が前記カスケード出力端子に接続される。前記カスケード出力プルダウントランジスタの制御電極がプルダウン制御端子に接続され、第1の電極が前記第1の電源端子に接続され、第2の電極が前記カスケード出力端子に接続される。前記プルアップ制御キャパシタの第1の電極が前記プルアップ制御端子に接続され、第2の電極が前記カスケード出力端子に接続される。

ある実施例において、前記走査信号出力サブ回路は走査出力プルアップトランジスタと走査出力プルダウントランジスタを含む。前記走査出力プルアップトランジスタの制御電極がプルアップ制御端子に接続され、第1の電極が前記出力クロック信号端子に接続され、第2の電極が前記走査信号出力端子に接続される。前記走査出力プルダウントランジスタの制御電極がプルダウン制御端子に接続され、第1の電極が前記第2の電源端子に接続され、第2の電極が前記走査信号出力端子に接続される。

ある実施例において、前記第1のリセット回路は、制御電極が第1のリセット制御端子に接続され、第1の電極がプルアップ制御端子に接続され、第2の電極が第1の電源端子に接続される第1のリセットトランジスタを含む。前記第2のリセット回路は、制御電極が第2のリセット制御端子に接続され、第1の電極がプルアップ制御端子に接続され、第2の電極が第1の電源端子に接続される第2のリセットトランジスタを含む。

ある実施例において、前記第1のリセット回路は、制御電極が第1のリセット制御端子に接続され、第1の電極がプルアップ制御端子に接続され、第2の電極が第1の電源端子に接続される第1のリセットトランジスタを含む。前記第2のリセット回路は、制御電極が第2のリセット制御端子に接続され、第1の電極がプルアップ制御端子に接続され、第2の電極が前記リセットリーク防止トランジスタの第1の電極に接続される第2のリセットトランジスタと、制御電極が前記第2のリセット制御端子に接続され、第1の電極が中間リーク防止ノードに接続され、第2の電極が第1の電源端子に接続されるリセットリーク防止トランジスタと、を含む。

ある実施例において、シフトレジスタは、制御電極が前記プルアップ制御端子に接続され、第1の電極が第3の電源端子または前記プルアップ制御端子に電気的に接続され、第2の電極が前記中間リーク防止ノードに接続される中間リーク防止トランジスタをさらに含む。

第2の態様では、ゲート駆動回路を提供する。前記ゲート駆動回路は、カスケードの多段シフトレジスタを含み、前記シフトレジスタは上記のシフトレジスタである。第4n+1段シフトレジスタのカスケード出力端子が第4n+3段シフトレジスタの表示トリガ端子に接続され、第4n+1段シフトレジスタの出力クロック信号端子が、第1の出力クロック信号を提供するための第1の出力クロック信号線に接続され、第4n+1段シフトレジスタの第2のリセット制御端子が第4n+4段シフトレジスタのカスケード出力端子に接続される。第4n+2段シフトレジスタのカスケード出力端子が第4n+4段シフトレジスタの表示トリガ端子に接続され、第4n+2段シフトレジスタの出力クロック信号端子が、第2の出力クロック信号を提供するための第2の出力クロック信号線に接続され、第4n+2段シフトレジスタの第2のリセット制御端子が第4n+5段シフトレジスタのカスケード出力端子に接続される。第4n+3段シフトレジスタのカスケード出力端子が第4n+5段シフトレジスタの表示トリガ端子に接続され、第4n+3段シフトレジスタの出力クロック信号端子が、第3の出力クロック信号を提供するための第3の出力クロック信号線に接続され、第4n+3段シフトレジスタの第2のリセット制御端子が第4n+6段シフトレジスタのカスケード出力端子に接続される。第4n+4段シフトレジスタのカスケード出力端子が第4n+6段シフトレジスタの表示トリガ端子に接続され、第4n+4段シフトレジスタの出力クロック信号端子が、第4の出力クロック信号を提供するための第4の出力クロック信号線に接続され、第4n+4段シフトレジスタの第2のリセット制御端子が第4n+7段シフトレジスタのカスケード出力端子に接続される。

第3の態様では、上記のゲート駆動回路を含む表示装置を提供する。

第4の態様では、シフトレジスタの駆動方法を提供し、前記シフトレジスタは上記のシフトレジスタである。前記シフトレジスタの動作サイクルは、時間的に重ならない表示段階と検出段階に分割され、表示段階と検出段階のそれぞれに第1のサブ段階、第2のサブ段階、第3のサブ段階が含まれる。前記駆動方法は、表示段階の第1のサブ段階において、第2の入力回路が、前記表示トリガ端子の信号に応じて、前記第2の入力端子から提供される有効信号を前記プルアップ制御端子へ印加するステップと、表示段階の第2のサブ段階において、前記制御及び出力回路が、前記プルアップ制御端子の信号に応じて、前記プルダウン制御端子の電圧を無効電圧と確定し、前記プルアップ制御端子の信号に応じて、前記出力クロック信号端子から提供される信号を前記信号出力端子により出力するステップと、表示段階の第3のサブ段階において、第2のリセット回路が、前記第2のリセット制御端子の信号に応じて、前記第1の電源端子の無効信号を前記プルアップ制御端子に提供するステップと、検出段階の第1のサブ段階において、第1の入力回路が、前記検出トリガ端子と前記信号出力端子の信号に応じて、前記第1の入力端子から提供される有効信号を前記プルアップ制御端子へ印加するステップと、検出段階の第2のサブ段階において、前記制御及び出力回路が、前記プルアップ制御端子の信号に応じて、前記プルダウン制御端子の電圧を無効電圧と確定し、前記プルアップ制御端子の信号に応じて、前記出力クロック信号端子から提供される信号を前記信号出力端子により出力するステップと、検出段階の第3のサブ段階において、第1のリセット回路が、前記第1のリセット制御端子の信号に応じて、前記第1の電源端子の無効信号を前記プルアップ制御端子に提供するステップと、を含む。

図面は、本開示をさらに理解するために提供され、明細書の一部を構成し、以下の具体的な実施形態と一緒に本開示の解釈に用いられるものであるが、本開示を制限するものではない。

本開示で提供するシフトレジスタのブロック図である。 本開示で提供するシフトレジスタの回路図である。 本開示で提供するシフトレジスタの回路図である。 本開示で提供するシフトレジスタの回路図である。 本開示で提供するシフトレジスタの回路図である。 本開示で提供するシフトレジスタの動作タイミングチャートである。 本開示で提供するゲート駆動回路のブロック図である。 本開示で提供する表示パネルにおける画素ユニットの画素回路の概略図である。 前記ゲート駆動回路を駆動する信号タイミングチャートである。 本開示で提供するシフトレジスタのブロック図である。

以下では、本開示の具体的な実施形態について、図面を組み合わせて詳細に説明する。ここで説明する具体的な実施形態は、本開示を説明および解釈するためのものにすぎず、本開示を限定するものではないと理解されたい。

本明細書では、1つの信号またはレベルを「有効」と称し、これは、この信号またはレベルが、対応するトランジスタのオンを駆動できるということ、および／または対応する回路をオンにできるということを指し、1つの信号またはレベルを「無効」と称し、これは、この信号またはレベルが、対応するトランジスタのオフを駆動できるということ、および／または対応する回路をオフにできるということを指す。例えば、P型トランジスタに関して、有効レベルはローレベルであり、無効レベルはハイレベルであり、N型トランジスタに関して、有効レベルはハイレベルであり、無効レベルはローレベルである。以下の例示的な説明では、全てのトランジスタがN型トランジスタであり、有効レベルがハイレベルであり、無効レベルがローレベルであるという場合を例として説明するが、本開示はこれに限定されない。

第1の態様において、本開示の実施例はシフトレジスタを提供する。当該シフトレジスタは、複数の信号入力回路、複数のリセット回路、制御及び出力回路を含む。ある実施例において、図10を参照すると、制御及び出力回路は、プルダウン制御回路140と出力回路130を含むことができる。

プルダウン制御回路140は、プルアップ制御端子Q、プルダウン制御端子QB、第1の電源端子VGL1、プルダウン制御クロック端子に接続され、プルアップ制御端子Q箇所の電圧に基づいて、第1の電源端子VGL1とプルダウン制御クロック端子のうちの一方から提供される信号をプルダウン制御端子QBへ印加するように配置される。そのうち、第1の電源端子VGL1は、一定の無効レベルを有する第1の電源信号を提供するために用いられる。

出力回路130は、信号出力端子、出力電源端子、出力クロック信号端子、プルアップ制御端子Q、プルダウン制御端子QBに接続され、プルアップ制御端子Qの電圧に応じて、出力クロック信号端子から提供される信号を信号出力端子により出力し、プルダウン制御端子QBの電圧に応じて、出力電源端子から提供される信号を信号出力端子により出力するように配置される。そのうち、出力電源端子は、一定の無効レベル電圧を提供するために用いられる。

複数の信号入力回路は、複数の信号入力端子、複数の入力制御端子、プルアップ制御端子Qに接続される。

複数のリセット回路は、複数のリセット制御端子、第1の電源端子VGL1、プルアップ制御端子Qに接続される。

本開示によるシフトレジスタの動作サイクルは、時間的に重ならない複数の段階に分割され、各段階は少なくとも第1のサブ段階と第2のサブ段階を含む。複数の信号入力回路は、複数の入力制御端子において相応する1つの信号に応じて、複数の段階における異なる段階の第1のサブ段階で、複数の信号入力端子において相応する1つから提供される信号をプルアップ制御端子Qへ印加するようにそれぞれ配置される。複数のリセット回路は、複数のリセット制御端子において相応する1つの信号に応じて、複数の段階における異なる段階の第2のサブ段階で、第1の電源端子VGL1から提供される第1の電源信号をプルアップ制御端子Qへ印加するようにそれぞれ配置される。

図1はシフトレジスタの一例を示す。図1に示すシフトレジスタは、複数の信号入力回路110と120、複数のリセット回路150と160、出力回路130とプルダウン制御回路140を含む。

図1に示す例において、複数の信号入力端子は、第1の入力端子CLKEと第2の入力端子VDDを含み、複数の入力制御端子は、第1の入力制御端子としての検出トリガ端子OEおよびカスケード出力端子CRと、第2の入力制御端子としての表示トリガ端子DTRとを有し、複数のリセット制御端子は、第1のリセット制御端子TRSTと第2のリセット制御端子DRSTを含み、シフトレジスタの動作サイクルは時間的に重ならない表示段階T1と検出段階T2の二段階に分割される（図6を参照）。しかし、本開示はこれに限定されない。

検出入力回路として第1の入力回路110がカスケード出力端子CR、検出トリガ端子OE、第1の入力端子CLKE、プルアップ制御端子Qに接続され、カスケード出力端子CRと検出トリガ端子OEが有効レベルを受信したことに応じて、検出段階T2の第1のサブ段階で、第1の入力端子CLKEから提供される信号をプルアップ制御端子Qへ印加するように配置される。

表示入力回路としての第2の入力回路120は、表示トリガ端子DTR、第2の入力端子としての第3の電源端子VDD、プルアップ制御端子Qに接続され、表示トリガ端子DTRが有効レベルを受信したことに応じて、表示段階T1の第1のサブ段階で、第3の電源端子VDDから提供される信号をプルアップ制御端子Qへ印加するように配置される。そのうち、第3の電源端子VDDは、一定の有効レベルを有する第3の電源信号を提供するために用いられる。

第1のリセット回路160は、第1のリセット制御端子TRST、第1の電源端子VGL1、プルアップ制御端子Qに接続され、第1のリセット制御端子TRSTの電圧に応じて、検出段階T2の第2のサブ段階で、第1の電源信号をプルアップ制御端子Qに提供するように配置される。

第2のリセット回路150は、第2のリセット制御端子DRST、第1の電源端子VGL1、プルアップ制御端子Qに接続され、第2のリセット制御端子DRSTの電圧に応じて、表示段階T1の第2のサブ段階で、第1の電源信号をプルアップ制御端子Qに提供するように配置される。

図1に示す例において、複数の信号入力回路110と120は、1つの動作サイクルの異なる時間帯において、プルアップ制御端子Qへ信号を順番に提供し、相応に、複数のリセット回路150と160は、異なる時間帯において、プルアップ制御端子へ無効レベルを順番に提供する（即ち、プルアップ制御端子Qをリセットする）。

つまり、本開示で提供するシフトレジスタにおいて、複数の信号入力回路と複数のリセット回路とで出力回路およびプルダウン制御回路を共有するため、前記信号出力端子から出力される信号は、1つの信号入力回路のみを有する複数のシフトレジスタから出力される信号の重畳である。

そして、複数の信号入力回路と複数のリセット回路が出力回路およびプルダウン制御回路を共有し、コネクタを設ける必要がないため、シフトレジスタの構造を簡略化でき、狭額縁の実現に有利である。

例えば、図1に示す例において、1つのシフトレジスタの1つの信号出力端子により（例えば、走査信号出力端子）、表示走査信号と検出走査信号を同時に出力することができる。また、検出入力信号を提供するための第1の入力回路110がカスケード出力端子CRと検出トリガ端子OEの両者で制御されるため、ランダム検出機能を実現することができ、これについては後で説明する。

ある実施例において、信号出力端子は、走査信号出力端子OUTとカスケード出力端子CRを含む。出力回路130は、カスケード出力サブ回路131と少なくとも1つの走査信号出力サブ回路を含む（例えば、図1～4における132、或いは図5における132と133）。

カスケード出力サブ回路131は、カスケード出力端子CR、出力クロック信号端子CLKD、プルアップ制御端子Q、プルダウン制御端子QB、第1の電源端子VGL1に接続され、プルアップ制御端子Qの電圧に応じて、前記出力クロック信号端子CLKDが提供する信号をカスケード出力端子CRにより出力し、プルダウン制御端子QBの電圧に応じて、第1の電源端子VGL1が提供する信号をカスケード出力端子CRにより出力するように配置される。

走査信号出力サブ回路は、走査信号出力端子OUT、出力クロック信号端子CLKD、プルアップ制御端子Q、プルダウン制御端子QB、第2の電源端子VGL2に接続され、プルアップ制御端子Qの電圧に応じて、前記出力クロック信号端子CLKDが提供する信号を走査信号出力端子OUTにより出力し、プルダウン制御端子QBの電圧に応じて、第2の電源端子VGL2が提供する信号を走査信号出力端子OUTにより出力するように配置される。

上記の例では、出力電源端子として第1の電源端子VGL1および第2の電源端子VGL2を用いたが、本開示はこれに限定されず、出力電源端子が一定の無効レベルを提供できるものであればよい。

シフトレジスタの1つの動作サイクルの、前記複数の段階における各々については、前記複数の信号入力回路における1つと前記複数のリセット回路における1つが動作し、当該段階は、第1のサブ段階としての充電サブ段階t1、出力サブ段階t2、第2のサブ段階としてのプルダウンサブ段階t3を含む（図6を参照）。

充電サブ段階t1において、前記複数の信号入力回路における1つによりプルアップ制御端子Qへ信号を提供して、プルアップ制御端子Qを充電し、例えば、表示段階T1の充電サブ段階t1で、第2の入力回路120によりQ点へハイレベル信号を提供し、検出段階T2の充電サブ段階t1で、第1の入力回路110によりQ点へハイレベル信号を提供する。出力クロック信号端子CLKDへ無効の第1のクロック信号を提供し、出力回路130は、信号出力端子（例えば、CRとOUT）により無効の第1のクロック信号を出力する。

出力サブ段階t2において、信号入力回路はプルアップ制御端子Qへ信号を提供せず、プルアップ制御端子Qを浮遊させ、プルアップ制御端子Qの電位は依然として高いものであるため、出力回路130は信号出力端子（例えば、CRとOUT）から出力される第1のクロック信号を維持する。出力サブ段階t2において、第1のクロック信号は有効信号であることから、信号出力端子から有効信号を出力することができ、出力サブ段階t2において、プルダウン制御回路140は、プルアップ制御端子Qの電位に基づいてプルダウン制御端子QBの電位をプルダウンする。

プルダウンサブ段階t3において、第1のクロック信号はローレベル信号であり、プルアップ制御端子Qの電位は初期的にハイレベルである。その後、複数のリセット回路のうちの一方がプルアップ制御端子Qへ第1の電源信号を提供し、例えば、表示段階T1のプルダウンサブ段階t3において、第2のリセット回路150は第2のリセット制御端子DRSTのハイレベルに応じて、プルアップ制御端子Qのレベルをプルダウンし、検出段階T2のプルダウンサブ段階t3において、第1のリセット回路160は第1のリセット制御端子TRSTのハイレベルに応じて、プルアップ制御端子Qのレベルをプルダウンする。この時、プルアップ制御端子Qの電位が無効レベルであるため、プルダウン制御回路140がプルダウン制御クロック端子の信号をプルダウン制御端子QBへ印加して、プルダウン制御端子QBの電位を有効レベルにする。出力回路130はプルダウン制御端子QBの有効レベルの制御の下、出力電源端子が提供する無効レベルを信号出力端子へ出力する。

各信号入力回路がプルアップ制御端子Qへ信号を提供する際、シフトレジスタはいずれも充電サブ段階t1に進み、出力サブ段階t2とプルダウンサブ段階t3を通過する。つまり、シフトレジスタ全体の1つの動作環境において、充電サブ段階、出力サブ段階、プルダウンサブ段階という動作シーケンスが複数回繰り返されることで、シフトレジスタが複数の走査信号の重畳を出力することができるようになる。

ある実施例において、プルダウン制御回路140は、制御サブ回路143と少なくとも1つの入力サブ回路を含むことができる。前記入力サブ回路は、プルダウン制御クロック端子とプルダウン制御端子Qに接続され、プルダウン制御クロック端子から提供される信号をプルアップ制御端子Qへ印加するように配置される。制御サブ回路143は、プルアップ制御端子Q、プルダウン制御端子QB、第1の電源端子VGL1に接続され、プルアップ制御端子Q箇所の電圧に基づいて、プルダウン制御端子QBの電圧を、第1の電源端子VGL1とプルダウン制御クロック端子のうちの一方から提供される電圧と確定するように配置される。

プルダウン制御サブ回路140の使用寿命を延ばすために、好ましくは、ある実施例において、プルダウン制御回路140は、制御サブ回路143と複数の入力サブ回路（例えば、図1の例における、2つの入力サブ回路141と142）を含み、前記シフトレジスタは、複数のプルダウン制御クロック端子を含む（例えば、図1の例において、シフトレジスタは、第1のプルダウン制御クロック端子CLKMと第2のプルダウン制御クロック端子CLKNを含む）。

複数の前記入力サブ回路は、異なる時間帯に前記プルダウン制御端子へ有効なプルダウン制御信号を提供するためにそれぞれ用いられる。前記シフトレジスタの任意の動作時間において、複数の入力サブ回路における1つと制御サブ回路143が1つの機能的に完全なプルダウン制御回路140を構成し、残りの入力サブ回路はアイドル状態である。複数の入力サブ回路を交互に通電することで、1つの入力サブ回路の使用寿命を延ばすことができる。

各入力サブ回路は、複数のプルダウン制御クロック端子における相応の1つおよびプルダウン制御端子QBに電気的に接続され、当該プルダウン制御クロック端子が有効信号を受信したことに応じて、当該プルダウン制御クロック端子から提供される信号をプルダウン制御端子QBへ印加するように配置される。なお、シフトレジスタの動作中、当該シフトレジスタにおける複数のプルダウン制御クロック端子における1つが有効なプルダウン制御クロック信号を受信し、その残りのプルダウン制御クロック端子はいずれも無効のプルダウン制御クロック信号を受信する。

プルダウンサブ段階t3では、入力サブ回路により有効なプルダウン制御クロック信号をプルダウン制御端子QBに提供することができる。

シフトレジスタが一定時間動作した後、現在、有効なプルダウン制御クロック信号を受信している入力サブ回路に、有効なプルダウン制御クロック信号が入力されるのを停止し、そのうちの有効なプルダウン制御クロック信号を受信していない1つの入力サブ回路に有効なプルダウン制御クロック信号を提供することができる。

例えば、図1に示す実施形態において、プルダウン制御サブ回路140は、2つのプルダウン制御クロック端子を含み、当該2つのプルダウン制御クロック端子は、それぞれ第1のプルダウン制御クロック端子CLKMと第2のプルダウン制御クロック端子CLKNであり、プルダウン制御サブ回路140は、第1のプルダウン制御クロック端子CLKMに電気的に接続された入力サブ回路141と、第2のプルダウン制御クロック端子CLKNに電気的に接続された入力サブ回路142とを有する。

本開示では、いつ第1のプルダウン制御クロック端子CLKMに有効なプルダウン制御クロック信号を提供し、いつ第2のプルダウン制御クロック端子CLKNに有効なクロック信号を提供するかについて特別な要求をしない。例えば、100フレーム毎に切り替えて、前の100フレームの画面を表示する場合には、第1のプルダウン制御クロック端子CLKMに有効なプルダウン制御クロック信号を提供し、第200フレーム～第300フレームの画面を表示する場合には、第2のプルダウン制御クロック端子CLKNに有効なプルダウン制御クロック信号を提供するというように、順次類推することができる。

本開示では、前記入力サブ回路の具体的な構造について特別な要求はせず、ある実施例において、前記入力サブ回路は、プルダウン制御入力トランジスタを含むことができ、前記プルダウン制御入力トランジスタのゲート及び第1の電極は、対応するプルダウン制御クロック端子に電気的に接続され、第2の電極は、前記プルダウン制御端子Qに電気的に接続される。

ある実施例において、例えば、図2と図3を参照すると、制御サブ回路143は、第1のプルダウン制御トランジスタM8と第2のプルダウン制御トランジスタM9を含むことができる。第1のプルダウン制御トランジスタM8の制御電極がプルアップ制御端子Qに接続され、第1の電極がプルダウン制御端子QBに接続され、第2の電極が第1の電源端子VGL1に接続される。第2のプルダウン制御トランジスタM9の制御電極がプルダウン制御端子QBに接続され、第1の電極がプルアップ制御端子Qに接続され、第2の電極が第1の電源端子VGL1に接続される。

図2に示す実施形態において、入力サブ回路141は制御信号入力トランジスタM7を含み、入力サブ回路142は制御信号入力トランジスタM10を含む。図2に示すように、制御信号入力トランジスタM7の制御電極および第1の電極が第1のプルダウン制御クロック端子CLKMに接続され、制御信号入力トランジスタM7の第2の電極がプルダウン制御端子QBに電気的に接続される。制御信号入力トランジスタM10の制御電極および第1の電極が第2のプルダウン制御クロック端子CLKNに接続され、制御信号入力トランジスタM10の第2の電極がプルダウン制御端子QBに電気的に接続される。

本開示において、制御信号入力トランジスタM7のサイズは、制御信号入力トランジスタM10のサイズと同じであるが、制御信号入力トランジスタM7のアスペクト比は、第1のプルダウン制御トランジスタM8のサイズより小さいことにより、第1のプルダウン制御トランジスタM8によってプルダウン制御端子QBの電圧の制御を主導することができる。

具体的に、出力サブ段階t2で、プルアップ制御端子Qをハイレベル信号とし、第1のプルダウン制御トランジスタM8をオンし、制御信号入力トランジスタM7とM10のうちの、その制御電極に有効レベルが印加された1つをオンし、制御信号入力トランジスタM7/M10と第1のプルダウン制御トランジスタM8の分圧作用により、第1の電源端子VGL1により提供されるローレベル信号がプルダウン制御端子QBに提供されることで、第1のレベル信号端子VGL2と信号出力端子OUTとの間が遮断されていることを確保できる。

プルダウンサブ段階t3では、リセット回路150または160によりプルアップ制御端子Qの電圧がプルダウンされる。さらに、プルダウン制御端子QBの有効なプルダウン制御クロック信号を入力サブ回路により提供することで、出力回路130がカスケード出力端子CRと走査信号出力端子OUTなどの信号出力端子にローレベル信号を提供する。このほか、第2のプルダウン制御トランジスタM9のゲートは有効なプルダウン制御クロック信号であるため、第2のプルダウン制御トランジスタM9はオンされ、第1の電源端子VGL1から提供される信号を用いてプルアップ制御端子Qをさらにプルダウンしてノイズを低減する。

出力サブ段階t2で、プルダウン制御回路140がプルアップ制御端子Qに対して不要な放電を行うことを防止するために、ある実施例では、図4と図5に示すように、プルダウン制御サブ回路143は、第1のリーク防止トランジスタM18をさらに含み、第2のプルダウン制御トランジスタM9の第2の電極は、第1の電源端子VGL1ではなく、プルダウン制御リーク防止トランジスタM18の第1の電極に接続される。プルダウン制御リーク防止トランジスタM18の制御電極は、プルダウン制御端子QBに接続され、プルダウン制御リーク防止トランジスタの第2の電極は、第1の電源端子VGL1に接続される。

第2のプルダウン制御トランジスタM9のゲートが無効信号である時、第2のプルダウン制御トランジスタM9および第1のリーク防止トランジスタM18はいずれもオフし、第1の電源端子VGL1がプルアップ制御端子Qの電位に影響を与えないことが確保される。

ある実施例において、図2と図3を参照すると、第2のリセット回路150は第2のリセットトランジスタM6を含み、当該第2のリセットトランジスタM6の制御電極は、第2のリセット制御端子DRSTに接続され、第1の電極はプルアップ制御端子Qに接続され、第2の電極は第1の電源端子VGL1に接続される。

プルダウンサブ段階t3で、第2のリセットトランジスタM6の制御電極に有効なリセット信号を提供することにより、第2のリセットトランジスタM6をオンさせ、さらに、第1の電源端子VGL1の信号をプルアップ制御端子Qに提供し、プルアップ制御端子Qの電位をプルダウンして、出力回路130が無効信号を信号出力端子に提供しないようにする。

出力サブ段階t2で、プルアップ制御端子Qの電位をプルダウンすることを防止するために、ある実施例において、図4と図5を参照すると、第2のリセットサブ回路150はリセットリーク防止トランジスタM17をさらに含み、第2のリセットトランジスタM6の第2の電極はリセットリーク防止トランジスタM17の第1の電極に接続され、リセットリーク防止トランジスタM17の制御電極は第2のリセット制御端子DRSTに接続され、第2の電極は第1の電源端子VGL1に接続される。

本開示において、リセットリーク防止トランジスタM17の制御電極がリセット制御信号を受信した時、当該リセットリーク防止トランジスタM17がオンされ、第2のリセットトランジスタM6がオンされることで、第1の電源端子VGL1とプルアップ制御端子Qとをオンすることができる。

出力サブ段階t2で、第2のリセットトランジスタM6の制御電極およびリセットリーク防止トランジスタM17の制御電極が無効なリセット信号を受信するため、第2のリセットトランジスタM6とリセットリーク防止トランジスタM17をオフし、プルアップ制御端子Qがプルダウンされないことが確保される。

ある実施例では、図2～5に示すように、第1のリセット回路160は、第1のリセットトランジスタM15を含み、その制御電極が第1のリセット制御端子TRSTに接続され、第1の電極がプルアップ制御端子Qに接続され、第2の電極が第1の電源端子VGL1に接続される。

第1のリセットトランジスタM15の制御電極が有効な制御信号を受信した時、当該第1のリセットトランジスタM15がオンし、さらに、第1の電源端子VLG1とプルアップ制御端子Qとをオンし、プルアップ制御端子Qをリセットする。

第1の入力回路110は検出信号入力回路とすることができ、第2の入力回路10は表示信号入力回路とすることができるほか、シフトレジスタは外部検出回路を含む表示パネルに用いることができる。第1の入力回路110は、検出トリガ信号をプルアップ制御端子Qに提供することに用いられ、第2の入力回路120は、表示トリガ信号をプルアップ制御端子Qに提供することに用いられる。本開示で提供するシフトレジスタによって、検出走査信号と表示走査信号との重畳を実現することができる。

なお、ここでの検出走査信号は、有機発光ダイオード表示パネルの外部補償回路を制御して各画素単位で検出するための信号である。

第1の入力回路110と第2の入力回路120は、交互に（例えば、検出段階T2のサブ段階t1および表示段階T1のサブ段階t1）プルアップ制御端子Qにトリガ信号を提供する。

ある実施例において、第1の入力回路110は、検出制御サブ回路111、検出入力サブ回路112、検出メモリサブ回路113を含む。

検出制御サブ回路111は、カスケード出力端子CR、検出トリガ端子OE、検出制御ノードHに接続され、カスケード出力端子CRと検出トリガ端子OEのうちの一方が有効レベルを受信したことに応じて、カスケード出力端子CRと検出トリガ端子OEのうちの他方から提供される信号を検出制御ノードHに印加するように配置される。

検出入力サブ回路112は、検出制御ノードH、第1の入力端子CLKE、プルアップ制御端子Qに接続され、検出制御ノードHの有効レベルに応じて、第1の入力端子CLKEから提供される信号をプルアップ制御端子Qに印加するように配置される。

検出メモリ回路113は、検出制御ノードHと第1の電源端子VGL1に接続され、検出制御ノードH箇所の電圧を記憶するように配置される。

検出制御サブ回路111により検出制御ノードHのレベルを制御することで、検出入力サブ回路112がプルアップ制御端子に信号を提供するタイミングを制御することができる。

ある実施例において、第1の入力回路110は、検出制御ノードH、検出リセット端子CLKB、第1の電源端子VGL1に接続され、検出リセット端子CLKBの電圧に応じて、第1の電源信号を検出制御ノードHに提供するように配置される検出リセットサブ回路114をさらに含む。

本開示が提供する実施形態では、検出段階T2のプルダウンサブ段階t3で、検出リセット端子CLKBに有効信号を提供する。

検出リセットサブ回路114により、検出段階のプルダウンサブ段階で、検出制御ノードHに第1の電源信号を印加することで、検出制御ノードHの放電をより充分にすることができる。

上記に記載のように、信号出力端子が出力する信号には、表示走査信号と検出走査信号が含まれる。第1の入力回路110に入力される信号は、カスケード出力端子CRにより出力される信号であり、走査信号出力端子により出力され、表示走査信号を含む信号と波形上で同じである。表示走査信号を用いて第1の入力回路110の出力を制御することにより、消費電力の低減、回路構造の簡略化を図ることができる。

ある実施例において、図6と図9を参照すると、検出トリガ端子OEは、表示段階T1のうちのある時間帯にハイレベルの検出トリガ信号を入力する。本開示の実施例によれば、複数のカスケードのシフトレジスタからなるGOA回路において、検出トリガ端子OEにハイレベル信号が入力され、自段のシフトレジスタから出力される表示走査信号が同時にハイレベルの時、相応の検出段階で、自段のシフトレジスタに対して検出および補償操作を行い、即ち、多段シフトレジスタにおいて、自段のシフトレジスタを選択して検出および補償操作を行う。このように、検出トリガ端子OEから入力される検出トリガ信号を設けることにより（例えば、非線順次に走査）、線順次に表示走査をすると同時にランダムに検出および補償を行うことができ、線順次検出および補償に伴う問題を回避することができる。

ある実施例において、図2を参照すると、検出制御サブ回路111は、検出制御トランジスタM1を含む。検出制御トランジスタM1の制御電極が検出トリガ端子OEに接続され、検出制御トランジスタの第1の電極がカスケード出力端子CRに接続され、検出制御トランジスタの第2の電極が検出制御ノードHに接続される。

ある実施例において、図3～5を参照すると、検出制御サブ回路111は検出制御トランジスタM1を含む。検出制御トランジスタM1の制御電極がカスケード出力端子CRに接続され、検出制御トランジスタの第1の電極が検出トリガ端子OEに接続され、検出制御トランジスタの第2の電極が検出制御ノードHに接続される。

ある実施例において、図2と図3を参照すると、検出入力サブ回路112は、検出入力トランジスタM3とスイッチングトランジスタM4を含む。検出入力トランジスタM3の制御電極が検出制御ノードHに接続され、検出入力トランジスタM3の第1の電極が第1の入力端子CLKEに接続され、検出入力トランジスタM3の第2の電極がスイッチングトランジスタM4の第1の電極に接続される。スイッチングトランジスタM4の制御電極が第1の入力端子CLKEに接続され、第2の電極がプルアップ制御端子Qに接続される。

スイッチングトランジスタM4を設け、スイッチングトランジスタM4が表示走査信号を出力する時間帯でオンしないようにすることで、検出メモリサブ回路113に記憶される信号がプルアップ制御端子Qの電位に影響を与えることを回避できる。

検出入力サブ回路112は、一定のハイレベルを提供する信号端子（例えば、VDD）ではなく、クロック信号を提供する第1の入力端子CLKEに接続されるため、トランジスタM3のゲートコンデンサなどの影響により、トランジスタM3の第2の電極のレベルをより高くすることができることから、プルアップ制御端子Qのレベルをより高くすることができ、シフトレジスタ動作の安定性を向上させることができる。

ある実施例において、図4と図5を参照すると、検出入力サブ回路112は、検出入力トランジスタM3、スイッチングトランジスタM4、検出リーク防止トランジスタM4’を含む。検出入力トランジスタM3の制御電極が検出制御ノードHに接続され、検出入力トランジスタM3の第1の電極が第1の入力端子CLKEに接続され、検出入力トランジスタM3の第2の電極がスイッチングトランジスタM4の第1の電極に接続される。スイッチングトランジスタM4の制御電極が検出クロック端子CLKCに接続され、第2の電極が検出リーク防止トランジスタM4’の第1の電極に接続される。検出リーク防止トランジスタM4’の制御電極が検出クロック端子CLKCに接続され、第2の電極がプルアップ制御端子Qに接続される。この状況において、検出クロック端子CLKCは検出段階T2の充電サブ段階t1で有効レベルを提供する必要がある。検出クロック端子CLKCの、他の時間でのレベルは、図6と図9に示す通りである。

本開示では、検出段階T2の充電サブ段階t1で、検出制御ノードHはハイレベルであり、スイッチングトランジスタM4の制御電極は、検出クロック端子CLKCまたは第1の入力端子CLKEによりハイレベルに印加される。この時、検出入力トランジスタM3とスイッチングトランジスタM4（および、図4～5の例では、検出リーク防止トランジスタM4’）がオンすることで、第1の入力端子CLKEが提供する有効信号をプルアップ制御端子Qに出力することができる。

スイッチングトランジスタM4と検出リーク防止トランジスタM4’は同期制御可能であり、スイッチングトランジスタM4の制御電極と検出リーク防止トランジスタM4’の制御電極が有効な制御信号を受信した時、両者が同時にオンして、検出入力サブ回路112が第1の入力端子CLKEの信号をプルアップ制御端子Qに提供することを許可する。

スイッチングトランジスタM4と検出リーク防止トランジスタM4’の制御端子が無効な制御信号を受信した時、両者を同時にオフして、プルアップ制御端子Qの電位に影響を与えないようにする。

ある実施例において、検出リセットサブ回路114は、制御電極が検出リセット端子CLKBに接続され、第1の電極が検出制御ノードHに接続され、第2の電極が第1の電源端子VGL1に接続される検出リセットトランジスタM2を含む。

検出リセットトランジスタM2の制御電極が有効なリセット信号を受信した時、検出リセットトランジスタM2がオンすることで、検出制御ノードH放電することができる。

ある実施例において、第2の入力回路120は、制御端子が表示トリガ端子DTRに接続され、第1の電極が第3の電源端VDDに接続され、第2の電極がプルアップ制御端子Qに接続される第5のトランジスタM5を含む。

ある実施例において、シフトレジスタが、検出リーク防止トランジスタM4’、リセットリーク防止トランジスタM17、プルダウン制御リーク防止トランジスタM18における少なくとも1つを含む時、検出リーク防止トランジスタM4’の第1の電極、リセットリーク防止トランジスタM17の第1の電極および／またはプルダウン制御リーク防止トランジスタM18の第1の電極（例えば、図4と図5の中間リーク防止ノードOFF）のようなノードでの漏れを防止するために、前記シフトレジスタは、制御電極がプルアップ制御端子Qに電気的に接続され、第1の電極が第3の電源端子VDDに電気的に接続され、第2の電極が検出リーク防止トランジスタM4’の第1の電極、リセットリーク防止トランジスタM17の第1の電極および／またはプルダウン制御リーク防止トランジスタM18の第1の電極（例えば、図4と図5の中間リーク防止ノードOFF）に電気的に接続される中間リーク防止トランジスタM16をさらに含むことができる。代替的に（図示せず）、中間リーク防止トランジスタM16の第1の電極は、第3の電源端子VDDではなく、プルアップ制御端子Qに接続することができる。

本開示では、出力回路130の具体的な構造について特別な限定をしないが、信号の安定性を確保するために、ある実施例において、出力回路130は、カスケード出力サブ回路、少なくとも1つの走査信号出力サブ回路、異なる出力サブ回路によってそれぞれ提供される、同一波形を有する2つの出力信号を含むことで、走査信号出力端子OUTにより出力される走査信号に対する他の信号の影響を回避する。

図2～図4に示す実施形態において、出力回路130は、1つのカスケード出力サブ回路131と1つの走査信号出力サブ回路132を含む。図5に示す具体的な実施形態において、出力サブ回路130には、1つのカスケード出力サブ回路131と2つの走査信号出力サブ回路132が含まれる。

ある実施例において、カスケード出力サブ回路131は、カスケード出力プルアップランジスタM11、カスケード出力プルダウントランジスタM12、プルアップ制御キャパシタC2を含む。カスケード出力プルアップランジスタM11の制御電極がプルアップ制御端子Qに接続され、第1の電極が出力クロック信号端子CLKDに接続され、第2の電極がカスケード出力端子CRに接続される。カスケード出力プルダウントランジスタM12の制御電極がプルダウン制御端子QBに接続され、第1の電極が第1の電源端子VGL1に接続され、第2の電極がカスケード出力端子CRに接続される。プルアップ制御キャパシタC2の第1の電極がプルアップ制御端子Qに接続され、第2の電極がカスケード出力端子CRに接続される。

プルアップ制御キャパシタC2のブートストラップ効果により、プルアップ制御点Qの電位を向上できる。例えば、図6を参照すると、出力サブ段階t2で、プルアップ制御点Qを浮遊させ、トランジスタM11をオンし、プルアップ制御キャパシタC2のブートストラップ効果により、プルアップ制御点Qの電位はより高い電位に結合できる。

ある実施形態において、各走査信号出力サブ回路132は、走査出力プルアップトランジスタと走査出力プルダウントランジスタを含む。前記走査出力プルアップトランジスタの制御電極がプルアップ制御端子Qに接続され、第1の電極が前記出力クロック信号端子に接続され、第2の電極が前記走査信号出力端子に接続される。前記走査出力プルダウントランジスタの制御電極がプルダウン制御端子QBに接続され、第1の電極が前記第2の電源端子VGL2に接続され、第2の電極が前記走査信号出力端子に接続される。

ある実施例において、例えば、図2～4を参照すると、カスケード出力サブ回路131と走査信号出力サブ回路132が単一の出力クロック信号端子CLKDに接続される。

ある実施例において、例えば、図5を参照すると、複数の出力クロック信号端子が存在し（例えば、図5に示すCLKD、CLKF、CLKGなど）、カスケード出力サブ回路131と複数の走査信号出力サブ回路132が異なる出力クロック信号端子に接続される。

図2～図4に示す実施例において、出力回路130は、1つの走査信号出力サブ回路132を有し、走査出力プルアップトランジスタM13の制御電極がプルアップ制御端子Qに接続され、第1の電極が出力クロック信号端子に接続され、第2の電極が前記走査信号出力端子OUTに接続される。走査出力プルダウントランジスタM14の制御電極がプルダウン制御端子QBに接続され、第1の電極が前記第2の電源端子VGL2に接続され、第2の電極が前記走査信号出力端子OUTに接続される。

図5に示す実施例において、出力回路130は、2つの走査信号出力サブ回路132を有し、2つの走査信号出力端子OUT1とOUT2を有する。走査出力プルアップトランジスタM13の制御電極がプルアップ制御端子Qに接続され、第1の電極が出力クロック信号端子CLKFに接続され、第2の電極が前記走査信号出力端子OUT1に接続される。走査出力プルダウントランジスタM14の制御電極がプルダウン制御端子QBに接続され、第1の電極が前記第2の電源端子VGL2に接続され、第2の電極が前記走査信号出力端子OUT1に接続される。走査出力プルアップトランジスタM19の制御電極がプルアップ制御端子Qに接続され、第1の電極が出力クロック信号端子CLKGに接続され、第2の電極が前記走査信号出力端子OUT2に接続される。走査出力プルダウントランジスタM20の制御電極がプルダウン制御端子QBに接続され、第1の電極が前記第2の電源端子VGL2に接続され、第2の電極が前記走査信号出力端子OUT2に接続される。

本開示では、第2の電源端子VGL2から提供されるローレベル信号のレベルは、通常、第1の電源端子VGL1から提供されるローレベル信号のレベルより高く、これにより信号出力端子から出力される信号が損失を生じないようにできる。

第2の態様では、カスケードの多段シフトレジスタを含むゲート駆動回路であって、前記シフトレジスタは本開示で提供する上記のシフトレジスタであるゲート駆動回路を提供する。

「カスケード」とは、自段(例えばN段)のシフトレジスタの出力端子(例えばカスケード接続出力端子)が、第2段(例えばN+2段)のシフトレジスタの表示トリガ端子(例えば、上記実施例における表示トリガ端子DTR)と電気的に接続されることをいう。本開示の実施例によれば、シフトレジスタの出力端から出力される信号を利用して、ゲート線に連結された薄膜トランジスタをオン／オフ駆動することができ、これを利用して外部回路を駆動して検出及び補償を行うことができる。

ある実施例において、第4n+1段シフトレジスタ（例えば、図7における第1段シフトレジスタA1）のカスケード出力端子CRが第4n+3段シフトレジスタ（例えば、図7における第3段シフトレジスタA3）の表示トリガ端子DTRに接続され、第4n+1段シフトレジスタの出力クロック信号端子CLKDが第1の出力クロック信号を提供するための第1の出力クロック信号線CLKD_1に接続され、第4n+1段シフトレジスタの第2のリセット制御端子DRSTが第4n+4段シフトレジスタ（例えば、図7における第4段シフトレジスタA4）のカスケード出力端子CRに接続される。

第4n+2段シフトレジスタ（例えば、図7における第2段シフトレジスタA2）のカスケード出力端子CRが第4n+4段シフトレジスタ（例えば、図7における第4段シフトレジスタA4）の表示トリガ端子DTRに接続され、第4n+2段シフトレジスタの出力クロック信号端子CLKDが第2の出力クロック信号を提供するための第2の出力クロック信号線CLKD_2に接続され、第4n+2段シフトレジスタの第2のリセット制御端子DRSTが第4n+5段シフトレジスタ（例えば、第5段シフトレジスタ。図示せず）のカスケード出力端子CRに接続される。

第4n+3段シフトレジスタ（例えば、図7における第3段シフトレジスタA3）のカスケード出力端子CRが第4n+5段シフトレジスタ（例えば、第5段シフトレジスタ。図示せず）の表示トリガ端子に接続され、第4n+3段シフトレジスタの出力クロック信号端子CLKDが第3の出力クロック信号を提供するための第3の出力クロック信号線CLKD_3に接続され、第4n+3段シフトレジスタの第2のリセット制御端子DRSTが第4n+6段シフトレジスタ（例えば、第6段シフトレジスタ。図示せず）のカスケード出力端子CRに接続される。

第4n+4段シフトレジスタ（例えば、図7における第4段シフトレジスタA4）のカスケード出力端子CRが第4n+6段シフトレジスタ（例えば、第6段シフトレジスタ。図示せず）の表示トリガ端子DTRに接続され、第4n+4段シフトレジスタの出力クロック信号端子が第4の出力クロック信号を提供するための第4の出力クロック信号線CLKD_4に接続され、第4n+4段シフトレジスタの第2のリセット制御端子DRSTが第4n+7段シフトレジスタ（例えば、第7段シフトレジスタ。図示せず）のカスケード出力端子CRに接続される。

ここで、Nは整数である。

つまり、第N段シフトレジスタに関して言えば、そのカスケード出力端子はCR<N>であり、その表示トリガ端子DTRは第N-2段シフトレジスタのカスケード出力端子CR<N-2>に接続され、その第2のリセット制御端子DRSTが第N+3段シフトレジスタのカスケード出力端子CR<N+2>に接続される。

ある実施例において、図7と図9を参照すると、奇数段シフトレジスタの検出リセット端子CLKBが第1の検出リセットクロック線CKBに接続され、偶数段シフトレジスタの検出リセット端子CLKBが第2の検出リセットクロック線CKCに接続される。また、シフトレジスタが図4と図5に示すようなシフトレジスタである場合、奇数段シフトレジスタの検出クロック端子CLKCが第2の検出リセットクロック線CKCに接続され、偶数段シフトレジスタの検出クロック端子CLKCが第2の検出リセットクロック線CKBに接続される。

本開示の第3の態様として、本開示で提供する上記のゲート駆動回路を含む表示装置を提供する。

前記表示パネルは、複数のデータ線、複数のゲート線、複数の検出線を含み、複数のゲート線と複数のデータ線が前記表示パネルを複数の画素ユニットに区分する。図8に示すように、各画素セルは、いずれも対応する画素回路と検出スイッチングトランジスタT3を有し、各画素セルは、いずれもデータ書込用トランジスタT2を含む。同一行の画素セルにおいて、データ書込用トランジスタT2のゲート電極と、検出スイッチングトランジスタT3のゲート電極は共に、対応するゲート線に（例えば、図8に示す実施形態において、データ書込用トランジスタT1のゲート電極と、検出スイッチングトランジスタT3のゲート電極は共にゲート線GL1に）電気的に接続される。ゲート線が表示走査信号を受信した時、データ書込用トランジスタT2がオンし、相応のデータ線DLにより入力されるデータが画素回路に書き込まれ、画素セルの発光を駆動する。ゲート線が検出走査信号を受信した時、検出スイッチングトランジスタT3をオンすることで、検出信号線SLにより検出信号を収集することができる。

本開示では、画素回路の具体的な構造に関しても特別な限定をしない。例えば、図8に示す具体的な実施形態において、画素回路は、駆動トランジスタT1、データ書込トランジスタT2、有機発光ダイオードOLEDを含む。そのうち、データ書込トランジスタT2の第1の電極が相応のデータ線DLに電気的に接続され、データ書込トランジスタT2の第2の電極が駆動トランジスタT1のゲート電極に電気的に接続される。駆動トランジスタT1の第1の電極がハイレベル信号端子ELVDDに電気的に接続され、駆動トランジスタT2の第2の電極が有機発光ダイオードOLEDのアノードに電気的に接続され、有機発光ダイオードOLEDのカソードが接地する。

検出スイッチングトランジスタT3のゲートがゲート線GL1に電気的に接続され、検出スイッチングトランジスタT3の第1の電極が有機発光ダイオードOLEDのアノードに電気的に接続され、検出スイッチングトランジスタT3の第2の電極が検出信号線SLに電気的に接続される。

第4の態様では、シフトレジスタが本開示で提供する上記のシフトレジスタである、シフトレジスタの駆動方法を提供する。前記シフトレジスタの動作サイクルは、時間的に重ならない表示段階T1と検出段階T2に分割され、表示段階と検出段階のそれぞれに、第1のサブ段階t1、第2のサブ段階t2、第3のサブ段階t3が含まれる。

前記駆動方法は、表示段階T1の第1のサブ段階t1において、第2の入力回路120が表示トリガ端子DTRの信号に応じて、前記第2の入力端子VDDから提供される有効信号を前記プルアップ制御端子Qへ印加するステップと、表示段階T1の第2のサブ段階t2において、前記制御及び出力回路が前記プルアップ制御端子Qの信号に応じて、前記プルダウン制御端子QBの電圧を無効電圧と確定し、前記プルアップ制御端子Qの信号に応じて、前記信号出力端子OUTとCRにより前記出力クロック信号端子CLKDから提供される信号を出力するステップと、表示段階T1の第3のサブ段階t3において、第2のリセット回路150が前記第2のリセット制御端子DRSTの信号に応じて、前記第1の電源端子VGL1の無効信号を前記プルアップ制御端子Qに提供するステップと、検出段階T2の第1のサブ段階t1において、第1の入力回路110が前記検出トリガ端子OEと前記信号出力端子CRの信号に応じて、前記第1の入力端子CLKEから提供される有効信号を前記プルアップ制御端子Qへ印加するステップと、検出段階T2の第2のサブ段階t2において、前記制御及び出力回路が前記プルアップ制御端子Qの信号に応じて、前記プルダウン制御端子QBの電圧を無効電圧と確定し、前記プルアップ制御端子Qの信号に応じて、前記出力クロック信号端子CLKDから提供される信号を前記信号出力端子OUTとCRにより出力するステップと、検出段階T2の第3のサブ段階t3において、第1のリセット回路160が前記第1のリセット制御端子TRSTの信号に応じて、前記第1の電源端子VGL1の無効信号を前記プルアップ制御端子Qに提供するするステップと、を含む。

上記シフトレジスタの表示装置の駆動過程は図9を参照することができ、そのうち、前記表示装置は、複数のカスケードの上記シフトレジスタを有するゲート駆動回路を含み、これらのシフトレジスタは、図7に示す方法に沿ってカスケードされる。前記駆動過程は、複数のフレーム周期を有し（図9では、最初の2つのフレーム周期、第1のフレーム周期1Fおよび第2フレーム周期2Fのみを示す）、各フレーム周期にはいずれも表示段階T1と検出段階T2が含まれる。

奇数段シフトレジスタの検出リセット端子CLKBに接続される第1の検出リセットクロック線CKBと、偶数段シフトレジスタの検出リセット端子CLKBに接続される第2の検出リセットクロック線CKCとの信号は、互いに相補的であり、即ち、第1の検出リセットクロック線CKBが奇数フレーム周期内で提供する信号は、偶数フレーム周期内において常にローであり、第2の検出リセットクロック線CKCが偶数フレーム周期内で提供する信号は、奇数フレーム周期内では常にローである。第１～第4の出力クロック信号線CLKD_1、CLKD_2、CLKD_3、CLKD_4が提供する信号は一定時間ずつ遅延して、複数のシフトレジスタが1フレーム周期内において表示走査信号を順次出力することで、線順次表示走査が実現される。

異なるフレーム周期において、異なる段のシフトレジスタの検出トリガ端子の信号をそれぞれ制御して、所定のフレーム周期内で、すべてのシフトレジスタの検出入力回路が検出段階にて前記プルアップ制御端子に有効な信号を出力する。

なお、本開示で提供する駆動方法では、最終段のシフトレジスタが表示走査信号の出力を完了した後、検出段階T2に進む。

各フレーム周期の表示段階T1において、相応のシフトレジスタの表示入力回路110に表示トリガ信号DTRが提供され、当該シフトレジスタの出力クロック信号端子CLKDに第1のクロック信号が提供され、当該シフトレジスタの信号出力端子に表示走査信号が出力される。

各フレーム周期の検出段階T2において、相応のシフトレジスタの第1の入力端子CLKEに有効な第3のクロック信号が提供され、その後、当該シフトレジスタの信号出力端子に検出走査信号が出力される。

異なるフレーム周期において、異なる段のシフトレジスタの第1のクロック信号端子CLKDに有効な第1のクロック信号をそれぞれ提供して、所定数のフレーム周期内で、全てのシフトレジスタがいずれも検出段階において有効な第1のクロック信号を受信できるようにする。

本開示で提供する方法では、表示段階T1において、初期トリガ信号を記憶するように第1の入力回路を制御する。しかし、表示段階において、第1の入力端子CLKEが提供するのはいずれも無効信号であるため、第1の入力回路の検出入力サブ回路とプルアップ制御端子との間は切断され、表示段階T1全体において、第1の入力回路に記憶される信号が表示走査信号の出力に影響を与えないことが確保される。

以下では図2、図7、図9を組み合わせて、本開示で提供する駆動方法を説明する。

図9に示すように、前記駆動方法の1つの周期は表示装置の1フレームであり、図9では、第1のフレーム周期1F、第2のフレーム周期2Fが示されている。図7に示すように、ゲート駆動回路は2つのシフトレジスタ群を有し、奇数段のシフトレジスタは1つのシフトレジスタ群であり、偶数段のシフトレジスタは1つのシフトレジスタ群であり、相応に、図7における実施形態に対応して、前記ゲート駆動回路は、それぞれ、奇数段シフトレジスタに出力クロック信号を提供するための第1の出力クロック信号線CLKD_1および第3の出力クロック信号線CLKD_3、偶数段シフトレジスタに出力クロック信号を提供するための第2の出力クロック信号線CLKD_2および第4の出力クロック信号線CLKD_4とする、4本の第1のクロック信号線を有する。

図9において、H<1>は、第1段シフトレジスタの検出入力回路の検出制御ノードの電位を示し、H<2>は、第2段シフトレジスタの検出入力回路の検出制御ノードの電位を示す。

前記駆動方法の各フレーム周期は、いずれも表示段階T1と検出段階T2を含む。

第1のフレーム周期1Fの表示段階T1では、充電サブ段階t1において、第1段シフトレジスタの表示トリガ端子および第2段シフトレジスタの表示トリガ端子に、有効な表示トリガ信号DTR（図7ではハイレベル信号）がそれぞれ入力される。

第1段シフトレジスタA1に関して言えば、表示段階T1における動作は、充電サブ段階t1、出力サブ段階t2、プルダウンサブ段階t3を含むことができる。

充電サブ段階t1では、ハイレベル信号端子VDDから提供されるハイレベル信号がプルアップ制御端子Qに書き込まれ、カスケード出力プルアップランジスタM11と走査出力プルアップトランジスタM13が共にオンする。この時、出力クロック信号端子CLKDは無効なクロック信号を受信するため、出力端子OUT〈1〉により無効信号が出力できる。制御信号入力トランジスタM7がオンするため、制御信号入力トランジスタM7と第1のプルダウン制御トランジスタM8の分圧作用により、プルダウン制御端子QBはローレベルとなり、第2のプルダウン制御トランジスタM9のオフを確保し、カスケード出力プルダウントランジスタM12、走査出力プルダウントランジスタM14が共にオフとなる。

出力サブ段階t2では、表示トリガ信号DTRがローレベルであるため、第5のトランジスタM5がオフして、プルアップ制御端子Q浮遊（floating）させ、ストレージキャパシタC2のブートストラップ作用によりプルアップ制御端子Qがより高電位に結合して、カスケード出力プルアップランジスタM11と走査出力プルアップトランジスタM13がオンに維持される。この時、出力クロック信号端子CLKDに有力なクロック信号が入力されて、出力サブ段階t2において、信号出力端子（カスケード出力端子CRと走査信号出力端子OUTを含む）が有効な信号を確実に出力できる。このサブ段階では、制御信号入力トランジスタM7と次のプルダウン制御トランジスタM8の分圧作用により、プルダウン制御端子QBはローレベル信号となり、カスケード出力プルダウントランジスタM12と走査出力プルダウントランジスタM14のオフを確保できる。そして、第2のプルダウン制御トランジスタM9のオフが確保されることで、プルアップ制御端子Qがプルアップされることを防止できる。

プルダウンサブ段階t3では、第2のリセットトランジスタM6のゲートが有効なリセット信号を受信して、第2のリセットトランジスタM6をオンし、プルアップ制御端子Qの電位をプルアップさせ、第1のプルダウン制御トランジスタM8と第2のプルダウン制御トランジスタM9を共にオフにする。制御信号入力トランジスタM7で入力される有効な信号により、カスケード出力プルダウントランジスタM12をオンし、走査信号出力プルダウントランジスタM14がオンし、カスケード信号出力端子、走査信号出力端子OUT<1>の電位は共にプルダウンする。

最終段のシフトレジスタ（例えば、図7に示す例における、第4段シフトレジスタA4）が出力完了後、検出段階T2に進む。図9に示すように、クロック信号端子CLKDにより第1段シフトレジスタA1に有効な第1のクロック信号を提供し、第1の入力端子CLKEによりスイッチングトランジスタM4のゲートに有効なクロック信号を提供して、スイッチングトランジスタM4をオンし、第1の記憶サブ回路113（例えば、図2に示すストレージキャパシタC1）に記憶された信号で検出入力トランジスタM3をオンし、第1の入力端子CLKEから提供される有効信号がプルアップ制御端子Qに書き込まれ、カスケード出力プルアップランジスタM11と走査出力プルアップトランジスタM13をオンするため、信号出力端子は出力クロック信号端子CLKDから提供される第1のクロック信号を出力する。出力終了後、リセット制御端子TRSTにより第1のリセットトランジスタM15のゲートに有効なリセット信号を提供することで、第1のリセットトランジスタM15がオンし、プルアップ制御端子Qの電位をプルダウンして、第1のプルダウン制御トランジスタM8をオフにする、この時、プルダウン制御端子QBの電位はハイレベルであり、プルアップ制御端子Qの電位はさらにローレベルに維持される。プルダウン制御端子QBのハイレベルによって、カスケード出力プルダウントランジスタM12がオンし、走査出力プルダウントランジスタM14がオンし、カスケード信号出力端子、走査信号出力端子OUT<1>の電位が共にプルダウンされる。

本開示では、第1のクロック信号のパルス幅と入力信号のパルス幅とを調整することで、出力波形の重畳比率を調整できる。

なお、上述した実施形態は、本開示の原理を説明するために採用した例示的な実施形態に過ぎず、本開示はこれに限定されない。当業者は本開示の要旨を逸脱しない範囲で各種変形や改善を加えることができ、このような変形や改善も本開示の請求範囲に含まれる。

１１０ 第１の入力回路
１１１ 検出制御サブ回路
１１２ 検出入力サブ回路
１１３ 第１の記憶サブ回路
１１３ 検出メモリ回路
１１４ 検出リセットサブ回路
１２０ 第２の入力回路
１３０ 出力回路
１３１ カスケード出力サブ回路
１３２ 走査信号出力サブ回路
１４０ プルダウン制御回路
１４１ 入力サブ回路
１４２ 入力サブ回路
１４３ 制御サブ回路
１５０ 第２のリセット回路
１６０ 第１のリセット回路

Claims (18)

1. カスケード出力端子、検出トリガ端子、第1の入力端子、及びプルアップ制御端子に接続され、前記カスケード出力端子と前記検出トリガ端子が有効レベルを受信したことに応じて、前記第1の入力端子から提供される信号を前記プルアップ制御端子に印加するように配置される第1の入力回路と、
   表示トリガ端子、第2の入力端子及び前記プルアップ制御端子に接続され、前記表示トリガ端子が有効レベルを受信したことに応じて、前記第2の入力端子から提供される信号を前記プルアップ制御端子に印加するように配置される第2の入力回路と、
   第1のリセット制御端子に接続された制御電極、前記プルアップ制御端子に接続された第1の電極、及び第1の電源端子に接続された第2の電極を有する第1のリセットトラジスタを含む第1のリセット回路と、
   第2のリセットトランジスタとリセットリーク防止トランジスタとを含む第2のリセット回路であって、前記第2のリセットトランジスタの制御電極は、第2のリセット制御端子に接続され、前記第2のリセットトランジスタの第1の電極は、前記プルアップ制御端子に接続され、前記第2のリセットトランジスタの第2の電極は、前記リセットリーク防止トランジスタの第1の電極に接続され、前記リセットリーク防止トランジスタの制御電極は、前記第2のリセット制御端子に接続され、前記リセットリーク防止トランジスタの前記第1の電極は、中間リーク防止ノードに接続され、前記リセットリーク防止トランジスタの第2の電極は、前記第1の電源端子に接続される、第2のリセット回路と、
   少なくとも１つのプルダウン制御入力サブ回路と制御サブ回路とを含むプルダウン制御回路であって、前記少なくとも１つのプルダウン制御入力サブ回路は、プルダウン制御クロック端子とプルダウン制御端子に接続され、前記プルダウン制御クロック端子から提供される信号を前記プルアップ制御端子に印加するように配置され、前記制御サブ回路は、第1のプルダウン制御トランジスタ、第2のプルダウン制御トランジスタ、及びプルダウン制御リーク防止トランジスタを含み、前記第1のプルダウン制御トランジスタの制御電極は、前記プルアップ制御端子に接続され、前記第1のプルダウン制御トランジスタの第1の電極は、前記プルダウン制御端子に接続され、前記第1のプルダウン制御トランジスタの第2の電極は、前記第1の電源端子に接続され、前記第2のプルダウン制御トランジスタの制御電極は、前記プルダウン制御端子に接続され、前記第2のプルダウン制御トランジスタの第1の電極は、前記プルアップ制御端子に接続され、前記第2のプルダウン制御トランジスタの第2の電極は、前記プルダウン制御リーク防止トランジスタの第1の電極に接続され、前記プルダウン制御リーク防止トランジスタの制御電極は、前記プルダウン制御端子に接続され、前記プルダウン制御リーク防止トランジスタの第2の電極は、前記第1の電源端子に接続される、プルダウン制御回路と、
   信号出力端子、出力電源端子、出力クロック信号端子、前記プルアップ制御端子、及び前記プルダウン制御端子に接続され、前記プルアップ制御端子の電圧に応じて、前記出力クロック信号端子から提供される信号を前記信号出力端子を介して出力し、前記プルダウン制御端子の電圧に応じて、前記出力電源端子から提供される前記信号を前記信号出力端子を介して出力するように配置される出力回路と、を含む
   シフトレジスタ。
2. 前記第1の入力回路は、
   前記カスケード出力端子、前記検出トリガ端子、検出制御ノードに接続され、前記カスケード出力端子と前記検出トリガ端子のうちの一方が有効レベルを受信したことに応じて、前記カスケード出力端子と前記検出トリガ端子のうちの他方から提供される信号を前記検出制御ノードへ印加するように配置される検出制御サブ回路と、
   前記検出制御ノード、前記第1の入力端子、前記プルアップ制御端子に接続され、前記検出制御ノードの有効レベルに応じて、前記第1の入力端子から提供される信号を前記プルアップ制御端子へ印加するように配置される検出入力サブ回路と、
   前記検出制御ノード、前記第1の電源端子に接続され、前記検出制御ノードでの電圧を記憶するように配置される検出メモリサブ回路と、を含む
   請求項1に記載のシフトレジスタ。
3. 前記第1の入力回路は、
   前記検出制御ノード、検出リセット端子、前記第1の電源端子に接続され、前記検出リセット端子の電圧に応じて、第1の電源信号を前記検出制御ノードに提供するように配置される検出リセットサブ回路をさらに含む
   請求項2に記載のシフトレジスタ。
4. 前記検出制御サブ回路は、制御電極が前記検出トリガ端子に接続され、第1の電極が前記カスケード出力端子に接続され、第2の電極が前記検出制御ノードに接続される検出制御トランジスタを含む
   請求項2または3に記載のシフトレジスタ。
5. 前記検出制御サブ回路は、制御電極が前記カスケード出力端子に接続され、第1の電極が前記検出トリガ端子に接続され、第2の電極が前記検出制御ノードに接続される検出制御トランジスタを含む
   請求項2または3に記載のシフトレジスタ。
6. 前記検出入力サブ回路は検出入力トランジスタとスイッチングトランジスタを含み、
   前記検出入力トランジスタの制御電極が前記検出制御ノードに接続され、前記検出入力トランジスタの第1の電極が前記第1の入力端子に接続され、前記検出入力トランジスタの第2の電極が前記スイッチングトランジスタの第1の電極に接続され、
   前記スイッチングトランジスタの制御電極が前記第1の入力端子に接続され、第2の電極が前記プルアップ制御端子に接続される
   請求項2から5のいずれか1項に記載のシフトレジスタ。
7. 前記検出入力サブ回路は、検出入力トランジスタ、スイッチングトランジスタ、検出リーク防止トランジスタを含み、
   前記検出入力トランジスタの制御電極が前記検出制御ノードに接続され、前記検出入力トランジスタの第1の電極が前記第1の入力端子に接続され、前記検出入力トランジスタの第2の電極が前記スイッチングトランジスタの第1の電極に接続され、
   前記スイッチングトランジスタの制御電極が検出クロック端子に接続され、第2の電極が前記検出リーク防止トランジスタの第1の電極に接続され、
   前記検出リーク防止トランジスタの制御電極が前記検出クロック端子に接続され、前記第1の電極が中間リーク防止ノードに接続され、第2の電極が前記プルアップ制御端子に接続される
   請求項2から5のいずれか1項に記載のシフトレジスタ。
8. 前記検出リセットサブ回路は、制御電極が前記検出リセット端子に接続され、第1の電極が前記検出制御ノードに接続され、第2の電極が前記第1の電源端子に接続される検出リセットトランジスタを含む
   請求項3に記載のシフトレジスタ。
9. 前記プルダウン制御クロック端子は複数のプルダウン制御クロック端子を含み、前記複数のプルダウン制御クロック端子により提供される信号が有効レベルを有する時間帯は重ならず、
   前記プルダウン制御回路は複数の前記プルダウン制御入力サブ回路を含み、各前記プルダウン制御入力サブ回路が前記複数のプルダウン制御クロック端子のうちの1つと前記プルダウン制御端子に接続され、当該プルダウン制御クロック端子が有効レベルを有する信号を受信したことに応じて、当該プルダウン制御クロック端子から提供される信号を前記プルダウン制御端子へ印加するように配置される
   請求項2から8のいずれか1項に記載のシフトレジスタ。
10. 各前記プルダウン制御入力サブ回路はプルダウン制御入力トランジスタを含み、
    前記プルダウン制御入力トランジスタの制御電極と第1の電極が前記複数のプルダウン制御クロック端子のうちの1つに接続され、第2の電極が前記プルダウン制御端子に接続される
    請求項9に記載のシフトレジスタ。
11. 前記出力電源端子は第2の電源端子と前記第1の電源端子を含み、
    前記信号出力端子は前記カスケード出力端子と走査信号出力端子を含み、
    前記出力回路は、
    前記カスケード出力端子、前記出力クロック信号端子、前記プルアップ制御端子、前記プルダウン制御端子、前記第1の電源端子に接続され、前記プルアップ制御端子の電圧に応じて、前記出力クロック信号端子から提供される信号を前記カスケード出力端子により出力し、前記プルダウン制御端子の電圧に応じて、前記第1の電源端子から提供される信号を前記カスケード出力端子により出力するように配置されるカスケード出力サブ回路と、
    前記走査信号出力端子、前記出力クロック信号端子、前記プルアップ制御端子、前記プルダウン制御端子、前記第2の電源端子に接続され、前記プルアップ制御端子の電圧に応じて、前記出力クロック信号端子から提供される信号を前記走査信号出力端子により出力し、前記プルダウン制御端子の電圧に応じて、前記第2の電源端子から提供される信号を前記走査信号出力端子により出力するように配置される少なくとも1つの走査信号出力サブ回路と、を含む
    請求項1から10のいずれか1項に記載のシフトレジスタ。
12. 前記カスケード出力サブ回路は、カスケード出力プルアップランジスタ、カスケード出力プルダウントランジスタ、プルアップ制御キャパシタを含み、
    前記カスケード出力プルアップランジスタの制御電極が前記プルアップ制御端子に接続され、第1の電極が前記出力クロック信号端子に接続され、第2の電極が前記カスケード出力端子に接続され、
    前記カスケード出力プルダウントランジスタの制御電極が前記プルダウン制御端子に接続され、第1の電極が前記第1の電源端子に接続され、第2の電極が前記カスケード出力端子に接続され、
    前記プルアップ制御キャパシタの第1の電極が前記プルアップ制御端子に接続され、第2の電極が前記カスケード出力端子に接続される
    請求項11に記載のシフトレジスタ。
13. 前記走査信号出力サブ回路は走査出力プルアップトランジスタと走査出力プルダウントランジスタを含み、
    前記走査出力プルアップトランジスタの制御電極が前記プルアップ制御端子に接続され、第1の電極が前記出力クロック信号端子に接続され、第2の電極が前記走査信号出力端子に接続され、
    前記走査出力プルダウントランジスタの制御電極が前記プルダウン制御端子に接続され、第1の電極が前記第2の電源端子に接続され、第2の電極が前記走査信号出力端子に接続される
    請求項11または12に記載のシフトレジスタ。
14. 前記第1のリセット回路は、制御電極が第1のリセット制御端子に接続され、第1の電極が前記プルアップ制御端子に接続され、第2の電極が第1の電源端子に接続される第1のリセットトランジスタを含み、
    前記第2のリセット回路は、制御電極が第2のリセット制御端子に接続され、第1の電極が前記プルアップ制御端子に接続され、第2の電極が第1の電源端子に接続される第2のリセットトランジスタを含む
    請求項1に記載のシフトレジスタ。
15. 制御電極が前記プルアップ制御端子に接続され、第1の電極が第3の電源端子または前記プルアップ制御端子に電気的に接続され、第2の電極が前記中間リーク防止ノードに接続される中間リーク防止トランジスタをさらに含む
    請求項1または7に記載のシフトレジスタ。
16. カスケードの多段シフトレジスタを含み、前記シフトレジスタは請求項1から15のいずれか1項に記載のシフトレジスタである
    ゲート駆動回路。
17. カスケード接続された多段シフトレジスタを含み、前記多段シフトレジスタの各々は請求項1から14のいずれか1項に記載のシフトレジスタであるゲート駆動回路であって、
    前記多段シフトレジスタにおいて、
    第4n+1段シフトレジスタのカスケード出力端子が第4n+3段シフトレジスタの表示トリガ端子に接続され、第4n+1段シフトレジスタの出力クロック信号端子が、第1の出力クロック信号を提供するための第1の出力クロック信号線に接続され、第4n+1段シフトレジスタの第2のリセット制御端子が第4n+4段シフトレジスタのカスケード出力端子に接続され、
    第4n+2段シフトレジスタのカスケード出力端子が第4n+4段シフトレジスタの表示トリガ端子に接続され、第4n+2段シフトレジスタの出力クロック信号端子が、第2の出力クロック信号を提供するための第2の出力クロック信号線に接続され、第4n+2段シフトレジスタの第2のリセット制御端子が第4n+5段シフトレジスタのカスケード出力端子に接続され、
    第4n+3段シフトレジスタのカスケード出力端子が第4n+5段シフトレジスタの表示トリガ端子に接続され、第4n+3段シフトレジスタの出力クロック信号端子が、第3の出力クロック信号を提供するための第3の出力クロック信号線に接続され、第4n+3段シフトレジスタの第2のリセット制御端子が第4n+6段シフトレジスタのカスケード出力端子に接続され、
    第4n+4段シフトレジスタのカスケード出力端子が第4n+6段シフトレジスタの表示トリガ端子に接続され、第4n+4段シフトレジスタの出力クロック信号端子が、第4の出力クロック信号を提供するための第4の出力クロック信号線に接続され、第4n+4段シフトレジスタの第2のリセット制御端子が第4n+7段シフトレジスタのカスケード出力端子に接続される
    ゲート駆動回路。
18. 請求項16または17に記載のゲート駆動回路であるゲート駆動回路を含む
    表示装置。

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