CN109599144A - 移位寄存单元、栅极驱动电路、显示装置及驱动方法 - Google Patents

移位寄存单元、栅极驱动电路、显示装置及驱动方法 Download PDF

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Abstract

本发明提供一种移位寄存单元，其中，所述移位寄存单元包括输出子电路、下拉控制子电路和信号输出端和多个信号输入子电路，所述输出子电路包括上拉子电路和下拉子电路，每个所述信号输入子电路的输出端均与所述上拉子电路的控制端电连接，多个所述信号输入子电路用于在不同的时间段向所述上拉子电路的控制端提供信号。本发明还提供一种栅极驱动电路、一种显示装置和一种显示面板的驱动方法。所述栅极驱动电路可以以简单的结构输出多种波形叠加的信号。

Description

移位寄存单元、栅极驱动电路、显示装置及驱动方法
技术领域
本发明涉及显示技术领域，具体地，涉及一种移位寄存单元、包括该移位寄存单元的栅极驱动电路、包括该栅极驱动电路的显示装置和该显示装置的驱动方法。
背景技术
对于有机发光二极管显示面板而言，像素电路包括驱动有机发光二极管发光的驱动晶体管。由于制造工艺不均匀，导致不同像素单元那种的驱动晶体管的阈值电压不一致，因此，同一个显示面板中不同的像素单元中的发光二极管亮度不均匀。有鉴于此，需要设置补偿电路。
窄边框的显示装置是一种市场趋势，移位寄存器结构过于复杂则不利于实现窄边框的显示装置。
因此，如何简化移位寄存器的结构成为本领域亟待解决的技术问题。
发明内容
本发明的目的在于提供一种移位寄存单元、包括该移位寄存单元的栅极驱动电路、包括该栅极驱动电路的显示装置和该显示装置的驱动方法。所述移位寄存单元可以实现多种扫描信号的叠加，从而可以简化移位寄存单元的结构。
为了实现上述目的，作为本发明的一个方面，提供一种移位寄存单元，其中，所述移位寄存单元包括输出子电路、下拉控制子电路和信号输出端和多个信号输入子电路，所述输出子电路包括上拉子电路和下拉子电路，
每个所述信号输入子电路的输出端均与所述上拉子电路的控制端电连接，多个所述信号输入子电路用于在不同的时间段向所述上拉子电路的控制端提供信号；
所述上拉子电路的输入端与第一时钟信号端电连接，所述上拉子电路的输出端与所述信号输出端电连接，所述上拉子电路用于在该上拉子电路的控制端接收到的信号的控制下控制该上拉子电路的输入端与该上拉子电路的输出端导通和断开；
所述下拉子电路的输入端与第一电平信号端电连接，所述下拉子电路的输出端与所述信号输出端电连接，所述下拉子电路用于在该下拉子电路的控制端接收到的信号的控制下控制所述下拉子电路的输入端和所述下拉子电路的输出端之间的导通和断开；
所述下拉控制子电路的第一输入端与第二电平信号端电连接，所述下拉控制子电路的第二输入端与第二时钟信号端电连接，所述下拉控制子电路的第一输出端与所述下拉子电路的控制端电连接，所述下拉控制子电路的第二输出端与所述上拉子电路的控制端电连接，所述下拉控制子电路的控制端与所述上拉子电路的控制端电连接，所述下拉控制子电路用于根据该下拉控制子电路的控制端的信号控制所述下拉控制子电路的第一输入端与所述下拉控制子电路的第一输出端之间的导通和断开、以及所述下拉控制子电路的第一输入端与所述下拉控制子电路的第二输出端之间的导通和断开。
优选地，所述移位寄存单元包括多个第二时钟信号端，所述下拉控制子电路包括控制子电路和多个输入子电路，多个输入子电路的输入端与多个第二时钟信号端一一对应地电连接，并形成为所述下拉控制子电路的多个第二输入端，所述控制子电路的第一输入端形成为所述下拉子电路的第一输入端，多个输入子电路的输出端均与所述控制子电路的第二输入端电连接，所述控制子电路的控制端形成为所述下拉控制子电路的控制端，所述控制子电路能够在该控制子电路的控制端接收到的信号的控制下控制该控制子电路的第一输入端与该控制子电路的输出端之间的导通和断开。
优选地，所述输入子电路包括控制信号输入晶体管，所述控制信号输入晶体管的栅极和第一极与相应的第二时钟信号端电连接，所述控制信号输入晶体管的第二极与所述控制子电路的输入端电连接；
所述控制子电路包括第一下拉控制晶体管和第二下拉控制晶体管，所述第一下拉控制晶体管的第一极形成为所述控制子电路的第一输入端，所述第一下拉控制晶体管的栅极形成为所述控制子电路的控制端，所述第一下拉控制晶体管的第二极形成为所述控制子电路的第二入端；
所述第二下拉控制晶体管的栅极与所述第一下拉控制晶体管的第二极电连接，所述第二下拉控制晶体管的第一极与所述上拉子电路的控制端电连接，所述第二下拉控制晶体管的第二极与所述第一下拉控制晶体管的第一极电连接。
优选地，所述拉控制子电路还包括第一防漏电晶体管，所述第一防漏电晶体管的栅极与所述第二下拉控制晶体管的栅极电连接，所述第一防漏电晶体管的第一极与所述第二下拉控制晶体管的第一极电连接，所述第一防漏电晶体管的第二极与所述第二电平信号端电连接。
优选地，所述移位寄存单元包括复位子电路，所述复位子电路的输入端与第二电平信号端电连接，所述复位子电路的输出端与所述上拉子电路的控制端电连接，所述复位子电路的控制端与复位信号端电连接，所述复位子电路用于根据所述复位信号端提供的信号控制该复位子电路的输入端和该复位子电路的输出端之间的导通和断开。
优选地，所述复位子电路包括第一复位晶体管，所述第一复位晶体管的第一极直接或间接与所述第二电平信号端电连接，所述第一复位晶体管的第二极与所述上拉子电路的控制端电连接。
优选地，所述复位子电路还包括第二防漏电晶体管，所述第二防漏电晶体管的栅极与所述第一复位晶体管的栅极电连接，所述第二防漏电晶体管的第一极与所述第一复位晶体管的第一极电连接，所述第二防漏电晶体管的第二极与所述第二电平信号端电连接。
优选地，所述移位寄存单元还包括降噪子电路，所述降噪子电路的输入端与第二电平信号端电连接，所述降噪子电路的输出端与所述上拉子电路的控制端电连接，所述降噪子电路的控制端与降噪信号端电连接，所述降噪子电路用于根据该降噪子电路的控制端接收到的信号控制该降噪子电路的输入端与该降噪子电路的输出端之间的导通和断开。
优选地，所述降噪子电路包括降噪晶体管，所述降噪晶体管的第一极直接或间接与所述第二电平信号端电连接，所述降噪晶体管的第二极与所述上拉子电路的控制端电连接。
优选地，多个所述信号输入子电路包括检测信号输入子电路和显示信号输入子电路，所述检测信号输入子电路的输出端与所述显示信号输入子电路的输出端均与所述上拉子电路的控制端电连接。
优选地，所述检测信号输入子电路包括检测触发信号输入子电路、检测信号输出子电路、开关子电路、检测信号复位子电路和第一存储子电路，
所述检测触发信号输入子电路的输出端与所述第一存储子电路的第一端电连接，所述检测触发信号输入子电路用于根据该检测触发信号输入子电路的控制端接收到的信号控制该检测触发信号输入子电路的输入端与该检测触发信号输入子电路的输出端导通或断开；
所述检测信号输出子电路的控制端与所述第一存储子电路的第一端电连接，所述检测信号输出子电路的输入端与第三时钟信号端电连接，所述检测信号输出子电路的输出端与所述开关子电路的第一端电连接，所述检测信号输出子电路用于根据该检测信号输出子电路的控制端接收到的信号控制该检测信号输出子电路的输入端与该检测信号输出子电路的输出端之间的导通和断开；
所述开关子电路的第二端形成为所述检测信号输入子电路的输出端，且所述开关子电路用于根据该开关子电路的控制端接收到的信号控制该开关子电路的第一端和该开关子电路的第二端之间的导通和断开；
所述检测信号复位子电路的输入端与所述第二电平信号端以及所述第一存储子电路的第二端电连接，所述检测信号复位子电路的输出端与所述第一存储子电路的第一端电连接，所述检测信号复位子电路能够根据该检测信号复位子电路的控制端接收到的信号控制该检测信号复位子电路的输入端与该检测信号复位子电路的输出端之间的导通和断开。
优选地，所述检测触发信号输入子电路的输入端与所述信号输出端电连接，所述检测触发信号输入子电路的控制端与用于提供触发信号的触发信号端电连接，所述检测触发信号输入子电路能够根据所述触发信号控制所述检测触发信号输入子电路的输入端与输出端之间的导通和断开。
优选地，所述检测触发信号输入子电路的控制端与所述信号输出端电连接，所述检测触发信号输入子电路的控制端与用于提供触发信号的触发信号端电连接，所述检测触发信号输入子电路能够根据所述信号输出端输出的信号控制所述检测触发信号输入子电路的输入端与输出端之间的导通和断开。
优选地，所述检测触发信号输入子电路包括检测信号输入晶体管，所述检测信号输入晶体管的栅极形成为所述检测触发信号输入子电路的控制端，所述检测信号输入晶体管的第一极形成为所述检测触发信号输入子电路的输入端，所述检测信号输入晶体管的第二极形成为所述检测触发信号输入子电路的输出端。
优选地，所述检测信号输入子电路包括检测信号输入晶体管，所述检测信号输入晶体管的栅极形成为所述检测信号输入子电路的控制端，所述检测信号输入晶体管的第一极形成为所述检测信号输入子电路的输入端，所述检测信号输入晶体管的第二极形成为所述检测信号输入子电路的输出端。
优选地，所述检测信号输出子电路包括检测信号输出晶体管，所述检测信号输出晶体管的栅极形成为所述检测信号输出子电路的控制端，所述检测信号输出晶体管的第一极形成为所述检测信号输出子电路的输入端，所述检测信号输出晶体管的第二极形成为所述检测信号输出子电路的输出端。
优选地，所述开关子电路包括开关晶体管，所述开关晶体管的栅极与所述检测信号输出晶体管的第一极电连接，所述开关晶体管的第一极形成为所述开关子电路的第一端，所述开关晶体管的第二极形成为所述开关子电路的第二端。
优选地，所述开关子电路包括开关晶体管和第三防漏电晶体管，所述开关晶体管的栅极与所述第三防漏电晶体管的栅极电连接，并形成为所述开关子电路的控制端，所述开关晶体管的第一极形成为所述开关子电路的第一端，所述开关晶体管的第二极与所述第三防漏电晶体管的第一极电连接，所述第三防漏电晶体管的第二极形成为开关子电路的第二端。
优选地，所述检测信号复位子电路包括第二复位晶体管，所述第二复位晶体管的第一极与所述检测信号输入子电路的输出端电连接，所述第二复位晶体管的第二极与第三电平信号端电连接，所述第二复位晶体管的栅极形成为所述检测信号复位子电路的控制端。
优选地，所述移位寄存单元还包括第四防漏电晶体管，所述第四防漏电晶体管的栅极与所述上拉子电路的控制端电连接，所述第四防漏电晶体管的第一极与高电平信号端电连接，所述第四防漏电晶体管的第二极与所述上拉子电路的控制端电连接。
优选地，所述输出子电路包括级联输出子电路和至少一个扫描信号输出子电路，
所述上拉子电路包括级联上拉子电路和扫描信号输出上拉子电路，所述级联上拉子电路的控制端以及所述扫描信号输出上拉子电路的控制端电连接，且形成为所述上拉子电路的控制端；
所述信号输出端包括所述级联输出子电路的级联信号输出端和所述扫描信号输出子电路的扫描信号输出端；
所述下拉子电路包括级联下拉子电路和扫描信号输出下拉子电路，所述级联下拉子电路的控制端以及所述扫描信号输出下拉子电路的控制端电连接，且形成为所述下拉子电路的控制端；
所述扫描信号输出上拉子电路的输出端与相应的扫描信号输出端电连接，所述扫描信号输出下拉子电路的输出端与相应的扫描信号输出端电连接，所述级联下拉子电路的输出端与所述级联信号输出端电连接，所述级联上拉子电路的输出端与所述级联信号输出端电连接。
优选地，所述级联上拉子电路包括级联上拉晶体管和存储电容，每个所述扫描信号输出上拉子电路包括扫描信号输出上拉晶体管，
所述级联上拉晶体管的栅极形成为所述上拉子电路的控制端，所述级联上拉晶体管的第一极形成为所述级联上拉子电路的输入端，所述级联上拉晶体管的第二极形成为所述级联上拉子电路的输出端，所述存储电容的一端与所述级联上拉晶体管的栅极电连接，所述存储电容的另一端与所述级联上拉晶体管的第二极电连接；
所述扫描信号输出上拉晶体管的栅极与所述级联上拉晶体管的栅极电连接，所述扫描信号输出上拉晶体管的第一极形成为所述扫描信号输出上拉子电路的输入端，所述扫描信号输出上拉晶体管的第二极形成为所述扫描信号输出上拉子电路的输出端。
优选地，所述级联下拉子电路包括级联下拉晶体管，所述扫描信号输出下拉子电路包括扫描信号输出下拉晶体管；
所述级联下拉晶体管的栅极形成为所述下拉子电路的控制端，所述级联下拉晶体管的第一极形成为所述级联下拉子电路的输入端，所述级联下拉晶体管的第二极形成为所述级联下拉子电路的输出端；
所述扫描信号输出下拉晶体管的栅极与所述下拉子电路的控制端电连接，所述扫描信号输出下拉晶体管的第一极形成为所述扫描信号下拉输出子电路的输入端，所述扫描信号输出下拉晶体管的第二极形成为所述扫描信号下拉输出子电路的输出端。
作为本发明所提供的上述一种栅极驱动电路，所述栅极驱动电路包括级联的多级移位寄存单元，其中，所述移位寄存单元为本发明所提供上述移位寄存单元。
作为本发明的第三个方面，提供一种显示装置，所述显示装置包括栅极驱动电路，其中，所述栅极驱动电路为本发明所提供上述栅极驱动电路。
作为本发明的第四个方面，提供一种显示装置的驱动方法，其中，所述显示装置为本发明所提供的上述显示装置，所述驱动方法包括多个帧周期，每个帧周期都包括显示扫描信号输出子阶段和检测扫描信号输出子阶段，其中，所述驱动方法包括：
在每一个帧周期的显示扫描信号输出子阶段：
向各个移位寄存单元组的第一级移位寄存单元的显示信号输入子电路的控制端提供显示触发信号；
向该移位寄存单元组的各级移位寄存单元的第一时钟信号端提供第一时钟信号，并且，同一个移位寄存单元组中，奇数级移位寄存单元的第一时钟信号与偶数级移位寄存单元的第一时钟信号互补；
在各个移位寄存单元组的第一级移位寄存单元的信号输出端输出信号时，向各级移位寄存单元组的第一级移位寄存单元的检测信号输入子电路提供初始检测触发信号；
在每一个帧周期的检测扫描信号输出子阶段，向各级移位寄存单元的第三时钟信号端提供有效的第三时钟信号，并且，在不同的帧周期，分别向不同级的移位寄存单元的第一时钟信号端提供有效的第一时钟信号，以使得在预定个数的帧周期内，所有移位寄存单元均在检测扫描信号输出子阶段接收到过有效的第一时钟信号。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1是本发明所提供的移位寄存单元的子电路示意图；
图2是本发明所提供的移位寄存单元的第一种实施方式的示意图；
图3是本发明所提供的移位寄存单元的第二种实施方式的示意图；
图4是本发明所提供的移位寄存单元的第三种实施方式的示意图；
图5是本发明所提供的移位寄存单元的第四种实施方式的示意图；
图6是本发明所提供的栅极驱动电路的示意图；
图7是本发明所提供的显示面板中像素单元中像素电路的示意图；
图8是驱动所述显示面板时的信号时序图。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
作为本发明的一个方面，提供一种移位寄存单元，其中，如图1 所示，所述移位寄存单元包括输出子电路130、下拉控制子电路140、信号输出端和多个信号输入子电路。并且，输出子电路130包括上拉子电路131和下拉子电路132。
多个所述信号输入子电路用于在不同的时段分别向上拉子电路 131的上拉控制端Q提供信号。
上拉子电路131用于在该上拉子电路131的上拉控制端Q接收到的信号的控制下经由信号输出端输OUT<N>出扫描信号。
下拉子电路132用于在该下拉子电路132的下拉控制端QB接收到的有效的下拉控制信号的控制下对信号输出端OUT<N>的电位进行下拉。
下拉控制子电路140用于在上拉子电路131的上拉控制端Q的控制下向所述下拉控制端QB提供信号。
在所述移位寄存单元中，多个所述信号输入子电路共用输出子电路130以及下拉控制子电路140，并轮流地向上拉子电路131的控制端Q输出信号，最终信号输出端OUT<N>输出的信号的波形为多个信号输入子电路输入的波形的叠加。
多个信号输入子电路轮流地向上拉子电路131的上拉控制端Q 提供信号，当前向上拉子电路的上拉控制端Q提供信号的信号输入子电路与上拉子电路、下拉子电路以及下拉控制子电路共同形成一个功能上完整的移位寄存单元。
在本发明所提供的移位寄存单元中，多个信号输入子电路共用上拉子电路、下拉子电路和下拉控制子电路，因此，所述信号输出端输出的信号是多个仅具有一个信号输入子电路的移位寄存单元输出的信号的叠加。
并且，多个信号输入子电路共用了上拉子电路、下拉子电路和下拉控制子电路，无需设置连接单元，从而可以简化移位寄存单元的结构，有利于实现窄边框。
图1中所示的是本发明所提供的移位寄存单元的一种优选实施方式，在该实施方式中示出了如何对各个子电路进行控制。
每个所述信号输入子电路的输出端均与上拉子电路131的上拉控制端Q电连接，多个所述信号输入子电路用于轮流地向上拉子电路131的上拉控制端Q提供信号。
上拉子电路131的输入端与第一时钟信号端CLKD电连接，上拉子电路131的输出端与信号输出端电连接，上拉子电路131用于在该上拉子电路131的上拉控制端Q接收到的信号的控制下控制该上拉子电路131的输入端与该上拉子电路131的输出端导通或断开。
下拉子电路132的输入端与第一电平信号端VLG2电连接，下拉子电路132的输出端与所述信号输出端电连接，下拉子电路132 用于在该下拉子电路132的下拉控制端QB接收到的信号的控制下控制下拉子电路132的输入端和下拉子电路132的输出端导通和断开。
下拉控制子电路140的第一输入端与第二电平信号端VGL1电连接，下拉控制子电路140的第二输入端与第二时钟信号端电连接，下拉控制子电路140的第一输出端与下拉子电路132的下拉控制端电连接，下拉控制子电路140的第二输出端与上拉子电路的控制端电连接，下拉控制子电路140的控制端与上拉子电路131的上拉控制端Q 电连接。下拉控制子电路140用于根据该下拉控制子电路140的控制端的信号控制下拉控制子电路140的第一输入端与下拉控制子电路 140的第一输出端之间的导通和断开、以及下拉控制子电路140的第一输入端与下拉控制子电路140的第二输出端之间的导通和断开。
当其中一个信号输入子电路工作时，驱动移位寄存单元包括以下步骤：
充电阶段，向上拉子电路的控制端进行充电，并向第一时钟信号端CLKD提供无效的第一时钟信号，上拉子电路的输入端和输出端导通，输出无效的第一时钟信号；
输出阶段，信号输入子电路的输入端与信号输入子电路的输出端断开，使得上拉子电路的控制端浮置，上拉子电路的控制端的电位被耦合至更高的电位，从而位置上拉子电路的输入端和上拉子电路的输出端导通的状态，输出第一时钟信号，此时第一时钟信号跳变为有效信号，从而可以使得信号输出端输出有效信号，并且，在输出阶段，下拉控制子电路140的第一输入端与下拉控制子电路的第一输出端之间断开，并且下拉控制子电路140的第二输入端与下拉控制子电路 140的第一输出端之间导通，下拉子电路132在第二时钟信号端输入的信号的控制下保持下拉子电路132的输入端与下拉子电路132的输出端之间断开；
下拉阶段，第一时钟信号跳变为低电平信号后，下拉控制子电路140的控制端为上述高电平信号，使得下拉控制子电路140的第一输入端与下拉控制子电路140的第一输出端导通，将下拉子电路132 的下拉控制端与第二时钟信号端导通，从而可以使得下拉子电路132 的输入端和下拉子电路132的输出端导通，以上拉子电路131的上拉控制端Q以及信号输出端OUT<N>的电位拉低。
每个信号输入子电路向上拉子电路131的上拉控制端Q输入信号后，移位寄存单元均执行上述各个步骤。
为了延长下拉控制子电路140的使用寿命，优选地，下拉控制子电路140包括控制子电路143和多个输入子电路。
多个所述输入子电路分别用于在不同的时段向所述下拉模块的下拉控制端提供有效的下拉控制信号。控制子电路143用于根据所述上拉模块的上拉控制端的电位向所述下拉模块的下拉控制端提供无效的下拉控制信号。
在所述移位寄存单元工作时，多个输入子电路中的一个与控制子电路143组成一个完整的下拉控制子电路，其余输入子电路处于闲置的状态。多个输入子电路交替地通电，从而可以延长单个输入子电路的使用寿命。
作为一种具体实施方式，所述移位寄存单元包括多个第二时钟信号端(在图1中所示的实施方式中，移位寄存单元包括第二时钟信号端CLKM和第二时钟信号端CLKN)。相应地，下拉控制子电路 140包括控制子电路143和多个输入子电路，多个输入子电路的输入端与多个第二时钟信号端一一对应地电连接。并且，多个输入子电路的多个输入端分别形成为所述下拉控制子电路的多个第二输入端。控制子电路143的第一输入端形成为下拉控制子电路的第一输入端，多个输入子电路的输出端均与控制子电路143的第二输入端电连接，控制子电路143的控制端形成为下拉控制子电路140的控制端。
控制子电路143能够在该控制子电路143的控制端接收到的信号的控制下控制该控制子电路143的第一输入端与该控制子电路143 的输出端之间的导通和断开。
需要解释的是，当移位寄存单元运行时，该移位寄存单元中的多个第二时钟信号端中的一个接收到有效的第二时钟信号，其余第二时钟信号端均接收到无效的第二时钟信号。
在下拉阶段，有效的第二时钟信号能够控制下拉控制子电路的第一输入端与该下拉控制子电路的第二输入端之间导通。
当移位寄存单元运行了一段时间后，可以停止向当前正在接收有效的第二时钟信号的输入子电路输入有效的第二时钟信号，而向其中一个没有接收到有效的第二时钟信号的输入子电路提供有效的第二时钟信号。
例如，在图1中所示的实施方式中，下拉控制子电路140包括两个第二时钟信号端，该两个第二时钟信号端分别为第二时钟信号端 CLKM和第二时钟信号端N，并且，下拉控制子电路140包括与第二时钟信号端CLKM电连接的输入子电路141和与第二时钟信号端 CLKN电连接的输入子电路142。
在本发明中，对何时向第二时钟信号端CLKM提供有效的第二时钟信号、何时向第二时钟信号端CLKN提供有效的时钟信号并不做特殊要求。例如，每100帧更换一次，在显示前100帧画面时，向第二时钟信号端CLKM提供有效的第二时钟信号，在显示第200帧至第300帧画面时，向第二时钟信号端CLKN提供有效的第二时钟信号，依次类推。
在本发明中，对所述输入子电路的具体结构不做特殊的限定，优选地，所述输入子电路包括可以输入晶体管，所述控制信号输入晶体管的栅极和第一极与相应的第二时钟信号端电连接，所述控制信号输入晶体管的第二极与所述控制子电路的输入端电连接。
相应地，控制子电路143可以包括第一下拉控制晶体管M8和第二下拉控制晶体管M9，第一下拉控制晶体管M8的第一极形成为控制子电路143的第一输入端，第一下拉控制晶体管M8的栅极形成为该控制子电路的控制端，第一下拉控制晶体管M8的第二极形成为控制子电路的第二入端。
第二下拉控制晶体管M9的栅极与第一下拉控制晶体管M8的第二极电连接，第二下拉控制晶体管M9的第一极与上拉子电路131的上拉控制端Q电连接，第二下拉控制晶体管M9的第二极与所述第一下拉控制晶体管M8的第一极电连接。
在图2中所示的实施方式中，输入子电路141包括控制信号输入晶体管M7，输入子电路142包括控制信号输入晶体管M10。如图 2中所示，控制信号输入晶体管M7的第一极与控制信号输入晶体管 M7的栅极电连接，控制信号输入晶体管M7的第二极与下拉子电路132的下拉控制端QB电连接。控制信号输入晶体管M10的第一极与控制信号输入晶体管M10的栅极电连接，控制信号输入晶体管M10 的第二极与下拉子电路132的下拉控制端QB电连接。
在本发明中，控制信号输入晶体管M7的尺寸与控制信号输入晶体管M10的尺寸相同，但是，控制信号输入晶体管M7的宽长比小于第一下拉控制晶体管M8的尺寸，从而可以实现对下拉子电路 132的控制。
具体地，在输出阶段，控制子电路的控制端(即，上拉子电路的上拉控制端Q)为高电平信号，第一下拉控制晶体管M8的第一极和第二极导通，在输入晶体管和第一下拉晶体管M8的分压作用下，第二电平信号端VGL1提供的低电平信号被提供至第一下拉控制晶体管M的第一极(也就是下拉子电路132的下拉控制端QB)，从而可以确保下拉子电路132的输入端与下拉子电路132的输出端之间断开。
在下拉阶段，通过复位将上拉子电路的上拉控制端Q电压下拉。进一步地，通过输入子电路提供至下拉控制子电路132的下拉控制端 QB的有效的第二时钟信号，使得下拉子电路132的输入端和下拉子电路132的输出端导通，从而可以对信号输出端进行下拉。除此之外，由于第二下拉控制晶体管M9的栅极为有效的第二时钟信号，因此，第二下拉控制晶体管M9的第一极和第二下拉控制晶体管M9第二极导通，利用第二电平信号端VGL1提供的信号对上拉子电路131的上拉控制端Q进行进一步的拉低降噪。
为了防止在输出阶段下拉控制子电路对上拉子电路131的上拉控制端Q进行不必要的放电，优选地，如图4所示，拉控制子电路 143还包括第一防漏电晶体管M18，第一防漏电晶体管M18的栅极与所述第二下拉控制晶体管M9的栅极电连接，第一防漏电晶体管 M18的第一极与第二下拉控制晶体管M9的第一极电连接，第一防漏电晶体管M18的第二极与第二电平信号端VGL1电连接。
当第二下拉控制晶体管M9的栅极为无效信号时，第二下拉控制晶体管M9的第一极和第二下拉控制晶体管M9的第一极、以及第一防漏电晶体管M18的第一极和第一防漏电晶体管M18的第二极均断开，确保第二低电平信号端VGL1不会影响上拉子电路131的上拉控制端Q的电位。
为了确保在下拉阶段，上拉子电路131的上拉控制端Q的电位首先被下拉，优选地，所述移位寄存单元包括复位子电路150，该复位子电路150的输入端与第二电平信号端VGL1电连接，复位子电路 150的输出端与所述上拉子电路的控制端电连接，复位子电路150的控制端与复位信号端CR<N+3>电连接，复位子电路150用于根据所述复位信号端提供的信号控制该复位子电路150的输入端和该复位子电路的输出端之间的导通和断开。
复位子电路的控制端通常与后级的移位寄存单元级联，通过较后级的移位寄存单元输出的信号为本级移位寄存单元复位。
在图2中所示的实施方式中，复位子电路150包括第一复位晶体管M6，该第一复位晶体管M6的第一极直接或间接与第二电平信号端VGL1电连接，第一复位晶体管M6的第二极与上拉子电路131 的上拉控制端Q电连接。
通过在下拉阶段向第一复位晶体管M6的栅极提供有效的复位信号，可以使得第一复位晶体管M6的第一极和第一复位晶体管M6 的第二极导通，进而将第二电平信号端VGL1与上拉子电路131的上拉控制端Q导通，以将上拉子电路131的上拉控制端Q电位拉低，使得上拉子电路131的输入端与上拉子电路的输出端断开。
为了防止在输出阶段将上拉子电路131的控制端电位拉低，优选地，复位子电路150还包括第二防漏电晶体管M17，该第二防漏电晶体管M17的栅极与第一复位晶体管M16的栅极电连接，第二防漏电晶体管M17的第一极与第一复位晶体管M16的第一极电连接，第二防漏电晶体管M17的第二极与第二电平信号端VGL1电连接。
在本发明中，第二防漏电晶体管M17的栅极接收到复位控制信号时，该第二防漏电晶体管M17的第一极与该第二防漏电晶体管 M17的第二极之间导通，并且第一复位晶体管M16的第一极和第以复位晶体管M16的第一极导通，从而可以将第二电平信号端VGL1 与上拉子电路131的上拉控制端Q导通。
在输出阶段，第一复位晶体管M16的栅极以及第二防漏电晶体管M17的栅极接收到无效的复位信号，因此，第一复位晶体管M16 的第一极与第一复位晶体管M16的第二极之间断开、第二防漏电晶体管M17的第一极与第二防漏电晶体管M18的第二极之间断开，确保上拉子电路131的上拉控制端Q不会被拉低。
作为本发明的一种优选实施方式，如图2所示，所述移位寄存单元还包括降噪子电路160，该降噪子电路160的输入端与第二电平信号端VGL1电连接，该降噪子电路160的输出端与上拉子电路131 的上拉控制端Q电连接，降噪子电路的控制端与降噪信号端TRST 电连接。所述降噪子电路用于根据该降噪子电路的控制端接收到的信号控制该降噪子电路的输入端与该降噪子电路的输出端之间的导通和断开。
下文中将介绍提供有效的降噪信号的时机，这里先不赘述。
在本发明中，对降噪子电路的具体结构也不做特殊限定。如图2 所示，降噪子电路160包括降噪晶体管M15，降噪晶体管M15的第一极直接或间接与第二电平信号端VGL1电连接，降噪晶体管M15 的第二极与上拉子电路132的控制端电连接。
当降噪晶体管M15的栅极接收到有效的降噪控制信号时，该降噪晶体管M15的第一极和第二极导通，进而将第二电平信号端VLG1 与上拉子电路131的控制端导通，对上拉子电路131的上拉控制端Q 进行降噪处理。
在本发明中，对信号输入子电路的个数并不做特殊的限定。作为一种优选实施方式，所述移位寄存单元可以包括两个信号输入子电路。如图1所示，两个所述信号输入子电路分别为检测信号输入子电路110和显示信号输入子电路120，检测信号输入子电路110的输出端与显示信号输入子电路120的输出端均与上拉子电路131的上拉控制端Q电连接。
包括检测信号输入子电路110的移位寄存单元可以用于包括外部检测子电路的显示面板中，检测信号输入子电路110用于向上拉子电路131的上拉控制端Q提供检测触发信号，显示输入子电路120 用于向上拉子电路131的上拉控制端Q提供显示触发信号。通过本发明所提供的移位寄存单元，可以实现检测扫描信号与显示扫描信号的叠加。
需要指出的是，此处的检测扫描信号是用于控制有机发光二极管显示面板的外部补偿电路对各个像素单元进行检测的信号。
检测信号输入子电路110和显示输入子电路120轮流向上拉子电路131的上拉控制端Q提供触发信号，为了确保显示输入子电路 120向上拉子电路131提供显示触发信号、以实现显示扫描信号输出的过程中，检测信号输入子电路110的信号不会对上拉子电路131的控制端造成影响，优选地，检测信号输入子电路110可以具有如下结构：
检测信号输入子电路110包括检测触发信号输入子电路111、检测信号输出子电路112、开关子电路113、检测信号复位子电路114 和第一存储子电路C1。
检测触发信号输入子电路111的输出端与第一存储子电路C1的第一端电连接，检测触发信号输入子电路111用于根据该检测触发信号输入子电路111的控制端接收到的信号控制该检测触发信号输入子电路111的输入端与该检测触发信号输入子电路111的输出端导通或断开。
检测信号输出子电路112的控制端与第一存储子电路C1的第一端电连接，检测信号输出子电路112的输入端与第三时钟信号端 CLKE电连接，检测信号输出子电路112的输出端与开关子电路113 的第一端电连接，检测信号输出子电路112用于根据该检测信号输出子电路112的控制端接收到的信号控制该检测信号输出子电路112 的输入端与该检测信号输出子电路112的输出端之间的导通和断开。
开关子电路113的第二端形成为检测信号输入子电路110的输出端，且开关子电路113用于根据该开关子电路113的控制端接收到的信号控制该开关子电路113的第一端和该开关子电路113的第二端之间的导通和断开。
检测信号复位子电路114的输入端与第二电平信号端VGL1以及第一存储子电路C1的第二端电连接，检测信号复位子电路114的输出端与第一存储子电路C1的第一端电连接，检测信号复位子电路 114能够根据该检测信号复位子电路114的控制端接收到的信号控制该检测信号复位子电路114的输入端与该检测信号复位子电路114 的输出端之间的导通和断开。
在本发明所提供给的实施方式中，将检测信号复位子电路114 的控制端与第四时钟信号端CLKB电连接。在驱动所述移位寄存单元工作时，在检测扫描信号输出子阶段的下拉阶段向第四时钟信号端 CLKB提供有效的第四时钟信号。
通过检测触发信号输入子电路111向第一存储子电路C1中写入初始检测触发信号，在输出显示扫描信号的阶段，需要控制开关子电路113的第一端和开关子电路113的第二端之间断开，从而可以避免存储在第一存储子电路C1中的信号对上拉子电路131的控制端的电位造成影响。
在本发明中，通过第三时钟信号端CLKE提供给检测信号输入子电路的有效的第三时钟信号为检测触发信号。
通过存储在第一存储子电路C1中的初始检测触发信号、检测输入子电路111可以控制检测信号输出子电路112输出第三时钟信号的时机。
在本发明中，对检测触发信号输入子电路111的控制信号以及输入信号并不做特殊的限定。
如上文中所述，信号输出端输出的信号包括显示扫描信号和检测扫描信号。由于二者不是同步输出的，因此，输入至检测信号输入子电路的信号为显示扫描信号。利用显示扫描信号控制检测信号输出子电路的输出，可以降低能耗、简化电路结构。
在图2中所示的实施方式中，检测触发信号输入子电路111的输入端与所述信号输出端电连接，检测触发信号输入子电路111的控制端与用于提供触发信号的触发信号端OE电连接，检测触发信号输入子电路111能够根据所述触发信号控制所述检测信号输入子电路的输入端与输出端之间的导通和断开。
当然，本发明并不限于此，在图3中所示的具体和实施方式中，检测触发信号输入子电路111的控制端与所述信号输出端电连接，检测触发信号输入子电路111的控制端与用于提供触发信号的触发信号端OE电连接，检测触发信号输入子电路111能够根据所述信号输出端输出的信号控制该检测触发信号输入子电路111的输入端与输出端之间的导通和断开。
需要指出的是，触发信号端OE输入的触发信号与接收该触发信号的移位寄存单元所输出的显示扫描信号同步。
在本发明中，对检测触发信号输入子电路111的具体结构不做特殊的限制，在图2至图5中所示的具体实施方式中，检测触发信号输入子电路111包括检测信号输入晶体管M1，该检测信号输入晶体管M1的栅极形成为检测触发信号输入子电路111的控制端，检测信号输入晶体管M1的第一极形成为检测触发信号输入子电路111的输入端，检测信号输入晶体管M1的第二极形成为检测触发信号输入子电路111的输出端。
在本发明中，对检测信号输出子电路112的具体结构不做特殊的限定，在图2至图5中所示的实施方式中，检测信号输出子电路 112包括检测信号输出晶体管M3，该检测信号输出晶体管M3的栅极形成为检测信号输出子电路112的控制端，检测信号输出晶体管 M3的第一极与第三时钟信号端CLKE电连接，并形成为检测信号输出子电路112的输入端，检测信号输出晶体管M3的第二极形成为检测信号输出子电路112的输出端。
当检测信号输出晶体管M3的栅极H接收到有效的触发信号(包括初始检测触发信号)时，检测信号输出晶体管M3的第一极和检测信号输出晶体管M3的第二极导通，从而将第三时钟信号端CLKE提供的信号输出子开关子电路113的第一端。
在本发明中，可以利用第三时钟信号端CLKE控制开关子电路 114的状态。当第三时钟信号端CLKE输出有效的第三时钟信号时，检测信号输出晶体管M3在第一存储子电路C1中存储的初始检测触发信号的作用下导通，开关子电路113的第一端和开关子电路113 的第二端在有效的第三时钟信号的作用下导通，从而可以将有效的第三时钟信号输出至上拉子电路131的上拉控制端Q。
作为一种优选实施方式，如图2和图3所示，开关子电路113 包括开关晶体管M4，该开关晶体管M4的栅极与检测信号输出晶体管M3的第一极电连接，开关晶体管M4的第一极形成为开关子电路 113的第一端，开关晶体管M4的第二极形成为开关子电路113的第二端。
作为另一种优选实施方式，如图4和图5所示，开关子电路113 包括开关晶体管M4和第三防漏电晶体管M4’，开关晶体管M4的栅极与第三防漏电晶体管M4’的栅极电连接，开关晶体管M4的第一极形成为开关子电路113的第一端，开关晶体管M4的第二极与第三防漏电晶体管M4’的第一极电连接，第三防漏电晶体管M4’的第二极形成为开关子电路113的第二端。
可以同步地控制开关晶体管M4和第三防漏电晶体管M4’，当开关晶体管M4的栅极和第三防漏电晶体管M4’的栅极接收到有效的控制信号时，二者同时导通，从而允许检测信号输出子电路112 的输出端的信号输出至上拉子电路131的上拉控制端Q。
当开关晶体管M4和第三防漏电晶体管M4’的控制端接收到无效的控制信号时，二者同时截止，从而避免检测信号输出子电路112 的输出端与上拉子电路131的上拉控制端Q导通。
在本发明中，对检测信号复位子电路114的具体结构不做特殊限制，优选地，检测信号复位子电路114包括第二复位晶体管M2，该第二复位晶体管M2的第一极与检测触发信号输入子电路111的输出端电连接，第二复位晶体管M2的第二极与第三电平信号端VGL 电连接，第二复位晶体管M2的栅极形成为检测信号复位子电路114 的控制端。
当第二复位晶体管M2的栅极接收到有效的复位信号时，第二复位晶体管M2的第一极和第二复位晶体管M2的第二极导通，从而可以对第一存储子电路C1进行放电，并对检测信号输出晶体管M3 的栅极进行复位。
为了防止检测触发信号输入子电路111输出时上拉子电路131 的上拉控制端Q漏电，优选地，所述移位寄存单元还包括第四防漏电晶体管M16，该第四防漏电晶体管M16的栅极与上拉子电路131 的上拉控制端Q电连接，第四防漏电晶体管M16的第一极与高电平信号端VDD电连接，第四防漏电晶体管M16的第二极与上拉子电路 131的上拉控制端Q电连接。
当第三时钟信号端CLKE输出有效的第三时钟信号、开关子电路113导通、检测信号输出子电路112的输入端与检测信号输出子电路112的输出端之间导通时，第四防漏电晶体管M16的第一极和第四防漏电晶体管M16的第二极之间导通，从而可以将高电平信号端 VDD提供的高电平信号输出至上拉子电路的上拉控制端Q，维持控制上拉子电路131的上拉控制端Q的电压稳定，并对该上拉子电路 131的上拉控制端Q进行充电。
在本发明中，对输出子电路的具体结构并不做特殊的限制，为了确保信号的稳定性，优选地，输出子电路130包括级联输出子电路和至少一个扫描信号输出子电路。
所述上拉子电路包括级联上拉子电路和扫描信号输出上拉子电路，所述级联上拉子电路的控制端以及所述扫描信号输出上拉子电路的控制端电连接，且形成为所述上拉子电路的控制端。
所述信号输出端包括所述级联输出子电路的级联信号输出端和所述扫描信号输出子电路的扫描信号输出端。
所述下拉子电路包括级联下拉子电路和扫描信号输出下拉子电路，所述级联下拉子电路的控制端以及所述扫描信号输出下拉子电路的控制端电连接，且形成为所述下拉子电路的控制端。
所述扫描信号输出上拉子电路的输出端与相应的扫描信号输出端电连接，所述扫描信号输出下拉子电路的输出端与相应的扫描信号输出端电连接，所述级联下拉子电路的输出端与所述级联信号输出端电连接，所述级联上拉子电路的输出端与所述级联信号输出端电连接。
在图2至图4所示的实施方式中，输出子电路包括一个级联输出子电路和一个扫描信号输出子电路。在图5所示的具体实施方式中，输出子电路包括一个级联输出子电路和两个扫描信号输出子电路。
在本发明的附图中所示的移位寄存单元是一个移位寄存器中的第N级移位寄存单元，其中，级联信号输出端的附图标记为CR<N>，扫描信号输出端的附图标记分别为OUT<N>、OUT1<N>、OUT2<N>。可以将输出端OUT<N>、OUT1<N>、OUT2<N>分别与显示面板中不同的栅线电连接。
在附图中，CR<N-1>表示第N-1级移位寄存单元的级联信号输出端，CR<N+3>表示的是第N+3级移位寄存单元的级联信号输出端。
在本发明中，对上拉子电路131的具体结构并不做特殊的限定。作为一种实施方式，所述级联上拉子电路包括级联上拉晶体管M11 和存储电容C2，每个所述扫描信号输出上拉子电路都包括扫描信号输出上拉晶体管。例如，在图2至图4中所示的实施方式中，只有一个扫描信号输出上拉子电路，该扫描信号输出上拉子电路包括扫描信号输出上拉晶体管M13。在图5中所示的具体实施方式中，包括两个扫描信号输出上拉子电路，这两个扫描信号上拉输出子电路分别包括扫描信号输出上拉晶体管M13和扫描信号输出上拉晶体管M19。
级联上拉晶体管M11的栅极形成为上拉子电路131的上拉控制端Q，级联上拉晶体管M11的第一极形成为所述级联上拉子电路的输入端，级联上拉晶体管M11的第二极形成为所述级联上拉子电路的输出端。存储电容C2的一端与级联上拉晶体管M11的栅极电连接，存储电容C2的另一端与级联上拉晶体管M11的第二极电连接。
所述扫描信号输出上拉晶体管的栅极与所述级联上拉晶体管的栅极电连接，所述扫描信号输出上拉晶体管的第一极形成为所述扫描信号输出上拉子电路的输入端，所述扫描信号输出上拉晶体管的第二极形成为所述扫描信号输出上拉子电路的输出端。
在图2至图4中所示的实施方式中，上拉子电路131只有一个输入端，即，上拉子电路131的输入端与同一个第一时钟信号端 CLKD电连接。
在图5中所示的实施方式中，上拉子电路131包括三个输入端，上拉子电路131的三个输入端分别与三个不同的第三时钟信号端电连接。具体地，级联晶体管M15的第一极与第一时钟信号端CLKD 电连接，扫描信号输出上拉晶体管M13的第一极与第三时钟信号端CLKE电连接，扫描信号输出上拉晶体管M24的第一极与第三时钟信号端CLKF电连接。
在本发明中，对下拉子电路的具体结构也没有特殊的限制。所述级联下拉子电路包括级联下拉晶体管，所述扫描信号输出下拉子电路包括扫描信号输出下拉晶体管。
所述级联下拉晶体管的栅极形成为所述下拉子电路的控制端，所述级联下拉晶体管的第一极形成为所述级联下拉子电路的输入端，所述级联下拉晶体管的第二极形成为所述级联下拉子电路的输出端；
所述扫描信号输出下拉晶体管的栅极与所述下拉子电路的下拉控制端电连接，所述扫描信号输出下拉晶体管的第一极形成为所述扫描信号下拉输出子电路的输入端，所述扫描信号输出下拉晶体管的第二极形成为所述扫描信号下拉输出子电路的输出端。
在图2至图5中所示的具体实施方式中，所述移位寄存单元包括级联下拉晶体管M12，该级联下拉晶体管M12的栅极形成为级联下拉子电路132的下拉控制端QB。当级联下拉晶体管M12的栅极接收到有效的下拉控制信号时，该级联下拉晶体管M12第一极和该级联下拉晶体管M12的第二极导通，从而对级联信号输出端CR<N>进行下拉。
在图2至图4所示的实施方式中，下拉子电路包括一个扫描信号输出下拉子电路，因此，下拉子电路也至包括一个扫描信号输出下拉晶体管M14。扫描信号输出下拉晶体管M14的栅极接收到有效的下拉控制信号时，该扫描信号输出下拉晶体管M14的第一极和该扫描信号输出下拉晶体管M14的第二极导通，从而对扫描信号输出端 OUT<N>进行下拉。
在图5中所示的实施方式中，下拉子电路包括两个个扫描信号输出下拉子电路，因此，下拉子电路也至包括两个扫描信号输出下拉晶体管，分别为扫描信号输出下拉晶体管M14和扫描信号输出下拉晶体管M15。扫描信号输出下拉晶体管M14的栅极接收到有效的下拉控制信号时，该扫描信号输出下拉晶体管M14的第一极和该扫描信号输出下拉晶体管M14的第二极导通，从而对扫描信号输出端 OUT1<N>进行下拉。扫描信号输出下拉晶体管M15的栅极接收到有效的下拉控制信号时，该扫描信号输出下拉晶体管M15的第一极和该扫描信号输出下拉晶体管M15的第二极导通，从而对扫描信号输出端OUT3<N>进行下拉。
在本发明中，第三电平信号端VGL提供的第三电平信号通常与第二电平信号端VGL1提供的第二电平信号相同(均为低电平信号)，第一电平信号端VGL2提供的第一电平信号通常高于第二电平信号端 VGL1提供的第二电平信号，以使得信号输出端输出的信号能够无损失。
作为本发明的第二个方面，提供一种栅极驱动电路，所述栅极驱动电路包括级联的多级移位寄存单元，其中，所述移位寄存单元为本发明所提供的上述移位寄存单元。
所谓“级联”是指，前一级移位寄存单元的输出端与后一级移位寄存单元的输入端电连接。由于移位寄存单元的输出端输出的信号主要用于驱动与栅线相连的薄膜晶体管打开或关闭。
作为一种优选实施方式，所述栅极驱动电路包括M个移位寄存单元组，所述栅极驱动电路的前M级移位寄存单元分别为M个移位寄存单元组的第1级移位寄存单元，第n级移位寄存单元与第n+M 级移位寄存单元级联。其中，M为定值，且为不小于1的自然数，n 为变量，且n为不小于1的自然数。
在本发明中，对栅极驱动电路中所包括的移位寄存单元组的数量不做特殊的限定，例如，每个栅极驱动电路可以包括两个移位寄存单元组，奇数级的移位寄存单元为一组，偶数级的移位寄存单元为一组。也就是说，在图6中所示的具体实施方式中，M为1，第3级移位寄存单元A3与第一级移位寄存单元A1级联，第4级移位寄存单元A4与第2级移位寄存单元A2级联。
作为本发明的第三个方面，提供一种显示装置，所述显示装置包括栅极驱动电路，其中，所述栅极驱动电路为本发明所提供的上述栅极驱动电路。
所述显示面板包括多条数据线、多条栅线和多条检测线，多条栅线和多条数据线将所述显示面板划分为多个像素单元。如图7所示，每个像素单元都对应有像素电路和检测开关晶体管T3，每个像素单元都包括数据写入晶体管T2。在同一行像素单元中，数据写入晶体管T2的栅极以及检测开关晶体管T3的栅极均与相应的栅线(例如，在图7中所示的实施方式中，数据写入晶体管T1的栅极以及检测开关晶体管T3的栅极均与栅线GL1)电连接。当栅线接收到显示扫描信号时，数据写入晶体管T2导通，通过相应的数据线DL输入的数据可以写入像素电路中，驱动像素单元发光。当栅线接收到检测扫描信号时，检测晶体管T3导通，从而可以通过检测信号线SL收集检测信号。
在本发明中，对像素电路的具体结构也没有特殊的限制。例如，在图7中所示的具体实施方式中，像素电路包括驱动晶体管T1、数据写入晶体管T2和有机发光二极管OLED。其中，数据写入晶体管 T2的第一极与相应的数据线DL电连接，数据写入晶体管T2的第二极与驱动晶体管T1的栅极电连接。驱动晶体管T1的第一极与高电平信号端ELVDD电连接，驱动晶体管T2的第二极与有机发光二极管OLED的阳极电连接，有机发光二极管OLED的阴极接地。
检测晶体管T3的栅极与栅线GL1电连接，检测晶体管T3的第一极与有机发光二极管OLED的阳极电连接，检测晶体管T3的第二极与检测信号线SL电连接。
作为本发明的第四个方面，提供一种显示装置的驱动方法，其中，所述显示装置为本发明所提供的上述显示装置，所述驱动方法包括多个帧周期(在图7中仅示出了前两个帧周期，第一个帧周期1F 和第二个帧周期2F)，每个帧周期都包括显示扫描信号输出子阶段t1和检测扫描信号输出子阶段t2。
所述驱动方法包括：
控制多个所述下拉控制子电路中的一个配置向相应的所述下拉控制端提供有效的下拉控制信号；
在每一个帧周期的显示扫描信号输出子阶段t1：
向各个移位寄存单元组的第一级移位寄存单元的显示信号输入子电路的控制端提供显示触发信号，以利用显示信号输入子电路为所述上拉子电路的上拉控制端提供信号；
在第一个帧周期的检测扫描信号输出子阶段t2，向各个移位寄存单元组的第一级移位寄存单元的检测信号输入子单元提供检测初始信号，以利用所述检测信号输入子单元为所述上拉子电路的上拉控制端提供信号，在不同的帧周期，分别控制不同级的移位寄存单元的检测信号输入子单元输出，以使得在预定个数的帧周期内，所有移位寄存单元均在检测扫描信号输出子阶段向所述上拉模块的上拉控制端输出过有效的信号。
需要解释的是，在本发明所提供的驱动方法中，当一个移位寄存单元组的最后一级移位寄存单元完成显示扫描信号的输出后，方进入检测扫描信号输出阶段t2。
对于包括图1中所示的移位寄存单元的显示面板，所述驱动方法包括：
在每一个帧周期的显示扫描信号输出子阶段t1：
向各个移位寄存单元组的第一级移位寄存单元的显示信号输入子电路的控制端提供显示触发信号；
向该移位寄存单元组的各级移位寄存单元的第一时钟信号端提供第一时钟信号，并且，同一个移位寄存单元组中，奇数级移位寄存单元的第一时钟信号与偶数级移位寄存单元的第一时钟信号互补；
在各个移位寄存单元组的第一级移位寄存单元的信号输出端输出信号时，向各级移位寄存单元组的第一级移位寄存单元的检测信号输入子电路提供初始检测触发信号；
在每一个帧周期的检测扫描信号输出子阶段t2，向各级移位寄存单元的第三时钟信号端CLKE提供有效的第三时钟信号，并且，在不同的帧周期，分别向不同级的移位寄存单元的第一时钟信号端提供有效的第一时钟信号，以使得在预定个数的帧周期内，所有移位寄存单元均在检测扫描信号输出子阶段接收到过有效的第一时钟信号。
在本发明所提供的方法中，在显示信号输出子阶段t1控制检测信号输入子电路存储初始触发信号。但是，在显示信号输出子阶段，第三时钟信号端CLKE提供的均为无效信号，因此，检测信号输入子电路的检测信号输出子电路与上拉子电路的控制端之间断开，从而可以确保在整个显示信号输出子阶段t1，检测信号输入子电路中存储的信号不会影响显示扫描信号的输出。
优选地，所述驱动方法还包括提供降噪控制信号，其中，每个帧周期1F开始之前对上拉子电路131的上拉控制端Q进行降噪处理，即，向降噪信号端TRST提供有效的降噪控制信号，以对各级移位寄存单元的上拉子电路131的上拉控制端Q进行降噪复位。
下面结合图2、图6和图8介绍本发明所提供的驱动方法。
如图8中所示，所述驱动方法的一个周期为显示装置的一帧，在图2中示出了第一个帧周期1F、第二个帧周期2F。在图6所示，栅极驱动电路包括两个移位寄存单元组，奇数级的移位寄存单元为一个移位寄存单元组，偶数级的移位寄存单元为一个移位寄存单元组，相应地，对应于图6中的实施方式，所述栅极驱动电路包括四条第一时钟信号线，分别为包括奇数级移位寄存单元的级移位寄存单元组提供第一时钟信号的第一时钟信号线CLKD_1和第一时钟信号线 CLKD_3、为包括偶数级移位寄存单元的移位寄存单元组提供第一时钟信号的第一时钟信号线CLKD_2、和第一时钟信号线CLKD_4。
在图8中，H<1>表示的是第一级移位寄存单元的检测信号输出子电路的控制端的电位，H<2>表示的是第2级移位寄存单元的检测信号输出子电路的控制端的电位。
所述驱动方法的每一个帧周期都包括显示扫描信号输出子阶段 t1和检测扫描信号输出子阶段t2。
对于第一个帧周期1F：
显示扫描信号输出子阶段t1，向第一级移位寄存单元的显示信号输入子电路的控制端以及第二级移位寄存单元的显示信号输入子电路的控制端均输入有效的显示触发STU信号(图7中为高电平信号)，该显示触发信号持续第一预定时间段。向第二时钟信号端CLKM提供有效信号、向第二时钟信号端CLKN提供无效信号。
对于第一级移位寄存单元而言，接收到显示触发STU信号后进行以下阶段：
输入阶段，高电平信号端VDD提供的高电平信号被写入上拉子电路131的上拉控制端Q，使得级联上拉晶体管M11和扫描信号输出上拉晶体管M13均导通。此时，第一时钟信号端CLKD接收到无效的第一时钟信号，因此可以通过输出端输出无效的第二时钟信号。由于控制信号输入晶体管M7导通，控制信号输入晶体管M7和第一下拉控制晶体管M8的分压作用使得下拉子电路132的下拉控制端为低电平，确保第二下拉控制晶体管M9截止、下拉子电路132中的级联下拉晶体管M12、扫描信号输出下拉晶体管M14均截止。
输出阶段，初始触发信号跳变为低电平，因此，显示信号输入子电路120的输入端与显示信号输入子电路120的输出端之间断开，使得上拉子电路131的控制端浮置(floating)，存储电容C2的自举作用将上拉子电路131的控制端耦合至更高电位，从而维持上拉子电路131的输入端与上拉子电路131的输出端之间导通。此时第一时钟信号端CLKD输入有效的第一时钟信号，从而可以确保在输出阶段，信号输出端(包括级联信号输出端和扫描信号输出端)输出有效的第一时钟信号。在此阶段，由于控制信号输入晶体管M7和第一下拉控制晶体管M8的分压作用，在下拉子电路132的下拉控制端QB为低电平信号，从而可以确保下拉子电路132的输入端与下拉子电路132 的输出端之间断开。并且，确保第二下拉控制晶体管M9的第一极和第二下拉控制晶体管M9的第二极之间断开，从而防止上拉子电路 131的控制端被拉低。
在下拉阶段，第一复位晶体管M6的栅极接收到有效的复位信号，从而将第一复位晶体管M6的第一极和第一复位晶体管M6的第二极导通，将上拉子电路131的上拉控制端Q电位拉低，并使得第一下拉控制晶体管M8和第二下拉控制晶体管M9均截止。通过控制信号输入晶体管M7输入的有效的第二时钟信号使得下拉子电路132 中的级联下拉晶体管M12导通、下拉子电路132中的扫描信号输出下拉晶体管M14导通，并将级联信号输出端、以及扫描信号输出端电位均下拉。
最后一级移位寄存单元输出完毕后，进入检测检测扫描信号输出子阶段T2。如图8所示，向第一级移位寄存单元提供有效的第一时钟信号，并且向开关子电路的开关晶体管M4的栅极提供有效的第三时钟信号，使得开关晶体管M4的第一极和开关晶体管M4的第二极导通，并且，第一存储子电路C1中存储的信号使得检测信号输出晶体管M3的第一极和检测信号输出晶体管M3的输出端导通，以将第三时钟信号端CLKE提供的有效信号写入至上拉子电路131的上拉控制端Q，使得上拉子电路131的输入端和上拉子电路131的输出端导通，因此，信号输出端输出由第一时钟信号输入端D提供的第一时钟信号。输出结束后，向第一复位子电路150的第一复位晶体管 M6的栅极提供的复位信号，从而将第一复位晶体管M6的第一极和第一复位晶体管M6的第二极导通，将上拉子电路131的上拉控制端 Q电位拉低，并使得第一下拉控制晶体管M8和第二下拉控制晶体管 M9均截止。通过控制信号输入晶体管M7输入的有效的第二时钟信号使得下拉子电路132中的级联下拉晶体管M12导通、下拉子电路132中的扫描信号输出下拉晶体管M14导通，并将级联信号输出端、以及扫描信号输出端电位均下拉。
由此可知，在检测信号输出阶段t2，也可以使用上拉子电路、下拉子电路和下拉控制子电路。
在本发明中，通过调整了第一时钟信号的脉冲宽度以及输入信号的脉冲宽度来完成输出波形叠加的比例。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (25)

1.一种移位寄存单元，其特征在于，所述移位寄存单元包括输出子电路、下拉控制子电路和信号输出端和多个信号输入子电路，所述输出子电路包括上拉子电路和下拉子电路，
多个所述信号输入子电路用于在不同的时段分别向所述上拉子电路的上拉控制端提供信号；
所述上拉子电路用于在该上拉子电路的上拉控制端接收到的信号的控制下经由所述信号输出端输出扫描信号；
所述下拉子电路用于在该下拉子电路的下拉控制端接收到的有效的下拉控制信号的控制下对所述信号输出端的电位进行下拉；
所述下拉控制子电路用于在所述上拉子电路的上拉控制端的控制下向所述下拉控制端提供信号。
2.根据权利要求1所述的移位寄存单元，其特征在于，所述下拉控制子电路包括控制子电路和多个输入子电路，
多个所述输入子电路分别用于在不同的时段向所述下拉模块的下拉控制端提供有效的下拉控制信号；
所述控制子电路用于根据所述上拉模块的上拉控制端的电位向所述下拉模块的下拉控制端提供无效的下拉控制信号。
3.根据权利要求2所述的移位寄存单元，其特征在于，所述输入子电路包括控制信号输入晶体管，所述控制信号输入晶体管的栅极和第一极与相应的第二时钟信号端电连接，所述控制信号输入晶体管的第二极与所述控制子电路的输入端电连接；
所述控制子电路包括第一下拉控制晶体管和第二下拉控制晶体管，所述第一下拉控制晶体管的第一极形成为所述控制子电路的第一输入端，所述第一下拉控制晶体管的栅极形成为所述控制子电路的控制端，所述第一下拉控制晶体管的第二极形成为所述控制子电路的第二入端；
所述第二下拉控制晶体管的栅极与所述第一下拉控制晶体管的第二极电连接，所述第二下拉控制晶体管的第一极与所述上拉子电路的控制端电连接，所述第二下拉控制晶体管的第二极与所述第一下拉控制晶体管的第一极电连接。
4.根据权利要求3所述的移位寄存单元，其特征在于，所述拉控制子电路还包括第一防漏电晶体管，所述第一防漏电晶体管的栅极与所述第二下拉控制晶体管的栅极电连接，所述第一防漏电晶体管的第一极与所述第二下拉控制晶体管的第一极电连接，所述第一防漏电晶体管的第二极与第二电平信号端电连接。
5.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元包括复位子电路，所述复位子电路的输入端与第二电平信号端电连接，所述复位子电路的输出端与所述上拉子电路的上拉控制端电连接，所述复位子电路的控制端与复位信号端电连接，所述复位子电路用于根据所述复位信号端提供的信号控制该复位子电路的输入端和该复位子电路的输出端之间的导通和断开。
6.根据权利要求5所述的移位寄存单元，其特征在于，所述复位子电路包括第一复位晶体管，所述第一复位晶体管的第一极直接或间接与所述第二电平信号端电连接，所述第一复位晶体管的第二极与所述上拉子电路的控制端电连接。
7.根据权利要求6所述的移位寄存单元，其特征在于，所述复位子电路还包括第二防漏电晶体管，所述第二防漏电晶体管的栅极与所述第一复位晶体管的栅极电连接，所述第二防漏电晶体管的第一极与所述第一复位晶体管的第一极电连接，所述第二防漏电晶体管的第二极与所述第二电平信号端电连接。
8.根据权利要求1所述的移位寄存单元，其特征在于，所述移位寄存单元还包括降噪子电路，所述降噪子电路的输入端与第二电平信号端电连接，所述降噪子电路的输出端与所述上拉子电路的上拉控制端电连接，所述降噪子电路的控制端与降噪信号端电连接，所述降噪子电路用于根据该降噪子电路的控制端接收到的信号控制该降噪子电路的输入端与该降噪子电路的输出端之间的导通和断开。
9.根据权利要求8所述的移位寄存单元，其特征在于，所述降噪子电路包括降噪晶体管，所述降噪晶体管的第一极直接或间接与所述第二电平信号端电连接，所述降噪晶体管的第二极与所述上拉子电路的控制端电连接。
10.根据权利要求1至9中任意一项所述的移位寄存单元，其特征在于，多个所述信号输入子电路包括检测信号输入子电路和显示信号输入子电路，
所述检测信号输入子电路用于在检测扫描信号输出子阶段向所述上拉子电路的控制端提供检测扫描控制信号；
所述显示信号输入子电路用于在显示扫描输出子阶段向所述上拉子电路的控制端提供显示扫描控制信号。
11.根据权利要求10所述的移位寄存单元，其特征在于，所述检测信号输入子电路包括检测触发信号输入子电路、检测信号输出子电路、开关子电路、检测信号复位子电路和第一存储子电路，
所述检测触发信号输入子电路的输出端与所述第一存储子电路的第一端电连接，所述检测触发信号输入子电路用于根据该检测触发信号输入子电路的控制端接收到的信号控制该检测触发信号输入子电路的输入端与该检测触发信号输入子电路的输出端导通或断开；
所述检测信号输出子电路的控制端与所述第一存储子电路的第一端电连接，所述检测信号输出子电路的输入端与第三时钟信号端电连接，所述检测信号输出子电路的输出端与所述开关子电路的第一端电连接，所述检测信号输出子电路用于根据该检测信号输出子电路的控制端接收到的信号控制该检测信号输出子电路的输入端与该检测信号输出子电路的输出端之间的导通和断开；
所述开关子电路的第二端形成为所述检测信号输入子电路的输出端，且所述开关子电路用于根据该开关子电路的控制端接收到的信号控制该开关子电路的第一端和该开关子电路的第二端之间的导通和断开；
所述检测信号复位子电路的输入端与所述第二电平信号端以及所述第一存储子电路的第二端电连接，所述检测信号复位子电路的输出端与所述第一存储子电路的第一端电连接，所述检测信号复位子电路能够根据该检测信号复位子电路的控制端接收到的信号控制该检测信号复位子电路的输入端与该检测信号复位子电路的输出端之间的导通和断开。
12.根据权利要求11所述的移位寄存单元，其特征在于，所述检测触发信号输入子电路的输入端与所述信号输出端电连接，所述检测触发信号输入子电路的控制端与用于提供触发信号的触发信号端电连接，所述检测触发信号输入子电路能够根据所述触发信号控制所述检测触发信号输入子电路的输入端与输出端之间的导通和断开。
13.根据权利要求11所述的移位寄存单元，其特征在于，所述检测触发信号输入子电路的控制端与所述信号输出端电连接，所述检测触发信号输入子电路的控制端与用于提供触发信号的触发信号端电连接，所述检测触发信号输入子电路能够根据所述信号输出端输出的信号控制所述检测触发信号输入子电路的输入端与输出端之间的导通和断开。
14.根据权利要求11所述的移位寄存单元，其特征在于，所述检测触发信号输入子电路包括检测信号输入晶体管，所述检测信号输入晶体管的栅极形成为所述检测触发信号输入子电路的控制端，所述检测信号输入晶体管的第一极形成为所述检测触发信号输入子电路的输入端，所述检测信号输入晶体管的第二极形成为所述检测触发信号输入子电路的输出端。
15.根据权利要求11所述的移位寄存单元，其特征在于，所述检测信号输出子电路包括检测信号输出晶体管，所述检测信号输出晶体管的栅极形成为所述检测信号输出子电路的控制端，所述检测信号输出晶体管的第一极形成为所述检测信号输出子电路的输入端，所述检测信号输出晶体管的第二极形成为所述检测信号输出子电路的输出端。
16.根据权利要求15所述的移位寄存单元，其特征在于，所述开关子电路包括开关晶体管，所述开关晶体管的栅极与所述检测信号输出晶体管的第一极电连接，所述开关晶体管的第一极形成为所述开关子电路的第一端，所述开关晶体管的第二极形成为所述开关子电路的第二端。
17.根据权利要求15所述的移位寄存单元，其特征在于，所述开关子电路包括开关晶体管和第三防漏电晶体管，所述开关晶体管的栅极与所述第三防漏电晶体管的栅极电连接，并形成为所述开关子电路的控制端，所述开关晶体管的第一极形成为所述开关子电路的第一端，所述开关晶体管的第二极与所述第三防漏电晶体管的第一极电连接，所述第三防漏电晶体管的第二极形成为开关子电路的第二端。
18.根据权利要求11所述的移位寄存单元，其特征在于，所述检测信号复位子电路包括第二复位晶体管，所述第二复位晶体管的第一极与所述检测触发信号输入子电路的输出端电连接，所述第二复位晶体管的第二极与第三电平信号端电连接，所述第二复位晶体管的栅极形成为所述检测信号复位子电路的控制端。
19.根据权利要求10所述的移位寄存单元，其特征在于，所述移位寄存单元还包括第四防漏电晶体管，所述第四防漏电晶体管的栅极与所述上拉子电路的控制端电连接，所述第四防漏电晶体管的第一极与高电平信号端电连接，所述第四防漏电晶体管的第二极与所述上拉子电路的控制端电连接。
20.根据权利要求10所述的移位寄存单元，其特征在于，所述输出子电路包括级联输出子电路和至少一个扫描信号输出子电路，
所述上拉子电路包括级联上拉子电路和扫描信号输出上拉子电路，所述级联上拉子电路的控制端以及所述扫描信号输出上拉子电路的控制端电连接，且形成为所述上拉子电路的控制端；
所述信号输出端包括所述级联输出子电路的级联信号输出端和所述扫描信号输出子电路的扫描信号输出端；
所述下拉子电路包括级联下拉子电路和扫描信号输出下拉子电路，所述级联下拉子电路的控制端以及所述扫描信号输出下拉子电路的控制端电连接，且形成为所述下拉子电路的控制端；
所述扫描信号输出上拉子电路的输出端与相应的扫描信号输出端电连接，所述扫描信号输出下拉子电路的输出端与相应的扫描信号输出端电连接，所述级联下拉子电路的输出端与所述级联信号输出端电连接，所述级联上拉子电路的输出端与所述级联信号输出端电连接。
21.根据权利要求20所述的移位寄存单元，其特征在于，所述级联上拉子电路包括级联上拉晶体管和存储电容，每个所述扫描信号输出上拉子电路包括扫描信号输出上拉晶体管，
所述级联上拉晶体管的栅极形成为所述上拉子电路的控制端，所述级联上拉晶体管的第一极形成为所述级联上拉子电路的输入端，所述级联上拉晶体管的第二极形成为所述级联上拉子电路的输出端，所述存储电容的一端与所述级联上拉晶体管的栅极电连接，所述存储电容的另一端与所述级联上拉晶体管的第二极电连接；
所述扫描信号输出上拉晶体管的栅极与所述级联上拉晶体管的栅极电连接，所述扫描信号输出上拉晶体管的第一极形成为所述扫描信号输出上拉子电路的输入端，所述扫描信号输出上拉晶体管的第二极形成为所述扫描信号输出上拉子电路的输出端。
22.根据权利要求20所述的移位寄存单元，其特征在于，所述级联下拉子电路包括级联下拉晶体管，所述扫描信号输出下拉子电路包括扫描信号输出下拉晶体管；
所述级联下拉晶体管的栅极形成为所述下拉子电路的控制端，所述级联下拉晶体管的第一极形成为所述级联下拉子电路的输入端，所述级联下拉晶体管的第二极形成为所述级联下拉子电路的输出端；
所述扫描信号输出下拉晶体管的栅极与所述下拉子电路的控制端电连接，所述扫描信号输出下拉晶体管的第一极形成为所述扫描信号下拉输出子电路的输入端，所述扫描信号输出下拉晶体管的第二极形成为所述扫描信号下拉输出子电路的输出端。
23.一种栅极驱动电路，所述栅极驱动电路包括级联的多级移位寄存单元，其特征在于，所述移位寄存单元为权利要求10至22中任意一项所述的移位寄存单元。
24.一种显示装置，所述显示装置包括栅极驱动电路，其特征在于，所述栅极驱动电路为权利要求23所述的栅极驱动电路。
25.一种显示装置的驱动方法，其特征在于，所述显示装置为权利要求24所述的显示装置，所述驱动方法包括多个帧周期，每个帧周期都包括显示扫描信号输出子阶段和检测扫描信号输出子阶段，其中，所述驱动方法包括：
控制多个所述下拉控制子电路中的一个配置向相应的所述下拉控制端提供有效的下拉控制信号；
在每一个帧周期的显示扫描信号输出子阶段：
向各个移位寄存单元组的第一级移位寄存单元的显示信号输入子电路的控制端提供显示触发信号，以利用显示信号输入子电路为所述上拉子电路的上拉控制端提供信号；
在第一个帧周期的检测扫描信号输出子阶段，向各个移位寄存单元组的第一级移位寄存单元的检测信号输入子单元提供检测初始信号，以利用所述检测信号输入子单元为所述上拉子电路的上拉控制端提供信号，在不同的帧周期，分别控制不同级的移位寄存单元的检测信号输入子单元输出，以使得在预定个数的帧周期内，所有移位寄存单元均在检测扫描信号输出子阶段向所述上拉模块的上拉控制端输出过有效的信号。
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