CN111179806A - 移位寄存器、其驱动方法及栅极驱动电路、显示装置 - Google Patents

移位寄存器、其驱动方法及栅极驱动电路、显示装置 Download PDF

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Abstract

本公开提供了一种移位寄存器、其驱动方法及栅极驱动电路、显示装置，通过设置脉宽调制模块可以使输出脉宽减小1/(n+1)～(n‑1)/(n+1)个时钟周期，其中n为与使能信号端一一对应的时钟信号端的数量，在保持像素发光时长不变的条件下，需要多次输出减小1/(n+1)～(n‑1)/(n+1)个时钟周期后的脉宽，相当于提高了刷新率，从而使得人眼不易察觉低灰阶亮度调节过程中的闪烁现象。

Description

移位寄存器、其驱动方法及栅极驱动电路、显示装置
技术领域
本公开涉及显示技术领域，尤其涉及一种移位寄存器、其驱动方法及栅极驱动电路、显示装置。
背景技术
在栅极驱动(Gate driver On Array，GOA)电路中，存在一类用来控制像素发光时间的GOA电路，这种GOA电路被称为EMGOA电路，其通常采用多个级联的移位寄存器来实现。移位寄存器输出的脉冲宽度决定了像素发光的时间。然而，相关技术中的移位寄存器输出的脉冲宽度较大，致使低灰阶亮度调节过程中会出现闪烁现象，影响显示品质。
发明内容
有鉴于此，本公开实施例提供一种移位寄存器、其驱动方法及栅极驱动电路、显示装置，用以解决现有技术中存在的低灰阶亮度调节过程中闪烁的问题。
因此，本公开实施例提供的一种移位寄存器，包括：输入模块、输出模块、电位维持模块和脉宽调制模块；其中，
所述输入模块与触发信号端耦接，所述输入模块被配置为在第一时钟信号端的第一电平控制下，将所述触发信号端的第二电平写入所述输出模块的第一控制端，并在第二时钟信号端的第一电平控制下，将所述第二时钟信号端的第一电平写入所述输出模块的第二控制端；
所述脉宽调制模块包括多个脉宽调制子模块，各所述脉宽调制子模块与所述触发信号端耦接，每一所述脉宽调制子模块被配置为在一时钟信号端的第一电平和一使能信号端的第一电平控制下，将所述触发信号端的第一电平写入所述输出模块的第二控制端和所述电位维持模块的控制端；
其中，各所述脉宽调制子模块耦接的多个所述时钟信号端其中之一为所述第二时钟信号端，其余为所述第一时钟信号端、所述第二时钟信号端之外的其他时钟信号端；所述第一时钟信号端、所述第二时钟信号端和所述其他时钟信号端的第一电平依次跳变；
所述输出模块与信号输出端耦接，所述输出模块被配置为在所述触发信号端输出第二电平且所述第二时钟信号端输出第一电平时，将第二电平信号端的第二电平写入所述信号输出端；在所述触发信号端、所述时钟信号端同时输出第一电平时，将第一电平信号端的第一电平写入所述信号输出端；
所述电位维持模块，被配置为在所述触发信号端的第一电平控制下，维持所述输出模块的第一控制端和第二控制端的电位。
在一种可能的实现方式中，在本公开实施例提供的上述移位寄存器中，所述输入模块，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第一电容；
所述第一晶体管的栅极与所述第一时钟信号端耦接，第一极与所述触发信号端耦接；
所述第二晶体管的栅极与所述第一晶体管的第二极耦接，第一极与所述第一时钟信号端耦接；
所述第三晶体管的栅极与所述第一时钟信号端耦接，第一极与所述第一电平信号端耦接；
所述第四晶体管的栅极与所述第二晶体管的第二极、所述第三晶体管的第二极耦接，第一极与所述第二时钟信号端耦接；
所述第五晶体管的栅极与所述第二时钟信号端耦接，第一极与所述第四晶体管的第二极耦接；
所述第一电容耦接于所述第四晶体管的栅极和第二极之间。
在一种可能的实现方式中，在本公开实施例提供的上述移位寄存器中，所述电位维持模块，包括：第六晶体管、第七晶体管、第二电容和第三电容；
所述第六晶体管的栅极与所述第一晶体管的第二极耦接，第一极与所述第二电平信号端耦接，第二极与所述第五晶体管的第二极耦接；
所述第二电容耦接于所述第六晶体管的第二极与所述第二电平信号端之间；
所述第七晶体管的栅极与所述第一晶体管的第二极耦接，第一极与所述第二时钟信号端耦接；
所述第三电容耦接于所述第七晶体管的栅极与第二极之间。
在一种可能的实现方式中，在本公开实施例提供的上述移位寄存器中，所述输出模块，包括：第八晶体管和第九晶体管；
所述第八晶体管的栅极与所述第六晶体管的第二极耦接，第一极与所述第二电平信号端耦接，第二极与所述信号输出端耦接；
所述第九晶体管的栅极与所述第七晶体管的栅极耦接，第一极与所述第一电平信号端耦接，第二极与所述信号输出端耦接。
在一种可能的实现方式中，在本公开实施例提供的上述移位寄存器中，所述脉宽调制模块，包括：第十晶体管和第十一晶体管构成的第一个所述脉宽调制子模块，第十二晶体管和第十三晶体管构成的第二个所述脉宽调制子模块，以及第十四晶体管和第十五晶体管构成的第三个所述脉宽调制子模块；
所述第十晶体管的栅极与所述第二时钟信号端耦接，第一极与所述触发信号端耦接；
所述第十一晶体管的栅极与第一使能信号端耦接，第一极与所述第十晶体管的第二极耦接，第二极与所述第九晶体管的栅极耦接；
所述第十二晶体管的栅极与第三时钟信号端耦接，第一极与所述触发信号端耦接；
所述第十三晶体管的栅极与第二使能信号端耦接，第一极与所述第十二晶体管的第二极耦接，第二极与所述第九晶体管的栅极耦接；
所述第十四晶体管的栅极与第四时钟信号端耦接，第一极与所述触发信号端耦接；
所述第十五晶体管的栅极与第三使能信号端耦接，第一极与所述第十四晶体管的第二极耦接，第二极与所述第九晶体管的栅极耦接；
所述第一时钟信号端、所述第二时钟信号端、所述第三时钟信号端和所述第四时钟信号端的第一电平依次跳变。
在一种可能的实现方式中，在本公开实施例提供的上述移位寄存器中，所述第一晶体管至所述第十五晶体管为P型晶体管，所述第一电平为低电平，所述第二电平为高电平。
在一种可能的实现方式中，在本公开实施例提供的上述移位寄存器中，所述第一晶体管至所述第十五晶体管为N型晶体管，所述第一电平为高电平，所述第二电平为低电平。
基于同一公开构思，本公开实施例提供了一种移位寄存器的驱动方法，包括：
预备阶段，对触发信号端加载第二电平，对第一时钟信号端加载第一电平，使输入模块将所述触发信号端的第二电平写入输出模块的第二控制端；
上拉阶段，对第二时钟信号端加载第一电平，使所述输入模块将所述第二时钟信号端的第一电平写入所述输出模块的第一控制端，所述输出模块将第二电平信号端的第二电平写入信号输出端；
高电位维持阶段，对所述触发信号端加载第一电平或第二电平，对所述第一时钟信号端、所述第二时钟信号端或所述第一时钟信号端和所述第二时钟信号端之外的其他时钟信号端其中之一加载第一电平，使所述信号输出端维持所述第二电平信号端的第二电平；
其中，所述触发信号端由第二电平跳变为第一电平时，所述第一时钟信号端为第二电平；所述第一时钟信号端、所述第二时钟信号端和所述其他时钟信号端的第一电平依次跳变；
下拉阶段，对所述触发信号端加载第一电平，对一所述时钟信号端和一使能信号端加载第一电平，使一脉宽调制子模块将所述触发信号端的第一电平写入所述输出模块的第二控制端和所述电位维持模块的控制端；所述输出模块将第一电平信号端的第一电平写入所述信号输出端；所述电位维持模块维持所述输出模块的第一控制端和第二控制端的电位；
低电位维持阶段，对所述触发信号端加载第一电平，对所述第一时钟信号端、所述第二时钟信号端或所述其他时钟信号端的其中之一加载第一电平，使所述信号输出端维持所述第一电平信号端的第一电平。
基于同一公开构思，本公开实施例提供了一种栅极驱动电路，包括级联的多个上述移位寄存器；
第一级移位寄存器的信号输入端与触发信号端耦接；
除所述第一级移位寄存器之外，其余各级移位寄存器的信号输入端分别与上一级的移位寄存器的信号输出端耦接。
基于同一公开构思，本公开实施例提供了一种显示装置，包括上述栅极驱动电路。
本公开有益效果如下：
本公开实施例提供的移位寄存器、其驱动方法及栅极驱动电路、显示装置，包括：输入模块、输出模块、电位维持模块和脉宽调制模块；其中，输入模块与触发信号端耦接，输入模块被配置为在第一时钟信号端的第一电平控制下，将触发信号端的第二电平写入输出模块的第一控制端，并在第二时钟信号端的第一电平控制下，将第二时钟信号端的第一电平写入输出模块的第二控制端；脉宽调制模块包括多个脉宽调制子模块，各脉宽调制子模块与触发信号端耦接，每一脉宽调制子模块被配置为在一时钟信号端的第一电平和一使能信号端的第一电平控制下，将触发信号端的第一电平写入输出模块的第二控制端和电位维持模块的控制端；其中，各脉宽调制子模块耦接的多个时钟信号端其中之一为第二时钟信号端，其余为第一时钟信号端、第二时钟信号端之外的其他时钟信号端；第一时钟信号端、第二时钟信号端和其他时钟信号端的第一电平依次跳变；输出模块与信号输出端耦接，输出模块被配置为在触发信号端输出第二电平且第二时钟信号端输出第一电平时，将第二电平信号端的第二电平写入信号输出端；在触发信号端、时钟信号端同时输出第一电平时，将第一电平信号端的第一电平写入信号输出端；电位维持模块，被配置为在触发信号端的第一电平控制下，维持输出模块的第一控制端和第二控制端的电位。通过设置脉宽调制模块可以使输出脉宽减小1/(n+1)～(n-1)/(n+1)个时钟周期，其中n为与使能信号端一一对应的时钟信号端的数量，在保持像素发光时长不变的条件下，需要多次输出减小1/(n+1)～(n-1)/(n+1)个时钟周期后的脉宽，相当于提高了刷新率，从而使得人眼不易察觉低灰阶亮度调节过程中的闪烁现象。
附图说明
图1为本公开实施例提供的移位寄存器的结构示意图；
图2为本公开实施例提供的移位寄存器的驱动方法的流程图；
图3为图1所示移位寄存器的一种具体结构示意图；
图4至图7分别为图2所示移位寄存器的仿真时序图；
图8为本公开实施例提供的栅极驱动电路的结构示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其它实施例，都属于本公开保护的范围。
除非另作定义，此处使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“内”、“外”、“上”、“下”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
本公开实施例提供的一种移位寄存器，如图1所示，包括：输入模块101、输出模块102、电位维持模块103和脉宽调制模块104；其中，
输入模块101与触发信号端ESTV耦接，输入模块101被配置为在第一时钟信号端ECK1的第一电平控制下，将触发信号端ESTV的第二电平写入输出模块102的第一控制端，并在第二时钟信号端ECK2的第一电平控制下，将第二时钟信号端ECK2的第一电平写入输出模块102的第二控制端；
脉宽调制模块104包括多个脉宽调制子模块，各脉宽调制子模块与触发信号端ESTV耦接，每一脉宽调制子模块被配置为在一时钟信号端的第一电平和一使能信号端的第一电平控制下，将触发信号端ESTV的第一电平写入输出模块102的第二控制端和电位维持模块103的控制端；
其中，各脉宽调制子模块耦接的多个时钟信号端其中之一为第二时钟信号端ECK2，其余为第一时钟信号端ECK1、第二时钟信号端ECK2之外的其他时钟信号端；第一时钟信号端ECK1、第二时钟信号端ECK2和其他时钟信号端的第一电平依次跳变；
输出模块102与信号输出端EOUT耦接，输出模块102被配置为在触发信号端ESTV输出第二电平且第二时钟信号端ECK2输出第一电平时，将第二电平信号端VGH的第二电平写入信号输出端EOUT；在触发信号端ESTV、时钟信号端同时输出第一电平时，将第一电平信号端VGL的第一电平写入信号输出端EOUT；
电位维持模块103，被配置为在触发信号端ESTV的第一电平控制下，维持输出模块102的第一控制端和第二控制端的电位。
在本公开实施例提供的上述移位寄存器中，通过设置脉宽调制模块104可以使输出脉宽减小1/(n+1)～(n-1)/(n+1)个时钟周期，其中n为与使能信号端一一对应的时钟信号端的数量，在保持像素发光时长不变的条件下，需要多次输出减小1/(n+1)～(n-1)/(n+1)个时钟周期后的脉宽，相当于提高了刷新率，从而使得人眼不易察觉低灰阶亮度调节过程中的闪烁现象。
具体地，与使能信号端一一对应的时钟信号端的第一电平依次跳变，使得在实际工作过程中，脉宽调制模块104所含多个脉宽调制子模块根据时钟信号端的第一电平的跳变时间进行工作，将输出脉宽减小1/(n+1)～(n-1)/(n+1)个时钟周期。也就是说，在一次脉宽调制的过程中，脉宽调制模块104所含多个脉宽调制子模块中的其中一个处于工作状态，其余处于闲置状态，处于工作状态下的脉宽调制子模块通过耦接的时钟信号端与使能信号端的组合，使移位寄存器的输出脉宽减小相应的时钟周期。例如，处于工作状态下的脉宽调制子模块与第二时钟信号端ECK2、第一使能信号端EN<1>耦接的情况下，该脉宽调制子模块使得移位寄存器的输出脉宽减小(n-1)/(n+1)个时钟周期。
相应地，本公开实施例还提供了一种移位寄存器的驱动方法，如图2所示，包括：
S201、预备阶段，对触发信号端加载第二电平，对第一时钟信号端加载第一电平，使输入模块将触发信号端的第二电平写入输出模块的第二控制端；
S202、上拉阶段，对第二时钟信号端加载第一电平，使输入模块将第二时钟信号的第一电平写入输出模块的第一控制端，输出模块将第二电平信号端的第二电平写入信号输出端；
S203、高电位维持阶段，对触发信号端加载第一电平或第二电平，对第一时钟信号端、第二时钟信号端或第一时钟信号端和第二时钟信号端之外的其他时钟信号端其中之一加载第一电平，使信号输出端维持第二电平信号端的第二电平；
其中，触发信号端由第二电平跳变为第一电平时，第一时钟信号端为第二电平；第一时钟信号端、第二时钟信号端和其他时钟信号端的第一电平依次跳变；
S204、下拉阶段，对触发信号端加载第一电平，对一时钟信号端和一使能信号端加载第一电平，使一脉宽调制子模块将触发信号端的第一电平写入输出模块的第二控制端和电位维持模块的控制端；输出模块将第一电平信号端的第一电平写入信号输出端；电位维持模块维持输出模块的第一控制端和第二控制端的电位；
S205、低电位维持阶段，对触发信号端加载第一电平，对第一时钟信号端、第二时钟信号端或其他时钟信号端的其中之一加载第一电平，使信号输出端维持第一电平信号端的第一电平。
为了更好地理解本公开实施例提供的上述移位寄存器的结构和工作原理，以下以一个具体实施例进行详细说明。
具体地，图3所示的结构是本公开实施例提供的移位寄存器的一种可能的实现方式。
如图3所示，输入模块101，包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5和第一电容C1；
第一晶体管T1的栅极与第一时钟信号端ECK1耦接，第一极与触发信号端ESTV耦接；
第二晶体管T2的栅极与第一晶体管T1的第二极耦接，第一极与第一时钟信号端ECK1耦接；
第三晶体管T3的栅极与第一时钟信号端ECK1耦接，第一极与第一电平信号端VGL耦接；
第四晶体管T4的栅极与第二晶体管T2的第二极、第三晶体管T3的第二极耦接，第一极与第二时钟信号端ECK2耦接；
第五晶体管T5的栅极与第二时钟信号端ECK2耦接，第一极与第四晶体管T4的第二极耦接；
第一电容C1耦接于第四晶体管T4的栅极和第二极之间。
电位维持模块103，包括：第六晶体管T6、第七晶体管T7、第二电容C2和第三电容C3；
第六晶体管T6的栅极与第一晶体管T1的第二极耦接，第一极与第二电平信号端VGH耦接，第二极与第五晶体管T5的第二极耦接；
第二电容C2耦接于第六晶体管T6的第二极与第二电平信号端VGH之间；
第七晶体管T7的栅极与第一晶体管T1的第二极耦接，第一极与第二时钟信号端ECK2耦接；
第三电容C3耦接于第七晶体管T7的栅极与第二极之间。
输出模块102，包括：第八晶体管T8和第九晶体管T9；
第八晶体管T8的栅极与第六晶体管T6的第二极耦接，第一极与第二电平信号端VGH耦接，第二极与信号输出端EOUT耦接；
第九晶体管T9的栅极与第七晶体管T7的栅极耦接，第一极与第一电平信号端VGL耦接，第二极与信号输出端EOUT耦接。
脉宽调制模块104，包括：第十晶体管T10和第十一晶体管T11构成的第一个脉宽调制子模块，第十二晶体管T12和第十三晶体管T13构成的第二个脉宽调制子模块，以及第十四晶体管T14和第十五晶体管T15构成的第三个脉宽调制子模块；
第十晶体管T10的栅极与第二时钟信号端ECK2耦接，第一极与触发信号端ESTV耦接；
第十一晶体管T11的栅极与第一使能信号端EN<1>耦接，第一极与第十晶体管T10的第二极耦接，第二极与第九晶体管T9的栅极耦接；
第十二晶体管T12的栅极与第三时钟信号端ECK3耦接，第一极与触发信号端ESTV耦接；
第十三晶体管T13的栅极与第二使能信号端EN<2>耦接，第一极与第十二晶体管T12的第二极耦接，第二极与第九晶体管T9的栅极耦接；
第十四晶体管T14的栅极与第四时钟信号端ECK4耦接，第一极与触发信号端ESTV耦接；
第十五晶体管T15的栅极与第三使能信号端EN<3>耦接，第一极与第十四晶体管T14的第二极耦接，第二极与第九晶体管T9的栅极耦接；
第一时钟信号端ECK1、第二时钟信号端ECK2、第三时钟信号端ECK3和第四时钟信号端ECK4的第一电平依次跳变。
需要说明的是，以上仅是举例说明本公开实施例提供的上述移位寄存器中各模块的具体结构，在具体实施时，各模块的具体结构不限于本公开实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
另外，本公开中提到的第一晶体管T1至第十五晶体管T15可以是薄膜晶体管(TFT)，也可以是金属氧化物半导体场效应管(MOS)，在此不做限定。在具体实施中，这些晶体管的第一极和第二极分别为漏极和源极，根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。一般地，当晶体管为P型晶体管时，第一极为源极，第二极为漏极；当晶体管为N型晶体管时，第一极为漏极，第二极为源极。并且第一晶体管T1至第十五晶体管T15为P型晶体管，第一电平为低电平，第二电平为高电平。第一晶体管T1至第十五晶体管T15为N型晶体管，第一电平为高电平，第二电平为低电平。
下面对图3所示移位寄存器的工作过程作以描述，其中在图3所示的移位寄存器中，各晶体管均为P型晶体管，其在低电平作用下导通，在高电平作用下截止；移位寄存器对应的仿真时序图如图4至图7所示，具体地，选用图4至图7所示的仿真时序图中的预备阶段t1、上拉阶段t2、高电位维持阶段t3、下拉阶段t4和低电位维持阶段t5为例进行详细介绍。
需要说明的是，在仅使用触发信号端ESTV调节移位寄存器的输出脉宽的时候，第一使能信号端EN<1>、第二使能信号端EN<2>和第三使能信号端EN<3>置为高电位；在需要进行输出脉宽微调时，将对应使能信号端置为低电位。
具体地，在仅使用触发信号端ESTV调节输出脉宽的时候，移位寄存器的工作过程如图4所示，具体如下：
预备阶段t1：触发信号端ESTV跳变为高电位，第一时钟信号端ECK1跳变为低电位，第一晶体管T1开启，将触发信号端ESTV的高电位传递到N1节点，第二晶体管T2、第六晶体管T6和第九晶体管T9关断。第一时钟信号端ECK1的低电位将第三晶体管T3开启，N3节点被拉低至VGL+|Vthp|，第四晶体管T4开启，将第二时钟信号端ECK2的高电位(具体与第二电平信号端VGH的第二电平相同)传递至N4节点，使得第一电容C1两端电位差为VGH-VGL-|Vthp|。其中，Vthp为第三晶体管T3的阈值电压。
上拉阶段t2：触发信号端ESTV仍为高电位，第二时钟信号端ECK2跳变为低电位，第一时钟信号端ECK1跳变为高电位。由于在预备阶段t1内，第一电容C1存储一个电位，当第二时钟信号端ECK2跳变到低电位时，第一电容C1的存储电位不能突变，N3节点会被第一电容C1举到一个更低的电位2VGL-VGH+|Vthp|，第四晶体管T4可以很好的开启，第一电平信号端VGL的低电位无阈值损失地传到N4节点。第二时钟信号端ECK2的低电平将第五晶体管T5开启，N2节点被拉低，第八晶体管T8开启，将信号输出端EOUT的电位拉高至第二电平信号端VGH的高电位。
高电位维持阶段t3：在这个阶段触发信号端ESTV仍为高电平，在时钟信号端ECK1～4的高低跳变过程中，只要触发信号端ESTV跳变为低的时刻不在第一时钟信号端ECK1跳变为低的时刻，即保证触发信号端ESTV由高电位跳变为低电位的时，第一时钟信号端ECK1为高电位的情况下，电路工作过程重复t1、t2阶段。
下拉阶段t4：触发信号端ESTV为低电位，第一时钟信号端ECK1跳变为低电位。此时，第一晶体管T1开启，N1节点写入触发信号端ESTV的低电位，第九晶体管T9开启，信号输出端EOUT的电位被拉低。N1节点写入触发信号端ESTV的低电位后，第七晶体管T7开启，第三电容C3存有负电位。当第二时钟信号端ECK2跳低时，N1节点被拉得更低，增加了第九晶体管T9的驱动拉低能力。信号输出端EOUT输出无阈值损失的第一电平信号端VGL的低电位。另外，N1节点写入触发信号端ESTV的低电位后，第六晶体管T6开启，N1节点被拉高，第八晶体管T8截止，不会影响信号输出端EOUT输出第一电平信号端VGL的低电位。
低电位维持阶段t5：触发信号端ESTV始终为低电位，时钟信号端ECK1～4周期性重复t4的工作过程，将N1节点稳定在低电位，并将N2节点稳定在高电位，使信号输出端EOUT很好的维持在低电位。
在之后的时间里，移位寄存器重复上述t1～t5的过程。
在使用使能信号端和时钟信号端的组合进行输出脉宽微调时，与仅使用触发信号端ESTV进行输出脉宽调节的过程区别仅在于t4阶段，具体地根据微调宽度可分为三种情况：
如图5所示，第一使能信号端EN<1>为低电平时，可以将输出脉宽减小3/4个时钟周期。原理是：下拉阶段t4，第一使能信号端EN<1>、第二时钟信号端ECK2、触发信号端ESTV同时为低电位时，第十晶体管T10、第十一晶体管T11开启，N1节点被拉低，第九晶体管T9开启，信号输出端EOUT被拉低。
如图6所示，第二使能信号端EN<2>为低电平时，可以将输出脉宽减小1/2个时钟周期。原理是：下拉阶段t4，第二使能信号端EN<2>、第三时钟信号端ECK3、触发信号端ESTV同时为低电位时，第十二晶体管T12、第十三晶体管T13开启，N1节点被拉低，第九晶体管T9开启，信号输出端EOUT被拉低。
如图7所示，第三使能信号端EN<3>为低电平时，可以将输出脉宽减小1/4个时钟周期。原理是：下拉阶段t4，第三使能信号端EN<3>、第四时钟信号端ECK4、触发信号端ESTV同时为低电位时，第十四晶体管T14、第十五晶体管T15开启，N1节点被拉低，第九晶体管T9开启，信号输出端EOUT被拉低。
值得注意的是，对比图5至图7可知，第一使能信号端EN<1>和第二时钟信号端ECK2构成的组合在减小输出脉宽的同时，可迅速拉低信号输出端EOUT的电位，具体如图5所示，在t4阶段，信号输出端EOUT的低电位已经达到最小值。第二使能信号端EN<2>和第三时钟信号端ECK3构成的组合(仿真图为图6)，或者，第三使能信号端EN<3>和第四时钟信号端ECK4构成的组合(仿真图为图7)在减小输出脉宽的同时，对信号输出端EOUT的电位拉低幅度不如第一使能信号端EN<1>和第二时钟信号端ECK2构成的组合的拉低幅度大。
另外，本公开的使能信号端不限于3个，也可以n个，与使能信号端对应的时钟信号端也为n个，这样可以增大微调的幅度，幅度可以增大为1/(n+1)～(n-1)/(n+1)个时钟周期。可选地，为避免边框过大，n值大于等于4且小于等于8均可。
综上，在本公开实施例提供的上述移位寄存器中，在通过调节触发信号端ESTV的脉宽来实现不同脉宽输出的基础上，又可进一步通过使能信号端与时钟信号端的组合对输出脉宽进行微调，使得输出脉宽减小1/(n+1)～(n-1)/(n+1)个时钟周期，在保持像素发光时长不变的条件下，则需要多次输出减小1/(n+1)～(n-1)/(n+1)个时钟周期后的脉宽，相当于提高了刷新率，从而很好的改善了低灰阶亮度调节闪烁的问题。
基于同一发明构思，本公开实施例提供了一种栅极驱动电路，如图8所示，包括级联的多个上述移位寄存器；
第一级移位寄存器的信号输入端Input与触发信号端ESTV耦接；
除第一级移位寄存器之外，其余各级移位寄存器的信号输入端Input分别与上一级的移位寄存器的信号输出端EOUT耦接。
另外，一般地，在本公开实施例提供的上述栅极驱动电路中，如图8所示，ECK1～ECK4的工作时序一般以四个相邻的移位寄存器为一个循环周期。例如，在图8所示一个循环周期内，针对第一个移位寄存器，ECK1～ECK4的工作顺序为ECK1→ECK2→ECK3→ECK4；针对第二个移位寄存器，ECK1～ECK4的工作顺序为ECK4→ECK1→ECK2→ECK3；针对第三个移位寄存器，ECK1～ECK4的工作顺序为ECK3→ECK4→ECK1→ECK2；针对第四个移位寄存器，ECK1～ECK4的工作顺序为ECK2→ECK3→ECK4→ECK1。
基于同一发明构思，本公开实施例还提供了一种显示装置，包括本公开实施例提供的上述栅极驱动电路，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪、智能手表、健身腕带、个人数字助理等任何具有显示功能的产品或部件。对于显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本公开的限制。另外，由于该显示装置解决问题的原理与上述栅极驱动电路解决问题的原理相似，因此，该显示装置的实施可以参见上述栅极驱动电路的实施例，重复之处不再赘述。
本公开实施例提供的上述移位寄存器、其驱动方法及栅极驱动电路、显示装置，包括：输入模块、输出模块、电位维持模块和脉宽调制模块；其中，输入模块与触发信号端耦接，输入模块被配置为在第一时钟信号端的第一电平控制下，将触发信号端的第二电平写入输出模块的第一控制端，并在第二时钟信号端的第一电平控制下，将第二时钟信号端的第一电平写入输出模块的第二控制端；脉宽调制模块包括多个脉宽调制子模块，各脉宽调制子模块与触发信号端耦接，每一脉宽调制子模块被配置为在一时钟信号端的第一电平和一使能信号端的第一电平控制下，将触发信号端的第一电平写入输出模块的第二控制端和电位维持模块的控制端；其中，各脉宽调制子模块耦接的多个时钟信号端其中之一为第二时钟信号端，其余为第一时钟信号端、第二时钟信号端之外的其他时钟信号端；第一时钟信号端、第二时钟信号端和其他时钟信号端的第一电平依次跳变；输出模块与信号输出端耦接，输出模块被配置为在触发信号端输出第二电平且第二时钟信号端输出第一电平时，将第二电平信号端的第二电平写入信号输出端；在触发信号端、时钟信号端同时输出第一电平时，将第一电平信号端的第一电平写入信号输出端；电位维持模块，被配置为在触发信号端的第一电平控制下，维持输出模块的第一控制端和第二控制端的电位。通过设置脉宽调制模块可以使输出脉宽减小1/(n+1)～(n-1)/(n+1)个时钟周期，其中n为与使能信号端一一对应的时钟信号端的数量，在保持像素发光时长不变的条件下，需要多次输出减小1/(n+1)～(n-1)/(n+1)个时钟周期后的脉宽，相当于提高了刷新率，从而使得人眼不易察觉低灰阶亮度调节过程中的闪烁现象。
显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (10)

1.一种移位寄存器，其特征在于，包括：输入模块、输出模块、电位维持模块和脉宽调制模块；其中，
所述输入模块与触发信号端耦接，所述输入模块被配置为在第一时钟信号端的第一电平控制下，将所述触发信号端的第二电平写入所述输出模块的第一控制端，并在第二时钟信号端的第一电平控制下，将所述第二时钟信号端的第一电平写入所述输出模块的第二控制端；
所述脉宽调制模块包括多个脉宽调制子模块，各所述脉宽调制子模块与所述触发信号端耦接，每一所述脉宽调制子模块被配置为在一时钟信号端的第一电平和一使能信号端的第一电平控制下，将所述触发信号端的第一电平写入所述输出模块的第二控制端和所述电位维持模块的控制端；
其中，各所述脉宽调制子模块耦接的多个所述时钟信号端其中之一为所述第二时钟信号端，其余为所述第一时钟信号端、所述第二时钟信号端之外的其他时钟信号端；所述第一时钟信号端、所述第二时钟信号端和所述其他时钟信号端的第一电平依次跳变；
所述输出模块与信号输出端耦接，所述输出模块被配置为在所述触发信号端输出第二电平且所述第二时钟信号端输出第一电平时，将第二电平信号端的第二电平写入所述信号输出端；在所述触发信号端、所述时钟信号端同时输出第一电平时，将第一电平信号端的第一电平写入所述信号输出端；
所述电位维持模块，被配置为在所述触发信号端的第一电平控制下，维持所述输出模块的第一控制端和第二控制端的电位。
2.如权利要求1所述的移位寄存器，其特征在于，所述输入模块，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第一电容；
所述第一晶体管的栅极与所述第一时钟信号端耦接，第一极与所述触发信号端耦接；
所述第二晶体管的栅极与所述第一晶体管的第二极耦接，第一极与所述第一时钟信号端耦接；
所述第三晶体管的栅极与所述第一时钟信号端耦接，第一极与所述第一电平信号端耦接；
所述第四晶体管的栅极与所述第二晶体管的第二极、所述第三晶体管的第二极耦接，第一极与所述第二时钟信号端耦接；
所述第五晶体管的栅极与所述第二时钟信号端耦接，第一极与所述第四晶体管的第二极耦接；
所述第一电容耦接于所述第四晶体管的栅极和第二极之间。
3.如权利要求2所述的移位寄存器，其特征在于，所述电位维持模块，包括：第六晶体管、第七晶体管、第二电容和第三电容；
所述第六晶体管的栅极与所述第一晶体管的第二极耦接，第一极与所述第二电平信号端耦接，第二极与所述第五晶体管的第二极耦接；
所述第二电容耦接于所述第六晶体管的第二极与所述第二电平信号端之间；
所述第七晶体管的栅极与所述第一晶体管的第二极耦接，第一极与所述第二时钟信号端耦接；
所述第三电容耦接于所述第七晶体管的栅极与第二极之间。
4.如权利要求3所述的移位寄存器，其特征在于，所述输出模块，包括：第八晶体管和第九晶体管；
所述第八晶体管的栅极与所述第六晶体管的第二极耦接，第一极与所述第二电平信号端耦接，第二极与所述信号输出端耦接；
所述第九晶体管的栅极与所述第七晶体管的栅极耦接，第一极与所述第一电平信号端耦接，第二极与所述信号输出端耦接。
5.如权利要求4所述的移位寄存器，其特征在于，所述脉宽调制模块，包括：第十晶体管和第十一晶体管构成的第一个所述脉宽调制子模块，第十二晶体管和第十三晶体管构成的第二个所述脉宽调制子模块，以及第十四晶体管和第十五晶体管构成的第三个所述脉宽调制子模块；
所述第十晶体管的栅极与所述第二时钟信号端耦接，第一极与所述触发信号端耦接；
所述第十一晶体管的栅极与第一使能信号端耦接，第一极与所述第十晶体管的第二极耦接，第二极与所述第九晶体管的栅极耦接；
所述第十二晶体管的栅极与第三时钟信号端耦接，第一极与所述触发信号端耦接；
所述第十三晶体管的栅极与第二使能信号端耦接，第一极与所述第十二晶体管的第二极耦接，第二极与所述第九晶体管的栅极耦接；
所述第十四晶体管的栅极与第四时钟信号端耦接，第一极与所述触发信号端耦接；
所述第十五晶体管的栅极与第三使能信号端耦接，第一极与所述第十四晶体管的第二极耦接，第二极与所述第九晶体管的栅极耦接；
所述第一时钟信号端、所述第二时钟信号端、所述第三时钟信号端和所述第四时钟信号端的第一电平依次跳变。
6.如权利要求5所述的移位寄存器，其特征在于，所述第一晶体管至所述第十五晶体管为P型晶体管，所述第一电平为低电平，所述第二电平为高电平。
7.如权利要求5所述的移位寄存器，其特征在于，所述第一晶体管至所述第十五晶体管为N型晶体管，所述第一电平为高电平，所述第二电平为低电平。
8.一种移位寄存器的驱动方法，其特征在于，包括：
预备阶段，对触发信号端加载第二电平，对第一时钟信号端加载第一电平，使输入模块将所述触发信号端的第二电平写入输出模块的第二控制端；
上拉阶段，对第二时钟信号端加载第一电平，对所述第一时钟信号端加载第二电平，使所述输入模块将所述第二时钟信号端的第一电平写入所述输出模块的第一控制端，所述输出模块将第二电平信号端的第二电平写入信号输出端；
高电位维持阶段，对所述触发信号端加载第一电平或第二电平，对所述第一时钟信号端、所述第二时钟信号端或所述第一时钟信号端和所述第二时钟信号端之外的其他时钟信号端其中之一加载第一电平，使所述信号输出端维持所述第二电平信号端的第二电平；
其中，所述触发信号端由第二电平跳变为第一电平时，所述第一时钟信号端为第二电平；所述第一时钟信号端、所述第二时钟信号端和所述其他时钟信号端的第一电平依次跳变；
下拉阶段，对所述触发信号端加载第一电平，对一所述时钟信号端和一使能信号端加载第一电平，使一脉宽调制子模块将所述触发信号端的第一电平写入所述输出模块的第二控制端和所述电位维持模块的控制端；所述输出模块将第一电平信号端的第一电平写入所述信号输出端；所述电位维持模块维持所述输出模块的第一控制端和第二控制端的电位；
低电位维持阶段，对所述触发信号端加载第一电平，对所述第一时钟信号端、所述第二时钟信号端或所述其他时钟信号端的其中之一加载第一电平，使所述信号输出端维持所述第一电平信号端的第一电平。
9.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1～7任一项所述的移位寄存器；
第一级移位寄存器的信号输入端与触发信号端耦接；
除所述第一级移位寄存器之外，其余各级移位寄存器的信号输入端分别与上一级的移位寄存器的信号输出端耦接。
10.一种显示装置，其特征在于，包括：如权利要求9所述的栅极驱动电路。
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