CN111312184B - 移位暂存器与相关的显示装置 - Google Patents

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Abstract

移位暂存器与相关的显示装置，移位暂存器包含多级移位暂存单元，其均包含第一晶体管、上拉控制电路、下拉电路、第一稳压电路与第一稳压控制电路。第一晶体管的控制端、第一端、与第二端分别耦接第一节点、接收主时钟信号与提供栅极信号。上拉控制电路耦接第一节点且依据第一控制信号导通第一晶体管。下拉电路会将第一节点的电压设置为第一参考电压以关断第一晶体管。第一稳压电路依第一稳压控制电路提供的第一开关信号稳定第一节点的电压与栅极信号。当第一晶体管导通时，第一稳压控制电路输出具第一电压电平的第二参考电压作为第一开关信号。当第一晶体管关断时，第二参考电压具第二电压电平。第一参考电压介于第一电压电平与第二电压电平之间。

Description

移位暂存器与相关的显示装置
技术领域
本公开文件有关一种显示装置，特别涉及显示装置中一种适用于空乏型晶体管工艺的移位暂存器。
背景技术
高分辨率或大尺寸的显示装置需要高驱动能力的移位暂存器以提供均匀的画面，而若搭配窄边技术框则能进一步提升使用者体验。因此，同时具有体积小与反应速度快等优点的氧化铟镓锌(Indium Gallium Zinc Oxide，简称IGZO)晶体管受到广泛利用。然而，IGZO晶体管大多为临界电压为负值的空乏型元件，使得以IGZO晶体管实现的移位暂存器往往具有漏电问题，进而可能使显示装置产生误作动。
发明内容
本公开文件提供一种移位暂存器，其包含多级移位暂存单元。每一级移位暂存单元包含第一晶体管、上拉控制电路、下拉电路、第一稳压电路、以及第一稳压控制电路。第一晶体管包含第一端、第二端、以及控制端。第一晶体管的控制端耦接于第一节点，第一晶体管的第一端用于接收主时钟信号，第一晶体管的第二端用于提供栅极信号。上拉控制电路耦接于第一节点，用于依据第一控制信号导通第一晶体管。下拉电路用于将第一节点的电压设置为第一参考电压，以关断第一晶体管。第一稳压电路用于依据第一开关信号稳定第一节点的电压与第一晶体管的第二端的电压。第一稳压控制电路用于提供第一开关信号。当第一晶体管导通时，第一稳压控制电路输出第二参考电压作为第一开关信号且第二参考电压具有第一电压电平。当第一晶体管关断时，第二参考电压具有第二电压电平，且第一参考电压介于第一电压电平与第二电压电平之间。
本公开文件提供一种显示装置，其包含多个栅极线、控制电路、以及移位暂存器。多个栅极线耦接于多个像素电路。控制电路用于提供多个主时钟信号。移位暂存器用于提供多个栅极信号至多个栅极线，且包含多级移位暂存单元。多级移位暂存单元分别耦接于多个栅极线，且每一级移位暂存单元包含第一晶体管、上拉控制电路、下拉电路、第一稳压电路、以及第一稳压控制电路。第一晶体管包含第一端、第二端、以及控制端。第一晶体管的控制端耦接于第一节点，第一晶体管的第一端用于接收多个主时钟信号中一对应的主时钟信号，第一晶体管的第二端用于提供多个栅极信号中一对应的栅极信号。上拉控制电路耦接于第一节点，用于依据第一控制信号导通第一晶体管。下拉电路用于将第一节点的电压设置为第一参考电压，以关断第一晶体管。第一稳压电路用于依据第一开关信号稳定第一节点的电压与第一晶体管的第二端的电压。第一稳压控制电路用于提供第一开关信号。当第一晶体管导通时，第一稳压控制电路输出第二参考电压作为第一开关信号且第二参考电压具有第一电压电平。当第一晶体管关断时，第二参考电压具有第二电压电平，且第一参考电压介于第一电压电平与第二电压电平之间。
上述的移位暂存器与显示装置能避免漏电问题。
附图说明
图1为一移位暂存单元的功能方框图。
图2为依据本公开文件一实施例的移位暂存器简化后的功能方框图。
图3为依据本公开文件一实施例的移位暂存单元的功能方框图。
图4为图3的移位暂存单元的控制信号和节点电压简化后的波形示意图。
图5为依据本公开文件另一实施例的移位暂存单元的功能方框图。
图6为依据本公开文件另一实施例的移位暂存器简化后的功能方框图。
图7为依据本公开文件又一实施例的移位暂存单元功能方框图。
图8为图7的移位暂存单元的控制信号和节点电压简化后的波形示意图。
图9为依据本公开文件又一实施例的移位暂存单元的功能方框图。
图10为依据本公开文件一实施例的显示装置简化后的功能方框图。
图11为图9的移位暂存单元的模拟示意图。
附图标记说明：
200、600、1100：移位暂存器
100、210[1]～210[n]、300、500、610[1]～610[n]、700、900：移位暂存单元
110、310：上拉电路
120、320：上拉控制电路
150a、330a：第一稳压控制电路
150b、330b：第二稳压控制电路
160a、340a：第一稳压电路
160b、340b：第二稳压电路
130、350：下拉电路
360：电压产生电路
140、570：重置电路
1000：显示装置
1200：源极驱动器
1300：控制电路
GL1～GLn：栅极线
DL1～DLn：数据线
G[k]、G[k+m]、G[k-m]、G[1]～G[n]：栅极信号
S[k]、S[k+m]、S[k-m]、S[1]～S[n]：移位信号
HC1～HCm：主时钟信号
LC1：第一副时钟信号
LC2：第二副时钟信号
SW1：第一开关信号
SW2：第二开关信号
ST：起始信号
VSQ：第一参考电压
VSP：第二参考电压
VSG：第三参考电压
VGHP：第四参考电压
VGLP：第五参考电压
VGHD：系统电压
V1：第一电压电平
V2：第二电压电平
N1[k]、N1[k-2]：第一节点
N2：第二节点
N3：第三节点
N4：第四节点
Cs：存储电容
O1：第一输出端
O2：第二输出端
A1～A4、T1～T21：晶体管
M1、M2、M3、M4：曲线
P1：第一时段
P2：第二时段
具体实施方式
以下将配合相关附图来说明本公开文件的实施例。在附图中，相同的标号表示相同或类似的元件或方法流程。
图1为一移位暂存单元100的功能方框图。移位暂存单元100包含上拉电路110与上拉控制电路120。上拉电路110包含第一节点N1[k]、第一输出端O1、以及第二输出端O2，其中第一输出端O1和第二输出端O2分别用于提供栅极信号G[k]与移位信号S[k]。当多个移位暂存单元100被应用于显示装置中时，栅极信号G[k]可用于控制显示装置的像素电路更新所存储的数据电压，而移位信号S[k]则可用于通知某一对应的移位暂存单元100输出其栅极信号。上拉控制电路120会依据另一对应的移位暂存单元100的移位信号S[k-4]将第一节点N1[k]的电压设置为系统电压VGHD，以使上拉电路110致能而输出主时钟信号HC1作为栅极信号G[k]与移位信号S[k]。
移位暂存单元100还包含下拉电路130与重置电路140。下拉电路130用于依据前一级移位暂存单元100的移位信号S[k-4]将第一节点N1[k]的电压设置为第一参考电压VSQ，以禁能上拉电路110。重置电路140用于依据起始信号STV在前述显示器的每一帧画面开始时，重置第一节点N1[k]、第一输出端O1、以及第二输出端O2的电压。
移位暂存单元100另包含第一稳压控制电路150a、第二稳压控制电路150b、第一稳压电路160a、以及第二稳压电路160b。第一稳压控制电路150a相似于第二稳压控制电路150b，差异在于，第一稳压控制电路150a与第二稳压控制电路150b分别是由第一副时钟信号LC1与第二副时钟信号LC2所驱动。第一稳压电路160a与第二稳压电路160b具有互相对应的元件与连接方式，在此不再赘述。
当上拉电路110致能时，第一稳压控制电路150a和第二稳压控制电路150b会输出第一参考电压VSQ，以禁能第一稳压电路160a和第二稳压电路160b。然而，第一稳压电路160a和第二稳压电路160b中用于稳压第一节点N1[k]的晶体管会具有0V的栅极-源极偏压，因而形成第一节点N1[k]的漏电路径。相似地，下拉电路130与重置电路140中的晶体管亦会具有0V的栅极-源极偏压，因而形成第一节点N1[k]的漏电路径。
如此一来，上拉电路110中晶体管的导通程度会降低，使得移位暂存单元100的驱动能力下降。
另一方面，当上拉电路110禁能时，第一稳压控制电路150a和第二稳压控制电路150b会分别输出第一副时钟信号LC1和第二副时钟信号LC2以交替地致能第一稳压电路160a与第二稳压电路160b，进而稳定第一节点N1[k]、第一输出端O1、以及第二输出端O2的电压。然而，第一稳压控制电路150a与第二稳压控制电路150b中的晶体管(例如，晶体管A1～A4)会具有0V的栅极-源极偏压，进而使第一稳压控制电路150a和第二稳压控制电路150b无法输出第一副时钟信号LC1和第二副时钟信号LC2的完整波形。
因此，第一稳压电路160a与第二稳压电路160b无法有效地稳定第一节点N1[k]的电压，使得栅极信号G[k]具有突波噪声。
图2为依据本公开文件一实施例的移位暂存器200简化后的功能方框图。移位暂存器200用于接收主时钟信号HC1～HCm、第一副时钟信号LC1及/或第二副时钟信号LC2、起始信号ST、第一参考电压VSQ、第二参考电压VSP、以及第三参考电压VSG。起始信号ST是用于触发移位暂存器200的移位暂存运行，以使移位暂存器200按序输出多个栅极信号G[1]～G[n]。另外，m、n为正整数而m小于n。
移位暂存器200包含移位暂存单元210[1]～210[n]。移位暂存单元210[1]～210[n]的每一者用于输出栅极信号G[1]～G[n]中对应的一者。移位暂存单元210[1]～210[n]被划分为m个群，同一群中的移位暂存单元以串联的方式耦接且用于共同接收主时钟信号HC1～HCm中对应的一者。
在本实施例中，同一群的移位暂存单元之间相隔m级的移位暂存单元，且会按序触发彼此的移位暂存运行。例如，第1级移位暂存单元210[1]会将栅极信号G[1]输出至移位暂存单元210[m+1]，以触发移位暂存单元210[m+1]进行移位暂存运行。又例如，第2级移位暂存单元210[2]会将栅极信号G[2]输出至移位暂存单元210[m+2]，以触发移位暂存单元210[m+2]进行移位暂存运行。依此类推，第m级移位暂存单元210[m]会将栅极信号G[m]输出至移位暂存单元210[m+m]。
另外，每个相位的第1级移位暂存单元(例如，移位暂存单元210[1]～210[m])的移位暂存运行则是由触发信号ST来进行触发。
移位暂存器200能避免漏电以提升驱动能力，且能避免栅极信号G[1]～G[n]产生突波噪声。以下将配合图3至图8来进一步说明移位暂存器200的具体实施方式。
图3为依据本公开文件一实施例的移位暂存单元300的功能方框图。图2的移位暂存单元210[1]～210[n]皆可用图3的移位暂存单元300来实现。为方便说明，图3的移位暂存单元300为第k级移位暂存单元，其中k为正整数且k小于或等于n。移位暂存单元300包含上拉电路310与上拉控制电路320。上拉电路310包含第一晶体管T1、第一节点N1[k]、以及第一输出端O1，其中第一输出端O1用于提供栅极信号G[k]。第一晶体管T1的第一端用于接收主时钟信号HC1～HCm中对应的一者(例如，主时钟信号HC1)，第一晶体管T1的控制端耦接于第一节点N1[k]，第一晶体管T1的第二端耦接于第一输出端O1。
当第一节点N1[k]的电压具有逻辑高电平时，第一晶体管T1会导通而使上拉电路310输出主时钟信号HC1作为栅极信号G[k]。
上拉控制电路320耦接于第一节点N1[k]，用于依据第一控制信号将第一节点N1[k]的电压设置为具有逻辑高电平的系统电压VGHD，以导通第一晶体管T1。若上拉控制电路320是用于实现图2中的移位暂存单元210[1]～210[m](亦即，各群中的第1级移位暂存单元)，则第一控制信号是起始信号ST。若上拉控制电路320是用于实现图2中的移位暂存单元210[m+1]～210[n]，则第一控制信号是前m级的移位暂存单元300的栅极信号G[k-m]。
上拉控制电路320包含第二晶体管T2和第三晶体管T3。第二晶体管T2的第一端用于接收系统电压VGHD。第三晶体管T3的第一端耦接于第二晶体管T2的第二端，且第三晶体管T3的第二端耦接于第一节点N1[k]。另外，第二晶体管T2的控制端与第三晶体管T3的控制端共同用于接收第一控制信号(例如，栅极信号G[k-m])。上拉控制电路320还包含存储电容Cs，其中存储电容Cs耦接于第一节点N1[k]和第一输出端O1之间。
移位暂存单元300还包含第一稳压控制电路330a与第一稳压电路340a。第一稳压控制电路330a用于提供第一开关信号SW1至第一稳压电路340a。第一稳压电路340a则用于依据第一开关信号SW1稳定第一节点N1[k]和第一输出端O1的电压。
第一稳压控制电路330a包含第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、以及第九晶体管T9。第四晶体管T4的第一端用于接收第一副时钟信号LC1，第四晶体管T4的第二端耦接于第二节点N2，第四晶体管T4的控制端则耦接于第三节点N3。第五晶体管T5的第一端耦接于第二节点N2，第五晶体管T5的第二端则用于接收第二参考电压VSP。第六晶体管T6的第一端耦接于第三节点N3，第六晶体管T6的第二端用于接收第二参考电压VSP，其中第六晶体管T6的控制端与第五晶体管T5的控制端耦接于前2级的移位暂存单元300的第一节点N1[k-2]。第七晶体管T7的第一端耦接于第二节点N2，第七晶体管T7的第二端用于接收第二参考电压VSP。第八晶体管T8的第一端耦接于第三节点N3，第八晶体管T8的第二端用于接收第二参考电压VSP，其中第八晶体管T8的控制端与第七晶体管T7的控制端耦接于第一节点N1[k]。第九晶体管T9的第一端与控制端用于接收第一副时钟信号LC1，第九晶体管T9的第二端则耦接于第三节点N3。
第一稳压电路340a包含第十晶体管T10与第十一晶体管T11。第十晶体管T10的第一端耦接于第一输出端O1，第十晶体管T10的第二端用于接收第三参考电压VSG。第十一晶体管T11的第一端耦接于第一节点N1，第十一晶体管T11的第二端用于接收第一参考电压VSQ。第十晶体管T10的控制端与第十一晶体管T11的控制端用于接收第一开关信号SW1。
移位暂存单元300另包含下拉电路350。下拉电路350用于将第一节点N1[k]的电压设置为具有逻辑低电平的第一参考电压VSQ，以关断第一晶体管T1。下拉电路350包含第十二晶体管T12、第十三晶体管T13、以及第十四晶体管T14。第十二晶体管T12的第一端耦接于第一节点N1[k]。第十二晶体管T12的第二端耦接于第四节点N4。第十三晶体管T13的第一端耦接于第二节点N4。第十三晶体管T13的第二端用于接收第一参考电压VSQ。第十二晶体管T12的控制端和第十三晶体管T13的控制端用于接收第二控制信号(例如，后m级移位暂存单元300的栅极信号G[k+m])。第十四晶体管T14的第一端和控制端用于接收第三控制信号(例如，栅极信号G[k])。第十四晶体管T14的第二端耦接于第四节点N4。
移位暂存单元300另包含电压产生电路360。电压产生电路360耦接于第一稳压控制电路330a和第一节点N1[k]，并用于提供第二参考电压VSP至第一稳压控制电路330a。电压产生电路360会依据第一节点N1[k]的电压变化决定第二参考电压VSP的电压电平。
电压产生电路360包含第十五晶体管T15和第十六晶体管T16。第十五晶体管T15的第一端和控制端用于接收第四参考电压VGHP，第十五晶体管T15的第二端用于提供第二参考电压VSP。第十六晶体管T16的第一端耦接于第十五晶体管T15的第二端，第十六晶体管T16的第二端用于接收第五参考电压VGLP，第十六晶体管T16的控制端耦接于第一节点N1[k]。
图4为图3的移位暂存单元300的控制信号和节点电压简化后的波形示意图。请同时参考图3和图4，当第一节点N1[k]的电压被上拉控制电路320设置为系统电压VGHD时，上拉电路310的第一晶体管T1和电压产生电路360的第十六晶体管T16会导通。因此，电压产生电路360会输出第四参考电压VGHP和第五参考电压VGLP的分压，以将具有第一电压电平V1的第二参考电压VSP提供至第一稳压控制电路330a。
此时，第一稳压控制电路330a输出具有第一电压电平V1的第二参考电压VSP作为第一开关信号SW1。由于第一电压电平V1低于第一参考电压VSQ与第三参考电压VSG的电压电平，第一稳压电路340a的第十晶体管T10和第十一晶体管T11会具有小于0V的栅极-源极偏压。
另外，下拉电路350中第十二晶体管T12与第十三晶体管T13的叠接(Cascade)结构具有较大的等效电阻。当栅极信号G[k]具有致能电平时，第十四晶体管T14会导通并使第十二晶体管T12具有小于0V的栅极-源极偏压，以进一步增加前述的等效电阻。
因此，当第一节点N1[k]具有逻辑高电平时，第一稳压电路340a与下拉电路350不会产生漏电流，进而确保了移位暂存单元300的驱动能力。
另一方面，当下拉电路350将第一节点N1[k]的电压设置为第一参考电压VSQ时，上拉电路310的第一晶体管T1和电压产生电路360的第十六晶体管T16会关断。因此，电压产生电路360会输出第四参考电压VGHP以作为具有第二电压电平V2的第二参考电压VSP。
由于第二电压电平V2高于第一参考电压VSQ的电压电平，第一稳压控制电路330a的第五晶体管T5、第六晶体管T6、第七晶体管T7、以及第八晶体管T8会具有小于0V的栅极-源极偏压，使得第一稳压控制电路330a能输出第一副时钟信号LC1的完整波形作为第一开关信号SW1。
因此，第一稳压电路340a的第十晶体管T10和第十一晶体管T11会具有较大的导通程度，第一节点N1[k]和第一输出端O1会分别被有效地稳定于第一参考电压VSQ和第三参考电压VSG，进而避免栅极信号G[k]出现突波噪声。
图5为依据本公开文件一实施例的移位暂存单元500的功能方框图。图2的移位暂存单元210[1]～210[n]皆可用图5的移位暂存单元500来实现。图5的移位暂存单元500相似于图3的移位暂存单元300，差异在于，图5的移位暂存单元500还包含第二稳压控制电路330b、第二稳压电路340b、以及重置电路570。在多级移位暂存单元500被应用于显示器的一实施例中，重置电路570用于在显示器的每一图框画面起始时，重置第一节点N1[k]与第一输出端O1，以避免移位暂存单元500与显示器误作动。
重置电路570包含第十七晶体管T17和第十八晶体管T18。第十七晶体管T17的第一端耦接于第一输出端O1，第十七晶体管T17的第二端用于接收第三参考电压VSG。第十八晶体管T18的第一端耦接于第一节点N1[k]，第十八晶体管T18的第二端用于接收第一参考电压VSQ。第十七晶体管T17的控制端与第十八晶体管T18的控制端用于接收起始信号ST。
第二稳压控制电路330b用于提供第二开关信号SW2至第二稳压电路340b。第二稳压电路340b则用于依据第二开关信号SW2稳压第一节点N1[k]与第一输出端O1。第二稳压控制电路330b与第一稳压控制电路330a具有互相对应的元件与连接方式，差异在于，第二稳压控制电路330b的第四晶体管T4和第九晶体管T9的第一端是用于接收第二副时钟信号LC2。第一稳压电路340a与第二稳压电路340b具有互相对应的元件与连接方式，为简洁起见，在此不重复赘述。
第一副时钟信号LC1和第二副时钟信号LC2互为反相信号。因此，当第一晶体管T1关断时，第一稳压电路340a与第二稳压电路340b会交替地运行，以减轻移位暂存单元500的元件老化速度。在一实施例中，第一副时钟信号LC1和第二副时钟信号LC2的一个周期包含数十至数百个图框时间(frame time)。
移位暂存单元500亦可依据前述图4中的控制信号波形进行运行。因此，当第一节点N1[k]被上拉控制电路320设置为系统电压VGHD而使第一晶体管T1导通时，第一稳压控制电路330a和第二稳压控制电路330b都会输出具有第一电压电平V1的第二参考电压VSP，以分别作为第一开关信号SW1和第二开关信号SW2。前述移位暂存单元300的其余连接方式、元件、实施方式以及优点，皆适用于移位暂存单元500，为简洁起见，在此不重复赘述。
在一实施例中，移位暂存单元500的第二稳压控制电路330b和第二稳压电路340b可以被省略，以缩小电路面积。
在另一实施例中，移位暂存单元500的重置电路570可以被省略，以缩小电路面积。
图6为依据本公开文件一实施例的移位暂存器600简化后的功能方框图。图6的移位暂存器600相似于图2的移位暂存器200，差异在于，移位暂存器600会按序输出多个移位信号S[1]～S[n]，以按序致能移位暂存器600中的n级移位暂存单元610[1]～610[n]。移位暂存单元610[1]～610[n]分别用于输出移位信号S[1]～S[n]中对应的一者。
例如，第1级移位暂存单元610[1]会将移位信号S[1]输出至移位暂存单元610[m+1]，以触发移位暂存单元610[m+1]进行移位暂存运行。又例如，第2级移位暂存单元610[2]会将移位信号S[2]输出至移位暂存单元610[m+2]，以触发移位暂存单元610[m+2]进行移位暂存运行。依此类推，第m级移位暂存单元610[m]会将移位信号S[m]输出至移位暂存单元610[m+m]。
图7为依据本公开文件一实施例的移位暂存单元700功能方框图。图6的移位暂存单元610[1]～610[n]皆可用图7的移位暂存单元700来实现。为方便说明，图7的移位暂存单元700为第k级移位暂存单元，其中k为正整数且k小于或等于n。图7的移位暂存单元700相似于图3的移位暂存单元300，差异在于，图7的移位暂存单元700的上拉电路310还包含第十九晶体管T19和第二输出端O2。
第十九晶体管T19的第一端用于接收主时钟信号HC1～HCm中对应的一者(例如，主时钟信号HC1)。第十九晶体管T19的控制端耦接于第一节点N1[k]。第十九晶体管T19的第二端耦接于第二输出端O2。第二输出端O2用于提供移位信号S[k]至后m级移位暂存单元700(亦即，第k+m级的移位暂存单元700)，而后m级移位暂存单元700会以上拉控制电路320接收移位信号S[k]，以作为后m级移位暂存单元700的第一控制信号。
换言之，图7的移位暂存单元700的上拉控制电路320，是以第k-m级的移位暂存单元700的移位信号S[k-m]作为第一控制信号。
图7的移位暂存单元700与图3的移位暂存单元300的另一项差异在于，图7的移位暂存单元700的第一稳压电路340a还包含第二十晶体管T20。第二十晶体管T20的第一端耦接于第二输出端O2。第二十晶体管T20的第二端用于接收第一参考电压VSQ。第二十晶体管T20的控制端用于接收第一开关信号SW1。
图7的移位暂存单元700与图3的移位暂存单元300的又一项差异在于，图7的移位暂存单元700的下拉电路350的第十二晶体管T12和第十三晶体管T13的控制端，是以第k+m级的移位暂存单元700的移位信号S[k+m]作为第二控制信号，且第十四晶体管T14的第一端和控制端是以移位信号S[k]作为第三控制信号。
图8为图7的移位暂存单元700的控制信号和节点电压简化后的波形示意图。由图8可知，移位信号S[k]和栅极信号G[k]会具有相同的相位。移位暂存单元700的移位信号S[k]用于驱动其他级的移位暂存单元700。另一方面，移位暂存单元700的栅极信号G[k]可以只用于驱动显示装置中的像素电路，而不用于驱动的其他级的移位暂存单元700。
因此，移位暂存单元700的第一输出端O1只会看到显示装置的主动区内的等效负载，使得移位暂存单元700适用于高分辨率或大尺寸的显示装置。前述移位暂存单元300的其余连接方式、元件、实施方式以及优点，皆适用于移位暂存单元700，为简洁起见，在此不重复赘述。
图9为依据本公开文件一实施例的移位暂存单元900的功能方框图。图6的移位暂存单元610[1]～610[n]皆可用图9的移位暂存单元900来实现。图9的移位暂存单元900相似于图7的移位暂存单元700，差异在于，图9的移位暂存单元900还包含重置电路570、第二稳压控制电路330b、以及第二稳压电路340b。
图9的重置电路570相似于图5的重置电路570，差异在于图9的重置电路570还包含第二十一晶体管T21。第二十一晶体管T21的第一端耦接于第二输出端O2。第二十一晶体管T21的第二端用于接收第一参考电压VSQ。第二十一晶体管T21的控制端用于接收起始信号ST。图9的第二稳压控制电路330b与第一稳压控制电路330a具有互相对应的元件与连接方式，差异在于，第二稳压控制电路330b的第四晶体管T4和第九晶体管T9的第一端是用于接收第二副时钟信号LC2。图9的第一稳压电路340a与第二稳压电路340b具有互相对应的元件与连接方式，为简洁起见，在此不重复赘述。
移位暂存单元900亦可依据前述图8中的控制信号波形进行运行。因此，当第一晶体管T1导通时，第一稳压控制电路330a和第二稳压控制电路330b都会输出具有第一电压电平V1的第二参考电压VSP，以分别作为第一开关信号SW1和第二开关信号SW2。前述移位暂存单元700的其余连接方式、元件、实施方式以及优点，皆适用于移位暂存单元900，为简洁起见，在此不重复赘述。
在一实施例中，移位暂存单元900的第二稳压控制电路330b和第二稳压电路340b可以被省略，以缩小电路面积。
在另一实施例中，移位暂存单元900的重置电路570可以被省略，以缩小电路面积。
实作上，上述的第一晶体管T1至第二十一晶体管T21可以用各种合适种类的N型晶体管来实现，例如薄膜晶体管(Thin-film transistor)或是金属氧化物半导体场效晶体管(MOSFET)等等。
在某些实施例中，上述的第一晶体管T1至第二十一晶体管T21也可以利用P型晶体管来实现。在此情况下，上述多个实施例中的移位暂存单元的控制信号与节点电压的波形，会对应地反相于图4或图8中的波形。例如，第二参考电压VSP的第一电压电平V1会高于第一参考电压VSQ的电压电平，而第二参考电压VSP的第二电压电平V2会低于第一参考电压VSQ的电压电平。
上述多个实施例中的电压产生电路360亦可设置于其他外部电路之中，而无需设置于每级移位暂存单元之中，以缩小显示器的边框厚度。前述的外部电路可以是显示装置的时序控制器(Timing Controller，简称TCON)或是面板驱动暨触控整合芯片(Touch andDisplay Driver Integration，简称TDDI)。
图10为依据本公开文件一实施例的显示装置1000简化后的功能方框图。显示装置1000包含多个像素电路PX、多个栅极线GL1～GLn、移位暂存器1100、源极驱动器1200、多个数据线DL1～DLn、以及控制电路1300。多个像素PX分别设置于数据线DL1～DLn和栅极线GL1～GLn的交点。为使图面简洁而易于说明，显示装置100中的其他元件与连接关系并未示出于图1中。
移位暂存器1100可以由图2的移位暂存器200或图6的移位暂存器600来实现。换言之，移位暂存器1100包含多个移位暂存单元300、移位暂存单元500、移位暂存单元700、或移位暂存单元900。移位暂存器1100会将栅极信号G[1]～G[n]分别提供至栅极线GL1～GLn。每个像素PX经由栅极线GL1～GLn中对应的一者接收栅极信号G[1]～G[n]中对应的一者，并由数据线DL1～DLn中对应的一者接收数据信号，以进行数据写入、内部元件特性补偿、及/或发光等等运行。
控制电路1300用于提供起始信号ST、主时钟信号HC1～HCm、第一副时钟信号LC1、第二副时钟信号LC2、第一参考电压VSQ、第二参考电压VSP、第三参考电压VSG、第四参考电压VGHP、第五参考电压VGLP、及/或系统电压VGHD至栅极驱动器1100。
实作上，显示装置100可以是液晶显示器、有机发光二极管(Organic Light-Emitting Diode，OLED)显示器、或是微发光二极管(Micro LED)显示器。
图11为图9的移位暂存单元900的模拟示意图。在此实施例中，移位暂存单元900中的晶体管皆为空乏型元件。曲线M1、曲线M2、曲线M3、以及曲线M4分别代表第一节点N1[k]的电压、栅极信号G[k]、移位信号S[k]、以及第二参考电压VSP的电压波形。由图11可知，第一节点N1[k]的电压可被稳定维持于预设的电压电平而不会漏电。因此，栅极信号G[k]与移位信号S[k]亦可被稳定维持于逻辑高电平。
综上所述，上述多个实施例中的移位暂存单元会利用小于0V的栅极-源极偏压来防止漏电。因此，上述多个实施例中的移位暂存单元不仅适用于增强型(EnhancementMode)晶体管工艺，也适用于空乏型(Depletion Mode)晶体管工艺，因而具有高度的应用弹性。
在说明书及权利要求中使用了某些词汇来指称特定的元件。然而，所属技术领域中技术人员应可理解，同样的元件可能会用不同的名词来称呼。说明书及权利要求并不以名称的差异做为区分元件的方式，而是以元件在功能上的差异来做为区分的基准。在说明书及权利要求所提及的“包含”为开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”在此包含任何直接及间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件，或者通过其他元件或连接手段间接地电性或信号连接至该第二元件。
在此所使用的“及/或”的描述方式，包含所列举的其中的一或多个项目的任意组合。另外，除非说明书中特别指明，否则任何单数格的用语都同时包含多个格的涵义。
以上仅为本公开文件的优选实施例，凡依本公开文件权利要求所做的均等变化与修饰，皆应属本公开文件的涵盖范围。

Claims (20)

1.一种移位暂存器，包含：
多级移位暂存单元，其中每一级移位暂存单元包含：
一第一晶体管，包含一第一端、一第二端、以及一控制端，其中该第一晶体管的该控制端耦接于一第一节点，该第一晶体管的该第一端用于接收一主时钟信号，该第一晶体管的该第二端用于提供一栅极信号；
一上拉控制电路，耦接于该第一节点，用于依据一第一控制信号导通该第一晶体管；
一下拉电路，用于将该第一节点的电压设置为一第一参考电压，以关断该第一晶体管；
一第一稳压电路，用于依据一第一开关信号稳定该第一节点的电压与该栅极信号；以及
一第一稳压控制电路，用于提供该第一开关信号，其中当该第一晶体管导通时，该第一稳压控制电路输出一第二参考电压作为该第一开关信号且该第二参考电压具有一第一电压电平，当该第一晶体管关断时，该第二参考电压具有一第二电压电平，且该第一参考电压介于该第一电压电平与该第二电压电平之间。
2.如权利要求1所述的移位暂存器，其中该移位暂存单元的该上拉控制电路包含：
一第二晶体管，包含一第一端、一第二端、以及一控制端，其中该第二晶体管的该第一端用于接收一系统电压；
一第三晶体管，包含一第一端、一第二端、以及一控制端，其中该第三晶体管的该第一端耦接于该第二晶体管的该第二端，该第三晶体管的该第二端耦接于该第一节点；以及
一存储电容，耦接于该第一节点和该第一晶体管的该第二端之间；
其中该第二晶体管的该控制端与该第三晶体管的该控制端用于接收该第一控制信号。
3.如权利要求1所述的移位暂存器，其中该移位暂存单元的该第一稳压控制电路包含：
一第四晶体管，包含一第一端、一第二端、以及一控制端，其中该第四晶体管的该第一端用于接收一第一副时钟信号，该第四晶体管的该第二端耦接于一第二节点，该第四晶体管的该控制端耦接于一第三节点；
一第五晶体管，包含一第一端、一第二端、以及一控制端，该第五晶体管的该第一端耦接于该第二节点，该第五晶体管的该第二端用于接收该第二参考电压；
一第六晶体管，包含一第一端、一第二端、以及一控制端，该第六晶体管的该第一端耦接于该第三节点，该第六晶体管的该第二端用于接收该第二参考电压，该第六晶体管的该控制端与该第五晶体管的该控制端耦接于一对应的移位暂存单元的该第一节点；
一第七晶体管，包含一第一端、一第二端、以及一控制端，该第七晶体管的该第一端耦接于该第二节点，该第七晶体管的该第二端用于接收该第二参考电压；
一第八晶体管，包含一第一端、一第二端、以及一控制端，该第八晶体管的该第一端耦接于该第三节点，该第八晶体管的该第二端用于接收该第二参考电压，该第八晶体管的该控制端与该第七晶体管的该控制端耦接于该第一节点；以及
一第九晶体管，包含一第一端、一第二端、以及一控制端，该第九晶体管的该第一端与该第九晶体管的该控制端用于接收该第一副时钟信号，该第九晶体管的该第二端耦接于该第三节点。
4.如权利要求1所述的移位暂存器，其中该移位暂存单元的该第一稳压电路包含：
一第十晶体管，包含一第一端、一第二端、以及一控制端，其中该第十晶体管的该第一端耦接于该第一晶体管的该第二端，该第十晶体管的该第二端用于接收一第三参考电压；以及
一第十一晶体管，包含一第一端、一第二端、以及一控制端，其中该第十一晶体管的该第一端耦接于该第一节点，该第十一晶体管的该第二端用于接收该第一参考电压；
其中该第十晶体管的该控制端与该第十一晶体管的该控制端用于接收该第一开关信号。
5.如权利要求1所述的移位暂存器，其中该移位暂存单元的该下拉电路包含：
一第十二晶体管，包含一第一端、一第二端、以及一控制端，其中该第十二晶体管的该第一端耦接于该第一节点，该第十二晶体管的该第二端耦接于一第四节点；
一第十三晶体管，包含一第一端、一第二端、以及一控制端，其中该第十三晶体管的该第一端耦接于该第四节点，该第十三晶体管的该第二端用于接收该第一参考电压，其中该第十二晶体管的该控制端和该第十三晶体管的该控制端用于接收一第二控制信号；以及
一第十四晶体管，包含一第一端、一第二端、以及一控制端，其中该第十四晶体管的该第一端和该第十四晶体管的该控制端用于接收一第三控制信号，该第十四晶体管的该第二端耦接于该第四节点。
6.如权利要求1所述的移位暂存器，其中该移位暂存单元另包含：
一电压产生电路，耦接于该第一稳压控制电路和该第一节点，用于接收一第四参考电压和一第五参考电压；
其中当该第一晶体管导通时，该电压产生电路会输出该第四参考电压和该第五参考电压的分压，以提供具有该第一电压电平的该第二参考电压，
其中当该第一晶体管关断时，该电压产生电路输出该第四参考电压作为具有该第二电压电平的该第二参考电压。
7.如权利要求1所述的移位暂存器，其中该移位暂存单元另包含一重置电路，其中该重置电路包含：
一第十七晶体管，包含一第一端、一第二端、以及一控制端，其中该第十七晶体管的该第一端耦接于该第一晶体管的该第二端，该第十七晶体管的该第二端用于接收一第三参考电压；以及
一第十八晶体管，包含一第一端、一第二端、以及一控制端，其中该第十八晶体管的该第一端耦接于该第一节点，该第十八晶体管的该第二端用于接收该第一参考电压；
其中该第十七晶体管的该控制端与该第十八晶体管的该控制端用于接收一起始信号。
8.如权利要求1所述的移位暂存器，其中该移位暂存单元另包含：
一第二稳压控制电路，用于提供一第二开关信号；以及
一第二稳压电路，用于依据该第二控制信号稳压该第一节点与该第一晶体管的该第二端，其中当该第一晶体管导通时，该第二稳压控制电路输出该第二参考电压作为该第二开关信号，
其中当该第一晶体管关断时，该第一稳压电路与该第二稳压电路交替地稳压该第一节点与该第一晶体管的该第二端。
9.如权利要求1所述的移位暂存器，其中该移位暂存单元另包含：
一第十九晶体管，包含一第一端、一第二端、以及一控制端，其中该第十九晶体管的该第一端用于接收该主时钟信号，该第十九晶体管的该第二端用于提供一移位信号至该多个移位暂存单元中一对应的移位暂存单元的该上拉控制电路以作为该对应的移位暂存单元的该第一控制信号，该第十九晶体管的该控制端耦接于该第一节点。
10.如权利要求9所述的移位暂存器，其中该移位暂存单元的该第一稳压电路还用于依据该第一开关信号稳压该第十九晶体管的该第二端，且该第一稳压电路包含：
一第四晶体管，包含一第一端、一第二端、以及一控制端，其中该第四晶体管的该第一端耦接于该第一晶体管的该第二端，该第四晶体管的该第二端用于接收一第三参考电压；
一第五晶体管，包含一第一端、一第二端、以及一控制端，其中该第五晶体管的该第一端耦接于该第一节点，该第五晶体管的该第二端用于接收该第一参考电压；以及
一第二十晶体管，包含一第一端、一第二端、以及一控制端，其中该第二十晶体管的该第一端耦接于该第十九晶体管的该第二端，该第二十晶体管的该第二端用于接收该第一参考电压；
其中该第四晶体管的该控制端、该第五晶体管的该控制端、以及该第二十晶体管的该控制端用于接收该第一开关信号。
11.一种显示装置，包含：
多个栅极线，耦接于多个像素电路；
一控制电路，用于提供多个主时钟信号；以及
一移位暂存器，用于提供多个栅极信号至该多个栅极线，且包含多级移位暂存单元，其中该多级移位暂存单元分别耦接于该多个栅极线，且每一级移位暂存单元包含：
一第一晶体管，包含一第一端、一第二端、以及一控制端，其中该第一晶体管的该控制端耦接于一第一节点，该第一晶体管的该第一端用于接收该多个主时钟信号中一对应的主时钟信号，该第一晶体管的该第二端用于提供该多个栅极信号中一对应的栅极信号；
一上拉控制电路，耦接于该第一节点，用于依据一第一控制信号导通该第一晶体管；
一下拉电路，用于将该第一节点的电压设置为一第一参考电压，以关断该第一晶体管；
一第一稳压电路，用于依据一第一开关信号稳压该第一节点的电压与该栅极信号；以及
一第一稳压控制电路，用于提供该第一开关信号，其中当该第一晶体管导通时，该第一稳压控制电路输出一第二参考电压作为该第一开关信号且该第二参考电压具有一第一电压电平，当该第一晶体管关断时，该第二参考电压具有一第二电压电平，且该第一参考电压介于该第一电压电平与该第二电压电平之间。
12.如权利要求11所述的显示装置，其中该上拉控制电路包含：
一第二晶体管，包含一第一端、一第二端、以及一控制端，其中该第二晶体管的该第一端用于接收一系统电压；
一第三晶体管，包含一第一端、一第二端、以及一控制端，其中该第三晶体管的该第一端耦接于该第二晶体管的该第二端，该第三晶体管的该第二端耦接于该第一节点；以及
一存储电容，耦接于该第一节点和该第一晶体管的该第二端之间；
其中该第二晶体管的该控制端与该第三晶体管的该控制端用于接收该第一控制信号。
13.如权利要求11所述的显示装置，其中该第一稳压控制电路包含：
一第四晶体管，包含一第一端、一第二端、以及一控制端，其中该第四晶体管的该第一端用于接收一第一副时钟信号，该第四晶体管的该第二端耦接于一第二节点，该第四晶体管的该控制端耦接于一第三节点；
一第五晶体管，包含一第一端、一第二端、以及一控制端，该第五晶体管的该第一端耦接于该第二节点，该第五晶体管的该第二端用于接收该第二参考电压；
一第六晶体管，包含一第一端、一第二端、以及一控制端，该第六晶体管的该第一端耦接于该第三节点，该第六晶体管的该第二端用于接收该第二参考电压，该第六晶体管的该控制端与该第五晶体管的该控制端耦接于一对应的移位暂存单元的该第一节点；
一第七晶体管，包含一第一端、一第二端、以及一控制端，该第七晶体管的该第一端耦接于该第二节点，该第七晶体管的该第二端用于接收该第二参考电压；
一第八晶体管，包含一第一端、一第二端、以及一控制端，该第八晶体管的该第一端耦接于该第三节点，该第八晶体管的该第二端用于接收该第二参考电压，该第八晶体管的该控制端与该第七晶体管的该控制端耦接于该第一节点；以及
一第九晶体管，包含一第一端、一第二端、以及一控制端，该第九晶体管的该第一端与该第九晶体管的该控制端用于接收该第一副时钟信号，该第九晶体管的该第二端耦接于该第三节点。
14.如权利要求11所述的显示装置，其中该第一稳压电路包含：
一第十晶体管，包含一第一端、一第二端、以及一控制端，其中该第十晶体管的该第一端耦接于该第一晶体管的该第二端，该第十晶体管的该第二端用于接收一第三参考电压；以及
一第十一晶体管，包含一第一端、一第二端、以及一控制端，其中该第十一晶体管的该第一端耦接于该第一节点，该第十一晶体管的该第二端用于接收该第一参考电压；
其中该第十晶体管的该控制端与该第十一晶体管的该控制端用于接收该第一开关信号。
15.如权利要求11所述的显示装置，其中该下拉电路包含：
一第十二晶体管，包含一第一端、一第二端、以及一控制端，其中该第十二晶体管的该第一端耦接于该第一节点，该第十二晶体管的该第二端耦接于一第四节点；
一第十三晶体管，包含一第一端、一第二端、以及一控制端，其中该第十三晶体管的该第一端耦接于该第四节点，该第十三晶体管的该第二端用于接收该第一参考电压，其中该第十二晶体管的该控制端和该第十三晶体管的该控制端用于接收一第二控制信号；以及
一第十四晶体管，包含一第一端、一第二端、以及一控制端，其中该第十四晶体管的该第一端和该第十四晶体管的该控制端用于接收一第三控制信号，该第十四晶体管的该第二端耦接于该第四节点。
16.如权利要求11所述的显示装置，其中该移位暂存单元另包含：
一电压产生电路，耦接于该第一稳压控制电路和该第一节点，用于接收一第四参考电压和一第五参考电压；
其中当该第一晶体管导通时，该电压产生电路会输出该第四参考电压和该第五参考电压的分压，以提供具有该第一电压电平的该第二参考电压，
其中当该第一晶体管关断时，该电压产生电路输出该第四参考电压作为具有该第二电压电平的该第二参考电压。
17.如权利要求11所述的显示装置，其中该移位暂存单元另包含一重置电路，其中该重置电路包含：
一第十七晶体管，包含一第一端、一第二端、以及一控制端，其中该第十七晶体管的该第一端耦接于该第一晶体管的该第二端，该第十七晶体管的该第二端用于接收一第三参考电压；以及
一第十八晶体管，包含一第一端、一第二端、以及一控制端，其中该第十八晶体管的该第一端耦接于该第一节点，该第十八晶体管的该第二端用于接收该第一参考电压；
其中该第十七晶体管的该控制端与该第十八晶体管的该控制端用于接收一起始信号。
18.如权利要求11所述的显示装置，其中该移位暂存单元另包含：
一第二稳压控制电路，用于提供一第二开关信号；以及
一第二稳压电路，用于依据第二控制信号稳压该第一节点与该第一晶体管的该第二端，其中当该第一晶体管导通时，该第二稳压控制电路输出该第二参考电压作为该第二开关信号，
其中当该第一晶体管关断时，该第一稳压电路与该第二稳压电路交替地稳压该第一节点与该第一晶体管的该第二端。
19.如权利要求11所述的显示装置，其中该移位暂存单元另包含：
一第十九晶体管，包含一第一端、一第二端、以及一控制端，其中该第十九晶体管的该第一端用于接收该主时钟信号，该第十九晶体管的该第二端用于提供一移位信号至该多个移位暂存单元中一对应的移位暂存单元的该上拉控制电路以作为该对应的移位暂存单元的该第一控制信号，该第十九晶体管的该控制端耦接于该第一节点。
20.如权利要求19所述的显示装置，其中该第一稳压电路还用于依据该第一开关信号稳压该第十九晶体管的该第二端，且该第一稳压电路包含：
一第四晶体管，包含一第一端、一第二端、以及一控制端，其中该第四晶体管的该第一端耦接于该第一晶体管的该第二端，该第四晶体管的该第二端用于接收一第三参考电压；
一第五晶体管，包含一第一端、一第二端、以及一控制端，其中该第五晶体管的该第一端耦接于该第一节点，该第五晶体管的该第二端用于接收该第一参考电压；以及
一第二十晶体管，包含一第一端、一第二端、以及一控制端，其中该第二十晶体管的该第一端耦接于该第十九晶体管的该第二端，该第二十晶体管的该第二端用于接收该第一参考电压；
其中该第四晶体管的该控制端、该第五晶体管的该控制端、以及该第二十晶体管的该控制端用于接收该第一开关信号。
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