CN111968571B - 移位寄存器及其防漏电控制方法、栅极驱动电路 - Google Patents

移位寄存器及其防漏电控制方法、栅极驱动电路 Download PDF

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Abstract

本发明提供一种移位寄存器及其防漏电控制方法、栅极驱动电路，属于显示技术领域，其可至少部分解决现有的移位寄存器的防漏电结构会造成走线发生电化学腐蚀从而影响移位寄存器的问题。本发明的一种移位寄存器，包括：输入单元、下拉单元、防漏电单元、防漏电控制单元、反相单元、反相控制单元、输出控制单元；输入单元，用于根据输入控制端的控制向第一节点和第二节点写入输入信号；反相单元，用于根据反相控制单元的控制使第三节点和第四节点的电位相反；防漏电单元，用于根据防漏电控制单元的控制避免反相单元发生漏电现象；防漏电控制单元，用于根据第二电压端和第三电压端的控制向防漏电单元持续提供有效信号。

Description

移位寄存器及其防漏电控制方法、栅极驱动电路
技术领域
本发明属于显示技术领域，具体涉及一种移位寄存器及其防漏电控制方法、栅极驱动电路。
背景技术
在显示领域中，氧化薄膜晶体管(Oxide TFT)常用于移位寄存器中，但是由于氧化薄膜晶体管是耗尽型晶体管所以该晶体管常出现漏电情况。
为了移位寄存器中氧化薄膜晶体管的漏电现象以阻止漏电现象对移位寄存器的损坏，现有技术中采用一种防漏电结构，这种防漏电结构包括一个晶体管，其一极连接恒定的高压信号线。然而，该防漏电结构中的晶体管本身也会产生漏电现象，这就使得高压信号线有恒定电流流过，从而造成高压信号线和高压信号线附近的其他信号线形成电化学腐蚀，进而影响移位寄存器的性能。
发明内容
本发明至少部分解决现有的移位寄存器的防漏电结构会造成走线发生电化学腐蚀从而影响移位寄存器的性能的问题，提供一种具有避免造成走线形成电化学腐蚀现象的防漏电控制单元的移位寄存器。
解决本发明技术问题所采用的技术方案是一种移位寄存器，用于给栅线提供驱动信号，包括：输入单元、下拉单元、防漏电单元、防漏电控制单元、反相单元、反相控制单元、输出控制单元；所述输入单元，用于根据输入控制端的控制向第一节点和第二节点写入输入信号；所述输出控制单元，用于在第一节点的电平的控制下将第一时钟信号端的信号写入第一输出端、在第一节点的电平的控制下将控制时钟信号端的信号写入输出控制端、在第二节点的电平的控制下将第二时钟信号端的信号写入第二输出端；所述下拉单元，用于在第三节点和第四节点的电平的控制下使第一输出端、输出控制端、第二输出端输出第一电压端的电压；所述反相单元，用于根据反相控制单元的控制使第三节点和第四节点的电位相反；所述防漏电单元，用于根据防漏电控制单元的控制避免所述反相单元发生漏电现象；所述防漏电控制单元，用于根据第二电压端和第三电压端的控制向所述防漏电单元持续提供有效信号。
进一步优选的是，所述防漏电单元包括：第一主晶体管，其栅极与第一节点连接，第一极与第五节点连接，第二极与第六节点连接；第一副晶体管，其栅极与第二节点连接，第一极与第五节点连接，第二极与第七节点连接。
进一步优选的是，所述防漏电控制单元包括：第二主晶体管，其栅极与第二电压端连接，第一极与第二电压端连接；第三主晶体管，其栅极与第二主晶体管的第二极连接，第一极与第二电压端连接；第四主晶体管，其栅极与第三主晶体管的第二极连接，第一极与第二电压端连接，第二极与第五节点连接；第五主晶体管，其栅极与第四节点连接，第一极与第三主晶体管的栅极连接，第二极与第一电压端连接；第六主晶体管，其栅极与第四节点连接，第一极与第四主晶体管的栅极连接，第二极与第一电压端连接；第一主电容，其一极连接第三节点，另一极连接第一电压端；第二副晶体管，其栅极与第三电压端连接，第二极与第三电压端连接；第三副晶体管，其栅极与第二副晶体管的第一极连接，第二极与第三电压端连接；第四副晶体管，其栅极与第三副晶体管的第一极连接，第一极与第五节点连接，第二极与第三电压端连接；第五副晶体管，其栅极与第三节点连接，第一极与第一电压端连接，第二极与第三副晶体管的栅极连接；第六副晶体管，其栅极与第三节点连接，第一极与第一电压端连接，第二极与第四副晶体管的栅极连接；第一副电容，其一极连接第一电压端，另一极连接第四节点。
进一步优选的是，所述输入单元包括：第七主晶体管，其栅极与输入控制端连接，第一极与输入控制端连接；第八主晶体管，其栅极与输入控制端连接，第一极与第七主晶体管的第二极连接，第二极与第一节点；第七副晶体管，其栅极与输入控制端连接，第二极与输入控制端连接；第八副晶体管，其栅极与输入控制端连接，第一极与第二节点连接，第二极与第七副晶体管的第一极连接。
进一步优选的是，所述反相控制单元包括：第九主晶体管，其栅极与第二电压端连接，第一极与第二电压端连接；第十主晶体管，其栅极与第九主晶体管的第二极连接，第一极与第二电压端连接，第二极与第三节点连接；第九副晶体管，其栅极与第三电压端连接，第二极与第三电压端连接；第十副晶体管，其栅极与第九副晶体管的第一极连接，第一极与第四节点连接，第二极与第三电压端连接。
进一步优选的是，所述反相单元包括：第十一主晶体管，其栅极与第四节点连接，第一极与第一节点连接，第二极与第六节点连接；第十二主晶体管，其栅极与第四节点连接，第一极与第六节点连接，第二极与第一电压端连接；第十三主晶体管，其栅极与第三节点连接，第一极与第一节点连接，第二极与第六节点连接；第十四主晶体管，其栅极与第三节点连接，第一极与第六节点连接，第二极与第一电压端连接；第十五主晶体管，其栅极与第一节点连接，第一极与第十主晶体管的栅极连接，第二极与第一电压端连接；第十六主晶体管，其栅极与第一节点连接，第一极与第十主晶体管的第二极连接，第二极与第一电压端连接；第十一副晶体管，其栅极与第三节点连接，第一极与第七节点连接，第二极与第二节点连接；第十二副晶体管，其栅极与第三节点连接，第一极与第一电压端连接，第二极与第七节点连接；第十三副晶体管，其栅极与第四节点连接，第一极与第七节点连接，第二极与第二节点连接；第十四副晶体管，其栅极与第四节点连接，第一极与第一电压端连接，第二极与第七节点连接；第十五副晶体管，其栅极与第二节点连接，第一极与第一电压端连接，第二极与第十副晶体管的栅极连接；第十六副晶体管，其栅极与第二节点连接，第一极与第一电压端连接，第二极与第十副晶体管的第一极连接。
进一步优选的是，所述输出控制单元包括：第十七主晶体管，其栅极与第一节点连接，第一极与控制时钟信号端连接，第二极与输出控制端连接；第十八主晶体管，其栅极与第一节点连接，第一极与第一时钟信号端连接，第二极与第一输出端连接；第二主电容，其一极连接第十八主晶体管的栅极，另一极连接第一输出端；第十八副晶体管，其栅极与第二节点连接，第一极与第二输出端连接，第二极与第二时钟信号端连接；第二副电容，其一极连接第十八副晶体管的栅极，另一极连接第二输出端。
进一步优选的是，所述下拉单元包括：第十九主晶体管，其栅极与第三节点连接，第一极与第一输出端连接，第二极与第四电压端连接；第二十主晶体管，其栅极与第四节点连接，第一极与第一输出端连接，第二极与第四电压端连接；第二十一主晶体管，其栅极与第三节点连接，第一极与输出控制端连接，第二极与第四电压端连接；第二十二主晶体管，其栅极与第四节点连接，第一极与输出控制端连接，第二极与第四电压端连接；第十九副晶体管，其栅极与第四节点连接，第一极与第四电压端连接，第二极与第二输出端连接；第二十副晶体管，其栅极与第三节点连接，第一极与第四电压端连接，第二极与第二输出端连接。
进一步优选的是，该移位寄存器还包括：复位单元，用于根据第一复位端或第二复位端的控制向第一节点、第二节点、第六节点、第七节点写入第一电压端的信号；所述复位单元包括：第二十三主晶体管，其栅极与第一复位端连接，第一极与第一节点连接，第二极与第六节点连接；第二十四主晶体管，其栅极与第一复位端连接，第一极与第六节点连接，第二极与第一电压端连接；第二十五主晶体管，其栅极与第二复位端连接，第一极与第一节点连接，第二极与第六节点连接；第二十六主晶体管，其栅极与第二复位端连接，第一极与第六节点连接，第二极与第一电压端连接；第二十三副晶体管，其栅极与第一复位端连接，第一极与第七节点连接，第二极与第二节点连接；第二十四副晶体管，其栅极与第一复位端连接，第一极与第一电压端连接，第二极与第七节点连接；第二十五副晶体管，其栅极与第二复位端连接，第一极与第七节点连接，第二极与第二节点连接；第二十六副晶体管，其栅极与第二复位端连接，第一极与第一电压端连接，第二极与第七节点连接。
进一步优选的是，该移位寄存器还包括：反相复位单元，用于根据输入控制端的控制向第三节点和第四节点写入第一电压端的电压；所述反相复位单元包括：第二十七主晶体管，其栅极与输入控制端连接，第一极与第三节点连接，第二极与第一电压端连接；第二十七副晶体管，其栅极与输入控制端连接，第一极与第一电压端连接，第二极与第四节点连接。
解决本发明技术问题所采用的技术方案是一种移位寄存器的防漏电控制方法，基于上述的移位寄存器，所述方法包括：根据第二电压端和第三电压端的控制，防漏电控制单元向所述防漏电单元持续提供有效信号，以使防漏电单元避免所述反相单元发生漏电现象。
进一步优选的是，所述防漏电控制方法包括：向第二电压端输入导通信号，第三电压端输入关断信号，第二电压端的有效信号写入第五节点；向第二电压端输入关断信号，第三电压端输入导通信号，第三电压端的有效信号写入第五节点。
解决本发明技术问题所采用的技术方案是一种栅极驱动电路，包括：多个级联的移位寄存器，所述移位寄存器为上述的移位寄存器；其中，除了第一级的移位寄存器外，第N级移位寄存器的输入控制端连接第N-1级移位寄存器的输出控制端，除了最后两级的移位寄存器外，第N移位寄存器的第二复位端连接第N+2级移位寄存器的输出控制端。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1为本发明的实施例的一种移位寄存器的结构示意图；
图2为图1的一种移位寄存器的驱动时序图；
图3为本发明的实施例的一种驱动电路的结构示意图；
其中，附图标记为：1、输入单元；2、下拉单元；3、防漏电单元；4、防漏电控制单元；5、反相单元；6、反相控制单元；7、输出控制单元；8、复位单元；9、反相复位单元；CR<n-2>、输入控制端；TRST、第一复位端；CR<n+4>、第二复位端；CLKD1、控制时钟信号端；CLKE1、第一时钟信号端；CLKE1'、第二时钟信号端；CR<n>、输出控制端；G<n>、第一输出端；G<n+1>、第二输出端；VGL1、第一电压端；VDD-A、第二电压端；VDD-B、第三电压端；VGL2、第四电压端；Q<n>、第一节点；Q<n+1>、第二节点；QB-A、第三节点；QB-B、第四节点；N5、第五节点；N6、第六节点；N7、第七节点；N8、第八节点；N9、第九节点；C1、第一主电容；C1'、第一副电容；C2、第二主电容；C2'、第二副电容；M1、第一主晶体管；M2、第二主晶体管；M3、第三主晶体管；M4、第四主晶体管；M5、第五主晶体管；M6、第六主晶体管；M7、第七主晶体管；M8、第八主晶体管；M9、第九主晶体管；M10、第十主晶体管；M11、第十一主晶体管；M12、第十二主晶体管；M13、第十三主晶体管；M14、第十四主晶体管；M15、第十五主晶体管；M16、第十六主晶体管；M17、第十七主晶体管；M18、第十八主晶体管；M19、第十九主晶体管；M20、第二十主晶体管；M21、第二十一主晶体管；M22、第二十二主晶体管；M23、第二十三主晶体管；M24、第二十四主晶体管；M25、第二十五主晶体管；M26、第二十六主晶体管；M27、第二十七主晶体管；M1'、第一副晶体管；M2'、第二副晶体管；M3'、第三副晶体管；M4'、第四副晶体管；M5'、第五副晶体管；M6'、第六副晶体管；M7'、第七副晶体管；M8'、第八副晶体管；M9'、第九副晶体管；M10'、第十副晶体管；M11'、第十一副晶体管；M12'、第十二副晶体管；M13'、第十三副晶体管；M14'、第十四副晶体管；M15'、第十五副晶体管；M16'、第十六副晶体管；M18'、第十八副晶体管；M19'、第十九副晶体管；M20'、第二十副晶体管；M23'、第二十三副晶体管；M24'、第二十四副晶体管；M25'、第二十五副晶体管；M26'、第二十六副晶体管；M27'、第二十七副晶体管。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。
实施例1：
如图1和图2所示，本实施例提供一种移位寄存器，用于给栅线提供驱动信号，包括：输入单元1、下拉单元2、防漏电单元3、防漏电控制单元4、反相单元5、反相控制单元6、输出控制单元7；
输入单元1，用于根据输入控制端CR<n-2>的控制向第一节点Q<n>和第二节点Q<n+1>写入输入信号；
输出控制单元7，用于在第一节点Q<n>的电平的控制下将第一时钟信号端CLKE1的信号写入第一输出端G<n>、在第一节点Q<n>的电平的控制下将控制时钟信号端CLKD1的信号写入输出控制端CR<n>、在第二节点Q<n+1>的电平的控制下将第二时钟信号端CLKE1’的信号写入第二输出端G<n+1>；
下拉单元2，用于在第三节点QB-A和第四节点QB-B的电平的控制下向第一输出端G<n>、输出控制端CR<n>、第二输出端G<n+1>输出第一电压端VGL1的电压；
反相单元5，用于根据反相控制单元6的控制使第三节点QB-A和第四节点QB-B的电位相反；
防漏电单元3，用于根据防漏电控制单元4的控制避免反相单元5发生漏电现象；
防漏电控制单元4，用于根据第二电压端VDD-A和第三电压端VDD-B的控制向防漏电单元3持续提供有效信号。
需要说明的是，现有技术中的防漏电单元为晶体管(与本申请中的防漏电单元3类似)，当第一节点Q<n>或者第二节点Q<n+1>为高电平时，该晶体管为导通状态，且该晶体管的源极连接高压信号线，从而可避免反相单元5中的晶体管出现漏电现象。然而，该防漏电结构中的晶体管本身也会产生漏电现象，这就使得高压信号线有恒定电流流过，从而造成高压信号线和高压信号线附近的其他信号线形成电化学腐蚀，进而影响移位寄存器的性能。
本实施例的移位寄存器中，通过设置防漏电控制单元4，不仅能够保证向防漏电单元3持续提供有效信号(高电平)，而且由于是通过第二电压端VDD-A和第三电压端VDD-B交替向防漏电单元3提供信号，则可以避免与防漏电单元3连接的信号线上有恒定电流流过，进而可避免该信号线和附近的信号线发生电化学腐蚀现象，从而保证移位寄存器的性能。
优选的，防漏电单元3包括：第一主晶体管M1，其栅极与第一节点Q<n>连接，第一极与第五节点N5连接，第二极与第六节点N6连接；第一副晶体管M1’，其栅极与第二节点Q<n+1>连接，第一极与第五节点N5连接，第二极与第七节点N7连接。
防漏电控制单元4包括：第二主晶体管M2，其栅极与第二电压端VDD-A连接，第一极与第二电压端VDD-A连接；第三主晶体管M3，其栅极与第二主晶体管M2的第二极连接，第一极与第二电压端VDD-A连接；第四主晶体管M4，其栅极与第三主晶体管M3的第二极连接，第一极与第二电压端VDD-A连接，第二极与第五节点N5连接；第五主晶体管M5，其栅极与第四节点QB-B连接，第一极与第三主晶体管M3的栅极连接，第二极与第一电压端VGL1连接；第六主晶体管M6，其栅极与第四节点QB-B连接，第一极与第四主晶体管M4的栅极连接，第二极与第一电压端VGL1连接；第一主电容C1，其一极连接第三节点QB-A，另一极连接第一电压端VGL1；第二副晶体管M2’，其栅极与第三电压端VDD-B连接，第二极与第三电压端VDD-B连接；第三副晶体管M3’，其栅极与第二副晶体管M2’的第一极连接，第二极与第三电压端VDD-B连接；第四副晶体管M4’，其栅极与第三副晶体管M3’的第一极连接，第一极与第五节点N5连接，第二极与第三电压端VDD-B连接；第五副晶体管M5’，其栅极与第三节点QB-A连接，第一极与第一电压端VGL1连接，第二极与第三副晶体管M3’的栅极连接；第六副晶体管M6’，其栅极与第三节点QB-A连接，第一极与第一电压端VGL1连接，第二极与第四副晶体管M4’的栅极连接；第一副电容C1’，其一极连接第一电压端VGL1，另一极连接第四节点QB-B。
输入单元1包括：第七主晶体管M7，其栅极与输入控制端CR<n-2>连接，第一极与输入控制端CR<n-2>连接；第八主晶体管M8，其栅极与输入控制端CR<n-2>连接，第一极与第七主晶体管M7的第二极连接，第二极与第一节点Q<n>；第七副晶体管M7’，其栅极与输入控制端CR<n-2>连接，第二极与输入控制端CR<n-2>连接；第八副晶体管M8’，其栅极与输入控制端CR<n-2>连接，第一极与第二节点Q<n+1>连接，第二极与第七副晶体管M7’的第一极连接。
反相控制单元6包括：第九主晶体管M9，其栅极与第二电压端VDD-A连接，第一极与第二电压端VDD-A连接；第十主晶体管M10，其栅极与第九主晶体管M9的第二极连接，第一极与第二电压端VDD-A连接，第二极与第三节点QB-A连接；第九副晶体管M9’，其栅极与第三电压端VDD-B连接，第二极与第三电压端VDD-B连接；第十副晶体管M10’，其栅极与第九副晶体管M9’的第一极连接，第一极与第四节点QB-B连接，第二极与第三电压端VDD-B连接。
反相单元5包括：第十一主晶体管M11，其栅极与第四节点QB-B连接，第一极与第一节点Q<n>连接，第二极与第六节点N6连接；第十二主晶体管M12，其栅极与第四节点QB-B连接，第一极与第六节点N6连接，第二极与第一电压端VGL1连接；第十三主晶体管M13，其栅极与第三节点QB-A连接，第一极与第一节点Q<n>连接，第二极与第六节点N6连接；第十四主晶体管M14，其栅极与第三节点QB-A连接，第一极与第六节点N6连接，第二极与第一电压端VGL1连接；第十五主晶体管M15，其栅极与第一节点Q<n>连接，第一极与第十主晶体管M10的栅极连接，第二极与第一电压端VGL1连接；第十六主晶体管M16，其栅极与第一节点Q<n>连接，第一极与第十主晶体管M10的第二极连接，第二极与第一电压端VGL1连接；第十一副晶体管M11’，其栅极与第三节点QB-A连接，第一极与第七节点N7连接，第二极与第二节点Q<n+1>连接；第十二副晶体管M12’，其栅极与第三节点QB-A连接，第一极与第一电压端VGL1连接，第二极与第七节点N7连接；第十三副晶体管M13’，其栅极与第四节点QB-B连接，第一极与第七节点N7连接，第二极与第二节点Q<n+1>连接；第十四副晶体管M14’，其栅极与第四节点QB-B连接，第一极与第一电压端VGL1连接，第二极与第七节点N7连接；第十五副晶体管M15’，其栅极与第二节点Q<n+1>连接，第一极与第一电压端VGL1连接，第二极与第十副晶体管M10’的栅极连接；第十六副晶体管M16’，其栅极与第二节点Q<n+1>连接，第一极与第一电压端VGL1连接，第二极与第十副晶体管M10’的第一极连接。
输出控制单元7包括：第十七主晶体管M17，其栅极与第一节点Q<n>连接，第一极与控制时钟信号端CLKD1连接，第二极与输出控制端CR<n>连接；第十八主晶体管M18，其栅极与第一节点Q<n>连接，第一极与第一时钟信号端CLKE1连接，第二极与第一输出端G<n>连接；第二主电容C2，其一极连接第十八主晶体管M18的栅极，另一极连接第一输出端G<n>；第十八副晶体管M18’，其栅极与第二节点Q<n+1>连接，第一极与第二输出端G<n+1>连接，第二极与第二时钟信号端CLKE1’连接；第二副电容C2’，其一极连接第十八副晶体管M18’的栅极，另一极连接第二输出端G<n+1>。
下拉单元2包括：第十九主晶体管M19，其栅极与第三节点QB-A连接，第一极与第一输出端G<n>连接，第二极与第四电压端VGL2连接；第二十主晶体管M20，其栅极与第四节点QB-B连接，第一极与第一输出端G<n>连接，第二极与第四电压端VGL2连接；第二十一主晶体管M21，其栅极与第三节点QB-A连接，第一极与输出控制端CR<n>连接，第二极与第四电压端VGL2连接；第二十二主晶体管M22，其栅极与第四节点QB-B连接，第一极与输出控制端CR<n>连接，第二极与第四电压端VGL2连接；第十九副晶体管M19’，其栅极与第四节点QB-B连接，第一极与第四电压端VGL2连接，第二极与第二输出端G<n+1>连接；第二十副晶体管M20’，其栅极与第三节点QB-A连接，第一极与第四电压端VGL2连接，第二极与第二输出端G<n+1>连接。
进一步的，本实施例的移位寄存器还包括：复位单元8，用于根据第一复位端TRST或第二复位端CR<n+4>的控制向第一节点Q<n>、第二节点Q<n+1>、第六节点N6、第七节点N7写入第一电压端VGL1的信号；复位单元8包括：第二十三主晶体管M23，其栅极与第一复位端TRST连接，第一极与第一节点Q<n>连接，第二极与第六节点N6连接；第二十四主晶体管M24，其栅极与第一复位端TRST连接，第一极与第六节点N6连接，第二极与第一电压端VGL1连接；第二十五主晶体管M25，其栅极与第二复位端CR<n+4>连接，第一极与第一节点Q<n>连接，第二极与第六节点N6连接；第二十六主晶体管M26，其栅极与第二复位端CR<n+4>连接，第一极与第六节点N6连接，第二极与第一电压端VGL1连接；第二十三副晶体管M23’，其栅极与第一复位端TRST连接，第一极与第七节点N7连接，第二极与第二节点Q<n+1>连接；第二十四副晶体管M24’，其栅极与第一复位端TRST连接，第一极与第一电压端VGL1连接，第二极与第七节点N7连接；第二十五副晶体管M25’，其栅极与第二复位端CR<n+4>连接，第一极与第七节点N7连接，第二极与第二节点Q<n+1>连接；第二十六副晶体管M26’，其栅极与第二复位端CR<n+4>连接，第一极与第一电压端VGL1连接，第二极与第七节点N7连接。
进一步的，本实施例的移位寄存器还包括：反相复位单元9，用于根据输入控制端CR<n-2>的控制向第三节点QB-A和第四节点QB-B写入第一电压端VGL1的电压；反相复位单元9包括：第二十七主晶体管M27，其栅极与输入控制端CR<n-2>连接，第一极与第三节点QB-A连接，第二极与第一电压端VGL1连接；第二十七副晶体管M27’，其栅极与输入控制端CR<n-2>连接，第一极与第一电压端VGL1连接，第二极与第四节点QB-B连接。
进一步优选的，所有晶体管均为N型晶体管(如全部为N型薄膜晶体管)；或者，所有晶体管均为P型晶体管(如全部为P型薄膜晶体管)。以下以所有晶体管均是N型晶体管为例进行说明，故其中导通信号为高电平信号，关断信号为低电平信号。
本实施例的移位寄存器的驱动方法具体为：
在第一阶段t1，第一复位端TRST为高电平，使第一电压端VGL1的复位信号写入第一节点Q<n>、第二节点Q<n+1>和反相单元5中。
在第二阶段t2，输入控制端CR<n-2>为高电平，将输入控制端CR<n-2>的信号写入第一节点Q<n>和第二节点Q<n+1>，使得第一节点Q<n>和第二节点Q<n+1>的电压升高。
在第三阶段t3，第一时钟信号端CLKE1和控制时钟信号端CLKD1的电压升高，在第二主电容C2的作用下，使得第一节点Q<n>的电压进一步升高，同时，第一输出端G<n>输出栅线信号，输出控制端CR<n>输出输出控制信号；在第一时钟信号端CLKE1电压升高之后，第二时钟信号端CLKE1’的电压升高，在第二副电容C2’的作用下，使得第二节点Q<n+1>的电压进一步升高，同时，第二输出端G<n+1>输出栅线信号。
其中，第一输出端G<n>和第二输出端G<n+1>依次连接两条不同的栅线，相当于每一个移位寄存器连接两条栅线。
在第四阶段t4，第二复位端CR<n+4>为高电平，使第一电压端VGL1的复位信号写入第一节点Q<n>、第二节点Q<n+1>，第一节点Q<n>和第二节点Q<n+1>变为低电平。
需要说明的是，在上述驱动过程中，第一电压端VGL1和第四电压端VGL2为恒定低电平，第二电压端VDD-A和第三电压端VDD-B为交替的高低电平。
本实施例还提供一种上述移位寄存器的防漏电控制方法，包括：根据第二电压端VDD-A和第三电压端VDD-B的控制，防漏电控制单元4向防漏电单元3持续提供有效信号，以使防漏电单元3避免反相单元5发生漏电现象。
其中，“防漏电控制单元4向防漏电单元3持续提供有效信号”相当于防漏电控制单元4持续向第一主晶体管M1和第一副晶体管M1’的第一极持续提供高电平。
当第一节点Q<n>和第二节点Q<n+1>为高电平时，第一主晶体管M1和第一副晶体管M1’导通，若防漏电控制单元4持续向第一主晶体管M1和第一副晶体管M1’的第一极持续提供高电平，则第六节点N6和第七节点N7写入高电平，因此，复位单元8和反相单元5中的晶体管能够处于栅极保持低电位、而第一极、第二极(源漏极)高电位的状态，这样即使这些晶体管的阈值电压为负也不会产生漏电，从而保证了第一节点Q<n>和第二节点Q<n+1>为高电平。
具体的，防漏电控制方法包括：
向第二电压端VDD-A输入导通信号，第三电压端VDD-B输入关断信号，第二电压端VDD-A的有效信号写入第五节点N5；
其中，也就是说，当第二电压端VDD-A输入高电位，第三电压端VDD-B输入低电位时，第九主晶体管M9和第十主晶体管M10导通，使得第三节点QB-A为高电平；第三节点QB-A为高电平，使得第五副晶体管M5’和第六副晶体管M6’导通，且第一电压端VGL1的低电平写入第八节点N8；第八节点N8的低电平使得第四副晶体管M4’关断，从而第三电压端VDD-B的低电平不能写入第五节点N5。
当第三电压端VDD-B输入低电位时，第九副晶体管M9’和第十副晶体管M10’关断，使得第四节点QB-B为低电平；第四节点QB-B的低电平使得第五主晶体管M5和第六主晶体管M6关断，第二电压端VDD-A的高电平经过第三主晶体管M3写入第九节点N9，从而使得第四主晶体管M4导通，此时第二电压端VDD-A的高电平经过第四主晶体管M4写入第五节点N5，使得向第一主晶体管M1和第一副晶体管M1’的第一极提供高电平。
向第二电压端VDD-A输入关断信号，第三电压端VDD-B输入导通信号，第三电压端VDD-B的有效信号写入第五节点N5。
其中，也就是说，当第二电压端VDD-A输入低电位，第三电压端VDD-B输入高电位时，第九副晶体管M9’和第十副晶体管M10’导通，使得第四节点QB-B为高电平；第四节点QB-B为高电平，使得第五主晶体管M5和第六主晶体管M6导通，且第一电压端VGL1的低电平写入第九节点N9；第九节点N9的低电平使得第四主晶体管M4关断，从而第二电压端VDD-A的低电平不能写入第五节点N5。
当第二电压端VDD-A输入低电位时，第九主晶体管M9和第十主晶体管M10关断，使得第三节点QB-A为低电平；第三节点QB-A的低电平使得第五副晶体管M5’和第六副晶体管M6’关断，第三电压端VDD-B的高电平经过第三副晶体管M3’写入第八节点N8，从而使得第四副晶体管M4’导通，此时第三电压端VDD-B的高电平经过第四副晶体管M4’写入第五节点N5，使得向第一主晶体管M1和第一副晶体管M1’的第一极提供高电平。
上述过程实现了第二电压端VDD-A和第三电压端VDD-B交替为第一主晶体管M1和第一副晶体管M1’的第一极提供高电平，从而可以代替第一主晶体管M1和第一副晶体管M1’的第一极连接的恒定高压走线，从而可避免走线之间出现的电化学腐蚀，进而保证移位寄存器的性能。
实施例2：
如图1至图3所示，本实施例提供一种栅极驱动电路，包括：多个级联的移位寄存器，移位寄存器为实施例1中的移位寄存器；
其中，除了第一级的移位寄存器外，第N级移位寄存器的输入控制端CR<n-2>连接第N-1级移位寄存器的输出控制端CR<n-2>，除了最后两级的移位寄存器外，第n移位寄存器的第二复位端CR<n+4>连接第N+2级移位寄存器的输出控制端CR<n+4>。
需要说明的是，第一级移位寄存器和第二级移位寄存器的输入控制端CR<n-2>与起始信号线STV连接。所有移位寄存器按照顺序排列，且每个移位寄存器第一输出端G<n>和第二输出端G<n+1>按顺序排列，这样所有的输出端按照第一输出端G<n>、第二输出端G<n+1>、第一输出端、第二输出端G<n+1>……的顺序依次连接不同的栅线。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (12)

1.一种移位寄存器，其特征在于，用于给栅线提供驱动信号，包括：输入单元、下拉单元、防漏电单元、防漏电控制单元、反相单元、反相控制单元、输出控制单元；
所述输入单元，用于根据输入控制端的控制向第一节点和第二节点写入输入信号；
所述输出控制单元，用于在第一节点的电平的控制下将第一时钟信号端的信号写入第一输出端、在第一节点的电平的控制下将控制时钟信号端的信号写入输出控制端、在第二节点的电平的控制下将第二时钟信号端的信号写入第二输出端；
所述下拉单元，用于在第三节点和第四节点的电平的控制下向第一输出端、输出控制端、第二输出端输出第一电压端的电压；
所述反相单元，用于根据反相控制单元的控制使第三节点和第四节点的电位相反；
所述防漏电单元，用于根据防漏电控制单元的控制避免所述反相单元发生漏电现象；
所述防漏电控制单元，用于根据第二电压端和第三电压端的控制向所述防漏电单元持续提供有效信号，所述第二电压端和所述第三电压端用于交替地向所述防漏电单元提供信号，用以在向第二电压端输入导通信号，并向第三电压端输入关断信号时，第二电压端的有效信号写入所述防漏电单元的一端；还用以在向第二电压端输入关断信号，并向第三电压端输入导通信号时，第三电压端的有效信号写入所述防漏电单元的一端。
2.根据权利要求1所述的移位寄存器，其特征在于，所述防漏电单元包括：
第一主晶体管，其栅极与第一节点连接，第一极与第五节点连接，第二极与第六节点连接；
第一副晶体管，其栅极与第二节点连接，第一极与第五节点连接，第二极与第七节点连接。
3.根据权利要求2所述的移位寄存器，其特征在于，所述防漏电控制单元包括：
第二主晶体管，其栅极与第二电压端连接，第一极与第二电压端连接；
第三主晶体管，其栅极与第二主晶体管的第二极连接，第一极与第二电压端连接；
第四主晶体管，其栅极与第三主晶体管的第二极连接，第一极与第二电压端连接，第二极与第五节点连接；
第五主晶体管，其栅极与第四节点连接，第一极与第三主晶体管的栅极连接，第二极与第一电压端连接；
第六主晶体管，其栅极与第四节点连接，第一极与第四主晶体管的栅极连接，第二极与第一电压端连接；
第一主电容，其一极连接第三节点，另一极连接第一电压端；
第二副晶体管，其栅极与第三电压端连接，第二极与第三电压端连接；
第三副晶体管，其栅极与第二副晶体管的第一极连接，第二极与第三电压端连接；
第四副晶体管，其栅极与第三副晶体管的第一极连接，第一极与第五节点连接，第二极与第三电压端连接；
第五副晶体管，其栅极与第三节点连接，第一极与第一电压端连接，第二极与第三副晶体管的栅极连接；
第六副晶体管，其栅极与第三节点连接，第一极与第一电压端连接，第二极与第四副晶体管的栅极连接；
第一副电容，其一极连接第一电压端，另一极连接第四节点。
4.根据权利要求3所述的移位寄存器，其特征在于，所述输入单元包括：
第七主晶体管，其栅极与输入控制端连接，第一极与输入控制端连接；
第八主晶体管，其栅极与输入控制端连接，第一极与第七主晶体管的第二极连接，第二极与第一节点；
第七副晶体管，其栅极与输入控制端连接，第二极与输入控制端连接；
第八副晶体管，其栅极与输入控制端连接，第一极与第二节点连接，第二极与第七副晶体管的第一极连接。
5.根据权利要求4所述的移位寄存器，其特征在于，所述反相控制单元包括：
第九主晶体管，其栅极与第二电压端连接，第一极与第二电压端连接；
第十主晶体管，其栅极与第九主晶体管的第二极连接，第一极与第二电压端连接，第二极与第三节点连接；
第九副晶体管，其栅极与第三电压端连接，第二极与第三电压端连接；
第十副晶体管，其栅极与第九副晶体管的第一极连接，第一极与第四节点连接，第二极与第三电压端连接。
6.根据权利要求5所述的移位寄存器，其特征在于，所述反相单元包括：
第十一主晶体管，其栅极与第四节点连接，第一极与第一节点连接，第二极与第六节点连接；
第十二主晶体管，其栅极与第四节点连接，第一极与第六节点连接，第二极与第一电压端连接；
第十三主晶体管，其栅极与第三节点连接，第一极与第一节点连接，第二极与第六节点连接；
第十四主晶体管，其栅极与第三节点连接，第一极与第六节点连接，第二极与第一电压端连接；
第十五主晶体管，其栅极与第一节点连接，第一极与第十主晶体管的栅极连接，第二极与第一电压端连接；
第十六主晶体管，其栅极与第一节点连接，第一极与第十主晶体管的第二极连接，第二极与第一电压端连接；
第十一副晶体管，其栅极与第三节点连接，第一极与第七节点连接，第二极与第二节点连接；
第十二副晶体管，其栅极与第三节点连接，第一极与第一电压端连接，第二极与第七节点连接；
第十三副晶体管，其栅极与第四节点连接，第一极与第七节点连接，第二极与第二节点连接；
第十四副晶体管，其栅极与第四节点连接，第一极与第一电压端连接，第二极与第七节点连接；
第十五副晶体管，其栅极与第二节点连接，第一极与第一电压端连接，第二极与第十副晶体管的栅极连接；
第十六副晶体管，其栅极与第二节点连接，第一极与第一电压端连接，第二极与第十副晶体管的第一极连接。
7.根据权利要求6所述的移位寄存器，其特征在于，所述输出控制单元包括：
第十七主晶体管，其栅极与第一节点连接，第一极与控制时钟信号端连接，第二极与输出控制端连接；
第十八主晶体管，其栅极与第一节点连接，第一极与第一时钟信号端连接，第二极与第一输出端连接；
第二主电容，其一极连接第十八主晶体管的栅极，另一极连接第一输出端；
第十八副晶体管，其栅极与第二节点连接，第一极与第二输出端连接，第二极与第二时钟信号端连接；
第二副电容，其一极连接第十八副晶体管的栅极，另一极连接第二输出端。
8.根据权利要求7所述的移位寄存器，其特征在于，所述下拉单元包括：
第十九主晶体管，其栅极与第三节点连接，第一极与第一输出端连接，第二极与第四电压端连接；
第二十主晶体管，其栅极与第四节点连接，第一极与第一输出端连接，第二极与第四电压端连接；
第二十一主晶体管，其栅极与第三节点连接，第一极与输出控制端连接，第二极与第四电压端连接；
第二十二主晶体管，其栅极与第四节点连接，第一极与输出控制端连接，第二极与第四电压端连接；
第十九副晶体管，其栅极与第四节点连接，第一极与第四电压端连接，第二极与第二输出端连接；
第二十副晶体管，其栅极与第三节点连接，第一极与第四电压端连接，第二极与第二输出端连接。
9.根据权利要求8所述的移位寄存器，其特征在于，还包括：复位单元，用于根据第一复位端或第二复位端的控制向第一节点、第二节点、第六节点、第七节点写入第一电压端的信号；
所述复位单元包括：
第二十三主晶体管，其栅极与第一复位端连接，第一极与第一节点连接，第二极与第六节点连接；
第二十四主晶体管，其栅极与第一复位端连接，第一极与第六节点连接，第二极与第一电压端连接；
第二十五主晶体管，其栅极与第二复位端连接，第一极与第一节点连接，第二极与第六节点连接；
第二十六主晶体管，其栅极与第二复位端连接，第一极与第六节点连接，第二极与第一电压端连接；
第二十三副晶体管，其栅极与第一复位端连接，第一极与第七节点连接，第二极与第二节点连接；
第二十四副晶体管，其栅极与第一复位端连接，第一极与第一电压端连接，第二极与第七节点连接；
第二十五副晶体管，其栅极与第二复位端连接，第一极与第七节点连接，第二极与第二节点连接；
第二十六副晶体管，其栅极与第二复位端连接，第一极与第一电压端连接，第二极与第七节点连接。
10.根据权利要求8所述的移位寄存器，其特征在于，还包括：反相复位单元，用于根据输入控制端的控制向第三节点和第四节点写入第一电压端的电压；
所述反相复位单元包括：
第二十七主晶体管，其栅极与输入控制端连接，第一极与第三节点连接，第二极与第一电压端连接；
第二十七副晶体管，其栅极与输入控制端连接，第一极与第一电压端连接，第二极与第四节点连接。
11.一种移位寄存器的防漏电控制方法，其特征在于，应用于权利要求1至10中任意一项所述的移位寄存器，用于避免所述反相单元发生漏电现象。
12.一种栅极驱动电路，其特征在于，包括：多个级联的移位寄存器，所述移位寄存器为权利要求1至10中任意一项所述的移位寄存器；
其中，除了第一级的移位寄存器外，第N级移位寄存器的输入控制端连接第N-1级移位寄存器的输出控制端，除了最后两级的移位寄存器外，第N移位寄存器的第二复位端连接第N+2级移位寄存器的输出控制端。
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