KR102348667B1 - 쉬프트 레지스터 및 이를 포함하는 디스플레이 장치 - Google Patents

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Abstract

본 게시물은 신호를 안정적으로 출력할 수 있는 쉬프트 레지스터 및 이를 포함하는 디스플레이 장치를 제공하는 것으로, 쉬프트 레지스터는 제 1 내지 제 3 입력 신호와 트랜지스터 오프셋 전압을 기반으로 제 1 노드의 전압을 제어하는 제 1 노드 제어부를 포함하는 복수의 스테이지를 구비하며, 제 1 노드 제어부는 트랜지스터 오프셋 전압과 제 2 입력 신호 중 적어도 하나가 공급되고 제 3 입력 신호에 따라 트랜지스터 오프셋 전압이 예비 충전되는 연결 노드를 포함할 수 있다.

Description

쉬프트 레지스터 및 이를 포함하는 디스플레이 장치{SHIFT REGISTER AND DISPLAY APPARATUS COMPRISING THE SAME}
본 게시물은 쉬프트 레지스터 및 이를 포함하는 디스플레이 장치에 관한 것이다.
최근, 디스플레이 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 디스플레이 장치와 유기 발광 디스플레이 장치 및 발광 다이오드 디스플레이 장치 등의 평판 디스플레이 장치가 상용화되고 있다. 이러한 평판 디스플레이 장치 중에서 액정 디스플레이 장치와 유기 발광 디스플레이 장치는 박형화, 경량화, 저 소비전력화 등의 우수한 특성으로 인하여 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC), 모바일 폰, 스마트 폰(smart phone), 스마트 와치(smart watch), 태블릿 PC(Personal Computer), 와치 폰(watch phone), 및 이동 통신 단말기 등과 같은 휴대용 전자 기기뿐만 아니라 텔레비전, 노트북, 및 모니터 등의 표시 화면으로 널리 사용되고 있다.
상기 액정 디스플레이 장치와 유기 발광 디스플레이 장치는 데이터 라인들과 스캔 라인들 및 해당하는 데이터 라인과 스캔 라인에 연결된 복수의 화소를 갖는 디스플레이 패널, 데이터 라인들에 데이터 신호를 공급하는 데이터 구동 회로, 및 스캔 라인들에 스캔 신호를 공급하는 쉬프트 레지스터를 갖는 스캔 구동 회로를 구비한다.
복수의 화소는 스캔 구동 회로로부터 스캔 라인에 공급되는 스캔 펄스에 동기되도록 데이터 구동 회로로부터 데이터 라인으로 출력되는 데이터 신호를 공급받아 데이터 신호에 대응하는 영상을 표시한다.
도 1은 종래의 쉬프트 레지스터에 있어서, 하나의 스테이지를 개략적으로 나타내는 회로도이다.
도 1을 참조하면, 종래의 스테이지는 충전부(10), 리셋부(30), 인버터부(50), 및 출력부(70)를 갖는다.
충전부(10)는 스타트 신호(VST)에 기초하여 제 1 노드(Q)에 전압을 충전시키기 위한 제 1-1 내지 제 1-3 트랜지스터(T11, T12, T13)를 갖는다.
제 1-1 및 제 1-2 트랜지스터(T11, T12)는 제 1 노드(Q)에 직렬 연결되고, 스타트 신호(VST)에 따라 동시에 턴-온되어 제 1 노드(Q)에 스타트 신호(VST)를 충전시킨다.
제 1-3 트랜지스터(T13)는 제 1 노드(Q)에 따라 턴-온되어 트랜지스터 오프셋 전압(Vd)을 제 1-1 트랜지스터(T11)와 제 1-2 트랜지스터(T12) 사이의 연결 노드(Nc)에 공급한다.
리셋부(30)는 리셋 신호(RST)에 따라 턴-온되어 제 1 노드(Q)의 전압을 제 1 저전위 전원(VSS1)의 전압 레벨로 리셋시키기 위한 제 2 트랜지스터(T2)로 이루어진다.
인버터부(50)는 제 1 노드(Q)와 제 2 저전위 전원(VSS2) 사이에 연결된다. 이러한 인버터부(50)는 제 1 노드(Q)의 전압에 따라 제 2 노드(QB)의 전압을 제 1 노드(Q)의 전압과 상반되는 전압으로 제어한다.
출력부(70)는 제 1 노드(Q)의 전압에 따라 클럭 신호(CLK)를 스캔 신호의 고전위 전압으로서 출력하는 풀-업 트랜지스터(Tu), 및 제 2 노드(QB)의 전압에 따라 제 3 저전위 전원(VSS3)의 전압 레벨을 스캔 신호(SS)의 저전위 전압으로서 출력하는 풀-다운 트랜지스터(Td)를 갖는다.
이와 같은 스테이지에서, 스타트 신호(VST)에 따른 제 1 노드(Q)의 전압 변화를 설명하면 다음과 같다.
먼저, 스타트 신호(VST)의 하이 구간(또는 고전위 구간) 동안, 제 1 노드(Q)는 제 1-1 트랜지스터(T11)와 제 1-2 트랜지스터(T12)를 통해 공급되는 스타트 신호(VST)의 고전위 전압으로 충전된다. 이때, 연결 노드(Nc)는 포화 영역에서 동작하는 제 1-1 트랜지스터(T11)의 게이트 전압과 문턱 전압의 차전압에 상응하는 전압으로 충전되고, 제 1 노드(Q)의 전압은 제 1-1 트랜지스터(T11)의 문턱 전압에 영향을 받아 연결 노드(Nc)의 전압보다 낮은 전압으로 설정된다. 예를 들어, 제 1-1 트랜지스터(T11)의 문턱 전압이 5V이고, 스타트 신호(VST)의 고전위 전압 및 트랜지스터 오프셋 전압(Vd) 각각이 모두 25V이며, 스타트 신호(VST)의 하이 구간이 매우 짧을 경우, 연결 노드(Nc)의 전압은 18V(이론적으로는 20V)로 설정될 수 있고, 제 1 노드(Q)의 전압은 연결 노드(Nc)의 전압에 의해 18V로 제한될 수 있다.
이어서, 스타트 신호(VST)가 로우 구간(또는 저전위 구간)으로 변화되면, 제 1-2 트랜지스터(T12)는 스타트 신호(VST)의 저전위 전압에 의해 턴-오프된다. 이때, 제 1-3 트랜지스터(T13)는 제 1 노드(Q)의 전압에 따라 턴-온되어 트랜지스터 오프셋 전압(Vd)을 연결 노드(Nc)에 공급한다. 이에 따라, 저전위 전압의 스타트 신호(VST)에 의해 턴-오프된 제 1-2 트랜지스터(T12)는 게이트 전압이 제 1 노드(Q) 및 연결 노드(Nc) 각각의 전압보다 상대적으로 낮은 전압을 가지므로 완전한 오프 상태가 되고, 이로 인하여 제 1 노드(Q)의 전압 누설이 방지된다.
이와 같은 스테이지는 제 1 노드(Q)의 전압 누설이 방지됨에 따라 스캔 신호를 보다 안정적으로 출력할 수 있다.
그러나, 스테이지에 마련된 제 1 노드(Q)의 전압은 충전부(10)에 마련된 연결 노드(Nc)의 전압에 의해 제한되고, 연결 노드(Nc)의 전압은 충전부(10)에 마련된 제 1-1 트랜지스터(T11)의 문턱 전압에 의해 제한된다. 이에 따라, 제 1-1 트랜지스터(T11)의 문턱 전압이 큰 경우에 제 1 노드(Q)의 충전 전압이 작아져 스캔 신호의 출력 특성이 저하되고, 이로 인하여 스캔 신호를 안정적으로 출력할 수 없게 된다.
따라서, 종래의 쉬프트 레지스터는 각 스테이지의 충전부(10)에 마련된 제 1-1 트랜지스터(T11)의 문턱 전압이 커지는 경우에 제 1 노드(Q)의 전압 충전 특성이 저하되고, 이로 인해 스캔 신호의 출력 특성이 저하되어 스캔 신호를 안정적으로 출력할 수 없다는 문제점이 있다.
한편, 종래의 쉬프트 레지스터는 각 스테이지의 리셋부(30)는 충전부(10)와 동일하게 제 1-1 내지 제 1-3 트랜지스터로 구성됨으로써 저전위 전압의 리셋 신호(RST)에 의해 턴-오프된 제 1-2 트랜지스터를 완전하게 오프시켜 리셋부(30)를 통한 제 1 노드(Q)의 전압 누설을 추가로 방지할 수도 있다. 그러나, 이 경우, 제 1 노드(Q)의 전압 누설을 방지하기 위해 각 스테이지의 충전부(10) 및 리셋부(30) 각각에 추가되는 제 1-3 트랜지스터로 인하여 각 스테이지의 트랜지스터 개수가 증가하고, 회로가 복잡하다는 문제점이 있다.
본 게시물은 배경이 되는 기술의 문제점을 해결하기 위한 것으로, 신호를 안정적으로 출력할 수 있는 쉬프트 레지스터 및 이를 포함하는 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.
전술한 기술적 과제를 달성하기 위한 본 게시물에 따른 쉬프트 레지스터는 제 1 내지 제 3 입력 신호와 트랜지스터 오프셋 전압을 기반으로 제 1 노드의 전압을 제어하는 제 1 노드 제어부를 포함하는 복수의 스테이지를 구비하며, 제 1 노드 제어부는 트랜지스터 오프셋 전압과 제 2 입력 신호 중 적어도 하나가 공급되고 제 3 입력 신호에 따라 트랜지스터 오프셋 전압이 예비 충전되는 연결 노드를 포함할 수 있다.
전술한 기술적 과제를 달성하기 위한 본 게시물에 따른 쉬프트 레지스터는 제 1 노드의 전압을 제어하는 제 1 노드 제어부를 포함하는 복수의 스테이지를 구비하며, 제 1 노드 제어부는 연결 노드, 및 이중 게이트 구조를 가지면서 연결 노드와 제 1 노드 사이의 전류 패스를 형성하는 패스 트랜지스터를 포함할 수 있다.
전술한 기술적 과제를 달성하기 위한 본 게시물에 따른 디스플레이 장치는 복수의 화소를 갖는 화소 어레이부에 마련된 복수의 스캔 라인 각각에 스캔 신호를 공급하기 위한 쉬프트 레지스터를 포함하는 스캔 구동 회로를 구비하며, 쉬프트 레지스터는 제 1 내지 제 3 입력 신호와 트랜지스터 오프셋 전압을 기반으로 제 1 노드의 전압을 제어하는 제 1 노드 제어부를 포함하는 복수의 스테이지를 구비하며, 제 1 노드 제어부는 트랜지스터 오프셋 전압과 제 2 입력 신호 중 적어도 하나가 공급되고 제 3 입력 신호에 따라 트랜지스터 오프셋 전압이 예비 충전되는 연결 노드를 포함할 수 있다.
전술한 기술적 과제를 달성하기 위한 본 게시물에 따른 디스플레이 장치는 복수의 화소를 갖는 화소 어레이부에 마련된 복수의 스캔 라인 각각에 스캔 신호를 공급하기 위한 쉬프트 레지스터를 포함하는 스캔 구동 회로를 구비하며, 쉬프트 레지스터는 제 1 노드의 전압을 제어하는 제 1 노드 제어부를 포함하는 복수의 스테이지를 구비하며, 제 1 노드 제어부는 연결 노드, 및 이중 게이트 구조를 가지면서 연결 노드와 제 1 노드 사이의 전류 패스를 형성하는 패스 트랜지스터를 포함할 수 있다.
상기 과제의 해결 수단에 의하면, 본 게시물은 쉬프트 레지스터에 포함된 각 스테이지의 출력 신호를 보다 안정적으로 출력할 수 있고, 쉬프트 레지스터가 정상 동작하는 문턱 전압의 범위를 증가시킬 수 있다.
또한, 본 게시물은 쉬프트 레지스터에 포함된 각 스테이지의 크기를 감소시킬 수 있다.
위에서 언급된 본 게시물의 효과 외에도, 본 게시물의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 게시물이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래의 쉬프트 레지스터에 있어서, 하나의 스테이지를 개략적으로 나타내는 회로도이다.
도 2는 본 게시물에 따른 쉬프트 레지스터를 개략적으로 나타내는 도면이다.
도 3은 도 2에 도시된 일 예에 따른 스테이지를 설명하기 위한 회로도이다.
도 4a 및 도 4b는 도 3에 도시된 제 2 노드 제어부의 구성을 설명하기 위한 회로도이다.
도 5는 도 3에 도시된 스테이지의 구동 파형도이다.
도 6은 도 2에 도시된 일 예에 따른 스테이지를 설명하기 위한 회로도이다.
도 7a 내지 도 7c는 도 6에 도시된 노이즈 제거부의 구성을 설명하기 위한 회로도이다.
도 8 내지 도 10은 도 2에 도시된 일 예에 따른 스테이지를 설명하기 위한 회로도이다.
도 11은 도 10에 도시된 스테이지의 변형 예를 설명하기 위한 회로도이다.
도 12는 도 2에 도시된 일 예에 따른 스테이지를 설명하기 위한 회로도이다.
도 13은 도 12에 도시된 스테이지의 변형 예를 설명하기 위한 회로도이다.
도 14는 도 12 또는 도 13에 도시된 패스 트랜지스터의 구조를 개략적으로 나타내는 단면도이다.
도 15는 본 게시물에 따른 디스플레이 장치를 개략적으로 나타내는 도면이다.
본 게시물의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 본 게시물은 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 게시물의 일 예들은 본 게시물의 개시가 완전하도록 하며, 본 게시물의 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 게시물의 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 게시물의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 게시물이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 게시물의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 게시물의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 게시물의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 게시물의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 게시물에 따른 쉬프트 레지스터 및 이를 포함하는 디스플레이 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다
도 2는 본 게시물에 따른 쉬프트 레지스터를 개략적으로 나타내는 도면이다.
도 2를 참조하면, 본 예에 따른 쉬프트 레지스터(710)는 스테이지 회로(711), 클럭 라인부(713), 및 전원 라인부(715)을 포함한다.
상기 스테이지 회로부(711)는 복수의 출력 단자(Vout)와 일대일로 연결된 복수의 스테이지(ST1 내지 STm)를 포함한다.
상기 복수의 스테이지(ST1 내지 STm) 각각은 이전 스테이지들 중 어느 하나로부터 공급되는 출력 신호에 응답하여 인에이블(enable)되며, 다음 스테이지들 중 어느 하나로부터 공급되는 출력 신호에 응답하여 리셋(reset)될 수 있다. 이때, 첫 번째 스테이지(ST1)는 이전 스테이지들 중 어느 하나로부터의 출력 신호 대신에 외부로부터 스타트 신호를 공급받을 수 있다. 마지막 스테이지(STm)는 다음 스테이지들 중 어느 하나로부터의 출력 신호 대신에 외부로부터 리셋 신호를 공급받을 수 있다. 선택적으로, 상기 스타트 신호는 제 1 내지 제 3 스테이지 각각에 순차적으로 공급될 수 있으며, 이 경우, 상기 리셋 신호 역시 제 n 내지 제 n-2 스테이지 각각에 순차적으로 공급될 수 있다. 결과적으로, 상기 스타트 신호와 리셋 신호 각각은 쉬프트 레지스터의 구동 방식에 해당되는 2 이상의 스테이지에 순차적으로 공급될 수 있다.
일 예에 따른 복수의 스테이지(ST1 내지 STm) 각각은 복수의 트랜지스터를 포함한다. 여기서, 복수의 트랜지스터 각각은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등의 산화물 반도체층을 포함할 수 있지만, 산화물 반도체층 이외의 공지된 실리콘 또는 유기 물질을 포함할 수 있다. 그리고, 복수의 트랜지스터 각각은 박막 트랜지스터일 수 있다.
상기 클럭 라인부(713)는 외부의 제어 회로 또는 클럭 생성부로부터 순차적으로 위상이 지연되는 복수의 클럭 신호가 공급되는 복수의 클럭 신호 라인을 포함한다. 복수의 클럭 신호 라인은 쉬프트 레지스터의 구동 방식에 해당되도록 복수의 스테이지(ST1 내지 STm) 각각에 선택적으로 연결되어 복수의 스테이지(ST1 내지 STm) 각각에 적어도 하나의 클럭 신호를 공급한다.
일 예에 따른 클럭 라인부(713)는 외부의 제어 회로 또는 클럭 생성부로부터 공급되는 스캔 클럭 신호를 각각 수신하는 복수의 스캔 클럭 신호 라인을 포함할 수 있다.
상기 복수의 스캔 클럭 신호 각각은 일정한 주기로 순환 반복되는 제 1 기간과 제 2 기간을 포함한다. 여기서, 제 1 기간은 트랜지스터를 턴-온시킬 수 있는 전압 레벨을 가지며, 제 2 기간은 트랜지스터를 턴-오프시킬 수 있는 전압 레벨을 가질 수 있다. 복수의 스캔 클럭 신호 각각의 제 1 기간은 순차적으로 쉬프트되되, 인접한 스캔 클럭 신호끼리 적어도 일부가 중첩될 수 있다. 예를 들어, 복수의 스캔 클럭 신호 각각의 제 1 기간은 디스플레이 패널의 1 수평 기간 단위로 쉬프트될 수 있으나, 이에 한정되지 않고 다양하게 설정될 수 있다. 그리고, 인접한 스캔 클럭 신호는 제 1 기간의 1/3이 서로 중첩될 수 있으나, 이에 한정되지 않고 제 1 기간의 1/2 내지 1/4 범위로 중첩될 수 있다.
일 예에 따른 클럭 라인부(713)는 외부의 제어부 또는 클럭 생성부로부터 공급되는 캐리 클럭 신호를 각각 수신하는 복수의 캐리 클럭 신호 라인을 더 포함할 수 있다.
일 예에 따른 복수의 캐리 클럭 신호 각각은 복수의 스캔 클럭 신호 각각과 동일한 위상을 가질 수 있다.
일 예에 따른 복수의 캐리 클럭 신호 각각은 복수의 스캔 클럭 신호 각각의 제 1 기간과 일대일로 중첩되되, 제 1 기간의 지속 시간이 중첩되는 스캔 클럭 신호의 제 1 기간보다 더 길 수 있다.
상기 전원 라인부(715)는 복수의 스테이지 각각에서 스캔 클럭 신호와 게이트 오프 전압을 선택적으로 출력하기 위해 필요한 각종 전원을 복수의 스테이지 각각에 공통적으로 공급한다. 일 예에 따른 전원 라인부(715)는 외부의 제어 회로 또는 전원 회로로부터 적어도 하나의 트랜지스터 오프셋 전압, 적어도 하나의 구동 전원, 적어도 하나의 리셋 전원, 및 적어도 하나의 게이트 오프 전원 등이 공급되는 복수의 전원 라인을 포함할 수 있다.
도 3은 도 2에 도시된 일 예에 따른 스테이지를 설명하기 위한 회로도로서, 이는 복수의 스테이지 중 n번째 스테이지의 구성을 나타낸 것이다. 도 3에는 트랜지스터들이 N형 채널의 트랜지스터로 구성되는 것으로 도시되었지만, 본 게시물의 트랜지스터들은 N형 채널의 트랜지스터로 한정되지 않고, P형 채널의 트랜지스터로 구성될 수 있다.
도 3을 참조하면, 본 예에 따른 스테이지(STm)는 출력부(OP), 제 1 노드 제어부(NC1), 및 제 2 노드 제어부(NC2)를 포함한다.
상기 출력부(OP)는 제 1 노드(Q)의 전압과 제 2 노드(QB)의 전압에 따라 스캔 클럭 신호(sCLK) 또는 게이트 오프 전압(Voff)을 출력 단자(Vout)로 출력한다.
일 예에 따른 출력부(OP)는 풀-업 트랜지스터(Tu) 및 풀-다운 트랜지스터(Td)를 포함한다.
상기 풀-업 트랜지스터(Tu)는 복수의 스캔 클럭 신호 라인 중 어느 하나에 연결된 스캔 클럭 신호 라인을 통해 공급되는 스캔 클럭 신호(sCLK)를 제 1 노드(Q)의 전압에 따라서 출력 단자(Vout)로 출력한다. 일 예에 따른 풀-업 트랜지스터(Tu)는 제 1 노드(Q)에 연결된 게이트 전극, 출력 노드(No)에 연결된 소스 전극, 및 스캔 클럭 신호 라인에 연결된 드레인 전극을 포함한다. 이러한 풀-업 트랜지스터(Tu)는 제 1 노드(Q)의 전압에 따라 턴-온되어 스캔 클럭 신호(sCLK)를 스캔 신호의 게이트 온 전압으로서 출력 노드(No)를 통해서 출력 단자(Vout)로 출력한다. 스캔 신호의 게이트 온 전압은 디스플레이 장치의 주사 라인에 공급됨과 동시에 다음 스테이지들 중 어느 하나에 스타트 신호로 공급될 수 있다.
상기 풀-다운 트랜지스터(Td)는 게이트 오프 전압의 입력 단자를 통해 공급되는 게이트 오프 전압을 제 2 노드(QB)의 전압에 따라서 출력 단자(Vout)로 출력한다. 선택적으로, 풀-다운 트랜지스터(Td)는 제 2 노드(QB)의 전압에 따라서 출력 단자(Vout)의 전압을 게이트 오프 전압의 전압 레벨로 방전시키기 위한 구성으로 정의될 수 있다. 일 예에 따른 풀-다운 트랜지스터(Td)는 제 2 노드(QB)에 연결된 게이트 전극, 출력 노드(No)에 연결된 소스 전극, 및 게이트 오프 전압의 입력 단자에 연결된 드레인 전극을 포함한다. 이러한 풀-다운 트랜지스터(Td)는 제 2 노드(QB)의 전압에 따라 턴-온되어 게이트 오프 전압(Voff)을 스캔 신호의 게이트 오프 전압으로서 출력 노드(No)를 통해서 출력 단자(Vout)로 출력한다.
상기 제 1 노드 제어부(NC1)는 제 1 내지 제 3 입력 신호(IS1, IS2, IS3)와 트랜지스터 오프셋 전압(Vd1)을 기반으로 제 1 노드(Q)의 전압을 설정하거나 제 4 입력 신호(IS4)를 기반으로 제 1 노드(Q)의 전압을 리셋한다. 이때, 본 게시물에 따른 제 1 노드 제어부(NC1)는 트랜지스터 오프셋 전압(Vd1)과 제 2 입력 신호(IS2) 중 적어도 하나가 공급되고 제 3 입력 신호(IS3)에 따라 트랜지스터 오프셋 전압(Vd1)이 예비 충전되는 연결 노드(Nc)를 포함한다.
일 예에 따른 제 1 입력 신호(IS1)는 n번째 스테이지를 기준으로, n-2번째 스테이지의 출력 신호이고, 제 2 입력 신호(IS2)는 제 1 입력 신호(IS1)와 동일한 n-2번째 스테이지의 출력 신호이고, 제 3 입력 신호(IS3)는 n번째 스테이지를 기준으로, n-1번째 스테이지에 포함된 제 1 노드(Q)의 전압이며, 제 4 입력 신호(IS4)는 n번째 스테이지를 기준으로, n+3번째 스테이지의 출력 신호일 수 있다. 즉, 제 1 및 제 2 입력 신호(IS1, IS2) 각각은 n번째 스테이지를 기준으로, 전전단 스테이지의 출력 신호일 수 있으며, 이 경우, 제 1 입력 신호(IS1)의 입력 단자와 제 2 입력 신호(IS2)의 입력 단자는 서로 전기적으로 연결되고, 하나의 연결 라인을 통해서 전전단 스테이지의 출력 단자(Vout)에 전기적으로 연결될 수 있다. 제 3 입력 신호(IS3)는 n번째 스테이지를 기준으로, 이전단 스테이지에 마련된 제 1 노드(Q)의 전압일 수 있으며, 이 경우, 제 3 입력 신호(IS3)의 입력 단자는 이전단 스테이지의 제 1 노드(Q)에 전기적으로 연결된다. 제 4 입력 신호(IS4)는 n번째 스테이지를 기준으로, 다음 3번째 스테이지의 출력 신호일 수 있으며, 이 경우, 제 4 입력 신호(IS4)의 입력 단자는 n+3번째 스테이지의 출력 단자(Vout)에 전기적으로 연결될 수 있다.
일 예에 따른 트랜지스터 오프셋 전압(Vd1)은 제 2 입력 신호(IS2)와 같거나 더 높은 전압 레벨을 가질 수 있다. 즉, 트랜지스터 오프셋 전압(Vd1)은 제 2 입력 신호(IS2)의 제 1 기간과 대응되는 전압 레벨과 같거나 더 높은 전압 레벨을 가질 수 있다.
일 예에 따른 제 3 입력 신호(IS3)는 단계적으로 변화되는 제 1 내지 제 3 전압 구간을 포함한다. 이러한 제 3 입력 신호(IS3)의 제 1 내지 제 3 전압 구간에 따라서 연결 노드(Nc)의 전압은 3단계로 변화된다. 즉, 상기 연결 노드(Nc)는 제 2 입력 신호(IS2)로 충전되기 이전 기간에 제 3 입력 신호(IS3)에 따라 트랜지스터 오프셋 전압(Vd1)으로 예비 충전된 후, 제 2 입력 신호(IS2)에 따른 제 2 입력 신호(IS2)에 상응하는 전압과 제 3 입력 신호(IS3)에 따른 트랜지스터 오프셋 전압(Vd1)에 상응하는 전압 각각이 단계적으로 충전된다.
예를 들어, 본 예에서, 연결 노드(Nc)의 전압은 제 3 입력 신호(IS3)의 제 1 전압 구간 동안 기준 전압 레벨(또는 플로팅 전압 레벨)에서부터 트랜지스터 오프셋 전압(Vd1)보다 낮은 제 1 전압 레벨로 변화된다. 즉, 연결 노드(Nc)의 전압은 제 3 입력 신호(IS3)의 제 1 전압 구간 동안 제 2 입력 신호(IS2)와 무관하게 트랜지스터 오프셋 전압(Vd1)에 따라 예비 충전된다. 이어서, 연결 노드(Nc)의 전압은 제 3 입력 신호(IS3)의 제 2 전압 구간 동안 제 1 전압 레벨에서부터 제 2 입력 신호(IS2)의 전압 레벨에 상응하는 제 2 전압 레벨로 변화되며, 제 3 입력 신호(IS3)의 제 3 전압 구간 동안 제 2 전압 레벨에서부터 트랜지스터 오프셋 전압(Vd1)의 전압 레벨에 상응하는 제 3 전압 레벨로 변화될 수 있다. 여기서, 제 1 전압 레벨은 예비 충전 전압(또는 1단 충전 전압), 제 2 전압 레벨은 2단 충전 전압, 및 제 3 전압 레벨은 3단 충전 전압으로 각각 정의될 수 있다.
본 예는 상기 연결 노드(Nc)의 전압을 3단계로 변화시킴으로써 제 1 노드(Q)의 전압 충전 특성을 개선하고, 이를 통해 복수의 스테이지(ST1 내지 STm) 각각에서 신호를 안정적으로 출력할 수 있다. 이를 위해, 복수의 스테이지(ST1 내지 STm) 각각에 공급되는 제 1 내지 제 3 입력 신호(IS1, IS2, IS3) 및 이들 간의 타이밍 관계는 다음과 같이 설정되는 것이 바람직하다.
상기 제 3 입력 신호(IS3)는 스캔 클럭 신호의 제 1 기간과 대응되는 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2) 각각의 제 1 기간과 중첩되는 구간을 포함한다.
상기 제 3 입력 신호(IS3)의 제 1 전압 구간은 스캔 클럭 신호의 제 2 기간과 대응되는 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2) 각각의 제 2 기간과 중첩되고, 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2) 각각의 제 1 기간과 중첩되지 않는다.
상기 제 3 입력 신호(IS3)의 제 2 전압 구간은 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2) 각각의 제 1 기간과 중첩된다.
상기 제 3 입력 신호(IS3)의 제 3 전압 구간은 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2) 각각의 제 1 기간 일부 및 제 2 기간과 중첩된다. 즉, 상기 제 3 입력 신호(IS3)의 제 3 전압 구간은 n-1번째(또는 이전단) 스테이지의 출력부(OP)에 공급되는 스캔 클럭 신호(sCLK)와 중첩될 수 있다. 추가적으로, 제 3 입력 신호(IS3)의 제 3 전압 구간 일부는 출력부(OP)에서 출력되는 스캔 클럭 신호와 중첩된다. 즉, 출력부(OP)에서 출력되는 스캔 클럭 신호(sCLK)의 제 1 기간은 제 3 입력 신호(IS3)의 제 3 전압 구간 일부와 중첩되는 것이 바람직하다.
또한, 게이트 온 전압 레벨을 갖는 제 3 입력 신호(IS3)는 출력부(OP)에서 출력되는 스캔 클럭 신호, 즉 스캔 클럭 신호(sCLK)의 제 1 기간을 포함하도록 설정된다. 그리고, 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2) 각각은 출력부(OP)에서 출력되는 스캔 클럭 신호, 즉 스캔 클럭 신호(sCLK)의 제 1 기간과 중첩되지 않도록 설정된다.
일 예에 따른 제 1 노드 제어부(NC1)는 제 1 노드(Q)의 전압을 설정하는 전압 설정부(NC1a), 및 제 1 노드(Q)의 전압을 리셋하는 전압 리셋부(NC1b)를 포함할 수 있다.
상기 전압 설정부(NC1a)는 제 1 내지 제 3 입력 신호(IS1, IS2, IS3)와 트랜지스터 오프셋 전압(Vd1)을 기반으로 제 1 노드(Q)의 전압을 설정한다. 일 예에 따른 전압 설정부(NC1a)는 제 1-1 트랜지스터(T11), 제 1-2 트랜지스터(T12), 및 제 1-3 트랜지스터(T13)를 포함할 수 있다.
상기 제 1-1 트랜지스터(T11)는 제 1 입력 신호(IS1)에 응답하여 제 2 입력 신호(IS2)의 입력 단자와 연결 노드(Nc) 사이의 전류 패스를 형성한다. 즉, 제 1-1 트랜지스터(T11)는 제 1 입력 신호(IS1)에 응답하여 제 2 입력 신호(IS2)를 연결 노드(Nc)에 공급한다. 예를 들어, 제 1-1 트랜지스터(T11)는 제 1 입력 신호(IS1)의 입력 단자에 연결된 게이트 전극, 제 2 입력 신호(IS2)의 입력 단자에 연결된 제 1 소스/드레인 전극, 및 연결 노드(Nc)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 1-1 트랜지스터(T11)의 제 1 및 제 2 소스/드레인 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다.
상기 제 1-2 트랜지스터(T12)는 제 1 입력 신호(IS1)에 응답하여 연결 노드(Nc)와 제 1 노드(Q) 사이의 전류 패스를 형성한다. 즉, 제 1-2 트랜지스터(T12)는 연결 노드(Nc)의 전압을 제 1 노드(Q)에 공급한다. 예를 들어, 제 1-2 트랜지스터(T12)는 제 1 입력 신호(IS1)의 입력 단자에 연결된 게이트 전극, 연결 노드(Nc)에 연결된 제 1 소스/드레인 전극, 및 제 1 노드(Q)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 1-2 트랜지스터(T12)의 제 1 및 제 2 소스/드레인 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다.
상기 제 1-3 트랜지스터(T13)는 제 3 입력 신호(IS3)에 응답하여 트랜지스터 오프셋 전압(Vd1)의 입력 단자와 연결 노드(Nc) 사이의 전류 패스를 형성하는 것으로, 제 3 입력 신호(IS3)에 따라 종래의 포화 영역이 아닌 선형 영역에서 동작한다. 예를 들어, 제 1-3 트랜지스터(T13)는 제 3 입력 신호(IS3)의 입력 단자에 연결된 게이트 전극, 트랜지스터 오프셋 전압(Vd1)의 입력 단자에 연결된 제 1 소스/드레인 전극, 및 연결 노드(Nc)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 1-3 트랜지스터(T13)의 제 1 및 제 2 소스/드레인 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다. 이러한 제 1-3 트랜지스터(T13)는 제 3 입력 신호(IS3)에 응답하여 트랜지스터 오프셋 전압(Vd1)을 연결 노드(Nc)에 공급함으로써 제 1-1 트랜지스터(T11)의 문턱 전압으로 인하여 제 1 노드(Q)의 전압 충전 특성이 저하되는 것을 방지하면서 턴-오프된 제 1-2 트랜지스터(T12)를 완전히 턴-오프시켜 제 1 노드(Q)의 전압 누설을 방지하고, 이를 통해 전압 설정부(NC1a)에 의해 설정되는 제 1 노드(Q)의 전압을 안정적으로 유지시킬 수 있다.
일 예에 따른 제 1-1 트랜지스터(T11)와 제 1-2 트랜지스터(T12) 각각은 제 1 노드(Q)의 전압을 설정하기 위한 제 2 입력 신호(IS2)를 제 1 노드(Q) 쪽으로 전달하는 역할을 하기 때문에 상대적으로 큰 채널 크기를 가질 수 있다. 이때, 제 1-1 트랜지스터(T11)와 제 1-2 트랜지스터(T12) 각각은 서로 동일한 채널 크기를 가질 수 있다. 제 1-3 트랜지스터(T13)는 제 1-2 트랜지스터(T12)의 게이트 전압과 제 1 소스/드레인 전압 간의 전압 차를 증가시켜 턴-오프된 제 1-2 트랜지스터(T12)를 완전히 턴-오프시켜 제 1 노드(Q)의 전압 누설을 방지하기 위한 트랜지스터 오프셋 전압(Vd1)을 연결 노드(Nc)에 전달하는 역할을 하기 때문에 제 1-1 트랜지스터(T11)보다 상대적으로 작은 채널 크기를 가질 수 있다.
이와 같은 전압 설정부(NC1a)의 동작을 설명하면 다음과 같다.
먼저, 제 3 입력 신호(IS3)가 제 1 전압 구간이고, 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2) 각각이 게이트 오프 전압일 경우, 연결 노드(Nc)는 제 3 입력 신호(IS3)에 의해 턴-온된 제 1-3 트랜지스터(T13)를 통해 공급되는 트랜지스터 오프셋 전압(Vd1)보다 낮은 제 1 전압 레벨로 예비 충전된다. 이때, 연결 노드(Nc)의 전압 레벨을 제 1-3 트랜지스터(T13)를 기반으로 하는 전압 분배에 의해 트랜지스터 오프셋 전압(Vd1)보다 낮은 제 1 전압 레벨을 가지게 된다.
이어서, 제 3 입력 신호(IS3)가 제 2 전압 구간이고, 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2) 각각이 게이트 온 전압일 경우, 연결 노드(Nc)의 전압은 제 1 입력 신호(IS1)에 의해 턴-온된 제 1-1 트랜지스터(T11)와 제 1-2 트랜지스터(T12)를 통해 공급되는 제 2 입력 신호(IS2)에 상응하는 전압이 추가로 충전되어 제 2 전압 레벨로 변화(또는 증가)되고, 제 1 노드(Q)는 제 2 연결 노드(Nc)의 전압으로 변화(또는 증가)된다. 이때, 제 2 입력 신호(IS2)는 연결 노드(Nc)에 예비 충전된 전압으로 인해 상대적으로 빠른 시간에 연결 노드(Nc)에 충전될 수 있다. 그리고, 연결 노드(Nc)의 전압은 제 1-1 트랜지스터(T11)의 게이트 전압과 문턱 전압의 차 전압에 상응하는 전압 레벨을 가지며, 제 1 노드(Q)의 전압은 제 2 연결 노드(Nc)의 전압에 의해 제한될 수 있다.
이어서, 제 3 입력 신호(IS3)가 제 3 전압 구간이고, 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2) 각각이 일정 기간 동안 게이트 온 전압 상태에서 게이트 오프 전압으로 변화될 경우, 연결 노드(Nc)의 전압은 제 3 입력 신호(IS3)에 의해 확실히 턴-온(또는 풀-업)된 제 1-3 트랜지스터(T13)를 통해 공급되는 트랜지스터 오프셋 전압(Vd1)이 추가로 충전되어 제 3 전압 레벨로 변화(또는 증가)되고, 제 1 노드(Q)는 제 2 연결 노드(Nc)의 전압(제 3 전압 레벨)에 상응하는 전압으로 충전된다. 이론적으로, 연결 노드(Nc)의 전압은 제 1-3 트랜지스터(T13)가 제 3 입력 신호(IS3)에 의해 선형 영역에서 동작함에 따라 트랜지스터 오프셋 전압(Vd1)까지 변화(또는 증가)될 수 있다.
이어서, 제 3 입력 신호(IS3)가 제 3 전압 구간이고, 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2) 각각이 게이트 오프 전압일 경우, 연결 노드(Nc)의 전압은 제 1-1 트랜지스터(T11)와 제 1-2 트랜지스터(T12)가 제 1 입력 신호(IS1)에 의해 턴-오프됨에 따라 플로팅(floating)됨에 따라 제 3 전압 레벨로 유지된다. 제 1 노드(Q)의 전압은 스캔 클럭 신호(sCLK)에 따른 부트스트래핑(bootstrapping)으로 인하여 스캔 클럭 신호(sCLK)의 전압 레벨만큼 변화(또는 증가)될 수 있다.
이어서, 제 3 입력 신호(IS3)가 제 2 전압 구간이고, 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2) 각각이 게이트 오프 전압일 경우, 연결 노드(Nc)의 전압은 제 3 입력 신호(IS3)의 전압 변화에 따른 커플링으로 인하여 약간 변화(또는 감소)되지만 큰 틀에서 이전의 전압 레벨로 유지되는 것으로 볼 수 있다. 그리고, 제 1 노드(Q)는 이전의 전압 레벨로 유지된다.
이어서, 제 3 입력 신호(IS3)가 게이트 오프 전압이고, 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2) 각각이 게이트 오프 전압일 경우, 연결 노드(Nc)의 전압은 제 1-3 트랜지스터(T13)가 제 3 입력 신호(IS3)에 의해 턴-오프됨에 따라 플로팅되고, 제 3 입력 신호(IS3)의 전압 변화에 따른 커플링으로 인하여 제 3 입력 신호(IS3)의 전압 변화에 대응되는 전압 레벨로 변화(또는 감소)된다. 그리고, 제 1 노드(Q)는 이전의 전압 레벨로 유지된다.
이어서, 연결 노드(Nc)의 전압과 제 1 노드(Q)의 전압은 전압 리셋부(NC1b)의 동작에 의해 제 1 리셋 전원(VSS1)으로 리셋될 수 있다.
이와 같은, 본 예에 따른 전압 설정부(NC1a)는 제 3 입력 신호(IS3)에 의해 선형 영역에서 동작하는 제 1-3 트랜지스터(T13)를 이용하여 연결 노드(Nc)의 전압을 3단계로 변화시킴으로써 제 1-1 트랜지스터(T11)의 문턱 전압으로 인하여 제 1 노드(Q)의 전압 충전 특성이 저하되는 것을 방지하면서 턴-오프된 제 1-2 트랜지스터(T12)를 완전히 턴-오프시켜 제 1 노드(Q)의 전압 누설을 방지하고, 이를 통해 제 1 노드(Q)의 전압을 안정적으로 설정할 수 있다.
상기 전압 리셋부(NC1b)는 제 4 입력 신호(IS4)에 응답하여 제 1 노드(Q)와 제 1 리셋 전원(VSS1) 사이의 전류 패스(또는 방전 패스)를 형성한다. 일 예에 따른 전압 리셋부(NC1b)는 제 2 트랜지스터(T2)를 포함할 수 있다.
상기 제 2 트랜지스터(T2)는 제 4 입력 신호(IS4)의 입력 단자에 연결된 게이트 전극, 제 1 노드(Q)에 연결된 제 1 소스/드레인 전극, 및 제 1 리셋 전원(VSS1)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 2 트랜지스터(T2)의 제 1 및 제 2 소스/드레인 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다. 이러한 제 2 트랜지스터(T2)는 제 4 입력 신호(IS4)에 따라 턴-온되어 제 1 노드(Q)를 제 1 리셋 전원(VSS1)에 연결하여 제 1 노드(Q)의 전압을 리셋(또는 초기화)시킨다. 여기서, 제 1 리셋 전원(VSS1)의 전압 레벨은 게이트 오프 전압 레벨 또는 트랜지스터를 턴-오프시킬 수 있는 제 1 저전위 전압 레벨을 가질 수 있으며, 이로 인해 제 1 리셋 전원(VSS1)은 제 1 게이트 오프 전원 또는 제 1 저전위 전원 등으로 표현될 수도 있다.
일 예에 따른 제 2 노드 제어부(NC2)는 구동 전원(VH)과 제 2 리셋 전원(VSS2)을 기반으로 제 1 노드(Q)의 전압에 따라 제 2 노드(QB)의 전압을 설정함으로써 제 2 노드(QB)의 전압을 제 1 노드(Q)의 전압과 상반되는 전압으로 제어한다. 즉, 제 2 노드 제어부(NC2)는 제 1 노드(Q)의 전압에 따라 제 2 노드(QB)를 구동 전원(VH)의 전압 레벨로 충전시키거나 제 2 노드(QB)의 전압을 제 2 리셋 전원(VSS2)으로 방전시킨다. 예를 들어, 제 2 노드 제어부(NC2)는 제 1 노드(Q)의 전압이 제 1 노드 제어부(NC1)에 의해 설정되는 경우, 제 2 노드(QB)의 전압을 제 2 리셋 전원(VSS2)의 전압 레벨(게이트 오프 전압 레벨)로 설정한다. 반대로, 제 2 노드 제어부(NC2)는 제 1 노드(Q)의 전압이 제 1 노드 제어부(NC1)에 의해 리셋되는 경우, 제 2 노드(QB)의 전압을 구동 전원(VH)의 전압 레벨(또는 게이트 온 전압 레벨)로 설정한다. 여기서, 구동 전원(VH)의 전압 레벨은 게이트 온 전압 레벨 또는 트랜지스터를 턴-온시킬 수 있는 고전위 전압 레벨을 가질 수 있으며, 이로 인해 구동 전원(VH)은 제 1 게이트 온 전원 또는 제 1 고전위 전원 등으로 표현될 수도 있다. 제 2 리셋 전원(VSS2)의 전압 레벨은 게이트 오프 전압 레벨 또는 트랜지스터를 턴-오프시킬 수 있는 제 2 저전위 전압 레벨을 가질 수 있으며, 이로 인해 제 2 리셋 전원(VSS2)은 제 2 게이트 오프 전원 또는 제 2 저전위 전원 등으로 표현될 수도 있다.
일 예에 따른 제 2 노드 제어부(NC2)는 제 1 노드(Q)에 연결된 제어 단자, 구동 전원(VH)에 연결된 제 1 전원 입력 단자, 제 2 리셋 전원(VSS2)에 연결된 제 2 전원 입력 단자, 및 제 2 노드(QB)에 연결된 출력 단자를 포함하는 인버터 회로로 구성될 수 있다.
도 4a 및 도 4b는 도 3에 도시된 제 2 노드 제어부의 구성을 설명하기 위한 회로도이다.
먼저, 도 4a를 도 3과 결부하면, 일 예에 따른 제 2 노드 제어부(NC2)는 구동 전원(VH)과 제 2 노드(QB) 사이에 다이오드 형태의 연결된 제 1 트랜지스터(M1), 및 제 1 노드(Q)의 전압에 따라 제 2 리셋 전원(VSS2)을 제 2 노드(QB)에 연결시키는 제 2 트랜지스터(M2)를 포함한다.
상기 제 1 트랜지스터(M1)는 구동 전원(VH)으로부터 공급되는 구동 전압에 의해 턴-온되며, 턴-온시 구동 전압을 제 2 노드(QB)에 공급함으로써 제 2 노드(QB)의 전압을 구동 전원(VH)의 전압 레벨(또는 게이트 온 전압 레벨)로 설정한다.
상기 제 2 트랜지스터(M2)는 제 1 노드 제어부(NC1)에 마련된 제 1 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 노드(QB)의 전압을 제 2 리셋 전원(VSS2)으로 방전시킴으로써 제 2 노드(QB)의 전압을 제 2 리셋 전원(VSS2)의 전압 레벨(게이트 오프 전압 레벨)로 설정한다.
이와 같은, 일 예에 따른 제 2 노드 제어부(NC2)는 제 1 노드(Q)의 전압에 따라 제 2 트랜지스터(M2)가 턴-오프되면, 구동 전원(VH)에 의해 턴-온된 제 1 트랜지스터(M1)를 통해서 구동 전원(VH)을 제 2 노드(QB)에 충전함으로써 제 2 노드(QB)의 전압을 구동 전원(VH)의 전압 레벨(또는 게이트 온 전압 레벨)로 설정한다. 반면에, 일 예에 따른 제 2 노드 제어부(NC2)는 제 1 노드(Q)의 전압에 따라 제 2 트랜지스터(M2)가 턴-온되면, 턴-온된 제 2 트랜지스터(M2)를 통해서 제 2 노드(QB)의 전압을 제 2 리셋 전원(VSS2)으로 방전시킴으로써 제 2 노드(QB)의 전압을 제 2 리셋 전원(VSS2)의 전압 레벨(게이트 오프 전압 레벨)로 설정한다. 이때, 구동 전원(VH)에 의해 턴-온된 제 1 트랜지스터(M1)를 통해서 구동 전원(VH)이 제 2 노드(QB)에 공급되더라도 제 2 노드(QB)의 전압은 턴-온된 제 2 트랜지스터(M2)를 통해서 제 2 리셋 전원(VSS2)으로 방전된다. 이를 위해, 제 2 트랜지스터(M2)는 제 1 트랜지스터(M1)보다 상대적으로 큰 채널 크기를 갖는 것이 바람직하다.
도 4b를 도 3과 결부하면, 다른 예에 따른 제 2 노드 제어부(NC2)는 구동 전원(VH)과 내부 노드(Ni) 사이에 다이오드 형태의 연결된 제 1 트랜지스터(M1), 제 1 노드(Q)의 전압에 따라 제 2-1 리셋 전원(VSS2-1)을 내부 노드(Ni)에 연결시키는 제 2 트랜지스터(M2), 내부 노드(Ni)의 전압에 따라 구동 전원(VH)을 제 2 노드(QB)에 연결시키는 제 3 트랜지스터(M3), 및 제 1 노드(Q)의 전압에 따라 제 2-2 리셋 전원(VSS2-2)을 제 2 노드(QB)에 연결시키는 제 4 트랜지스터(M4)를 포함한다. 여기서, 제 2-1 리셋 전원(VSS2-1)과 제 2-2 리셋 전원(VSS2-2) 각각의 전압 레벨을 서로 동일한 전압 레벨을 가지거나 다른 전압 레벨을 가질 수 있으며, 제 2-1 리셋 전원(VSS2-1)과 제 2-2 리셋 전원(VSS2-2)이 서로 동일한 전압 레벨을 가지는 경우 제 2-1 리셋 전원(VSS2-1)과 제 2-2 리셋 전원(VSS2-2)은 하나의 제 2 리셋 전원(VSS2)으로 구성될 수 있다.
상기 제 1 트랜지스터(M1)는 구동 전원(VH)으로부터 공급되는 구동 전압에 의해 턴-온되며, 턴-온시 구동 전압을 내부 노드(Ni)에 공급함으로써 내부 노드(Ni)의 전압을 구동 전원(VH)의 전압 레벨(또는 게이트 온 전압 레벨)로 설정한다.
상기 제 2 트랜지스터(M2)는 제 1 노드 제어부(NC1)에 마련된 제 1 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 내부 노드(Ni)의 전압을 제 2-1 리셋 전원(VSS2-1)으로 방전시킴으로써 내부 노드(Ni)의 전압을 제 2-1 리셋 전원(VSS2-1)의 전압 레벨(게이트 오프 전압 레벨)로 설정한다.
상기 제 3 트랜지스터(M3)는 내부 노드(Ni)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 구동 전원(VH)에 공급되는 구동 전압을 제 2 노드(QB)에 공급함으로써 제 2 노드(QB)의 전압을 구동 전원(VH)의 전압 레벨(또는 게이트 온 전압 레벨)로 설정한다.
상기 제 4 트랜지스터(M4)는 제 1 노드 제어부(NC1)에 마련된 제 1 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 노드(QB)의 전압을 제 2-2 리셋 전원(VSS2-2)으로 방전시킴으로써 제 2 노드(QB)의 전압을 제 2-2 리셋 전원(VSS2-2)의 전압 레벨(게이트 오프 전압 레벨)로 설정한다.
이와 같은, 다른 예에 따른 제 2 노드 제어부(NC2)는 제 1 노드(Q)의 전압에 따라 제 2 트랜지스터(M2)가 턴-오프되면, 구동 전원(VH)에 의해 턴-온된 제 1 트랜지스터(M1)를 통해서 구동 전원(VH)을 내부 노드(Ni)에 충전하고, 내부 노드(Ni)의 전압에 의해 턴-온된 제 3 트랜지스터(M3)를 통해서 구동 전압을 제 2 노드(QB)에 충전함으로써 제 2 노드(QB)의 전압을 구동 전원(VH)의 전압 레벨(또는 게이트 온 전압 레벨)로 설정한다. 반면에, 다른 예에 따른 제 2 노드 제어부(NC2)는 제 1 노드(Q)의 전압에 따라 제 2 트랜지스터(M2)가 턴-온되면, 턴-온된 제 2 트랜지스터(M2)를 통해서 내부 노드(Ni)의 전압을 제 2-1 리셋 전원(VSS2-1)으로 방전시키고, 이를 통해 제 3 트랜지스터(M3)를 턴-오프시킴과 동시에 제 1 노드(Q)의 전압에 의해 턴-온된 제 4 트랜지스터(M4)를 통해서 제 2 노드(QB)의 전압을 제 2-2 리셋 전원(VSS2-2)으로 방전시킴으로써 제 2 노드(QB)의 전압을 제 2-2 리셋 전원(VSS2-2)의 전압 레벨(게이트 오프 전압 레벨)로 설정한다. 이때, 구동 전원(VH)에 의해 턴-온된 제 1 트랜지스터(M1)를 통해서 구동 전원(VH)이 내부 노드(Ni)에 공급되더라도 내부 노드(Ni)의 전압은 턴-온된 제 2 트랜지스터(M2)를 통해서 제 2-1 리셋 전원(VSS2-1)으로 방전되고, 이로 인하여 내부 노드(Ni)에 연결된 제 2 트랜지스터(M2)가 턴-오프된다. 이를 위해, 제 2 트랜지스터(M2)는 제 1 트랜지스터(M1)보다 상대적으로 큰 채널 크기를 갖는 것이 바람직하다.
선택적으로, 또 다른 예에 따른 제 2 노드 제어부(NC2)는 대한민국 특허공개공보 제10-2014-0032792호의 도 29 내지 도 32에 개시된 인버터들 중 어느 하나로 구성될 수 있다.
도 5는 도 3에 도시된 스테이지의 구동 파형도이다.
도 5를 참조하여 도 3에 도시된 n번째 스테이지의 동작을 설명하면 다음과 같다.
우선, n번째 스테이지(STm)는 제 1 내지 제 7 기간(t1, t2, t3, t4, t5, t7)을 통해 스캔 출력 신호(sCLK2)를 출력 단자(Vout)로 출력할 수 있다.
상기 제 1 기간(t1)은 연결 노드(Nc)의 예비 충전 기간으로 정의될 수 있다. 이러한 제 1 기간(t1)에서, 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2) 및 제 4 입력 신호(IS4) 각각은 게이트 오프 전압(Voff)을 가지며, 제 3 입력 신호(IS3)는 전단 스테이지의 동작에 따라서 제 1 노드(Q(n-1))에 충전된 제 1 충전 전압(V1)의 제 1 전압 구간을 갖는다. 이에 따라, 연결 노드(Nc)의 전압은 제 3 입력 신호(IS3)의 제 1 전압 구간에 의해 턴-온된 제 1 노드 제어부(NC1)의 제 1-3 트랜지스터(T13)를 통해 공급되는 트랜지스터 오프셋 전압(Vd1)보다 낮은 제 1 전압 레벨(Vcn1)로 예비 충전된다.
상기 제 2 기간(t2)에서, 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2)는 게이트 온 전압(Von)을 가지고, 제 3 입력 신호(IS3)는 n-1번째 스테이지의 동작에 따라서 제 1 노드(Q(n-1))에 충전된 제 2 충전 전압(V2)의 제 2 전압 구간을 가지며, 제 4 입력 신호(IS4)는 게이트 오프 전압(Voff)을 갖는다. 이에 따라, 연결 노드(Nc)의 전압은 제 1 입력 신호(IS1)에 의해 턴-온된 제 1-1 트랜지스터(T11)와 제 1-2 트랜지스터(T12)를 통해 공급되는 제 2 입력 신호(IS2)에 상응하는 전압이 추가로 충전되어 제 2 전압 레벨(Vcn2)로 변화(또는 증가)되고, 제 1 노드(Q)는 제 2 연결 노드(Nc)의 전압에 의해 제한되어 제 2 전압 레벨(Vcn2)로 충전된다.
상기 제 3 기간(t3)에서, 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2)는 일정 기간 동안 게이트 온 전압(Von) 상태에서 게이트 오프 전압(Voff)으로 변화되고, 제 3 입력 신호(IS3)는 n-1번째 스테이지의 부트스트래핑 동작에 따라 제 1 노드(Q(n-1))에 충전된 제 3 충전 전압(V3)의 제 3 전압 구간을 가지며, 제 4 입력 신호(IS4)는 게이트 오프 전압(Voff)을 갖는다. 이에 따라, 연결 노드(Nc)의 전압은 제 3 전압 구간의 제 3 입력 신호(IS3)에 의해 확실히 턴-온(또는 풀-업)된 제 1-3 트랜지스터(T13)를 통해 공급되는 트랜지스터 오프셋 전압(Vd1)이 추가로 충전되어 제 3 전압 레벨(Vcn3)로 변화(또는 증가)되고, 제 1 노드(Q)는 제 2 연결 노드(Nc)의 전압(제 3 전압 레벨)에 상응하는 전압으로 변화(또는 증가)된다. 이론적으로, 연결 노드(Nc)의 전압은 제 1-3 트랜지스터(T13)가 제 3 입력 신호(IS3)의 제 3 전압 구간에 의해 선형 영역에서 동작함에 따라 트랜지스터 오프셋 전압(Vd1)까지 변화(또는 증가)될 수 있다.
상기 제 4 기간(t4)에서, 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2)는 게이트 오프 전압(Voff)을 가지고, 제 3 입력 신호(IS3)는 일정 기간 동안 이전의 제 3 전압 구간을 가진 후, n-1번째 스테이지의 동작에 따른 제 1 노드(Q(n-1))의 전압 변화에 의해 제 2 충전 전압(V2)의 제 2 전압 구간을 가지고, 제 4 입력 신호(IS4)는 게이트 오프 전압(Voff)을 가지며, 스캔 클럭 신호(sCLK2)는 게이트 온 전압(Von)의 제 1 기간을 갖는다. 이에 따라, 연결 노드(Nc)의 전압은 제 1-1 트랜지스터(T11)와 제 1-2 트랜지스터(T12)가 제 1 입력 신호(IS1)에 의해 턴-오프됨에 따라 플로팅(floating)됨에 따라 제 3 전압 레벨로 유지되되, 제 3 입력 신호(IS3)의 전압 변화에 따른 커플링으로 인하여 약간 변화(또는 감소)하게 된다. 제 1 노드(Q)의 전압은 스캔 클럭 신호(sCLK2)에 따른 부트스트래핑(bootstrapping)으로 인하여 스캔 클럭 신호(sCLK2)의 전압 레벨만큼 변화될 수 있다. 이러한 제 1 노드(Q)의 전압에 따라 출력부(OP)의 풀-업 트랜지스터(Tu)가 턴-온됨에 따라 스캔 클럭 신호(sCLK2)의 제 1 기간이 출력 신호(OUT(n))로서 출력 단자(Vout)를 통해서 출력된다.
상기 제 5 기간(t5)에서, 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2)는 게이트 오프 전압(Voff)을 가지고, 제 3 입력 신호(IS3)는 이전의 제 2 전압 구간을 가지고, 제 4 입력 신호(IS4)는 게이트 오프 전압(Voff)을 가지며, 스캔 클럭 신호(sCLK2)는 일정 시간 동안 게이트 온 전압(Von)의 제 1 기간을 가진 후 게이트 오프 전압(Voff)의 제 2 기간을 갖는다. 이에 따라, 연결 노드(Nc)의 전압은 이전의 전압 레벨을 유지한다. 제 1 노드(Q)의 전압은 스캔 클럭 신호(sCLK2)에 따른 부트스트래핑(bootstrapping)으로 인하여 스캔 클럭 신호(sCLK2)의 전압 레벨만큼 변화(또는 감소)될 수 있다. 이러한 제 1 노드(Q)의 전압 변화에도 출력부(OP)의 풀-업 트랜지스터(Tu)가 턴-온 상태를 유지함에 따라 스캔 클럭 신호(sCLK2)의 제 2 기간이 출력 신호(OUT(n))로서 출력 단자(Vout)를 통해서 출력된다.
상기 제 6 기간(t6)에서, 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2)는 게이트 오프 전압(Voff)을 가지고, 제 3 입력 신호(IS3)는 전단 스테이지의 리셋 동작에 따른 제 1 노드(Q(n-1))의 전압 변화에 의해 게이트 오프 전압(Voff)을 가지고, 제 4 입력 신호(IS4)는 여전히 게이트 오프 전압(Voff)을 갖는다. 이에 따라, 연결 노드(Nc)의 전압과 제 1 노드(Q)의 전압은 이전 제 5 기간(t5)의 상태를 유지한다.
상기 제 7 기간(t7)에서, 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2)는 게이트 오프 전압(Voff)을 가지고, 제 3 입력 신호(IS3)는 전단 스테이지의 리셋 동작에 따른 제 1 노드(Q(n-1))의 전압 변화에 의해 게이트 오프 전압(Voff)을 가지고, 제 4 입력 신호(IS4)는 n+3번째 스테이지로부터 공급되는 출력 신호(OUT(n+3))의 게이트 온 전압(Von)을 갖는다. 이에 따라, 연결 노드(Nc)의 전압과 제 1 노드(Q)의 전압은 전압 리셋부(NC1b)의 동작에 의해 제 1 리셋 전원(VSS1)으로 방전되어 게이트 오프 전압(Voff)을 갖는다.
이와 같은, 본 예는 각 스테이지(ST1 내지 STm)에 마련된 제 1 노드 제어부(NC1)를 이용한 제 1 노드(Q)의 전압 설정시, 전압 설정부(NC1a)에 마련된 연결 노드(Nc)의 전압을 3단계로 변화시킴으로써 제 1 노드(Q)의 전압 충전 저하를 방지하면서 턴-오프된 제 1-2 트랜지스터(T12)를 완전히 턴-오프시켜 제 1 노드(Q)의 전압 누설을 방지해 제 1 노드(Q)의 전압을 안정적으로 유지시킬 수 있고, 이를 통해 각 스테이지(ST1 내지 STm)의 출력 신호를 보다 안정적으로 출력할 수 있다. 또한, 본 예는 각 스테이지(ST1 내지 STm)의 제 1 노드 제어부(NC1)에 마련된 제 1-1 트랜지스터(T11)의 문턱 전압이 커지는 경우에도 제 1 노드(Q)의 전압 충전 저하를 방지할 수 있으며, 이를 통해 각 스테이지(ST1 내지 STm)의 출력 신호를 보다 안정적으로 출력할 수 있다. 결과적으로, 본 예는 쉬프트 레지스터가 정상 동작하는 문턱 전압의 범위를 증가시킬 수 있다.
한편, 본 예에 따른 쉬프트 레지스터(710)에서, 각 스테이지(ST1 내지 STm)는 제 1 입력 신호(IS1), 즉 n-2번째 스테이지의 출력 신호에 의해 인에이블(enable)된다. 이에 따라, 제 1 및 제 2 스테이지(ST1, ST2) 각각은 외부의 제어 회로 또는 제 1 및 제 2 더미 스테이지로부터 제 1 입력 신호(IS1)를 공급받을 수 있다. 또한, 제 1 스테이지(ST1)는 외부의 제어 회로 또는 제 2 더미 스테이지로부터 제 3 입력 신호(IS3)를 공급받을 수 있다. 선택적으로, 제 1 스테이지(ST1)는 클럭 입력부에 인접하게 배치되기 때문에 다른 스테이지들에 비해 상대적으로 우수한 출력 특성을 가질 수 있다. 이에 따라, 제 1 스테이지(ST1)는 제 2 더미 스테이지로부터 제 3 입력 신호(IS3)를 공급받는 대신에 자신의 제 1 노드(Q)의 전압을 제 3 입력 신호(IS3)로 공급받을 수 있으며, 이 경우 제 1 스테이지(ST1)의 회로 배치가 용이할 수 있다. 이와 동일한 이유로, 제 1 내지 제 j 스테이지(ST1 내지 STj) 각각은 전단 스테이지로부터 제 3 입력 신호(IS3)를 공급받는 대신에 자신의 제 1 노드(Q)의 전압을 제 3 입력 신호(IS3)로 공급받을 수도 있다.
본 예에 따른 쉬프트 레지스터(710)에서, 각 스테이지(ST1 내지 STm)는 제 4 입력 신호(IS4), 즉 n+3번째 스테이지의 출력 신호에 의해 리셋된다. 이에 따라, 마지막 2개의 스테이지(STm-1, STm) 각각은 외부의 제어 회로 또는 제 m+1 내지 제 m+4 더미 스테이지로부터 제 4 입력 신호(IS4)를 공급받을 수 있다.
도 6은 도 2에 도시된 일 예에 따른 스테이지를 설명하기 위한 회로도로서, 이는 복수의 스테이지 중 n번째 스테이지의 구성을 나타낸 것이다.
도 6을 참조하면, 본 예에 따른 스테이지(STm)는 출력부(OP), 제 1 노드 제어부(NC1), 제 2 노드 제어부(NC2), 및 노이즈 제거부(NR)를 포함한다. 이러한 구성을 갖는 스테이지(STm)는 노이즈 제거부(NR)가 추가로 구성된 것을 제외하고는 도 3 내지 도 5에 도시된 스테이지와 동일한 구성을 갖는다. 이에 따라, 이하에서는 노이즈 제거부(NR) 및 이와 관련된 구성에 대해서만 설명하기로 하고, 나머지 구성에 대한 중복 설명은 생략하기로 한다.
본 예에서, 노이즈 제거부(NR)는 제 2 노드(QB)의 전압에 응답하여 제 1 노드(Q)의 전압을 리셋시킨다. 즉, 노이즈 제거부(NR)는 제 2 노드(QB)의 전압에 응답해 제 1 노드(Q)와 제 3 리셋 전원(VSS3) 사이의 전류 패스(또는 방전 패스)를 형성하여 제 1 노드(Q)의 전압을 제 3 리셋 전원(VSS3)으로 리셋(또는 방전)시킴으로써 제 1 노드(Q)에서 발생되는 노이즈 성분을 제거한다. 여기서, 제 1 노드(Q)에 발생되는 노이즈 성분은 출력부(OP)의 풀-업 트랜지스터(Tu)가 오프 상태를 유지하는 동안 풀-업 트랜지스터(Tu)에 공급되는 스캔 클럭 신호(sCLK)가 제 2 기간에서 제 1 기간으로 변화될 때마다 풀-업 트랜지스터(Tu)의 게이트 전극과 소스 전극 간의 커플링 현상으로 인하여 발생된다. 따라서, 노이즈 제거부(NR)는 제 2 노드 제어부(NC2)에 의해 게이트 온 전압으로 유지되는 제 2 노드(QB)의 전압에 응답하여 제 1 노드(Q)의 전압을 제 3 리셋 전원(VSS3)으로 리셋(또는 방전)시킴으로써 스캔 클럭 신호(sCLK)의 위상 변화로 인하여 제 1 노드(Q)에서 발생되는 노이즈 성분을 제거한다.
제 3 리셋 전원(VSS3)의 전압 레벨은 게이트 오프 전압 레벨 또는 트랜지스터를 턴-오프시킬 수 있는 제 3 저전위 전압 레벨을 가질 수 있으며, 이로 인해 제 3 리셋 전원(VSS3)은 노이즈 방전 전원, 제 3 게이트 오프 전원, 또는 제 3 저전위 전원 등으로 표현될 수도 있다.
본 예에서, 전압 리셋부(NC1b) 및 노이즈 제거부(NR)를 통한 제 1 노드(Q)의 누설 전류를 방지하기 위하여, 제 1 리셋 전원(VSS1)은 제 3 리셋 전원(VSS3)의 전압 레벨보다 낮은 전압 레벨을 가지는 것이 바람직하며, 제 3 리셋 전원(VSS3)은 제 2 노드 제어부(NC2)에 공급되는 제 2 리셋 전원(VSS2)의 전압 레벨과 동일한 전압 레벨을 가지는 것이 바람직하다.
상기 제 3 리셋 전원(VSS3)의 전압 레벨이 제 1 리셋 전원(VSS1)보다 낮으면, 노이즈 제거부(NR)는 전압 리셋부(NC1b)보다 더 낮은 전압으로 제 1 노드(Q)의 전압을 방전시킬 수 있다. 즉, 제 1 노드(Q)의 전압은 전압 리셋부(NC1b)에 의해 제 1 리셋 전원(VSS1)으로 방전된 후, 노이즈 제거부(NR)에 의해 제 1 리셋 전원(VSS1)의 전압 레벨보다 더 낮은 제 3 리셋 전원(VSS3) 쪽으로 더 방전될 수 있다. 이에 따라, 본 예는 스테이지(STm)에서 게이트 오프 전압(Voff)을 출력하는 동안 출력부(OP)에 공급되는 스캔 클럭 신호(sCLK)의 위상 변화에 따른 클럭 커플링에 의해 제 1 노드(Q)에 발생되는 노이즈 성분을 제거하여 제 1 노드(Q)의 리셋 상태를 보다 안정적으로 유지시키고, 이를 통해 게이트 오프 전압(Voff)을 보다 안정적으로 출력할 수 있다.
이와 같은, 본 예는 도 2 내지 도 5에 도시된 쉬프트 레지스터와 동일한 효과를 제공하면서, 제 1 노드(Q)에 발생되는 노이즈 성분을 제거하여 제 1 노드(Q)의 리셋 상태를 보다 안정적으로 유지시키고, 이를 통해 게이트 오프 전압(Voff)을 보다 안정적으로 출력할 수 있다.
도 7a 내지 도 7c는 도 6에 도시된 노이즈 제거부의 구성을 설명하기 위한 회로도이다.
먼저, 도 7a를 도 6과 결부하면, 일 예에 따른 노이즈 제거부(NR)는 제 3 트랜지스터(T3)를 포함할 수 있다.
상기 제 3 트랜지스터(T3)는 제 2 노드(QB)에 연결된 게이트 전극, 제 1 노드(Q)에 연결된 제 1 소스/드레인 전극, 및 제 3 리셋 전원(VSS3)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 3 트랜지스터(T3)의 제 1 및 제 2 소스/드레인 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다. 이러한 제 3 트랜지스터(T3)는 게이트 온 전압의 전압 레벨을 갖는 제 2 노드(QB)의 전압에 따라 턴-온되어 제 1 노드(Q)의 전압을 리셋(또는 방전)시킨다.
이와 같은, 일 예에 따른 노이즈 제거부(NR)는 제 2 노드(QB)의 전압에 의해 턴-온되는 제 3 트랜지스터(T3)를 통해 제 1 노드(Q)의 전압을 리셋(또는 방전)시킴으로써 제 1 노드(Q)에 발생되는 노이즈 성분을 제거할 수 있고, 이를 통해 제 1 노드(Q)의 리셋 상태를 보다 안정적으로 유지시킬 수 있다.
도 7b를 도 6과 결부하면, 다른 예에 따른 노이즈 제거부(NR)는 제 2 노드(QB)의 전압에 응답하여 제 1 노드(Q)의 전압을 제 3 리셋 전원(VSS3)으로 리셋(또는 방전)시키기 위한 제 3-1 내지 제 3-3 트랜지스터(T31, T32, T33)를 포함할 수 있다.
상기 제 3-1 트랜지스터(T31)는 제 2 노드(QB)의 전압에 응답하여 제 1 노드(Q)와 중간 노드(Nm) 사이의 전류 패스를 형성한다. 예를 들어, 제 3-1 트랜지스터(T31)는 제 2 노드(QB)에 연결된 게이트 전극, 제 1 노드(Q)에 연결된 제 1 소스/드레인 전극, 및 중간 노드(Nm)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 3-1 트랜지스터(T31)의 제 1 및 제 2 소스/드레인 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다.
상기 제 3-2 트랜지스터(T32)는 제 2 노드(QB)의 전압에 응답하여 중간 노드(Nm)와 제 3 리셋 전원(VSS3) 사이의 전류 패스를 형성한다. 예를 들어, 제 3-2 트랜지스터(T32)는 제 2 노드(QB)에 연결된 게이트 전극, 중간 노드(Nm)에 연결된 제 1 소스/드레인 전극, 및 제 3 리셋 전원(VSS3)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 3-2 트랜지스터(T32)의 제 1 및 제 2 소스/드레인 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다.
상기 제 3-3 트랜지스터(T33)는 제 1 노드(Q)의 전압에 응답하여 보조 트랜지스터 오프셋 전압(Vd2)의 입력 단자와 중간 노드(Nm) 사이의 전류 패스를 형성한다. 예를 들어, 제 3-3 트랜지스터(T33)는 제 1 노드(Q)에 연결된 게이트 전극, 보조 트랜지스터 오프셋 전압(Vd2)의 입력 단자에 연결된 제 1 소스/드레인 전극, 및 중간 노드(Nm)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 3-3 트랜지스터(T33)의 제 1 및 제 2 소스/드레인 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다. 이러한 제 3-3 트랜지스터(T33)는 제 1 노드(Q)의 전압에 응답하여 보조 트랜지스터 오프셋 전압(Vd2)을 중간 노드(Nm)에 공급함으로써 제 3-1 트랜지스터(T31)의 문턱 전압으로 인하여 제 2 노드(Q)의 전압에 의해 턴-오프된 제 3-1 트랜지스터(T31)를 완전히 턴-오프시켜 제 1 노드(Q)의 전압 누설을 방지한다.
이와 같은, 본 예에 따른 노이즈 제거부(NR)는 제 2 노드(QB)의 전압에 의해 턴-온되는 제 3-1 트랜지스터(T31)와 제 3-2 트랜지스터(T32)를 통해 제 1 노드(Q)의 전압을 제 3 리셋 전원(VSS3)으로 리셋(또는 방전)시킴으로써 제 1 노드(Q)에 발생되는 노이즈 성분을 제거할 수 있고, 이를 통해 제 1 노드(Q)의 리셋 상태를 보다 안정적으로 유지시킬 수 있다. 또한, 본 예에 따른 노이즈 제거부(NR)는 제 1 노드(Q)의 전압에 의해 턴-온되는 제 3-3 트랜지스터(T33)를 통해 중간 노드(Nm)에 보조 트랜지스터 오프셋 전압(Vd2)을 공급함으로써 제 2 노드(Q)의 전압에 의해 턴-오프된 제 3-1 트랜지스터(T31)의 게이트-소스 전압을 문턱 전압보다 낮게 설정하여 제 3-1 트랜지스터(T31)를 완전히 턴-오프시켜 제 1 노드(Q)의 전압 누설을 방지한다. 이때, 제 3-1 트랜지스터(T31)의 문턱 전압이 네거티브 전압 쪽으로 이동할 경우, 제 3-1 트랜지스터(T31)는 제 3-3 트랜지스터(T33)를 통해 중간 노드(Nm)에 공급되는 보조 트랜지스터 오프셋 전압(Vd2)으로 인하여 게이트-소스 전압이 문턱 전압보다 낮은 네거티브 전압을 가짐으로써 완전한 턴-오프 상태가 될 수 있다.
도 7c를 도 6과 결부하면, 또 다른 예에 따른 노이즈 제거부(NR)는 제 1 노드(Q)와 제 3 리셋 전원(VSS3) 사이에 배치되고 제 2 노드(QB)의 전압에 응답하여 제 1 노드(Q)의 전압을 제 3 리셋 전원(VSS3)으로 리셋(또는 방전)시키는 제 3-1 트랜지스터(T31)와 제 3-2 트랜지스터(T32), 및 제 3-1 트랜지스터(T31)와 제 3-2 트랜지스터(T32) 사이에 마련되고 제 1 노드 제어부(NC1)의 연결 노드(Nc)에 연결된 중간 노드(Nm)를 포함할 수 있다. 이러한 본 예에 따른 노이즈 제거부(NR)는 도 7b에 도시된 노이즈 제거부(NR)에서 제 3-3 트랜지스터(T33)를 제거하고, 제 3-1 트랜지스터(T31)와 제 3-2 트랜지스터(T32) 사이의 중간 노드(Nm)를 제 1 노드 제어부(NC1)의 전압 설정부(NC1a)에 마련된 연결 노드(Nc)에 연결하여 구성한 것이다. 즉, 본 예에서, 전압 설정부(NC1a)의 연결 노드(Nc)는 노이즈 제거부(NR)에 공유되고, 전압 설정부(NC1a)의 제 1-3 트랜지스터(T13)는 제 3 입력 신호(IS3)에 따라 턴-온되어 연결 노드(Nc) 및 노이즈 제거부(NR)의 중간 노드(Nm)에 트랜지스터 오프셋 전압(Vd1)을 동시에 공급한다. 그리고, 연결 노드(Nc)의 전압은 중간 노드(Nm)의 전압에 리셋될 때 함께 리셋된다.
이와 같은, 본 예는 전압 설정부(NC1a)의 연결 노드(Nc)가 노이즈 제거부(NR)에 공유됨으로써 도 7b에 도시된 노이즈 제거부(NR)와 동일하게 제 1 노드(Q)에 발생되는 노이즈 성분을 제거하여 제 1 노드(Q)의 리셋 상태를 보다 안정적으로 유지시킬 수 있고, 제 3-1 트랜지스터(T31)를 완전히 턴-오프시켜 제 1 노드(Q)의 전압 누설을 방지하는 효과를 제공하면서 노이즈 제거부(NR)의 트랜지스터 개수를 감소시켜 노이즈 제거부(NR)의 회로 구성을 단순화하여 각 스테이지의 크기를 감소시킬 수 있다.
도 8은 도 2에 도시된 일 예에 따른 스테이지를 설명하기 위한 회로도로서, 이는 복수의 스테이지 중 n번째 스테이지의 구성을 나타낸 것이다.
도 8을 참조하면, 본 예에 따른 스테이지(STm)는 출력부(OP), 제 1 노드 제어부(NC1), 및 제 2 노드 제어부(NC2)를 포함하는 것으로, 이는 출력부(OP)의 구성을 제외하고는 도 3 내지 도 5에 도시된 스테이지와 동일한 구성을 갖는다. 이에 따라, 이하에서는 출력부(OP) 및 이와 관련된 구성에 대해서만 설명하기로 하고, 나머지 구성에 대한 중복 설명은 생략하기로 한다.
본 예에 따른 출력부(OP)는 스캔 출력부(OP1) 및 캐리 출력부(OP2)를 포함한다.
상기 스캔 출력부(OP1)는 제 1 노드(Q)의 전압과 제 2 노드(QB)의 전압에 따라 스캔 클럭 신호(sCLK) 또는 제 1 게이트 오프 전압(Voff1)을 스캔 출력 단자(Vout)로 출력한다. 일 예에 따른 스캔 출력부(OP)는 제 1 풀-업 트랜지스터(Tu1) 및 제 1 풀-다운 트랜지스터(Td1)를 포함한다. 이러한 스캔 출력부(OP)는 도 3에 도시된 출력부, 풀-업 트랜지스터, 풀-다운 트랜지스터, 및 출력 단자 각각이 스캔 출력부, 제 1 풀-업 트랜지스터(Tu1), 제 1 풀-다운 트랜지스터(Td1) 및 스캔 출력 단자(Vout)로 각각 변경된 것을 제외하고는 동일하기 때문에 이에 대한 설명은 생략하기로 한다.
상기 캐리 출력부(OP2)는 제 1 노드(Q)의 전압과 제 2 노드(QB)의 전압에 따라 캐리 클럭 신호(cCLK) 또는 제 2 게이트 오프 전압(Voff2)을 캐리 출력 단자(Cout)로 출력한다. 일 예에 따른 캐리 출력부(OP)는 제 2 풀-업 트랜지스터(Tu2) 및 제 2 풀-다운 트랜지스터(Td2)를 포함한다.
상기 캐리 클럭 신호(cCLK)는 스캔 클럭 신호(sCLK)의 제 1 기간과 일대일로 중첩되되, 제 1 기간의 지속 시간이 중첩되는 스캔 클럭 신호의 제 1 기간보다 더 길 수 있다.
상기 제 2 풀-업 트랜지스터(Tu2)는 복수의 캐리 클럭 신호 라인 중 어느 하나에 연결된 캐리 클럭 신호 라인을 통해 공급되는 캐리 클럭 신호(cCLK)를 제 1 노드(Q)의 전압에 따라서 캐리 출력 단자(Cout)로 출력한다. 일 예에 따른 제 2 풀-업 트랜지스터(Tu2)는 제 1 노드(Q)에 연결된 게이트 전극, 캐리 출력 노드(cNo)에 연결된 소스 전극, 및 캐리 클럭 신호 라인에 연결된 드레인 전극을 포함한다. 이러한 제 2 풀-업 트랜지스터(Tu2)는 제 1 노드(Q)의 전압에 따라 턴-온되어 캐리 클럭 신호(cCLK)를 캐리 신호의 게이트 온 전압으로서 캐리 출력 노드(cNo)를 통해서 캐리 출력 단자(Cout)로 출력한다. 캐리 신호의 게이트 온 전압은 디스플레이 장치의 다음 스테이지들 중 어느 하나에 스타트 신호(또는 제 1 입력 신호)로 공급될 수 있다.
상기 제 2 풀-다운 트랜지스터(Td2)는 제 2 게이트 오프 전압(Voff2)의 입력 단자를 통해 공급되는 제 2 게이트 오프 전압(Voff2)을 제 2 노드(QB)의 전압에 따라서 캐리 출력 단자(Cout)로 출력한다. 선택적으로, 제 2 풀-다운 트랜지스터(Td2)는 제 2 노드(QB)의 전압에 따라서 캐리 출력 단자(Cout)의 전압을 제 2 게이트 오프 전압(Voff2)의 전압 레벨로 방전시키기 위한 구성으로 정의될 수 있다. 일 예에 따른 제 2 풀-다운 트랜지스터(Td2)는 제 2 노드(QB)에 연결된 게이트 전극, 캐리 출력 노드(cNo)에 연결된 소스 전극, 및 제 2 게이트 오프 전압(Voff2)의 입력 단자에 연결된 드레인 전극을 포함한다. 이러한 제 2 풀-다운 트랜지스터(Td2)는 제 2 노드(QB)의 전압에 따라 턴-온되어 제 2 게이트 오프 전압(Voff2)을 캐리 신호의 게이트 오프 전압으로서 캐리 출력 노드(cNo)를 통해서 캐리 출력 단자(Cout)로 출력한다.
선택적으로, 제 2 풀-업 트랜지스터(Tu2)는 쉬프트 레지스터 내에서 다음 스테이지에 스타트 신호(또는 제 1 입력 신호)로 공급하는 역할을 하기 때문에 스캔 출력부(OP)의 제 1 풀-업 트랜지스터(Tu1)보다 상대적으로 작은 채널 크기를 가질 수 있다. 이와 마찬가지로, 제 2 풀-다운 트랜지스터(Td2) 역시 스캔 출력부(OP)의 제 1 풀-다운 트랜지스터(Td1)보다 상대적으로 작은 채널 크기를 가질 수 있다.
상기 제 1 게이트 오프 전압(Voff1)과 제 2 게이트 오프 전압(Voff2) 각각의 전압 레벨을 서로 동일한 전압 레벨을 가지거나 다른 전압 레벨을 가질 수 있으며, 제 1 게이트 오프 전압(Voff1)과 제 2 게이트 오프 전압(Voff2)이 서로 동일한 전압 레벨을 가지는 경우 제 1 게이트 오프 전압(Voff1)과 제 2 게이트 오프 전압(Voff2)은 하나의 게이트 오프 전압(Voff)으로 구성될 수 있다.
본 예에서, 제 1 노드 제어부(NC1)에 공급되는 제 1 입력 신호(IS1)는 n번째 스테이지를 기준으로, n-2번째 스테이지의 캐리 출력 신호 또는 스캔 출력 신호일 수 있다. 또한, 제 1 노드 제어부(NC1)에 공급되는 제 2 입력 신호(IS2)는 제 1 입력 신호(IS1)와 동일한 n-2번째 스테이지의 캐리 출력 신호 또는 스캔 출력 신호일 수 있다. 예를 들어, 제 1 입력 신호(IS1)가 캐리 출력 신호일 경우, 제 2 입력 신호(IS2)는 n-2번째 스테이지의 스캔 출력 신호일 수 있다. 제 1 노드 제어부(NC1)에 공급되는 제 4 입력 신호(IS4)는 n+3번째 스테이지의 캐리 출력 신호 또는 스캔 출력 신호일 수 있다.
이와 같은, 본 예에 따른 스테이지(STm)는 이전 스테이지와 다음 스테이지 각각으로부터 출력되는 캐리 출력 신호 또는 스캔 출력 신호 중 어느 하나를 제 1 입력 신호(IS1)와 제 2 입력 신호(IS3) 및 제 4 입력 신호(IS4)를 기반으로 제 1 노드(Q)의 전압과 제 2 노드(QB)의 전압에 따라 스캔 클럭 신호의 출력과 함께 캐리 클럭 신호를 출력하는 것을 제외하고는 도 3 내지 도 5에 도시된 스테이지와 동일하게 동작되므로, 이에 대한 설명은 생략하기로 한다.
추가적으로, 본 예에 따른 스테이지(STm)는 노이즈 제거부(NR)를 더 포함할 수 있다. 상기 노이즈 제거부(NR)는 도 7a 내지 도 7c 중 어느 하나에 도시된 회로 구성을 가지므로, 이에 대한 중복 설명은 생략하기로 한다.
본 예는 캐리 출력 신호를 제 1 입력 신호(IS1)와 제 2 입력 신호(IS3) 및 제 4 입력 신호(IS4)로 사용할 경우, 스캔 출력 신호를 보다 안정적으로 출력할 수 있다.
도 9는 도 2에 도시된 일 예에 따른 스테이지를 설명하기 위한 회로도로서, 이는 복수의 스테이지 중 n번째 스테이지의 구성을 나타낸 것이다.
도 9를 참조하면, 본 예에 따른 스테이지(STm)는 출력부(OP), 제 1 노드 제어부(NC1), 및 제 2 노드 제어부(NC2)를 포함하는 것으로, 이는 출력부(OP)의 구성을 제외하고는 도 8에 도시된 스테이지와 동일한 구성을 갖는다. 이에 따라, 이하에서는 출력부(OP) 및 이와 관련된 구성에 대해서만 설명하기로 하고, 나머지 구성에 대한 중복 설명은 생략하기로 한다.
본 예에 따른 출력부(OP)는 스캔 출력부(OP1), 캐리 출력부(OP2), 및 제 4 트랜지스터(TR4)를 포함한다. 이러한 출력부(OP)는 제 4 트랜지스터(TR4)를 더 포함하는 것을 제외하고는 도 8에 도시된 출력부와 동일한 구성을 가지므로, 본 예에서는 제 4 트랜지스터(TR4) 및 이와 관련된 구성에 대해서만 설명하기로 한다.
본 예에 따른 제 4 트랜지스터(TR4)는 제 1 노드(Q)와 제 2 풀-업 트랜지스터(Tu2)의 게이트 전극 사이에 접속된다. 일 예에 따른 제 4 트랜지스터(TR4)는 제 1 노드(Q)에 연결된 게이트 전극, 제 1 노드(Q)에 연결된 제 1 소스/드레인 전극, 및 제 2 풀-업 트랜지스터(Tu2)의 게이트 전극에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 1 소스/드레인 전극은 드레인 전극이 될 수 있고, 제 2 소스/드레인 전극은 소스 전극이 될 수 있다. 즉, 제 1 노드(Q)와 제 2 풀-업 트랜지스터(Tu2)의 게이트 전극 사이에 접속되어 다이오드 형태로 접속된 다이오드 형태의 트랜지스터일 수 있다.
상기 제 4 트랜지스터(TR4)는 제 1 노드(Q)와 제 2 풀-업 트랜지스터(Tu2)의 게이트 전극 사이의 로드(load)를 분리함으로써 제 2 풀-업 트랜지스터(Tu2)의 게이트 전극에서 캐리 클럭 신호(cCLK)에 따라 부트스트래핑(bootstrapping)이 발생되도록 한다. 구체적으로, 캐리 출력부(OP)의 제 2 풀-업 트랜지스터(Tu2)는 스캔 출력부(OP)의 제 2 풀-업 트랜지스터(Tu2)보다 상대적으로 작은 채널 크기를 가지므로, 제 2 풀-업 트랜지스터(Tu2)의 커패시터(또는 기생 커패시턴스)와 캐리 클럭 신호(cCLK)의 커플링에 의한 부트스트래핑이 발생될 때, 제 2 풀-업 트랜지스터(Tu2)의 게이트 전압이 캐리 클럭 신호(cCLK)의 전압 레벨만큼 변화되지 않을 수 있다. 이에 따라, 제 4 트랜지스터(TR4)는 캐리 클럭 신호(cCLK)에 의한 부트스트래핑시 제 2 풀-업 트랜지스터(Tu2)의 게이트 전압이 캐리 클럭 신호(cCLK)의 전압 레벨만큼 변화될 수 있도록 제 1 노드(Q)와 제 2 풀-업 트랜지스터(Tu2)의 게이트 전극 사이의 로드(load)를 분리하면서 제 2 풀-업 트랜지스터(Tu2)의 커패시터로 작용한다.
따라서, 본 예에 따른 출력부(OP)는 제 1 노드(Q)와 제 2 풀-업 트랜지스터(Tu2)의 게이트 전극 사이의 로드(load)를 분리하면서 제 2 풀-업 트랜지스터(Tu2)의 커패시터로 작용하는 제 4 트랜지스터(TR4)를 포함함으로써 스캔 클럭 신호(sCLK)에 의한 부트스트래핑 및 캐리 클럭 신호(cCLK)에 의한 부트스트래핑이 독립적으로 발생됨으로써 스캔 클럭 신호(sCLK)과 캐리 클럭 신호(cCLK) 각각의 출력 특성이 향상될 수 있다.
이와 같은, 본 예에 따른 스테이지(STm)는 도 8에 도시된 스테이지와 동일한 효과를 가지면서 스캔 클럭 신호(sCLK)과 캐리 클럭 신호(cCLK) 각각의 출력 특성이 향상되는 효과를 가질 수 있다.
도 10은 도 2에 도시된 일 예에 따른 스테이지를 설명하기 위한 회로도로서, 이는 복수의 스테이지 중 n번째 스테이지의 구성을 나타낸 것이다.
도 10을 참조하면, 본 예에 따른 스테이지(STm)는 출력부(OP), 제 1 노드 제어부(NC1), 및 제 2 노드 제어부(NC2)를 포함하는 것으로, 이는 제 1 노드 제어부(NC1)의 구성을 제외하고는 도 3에 도시된 스테이지와 동일한 구성을 갖는다. 이에 따라, 이하에서는 제 1 노드 제어부(NC1) 및 이와 관련된 구성에 대해서만 설명하기로 하고, 나머지 구성에 대한 중복 설명은 생략하기로 한다.
본 예에 따른 제 1 노드 제어부(NC1)는 제 1 노드(Q)의 전압을 설정하는 전압 설정부(NC1a), 및 제 1 노드(Q)의 전압을 리셋하는 전압 리셋부(NC1b)를 포함할 수 있다.
상기 전압 설정부(NC1a)는 제 1 내지 제 3 입력 신호(IS1, IS2, IS3)와 트랜지스터 오프셋 전압(Vd1)을 기반으로 제 1 노드(Q)의 전압을 설정한다. 일 예에 따른 전압 설정부(NC1a)는 제 1 입력 신호(IS1)에 따라 제 2 입력 신호(IS2)를 연결 노드(Nc)로 공급하는 제 1-1 트랜지스터(T11), 제 1 입력 신호(IS1)에 따라 연결 노드(Nc)의 전압을 제 1 노드(Q)로 공급하는 제 1-2 트랜지스터(T12), 및 제 3 입력 신호(IS3)에 따라 트랜지스터 오프셋 전압(Vd1)을 연결 노드(Nc)로 공급하는 제 1-3 트랜지스터(T13)를 포함할 수 있다. 이러한 전압 설정부(NC1a)는 도 3에 도시된 전압 설정부와 동일한 회로 구성을 가지므로, 이에 대한 중복 설명은 생략하기로 한다.
상기 전압 리셋부(NC1b)는 제 4 입력 신호(IS4)에 응답하여 제 1 노드(Q)와 제 1 리셋 전원(VSS1) 사이의 전류 패스(또는 방전 패스)를 형성한다. 일 예에 따른 전압 리셋부(NC1b)는 제 4 입력 신호(IS4)에 따라 제 1 노드(Q)와 리셋 연결 노드(rNc) 간의 전류 패스를 형성하는 제 2-1 트랜지스터(T21), 제 4 입력 신호(IS4)에 따라 리셋 연결 노드(rNc)와 제 1 리셋 전원(VSS1) 간의 전류 패스를 형성하는 제 2-2 트랜지스터(T22), 및 제 3 입력 신호(IS3)에 따라 트랜지스터 오프셋 전압(Vd1)을 리셋 연결 노드(rNc)로 공급하는 제 2-3 트랜지스터(T23)를 포함할 수 있다. 여기서, 제 3 입력 신호(IS3)는 전압 설정부(NC1a)와 전압 리셋부(NC1b)에 공유된다.
상기 제 2-1 트랜지스터(T21)는 제 4 입력 신호(IS4)의 입력 단자에 연결된 게이트 전극, 제 1 노드(Q)에 연결된 제 1 소스/드레인 전극, 및 리셋 연결 노드(rNc)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 2-1 트랜지스터(T21)의 제 1 및 제 2 소스/드레인 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다.
상기 제 2-2 트랜지스터(T22)는 제 4 입력 신호(IS4)의 입력 단자에 연결된 게이트 전극, 리셋 연결 노드(rNc)에 연결된 제 1 소스/드레인 전극, 및 제 1 리셋 전원(VSS1)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 2-2 트랜지스터(T22)의 제 1 및 제 2 소스/드레인 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다.
상기 제 2-3 트랜지스터(T23)는 제 3 입력 신호(IS3)의 입력 단자에 연결된 게이트 전극, 트랜지스터 오프셋 전압(Vd1)의 입력 단자에 연결된 제 1 소스/드레인 전극, 및 리셋 연결 노드(rNc)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 2-3 트랜지스터(T23)의 제 1 및 제 2 소스/드레인 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다. 이러한 제 2-3 트랜지스터(T23)는 제 3 입력 신호(IS3)에 응답하여 트랜지스터 오프셋 전압(Vd1)을 리셋 연결 노드(rNc)에 공급함으로써 제 2-1 트랜지스터(T21)의 문턱 전압으로 인하여 제 4 입력 신호(IS4)에 의해 턴-오프된 제 2-1 트랜지스터(T21)를 완전히 턴-오프시켜 제 1 노드(Q)의 전압 누설을 방지하고, 이를 통해 전압 설정부(NC1a)에 의해 설정되는 제 1 노드(Q)의 전압을 안정적으로 유지시킬 수 있다.
일 예에 따른 제 2-1 트랜지스터(T21)와 제 2-2 트랜지스터(T22) 각각은 제 1 노드(Q)의 전압을 제 1 리셋 전원(VSS1) 쪽으로 전달하는 역할을 하기 때문에 상대적으로 큰 채널 크기를 가질 수 있다. 이때, 제 2-1 트랜지스터(T21)와 제 2-2 트랜지스터(T22) 각각은 서로 동일한 채널 크기를 가질 수 있다. 제 2-3 트랜지스터(T23)는 제 2-2 트랜지스터(T22)의 게이트 전압과 제 1 소스/드레인 전압 간의 전압 차를 증가시켜 턴-오프된 제 2-1 트랜지스터(T21)를 완전히 턴-오프시켜 제 1 노드(Q)의 전압 누설을 방지하기 위한 트랜지스터 오프셋 전압(Vd1)을 연결 노드(Nc)에 전달하는 역할을 하기 때문에 제 2-1 트랜지스터(T21)보다 상대적으로 작은 채널 크기를 가질 수 있다.
이와 같은 전압 리셋부(NC1b)는 전압 설정부(NC1a)와 동일하게 동작하므로, 이에 대한 설명은 생략하기로 한다.
본 예에 따른 전압 리셋부(NC1b)는 제 4 입력 신호(IS4)에 의해 턴-온되는 제 2-1 트랜지스터(T21)와 제 2-2 트랜지스터(T22)를 통해 제 1 노드(Q)의 전압을 제 1 리셋 전원(VSS1)으로 리셋(또는 방전)시킨다. 또한, 본 예에 따른 전압 리셋부(NC1b)는 제 3 입력 신호(IS3)에 의해 턴-온되는 제 2-3 트랜지스터(T23)을 통해 리셋 연결 노드(Nc)에 트랜지스터 오프셋 전압(Vd1)을 공급함으로써 제 4 입력 신호(IS4)에 의해 턴-오프된 제 2-1 트랜지스터(T21)의 게이트-소스 전압을 문턱 전압보다 낮게 설정하여 제 2-1 트랜지스터(T21)를 완전히 턴-오프시켜 제 1 노드(Q)의 전압 누설을 방지한다. 이때, 제 2-1 트랜지스터(T21)의 문턱 전압이 네거티브 전압 쪽으로 이동할 경우, 제 2-1 트랜지스터(T21)는 제 2-3 트랜지스터(T23)를 통해 리셋 연결 노드(Nc)에 공급되는 트랜지스터 오프셋 전압(Vd1)으로 인하여 게이트-소스 전압이 문턱 전압보다 낮은 네거티브 전압을 가짐으로써 완전한 턴-오프 상태가 될 수 있다.
특히, 본 예에 따른 전압 리셋부(NC1b)는 제 3 입력 신호(IS3)에 의해 선형 영역에서 동작하는 제 2-3 트랜지스터(T23)를 이용하여 리셋 연결 노드(Nc)의 전압을 3단계로 변화시킴으로써 제 2-1 트랜지스터(T21)의 문턱 전압으로 인하여 제 1 노드(Q)의 전압 충전 특성이 저하되는 것을 방지하면서 턴-오프된 제 2-1 트랜지스터(T21)를 완전히 턴-오프시켜 제 1 노드(Q)의 전압 누설을 방지하고, 이를 통해 제 1 노드(Q)의 전압을 안정적으로 설정할 수 있다.
추가적으로, 본 예에 따른 쉬프트 레지스터의 각 스테이지에서, 제 2 노드 제어부(NC2) 및 출력부(OP) 각각은 도 4 내지 도 9와 같은 회로 구성으로 변경될 수 있다. 또한, 본 예에 따른 쉬프트 레지스터의 각 스테이지는 도 7a 내지 도 7c에 도시된 노이즈 제거부를 더 포함할 수 있다.
이와 같이, 본 예는 전압 리셋부(NC1b)를 통해 제 1 노드(Q)의 전압 누설을 추가로 방지함으로써 제 1 노드(Q)의 전압 충전 특성을 더욱 개선하고, 이를 통해 복수의 스테이지(ST1 내지 STm) 각각에서 신호를 더욱 안정적으로 출력할 수 있다.
한편, 다른 예에 따른 전압 리셋부(NC1b)는, 도 11에 도시된 바와 같이, 전압 설정부(NC1a)에 마련된 연결 노드(Nc)에 연결된 리셋 연결 노드(rNc), 제 4 입력 신호(IS4)에 따라 제 1 노드(Q)와 리셋 연결 노드(rNc) 간의 전류 패스를 형성하는 제 2-1 트랜지스터(T21), 및 제 4 입력 신호(IS4)에 따라 리셋 연결 노드(rNc)와 제 1 리셋 전원(VSS1) 간의 전류 패스를 형성하는 제 2-2 트랜지스터(T22)를 포함할 수 있다. 이러한 본 예에 따른 전압 리셋부(NC1b)는 도 10에 도시된 전압 리셋부에서 제 2-3 트랜지스터(T23)를 제거하고, 제 2-1 트랜지스터(T21)와 제 2-2 트랜지스터(T22) 사이의 리셋 연결 노드(rNc)를 전압 설정부(NC1a)의 연결 노드(Nc)에 직접 연결하여 구성한 것이다. 즉, 본 예에서, 전압 설정부(NC1a)의 연결 노드(Nc)는 전압 리셋부(NC1b)에 공유되고, 전압 설정부(NC1a)의 제 1-3 트랜지스터(T13)는 제 3 입력 신호(IS3)에 따라 턴-온되어 연결 노드(Nc) 및 리셋 연결 노드(rNc)에 트랜지스터 오프셋 전압(Vd1)을 동시에 공급한다.
이와 같은, 본 예는 전압 설정부(NC1a)의 연결 노드(Nc)가 전압 리셋부(NC1b)에 공유됨으로써 도 10에 도시된 전압 리셋부(NC1b)와 동일하게 제 1 노드(Q)의 전압 누설을 추가로 방지하여 제 1 노드(Q)의 전압 충전 특성을 더욱 개선하고, 이를 통해 복수의 스테이지(ST1 내지 STm) 각각에서 신호를 더욱 안정적으로 출력할 수 있으며, 전압 리셋부(NC1b)의 트랜지스터 개수를 감소시켜 전압 리셋부(NC1b)의 회로 구성을 단순화하여 각 스테이지의 크기를 감소시킬 수 있다.
도 12는 도 2에 도시된 일 예에 따른 스테이지를 설명하기 위한 회로도로서, 이는 복수의 스테이지 중 n번째 스테이지의 구성을 나타낸 것이다.
도 12를 참조하면, 본 예에 따른 스테이지(STm)는 출력부(OP), 제 1 노드 제어부(NC1), 및 제 2 노드 제어부(NC2)를 포함하는 것으로, 이는 제 1 노드 제어부(NC1)의 구성을 제외하고는 도 3에 도시된 스테이지와 동일한 구성을 갖는다. 이에 따라, 이하에서는 제 1 노드 제어부(NC1) 및 이와 관련된 구성에 대해서만 설명하기로 하고, 나머지 구성에 대한 중복 설명은 생략하기로 한다.
본 예에 따른 제 1 노드 제어부(NC1)는 제 1 입력 신호(IS1)에 따라 제 2 입력 신호(IS2)를 연결 노드(Nc)로 공급하는 제 1-1 트랜지스터(T11), 제 4 입력 신호(IS4)에 따라 연결 노드(Nc)와 제 1 리셋 전원(VSS1) 사이의 전류 패스를 형성하는 제 1-2 트랜지스터(T12), 제 3 입력 신호(IS3)에 따라 트랜지스터 오프셋 전압(Vd1)을 연결 노드(Nc)로 공급하는 제 1-3 트랜지스터(T13), 및 제 1 입력 신호(IS1)와 제 4 입력 신호(IS4)에 따라 연결 노드(Nc)와 제 1 노드(Q) 사이의 전류 패스를 형성하는 패스 트랜지스터(Tps)를 포함한다.
상기 제 1-1 트랜지스터(T11)는 제 1 입력 신호(IS1)에 응답하여 제 2 입력 신호(IS2)의 입력 단자와 연결 노드(Nc) 사이의 전류 패스를 형성한다. 예를 들어, 제 1-1 트랜지스터(T11)는 제 1 입력 신호(IS1)의 입력 단자에 연결된 게이트 전극, 제 2 입력 신호(IS2)의 입력 단자에 연결된 제 1 소스/드레인 전극, 및 연결 노드(Nc)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 1-1 트랜지스터(T11)의 제 1 및 제 2 소스/드레인 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다.
상기 제 1-2 트랜지스터(T12)는 제 4 입력 신호(IS4)에 응답하여 제 1 리셋 전원(VSS1)을 연결 노드(Nc)에 공급한다. 예를 들어, 상기 제 1-2 트랜지스터(T12)는 제 4 입력 신호(IS4)의 입력 단자에 연결된 게이트 전극, 연결 노드(Nc)에 연결된 제 1 소스/드레인 전극, 및 제 1 리셋 전원(VSS1)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 1-2 트랜지스터(T12)의 제 1 및 제 2 소스/드레인 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다.
상기 제 1-3 트랜지스터(T13)는 제 3 입력 신호(IS3)에 응답하여 트랜지스터 오프셋 전압(Vd1)의 입력 단자와 연결 노드(Nc) 사이의 전류 패스를 형성하는 것으로, 제 3 입력 신호(IS3)에 따라 종래의 포화 영역이 아닌 선형 영역에서 동작한다. 예를 들어, 제 1-3 트랜지스터(T13)는 제 3 입력 신호(IS3)의 입력 단자에 연결된 게이트 전극, 트랜지스터 오프셋 전압(Vd1)의 입력 단자에 연결된 제 1 소스/드레인 전극, 및 연결 노드(Nc)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 여기서, 제 1-3 트랜지스터(T13)의 제 1 및 제 2 소스/드레인 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다. 이러한 제 1-3 트랜지스터(T13)는 제 3 입력 신호(IS3)에 응답하여 연결 노드(Nc)의 전압을 3단계로 변화시킴으로써 제 1-1 트랜지스터(T11)와 제 1-2 트랜지스터(T12) 각각의 문턱 전압으로 인하여 제 1 노드(Q)의 전압 충전 특성이 저하되는 것을 방지하면서 턴-오프된 제 1-2 트랜지스터(T12)와 제 1-2 트랜지스터(T12) 각각을 완전히 턴-오프시켜 제 1 노드(Q)의 전압 누설을 방지하고, 이를 통해 제 1 노드(Q)의 전압을 안정적으로 설정할 수 있다.
상기 패스 트랜지스터(Tps)는 제 1 입력 신호(IS1)에 응답하여 연결 노드(Nc)의 전압을 제 1 노드(Q)에 공급하고 제 2 입력 신호(IS2)에 응답하여 제 1 노드(Q)의 전압을 제 1 리셋 전원(VSS1)으로 방전시키는 것으로, 이중 게이트 구조를 갖는 트랜지스터일 수 있다. 예를 들어, 패스 트랜지스터(Tps)는 제 1 입력 신호(IS1)의 입력 단자에 연결된 하부 게이트 전극, 제 4 입력 신호(IS4)의 입력 단자에 연결된 상부 게이트 전극, 연결 노드(Nc)에 연결된 제 1 소스/드레인 전극, 및 제 1 노드(Q)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
선택적으로, 패스 트랜지스터(Tps)에서, 하부 게이트 전극은 제 4 입력 신호(IS4)의 입력 단자에 연결되고, 상부 게이트 전극은 제 1 입력 신호(IS1)의 입력 단자에 연결될 수도 있다. 즉, 패스 트랜지스터(Tps)에서, 하부 게이트 전극은 제 1 입력 신호(IS1)의 입력 단자와 제 4 입력 신호(IS4)의 입력 단자 중 어느 하나에 연결되고, 상부 게이트 전극은 제 1 입력 신호(IS1)의 입력 단자와 제 4 입력 신호(IS4)의 입력 단자 중 나머지 하나에 연결될 수 있다.
본 예에 따른 제 1 노드 제어부(NC1)는 이중 게이트 구조를 갖는 패스 트랜지스터(Tps)를 통해서 연결 노드(Nc)와 제 1 노드(Q) 사이의 전류 패스를 형성하는 것을 제외하고는 도 11에 도시된 제 1 노드 제어부(NC1)와 동일하므로, 이에 대한 동작 설명은 생략하기로 한다.
추가적으로, 본 예에 따른 쉬프트 레지스터의 각 스테이지에서, 제 2 노드 제어부(NC2) 및 출력부(OP) 각각은 도 4 내지 도 9와 같은 회로 구성으로 변경될 수 있다. 또한, 본 예에 따른 쉬프트 레지스터의 각 스테이지는 도 7a 내지 도 7c에 도시된 노이즈 제거부를 더 포함할 수 있다.
이와 같은, 본 예는 도 11에 도시된 쉬프트 레지스터와 동일하게 제 1 노드(Q)의 전압 누설을 방지하여 제 1 노드(Q)의 전압 충전 특성을 더욱 개선하고, 이를 통해 복수의 스테이지(ST1 내지 STm) 각각에서 신호를 더욱 안정적으로 출력할 수 있으며, 이중 게이트 구조를 갖는 패스 트랜지스터(Tps)에 의해 제 1 노드 제어부(NC1)의 회로 구성을 단순화하고 회로 면적을 감소시켜 각 스테이지의 크기를 감소시킬 수 있다.
한편, 본 예에 따른 쉬프트 레지스터에서, 복수의 스테이지 각각의 제 1 노드 제어부(NC1)에 공급되는 제 3 입력 신호(IS3)는, 도 13에 도시된 바와 같이, 제 1 노드(Q)의 전압일 수 있다. 즉, 복수의 스테이지 각각에서, 제 1 노드(Q)는 제 1 노드 제어부(NC1)에 포함된 제 1-3 트랜지스터(T13)의 게이트 전극에 전기적으로 연결된다. 다시 말하여, n번째 스테이지(STn)의 제 1 노드 제어부(NC1)에 포함된 제 1-3 트랜지스터(T13)는 n-1번째 스테이지의 제 1 노드(Q)의 전압 대신에 n번째 스테이지의 제 1 노드(Q)의 전압에 응답하여 턴-온 또는 턴-오프된다. 이 경우, 종래에서와 같이, 본 예에 따른 쉬프트 레지스터는 제 1 노드 제어부(NC1)에 마련된 제 1-1 트랜지스터(T11)의 문턱 전압이 커지는 경우에 제 1 노드(Q)의 전압 충전 특성이 저하되는 문제점이 있지만, 이중 게이트 구조를 갖는 패스 트랜지스터(Tps)에 의해 제 1 노드 제어부(NC1)의 회로 구성이 단순화되고 회로 면적이 감소될 수 있다는 효과를 갖는다. 이러한 본 예에 따른 쉬프트 레지스터는 한정된 크기를 갖는 기판 내에 상대적으로 많은 개수의 스테이지를 구성할 수 있기 때문에 종래의 쉬프트 레지스터의 회로 면적 내에 더 많은 스테이지를 구성할 경우에 적용 가능하다.
도 13에 도시된 스테이지에 있어서, 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2) 각각은 이전단 스테이지 중 어느 하나의 스테이지로부터의 출력 신호이고, 제 4 입력 신호(IS4)는 다음단 스테이지 중 어느 하나의 스테이지로부터의 출력 신호일 수 있다. 일 예로서, 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2) 각각은 n-1번째 스테이지의 출력 신호일 수 있다. 그리고, 제 4 입력 신호(IS4)는 n+1번째 스테이지의 출력 신호일 수 있다. 다른 예로서, 제 1 노드 제어부(NC1)에 마련된 제 1-1 트랜지스터(T11)의 문턱 전압이 커지는 경우에 제 1 노드(Q)의 전압 충전 특성이 저하되는 것을 최소화하기 위하여, 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2) 각각은 n-2번째 스테이지의 출력 신호일 수 있다. 그리고, 제 4 입력 신호(IS4)는 n+3번째 스테이지의 출력 신호일 수 있다. 여기서, 출력부(OP)가 스캔 출력부와 캐리 출력부로 포함하여 구성되는 경우에, 상기 제 1 입력 신호(IS1)는 캐리 출력부의 출력 신호이고, 상기 제 2 입력 신호(IS2)는 스캔 출력부 또는 캐리 출력부의 출력 신호이며, 상기 제 4 입력 신호(IS4)는 스캔 출력부의 출력 신호일 수 있다.
도 14는 도 12 또는 도 13에 도시된 패스 트랜지스터의 구조를 개략적으로 나타내는 단면도이다.
도 14를 도 12 또는 도 13과 결부하면, 일 예에 따른 패스 트랜지스터(Tps)는 기판(701) 상에 마련된 하부 게이트 전극(GE), 하부 게이트 전극(GE)을 덮도록 기판(701) 상에 마련된 버퍼층(703), 채널 영역과 제 1 소스/드레인 영역 및 제 2 소스/소스 영역을 가지도록 하부 게이트 전극(GE)과 중첩되는 버퍼층(703) 상에 마련된 반도체층(SCL), 반도체층(SCL)의 채널 영역 상에 마련된 게이트 절연막(705), 게이트 절연막(705) 상에 적층된 상부 게이트 전극(GE2), 반도체층(SCL)과 상부 게이트 전극(GE2)을 덮도록 버퍼층(703) 상에 마련된 층간 절연막(707), 층간 절연막(115)에 형성된 제 1 컨택 홀(CH1)을 통해서 반도체층(SCL)의 제 1 소스/드레인 영역에 전기적으로 연결된 제 1 소스/드레인 전극(SD1), 층간 절연막(115)에 형성된 제 2 컨택 홀(CH2)을 통해서 반도체층(SCL)의 제 2 소스/드레인 영역에 전기적으로 연결된 제 2 소스/드레인 전극(SD2), 및 제 1 소스/드레인 전극(SD1)과 제 2 소스/드레인 전극(SD2)을 덮도록 층간 절연막(707) 상에 마련된 보호막(709)을 포함할 수 있다.
상기 반도체층(SCL)은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등의 산화물 반도체 물질을 포함할 수 있으나, 이에 한정되지 않고, 산화물 반도체 물질 이외의 공지된 실리콘 또는 유기 물질을 포함할 수 있다.
상기 하부 게이트 전극(GE1)은 제 1 입력 신호(IS1)의 입력 단자와 제 4 입력 신호(IS4)의 입력 단자 중 어느 하나에 연결될 수 있다. 예를 들어, 하부 게이트 전극(GE1)은 제 1 입력 신호(IS1)의 입력 단자에 연결될 수 있다.
상기 상부 게이트 전극(GE2)은 제 1 입력 신호(IS1)의 입력 단자와 제 4 입력 신호(IS4)의 입력 단자 중 어느 하나, 즉 하부 게이트 전극(GE1)과 연결되지 않는 나머지 하나에 연결될 수 있다. 예를 들어, 하부 게이트 전극(GE1)은 제 1 입력 신호(IS1)의 입력 단자에 연결될 수 있다.
상기 하부 게이트 전극(GE1)와 상기 상부 게이트 전극(GE1)은 서로 동일한 크기를 가질 수 있다. 하지만, 패스 트랜지스터(Tps)가 반도체층(SCL)으로 이루어지는 경우, 하부 게이트 전극(GE1)은 반도체층(SCL)에 입사되는 광을 차단하여 입사되는 광에 의한 반도체층(SCL)의 광 누설 전류를 방지하기 위하여, 반도체층(SCL)과 동일한 크기를 가지거나 큰 크기를 가지도록 형성될 수 있다.
상기 제 1 소스/드레인 전극(SD1)은 연결 노드(Nc)에 전기적으로 연결되고, 상기 제 2 소스/드레인 전극(SD2)은 제 1 노드(Q)에 전기적으로 연결될 수 있다. 반대로, 상기 제 1 소스/드레인 전극(SD1)은 제 1 노드(Q)에 전기적으로 연결되고, 상기 제 2 소스/드레인 전극(SD2)은 연결 노드(Nc)에 전기적으로 연결될 수 있다.
일 예에 따른 패스 트랜지스터(Tps)는 하부 게이트 전극(GE1)에 공급되는 제 1 입력 신호(IS1) 또는 상부 게이트 전극(GE2)에 공급되는 제 2 입력 신호(IS2)에 응답하여 연결 노드(Nc)와 제 1 노드(Q) 간의 전류 패스를 형성한다.
이와 같은, 본 예에 따른 패스 트랜지스터(Tps)는 이중 게이트 구조를 가짐으로써 제 1 노드 제어부(NC1)의 트랜지스터 개수를 감소시키고 이를 통해 제 1 노드 제어부(NC1)의 회로 면적을 감소시킬 수 있다.
추가적으로, 도 1 내지 도 14에 도시된 본 게시물의 각 스테이지에 있어서, 출력 신호의 출력 구간(또는 트랜지스터 온 전압 레벨 구간)의 폭을 증가시키기 위하여, 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2) 각각은 n-2번째 스테이지의 이전 스테이지(STn-3, STn-4,…)의 출력 신호로 설정될 수 있고, 제 4 입력 신호(IS4)는 n+3번째 스테이지의 다음 스테이지(STn+4, STn+5,….)의 출력 신호로 설정될 수도 있다. 결과적으로, 제 1 입력 신호(IS1)와 제 2 입력 신호(IS2) 각각은 n-i(단, i는 2 이상의 자연수) 스테이지의 출력 신호로 설정되고, 제 4 입력 신호(IS4)는 n+j(단, j는 3 이상의 자연수)번째 스테이지의 출력 신호로 설정될 수 있다.
도 15는 본 게시물에 따른 디스플레이 장치를 개략적으로 나타내는 도면이다.
도 15를 참조하면, 본 예에 따른 디스플레이 장치는 화소 어레이부(100), 제어 회로(300), 데이터 구동 회로(500), 및 스캔 구동 회로(700)를 포함할 수 있다.
상기 화소 어레이부(100)는 기판 상에 마련된 복수의 스캔 라인(SL)과 복수의 데이터 라인(DL), 및 복수의 스캔 라인(SL)과 복수의 데이터 라인(DL)의 교차에 의해 정의되는 화소 영역에 형성된 복수의 화소(P)를 포함한다.
상기 복수의 화소(P) 각각은 인접한 스캔 라인(SL)으로부터 공급되는 스캔 신호와 인접한 데이터 라인(DL)으로부터 공급되는 데이터 신호에 따라 영상을 표시하는 화소 셀을 포함한다. 이때, 화소 셀은 적어도 하나의 박막 트랜지스터와 적어도 하나의 커패시터를 포함하여 구성되는 것으로, 데이터 신호에 기초한 전계에 따라 액정을 구동하여 영상을 표시하는 액정 셀이거나, 데이터 신호에 의해 자체 발광하여 영상을 표시하는 자발광 셀이 될 수 있다. 여기서, 자발광 셀은 플라즈마 방전체, 양자점 발광체, 유기 발광체, 무기 발광체, 또는 마이크로 발광 다이오드 소자를 포함할 수 있다.
상기 제어 회로(300)는 영상 신호를 기반으로 복수의 화소(P) 각각에 대응되는 화소 데이터를 생성한다. 제어 회로(300)는 타이밍 동기 신호를 기반으로 데이터 제어 신호를 생성해 데이터 구동 회로(500)에 제공한다. 제어 회로(300)는 타이밍 동기 신호를 기반으로 스타트 신호, 복수의 스캔 클럭 신호를 포함하는 스캔 제어 신호를 생성해 스캔 구동 회로(700)에 제공한다. 제어 회로(300)는 스캔 구동 회로(700)의 구동 방식에 따라 복수의 캐리 클럭 신호를 추가로 생성해 스캔 구동 회로(700)에 제공할 수도 있다.
상기 데이터 구동 회로(500)는 화소 어레이부(100)에 마련된 복수의 데이터 라인(DL)과 연결된다. 데이터 구동 회로(500)는 제어 회로(300)로부터 제공되는 화소 데이터와 데이터 제어 신호를 수신하고, 전원 회로로부터 제공되는 복수의 기준 감마 전압을 수신한다. 데이터 구동 회로(500)는 데이터 제어 신호와 복수의 기준 감마 전압을 이용하여 화소 데이터를 아날로그 형태의 화소별 데이터 신호로 변환하고, 변환된 화소별 데이터 신호를 해당 데이터 라인(DL)에 공급한다.
상기 스캔 구동 회로(700)는 화소 어레이부(100)에 마련된 복수의 스캔 라인(SL)과 연결된다. 스캔 구동 회로(700)는 제어 회로(300)로부터 공급되는 스캔 제어 신호를 기반으로 정해진 순서에 따라 스캔 신호를 생성하여 해당하는 스캔 라인(SL)에 공급한다. 이러한 스캔 구동 회로(700)는 도 2 내지 도 14에 도시된 쉬프트 레지스터(710)를 포함하여 구성되므로 이에 대한 설명은 생략하기로 한다.
일 예에 따른 스캔 구동 회로(700)는 박막 트랜지스터의 제조 공정에 따라 기판의 일측 가장자리 또는 양측 가장자리에 집적되어 복수의 스캔 라인(SL)과 일대일로 연결될 수 있다. 일 예에 따른 스캔 구동 회로(700)는 집적 회로에 구성되어 기판에 실장되거나 연성 회로 필름에 실장되어 복수의 스캔 라인(SL)과 일대일로 연결될 수 있다.
이와 같은, 본 예에 따른 디스플레이 장치는 본 게시물에 따른 쉬프트 레지스터를 포함함으로써 스캔 구동 회로(700)의 출력 특성이 개선될 수 있으며, 이로 인하여 복수의 스캔 라인 공급되는 스캔 신호의 안정성이 개선될 수 있다.
이상에서 설명한 본 게시물은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 게시물의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 게시물이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 게시물의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 게시물의 범위에 포함되는 것으로 해석되어야 한다.
100: 화소 어레이부 300: 제어 회로
500: 데이터 구동 회로 700: 스캔 구동 회로
710: 쉬프트 레지스터 711: 스테이지 회로
713: 클럭 라인부 715: 전원 라인부

Claims (25)

  1. 복수의 스테이지를 구비하고,
    상기 복수의 스테이지 각각은,
    제 1 노드의 전압과 제 2 노드의 전압에 따라 스캔 클럭 신호 또는 게이트 오프 전압을 출력하는 출력부;
    제 1 내지 제 3 입력 신호와 트랜지스터 오프셋 전압을 기반으로 상기 제 1 노드의 전압을 설정하고 제 4 입력 신호를 기반으로 상기 제 1 노드의 전압을 리셋하는 제 1 노드 제어부; 및
    상기 제 1 노드의 전압을 기반으로 상기 제 2 노드의 전압을 제어하는 제 2 노드 제어부를 포함하며,
    상기 제 1 노드 제어부는 상기 트랜지스터 오프셋 전압과 상기 제 2 입력 신호 중 적어도 하나가 공급되고 상기 제 3 입력 신호에 따라 상기 트랜지스터 오프셋 전압이 예비 충전되는 연결 노드를 포함하고,
    상기 제 3 입력 신호는 단계적으로 변화되는 제 1 내지 제 3 전압 구간을 포함하며,
    상기 연결 노드의 전압은 상기 제 3 입력 신호의 제 1 내지 제 3 전압 구간 동안 3단계로 변화되는, 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 제 3 입력 신호는 n-1번째 스테이지에 포함된 제 1 노드의 전압인, 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 제 1 입력 신호와 상기 제 2 입력 신호 각각은 n-i(단, i는 2 이상의 자연수)번째 스테이지의 출력 신호이며,
    상기 제 4 입력 신호는 n+j(단, j는 3 이상의 자연수)번째 스테이지의 출력 신호인, 쉬프트 레지스터.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 연결 노드의 전압은,
    상기 제 3 입력 신호의 제 1 전압 구간 동안 기준 전압 레벨에서부터 상기 트랜지스터 오프셋 전압보다 낮은 제 1 전압 레벨로 변화되고,
    상기 제 3 입력 신호의 제 2 전압 구간 동안 제 1 전압 레벨에서부터 상기 제 2 입력 신호의 전압 레벨에 상응하는 제 2 전압 레벨로 변화되며,
    상기 제 3 입력 신호의 제 3 전압 구간 동안 제 2 전압 레벨에서부터 상기 트랜지스터 오프셋 전압의 전압 레벨에 상응하는 제 3 전압 레벨로 변화되는, 쉬프트 레지스터.
  6. 제 5 항에 있어서,
    상기 제 3 입력 신호의 제 3 전압 구간 일부는 상기 출력부에서 출력되는 상기 스캔 클럭 신호와 중첩되는, 쉬프트 레지스터.
  7. 제 1 항에 있어서,
    상기 제 1 입력 신호는 상기 출력부에서 출력되는 상기 스캔 클럭 신호와 중첩되지 않는, 쉬프트 레지스터.
  8. 제 1 항에 있어서,
    상기 제 1 노드 제어부는 상기 제 1 노드의 전압을 설정하는 전압 설정부, 및 상기 제 1 노드의 전압을 리셋하는 전압 리셋부를 포함하며,
    상기 전압 설정부는,
    상기 제 1 입력 신호의 입력 단자에 연결된 게이트 전극과 상기 제 2 입력 신호의 입력 단자에 연결된 제 1 소스/드레인 전극 및 상기 연결 노드에 연결된 제 2 소스/드레인 전극을 갖는 제 1-1 트랜지스터;
    상기 제 1 입력 신호의 입력 단자에 연결된 게이트 전극과 상기 연결 노드에 연결된 제 1 소스/드레인 전극 및 상기 제 1 노드에 연결된 제 2 소스/드레인 전극을 갖는 제 1-2 트랜지스터; 및
    상기 제 3 입력 신호의 입력 단자에 연결된 게이트 전극과 상기 트랜지스터 오프셋 전압의 입력 단자에 연결된 제 1 소스/드레인 전극 및 상기 연결 노드에 연결된 제 2 소스/드레인 전극을 갖는 제 1-3 트랜지스터를 포함하는, 쉬프트 레지스터.
  9. 제 8 항에 있어서,
    상기 전압 리셋부는,
    상기 제 4 입력 신호의 입력 단자에 연결된 게이트 전극과 상기 제 1 노드에 연결된 제 1 소스/드레인 전극 및 리셋 연결 노드에 연결된 제 2 소스/드레인 전극을 갖는 제 2-1 트랜지스터;
    상기 제 4 입력 신호의 입력 단자에 연결된 게이트 전극과 상기 리셋 연결 노드에 연결된 제 1 소스/드레인 전극 및 제 1 리셋 전원에 연결된 제 2 소스/드레인 전극을 갖는 제 2-2 트랜지스터; 및
    상기 제 3 입력 신호의 입력 단자에 연결된 게이트 전극과 상기 트랜지스터 오프셋 전압의 입력 단자에 연결된 제 1 소스/드레인 전극 및 상기 리셋 연결 노드에 연결된 제 2 소스/드레인 전극을 갖는 제 2-3 트랜지스터를 포함하는, 쉬프트 레지스터.
  10. 제 8 항에 있어서,
    상기 전압 리셋부는,
    상기 전압 설정부의 상기 연결 노드에 연결된 리셋 연결 노드;
    상기 제 4 입력 신호의 입력 단자에 연결된 게이트 전극과 상기 제 1 노드에 연결된 제 1 소스/드레인 전극 및 상기 리셋 연결 노드에 연결된 제 2 소스/드레인 전극을 갖는 제 2-1 트랜지스터; 및
    상기 제 4 입력 신호의 입력 단자에 연결된 게이트 전극과 상기 리셋 연결 노드에 연결된 제 1 소스/드레인 전극 및 제 1 리셋 전원에 연결된 제 2 소스/드레인 전극을 갖는 제 2-2 트랜지스터를 포함하는, 쉬프트 레지스터.
  11. 제 1 항에 있어서,
    상기 제 1 노드 제어부는,
    상기 제 1 입력 신호의 입력 단자에 연결된 게이트 전극과 상기 제 2 입력 신호의 입력 단자에 연결된 제 1 소스/드레인 전극 및 상기 연결 노드에 연결된 제 2 소스/드레인 전극을 갖는 제 1-1 트랜지스터;
    상기 제 4 입력 신호의 입력 단자에 연결된 게이트 전극과 상기 연결 노드에 연결된 제 1 소스/드레인 전극 및 제 1 리셋 전원에 연결된 제 2 소스/드레인 전극을 갖는 제 1-2 트랜지스터;
    상기 제 3 입력 신호의 입력 단자에 연결된 게이트 전극과 상기 트랜지스터 오프셋 전압의 입력 단자에 연결된 제 1 소스/드레인 전극 및 상기 연결 노드에 연결된 제 2 소스/드레인 전극을 갖는 제 1-3 트랜지스터; 및
    하부 게이트 전극과 상부 게이트 전극, 상기 연결 노드에 연결된 제 1 소스/드레인 전극, 및 상기 제 1 노드에 연결된 제 2 소스/드레인 전극을 갖는 패스 트랜지스터를 포함하며,
    상기 패스 트랜지스터에서, 상기 하부 게이트 전극은 상기 제 1 입력 신호의 입력 단자와 상기 제 4 입력 신호의 입력 단자 중 어느 하나에 연결되고, 상기 상부 게이트 전극은 상기 제 1 입력 신호의 입력 단자와 상기 제 4 입력 신호의 입력 단자 중 나머지 하나에 연결된, 쉬프트 레지스터.
  12. 제 1 항에 있어서,
    상기 제 2 노드의 전압에 따라 노이즈 방전 전원과 상기 제 1 노드 사이의 전류 패스를 형성하는 노이즈 제거부를 더 포함하는, 쉬프트 레지스터.
  13. 복수의 스테이지를 구비하고,
    상기 복수의 스테이지 각각은,
    제 1 노드의 전압과 제 2 노드의 전압에 따라 스캔 클럭 신호 또는 게이트 오프 전압을 출력하는 출력부;
    상기 제 1 노드의 전압을 제어하는 제 1 노드 제어부; 및
    상기 제 1 노드의 전압을 기반으로 상기 제 2 노드의 전압을 제어하는 제 2 노드 제어부를 포함하며,
    상기 제 1 노드 제어부는,
    연결 노드;
    제 1 입력 신호에 응답하여 제 2 입력 신호의 입력 단자와 상기 연결 노드 사이의 전류 패스를 형성하는 제 1-1 트랜지스터;
    제 4 입력 신호에 응답하여 리셋 전원과 상기 연결 노드 사이의 전류 패스를 형성하는 제 1-2 트랜지스터;
    제 3 입력 신호에 응답하여 트랜지스터 오프셋 전압의 입력 단자와 상기 연결 노드 사이의 전류 패스를 형성하는 제 1-3 트랜지스터; 및
    이중 게이트 구조를 가지며 상기 연결 노드와 상기 제 1 노드 사이의 전류 패스를 형성하는 패스 트랜지스터를 포함하는, 쉬프트 레지스터.
  14. 제 13 항에 있어서,
    상기 패스 트랜지스터는
    상기 제 1 입력 신호의 입력 단자와 상기 제 4 입력 신호의 입력 단자 중 어느 하나에 연결된 하부 게이트 전극;
    상기 하부 게이트 전극과 중첩되는 반도체층;
    상기 반도체층과 중첩되도록 마련되고 상기 제 1 입력 신호의 입력 단자와 상기 제 4 입력 신호의 입력 단자 중 나머지 연결된 상부 게이트 전극;
    상기 연결 노드에 연결된 제 1 소스/드레인 전극; 및
    상기 제 1 노드에 연결된 제 2 소스/드레인 전극을 포함하는, 쉬프트 레지스터.
  15. 제 14 항에 있어서,
    상기 제 3 입력 신호는 n-1번째 스테이지에 포함된 제 1 노드의 전압인, 쉬프트 레지스터.
  16. 제 14 항에 있어서,
    상기 제 1 입력 신호와 상기 제 2 입력 신호 각각은 n-i(단, i는 2 이상의 자연수)번째 스테이지의 출력 신호이고,
    상기 제 4 입력 신호는 n+j(단, j는 3 이상의 자연수)번째 스테이지의 출력 신호인, 쉬프트 레지스터.
  17. 제 14 항에 있어서,
    상기 제 3 입력 신호는 상기 제 1 노드의 전압인, 쉬프트 레지스터.
  18. 제 17 항에 있어서,
    상기 제 1 입력 신호 및 상기 제 2 입력 신호 각각은 이전단 스테이지의 출력 신호이고,
    상기 제 4 입력 신호는 다음단 스테이지의 출력 신호인, 쉬프트 레지스터.
  19. 제 14 항에 있어서,
    상기 제 2 노드의 전압에 따라 노이즈 방전 전원과 상기 제 1 노드 사이의 전류 패스를 형성하는 노이즈 제거부를 더 포함하는, 쉬프트 레지스터.
  20. 제 12 항 또는 제 19 항에 있어서,
    상기 노이즈 제거부는,
    상기 제 2 노드에 연결된 게이트 전극과 상기 제 1 노드에 연결된 제 1 소스/드레인 전극 및 중간 노드에 연결된 제 2 소스/드레인 전극을 갖는 제 3-1 트랜지스터;
    상기 제 2 노드에 연결된 게이트 전극과 상기 중간 노드에 연결된 제 1 소스/드레인 전극 및 상기 노이즈 방전 전원에 연결된 제 2 소스/드레인 전극을 갖는 제 3-2 트랜지스터; 및
    상기 제 1 노드에 연결된 게이트 전극과 보조 트랜지스터 오프셋 전압의 입력 단자에 연결된 제 1 소스/드레인 전극 및 상기 중간 노드에 연결된 제 2 소스/드레인 전극을 갖는 제 3-3 트랜지스터를 포함하는, 쉬프트 레지스터.
  21. 제 12 항 또는 제 19 항에 있어서,
    상기 노이즈 제거부는,
    상기 연결 노드에 연결된 중간 노드;
    상기 제 2 노드에 연결된 게이트 전극과 상기 제 1 노드에 연결된 제 1 소스/드레인 전극 및 상기 중간 노드에 연결된 제 2 소스/드레인 전극을 갖는 제 3-1 트랜지스터; 및
    상기 제 2 노드에 연결된 게이트 전극과 상기 중간 노드에 연결된 제 1 소스/드레인 전극 및 상기 노이즈 방전 전원에 연결된 제 2 소스/드레인 전극을 갖는 제 3-2 트랜지스터를 포함하는, 쉬프트 레지스터.
  22. 복수의 스캔 라인과 복수의 데이터 라인에 의해 정의된 영역에 마련된 복수의 화소를 갖는 화소 어레이부;
    상기 복수의 데이터 라인 각각에 의해 데이터 신호를 공급하는 데이터 구동 회로; 및
    상기 복수의 스캔 라인 각각에 스캔 신호를 공급하는 스캔 구동 회로를 포함하며,
    상기 스캔 구동 회로는 제 1 항 내지 제 3 항, 제 5 항 내지 제 19 항 중 어느 한 항에 따른 쉬프트 레지스터를 갖는, 디스플레이 장치.
  23. 제 22 항에 있어서,
    상기 출력부는,
    상기 제 1 노드의 전압에 따라 상기 스캔 클럭 신호를 출력하는 제 1 풀-업 트랜지스터 및 상기 제 2 노드의 전압에 따라 상기 게이트 오프 전압을 출력하는 제 1 풀-다운 트랜지스터를 포함하는 스캔 출력부; 및
    상기 제 1 노드의 전압에 따라 캐리 클럭 신호를 출력하는 제 2 풀-업 트랜지스터 및 상기 제 2 노드의 전압에 따라 상기 게이트 오프 전압을 출력하는 제 2 풀-다운 트랜지스터를 포함하는 캐리 출력부를 포함하는, 디스플레이 장치.
  24. 제 23 항에 있어서,
    상기 제 1 입력 신호는 상기 n-i(단, i는 2 이상의 자연수)번째 스테이지의 캐리 출력부에서 출력되는 출력 신호이고,
    상기 제 2 입력 신호는 상기 n-i번째 스테이지의 스캔 출력부 또는 캐리 출력부에서 출력되는 출력 신호이며,
    상기 제 4 입력 신호는 상기 n+j(단, j는 3 이상의 자연수)번째 스테이지의 스캔 출력부에서 출력되는 출력 신호인, 디스플레이 장치.
  25. 제 23 항에 있어서,
    상기 출력부는 상기 제 1 노드와 상기 제 2 풀-업 트랜지스터 사이에 다이오드 형태로 접속된 제 4 트랜지스터를 더 포함하는, 디스플레이 장치.
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