CN111627402B - Goa电路、显示面板以及显示装置 - Google Patents

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Abstract

本申请实施例公开了一种GOA电路、显示面板以及显示装置，GOA电路包括m个级联的GOA单元，第n级GOA单元包括：第一节点信号控制模块；第一下拉模块；正反向扫描控制模块；第二下拉模块，第二下拉模块包括第三薄膜晶体管、第四薄膜晶体管以及第五薄膜晶体管，第三薄膜晶体管的输入端接入恒压高电位信号，第三薄膜晶体管的控制端接入第二控制信号，第三薄膜晶体管的输出端、第四薄膜晶体管的输入端、第五薄膜晶体管的输入端相互连接，第四薄膜晶体管的输出端与第二节点连接，第五薄膜晶体管的输出端接入恒压低电位信号。本申请能够提高GOA电路的稳定性。

Description

GOA电路、显示面板以及显示装置
技术领域
本申请涉及显示技术领域，具体涉及一种GOA电路、显示面板以及显示装置。
背景技术
目前，液晶显示装置作为电子设备的显示部件已经广泛的应用于各种电子产品中，而GOA电路是液晶显示装置中的一个重要组成部分。Gate Driver On Array，简称GOA，也就是利用现有薄膜晶体管液晶显示器阵列制程将栅极行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式的一项技术。
基于低温多晶硅(LTPS)技术的显示面板，根据面板内采用的薄膜晶体管类型，可以分为N型薄膜晶体管，P型薄膜晶体管，以及皆有N型薄膜晶体管和P型薄膜晶体管的C型薄膜晶体管。类似的，GOA电路分为N型薄膜晶体管电路，P型薄膜晶体管电路以及C型薄膜晶体管电路。N型薄膜晶体管电路相比于C型薄膜晶体管电路由于省去P掺杂这一层光罩及工序，对于提高良率以及降低成本都大有裨益，所以开发稳定的N型薄膜晶体管电路具有现实的产业需求。当前N型薄膜晶体管电路驱动主要有2Phase、4Phase、6Phase、8Phase等不同的驱动方式，不同的Phase数意味着需要不同数量的时钟信号，为了应对当前窄边框全面屏的需求，2Phase电路开发更为适宜产品需求。而一般的2Phase电路大多会引入N型薄膜晶体管反相器的设计，但单纯N型薄膜晶体管结构的反相器存在明显的竞争关系，很容易导致Q点不稳定，降低了GOA电路的稳定性。
现有技术中，显示面板的GOA电路稳定性不高。
发明内容
本申请实施例提供一种GOA电路、显示面板以及显示装置，能够提高GOA电路的稳定性。
为解决上述问题，第一方面，本申请提供一种GOA电路，所述GOA电路包括m个级联的GOA单元，第n级GOA单元包括：
第一节点信号控制模块，用于根据第n+1级时钟信号向第一节点输入电压，其中，m≥n≥1；
第一下拉模块，用于下拉所述第一节点的电平；
正反向扫描控制模块，用于根据正反向扫描控制信号、第n-1级栅极驱动信号以及第n+1级栅极驱动信号向所述第一下拉模块和第二节点输入第一控制信号；
第二下拉模块，所述第二下拉模块包括第三薄膜晶体管、第四薄膜晶体管以及第五薄膜晶体管，所述第三薄膜晶体管的输入端接入恒压高电位信号，所述第三薄膜晶体管的控制端接入第二控制信号，所述第三薄膜晶体管的输出端、所述第四薄膜晶体管的输入端、所述第五薄膜晶体管的输入端相互连接，所述第四薄膜晶体管的输出端与第二节点连接，所述第五薄膜晶体管的输出端接入恒压低电位信号。
其中，所述第二控制信号为第n-1级栅极驱动信号。
其中，所述第三薄膜晶体管的控制端与所述第二节点连接，以接入所述第二控制信号。
其中，所述第三薄膜晶体管、所述第四薄膜晶体管以及所述第五薄膜晶体管为N型薄膜晶体管。
其中，所述第一下拉电路包括第六薄膜晶体管，所述第六薄膜晶体管的控制端与所述正反向扫描控制模块连接，所述第六薄膜晶体管的输入端接入恒压低电位信号，所述第六薄膜晶体管的输出端与所述第一节点连接。
其中，所述正反向扫描控制模块包括第一薄膜晶体管和第二薄膜晶体管；
所述第一薄膜晶体管的输入端接入正向扫描信号，所述第一薄膜晶体管的控制端接入所述第n-1级栅极驱动信号；
所述第二薄膜晶体管的输入端接入反向扫描信号，所述第二薄膜晶体管的控制端接入所述第n+1级栅极驱动信号；
所述第一薄膜晶体管的输出端、所述第二薄膜晶体管的输出端以及所述第六薄膜晶体管的控制端相互连接。
其中，所述第一节点信号控制模块包括第八薄膜晶体管，所述第一薄膜晶体管的输出端、所述第二薄膜晶体管的输出端以及所述第八薄膜晶体管的控制端相互连接，所述第八薄膜晶体管的输入端接入恒压高电位信号，所述第八薄膜晶体管的输出端与所述第一节点连接。
其中，所述第n级GOA单元包括第一电容和第二电容，所述第一电容的一端连接所述第二节点，所述第一电容的另一端接入恒压低电位信号，所述第二电容的一端连接所述第一节点，所述第二电容的另一端接入恒压低电位信号。
为解决上述问题，第二方面，本申请提供一种显示面板，所述显示面板包括以上任意一项所述的GOA电路。
为解决上述问题，第三方面，本申请提供一种显示装置，所述显示装置包括以上任意一项所述的显示面板。
本申请的有益效果是：区别于现有技术，本申请提供一种GOA电路，该GOA电路包括m个级联的GOA单元，第n级GOA单元包括：第一节点信号控制模块，用于根据第n+1级时钟信号向第一节点输入电压，其中，m≥n≥1；第一下拉模块，用于下拉第一节点的电平；正反向扫描控制模块，用于根据正反向扫描控制信号、第n-1级栅极驱动信号以及第n+1级栅极驱动信号向第一下拉模块和第二节点输入第一控制信号；第二下拉模块，第二下拉模块包括第三薄膜晶体管、第四薄膜晶体管以及第五薄膜晶体管，第三薄膜晶体管的输入端接入恒压高电位信号，第三薄膜晶体管的控制端接入第二控制信号，第三薄膜晶体管的输出端、第四薄膜晶体管的输入端、第五薄膜晶体管的输入端相互连接，第四薄膜晶体管的输出端与第二节点连接，第五薄膜晶体管的输出端接入恒压低电位信号。本申请在出现由于第一节点信号控制模块和第一下拉模块对第一节点控制的竞争关系发生变化，导致第一节点的电平升高时，第三薄膜晶体管和第四薄膜晶体管同时打开，第二节点，也即Q点，通过第三薄膜晶体管和第四薄膜晶体管接入恒压高电位信号，从而可以保持Q点高电平，能够提高GOA电路的稳定性。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种GOA电路中第n级GOA单元一实施例结构示意图；
图2是本申请实施例提供的一种GOA电路中第n级GOA单元另一实施例结构示意图；
图3是本申请实施例提供的一种GOA电路中第n级GOA单元和第n+1级GOA单元组成两时钟信号架构一实施例结构示意图；
图4是图3GOA电路中第n级GOA单元和第n+1级GOA单元组成两时钟信号架构的信号时序图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请中，“示例性”一词用来表示“用作例子、例证或说明”。本申请中被描述为“示例性”的任何实施例不一定被解释为比其它实施例更优选或更具优势。为了使本领域任何技术人员能够实现和使用本申请，给出了以下描述。在以下描述中，为了解释的目的而列出了细节。应当明白的是，本领域普通技术人员可以认识到，在不使用这些特定细节的情况下也可以实现本申请。在其它实例中，不会对公知的结构和过程进行详细阐述，以避免不必要的细节使本申请的描述变得晦涩。因此，本申请并非旨在限于所示的实施例，而是与符合本申请所公开的原理和特征的最广范围相一致。
本申请实施例提供一种GOA电路，该GOA电路包括m个级联的GOA单元，第n级GOA单元包括：第一节点信号控制模块，用于根据第n+1级时钟信号向第一节点输入电压，其中，m≥n≥1；第一下拉模块，用于下拉第一节点的电平；正反向扫描控制模块，用于根据正反向扫描控制信号、第n-1级栅极驱动信号以及第n+1级栅极驱动信号向第一下拉模块和第二节点输入第一控制信号；第二下拉模块，第二下拉模块包括第三薄膜晶体管、第四薄膜晶体管以及第五薄膜晶体管，第三薄膜晶体管的输入端接入恒压高电位信号，第三薄膜晶体管的控制端接入第二控制信号，第三薄膜晶体管的输出端、第四薄膜晶体管的输入端、第五薄膜晶体管的输入端相互连接，第四薄膜晶体管的输出端与第二节点连接，第五薄膜晶体管的输出端接入恒压低电位信号。本申请在出现由于第一节点信号控制模块和第一下拉模块对第一节点控制的竞争关系发生变化，导致第一节点的电平升高时，第三薄膜晶体管和第四薄膜晶体管同时打开，第二节点，也即Q点，通过第三薄膜晶体管和第四薄膜晶体管接入恒压高电位信号，从而可以保持Q点高电平，能够提高GOA电路的稳定性。本申请实施例的GOA电路可以应用于各种显示面板中。以下进行详细说明。
请参阅图1，图1是本申请实施例提供的一种GOA电路中第n级GOA单元一实施例结构示意图。
如图1所示，本实施例中，GOA电路包括m个级联的GOA单元，第n级GOA单元100包括：第一节点信号控制模块120、第一下拉模块130、第二下拉模块140以及正反向扫描控制模块120。第一节点信号控制模块120用于根据第n+1级时钟信号向第一节点P输入电压，其中，m≥n≥1。第一下拉模块130用于下拉第一节点P的电平。正反向扫描控制模块120，用于根据正反向扫描控制信号、第n-1级栅极驱动信号G(n-1)以及第n+1级栅极驱动信号G(n+1)向第一下拉模块130和第二节点Q输入第一控制信号。第二下拉模块140包括第三薄膜晶体管NT3、第四薄膜晶体管NT4以及第五薄膜晶体管NT5。第三薄膜晶体管NT3的输入端接入恒压高电位信号VGH，第三薄膜晶体管NT3的控制端接入第二控制信号，第三薄膜晶体管NT3的输出端、第四薄膜晶体管NT4的输入端、第五薄膜晶体管NT5的输入端相互连接，第四薄膜晶体管NT4的输出端与第二节点Q连接，第五薄膜晶体管NT5的输出端接入恒压低电位信号VGL。当出现由于第一节点信号控制模块120和第一下拉模块130对第一节点P控制的竞争关系发生变化，导致第一节点P的电平升高时，第三薄膜晶体管NT3和第四薄膜晶体管NT4同时打开，第二节点Q通过第三薄膜晶体管NT3和第四薄膜晶体管NT4接入恒压高电位信号VGH，从而可以保持Q点高电平，能够提高GOA电路的稳定性。
需要说明的是，本申请中薄膜晶体管的输入端是薄膜晶体管的源极，薄膜晶体管的输出端是薄膜晶体管的漏极，薄膜晶体管的控制端是栅极。在一些实施例中，根据不同的实际情况可以将源极和漏极进行互换，本申请对此不作限定。
在一个具体的实施例中，第一下拉电路130包括第六薄膜晶体管NT6，第六薄膜晶体管NT6的控制端与反向扫描控制模块连接，第六薄膜晶体管NT6的输入端接入恒压低电位信号VGL，第六薄膜晶体管NT6的输出端与第一节点P连接。第六薄膜晶体管NT6在打开时，向第一节点P输入恒压低电位信号VGL。
进一步的，正反向扫描控制模块120包括第一薄膜晶体管NT1和第二薄膜晶体管NT2。第一薄膜晶体管NT1的输入端接入正向扫描信号U2D，第一薄膜晶体管NT1的控制端接入第n-1级栅极驱动信号G(n-1)；第二薄膜晶体管NT2的输入端接入反向扫描信号D2U，第二薄膜晶体管NT2的控制端接入第n+1级栅极驱动信号G(n+1)；第一薄膜晶体管NT1的输出端、第二薄膜晶体管NT2的输出端以及第六薄膜晶体管NT6的控制端相互连接。
当显示面板处于正向扫描状态时，正向扫描信号U2D为高电平，反向扫描信号D2U为低电平，此时GOA电路由上向下逐行扫描，即由第n级GOA单元100向第n+1级GOA单元200扫描。反之，当显示面板处于反向扫描状态时，正向扫描信号U2D为低电平，反向扫描信号D2U为高电平，此时GOA电路则由下向上逐行扫描，即由第n+1级GOA单元200向第n级GOA单元100扫描。
本申请实施例中，第一节点信号控制模块120包括第八薄膜晶体管NT8，第一薄膜晶体管NT1的输出端、第二薄膜晶体管NT2的输出端以及第八薄膜晶体管NT8的控制端相互连接，第八薄膜晶体管NT8的输入端接入恒压高电位信号VGH，第八薄膜晶体管NT8的输出端与第一节点P连接。第八薄膜晶体管NT8用于向第一节点P输出高电平。
进一步的，第n级GOA单元100包括第一电容C1和第二电容C2，第一电容C1的一端连接第二节点Q，第一电容C1的另一端接入恒压低电位信号VGL，第二电容C2的一端连接第一节点P，第二电容C2的另一端接入恒压低电位信号VGL。
进一步的，第n级GOA单元100还包括第七薄膜晶体管NT7和第九薄膜晶体管NT9。第七薄膜晶体管NT7的控制端接入恒压高电位信号VGH，第七薄膜晶体管NT7的输入端接入第二节点Q，第七薄膜晶体管NT7的输出端与第九薄膜晶体管NT9的控制端连接。第九薄膜晶体管NT9的输入端接入第n级时钟信号CK(n)，第九薄膜晶体管NT9的输出端用于向第n级栅极驱动信号Gn输入高电平。
进一步的，第n级GOA单元100还包括第十薄膜晶体管NT10。第十薄膜晶体管NT10的控制端接入第一节点P，第十薄膜晶体管NT10的输入端接入恒压低电位信号VGL，第十薄膜晶体管NT10的输出端与第九薄膜晶体管NT9的输出端连接，用于向第n级栅极驱动信号Gn输入低电平。
进一步的，第n级GOA单元100还包括第十二薄膜晶体管NT12。第十二薄膜晶体管NT12的输入端接入恒压低电位信号VGL，第十二薄膜晶体管NT12的控制端接入全局控制信号，第十二薄膜晶体管NT12的输出端用于下拉第n级栅极驱动信号Gn。
本申请实施例中，第一薄膜晶体管NT1、第二薄膜晶体管NT2、第三薄膜晶体管NT3、第四薄膜晶体管NT4、第五薄膜晶体管NT5、第六薄膜晶体管NT6、第七薄膜晶体管NT7、第八薄膜晶体管NT8、第九薄膜晶体管NT9、第十薄膜晶体管NT10以及第十二薄膜晶体管NT12为N型薄膜晶体管。当然，根据具体情况也可以是选用P型薄膜晶体管或者C型薄膜晶体管。
本申请实施例中，第二控制信号为第n-1级栅极驱动信号G(n-1)。此时，当第n-1级栅极驱动信号G(n-1)为高电平时，第三薄膜晶体管NT3打开。如果第一节点P为低电位，那么第四薄膜晶体管NT4和第五薄膜晶体管NT5关闭，此时第一节点P和第二节点Q正常工作。如果出现由于第六薄膜晶体管NT6和第八薄膜晶体管NT8的竞争关系发生变化，导致第一节点P的电平升高时，第三薄膜晶体管NT3和第四薄膜晶体管NT4同时打开，第二节点Q通过第三薄膜晶体管NT3和第四薄膜晶体管NT4接入恒压高电位信号VGH，从而可以保持Q点高电平，能够提高GOA电路的稳定性。
在另一个实施例中，参阅图2，图2是本申请实施例提供的一种GOA电路中第n级GOA单元另一实施例结构示意图。
如图2所示，本实施例与图1及其文字描述的实施例的不同置处在于，第三薄膜晶体管NT3的控制端与第二节点Q连接。其他结构类似，在此不作赘述。
本实施例中，第三薄膜晶体管NT3的控制端与第二节点Q连接，以接入第二控制信号。显然，此时，当第二节点Q为高电平时，第三薄膜晶体管NT3打开。如果第一节点P为低电位，那么第四薄膜晶体管NT4和第五薄膜晶体管NT5关闭，此时第一节点P和第二节点Q正常工作。如果出现由于第六薄膜晶体管NT6和第八薄膜晶体管NT8的竞争关系发生变化，导致第一节点P的电平升高时，第三薄膜晶体管NT3和第四薄膜晶体管NT4同时打开，第二节点Q通过第三薄膜晶体管NT3和第四薄膜晶体管NT4接入恒压高电位信号VGH，从而可以保持Q点高电平，能够提高GOA电路的稳定性。本实施例中第三薄膜晶体管NT3的控制端与第二节点Q连接的方式，与上一实施例中第三薄膜晶体管NT3的控制端接入第n-1级栅极驱动信号G(n-1)相比，由于Q点位于高点位的时间要长于第n-1级栅极驱动信号G(n-1)位于高电位的时间，因此，可以更长时间保持Q点高电平，能够提高GOA电路的稳定。
进一步的，参阅图3和图4，图3是本申请实施例提供的一种GOA电路中第n级GOA单元和第n+1级GOA单元组成两时钟信号架构一实施例结构示意图；图4是图3GOA电路中第n级GOA单元和第n+1级GOA单元组成两时钟信号架构的信号时序图。
本申请实施例中，GOA电路为两时钟信号架构。GOA电路包括m个级联的GOA单元，GOA电路以第n级GOA单元100和第n+1级GOA单元200共计两个GOA单元为最小重复单元，重复m/2次。第n级GOA单元100和第n+1级GOA单元200的驱动仅仅依靠第一时钟信号CK1和第二时钟信号CK2共两个时钟信号。
当第一时钟信号CK1为高电平时，第n级GOA单元100输出的第n级栅极驱动信号Gn为高电平，此时第n+1级GOA单元200的第一薄膜晶体管NT1打开，第n+1级GOA单元200的第六薄膜晶体管NT6打开，第n+1级GOA单元200的第六薄膜晶体管NT6向第一节点P输入低电平。同时，第一时钟信号CK1使得第n+1级GOA单元200的第八薄膜晶体管NT8打开，向第一节点P输入高电平。当第n+1级GOA单元200的第六薄膜晶体管NT6和第n+1级GOA单元200的第八薄膜晶体管NT8发生衰减时，会导致竞争关系发生变化，最终使得第n+1级GOA单元200的第一节点P电位升高。而此时，第三薄膜晶体管NT3和第四薄膜晶体管NT4同时打开，第二节点Q通过第三薄膜晶体管NT3和第四薄膜晶体管NT4接入恒压高电位信号VGH，从而可以保持Q点高电平，能够提高GOA电路的稳定性。
当然，第n级GOA单元100和第n+1级GOA单元200也可以以图2所示的两个GOA单元为最小重复单元，重复m/2次，本申请对此不作限定。
进一步的，本申请还提供一种显示面板，显示面板包括以上任意一项的GOA电路。
进一步的，本申请还提供一种显示装置，显示装置包括以上任意一项的显示面板。
区别于现有技术，本申请提供一种GOA电路，该GOA电路包括m个级联的GOA单元，第n级GOA单元包括：第一节点信号控制模块，用于根据第n+1级时钟信号向第一节点输入电压，其中，m≥n≥1；第一下拉模块，用于下拉第一节点的电平；正反向扫描控制模块，用于根据正反向扫描控制信号、第n-1级栅极驱动信号以及第n+1级栅极驱动信号向第一下拉模块和第二节点输入第一控制信号；第二下拉模块，第二下拉模块包括第三薄膜晶体管、第四薄膜晶体管以及第五薄膜晶体管，第三薄膜晶体管的输入端接入恒压高电位信号，第三薄膜晶体管的控制端接入第二控制信号，第三薄膜晶体管的输出端、第四薄膜晶体管的输入端、第五薄膜晶体管的输入端相互连接，第四薄膜晶体管的输出端与第二节点连接，第五薄膜晶体管的输出端接入恒压低电位信号。本申请在出现由于第一节点信号控制模块和第一下拉模块对第一节点控制的竞争关系发生变化，导致第一节点的电平升高时，第三薄膜晶体管和第四薄膜晶体管同时打开，第二节点，也即Q点，通过第三薄膜晶体管和第四薄膜晶体管接入恒压高电位信号，从而可以保持Q点高电平，能够提高GOA电路的稳定性。
需要说明的是，上述显示面板实施例中仅描述了上述结构，可以理解的是，除了上述结构之外，本申请实施例显示面板中，还可以根据需要包括任何其他的必要结构，具体此处不作限定。
具体实施时，以上各个单元或结构可以作为独立的实体来实现，也可以进行任意组合，作为同一或若干个实体来实现，以上各个单元或结构的具体实施可参见前面的方法实施例，在此不再赘述。
以上对本申请实施例所提供的一种GOA电路、显示面板以及显示装置进行了详细介绍，本文中应用了具体个例对本申请的原理及实施例进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施例及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本申请的限制。

Claims (5)

1.一种GOA电路，其特征在于，所述GOA电路包括m个级联的GOA单元，第n级GOA单元包括：
第一节点信号控制模块，用于根据第n+1级时钟信号向第一节点输入电压，其中，m≥n≥1；
第一下拉模块，用于下拉所述第一节点的电平；
正反向扫描控制模块，用于根据正反向扫描控制信号、第n-1级栅极驱动信号以及第n+1级栅极驱动信号向所述第一下拉模块和第二节点输入第一控制信号；
第二下拉模块，所述第二下拉模块包括第三薄膜晶体管、第四薄膜晶体管以及第五薄膜晶体管，所述第三薄膜晶体管的输入端接入恒压高电位信号，所述第三薄膜晶体管的控制端接入第二控制信号，所述第三薄膜晶体管的输出端、所述第四薄膜晶体管的输入端、所述第五薄膜晶体管的输入端相互连接，所述第四薄膜晶体管的输出端与第二节点连接，所述第五薄膜晶体管的输出端接入恒压低电位信号；
其中，所述GOA电路为两时钟信号架构；所述GOA电路以第n级GOA单元和第n+1级GOA单元共计两个GOA单元为重复单元，重复m/2次，所述第n级GOA单元和所述第n+1级GOA单元的驱动仅仅依靠第一时钟信号CK1和第二时钟信号CK2共两个时钟信号；
其中，所述第一节点信号控制模块包括第八薄膜晶体管，所述第八薄膜晶体管的输入端接入所述恒压高电位信号，所述第八薄膜晶体管的输出端与所述第一节点连接，所述第n+1级GOA单元中所述第八薄膜晶体管的控制端连接至第一时钟信号CK1，当所述第一时钟信号CK1为高电平时，所述第一时钟信号CK1使得所述第n+1级GOA单元的第八薄膜晶体管NT8打开，向所述第一节点输入高电平；
在所述第一节点的电平升高时，所述第三薄膜晶体管和所述第四薄膜晶体管同时打开，所述第二节点通过所述第三薄膜晶体管和所述第四薄膜晶体管接入所述恒压高电位信号，保持所述第二节点高电平；
其中，所述第一下拉模块包括第六薄膜晶体管，所述第六薄膜晶体管的控制端与所述正反向扫描控制模块连接，所述第六薄膜晶体管的输入端接入恒压低电位信号，所述第六薄膜晶体管的输出端与所述第一节点连接；
所述正反向扫描控制模块包括第一薄膜晶体管和第二薄膜晶体管；所述第一薄膜晶体管的输入端接入正向扫描信号，所述第一薄膜晶体管的控制端接入所述第n-1级栅极驱动信号；所述第二薄膜晶体管的输入端接入反向扫描信号，所述第二薄膜晶体管的控制端接入所述第n+1级栅极驱动信号；所述第一薄膜晶体管的输出端、所述第二薄膜晶体管的输出端以及所述第六薄膜晶体管的控制端相互连接；
所述第六薄膜晶体管和所述第八薄膜晶体管为N型薄膜晶体管；所述第二控制信号为第n-1级栅极驱动信号，所述第二节点位于高电位的时间长于第n-1级栅极驱动信号位于高电位的时间。
2.根据权利要求1所述的GOA电路，其特征在于，所述第三薄膜晶体管、所述第四薄膜晶体管以及所述第五薄膜晶体管为N型薄膜晶体管。
3.根据权利要求1所述的GOA电路，其特征在于，所述第n级GOA单元包括第一电容和第二电容，所述第一电容的一端连接所述第二节点，所述第一电容的另一端接入恒压低电位信号，所述第二电容的一端连接所述第一节点，所述第二电容的另一端接入恒压低电位信号。
4.一种显示面板，其特征在于，所述显示面板包括权利要求1-3任意一项所述的GOA电路。
5.一种显示装置，其特征在于，所述显示装置包括权利要求4所述的显示面板。
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