WO2018059075A1 - 移位寄存器单元、驱动方法、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元、驱动方法、栅极驱动电路及显示装置 Download PDF

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Abstract

一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。移位寄存器单元包括:第一时钟控制电路(10)、第二时钟控制电路(20)、输出控制电路(30)和输出电路(40)。第一时钟控制电路(10)被配置为在来自第二控制信号端(EN2)的第二控制信号、来自第三时钟信号端(CK3)的第三时钟信号和来自第四时钟信号端(CK4)的第四时钟信号的控制下,向输出控制电路(30)交替输出来自第二时钟信号端(CK2)的第二时钟信号和来自第一时钟信号端(CK1)的第一时钟信号。第二时钟控制电路(20)被配置为在第二控制信号、第三时钟信号和第四时钟信号的控制下,向输出电路(40)交替输出所述第一时钟信号和所述第二时钟信号。

Description

移位寄存器单元、驱动方法、栅极驱动电路及显示装置 技术领域

本公开实施例涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。

背景技术

显示装置在显示图像时,需要利用栅极驱动电路(英文:Gate Driver on Array;简称:GOA)对像素单元进行驱动。栅极驱动电路(也称移位寄存器)包括多个级联的移位寄存器单元,其中,每个移位寄存器单元用于驱动一行像素单元,由多个移位寄存器单元实现对显示装置的像素单元的逐行扫描驱动,以显示图像。

在相关技术中,栅极驱动电路能够在一帧的时间内对显示装置中各行像素单元扫描一遍,其中,对每行像素单元的扫描时间是由时钟信号的频率决定的。

由于移位寄存器单元中所连接的时钟信号端输出的时钟信号的频率是固定的,因此该栅极驱动电路对像素单元进行驱动时,对每行像素单元的扫描时间也是固定的,驱动方式较为单一。

发明内容

第一方面,本公开实施例提供了一种移位寄存器单元,所述移位寄存器单元包括:

第一时钟控制电路、第二时钟控制电路、输出控制电路和输出电路;

所述第一时钟控制电路分别与第一控制信号端、第二控制信号端、第一电源信号端、第二电源信号端、第一时钟信号端、第二时钟信号端、第三时钟信号端、第四时钟信号端和所述输出控制电路连接,其中,所述第一控制信号端和所述第二控制信号端分别被配置为提供第一控制信号和第二控制信号,所述第一时钟信号端、所述第二时钟信号端、所述第三时钟信号端和所述第四时钟信号端分别被配置为提供第一时钟信号、第二时钟信号、第三时 钟信号和第四时钟信号;

所述第二时钟控制电路分别与第一控制信号端、第二控制信号端、第一电源信号端、第二电源信号端、第一时钟信号端、第二时钟信号端、第三时钟信号端、第四时钟信号端和所述输出电路连接;

所述输出控制电路分别与所述第一时钟控制电路、输入信号端、复位信号端、所述第二电源信号端、第三电源信号端、第四电源信号端、上拉节点和所述输出端连接,被配置为控制所述上拉节点和所述输出端的电位;

所述输出电路分别与所述第二时钟控制电路、所述上拉节点和所述输出端连接,被配置为在所述上拉节点的控制下,向所述输出端输出来自所述第二时钟控制电路的信号;

所述第一时钟控制电路被配置为在来自所述第二控制信号端的第二控制信号、来自所述第三时钟信号端的第三时钟信号和来自所述第四时钟信号端的第四时钟信号的控制下,向所述输出控制电路交替输出所述第二时钟信号和所述第一时钟信号,相应的,所述第二时钟控制电路被配置为在所述第二控制信号、所述第三时钟信号和所述第四时钟信号的控制下,向所述输出电路交替输出所述第一时钟信号和所述第二时钟信号;

其中,所述第一时钟信号、所述第二时钟信号所述第三时钟信号和所述第四时钟信号的频率相同,相位互不相同。

第二方面,本公开实施例还提供一种移位寄存器单元的驱动方法,所述移位寄存器单元包括:第一时钟控制电路、第二时钟控制电路、输出控制电路和输出电路,所述方法包括:

在第一驱动模式中,第一控制信号端输出的第一控制信号为第一电位,第二控制信号端输出的第二控制信号为第二电位,通过所述第一时钟控制电路向所述输出控制电路输出来自第二时钟信号端的第二时钟信号,通过所述第二时钟控制电路向所述输出电路输出来自第一时钟信号端的第一时钟信号;

在第二驱动模式中,第一控制信号端输出的第一控制信号为第二电位,第二控制信号端输出的第二控制信号为第一电位,第三时钟信号端输出第三时钟信号,第四时钟信号端输出第四时钟信号,通过所述第一时钟控制电路向所述输出控制电路交替输出所述第二时钟信号和所述第一时钟信号,通过 所述第二时钟控制电路向所述输出电路交替输出所述第一时钟信号和所述第二时钟信号;

其中,所述第一时钟信号、所述第二时钟信号所述第三时钟信号和所述第四时钟信号的频率相同,相位互不相同。

第三方面,本公开实施例还提供了一种栅极驱动电路,所述栅极驱动电路包括:至少两个级联的移位寄存器单元,其中各所述移位寄存器单元为如第一方面所述的移位寄存器单元。

第四方面,本公开实施例还提供了一种显示装置,所述显示装置包括:如第三方面所述的栅极驱动电路。

附图说明

为了更清楚地说明本公开实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本公开的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。

图1是本公开实施例提供的一种移位寄存器单元的结构示意图之一;

图2是本公开实施例提供的一种移位寄存器单元的结构示意图之二;

图3是本公开实施例提供的一种移位寄存器单元的示例性电路图;

图4是本公开实施例提供的一种移位寄存器单元的驱动方法的流程图;

图5是本公开实施例提供的一种移位寄存器单元中各信号的时序图之一;以及

图6是本公开实施例提供的一种移位寄存器单元中各信号的时序图之二。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚,下面将结合附图对本公开实施方式作进一步地详细描述。显然,所描述的实施例仅仅是本公开一部分实施例,而不是全部的实施例。基于本公开中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本公开保护的范围。

本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。根据在电路中的作用本公开的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的,所以其源极、漏极是可以互换的。在本公开实施例中,将源极称为第一极,漏极称为第二极,栅极称为第三极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、输出端为漏极。此外,本公开实施例所采用的开关晶体管可以包括P型开关晶体管和N型开关晶体管中的任一种。P型开关晶体管在栅极为低电平时导通,在栅极为高电平时截止,N型开关晶体管在栅极为高电平时导通,在栅极为低电平时截止。此外,本公开各个实施例中的多个信号都对应有第一电位和第二电位。第一电位和第二电位仅代表该信号的电位有2个状态量,不代表全文中第一电位或第二电位具有特定的数值,即各个信号的第一电位(或第二电位)的电位值可以相同也可以不同。进一步的,本公开实施例中的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的频率相同,相位互不相同。例如,该第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的占空比可以均为二分之一;且该第一时钟信号与第二时钟信号的相位差为180度,第三时钟信号与第四时钟信号的相位差为180度,且第一时钟信号与第三时钟信号的相位差为90度。

本公开实施例提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。该移位寄存器单元包括输出控制电路和输出电路,还包括两个时钟控制电路。通过该两个时钟控制电路,可以分别向输出控制电路和输出电路输出不同频率或者不同占空比的时钟信号,从而使得该输出电路可以通过输出端向像素单元输出不同频率或者不同占空比的驱动信号,进而可以调整移位寄存器单元对每行像素单元的充电时间,因此丰富了栅极驱动电路对显示装置的驱动方式,提高了驱动的灵活性。

图1是本公开实施例提供的一种移位寄存器单元的结构示意图,如图1所示,该移位寄存器单元包括:第一时钟控制电路10、第二时钟控制电路20、输出控制电路30和输出电路40。

该第一时钟控制电路10分别与第一控制信号端EN1、第二控制信号端EN2、第一电源信号端VGH、第二电源信号端VGL、第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3、第四时钟信号端CK4和该输 出控制电路30连接。该第二时钟控制电路20分别与第一控制信号端EN1、第二控制信号端EN2、第一电源信号端VGH、第二电源信号端VGL、第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3、第四时钟信号端CK4和该输出电路40连接。

该输出控制电路30分别与该第一时钟控制电路10、输入信号端STV、复位信号端RST、该第二电源信号端VGL、第三电源信号端CN、第四电源信号端CNB、上拉节点PU和该输出端OUT连接,被配置为控制该上拉节点PU和该输出端OUT的电位;该输出电路40分别与该第二时钟控制电路20、该上拉节点PU和该输出端OUT连接,被配置为在该上拉节点PU的控制下,向该输出端OUT输出来自该第二时钟控制电路20的信号。

该第一时钟控制电路10被配置为在来自该第一控制信号端EN1的第一控制信号的控制下,向该输出控制电路30输出来自该第二时钟信号端CK2的第二时钟信号。相应的,该第二时钟控制电路20被配置为在该第一控制信号的控制下,向该输出电路40输出来自该第一时钟信号端CK1的第一时钟信号。

或者,该第一时钟控制电路10被配置为在来自该第二控制信号端EN2的第二控制信号、来自该第三时钟信号端CK3的第三时钟信号和来自该第四时钟信号端CK4的第四时钟信号的控制下,向该输出控制电路30交替输出该第二时钟信号和该第一时钟信号。相应的,该第二时钟控制电路20被配置为在该第二控制信号、该第三时钟信号和该第四时钟信号的控制下,向该输出电路40交替输出该第一时钟信号和该第二时钟信号。

例如,该第一时钟信号、该第二时钟信号、该第三时钟信号和该第四时钟信号的频率相同,相位互不相同。

综上所述,本公开实施例提供了一种移位寄存器单元,该移位寄存器单元包括输出控制电路和输出电路,还包括时钟控制电路。通过该时钟控制电路,可以向输出电路输出第一时钟信号,或者向输出电路交替输出第一时钟信号和第二时钟信号,从而使得该输出电路可以在该时钟控制电路输出的信号的控制下,向像素单元输出不同频率或者不同占空比的驱动信号,进而可以调整对每行像素单元的充电时间,因此丰富了栅极驱动电路对显示装置的驱动方式,提高了驱动的灵活性。

图2是本公开实施例提供的一种移位寄存器单元的另一结构示意图。如图2所示,该第一时钟控制电路10包括:第一控制子电路101、第二控制子电路102和第一输出子电路103。

该第一控制子电路101分别与该第一控制信号端EN1、该第一电源信号端VGH、该第二电源信号端VGL和该第一输出子电路103连接,被配置为在来自该第一控制信号端EN1的第一控制信号的控制下,向该第一输出子电路103输出来自该第一电源信号端VGH的第一电源信号和来自该第二电源信号端VGL的第二电源信号。

该第二控制子电路102分别与该第二控制信号端EN2、该第三时钟信号端CK3、该第四时钟信号端CK4和该第一输出子电路103连接,被配置为在来自该第二控制信号端EN2的第二控制信号的控制下,向该第一输出子电路103输出来自该第三时钟信号端CK3的第三时钟信号和来自该第四时钟信号端CK4的第四时钟信号。

该第一输出子电路103分别与该第一控制子电路101、该第二控制子电路102、该第一时钟信号端CK1、该第二时钟信号端CK2和该输出控制电路30连接,被配置为在该第一电源信号和该第二电源信号的控制下,向该输出控制电路30输出该第二时钟信号;或者,被配置为在该第三时钟信号和该第四时钟信号的控制下,向该输出控制电路30交替输出该第二时钟信号和该第一时钟信号。

例如,如图2所示,该第二时钟控制电路20可以包括:第三控制子电路201、第四控制子电路202和第二输出子电路203。

该第三控制子电路201分别与该第一控制信号端EN1、该第一电源信号端VGH、该第二电源信号端VGL和该第二输出子电路203连接,被配置为在该第一控制信号的控制下,向该第二输出子电路203输出来自该第一电源信号端VGH的第一电源信号和来自该第二电源信号端VGL的第二电源信号。

该第四控制子电路202分别与该第二控制信号端EN2、该第三时钟信号端CK3、该第四时钟信号端CK4和该第二输出子电路203连接,被配置为在该第二控制信号的控制下,向该第二输出子电路203输出来自该第三时钟信号端CK3的第三时钟信号和来自该第四时钟信号端CK4的第四时钟信号。

该第二输出子电路203分别与该第三控制子电路201、该第四控制子电路202、该第一时钟信号端CK1、该第二时钟信号端CK2和该输出电路40连接,被配置为在该第一电源信号和该第二电源信号的控制下,向该输出电路40输出该第一时钟信号;或者,被配置为在该第三时钟信号和该第四时钟信号的控制下,向该输出电路40交替输出该第一时钟信号和该第二时钟信号。

图3是本公开实施例提供的一种移位寄存器单元的电路结构示意图。如图3所示,该第一控制子电路101包括:第一晶体管M1和第二晶体管M2;该第二控制子电路102包括第三晶体管M3和第四晶体管M4;该第一输出子电路103包括:第五晶体管M5和第六晶体管M6。

该第一晶体管M1的栅极与该第一控制信号端EN1连接,该第一晶体管M1的第一极与该第一电源信号端VGH连接,该第一晶体管M1的第二极与该第五晶体管M5的栅极连接。

该第二晶体管M2的栅极与该第一控制信号端EN1连接,该第二晶体管M2的第一极与该第二电源信号端VGL连接,该第二晶体管M2的第二极与该第六晶体管M6的栅极连接。

该第三晶体管M3的栅极与该第二控制信号端EN2连接,该第三晶体管M3的第一极与该第三时钟信号端CK3连接,该第三晶体管M3的第二极与该第五晶体管M5的栅极连接。

该第四晶体管M4的栅极与该第二控制信号端EN2连接,该第四晶体管M4的第一极与该第四时钟信号端CK4连接,该第四晶体管M4的第二极与该第六晶体管M6的栅极连接。

该第五晶体管M5的第一极与该第二时钟信号端CK2连接,该第五晶体管M5的第二极与该输出控制电路30连接。

该第六晶体管M6的第一极与该第一时钟信号端CK1连接,该第六晶体管M6的第二极与该输出控制电路30连接。

例如,参考图3,该第三控制子电路201包括:第七晶体管M7和第八晶体管M8;该第四控制子电路202包括:第九晶体管M9和第十晶体管M10;该第二输出子电路203包括:第十一晶体管M11和第十二晶体管M12。

该第七晶体管M7的栅极与该第一控制信号端EN1连接,该第七晶体管 M7的第一极与该第一电源信号端VGH连接,该第七晶体管M7的第二极与该第十一晶体管M11的栅极连接。

该第八晶体管M8的栅极与该第一控制信号端EN1连接,该第八晶体管M8的第一极与该第二电源信号端VGL连接,该第八晶体管M8的第二极与该第十二晶体管M12的栅极连接。

该第九晶体管M9的栅极与该第二控制信号端EN2连接,该第九晶体管M9的第一极与该第三时钟信号端CK3连接,该第九晶体管M9的第二极与该第十一晶体管M11的栅极连接。

该第十晶体管M10的栅极与该第二控制信号端EN2连接,该第十晶体管M10的第一极与该第四时钟信号端CK4连接,该第十晶体管M10的第二极与该第十二晶体管M12的栅极连接。

该第十一晶体管M11的第一极与该第一时钟信号端CK1连接,该第十一晶体管M11的第二极与该输出电路40连接。

该第十二晶体管M12的第一极与该第二时钟信号端CK2连接,该第十二晶体管M12的第二极与该输出电路40连接。

在本公开实施例的一种示例性的实现方式中,该第一时钟信号、该第二时钟信号、该第三时钟信号和该第四时钟信号的占空比均为二分之一;该第一时钟信号与该第二时钟信号的相位差为180度,该第三时钟信号与该第四时钟信号的相位差为180度,且该第一时钟信号与该第三时钟信号的相位差为90度。

作为一种示例性的实现方式,参考图3,该输出控制电路30可以包括:第一输出控制晶体管M13、第二输出控制晶体管M14、第三输出控制晶体管M15、第四输出控制晶体管M16、第五输出控制晶体管M17、第六输出控制晶体管M18和第七输出控制晶体管M19。该输出电路40包括:输出晶体管M20和电容器C。

例如,该第一输出控制晶体管M13的栅极与该输入信号端STV连接,该第一输出控制晶体管M13的第一极与该第三电源信号端CN连接,该第一输出控制晶体管M13的第二极与该上拉节点PU连接。

该第二输出控制晶体管M14的栅极与该复位信号端RST连接,该第二输出控制晶体管M14的第一极与该第四电源信号端CNB连接,该第二输出 控制晶体管M14的第二极与该上拉节点PU连接。

该第三输出控制晶体管M15的栅极与该上拉节点PU连接,该第三输出控制晶体管M15的第一极与该第二电源信号端VGL连接,该第三输出控制晶体管M15的第二极与下拉节点PD连接。

该第四输出控制晶体管M16的栅极与该输出端OUT连接,该第四输出控制晶体管M16的第一极与该第二电源信号端VGL连接,该第四输出控制晶体管M16的第二极与该下拉节点PD连接。

该第五输出控制晶体管M17的栅极和第一极与该第一时钟控制电路10连接,该第五输出控制晶体管M17的第二极与该下拉节点PD连接。例如,该第五输出控制晶体管M17的栅极和第一极与该第一时钟控制电路10的第五晶体管M5的第二极和第六晶体管M6的第二极均连接。

该第六输出控制晶体管M18的栅极与该下拉节点PD连接,该第六输出控制晶体管M18的第一极与该第二电源信号端VGL连接,该第六输出控制晶体管M18的第二极与该上拉节点PU连接。

该第七输出控制晶体管M19的栅极与该下拉节点PD连接,该第七输出控制晶体管M19的第一极与该第二电源信号端VGL连接,该第七输出控制晶体管M19的第二极与该输出端OUT连接。

该输出晶体管M20的栅极与该上拉节点PU连接,该输出晶体管M20的第一极与该第二时钟控制电路20连接,该输出晶体管M20的第二极与该输出端OUT连接。例如,该第输出晶体管M20的第一极与该第二时钟控制电路20的第十一晶体管M11的第二极和第十二晶体管M12的第二极均连接。该电容器C的一端与该上拉节点PU连接,另一端与该输出端OUT连接。

综上所述,本公开实施例提供了一种移位寄存器单元,该移位寄存器单元包括输出控制电路和输出电路,还包括第一时钟控制电路和第二时钟控制电路。通过该两个时钟控制电路,可以分别向输出控制电路和输出电路输出不同频率或者不同占空比的时钟信号,使得该输出电路可以在该第二时钟控制电路输出的信号的控制下,向像素单元输出不同频率或者不同占空比的驱动信号,进而可以调整移位寄存器单元对每行像素单元的充电时间。当输出电路输出的驱动信号的频率较高或者占空比较小时,对每行像素单元的充电 时间较短,此时显示装置的显示分辨率较高,可以实现显示装置的高清显示;当输出电路输出的驱动信号的频率较低或者占空比较高时,对每行像素单元的充电时间较长,此时显示装置的分辨率较低,可以实现显示装置的低功耗显示。因此,丰富了栅极驱动电路对显示装置的驱动方式,提高了驱动的灵活性。

需要说明的是,在本公开各个实施例中,均是以各晶体管为N型晶体管、且第一电位相对于该第二电位为高电位为例进行的说明。该N型晶体管可以为非晶硅薄膜晶体管,其制程比较稳定,成本较低。

当然,各晶体管还可以采用P型晶体管,当各晶体管采用P型晶体管时,该第一电位相对于该第二电位可以为低电位,且该各个信号端的电位变化可以与下述附图5或附图6所示的电位变化相反(即二者的相位差为180度)。

图4是本公开实施例提供的一种移位寄存器单元的驱动方法的流程图,该方法可以用于驱动如图1至图3任一所示的移位寄存器单元。参考图1,该移位寄存器单元可以包括:第一时钟控制电路10、第二时钟控制电路20、输出控制电路30和输出电路40。参考图4,该方法可以包括:

步骤301、在第一驱动模式中,第一控制信号端EN1输出的第一控制信号为第一电位,第二控制信号端EN2输出的第二控制信号为第二电位,通过该第一时钟控制电路10向该输出控制电路30输出来自第二时钟信号端CK2的第二时钟信号,通过该第二时钟控制电路20向该输出电路40输出来自第一时钟信号端CK1的第一时钟信号。

步骤302、在第二驱动模式中,第一控制信号端EN1输出的第一控制信号为第二电位,第二控制信号端EN2输出的第二控制信号为第一电位,第三时钟信号端CK3输出第三时钟信号,第四时钟信号端CK4输出第四时钟信号,通过该第一时钟控制电路10向该输出控制电路30交替输出该第二时钟信号和该第一时钟信号,通过该第二时钟控制电路20向该输出电路40交替输出该第一时钟信号和该第二时钟信号。

例如,该第一时钟信号、该第二时钟信号该第三时钟信号和该第四时钟信号的频率相同,相位互不相同。此外,该第二电位相对于该第一电位可以为低电位。

综上所述,本公开实施例提供了一种移位寄存器单元的驱动方法,该驱 动方法包括两种驱动模式,不同的驱动模式下第二时钟控制电路向输出电路输出的信号的频率不同,从而使得该输出电路可以向像素单元输出不同频率或者不同占空比的驱动信号,进而可以调整移位寄存器单元对每行像素单元的充电时间,因此丰富了栅极驱动电路对显示装置的驱动方式,提高了驱动的灵活性。

例如,参考图2,该第一时钟控制电路10包括:第一控制子电路101、第二控制子电路102和第一输出子电路103。

该第一驱动模式中,该第一控制信号为第一电位,该第一控制子电路101向该第一输出子电路103输出来自第一电源信号端VGH的第一电源信号和来自第二电源信号端VGL的第二电源信号,该第一输出子电路103在该第一电源信号和该第二电源信号的控制下,向该输出控制电路30输出该第二时钟信号。

该第二驱动模式中,该第二控制信号为第一电位,该第二控制子电路102向该第一输出子电路103输出该第三时钟信号和该第四时钟信号。当该第三时钟信号处于第一电位时,该第一输出子电路103向该输出控制电路30输出该第二时钟信号;当第四时钟信号处于第一电位时,该第一输出子电路103向该输出控制电路30输出第一时钟信号。

例如,参考图2,该第二时钟控制电路20包括:第三控制子电路201、第四控制子电路202和第二输出子电路203。

该第一驱动模式中,该第一控制信号为第一电位,该第三控制子电路201向该第二输出子电路203输出来自第一电源信号端VGH的第一电源信号和来自第二电源信号端VGL的第二电源信号,该第二输出子电路203在该第一电源信号和该第二电源信号的控制下,向该输出电路40输出该第一时钟信号;

该第二驱动模式中,该第二控制信号为第一电位,该第四控制子电路202向该第二输出子电路203输出该第三时钟信号和该第四时钟信号。当该第三时钟信号处于第一电位时,该第二输出子电路203向该输出电路40输出该第一时钟信号;当第四时钟信号处于第一电位时,该第二输出子电路203向该输出电路40输出该第二时钟信号。

进一步的,如图3所示,该第一时钟控制电路10中的第一控制子电路包 括:第一晶体管M1和第二晶体管M2;第二控制子电路102包括第三晶体管M3和第四晶体管M4;第一输出子电路103包括:第五晶体管M5和第六晶体管M6。

图5是本公开实施例提供的一种驱动方法的时序图,图5中信号CK_N为第二时钟控制电路20向该输出电路40输出的信号,信号CKB_N为该第一时钟控制电路10向该输出控制电路30输出的信号。从图5中可以看出,该第一驱动模式T1中,该第一控制信号端EN1输出的第一控制信号为第一电位,该第一晶体管M1和该第二晶体管M2开启;第一电源信号端VGH向该第五晶体管M5的栅极输出第一电源信号,该第一电源信号为第一电位,此时该第五晶体管M5开启;该第二时钟信号端CK2通过该第五晶体管M5向该输出控制电路30输出该第二时钟信号;该第二电源信号端VGL通过该第二晶体管M2向该第六晶体管M6的栅极输出第二电源信号,该第二电源信号为第二电位,该第六晶体管M6关断。参考图5可知,该第一驱动模式T1中,该第一时钟控制电路10向输出控制电路30输出的信号CKB_N的波形与该第二时钟信号的波形相同。

参考图5,该第二驱动模式T2中,该第二控制信号端EN2输出的第二控制信号为第一电位,此时第三晶体管M3和第四晶体管M4开启;该第三时钟信号端CK3通过该第三晶体管M3向该第五晶体管M5的栅极输出该第三时钟信号,该第四时钟信号端CK4通过该第四晶体管M4向该第六晶体管M6的栅极输出该第四时钟信号。当该第三时钟信号处于第一电位时,该第五晶体管M5开启,该第二时钟信号端CK2向该输出控制电路30输出该第二时钟信号。示例的,如图5所示,在第二驱动模式T2中的t1和t3阶段,该第三时钟信号端CK3输出的第三时钟信号处于第一电位,此时该第一时钟控制电路输出的信号CKB_N的波形与该第二时钟信号的波形相同。

当该第四时钟信号处于第一电位时,该第六晶体管M6开启,该第一时钟信号端CK1向该输出控制电路30输出该第一时钟信号。示例的,参考图5,在第二驱动模式T2的t2阶段中,该第四时钟信号端CK4输出的第四时钟信号处于第一电位时,该第三时钟信号处于第二电位,此时第一时钟控制电路10向输出控制电路30输出的信号CKB_N的波形与该第一时钟信号的波形相同。从图5中可以看出,由于该第三时钟信号和第四时钟信号同频反 相,因此该第五晶体管M5和该第六晶体管M6可以交替开启,从而使得该第一时钟控制电路10可以向该输出控制电路30交替输出第二时钟信号和第一时钟信号。

进一步的,如图3所示,该第二时钟控制电路20中的第三控制子电路201包括:第七晶体管M7和第八晶体管M8;第四控制子电路202包括:第九晶体管M9和第十晶体管M10;第二输出子电路203包括:第十一晶体管M11和第十二晶体管M12。

参考图5,该第一驱动模式T1中,该第一控制信号为第一电位,该第七晶体管M7、该第八晶体管M8开启,该第一电源信号端VGH向第十一晶体管M11的栅极输出第一电源信号,该第一电源信号为第一电位,此时该第十一晶体管M11开启,该第一时钟信号端CK1通过该第十一晶体管M11向该输出电路40输出该第一时钟信号。该第二电源信号端VGL通过该第八晶体管M8向该第十二晶体管M12的栅极输出第二电源信号,该第二电源信号为第二电位,使得该第十二晶体管M12关断。参考图5可知,该第一驱动模式T1中,该第二时钟控制电路20向输出电路40输出的信号CK_N的波形与该第一时钟信号的波形相同。

该第二驱动模式T2中,该第二控制信号为第一电位,该第九晶体管M9和该第十晶体管M10开启,该第三时钟信号端CK3通过该第九晶体管M9向该第十一晶体管M11的栅极输出该第三时钟信号,该第四时钟信号端CK4通过该第十晶体管M10向该第十二晶体管M12的栅极输出该第四时钟信号。当该第三时钟信号处于第一电位时,该第十一晶体管M11开启,该第一时钟信号端CK1向该输出电路40输出该第一时钟信号。示例的,如图5所示,在第二驱动模式T2中的t1和t3阶段,该第三时钟信号端CK3输出的第三时钟信号处于第一电位,此时该第二时钟控制电路20向输出电路40输出的信号CK_N的波形与该第一时钟信号的波形相同。

当该第四时钟信号处于第一电位时,该第十二晶体管M12开启,该第二时钟信号端CK2向该输出电路40输出该第二时钟信号。示例的,参考图5,在第二驱动模式T2中的t2阶段,该第四时钟信号端CK4输出的第四时钟信号处于第一电位时,该第三时钟信号处于第二电位,此时第二时钟控制电路20向输出电路40输出的信号CK_N的波形与该第二时钟信号的波形相同。 从图5中还可以看出,由于该第三时钟信号和第四时钟信号同频反相,因此该第十一晶体管M11和该第十二晶体管M12可以交替开启,从而使得该第二时钟控制电路20可以向该输出电路20交替输出第一时钟信号和第二时钟信号。

综上可知,在本公开实施例中,可以通过调整该控制信号端EN2输出的控制信号的电位,实现对第二时钟控制电路向输出电路输出的信号CK_N的频率的调整。参考图5,当控制信号端EN2的控制信号为第二电位时(例如,各晶体管均为N型晶体管,该第二电位为低电位),该移位寄存器单元处于第一驱动模式T1,在该第一驱动模式下,信号CK_N的频率与该第一时钟信号的频率相等。从图5中可以看出,第一驱动模式中信号CK_N的频率为第二驱动模式中的一半,此时移位寄存器单元对每行像素单元的充电时间较长,该栅极驱动电路对显示装置中各行像素单元扫描一遍所需的时间为第二驱动模式的两倍,此时显示装置的显示分辨率较低,可以实现显示装置的低功耗显示。

当控制信号端EN2输出的控制信号为第一电位时(例如,各晶体管均为N型晶体管,该第一电位为高电位),该移位寄存器单元处于第二驱动模式T2中,信号CK_N的频率为第一驱动模式T1中的两倍,由于移位寄存器单元对像素单元进行驱动时输出的驱动信号即为该信号CK_N,因此,在该第二驱动模式T2中,移位寄存器单元对每行像素单元的充电时间较短,此时该栅极驱动电路对显示装置中各行像素单元扫描一遍所需的时间为第一驱动模式的一半,也即是,在栅极驱动电路以第一驱动模式扫描一遍显示装置中各像素单元所需的时间内,栅极驱动电路在第二驱动模式下能够对显示装置中各行像素单元扫描两遍,因此可以实现显示装置的高清显示。

在本公开一种示例性的实施例中,参考图5,该第一时钟信号、该第二时钟信号、该第三时钟信号和该第四时钟信号的占空比可以均为二分之一;并且,该第一时钟信号与该第二时钟信号的相位差为180度,该第三时钟信号与该第四时钟信号的相位差为180度,且该第一时钟信号与该第三时钟信号的相位差为90度。

需要说明的是,该第一至第四时钟信号的占空比,以及各个时钟信号之间的相位差还可以根据实际情况进行调整,本公开实施例对此不做限定。示 例的,该第一至第四时钟信号、信号CK_N以及信号CKB_N的时序图还可以如图6所示(图6中仅绘制了第二驱动模式T2中各信号的时序),其中,该第一时钟信号端CK1输出的第一时钟信号的占空比可以为四分之一,该第二时钟信号端CK2输出的第二时钟信号的占空比也为四分之一,该第三时钟信号端CK3和第四时钟信号端CK4输出的时钟信号的占空比均为二分之一,且该第三时钟信号和第四时钟信号等幅反相。对于图6所示的各个时钟信号的频率和占空比,在第一驱动模式和第二驱动模式下,信号CK_N的频率未发生改变,但该信号CK_N的占空比在第一驱动模式下为四分之一,在第二驱动模式下为二分之一。在频率相等的情况下,信号CK_N的占空比越高,对每行像素单元的充电时间越长,因此也可以通过改变该移位寄存器单元的驱动信号的占空比来实现对每行像素单元的充电时间的调整。

进一步的,以图3所示的移位寄存器单元以及图5所示的时序为例,对该移位寄存器单元在任一驱动模式下的工作原理进行介绍。该移位寄存器单元在任一驱动模式下的具体驱动过程均可以包括输入阶段、输出阶段和复位阶段。例如,该任一驱动模式可以为上述第一驱动模式或上述第二驱动模式。

在输入阶段中,从输入信号端STV输出的输入信号为第一电位,第一输出控制晶体管M13开启,第三电源信号端CN向上拉节点PU输出第三电源信号,参考图5,该第三电源信号为第一电位,使该上拉节点PU的电位被拉高,此时第三输出控制晶体管M15和输出晶体管M20开启,第二电源信号端VGL向下拉节点PD输出第二电源信号,第六输出控制晶体管M18关断。此时输出电路40向输出端OUT输出来自该第二时钟控制电路20的信号CK_N,在该输入阶段,该信号CK_N可以为第二电位。

在输出阶段中,该上拉节点保持第一电位,当第二时钟控制电路20向该输出电路40输出的信号CK_N跳变至第一电位时,上拉节点PU由于自举效应,其电位被进一步拉高,此时输出晶体管M20完全开启,输出电路40向输出端OUT输出来自该第二时钟控制电路的信号CK_N,从而实现对一行像素单元的开启(即对该行像素单元进行驱动),使得显示装置中的源极驱动电路能够通过数据线对该行像素单元进行充电,该充电时间即为该信号CK_N处于第一电位的时长。参考图5可知,信号CK_N在第一驱动模式T1中每个周期处于第一电位的时长较长,在第二驱动模式中每个周期处于第一 电位的时长较短,因此移位寄存器单元在不同的驱动模式下,对每行像素单元的充电时间不同,由此可以实现显示装置的高清显示或者低功耗显示。

在复位阶段中,复位信号端RST输出的复位信号也为第一电位,使得第二输出控制晶体管M14开启,第四电源信号端CNB向上拉节点PU输出第四电源信号,该第四电源信号为第二电位,从而将该上拉节点PU的电位下拉为第二电位,并且当第二时钟控制电路20向输出电路40输出的信号CK_N再次跳变至第二电位,且该第一时钟控制电路10向输出控制电路30输出的信号CKB_N处于第一电位时,第五输出控制晶体管M17开启,下拉节点PD的电位被拉高,第六输出控制晶体管M18和第七输出控制晶体管M19开启,第二电源信号端VGL向上拉节点PU和输出端OUT分别输出第二电源信号,该第二电源信号为第二电位,此时该移位寄存器单元处于关闭状态,以避免移位寄存器单元的非正常输出对其他行的移位寄存器单元造成影响。

综上所述,本公开实施例提供了一种移位寄存器单元的驱动方法,该驱动方法包括两种驱动模式,在不同的驱动模式下,移位寄存器单元能够向像素单元输出不同频率或者不同占空比的驱动信号,进而可以调整移位寄存器单元对每行像素单元的充电时间。在第一驱动模式下,移位寄存器单元输出的驱动信号的频率较低时,对每行像素单元的充电时间较长,此时显示装置的分辨率较低,可以实现显示装置的低功耗显示;在第二驱动模式下,移位寄存器单元输出的驱动信号的频率较高时,对每行像素单元的充电时间较短,此时显示装置的显示分辨率较高,可以实现显示装置的高清显示,因此丰富了栅极驱动电路对显示装置的驱动方式,提高了驱动的灵活性。

本公开实施例提供了一种栅极驱动电路,该栅极驱动电路可以包括至少两个级联的移位寄存器单元,其中每个移位寄存器单元可以为如图1至图3任一所示的移位寄存器单元。

本公开实施例提供一种显示装置,该显示装置可以包括栅极驱动电路,该栅极驱动电路可以包括至少两个级联的如图1至图3任一所示的移位寄存器单元。该显示装置可以为:液晶面板、电子纸、OLED面板、AMOLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述仅为本公开的示例实施例,并不用以限制本公开,凡在本公开 的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本公开的保护范围之内。

在本文中,诸如“第一”和“第二”等关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来,而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且,术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含,从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素,而且还包括没有明确列出的其他要素,或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下,由语句“包括一个……”限定的要素,并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上所述,仅为本公开的具体实施方式,但本公开的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本公开揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本公开的保护范围之内。因此,本公开的保护范围应以所述权利要求的保护范围为准。

本公开要求于2016年9月30日递交的中国专利申请第201610875608.8号的优先权,在此全文引用上述中国专利申请公开的内容以作为本申请的一部分。

Claims (15)

  1. 一种移位寄存器单元,包括:
    第一时钟控制电路、第二时钟控制电路、输出控制电路和输出电路;其中,
    所述第一时钟控制电路分别与第一控制信号端、第二控制信号端、第一电源信号端、第二电源信号端、第一时钟信号端、第二时钟信号端、第三时钟信号端、第四时钟信号端和所述输出控制电路连接,其中,所述第一控制信号端和所述第二控制信号端分别被配置为提供第一控制信号和第二控制信号,所述第一时钟信号端、所述第二时钟信号端、所述第三时钟信号端和所述第四时钟信号端分别被配置为提供第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号;
    所述第二时钟控制电路分别与所述第一控制信号端、所述第二控制信号端、所述第一电源信号端、所述第二电源信号端、所述第一时钟信号端、所述第二时钟信号端、所述第三时钟信号端、所述第四时钟信号端和所述输出电路连接;
    所述输出控制电路分别与所述第一时钟控制电路、输入信号端、复位信号端、所述第二电源信号端、第三电源信号端、第四电源信号端、上拉节点和所述输出端连接,被配置为控制所述上拉节点和所述输出端的电位;
    所述输出电路分别与所述第二时钟控制电路、所述上拉节点和所述输出端连接,被配置为在所述上拉节点的控制下,向所述输出端输出来自所述第二时钟控制电路的信号;
    所述第一时钟控制电路被配置为在来自所述第二控制信号端的第二控制信号、来自所述第三时钟信号端的第三时钟信号和来自所述第四时钟信号端的第四时钟信号的控制下,向所述输出控制电路交替输出所述第二时钟信号和所述第一时钟信号,以及所述第二时钟控制电路被配置为在所述第二控制信号、所述第三时钟信号和所述第四时钟信号的控制下,向所述输出电路交替输出所述第一时钟信号和所述第二时钟信号;
    其中,所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的频率相同,相位互不相同。
  2. 根据权利要求1所述的移位寄存器单元,其中,
    所述第一时钟控制电路还被配置为在来自所述第一控制信号端的第一控制信号的控制下,向所述输出控制电路输出来自所述第二时钟信号端的第二时钟信号;以及
    所述第二时钟控制电路被配置为在所述第一控制信号的控制下,向所述输出电路输出来自所述第一时钟信号端的第一时钟信号。
  3. 根据权利要求1或2所述的移位寄存器单元,其中,所述第一时钟控制电路包括:第一控制子电路、第二控制子电路和第一输出子电路;
    所述第一控制子电路分别与所述第一控制信号端、所述第一电源信号端、所述第二电源信号端和所述第一输出子电路连接,被配置为在所述第一控制信号的控制下,向所述第一输出子电路输出来自所述第一电源信号端的第一电源信号和来自所述第二电源信号端的第二电源信号;
    所述第二控制子电路分别与所述第二控制信号端、所述第三时钟信号端、所述第四时钟信号端和所述第一输出子电路连接,被配置为在所述第二控制信号的控制下,向所述第一输出子电路输出所述第三时钟信号和所述第四时钟信号;
    所述第一输出子电路分别与所述第一控制子电路、所述第二控制子电路、所述第一时钟信号端、所述第二时钟信号端和所述输出控制电路连接,被配置为在所述第一电源信号和所述第二电源信号的控制下,向所述输出控制电路输出所述第二时钟信号;或者,所述第一输出子电路被配置为在所述第三时钟信号和所述第四时钟信号的控制下,向所述输出控制电路交替输出所述第二时钟信号和所述第一时钟信号。
  4. 根据权利要求1或2所述的移位寄存器单元,其中,所述第二时钟控制电路,包括:第三控制子电路、第四控制子电路和第二输出子电路;
    所述第三控制子电路分别与所述第一控制信号端、所述第一电源信号端、所述第二电源信号端和所述第二输出子电路连接,被配置为在所述第一控制信号的控制下,向所述第二输出子电路输出来自所述第一电源信号端的第一电源信号和来自所述第二电源信号端的第二电源信号;
    所述第四控制子电路分别与所述第二控制信号端、所述第三时钟信号端、所述第四时钟信号端和所述第二输出子电路连接,被配置为在所述第二控制 信号的控制下,向所述第二输出子电路输出所述第三时钟信号和所述第四时钟信号;
    所述第二输出子电路分别与所述第三控制子电路、所述第四控制子电路、所述第一时钟信号端、所述第二时钟信号端和所述输出电路连接,被配置为在所述第一电源信号和所述第二电源信号的控制下,向所述输出电路输出所述第一时钟信号;或者,所述第二输出子电路被配置为在所述第三时钟信号和所述第四时钟信号的控制下,向所述输出电路交替输出所述第一时钟信号和所述第二时钟信号。
  5. 根据权利要求3所述的移位寄存器单元,其中,所述第一控制子电路,包括:第一晶体管和第二晶体管;所述第二控制子电路包括第三晶体管和第四晶体管;所述第一输出子电路包括:第五晶体管和第六晶体管;
    所述第一晶体管的栅极与所述第一控制信号端连接,所述第一晶体管的第一极与所述第一电源信号端连接,所述第一晶体管的第二极与所述第五晶体管的栅极连接;
    所述第二晶体管的栅极与所述第一控制信号端连接,所述第二晶体管的第一极与所述第二电源信号端连接,所述第二晶体管的第二极与所述第六晶体管的栅极连接;
    所述第三晶体管的栅极与所述第二控制信号端连接,所述第三晶体管的第一极与所述第三时钟信号端连接,所述第三晶体管的第二极与所述第五晶体管的栅极连接;
    所述第四晶体管的栅极与所述第二控制信号端连接,所述第四晶体管的第一极与所述第四时钟信号端连接,所述第四晶体管的第二极与所述第六晶体管的栅极连接;
    所述第五晶体管的第一极与所述第二时钟信号端连接,所述第五晶体管的第二极与所述输出控制电路连接;
    所述第六晶体管的第一极与所述第一时钟信号端连接,所述第六晶体管的第二极与所述输出控制电路连接。
  6. 根据权利要求4所述的移位寄存器单元,其中,所述第三控制子电路包括:第七晶体管和第八晶体管;所述第四控制子电路包括:第九晶体管和第十晶体管;所述第二输出子电路包括:第十一晶体管和第十二晶体管;
    所述第七晶体管的栅极与所述第一控制信号端连接,所述第七晶体管的第一极与所述第一电源信号端连接,所述第七晶体管的第二极与所述第十一晶体管的栅极连接;
    所述第八晶体管的栅极与所述第一控制信号端连接,所述第八晶体管的第一极与所述第二电源信号端连接,所述第八晶体管的第二极与所述第十二晶体管的栅极连接;
    所述第九晶体管的栅极与所述第二控制信号端连接,所述第九晶体管的第一极与所述第三时钟信号端连接,所述第九晶体管的第二极与所述第十一晶体管的栅极连接;
    所述第十晶体管的栅极与所述第二控制信号端连接,所述第十晶体管的第一极与所述第四时钟信号端连接,所述第十晶体管的第二极与所述第十二晶体管的栅极连接;
    所述第十一晶体管的第一极与所述第一时钟信号端连接,所述第十一晶体管的第二极与所述输出电路连接;
    所述第十二晶体管的第一极与所述第二时钟信号端连接,所述第十二晶体管的第二极与所述输出电路连接。
  7. 根据权利要求1-6任一项所述的移位寄存器单元,其中,所述输出控制电路包括:第一输出控制晶体管、第二输出控制晶体管、第三输出控制晶体管、第四输出控制晶体管、第五输出控制晶体管、第六输出控制晶体管和第七输出控制晶体管;
    所述第一输出控制晶体管的栅极与所述输入信号端连接,所述第一输出控制晶体管的第一极与所述第三电源信号端连接,所述第一输出控制晶体管的第二极与所述上拉节点连接;
    所述第二输出控制晶体管的栅极与所述复位信号端连接,所述第二输出控制晶体管的第一极与所述第四电源信号端连接,所述第二输出控制晶体管的第二极与所述上拉节点连接;
    所述第三输出控制晶体管的栅极与所述上拉节点连接,所述第三输出控制晶体管的第一极与所述第二电源信号端连接,所述第三输出控制晶体管的第二极与下拉节点连接;
    所述第四输出控制晶体管的栅极与所述输出端连接,所述第四输出控制 晶体管的第一极与所述第二电源信号端连接,所述第四输出控制晶体管的第二极与所述下拉节点连接;
    所述第五输出控制晶体管的栅极和第一极与所述第一时钟控制电路连接,所述第五输出控制晶体管的第二极与所述下拉节点连接;
    所述第六输出控制晶体管的栅极与所述下拉节点连接,所述第六输出控制晶体管的第一极与所述第二电源信号端连接,所述第六输出控制晶体管的第二极与所述上拉节点连接;
    所述第七输出控制晶体管的栅极与所述下拉节点连接,所述第七输出控制晶体管的第一极与所述第二电源信号端连接,所述第七输出控制晶体管的第二极与所述输出端连接。
  8. 根据权利要求1-7任一项所述的移位寄存器单元,其中,所述输出电路包括:输出晶体管和电容器;
    所述输出晶体管的栅极与所述上拉节点连接,所述输出晶体管的第一极与所述第二时钟控制电路连接,所述输出晶体管的第二极与所述输出端连接;
    所述电容器的一端与所述上拉节点连接,另一端与所述输出端连接。
  9. 根据权利要求1至8任一所述的移位寄存器单元,其中,
    所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的占空比均为二分之一;
    所述第一时钟信号与所述第二时钟信号的相位差为180度,所述第三时钟信号与所述第四时钟信号的相位差为180度,且所述第一时钟信号与所述第三时钟信号的相位差为90度。
  10. 根据权利要求5至8任一所述的移位寄存器单元,其中,所述晶体管均为N型晶体管。
  11. 一种移位寄存器单元的驱动方法,其中,所述移位寄存器单元包括:第一时钟控制电路、第二时钟控制电路、输出控制电路和输出电路,所述方法包括:
    在第一驱动模式中,第一控制信号端输出的第一控制信号为第一电位,第二控制信号端输出的第二控制信号为第二电位,通过所述第一时钟控制电路向所述输出控制电路输出来自第二时钟信号端的第二时钟信号,通过所述第二时钟控制电路向所述输出电路输出来自第一时钟信号端的第一时钟信 号;
    在第二驱动模式中,第一控制信号端输出的第一控制信号为第二电位,第二控制信号端输出的第二控制信号为第一电位,第三时钟信号端输出第三时钟信号,第四时钟信号端输出第四时钟信号,通过所述第一时钟控制电路向所述输出控制电路交替输出所述第二时钟信号和所述第一时钟信号,通过所述第二时钟控制电路向所述输出电路交替输出所述第一时钟信号和所述第二时钟信号;
    其中,所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的频率相同,相位互不相同。
  12. 根据权利要求11所述的方法,其中,所述第一驱动模式和所述第二驱动模式中的任一驱动模式包括:
    输入阶段,其中,输入信号端输出的输入信号为第一电位,所述输出控制电路将上拉节点的电位上拉为第一电位;
    输出阶段,其中,所述上拉节点保持第一电位,所述输出电路接收并输出来自所述第二时钟控制电路的信号;
    复位阶段,其中,复位信号端输出的复位信号为第一电位,所述输出控制电路控制所述上拉节点的电位为第二电位。
  13. 根据权利要求11或12所述的方法,其中,
    所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的占空比均为二分之一;
    所述第一时钟信号与所述第二时钟信号的相位差为180度,所述第三时钟信号与所述第四时钟信号的相位差为180度,且所述第一时钟信号与所述第三时钟信号的相位差为90度。
  14. 一种栅极驱动电路,包括:
    至少两个级联的移位寄存器单元,其中各所述移位寄存器单元为如权利要求1至10任一所述的移位寄存器单元。
  15. 一种显示装置,包括:如权利要求14所述的栅极驱动电路。
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